KR102083044B1 - N-상 극성 출력 pin 모드 멀티플렉서 - Google Patents

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Abstract

특히 전자 장치 내의 2 개의 디바이스들 간에 데이터의 송신을 용이하게 하는 시스템, 방법들 및 장치가 설명된다. 데이터는 N-상 극성 인코딩된 심볼들로서 또는 상이하게 구동된 커넥터들에서의 패킷들로서 송신된다. 2 개의 디바이스들 간에 통신하기 위해 요구되는 동작 모드가 결정되고, 인코더는 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하기 위해 선택되며, 복수의 드라이버들은 인코더로부터 인코딩된 데이터를 수신하고, 복수의 커넥터들을 구동하도록 구성된다. 스위치들은 선택된 인코더의 출력들을 복수의 드라이버들에 커플링할 수도 잇다. 다른 인코더의 하나 이상의 출력들은 고 임피던스 모드에 들어가게 야기 또는 강제된다.

Description

N-상 극성 출력 PIN 모드 멀티플렉서{N-PHASE POLARITY OUTPUT PIN MODE MULTIPLEXER}
관련 출원들의 상호 참조
본 특허 출원은 "N-Phase Polarity Output Pin Mode Multiplexer" 의 명칭으로 2012 년 6 월 29 일자로 출원된 가출원 제 61/666,197 호에 우선권을 주장하며, 상기 가출원은 본 발명의 양수인에게 양도되고, 본원에서 그 전체가 참조로서 통합된다.
기술분야
본 개시물은 일반적으로 고속 데이터 통신 인터페이스들에 관한 것이고, 더 구체적으로는 셀룰러 폰에 내장된 애플리케이션 프로세서의 입력 및 출력 핀들을 멀티플렉싱하는 것에 관한 것이다.
셀룰러 폰들과 같은 모바일 디바이스들의 제조업자들은 상이한 제조업자들을 포함하여 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 획득할 수도 있다. 예를 들어, 애플리케이션 프로세서 및 셀룰러 폰은 제 1 제조업자로부터 획득될 수도 있고, 셀룰러 폰용 디스플레이는 제 2 제조업자로부터 획득될 수도 있다. 또한, 모바일 디바이스들의 특정 컴포넌트들을 상호접속하기 위해 다수의 표준들이 정의된다. 예를 들어, 모바일 디바이스 내에서 애플리케이션 프로세서와 디스플레이 간의 통신들을 위해 다수 타입들의 인터페이스가 정의된다. 일부 디스플레이들은 MIPI (Mobile Industry Processor Interface Alliance) 에 의해 명시된 DSI (Display System Interface) 를 따르는 인터페이스를 제공한다. 다른 디스플레이들은 종래의 DSI 보다 더 효율적일 수도 있는 다른 종류들의 물리적 인터페이스들을 활용할 수도 있다. 동일한 애플리케이션 프로세서가 1 초과의 디스플레이 인터페이스와 함께 사용하도록 구성되는 것이 경제적일 것이다.
본원에 개시된 실시형태들은 애플리케이션 프로세서가 복수의 인터페이스 표준들 중 임의의 것을 사용하는 디스플레이와 통신할 수 있게 하는 시스템들, 방법들 및 장치들을 제공한다. 본원에 설명된 특정 양태들에 따르면, 2 이상의 집적 회로 (IC) 디바이스들은 전자 장치에 함께 위치되고, 복수의 인터페이스 표준들 중 하나와의 호환성을 위해 요구된 것과 같이 구성될 수 있는 하나 이상의 데이터 링크들을 통해 통신가능하게 커플링될 수도 있다.
본 개시물의 일 양태에서, 데이터 전달 방법은 무선 모바일 단말에서 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정하는 단계, 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성할 인코더를 선택하는 단계, 및 인코더로부터 인코딩된 데이터를 수신하고, 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입에 따라 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성하는 단계를 포함한다. 물리적 인터페이스의 타입은 2 개의 디바이스들 중 적어도 하나에 의해 지원되는 물리적 인터페이스의 복수의 타입들 중 하나일 수도 있다.
본 개시의 일 양태에서, 데이터 전달 방법은 선택된 인코더의 출력들을 복수의 드라이버들에 커플링하도록 복수의 스위치들을 제어하는 단계를 포함한다.
본 개시의 일 양태에서, 복수의 커넥터들은 적어도 몇몇의 양방향 커넥터들을 포함한다. 인코더는 차동 인코딩된 신호들에서 인코딩된 데이터를 제공할 수도 있다.
본 개시물의 일 양태에서, 인코딩된 데이터를 수신하도록 복수의 드라이버들을 구성하는 단계는, 다른 및/또는 상이한 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 단계를 포함한다. 다른 및/또는 상이한 인코더는 N-상 인코더를 포함할 수도 있다.
본 개시물의 일 양태에서, 인코더는 커넥터들의 제 1 쌍의 상 상태, 커넥터들의 제 2 쌍의 극성, 및 적어도 하나의 구동되지 않은 커넥터의 선택의 조합을 사용하여 인코딩된 심볼들의 시퀀스에서 인코딩된 데이터를 제공한다. 커넥터들의 제 1 쌍은 커넥터들의 제 2 쌍과 동일한 와이어들을 포함할 수도 있다. 차동 인코더의 하나 이상의 출력들은 고 임피던스 모드에 들어가게 야기될 수도 있다. 인코딩된 데이터는 2 개의 디바이스들 중 하나의 디바이스에 의해 제어되는 카메라 또는 디스플레이와 관련될 수도 있다.
본 개시물의 일 양태에서, 장치는 제 1 IC 디바이스를 제 2 IC 디바이스와 통신가능하게 커플링하는 복수의 커넥터들, 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성하는 수단, 및 적어도 2 개의 인코더들 중 하나로부터 인코딩된 데이터를 수신하고, 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입에 따라 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성하는 수단을 포함한다. 인코딩된 데이터를 생성하는 수단은 데이터를 상이한 방식들로 인코딩하도록 구성된 적어도 2 개의 인코더들을 포함할 수도 있다. 복수의 커넥터들은 와이어들, 트레이스들 또는 다른 전기적으로 전도성의 커넥터들을 포함할 수도 있다.
본 개시물의 일 양태에서, 장치는 무선 모바일 단말에서 제 1 디바이스를 제 2 디바이스와 통신가능하게 커플링하는 복수의 커넥터들, 및 제 1 디바이스와 제 2 디바이스 간에 통신하기 위한 동작 모드를 결정하고, 복수의 커넥터들을 구동할 인코더를 선택하고, 인코더로부터 인코딩될 데이터를 수신하도록 복수의 드라이버들을 구성하도록 구성된 프로세싱 시스템을 포함한다. 복수의 드라이버들은 복수의 커넥터들을 구동할 수도 있다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체는 적어도 하나의 프로세싱 회로에 의해 실행될 경우, 상기 적어도 하나의 프로세싱 회로로 하여금, 무선 모바일 단말에서 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정하게 하고, 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성하는 인코더를 선택하게 하고, 및 인코더로부터 상기 인코딩된 데이터를 수신하고, 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입에 따라 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성하게 하는, 하나 이상의 명령들을 갖는다. 물리적 인터페이스의 타입은 2 개의 디바이스들 중 적어도 하나에 의해 지원된 물리적 인터페이스의 복수의 타입들 중 하나일 수도 있다.
도 1 은 복수의 사용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 간에 데이터 링크를 채용하는 장치를 도시한다.
도 2 는 복수의 사용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 간에 데이터 링크를 채용하는 장치에 대한 시스템 아키텍처를 도시한다.
도 3 은 차동 시그널링을 사용하는 데이터 링크의 일 예를 도시한다.
도 4 는 N-상 극성 데이터 인코더를 도시한다.
도 5 는 N-상 극성 인코딩된 인터페이스에서의 시그널링을 도시한다.
도 6 은 N-상 극성 디코더를 도시한다.
도 7 은 N-상 극성 인코딩 또는 차동 시그널링을 선택적으로 사용할 수도 있는 장치에 대한 시스템 아키텍처를 도시한다.
도 8 은 선택적인 N-상 극성 인코딩을 위한 방법의 플로우차트이다.
도 9 는 N-상 극성 데이터 인코딩을 채용하는 장치에 대한 하드웨어 구현의 일 예를 도시하는 다이어그램이다.
지금부터, 다양한 양태들이 도면들을 참조하여 설명된다. 이하 설명에 있어서, 설명의 목적으로, 다수의 특정 상세들이 하나 이상의 양태들의 철저한 이해를 제공하기 위해 기술된다. 하지만, 그러한 양태(들)은 이들 특정 상세들 없이도 실시될 수도 있음이 명백할 수도 있다.
본 출원에서 사용되는 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어와 같지만 이에 제한되지 않는 컴퓨터 관련 엔터티를 포함하도록 의도된다. 예를 들면, 컴포넌트는 프로세서 상에서 작동하는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예로서, 컴퓨팅 디바이스 상에서 작동하는 애플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터에 국부화되고/되거나 2 이상의 컴퓨터들 사이에서 분산될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수 있다. 컴포넌트들은 하나 이상의 데이터 패킷들, 예컨대, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터를 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.
추가로, 용어 "또는 (or)" 은 배타적인 "또는" 보다 포괄적인 "또는" 을 의미하도록 의도된다. 즉, 달리 특정되지 않거나 문맥에서 명확하지 않다면, 구절 "X 는 A 또는 B 를 채용한다" 는 임의의 자연스럽고 포괄적인 치환들을 의미하도록 의도된다. 즉, 구절 "X 는 A 또는 B 를 채용한다" 는 하기의 경우들 중 임의의 것에 의해 만족된다 : X 는 A 를 채용한다; X 는 B 를 채용한다; 또는 X 는 A 와 B 양자를 채용한다. 추가로, 본 출원 및 청구항들에서 이용되는 것과 같은 관사 "a" 및 "an" 는 달리 특정되지 않거나 문맥에서 단수 형태인 것으로 명확히 지시되지 않았다면 "하나 이상 (one or more)" 을 의미하도록 일반적으로 간주되어야 한다.
본 발명의 특정 실시형태들은 전화기, 모바일 컴퓨팅 디바이스, 기기, 자동차 전자장치, 항공전자 시스템들, 등과 같은 디바이스의 서브 컴포넌트들을 포함할 수도 있는 전자 컴포넌트들 간에 배치된 통신 링크들에 적용가능할 수도 있다. 도 1 은 복수의 사용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 간에 데이터 링크를 채용하는 장치를 도시한다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF 트랜시버를 통해 통신하는 무선 통신 디바이스를 포함할 수도 있다. 장치 (100) 는 프로세싱 회로 (102) 에 동작가능하게 커플링된 통신 트랜시버 (106) 를 포함할 수도 있다. 프로세싱 회로 (102) 는 애플리케이션용 IC (ASIC; 108) 와 같은 하나 이상의 IC 디바이스들을 포함할 수도 있다. ASIC (108) 는 하나 이상의 프로세싱 디바이스들, 로직 회로들, 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 실행될 수도 있는 명령들 및 데이터를 유지할 수도 있는, 프로세서 판독가능 스토리지 (112) 를 포함하고 및/또는 그에 커플링될 수도 있다. 프로세싱 회로 (102) 는 무선 디바이스의 메모리 디바이스 (112) 와 같은, 저장 매체에 상주하는 소프트웨어 모듈들의 실행을 지원하고 인에이블하는, 오퍼레이팅 시스템 및 애플리케이션 프로그래밍 인터페이스 (API; 110) 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 사용될 수 있는, 판독 전용 또는 랜덤 액세스 메모리 (RAM 또는 ROM), EEPROM, 플래시 카드들, 또는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 유닛 (102) 은 장치 (100) 를 구성하고 동작시키는데 사용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크, 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중에서 안테나 (122), 디스플레이 (124), 오퍼레이터 제어장치, 예컨대 버튼 (128) 및 키패드 (126) 와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는 무선 모바일 디바이스, 모바일 전화, 모바일 컴퓨팅 시스템, 무선 전화, 노트북 컴퓨터, 태블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스들, 등등과 같은 장치의 특정 양태들을 도시하는 블록 개략도 (200) 이다. 장치 (200) 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함할 수도 있다. 통신 링크 (220) 는 서로 근접하게 위치되거나, 또는 장치 (200) 의 상이한 부분들에 물리적으로 위치된 IC 디바이스들 (202 및 230) 을 접속하는데 사용될 수도 있다. 일 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 운반하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립형 전화의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 다른 예에서, 통신 링크 (220) 의 일부분은 케이블 또는 광학 접속부를 포함할 수도 있다.
통신 링크 (220) 는 다중 채널들 (222, 224 및 226) 을 포함할 수도 있다. 하나 이상의 채널 (226) 은 양방향성일 수도 있고, 반이중 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널들 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭적이며, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본원에 기술된 일 예에서, 제 1 통신 채널 (222) 은 순방향 링크 (222) 로 지칭될 수도 있는 반면, 제 2 통신 채널 (224) 은 역방향 링크 (224) 로 지칭될 수도 있다. 양자의 IC 디바이스들 (202 및 230) 이 통신 링크 (222) 를 통해 송신 및 수신하도록 구성되는 경우에도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있고, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 일 예에서, 순방향 링크 (222) 는 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수도 있지만, 역방향 링크 (224) 는 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 236) 를 포함할 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 와 안테나 (214) 를 통한 무선 통신들을 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있지만, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있고, 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시장치들 등등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 개별 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 와 그 대응하는 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 버스 (212 및 242) 에 의해 용이하게 될 수도 있다.
역방향 링크 (224) 는 순방향 링크 (222) 와 동일한 방식으로 동작될 수도 있고, 순방향 링크 (222) 와 역방향 링크 (224) 는 비교할만한 속도들 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클록킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 크기 순서들에 의해 실질적으로 동일하거나 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 링크 (226) 는 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 간의 통신들을 지원할 수도 있다. 순방향 링크 (222) 및/또는 역방향 링크 (224) 는 예컨대, 순방향 및 역방향 링크들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 경우, 양방향 모드로 동작하도록 구성가능할 수도 있다. 일 예에서, 통신 링크 (220) 는 산업 표준 또는 다른 표준에 따라 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간에 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
산업 표준들은 애플리케이션 특정일 수도 있다. 일 예에서, MIPI 표준은 애플리케이션 프로세서 IC 디바이스 (202) 와 모바일 디바이스에서 카메라 또는 디스플레이를 지원하는 IC 디바이스 (230) 간에 동기식 인터페이스 사양을 포함하는 물리 계층 인터페이스들 (D-PHY) 을 정의한다. D-PHY 사양은 모바일 디바이스들에 대한 MIPI 사양들을 따르는 제품들의 동작 특성들을 통제한다. D-PHY 인터페이스는 모바일 디바이스 내의 컴포넌트들 (202 및 230) 간을 상호접속하는, 플렉서블한, 저비용의, 고속 직렬 인터페이스를 사용하는 데이터 전송들을 지원할 수도 있다. 이들 인터페이스들은 전자기 간섭 (EMI) 이슈들을 회피하기 위해 느린 에지들을 갖는 상대적으로 낮은 비트 레이트들을 제공하는 금속 산화물 반도체 (CMOS) 병렬 버스들을 포함할 수도 있다.
도 3 은 차동 시그널링을 사용하여 도 2 에 도시된 통신 링크 (220) 의 특정 양태들의 구현을 도시하는 개략적인 다이어그램이다. 차동 시그널링은 차동 쌍으로 지칭될 수도 있는 와이어들의 쌍 (310a, 310b, 또는 310c) 에서 전송된 2 개의 상보적 신호들과 함께 정보를 전기적으로 송신하는 것을 수반한다. 차동쌍들의 사용은, 차동 쌍에서 양자의 와이어들에 영향을 주는 공통-모드 간섭의 영향을 상쇄시킴으로써 EMI 를 상당히 감소시킬 수 있다. 순방향 링크 (222) 를 통해, 와이어들의 쌍 (310a) 은 호스트 차동 증폭기 (304) 에 의해 구동될 수도 있다. 차동 증폭기 (304) 는 입력 데이터 스트림 (302) 을 수신하고, 그 입력 (302) 의 포지티브 버전과 네거티브 버전을 생성하며, 이 버전들은 그 후, 와이어들의 쌍 (310a) 에 제공된다. 클라이언트 측의 차동 수신기 (306) 는 와이어들의 쌍 (310a) 에서 전달된 신호들의 비교를 수행함으로써 출력 데이터 스트림 (308) 을 생성한다.
역방향 링크 (224) 에서, 와이어들의 하나 이상의 쌍들 (310c) 은 클라이언트측 차동 증폭기 (326) 에 의해 구동될 수도 있다. 차동 증폭기 (326) 는 입력 데이터 스트림 (328) 을 수신하고, 그 입력 (328) 의 포지티브 버전과 네거티브 버전을 생성하며, 이 버전들은 와이어들의 쌍 (310c) 에 제공된다. 호스트 상의 차동 수신기 (324) 는 와이어들의 쌍 (310c) 에서 전달된 신호들의 비교를 수행함으로써 출력 데이터 스트림 (322) 을 생성한다.
양방향 링크 (226) 에서, 호스트 및 클라이언트는 동일한 와이어 쌍 (310b) 에 의해 구성된 반이중 모드를 사용하여 데이터를 송신하고 수신할 수도 있다. 양방향 버스는 대안적으로 또는 부가적으로, 다수의 와이어 쌍들 (310a, 310c) 을 구동하기 위한 순방향 및 역방향 링크 드라이버들 (304, 326) 의 조합들을 사용하여 전이중 모드에서 동작될 수도 있다. 도시된 반이중 양방향 구현에서, 송신기들 (314 및 314') 은 동시에 와이어 쌍 (310b) 을 구동하는 것이 방지될 수도 있고, 출력 인에이블 (OE) 제어 (320a, 320c) 는 (각각) 송신기들 (314 및 314') 을 고 임피던스 상태가 되게 하는데 사용될 수도 있다. 차동 수신기 (316') 는 통상적으로 차동 수신기 (316') 를 고 임피던스 상태가 되도록 하기 위해 OE 제어 (320b) 를 사용하여, 차동 송신기 (314) 가 활성인 동안 입력/출력 (312) 을 구동하는 것이 방지될 수도 있다. 차동 수신기 (316) 는 통상적으로 차동 수신기 (316) 를 고 임피던스 상태가 되도록 하기 위해 OE 제어 (320d) 를 사용하여, 차동 송신기 (314') 가 활성인 동안 입력/출력 (318) 을 구동하는 것이 방지될 수도 있다. 일부 경우들에서, 차동 송신기들 (314 및 314') 과 차동 수신기들 (316 및 316') 의 출력들은, 임피던스가 비활성인 경우 고-임피던스 상태일 수도 있다. 따라서, 차동 송신기들 (314 및 314') 과 차동 수신기들 (316 및 316') 의 OE 제어들 (320a, 320c, 320b 및 320d) 은 서로에 대해 독립적으로 동작될 수도 있다.
각각의 차동 증폭기들 (304, 314, 314' 및 326) 은 한 쌍의 증폭기들을 포함할 수도 있고, 하나의 증폭기는 다른 증폭기의 입력의 역을 입력에서 수신한다. 차동 증폭기들 (304, 314, 314' 및 326) 은 단일 입력을 수신하고, 한 쌍의 증폭기들과 함께 사용하기 위한 반전 입력을 생성하는 내부 인버터를 포함한다. 차동 증폭기들 (304, 314, 314' 및 326) 은 또한, 그들의 개별 출력들이 서로에 대해 독립적으로 고 임피던스 모드가 될 수 있도록, 2 개의 개별적으로 제어되는 증폭기들을 사용하여 구성될 수도 있다.
본원에 개시된 특정 양태들에 따르면, 시스템들 및 장치들은 IC 디바이스들 (202 및 230) 간에 통신하기 위해 다상 데이터 인코딩 및 디코딩 인터페이스 방법들을 채용할 수도 있다. 다상 인코더는 복수의 컨덕터들 (즉, M 개의 컨덕터들) 을 구동할 수도 있다. M 개의 컨덕터들은 통상적으로 3 개 이상의 컨덕터들을 포함하며, 각각의 컨덕터는 와이어로 지칭될 수도 있지만, M 개의 컨덕터들은 반도체 IC 디바이스의 회로 기판 상의 또는 도전층 내의 도전성 트레이스들을 포함할 수도 있다. M 개의 컨덕터들은 복수의 송신 그룹들로 분할될 수도 있고, 각 그룹은 송신될 데이터의 블록의 일부분을 인코딩한다. N-상 인코딩 방식이 정의되며, N-상 인코딩 방식에서 데이터의 비트들은 상 천이들에서 인코딩되고 극성은 M 개의 컨덕터들에서 변화한다. 일 예에서, 3-와이어 시스템에 대한 N-상 인코딩 방식은 3 개의 상 상태들 및 2 개의 극성들을 포함할 수도 있고, 이들은 6 개의 상태들 및 각 상태로부터 5 개의 가능한 천이들을 제공한다. 결정론적 전압 및/또는 전류 변화들이 검출되고 디코딩되어 M 개의 컨덕터들로부터 데이터를 추출할 수도 있다. 디코딩은 독립적인 컨덕터들 또는 컨덕터들의 쌍들에 의존하지 않으며, 타이밍 정보는 M 개의 컨덕터들에서의 위상 및/또는 극성 천이들로부터 직접 유도될 수 있다. N-상 극성 데이터 전송은 예컨대, 전기적인, 광학적인 및 무선 주파수 (RF) 인터페이스들과 같은 임의의 시그널링 인터페이스에 적용될 수 있다.
도 4 는 도 2 에 도시된 통신 링크 (220) 의 특정 양태들을 구현하기 위한 N-상 극성 인코딩의 사용을 도시하는 개략적인 다이어그램이다. 통신 링크 (220) 는 모바일 디스플레이 디지털 인터페이스 (MDDI) 와 같은 고속 디지털 인터페이스에서 N-상 인코딩된 데이터를 전달하도록 구성될 수도 있는 복수의 신호 와이어들을 갖는 유선 버스를 포함할 수도 있다. 채널들 (222, 224 및 226) 중 하나 이상은 N-상 극성 인코딩을 사용할 수도 있다. 물리 계층 드라이버들 (210 및 240) 은 링크 (220) 를 통해 송신된 N-상 극성 인코딩된 데이터를 인코딩 및 디코딩하도록 구성될 수도 있다. N-상 극성 인코딩의 사용은 고속 데이터 전송을 제공하고, 다른 인터페이스들의 전력의 1/2 또는 그 미만을 소비할 수도 있는데, 이는 더 적은 드라이버들이 N-상 극성 인코딩된 데이터 링크들 (220) 에서 활성이기 때문이다. N-상 극성 인코딩 디바이스들 (210 및/또는 240) 은 통신 링크 (220) 에서의 천이 마다 다수의 비트들을 인코딩할 수 있다. 일 예에서, 3-상 및 극성 인코딩의 조합은 WVGA (wide video graphics array), 프레임 버퍼 없이 제 2 LCD 드라이버 IC 마다 80 개 프레임들을 지원하는데 사용될 수도 있고, 디스플레이 리프레시를 위해 810 Mbps 에서 픽셀 데이터를 전달한다.
400 에 도시된 예에서, M-와이어, N-상 극성 인코딩 송신기는 M=3 및 N=3 에 대하여 구성된다. 3-와이어, 3-상 인코딩의 예는 오직 본 개시의 특정 양태들의 설명들을 간략화하기 위한 목적으로 선택된다. 3-와이어, 3-상 인코더들에 대하여 개시된 원칙들 및 기술들은 M-와이어, N-상 극성 인코더들의 다른 구성들에 적용될 수 있다.
N-상 극성 인코딩이 사용될 경우, N-라인 버스에서 신호 와이어들 (410a, 410b 및 410c) 과 같은 커넥터들은 구동되지 않거나, 양으로 구동되고나, 음으로 구동될 수도 있다. 구동되지 않은 신호 와이어 (410a, 410b 또는 410c) 는 고-임피던스 상태에 있을 수도 있다. 구동되지 않은 신호 와이어 (410a, 410b 또는 410c) 는 구동된 신호 와이어들에 제공된 포지티브 전압 레벨과 네거티브 전압 레벨들 간의 실질적으로 중간에 놓인 전압 레벨로 구동되거나 풀링될 수도 있다. 구동되지 않은 신호 와이어 (410a, 410b 또는 410c) 는 어떤 전류도 그 와이어를 통해 흐르지 않게 할 수도 있다. 예 (400) 에서, 각 신호 와이어 (410a, 410b 및 410c) 는 드라이버들 (408) 을 사용하여 (+1, -1, 또는 0 으로 표시된) 3 개의 상태들 중 하나에 있을 수도 있다. 일 예에서, 드라이버들 (408) 은 단위 레벨 전류 모드 드라이버들을 포함할 수도 있다. 다른 예에서, 드라이버들 (408) 은, 제 3 신호 (410c) 가 고 임피던스이고 및/또는 접지로 풀링되는 동안, 2 개의 신호들 (410a 및 410b) 에서 반대의 극성 전압들을 구동할 수도 있다. 각각의 송신 심볼 간격 동안, 포지티브 (+1 상태) 구동된 신호들의 수가 네거티브 (-1 상태) 구동된 신호들의 수와 동일한 동안 적어도 하나의 신호는 비구동 (0) 상태에 있고, 따라서 수신기에 흐르는 전류의 합은 항상 제로가 된다. 각각의 신호에 대하여, 적어도 하나의 신호 와이어 (410a, 410b, 또는 410c) 의 상태는 선행하는 송신 간격에서 송신된 심볼로부터 변화된다.
맵퍼 (402) 는 16 비트 데이터 (410) 를 수신할 수도 있고, 맵퍼 (402) 는 신호 와이어들 (410a, 410b 및 410c) 에 걸쳐 순차적으로 송신하기 위해 입력 데이터 (410) 를 7 개 심볼들 (412) 로 맵핑할 수도 있다. M-와이어, N-상 인코더 (406) 는 맵퍼에 의해 한 번에 하나의 심볼 (414) 씩 생성되는 7 개 심볼들 (412) 을 수신하고, 각 심볼 간격 동안 하나의 심볼 와이어 (410a, 410b 및 410c) 의 상태를 계산한다. 7 개 심볼들 (412) 은 예컨대, 병렬-대-직렬 컨버터들 (404) 을 사용하여 직렬화될 수도 있다. 인코더 (406) 는 신호 와이어들 (410a, 410b 및 410c) 의 이전 상태들 및 입력 심볼 (414) 에 기초하여 신호 와이어들 (410a, 410b 및 410c) 의 상태들을 선택한다.
M-와이어, N-상 인코딩의 사용은, 심볼당 비트들이 정수가 아닌 경우, 다수의 비트들이 복수의 심볼들에서 인코딩되는 것을 허용한다. 4-와이어 시스템의 간단한 예에서, 동시에 구동될 수도 있는 2 개 와이어들의 4 개의 사용가능한 조합들, 및 구동되는 와이어들의 쌍에서 극성의 2 개의 가능한 조합들이 존재하며, 6 개의 가능한 상태들을 발생한다. 각각의 천이가 현재 상태로부터 발생하기 때문에 6 개 상태들 중 5 개 상태는 매 천이에서 사용가능하다. 적어도 하나의 와이어의 상태는 각 천이에서 변화하도록 요구된다. 5 개 상태들로,
Figure 112014126611859-pct00001
비트들이 심볼마다 인코딩될 수도 있다. 따라서, 심볼당 2.32 비트들을 전달하는 7 개 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에, 맵퍼는 16-비트 워드를 수용하여 7 개 심볼들로 컨버팅할 수도 있다. 즉, 5 개 상태들을 인코딩하는 7 개 심볼들의 조합은 57 (78,125) 치환들을 갖는다. 따라서, 7 개 심볼들은 16 비트들의 216 (65,536) 치환들을 인코딩하는데 사용될 수도 있다.
도 5 는 원형 상태 다이어그램 (550) 에 기초하여 3-상 변조 데이터-인코딩 방식을 채용하는 시그널링 (500) 의 일 예를 도시한다. 데이터-인코딩 방식에 따라, 3-상 신호는 2 개의 방향들로 회전할 수도 있고, 3 개의 컨덕터들 (410a, 410b, 및 410c) 을 통해 송신될 수도 있다. 컨덕터들 (410a, 410b, 410c) 에 의해 전달되는 3 개 신호들은 3-상 신호를 포함하고 독립적으로 구성되며, 각 신호는 다른 2 개의 신호들에 대하여 120도 이상 (out of phase) 이다. 임의의 시점에서, 3 개 와이어들 각각은 다른 2 개 와이어들과 상이한 상태 (V+, V-, 및 개방) 으로 표시됨) 에 있다. 인코딩 방식은 또한, 포지티브 및 네거티브 레벨로 능동적으로 구동되는 컨덕터들 (410a, 410b, 및 410c) 중 2 개의 컨덕터들의 극성에 있어서의 정보를 인코딩한다. 극성은 도시된 상태들의 시퀀스에 대하여, 508 에 표시된다.
3-와이어 구현에서 언제라도, 컨덕터들 (410a, 410b, 410c) 중 정확히 2 개의 컨덕터들은 신호를 전달하고, 데이터 인코딩 상태들은 컨덕터들 간의 전압 차이 또는 전류 흐름면에서 정의될 수도 있다. 상태 다이어그램 (550) 에 도시된 것과 같이, (상태들 A, B 및 C 에 각각 대응하는) 3 상 상태들은 예컨대, 일 방향에서 상태 A 로부터 B 로 B 로부터 C 로, 및 C 로부터 A 로의 신호 흐름으로 정의된다. 그 후, 3 개의 상태들 간의 천이들은 원형 상태 천이들을 보장하도록 상태 다이어그램 (550) 에 따라 정의된다. 일 실시형태에서, 상태 천이들에서 시계방향 회전 ((A 에서 B) 에서 (B 에서 C), (B 에서 C) 에서 (C 에서 A), 및 (C 에서 A) 에서 (A 에서 B)) 은 로직 1 을 송신하는데 사용될 수도 있는 반면, 시계 반대방향 회전들 ((B 에서 C) 에서 (A 에서 B), (A 에서 B) 에서 (C 에서 A), 및 (C 에서 A) 에서 (B 에서 C)) 은 로직 0 을 송신하는데 사용될 수도 있다. 상태들 (A 에서 B), (B 에서 C), 및 (C 에서 A) 중 오직 하나 만이 언제든지 사실일 수 있음을 유의한다. 따라서, 신호가 시계방향으로 "회전하고 있는지" 아니면 시계 반대방향으로 "회전하고 있는지" 여부를 제어함으로써 각 천이에서 하나의 비트가 인코딩될 수도 있다. 일 예에서, 회전 방향은 3 개 와이어들 중 어느 것이 천이 이후에 구동되지 않는지에 기초하여 결정될 수도 있다.
정보는 또한, 구동된 신호 와이어들 (410a, 410b, 410c) 의 극성에서 또는 2 개의 신호 와이어들 (410a, 410b, 410c) 간의 전류 흐름의 방향에서 인코딩될 수도 있다. 신호들 (502, 504, 및 506) 은 각 상 상태에서 컨덕터들 (410a, 410b, 410c) 에 개별적으로 적용된 전압 레벨들을 예시한다. 언제라도, 제 1 컨덕터는 포지티브 전압 (예컨대, V+) 에 커플링되고, 제 2 컨덕터는 네거티브 전압 (예컨대, -V) 에 커플링되며, 나머지 제 3 컨덕터는 개방 회로가 된다. 이와 같이, 하나의 극성 인코딩 상태는 제 1 컨덕터와 제 2 컨덕터 간의 전류 흐름 또는 제 1 컨덕터와 제 2 컨덕터의 전압 극성들에 의해 결정될 수도 있다. 일부 실시형태들에서, 데이터의 2 개 비트들은 각 상 천이에서 인코딩될 수도 있다. 디코더는 제 1 비트를 획득하기 위해 회전을 결정할 수도 있고, 제 2 비트는 극성에 기초하여 결정될 수도 있다. 회전 방향이 결정된 디코더는 2 개의 활성 컨덕터들 (502, 504, 및/또는 506) 간에 적용된 전압의 현재 상 상태 및 극성, 또는 2 개의 활성 컨덕터들 (502, 504, 및/또는 506) 을 통한 전류 흐름의 방향을 결정할 수 있다.
본원에 개시된 것과 같이, 데이터의 하나의 비트는 3-와이어 3-상 인코딩 시스템에서의 회전 또는 위상 변화에 있어서 인코딩될 수도 있고, 추가의 비트는 2 개의 구동된 와이어들의 극성에 있어서 인코딩될 수도 있다. 특정 실시형태들은 현재 상태로부터 임의의 가능한 상태들로의 천이를 허용함으로써 3-와이어, 3-상 인코딩 시스템의 각 천이에서 2 초과의 비트들을 인코딩한다. 소정의 3 회전 상들 및 각 상에 대한 2 개의 극성들, 즉 6 개의 상태들이 정의되어, 5 개의 상태들은 임의의 현재 상태로부터 사용가능하다. 따라서, 심볼 (천이) 마다
Figure 112014126611859-pct00002
비트들이 발생할 수도 있고, 맵퍼는 16-비트 워드를 수용하여 이를 7 개 심볼들로 컨버팅할 수도 있다.
N-상 데이터 전송은 버스와 같은 통신 매체에 제공된 3 초과의 와이어들을 사용할 수도 있다. 동시에 구동될 수 있는 추가의 신호 와이어들의 사용은, 상태들 및 극성들의 더 많은 조합들을 제공하고, 데이터의 더 많은 비트들이 상태들 간의 각 천이에서 인코딩되게 한다. 이는 시스템의 스루풋을 상당히 개선할 수 있고, 데이터 비트들을 송신하기 위해 다수의 차동 쌍들을 사용하는 접근방식들에 비해 전력 소비를 감소시키는 동시에 증가된 대역폭을 제공할 수 있다.
일 예에서, 인코더는 각 상태에 대하여 구동된 와이어들의 2 개 쌍들로 5 개의 와이어들을 사용하여 심볼들을 송신할 수도 있다. 6 개 와이어들은 A 부터 F 까지 라벨링될 수도 있어서, 일 상태에서, 와이어들 (A 및 F) 은 포지티브로 구동되고, 와이어들 (B 및 E) 은 네거티브 구동되고, C 및 D 는 구동되지 않는다 (또는 어떤 전류도 전달하지 않는다). 6 개의 와이어들에 대하여, 각 상 상태에 대하여:
Figure 112014126611859-pct00003
개의 극성의 상이한 조합들을 갖는,
Figure 112014126611859-pct00004
개의 능동적으로 구동된 와이어들의 가능한 조합들이 존재할 수도 있다.
능동적으로 구동된 와이어들의 15 개의 상이한 조합들은:
ABCD ABCE ABCF ABDE ABDF
ABEF ACDE ACDF ACEF ADEF
BCDE BCDF BCEF BDEF CDEF
를 포함할 수도 있다.
구동되는 4 개의 와이어들에서, 2 개의 와이어들의 가능한 조합은 포지티브 구동된다 (그리고 다른 2 개의 와이어들은 네거티브여야만 한다). 극성의 조합들은:
+ + - - + - - + + - + - - + - + - + + - - - + +
을 포함할 수도 있다.
따라서, 상이한 상태들의 전체 개수는 15 x 6 = 90 으로 계산될 수도 있다.
심볼들 간의 천이를 보장하기 위해, 89 개 상태들이 임의의 현재 상태로부터 사용가능하고, 각 심볼에서 인코딩될 수도 있는 비트들의 수는: 심볼당
Figure 112014126611859-pct00005
비트들로 계산될 수도 있다. 이러한 예에서, 32-비트 워드는, 5 x 6.47 = 32.35 비트들이 주어질 때, 맵퍼에 의해 5 개 심볼들로 인코딩될 수 있다.
임의의 사이즈의 버스에 대하여 구동될 수 있는 와이어들의 조합들의 수에 대한 일반적인 식은, 버스에서 와이어들의 개수와 동시에 구동되는 와이어들의 개수의 함수로서:
Figure 112014126611859-pct00006
이다.
구동되고 있는 와이어들에 대한 극성의 조합들의 개수에 대한 식은:
Figure 112014126611859-pct00007
이다.
심볼당 비트들의 수는:
Figure 112014126611859-pct00008
이다.
도 6 은 3-상 PHY 에서 수신기의 일 예 (600) 를 도시한다. 비교기들 (602) 과 디코더 (604) 는 3 개의 송신 라인들 (612a, 612b 및 612c) 의 각각의 상태뿐만 아니라, 이전의 심볼 주기에 송신된 상태와 비교하여 3 개의 송신 라인들의 상태의 변화의 디지털 표현을 제공하도록 구성된다. 7 개의 연속하는 상태들은 직렬 - 병렬 컨버터들 (606) 에 의해 어셈블링되어 FIFO (610) 에서 버퍼링될 수도 있는 데이터의 16 개 비트들을 획득하도록 디맵퍼 (608) 에 의해 프로세싱될 7 개 심볼들의 세트를 생성한다.
본원에 개시된 특정 양태들에 따르면, 복수의 3-상태 증폭기들은, 설명된 3 개 상태들 중 하나를 가정할 수 있는 와이어들 또는 컨덕터들의 정보를 인코딩하는 차동 인코더, N-상 극성 인코더, 또는 다른 인코더에 의해 정의된 출력 상태들의 세트를 생성하도록 제어될 수 있다.
도 4 를 다시 참조하면, 통신 링크 (220) 는 차동 인코딩 방식과 N-상 극성 인코딩 양자를 지원하도록 구성될 수 있는 고속 디지털 인터페이스를 포함할 수도 있다. 물리 계층 드라이버들 (210 및 240) 은 인터페이스 상의 천이 마다 다수의 비트들을 인코딩할 수 있는 N-상 극성 인코더들 및 디코더들, 및 커넥터들 (410a, 410b 및 410c) 을 구동하기 위한 라인 드라이버들을 포함할 수도 있다. 라인 드라이버들은 포지티브 또는 네거티브 전압을 가질 수 있는 능동 출력을 생성하는 증폭기들로 구성될 수도 있고, 이에 의해 커넥터 (410a, 410b or 410c) 는 정의되지 않은 상태 또는 외부 전기 컴포넌트들에 의해 정의된 상태에 있게 된다. 따라서, 출력 드라이버들 (408) 은 데이터 및 출력 제어 (고-임피던스 모드 제어) 를 포함하는 신호들 (416) 의 쌍에 의해 수신할 수도 있다. 이와 관련하여, N-상 극성 인코딩 및 차동 인코딩을 위해 사용된 3-상태 증폭기들은 동일하거나 유사한 3 개의 출력 상태들을 생성할 수 있다. 차동 인코딩을 위해 사용될 경우, 차동 라인 드라이버 (306, 316, 316' 또는 324) 에서 3-상태 증폭기들의 쌍들은 동일한 입력 신호 및 동일한 출력 제어 신호를 수신할 수도 있는 반면, N-상 극성 인코딩 라인 드라이버들 (408) 은 차동 입력 및 출력 제어 신호들을 수신한다. 따라서, N-상 극성 인코딩 라인 드라이버들 (408) 은 로직 및/또는 스위치들을 통해 차동 라인 드라이버 (306, 316, 316' 및 324) 로 동작하도록 제어될 수도 있다.
특정 실시형태들은 데이터를 통신하고, 및/또는 M-와이어, N-상 극성 인코딩된 인터페이스를 차동 인터페이스로서 기능하도록 재공성하기 위해, 원하는 수의 와이어들을 선택적으로 작동시킬 수 있는 구성가능한 인터페이스를 제공한다. 도 7 은 모바일 플랫폼 (700) 이 인터페이스를 재구성하기 위해 핀 멀티플렉싱을 채용하는 일 예를 도시한다. 상기 예에서, 디스플레이 프로세서 (702) 는 디스플레이 디바이스 (124; 도 1 에 도시) 에 대한 디스플레이 데이터를 생성한다. 디스플레이 프로세서 (702) 는 예컨대, 프로세싱 회로 (206) 와 통합될 수도 있다. 데이터는 본원에 설명된 MIPI 표준 DSI 또는 N-상 극성 MDDI 인터페이스를 사용하여, 통신 링크 (220) 를 통해 디스플레이 제어기 (232) 를 포함하는 디바이스 (230) 에 송신될 수도 있다. 도 7 은 스위칭 엘리먼트 (726) 가 3 개의 차동 드라이버들 (714) 의 출력들과 6 개의 출력 핀들 (728) 을 구동하기 위한 2 개의 3-상, 3-와이어 인코더들의 출력들 간에 선택하는, 예시적인 구성을 도시한다. 엘리먼트들의 다른 조합들 및 구성들이 정의될 수도 있다. 또한, 스위칭 엘리먼트 (726) 는, 출력 핀들 (728) 이 임의의 차동 드라이버 (714) 의 임의의 출력 또는 임의의 M-와이어, N-상 인코더의 임의의 출력에 맵핑되게 하는, 스위칭 행렬을 포함할 수도 있다.
MIPI DSI 인터페이스가 구성될 경우, 디스플레이 프로세서 (702) 로부터 발신하는 디스플레이 픽셀 데이터는 통상적으로 디바이스 (230) 및/또는 디스플레이 제어기 (232) 를 통해 MIPI DSI 링크 제어기 (704) 로 제공되며, 이 제어기 (704) 는 디스플레이 픽셀 데이터를 고속 직렬 인터페이스 (728) 를 걸쳐 디스플레이로 전송될 패킷들로 포맷화한다. 픽셀 데이터와 제어 정보 양자는 상기 링크 (728) 를 거쳐 송신될 수도 있다. 역방향 링크는 디스플레이 (124) 로부터 상태를 판독하거나, 다른 정보를 수신하기 위해 제공될 수도 있다. 디지털 코어 로직 회로 (720) 에서 MIPI DSI 링크 제어기 (704) 에 의해 생성된 데이터 패킷들은 입력/출력 섹션 (패드 링)(724) 에서 구현될 수도 있는 MIPI DPHY 프리-드라이버 (706) 에 제공될 수도 있다. 데이터 패킷들은 차동 드라이버들 (714) 및/또는 전자 스위치 멀티플렉서 (726) 를 통해 출력 드라이버들 (718) 의 세트에 제공될 수도 있다. 차동 드라이버들 (714) 은 N-상 드라이버들 (716) 이 디스에이블되는 동안, 인에이블될 수도 있다. 일 예에서, N-상 드라이버들 (716) 은 N-상 드라이버들 (716) 이 고-임피던스 출력 상태가 되거나 그렇지 않으면 그 상태에 놓일 경우, 디스에이블될 수도 있다. 다른 예에서, 스위치 멀티플렉서 (726) 는 입력들을 라인 드라이버들 (718) 에 제공하기 위해 차동 드라이버들 (714) 과 N-상 드라이버들 (716) 간에서 선택할 수도 있다.
N-상 극성 인코딩이 요구될 경우, 스위치들 (726) 은 N-상 드라이버들 (716) 의 출력들을 출력 드라이버들 (718) 로의 입력들로서 선택하도록 동작될 수도 있다. 부가적으로 또는 대안적으로, N-상 드라이버들 (176) 은 차동 드라이버들 (714) 이 디스에이블되는 동안, 인에이블될 수도 있다. 이러한 구성에서, MIPI DSI 링크 제어기 (704) 에 의해 생성된 데이터 패킷들은 N-상 극성 인코더 (710) 를 사용하여 인코딩되고 N-상 극성 프리-드라이버 (712) 에 제공될 수도 있다.
라인 드라이버들 (718) 중 하나 이상이 고 임피던스 모드에 있는지 여부의 결정은 데이터를 포맷화하기 위해 사용된 인코더에 의해 실행될 수도 있다. 일 예에서, 라인 드라이버들 (718) 의 출력 제어 (고 임피던스 제어) 는, 인터페이스가 차동 인코딩 모드에서 구동될 경우, MIPI DPHY 프리-드라이버 (706) 에 의해 제어될 수도 있다. 다른 예에서, 라인 드라이버들 (718) 의 출력 제어는, 인터페이스가 N-상 극성 인코딩 모드에서 구동될 경우, N-상 극성 프리-드라이버 (712) 에 의해 제어될 수도 있다.
본원에 개시된 특정 양태들에 따르면, MIPI DSI 패킷들과 유사한 데이터 패킷들이 N-상 극성 링크를 통해 송신된다. 일부 패킷들은 N-상 극성 링크에서 심볼 그룹들의 적절한 사용을 실행하도록 재 포맷화되어야만 할 수도 있다. 예를 들어, MIPI DSI 는 바이트-지향적일 수도 있지만, N-상 극성 링크는 한번에 16-비트 워드들을 전송할 수도 있고, 하나의 바이트는 홀수-길이 패킷들에 부가될 수도 있다. N-상 극성에 대한 링크 동기화는 또한, 약간 상이할 수도 있다.
M-와이어 N-상 링크 제어기 (708) 는 입력 데이터 워드들을 맵퍼 (402; 도 4 를 비교) 에 대한 입력으로서의 데이터로 제공할 수도 있으며, 상기 맵퍼 (402) 는 입력 워드를 버스를 통해 전송될 심볼들의 시리즈로 맵핑한다. 맵퍼 (402) 는 인코딩 엘리먼트 (710) 로 구현될 수도 있다. 맵퍼 (402) 의 하나의 목적은 입력 데이터 워드에 기초하여 심볼들의 그룹의 값들을 계산하는 것이다. 이는 특히, 심볼당 비트들의 수가 정수가 아닐 경우 유용할 수도 있다. 도 4 와 관련하여 설명된 간단한 예에서, 3-와이어 시스템이 채용되며, 상기 시스템에서 하나의 와이어가 구동되지 않는 것을 고려하면, 2 개의 와이어들의 3 개의 가능한 조합들이 동시에 구동된다. 또한, 구동될 수도 있는 와이어들의 각 쌍에 대한 극성의 2 개의 가능한 조합들이 존재하며, 이는 6 개의 가능한 상태들을 산출한다. 6 개의 상태들 중 5 개 상태들은, 천이가 임의의 2 개의 심볼들 간에 요구되기 때문에, 사용할 수 있다. 5 개 상태들로, 심볼당
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비트들이 존재할 수도 있다. 맵퍼는 16-비트 워드를 수용하여 7 개의 심볼들로 컨버팅할 수도 있다.
N-상 극성 적응형 링크 제어기 (708) 에 의해 생성된 데이터 패킷들은 링크 데이터 (예컨대, 16-비트 또는 32-비트 워드들) 의 그룹들을 심볼들의 그룹들로 인코딩하여 한 번에 하나의 심볼을 N-상 극성 프리-드라이버 (712) 에 출력하기 위해 N-상 극성 인코더 (710) 에 제공될 수도 있다. 일 예에서, N-상 극성 적응형 링크 제어기 (708) 는 디지털 코어 로직 (720) 에서 실현될 수도 있고, N-상 극성 인코더 (710) 는 패드 링 (724) 에서 실현될 수도 있다. 프리-드라이버 (712) 는 수신된 입력 신호들을, 버퍼들 (716) 및/또는 출력 드라이버 (718) 를 구동하는데 충분한 레벨로 증폭할 수도 있다.
스위치 멀티플렉서 (726) 는 출력 드라이버들 (718) 에 제공되기 위해 MIPI DPHY 프리-드라이버 (706) 출력 또는 N-상 극성 프리-드라이버 (712) 출력을 선택할 수도 있다. 스위치 멀티플렉서 (726) 는 출력 드라이버들 (718) 의 출력보다 훨씬 낮은 전압 또는 전류 레벨을 갖는 신호들을 송신할 수도 있다. 따라서, MIPI DPHY 프리-드라이버 (706) 및/또는 N-상 극성 프리-드라이버 (712) 로부터의 출력 신호들은 디바이스 (302) 와 같은 IC 디바이스에서 용이하게 스위칭될 수도 있다. 일부 경우들에서, 하나 이상의 출력 드라이버들이 고 임피던스 상태에 있어야만 하는지 결정하는 제어 신호들은, 스위치 멀티플렉서 (726) 또는 관련 스위칭 디바이스를 사용하여 스위칭될 수도 있다.
스위치 멀티플렉서 (726) 의 모드 선택 (730) 상태는 시스템이 파워 업될 경우 디폴트 또는 미리 구성된 선택으로 세팅될 수도 있다. 통상적으로, 이 상태는 오직 한 번 구성되어야만 하는데, 이는 디스플레이 (124) 가 프로세싱 회로 (102; 도 1 에 도시) 에 영구적으로 또는 반영구적으로 부착될 수도 있다. 결과적으로, 스위치 멀티플렉서는 제작 동안 구성될 수도 있고, 세팅은 시스템의 정규 동작 동안 변화되지 않아야만 한다. 스위치 멀티플렉서 (726) 는 비-휘발성일 수도 있는 하나 이상의 구성 레지스터들을 통해 프로세서 (206 또는 236) 에 의해 어드레싱될 수도 있다. 스위치 멀티플렉서를 프로그래밍하기 위한 코드는 스토리지 (112) 에 저장될 수도 있다. 저-레벨 신호들을 스위칭하기 위한 스위치 멀티플렉서 (726) 의 사용은, I/O 패드들 또는 핀들을 복사할 필요 없이, 동일한 애플리케이션 프로세서가 1 초과의 인터페이스를 위해 사용되는 것을 허용한다. 따라서, 동일한 I/O 패드들 또는 핀들 (728) 이 1 초과의 인터페이스를 위해 사용될 수도 있으며, 여기서 스위치 멀티플렉서의 프로그래밍은 오직 시스템당 1 회 수행되어야만 한다.
도 8 은 본 발명의 특정 양태들에 따른 인코딩 시스템을 예시하는 흐름도이다. 그 방법은 하나 이상의 IC 디바이스들 (202 및 230) 에 의해 수행될 수도 있다. 단계 (802) 에서, 하나 이상의 IC 디바이스들 (202) 은 무선 모바일 단말에서 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정할 수도 있다. 물리적 인터페이스의 타입은 2 개의 디바이스들 중 적어도 하나에 의해 지원되는 물리적 인터페이스의 복수의 타입들 중 하나일 수도 있다. 디바이스들 중 하나 이상은 예컨대, N-상 인코더 및 차동 인코더를 포함할 수도 있다. 단계 (804) 에서, 하나 이상의 IC 디바이스들 (202) 은 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성할 인코더를 선택할 수도 있다. 데이터는 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 갖는 버스를 통해 통신될 수도 있다. 복수의 커넥터들은 적어도 몇몇의 양방향 커넥터들을 포함할 수도 있다. 커넥터들은 전기적 또는 광학적 커넥터들을 포함할 수도 있다.
본원에 개시된 특정 양태들에 따르면, 인코더는 차동 인코딩된 신호들에서 인코딩된 데이터를 제공할 수도 있다. 복수의 드라이버들을 인코딩된 데이터를 수신하도록 구성하는 것은, 다른 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 것을 포함할 수도 있다. 다른 인코더는 N-상 인코더를 포함할 수도 있다. 본원에 개시된 특정 양태들에 따르면, 선택된 인코더는 커넥터들의 제 1 쌍의 상 상태, 커넥터들의 제 2 쌍의 극성, 및 적어도 하나의 구동되지 않은 커넥터의 선택의 조합을 사용하여 인코딩된 심볼들의 시퀀스에서 인코딩된 데이터를 제공할 수도 있다. 커넥터들의 제 1 쌍은 커넥터들의 제 2 쌍과 동일한 와이어들 또는 적어도 하나의 상이한 와이어를 포함할 수도 있다. 복수의 드라이버들을 인코딩된 데이터를 수신하도록 구성하는 것은, 차동 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 것을 포함할 수도 있다.
단계 (806) 에서, 하나 이상의 IC 디바이스들 (202) 은 인코더로부터 인코딩된 데이터를 수신하고, 2 개의 디바이스들 간에 통신하기 위해 물리적 인터페이스의 타입에 따라 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성할 수도 있다. 복수의 드라이버들은 인코더의 출력들을 복수의 드라이버들에 커플링하는 복수의 스위치들을 제어함으로써 구성될 수도 있다.
본 개시물의 일 양태에서, 인코딩된 데이터는 2 개의 IC 디바이스들 중 하나에 의해 제어된 카메라 또는 디스플레이에 관련될 수도 있다.
도 9 는 프로세싱 회로 (902) 를 채용하는 장치에 대한 하드웨어 구현의 간략화된 예를 예시하는 다이어그램 (900) 이다. 프로세싱 회로 (902) 는 버스 (920) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (920) 는 프로세싱 시스템 (902) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (920) 는 프로세서 (916), 모듈들 또는 회로들 (904, 906 및 908), 복수의 상이한 인코더들 (910), 커넥터들 또는 와이어들을 구동하도록 구성가능한 라인 드라이버들 (914) 및 컴퓨터 판독가능 저장 매체 (918) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (920) 는 또한, 당업계에 널리 공지되고 따라서 어떠한 추가로 설명되지 않을 타이밍 소스들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다.
프로세서 (916) 는 컴퓨터-판독가능 저장 매체 (918) 상에 저장된 소프트웨어의 실행을 포함한, 일반적인 프로세싱을 담당한다. 소프트웨어는, 프로세서 (916) 에 의해 실행될 경우, 프로세싱 회로 (902) 로 하여금 임의의 특정의 장치에 대해 위에서 설명한 여러 기능들을 수행하도록 한다. 컴퓨터-판독가능 저장 매체 (918) 는 또한, 소프트웨어를 실행할 경우 프로세서 (916) 에 의해 조작되는 데이터를 저장하기 위해 사용될 수도 있다. 프로세싱 회로 (902) 는 추가로, 모듈들 (904, 906 및 908) 중 적어도 하나를 포함한다. 모듈들은 프로세서 (916) 에서 실행중이고 컴퓨터-판독가능 저장 매체 (918) 에 상주하거나 저장된 소프트웨어 모듈들, 프로세서 (916) 에 커플링된 하나 이상의 하드웨어 모듈들, 또는 이들의 일부 조합일 수도 있다.
일 구성에서, 무선 통신을 위한 장치 (900) 는 2 개의 IC 디바이스들 간에 오신하기 위한 동작 모드를 결정하는 수단 (904), 복수의 커넥터들 (914) 을 통한 송신을 위해 인코딩된 데이터를 제공하는 인코더들 (910) 중 하나 이상을 선택하는 수단 (906), 인코더 (910) 로부터 인코딩된 데이터를 수신하고 커넥터들 및/또는 와이어들 (914) 을 구동하도록 복수의 드라이버들 (912) 을 구성하는 수단 (908) 을 포함한다. 전술된 수단은 장치 (900) 의 전술된 모듈들 및/또는 전술된 수단들에 의해 언급된 기능들을 수행하도록 구성된 장치 (902) 의 프로세싱 회로 (902) 중 하나 이상일 수도 있다. 전술된 수단은 예컨대, 프로세서 (206 또는 236), 물리 계층 드라이버들 (210 또는 240) 및 저장 매체 (208 및 238) 의 임의의 조합을 사용하여 구현될 수도 있다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계층은 예시적인 접근방식들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세스들에서 단계들의 특정의 순서 또는 계층이 재배열될 수도 있는 것으로 이해된다. 수반하는 방법은 여러 단계들의 현재의 엘리먼트들을 간단한 순서로 청구하며, 제시되는 특정의 순서 또는 계층에 한정시키려고 의도된 것이 아니다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 구체적으로 언급하지 않는 한, 용어 "일부 (some)" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 대중에 지정되도록 의도된 것이 아니다. 어떤 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (40)

  1. 단말에서 2 개의 디바이스들 중 적어도 하나에 동작하는 데이터 전송 방법으로서,
    상기 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정하는 단계로서, 상기 물리적 인터페이스의 타입은 상기 2 개의 디바이스들 중 적어도 하나에 의해 지원되는 물리적 인터페이스의 복수의 타입들 중 하나인, 상기 물리적 인터페이스의 타입을 결정하는 단계;
    상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성할 인코더를 선택하는 단계; 및
    상기 인코더로부터 상기 인코딩된 데이터를 수신하고, 상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입에 따라 상기 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성 (configure) 하는 단계를 포함하는, 데이터 전송 방법.
  2. 제 1 항에 있어서,
    상기 인코더의 출력들을 상기 복수의 드라이버들에 커플링하도록 복수의 스위치들을 제어하는 단계를 더 포함하는, 데이터 전송 방법.
  3. 제 1 항에 있어서,
    상기 복수의 커넥터들은 적어도 몇몇의 양방향 커넥터들을 포함하는, 데이터 전송 방법.
  4. 제 1 항에 있어서,
    상기 인코더는 차동 인코딩된 신호들에서 상기 인코딩된 데이터를 제공하는, 데이터 전송 방법.
  5. 제 4 항에 있어서,
    상기 인코딩된 데이터를 수신하도록 상기 복수의 드라이버들을 구성하는 단계는, 차동 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 단계를 포함하는, 데이터 전송 방법.
  6. 제 5 항에 있어서,
    상기 차동 인코더는 N-상 인코더를 포함하는, 데이터 전송 방법.
  7. 제 1 항에 있어서,
    상기 인코더는 상기 커넥터들의 제 1 쌍의 상 상태와, 상기 커넥터들의 제 2 쌍의 극성과, 및 적어도 하나의 구동되지 않은 커넥터의 선택과의 조합을 사용하여 인코딩된 심볼들의 시퀀스에서 상기 인코딩된 데이터를 제공하는, 데이터 전송 방법.
  8. 제 7 항에 있어서,
    상기 커넥터들의 제 1 쌍은 상기 커넥터들의 제 2 쌍과 동일한 커넥터들을 포함하는, 데이터 전송 방법.
  9. 제 7 항에 있어서,
    상기 인코딩된 데이터를 수신하도록 상기 복수의 드라이버들을 구성하는 단계는, 차동 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 단계를 포함하는, 데이터 전송 방법.
  10. 제 1 항에 있어서,
    상기 인코딩된 데이터는 상기 2 개의 디바이스들 중 하나에 의해 제어되는 카메라 또는 디스플레이와 관련되는, 데이터 전송 방법.
  11. 제 1 집적 회로 (IC) 디바이스를 제 2 IC 디바이스와 통신가능하게 커플링하는 복수의 커넥터들;
    단말에서 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정하는 수단으로서, 상기 물리적 인터페이스의 타입은 상기 2 개의 디바이스들 중 적어도 하나에 의해 지원되는 물리적 인터페이스의 복수의 타입들 중 하나인, 상기 물리적 인터페이스의 타입을 결정하는 수단;
    상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성하는 수단으로서, 상기 인코딩된 데이터를 생성하는 수단은 데이터를 상이한 방식들로 인코딩하도록 구성된 적어도 2 개의 인코더들을 포함하는, 상기 인코딩된 데이터를 생성하는 수단; 및
    상기 적어도 2 개의 인코더들 중 하나로부터 상기 인코딩된 데이터를 수신하고, 상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입에 따라 상기 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성하는 수단을 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 복수의 드라이버들을 구성하는 수단은, 상기 적어도 2 개의 인코더들 중 하나의 출력들을 상기 복수의 드라이버들에 선택적으로 접속하는 복수의 스위치들을 포함하는, 장치.
  13. 제 11 항에 있어서,
    상기 복수의 커넥터들은 적어도 몇몇의 양방향 커넥터들을 포함하는, 장치.
  14. 제 11 항에 있어서,
    상기 적어도 2 개의 인코더들 중 하나는 차동 인코딩된 신호들에서 상기 인코딩된 데이터를 제공하도록 구성되는, 장치.
  15. 제 14 항에 있어서,
    상기 복수의 드라이버들을 구성하는 수단은, 상기 적어도 2 개의 인코더들 중 상이한 하나의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하도록 구성되는, 장치.
  16. 제 15 항에 있어서,
    상기 적어도 2 개의 인코더들은 N-상 인코더를 포함하는, 장치.
  17. 제 11 항에 있어서,
    상기 적어도 2 개의 인코더들 중 하나는 상기 커넥터들의 제 1 쌍의 상 상태와, 상기 커넥터들의 제 2 쌍의 극성과, 및 적어도 하나의 구동되지 않은 커넥터의 선택과의 조합을 사용하여 인코딩된 심볼들의 시퀀스에서 상기 인코딩된 데이터를 제공하도록 구성되는, 장치.
  18. 제 17 항에 있어서,
    상기 커넥터들의 제 1 쌍은 상기 커넥터들의 제 2 쌍과 동일한 커넥터들을 포함하는, 장치.
  19. 제 17 항에 있어서,
    상기 복수의 드라이버들을 구성하는 수단은, 차동 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하도록 구성되는, 장치.
  20. 제 11 항에 있어서,
    상기 인코딩된 데이터는 상기 2 개의 디바이스들 중 하나에 의해 제어되는 카메라 또는 디스플레이와 관련되는, 장치.
  21. 단말에서 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들; 및
    프로세싱 회로를 포함하며,
    상기 프로세싱 회로는,
    상기 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정하는 것으로서, 상기 물리적 인터페이스의 타입은 상기 2 개의 디바이스들 중 적어도 하나에 의해 지원되는 물리적 인터페이스의 복수의 타입들 중 하나인, 상기 물리적 인터페이스의 타입을 결정하고,
    상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성할 인코더를 선택하고, 그리고
    상기 인코더로부터 상기 인코딩된 데이터를 수신하고, 상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입에 따라 상기 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 커넥터들을 구동하도록 복수의 드라이버들을 구성하도록
    구성되는, 장치.
  22. 제 21 항에 있어서,
    상기 프로세싱 회로는 상기 인코더의 출력들을 상기 복수의 드라이버들에 커플링하는 복수의 스위치들을 제어하도록 구성되는, 장치.
  23. 제 21 항에 있어서,
    상기 복수의 커넥터들은 적어도 몇몇의 양방향 커넥터들을 포함하는, 장치.
  24. 제 21 항에 있어서,
    상기 인코더는 차동 인코딩된 신호들에서 상기 인코딩된 데이터를 제공하는, 장치.
  25. 제 24 항에 있어서,
    상기 인코딩된 데이터를 수신하도록 상기 복수의 드라이버들을 구성하는 것은, 차동 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 것을 포함하는, 장치.
  26. 제 25 항에 있어서,
    상기 차동 인코더는 N-상 인코더를 포함하는, 장치.
  27. 제 21 항에 있어서,
    상기 인코더는 상기 커넥터들의 제 1 쌍의 상 상태와, 상기 커넥터들의 제 2 쌍의 극성과, 및 적어도 하나의 구동되지 않은 커넥터의 선택과의 조합을 사용하여 인코딩된 심볼들의 시퀀스에서 상기 인코딩된 데이터를 제공하는, 장치.
  28. 제 27 항에 있어서,
    상기 커넥터들의 제 1 쌍은 상기 커넥터들의 제 2 쌍과 동일한 커넥터들을 포함하는, 장치.
  29. 제 27 항에 있어서,
    상기 인코딩된 데이터를 수신하도록 상기 복수의 드라이버들을 구성하는 것은, 차동 인코더의 하나 이상의 출력들로 하여금 고 임피던스 모드에 들어가게 하는 것을 포함하는, 장치.
  30. 제 21 항에 있어서,
    상기 인코딩된 데이터는 상기 2 개의 디바이스들 중 하나에 의해 제어되는 카메라 또는 디스플레이와 관련되는, 장치.
  31. 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체로서,
    상기 하나 이상의 명령들은, 적어도 하나의 프로세싱 회로에 의해 실행될 경우, 상기 적어도 하나의 프로세싱 회로로 하여금,
    단말에서 2 개의 디바이스들 간에 통신하기 위해 사용될 물리적 인터페이스의 타입을 결정하게 하는 것으로서, 상기 물리적 인터페이스의 타입은 상기 2 개의 디바이스들 중 적어도 하나에 의해 지원되는 물리적 인터페이스의 복수의 타입들 중 하나인, 상기 물리적 인터페이스의 타입을 결정하게 하고,
    상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입과 일치하는 인코딩된 데이터를 생성할 인코더를 선택하게 하고, 그리고
    상기 인코더로부터 상기 인코딩된 데이터를 수신하고, 상기 2 개의 디바이스들 간에 통신하기 위해 사용될 상기 물리적 인터페이스의 타입에 따라 상기 2 개의 디바이스들을 통신가능하게 커플링하는 복수의 와이어들을 구동하도록 복수의 드라이버들을 구성하게 하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  32. 제 31 항에 있어서,
    상기 하나 이상의 명령들은 상기 적어도 하나의 프로세싱 회로로 하여금, 상기 인코더의 출력들을 상기 복수의 드라이버들에 커플링하게 하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  33. 제 31 항에 있어서,
    상기 복수의 와이어들은 적어도 몇몇 양방향성 와이어들을 포함하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  34. 제 31 항에 있어서,
    상기 인코더는 차동 인코딩된 신호들에서 상기 인코딩된 데이터를 제공하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  35. 제 34 항에 있어서,
    상기 하나 이상의 명령들은, 적어도 하나의 프로세싱 회로에 의해 실행될 경우, 상기 적어도 하나의 프로세싱 회로로 하여금, 차동 인코더의 하나 이상의 출력들이 고 임피던스 모드에 들어가게 하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  36. 제 35 항에 있어서,
    상기 차동 인코더는 N-상 인코더를 포함하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  37. 제 31 항에 있어서,
    상기 인코더는 상기 와이어들의 제 1 쌍의 상 상태와, 상기 와이어들의 제 2 쌍의 극성과, 및 적어도 하나의 구동되지 않은 와이어의 선택과의 조합을 사용하여 인코딩된 심볼들의 시퀀스에서 상기 인코딩된 데이터를 제공하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  38. 제 37 항에 있어서,
    상기 와이어들의 제 1 쌍은 상기 와이어들의 제 2 쌍과 동일한 와이어들을 포함하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  39. 제 37 항에 있어서,
    상기 하나 이상의 명령들은, 적어도 하나의 프로세싱 회로에 의해 실행될 경우, 상기 적어도 하나의 프로세싱 회로로 하여금, 차동 인코더의 하나 이상의 출력들을 고 임피던스 모드에 들어가게 하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  40. 제 31 항에 있어서,
    상기 인코딩된 데이터는 상기 2 개의 디바이스들 중 하나에 의해 제어되는 카메라 또는 디스플레이와 관련되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
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