KR102080485B1 - Array substrate - Google Patents

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KR102080485B1
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Abstract

본 발명은, 표시영역이 정의된 기판 상에 서로 교차하여 다수의 화소영역을 정의하며 형성된 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선과 연결되며 상기 게이트 배선과 중첩하며 형성된 박막트랜지스터와; 상기 표시영역 전면에 형성되며, 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 상부로 상기 드레인 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 각 화소영역에 형성된 화소전극을 포함하는 어레이 기판을 제공한다. The present invention provides a display device comprising: a gate wiring and a data wiring formed on a substrate on which a display region is defined, and defining a plurality of pixel regions crossing each other; A thin film transistor connected to the gate line and the data line and overlapping the gate line; A protective layer formed over the display area and having a drain contact hole exposing the drain electrode of the thin film transistor; An array substrate is provided on the passivation layer, the pixel electrode being in contact with the drain electrode of the thin film transistor through the drain contact hole.

Description

액정표시장치용 어레이 기판{Array substrate} Array substrate for liquid crystal display device

본 발명은 액정표시장치용 어레이 기판에 관한 것으로, 특히 고개구율의 고해상도의 액정표시장치를 구현할 수 있는 어레이 기판에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a liquid crystal display device, and more particularly, to an array substrate capable of implementing a high aperture, high resolution liquid crystal display device.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.In recent years, as the society enters the information age, the display field for processing and displaying a large amount of information has been rapidly developed. In recent years, as a flat panel display device having excellent performance of thinning, light weight, and low power consumption, Liquid crystal displays have been developed to replace existing cathode ray tubes (CRTs).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among the liquid crystal display devices, an active matrix liquid crystal display device including an array substrate having a thin film transistor, which is a switching element capable of controlling voltage on and off, is realized in each pixel. Excellent ability is attracting the most attention.

액정은 가늘고 긴 분자구조를 가지고 있어, 배향에 방향성을 가지며 전기장 내에 놓일 경우 그 크기 및 방향에 따라 분자배열 방향이 변화된다. The liquid crystal has an elongated molecular structure, which is oriented in orientation and changes in the molecular arrangement direction depending on its size and direction when placed in an electric field.

따라서, 액정표시장치는 전계생성전극이 각각 형성된 두 기판 사이에 액정층이 위치하는 액정패널을 포함하며, 두 전극 사이에 생성되는 전기장의 변화를 통해서 액정분자의 배열방향을 인위적으로 조절하고, 이에 따른 광 투과율을 변화시켜 여러 가지 화상을 표시한다.Accordingly, the liquid crystal display includes a liquid crystal panel in which a liquid crystal layer is positioned between two substrates on which electric field generating electrodes are formed, and artificially adjusts an arrangement direction of liquid crystal molecules through a change in an electric field generated between the two electrodes. Various images are displayed by changing the light transmittance accordingly.

이러한 구성을 갖는 액정표시장치는 액정의 구동 모드 또는 액정에 인가되는 전계의 특성에 따라 다양한 모드로 동작된다.The liquid crystal display device having such a configuration operates in various modes depending on the driving mode of the liquid crystal or the characteristics of the electric field applied to the liquid crystal.

즉, 액정표시장치는 수직전계 모드, 횡전계 모드, 프린지 필드 스위칭 모드 등으로 동작된다. That is, the liquid crystal display device operates in a vertical electric field mode, a transverse electric field mode, a fringe field switching mode, and the like.

이러한 다양한 구동을 하는 액정표시장치에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터(Tr)를 구비한 어레이 기판이 구비된다. In the liquid crystal display device for driving such various driving, an array substrate including a thin film transistor (Tr), which is essentially a switching element, is provided in order to remove each of the pixel areas on and off.

한편, 근래 들어서는 전술한 다양한 모드 중 시야각 특성이 우수하며, 나아가 상대적으로 개구율 및 투과율이 뛰어난 프린지 필드 스위칭 모드 액정표시장치가 주로 이용되고 있다.On the other hand, recently, the fringe field switching mode liquid crystal display device having excellent viewing angle characteristics among the various modes described above and relatively superior aperture ratio and transmittance is mainly used.

따라서 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 구성에 대해 설명한다.Therefore, the configuration of the array substrate for the fringe field switching mode liquid crystal display device will be described as an example.

도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역 내의 박막트랜지스터 형성된 부분에 대한 평면도이다. 1 is a plan view of a portion of a thin film transistor formed in one pixel area of a conventional array substrate for fringe field switching mode liquid crystal display devices.

도시한 바와 같이, 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)에는 일 방향을 따라 다수의 게이트 배선(43)이 형성되어 있으며, 상기 다수의 각 게이트 배선(43)과 교차하여 화소영역(P)을 정의하며 다수의 데이터 배선(51)이 형성되어 있다. As illustrated, a plurality of gate lines 43 are formed in a conventional fringe field switching mode liquid crystal display array substrate 1 in one direction, and intersect with each of the plurality of gate lines 43. The area P is defined and a plurality of data wires 51 are formed.

그리고 상기 각 게이트 배선(43)과 데이터 배선(51)에 의해 포획된 영역인 각 화소영역(P)에는 상기 게이트 배선(43) 및 데이터 배선(51)과 연결되는 박막트랜지스터(Tr)가 형성되어 있다.A thin film transistor Tr connected to the gate line 43 and the data line 51 is formed in each pixel area P, which is a region captured by the gate line 43 and the data line 51. have.

상기 박막트랜지스터(Tr)는 게이트 전극(45)과 게이트 절연막(미도시)과 반도체층(미도시)과 서로 이격하는 소스 및 드레인 전극(53, 56)으로 구성되고 있다.The thin film transistor Tr includes a gate electrode 45, a gate insulating layer (not shown), and a source and drain electrodes 53 and 56 spaced apart from the semiconductor layer (not shown).

이때, 상기 게이트 전극(45)은 상기 게이트 배선(43)에서 분기한 형태를 이루고 있으며, 상기 소스 전극(53)은 상기 데이터 배선(51)에서 분기하여 형성되고 있으며, 상기 드레인 전극(56)은 화소전극(60)과 전기적 연결을 위해 화소영역(P)의 중앙부 또는 일 측부 즉, 상기 박막트랜지스터(Tr)의 게이트 전극(45)의 외측으로 길게 연장 형성되고 있다.In this case, the gate electrode 45 is branched from the gate line 43, the source electrode 53 is branched from the data line 51, and the drain electrode 56 is In order to electrically connect with the pixel electrode 60, the electrode is extended to the center or one side of the pixel region P, that is, the outer side of the gate electrode 45 of the thin film transistor Tr.

한편, 상기 박막트랜지스터(Tr)를 덮으며 보호층(미도시) 및 평탄화층(미도시)이 구비되고 있으며, 상기 평탄화층(미도시) 및 보호층(미도시)에는 상기 박막트랜지스터(Tr)의 드레인 전극(56)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다. The thin film transistor Tr covers the thin film transistor Tr and includes a protective layer (not shown) and a planarization layer (not shown), and the thin film transistor (Tr) is provided in the planarization layer (not shown) and the protective layer (not shown). A drain contact hole dch exposing the drain electrode 56 is provided.

그리고 상기 평탄화층(미도시) 상부에는 상기 드레인 콘택홀(dch)을 통해 상기 드레인 전극(56)과 접촉하며 각 화소영역(P)에 대해 화소전극(60)이 형성되고 있다.The pixel electrode 60 is formed on the planarization layer (not shown) to contact the drain electrode 56 through the drain contact hole dch.

또한, 도면에 나타나지 않았지만, 상기 화소전극(60) 위로 절연층(미도시)을 개재하여 표시영역 전면에 상기 화소전극(60)에 대응하여 다수의 바(bar) 형태의 개구(oa)를 갖는 공통전극(70)이 형성되고 있다. Although not shown in the drawings, a plurality of bar-shaped openings (oa) are formed in front of the display area on the pixel electrode 60 in correspondence with the pixel electrode 60. The common electrode 70 is formed.

이러한 구조를 갖는 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)의 경우, 실질적으로 박막트랜지스터(Tr)와 드레인 콘택홀(dch)이 분리 형성되고 있다.In the conventional fringe field switching mode liquid crystal display array substrate 1 having such a structure, the thin film transistor Tr and the drain contact hole dch are substantially formed separately.

따라서 상기 박막트랜지스터(Tr)와 드레인 콘택홀(dch)이 형성되는 부분은 각 화소영역(P) 내에서 실제 화상을 표시하는 영역이 되지 않으며, 비표시영역을 이루게 되므로 실제 화소영역(P)에 있어 개구율을 저하시키는 요인이 되고 있다.Therefore, the portion where the thin film transistor Tr and the drain contact hole dch are formed is not an area for displaying an actual image in each pixel area P, and forms a non-display area. It is a factor which reduces opening ratio.

한편, 전술한 구성을 갖는 어레이 기판은 컬러필터층이 구비된 대향기판과 합착되어 액정표시장치를 이룸으로서 TV 등의 대형 표시장치에 이용되기도 하고, 또는 상대적으로 그 크기가 작은 표시영역을 포함하는 개인용 휴대기기 예를들면 스마트폰, 테블릿 PC 등에 이용되고 있다.On the other hand, the array substrate having the above-described configuration may be used in a large display device such as a TV by combining with an opposing substrate provided with a color filter layer to form a liquid crystal display device, or include a relatively small display area. It is used in mobile devices such as smartphones and tablet PCs.

그리고 이러한 대형 및 소형 표시장치는 고해상도의 사양을 갖춤으로서 표시품질이 우수한 제품이 선호되고 있다.In addition, such large and small display devices have high resolution specifications, and thus, products having excellent display quality are preferred.

표시장치에 있어서 해상도라 함은 단위 면적당 표시되는 화소수(PPI:pixel per inch)로 정의되며, 고해상도 제품이라 함은 통상 300PPI(pixel per inch) 이상인 제품을 의미하고 있으며, 최근에는 500PPI 이상의 초고해상도를 갖는 표시장치 또한 요구되고 있다. In the display device, resolution is defined as the number of pixels displayed per unit area (PPI: pixel per inch), and a high resolution product generally refers to a product having 300 pixels per inch (PPI) or more. There is also a need for a display device having a.

한편, 표시장치에 있어서 고해상도를 구현하기 위해서는 단위면적당 구현되는 화소영역의 수를 늘려야 하므로 이를 실현시키기 위해서는 각 화소영역의 크기를 줄여야 하지만, 화소영역의 크기를 줄이는 것은 표시장치를 이루는 구성요소와 이들 구성요소의 배치 및 화소영역의 개구율 등이 고려되어야 하므로 어려움이 있는 실정이다.On the other hand, in order to realize a high resolution in a display device, the number of pixel areas to be implemented per unit area must be increased. However, in order to realize the high resolution, the size of each pixel area must be reduced. The arrangement of the components, the aperture ratio of the pixel region, and the like must be taken into consideration.

특히, 표시장치 중 액정표시장의 경우, 개구율은 고해상도를 구현하기 위한 매우 중요한 요소가 되고 있으며, 고해상도 제품 구현을 위해선 우선적으로 고개구율 특성이 확보되어야 한다.
In particular, in the case of the liquid crystal display of the display device, the aperture ratio is a very important factor for high resolution, and high aperture ratio characteristics must be secured in order to implement high resolution products.

본 발명은 이러한 종래의 액정표시장치용 어레이 기판의 문제점을 해결하기 위해 안출된 것으로, 고해상도 구현이 가능하며 나아가 화소영역의 개구율을 향상시키며 킬 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다.
The present invention has been made to solve the problems of the conventional array substrate for a liquid crystal display device, and the object of the present invention is to provide an array substrate for a liquid crystal display device capable of realizing high resolution and further improving and increasing the aperture ratio of the pixel region. It is done.

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은, 표시영역이 정의된 기판 상에 서로 교차하여 다수의 화소영역을 정의하며 형성된 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선과 연결되며 상기 게이트 배선과 중첩하며 형성된 박막트랜지스터와; 상기 표시영역 전면에 형성되며, 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 상부로 상기 드레인 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 각 화소영역에 형성된 화소전극을 포함한다. According to an aspect of the present invention, an array substrate for a liquid crystal display device includes: a gate line and a data line formed on a substrate on which a display area is defined to define a plurality of pixel regions; A thin film transistor connected to the gate line and the data line and overlapping the gate line; A protective layer formed over the display area and having a drain contact hole exposing the drain electrode of the thin film transistor; And a pixel electrode formed in each pixel area in contact with the drain electrode of the thin film transistor through the drain contact hole.

상기 게이트 배선은 분기된 없이 그 자체로 상기 박막트랜지스터의 게이트 전극을 이루며, 상기 데이터 배선은 분기됨 없이 그 자체로 상기 박막트랜지스터의 소스 전극을 이루는 것이 특징이다. The gate wirings may form the gate electrodes of the thin film transistors by themselves without being branched, and the data wirings may form the source electrodes of the thin film transistors by themselves without being branched.

이때, 상기 게이트 배선은 상기 각 화소영역에 대해 동일한 제 1 폭을 가지며 형성되거나, 또는 상기 게이트 배선은 상기 각 화소영역에 대해 상기 박막트랜지스터가 형성된 부분은 제 1 폭을 가지며 상기 박막트랜지스터 외측으로 노출된 부분은 상기 제 1 폭보다 작은 제 2 폭을 가지며 형성된 것이 특징이다.In this case, the gate wiring is formed to have the same first width for each pixel region, or the gate wiring is formed in the portion where the thin film transistor is formed for each pixel region has a first width and is exposed to the outside of the thin film transistor. The part is characterized in that it is formed having a second width less than the first width.

한편, 상기 게이트 배선은 상기 각 화소영역에 대해 상기 박막트랜지스터의 드레인 전극에 대응하는 부분은 상기 드레인 전극의 폭보다 작은 제 1 폭을 가지며, 상기 드레인 전극 외측에 위치하는 영역은 상기 제 1 폭보다 큰 제 2 폭을 갖도록 형성될 수도 있다. On the other hand, the gate wiring has a first width for each pixel region corresponding to the drain electrode of the thin film transistor has a first width smaller than the width of the drain electrode, the region located outside the drain electrode is greater than the first width It may be formed to have a large second width.

그리고 상기 게이트 배선은 상기 박막트랜지스터의 드레인 전극에 대응하는 부분이 제거됨으로서 제 1 개구가 구비된 것이 특징이다.The gate wiring may include a first opening because a portion corresponding to the drain electrode of the thin film transistor is removed.

또한, 상기 각 화소영역을 정의하는 데이터 배선 중 상기 박막트랜지스터와 연결된 일 데이터 배선 이외의 타 데이터 배선과 인접하며 상기 박막트랜지스터의 외측으로 상기 타 데이터 배선과 나란하게 버티컬 게이트 배선이 더 구비되며, 상기 버티컬 게이트 배선을 일대일 대응하여 상기 게이트 배선과 전기적으로 연결된 것이 특징이다.Further, a vertical gate line is further provided to be adjacent to other data lines other than one data line connected to the thin film transistor among the data lines defining each pixel area, and parallel to the other data lines outside the thin film transistor. The vertical gate wirings may be electrically connected to the gate wirings in a one-to-one correspondence.

한편, 상기 보호층 위로 그 표면이 평탄한 상태를 이루는 평탄화층이 더욱 구비되며 상기 평탄화층에는 상기 드레인 콘택홀이 연장 형성되며, 상기 화소전극은 상기 평탄화층 상에 형성되며, 상기 화소전극 상부에는 절연층이 구비되며, 상기 절연층 위로 상기 표시영역 전면에 공통전극이 구비되며, 상기 공통전극에는 상기 각 화소전극에 대응하여 바(bar) 형태를 갖는 다수의 제 2 개구가 구비된 것이 특징이다.The planarization layer may further include a planarization layer having a flat surface on the passivation layer. The drain contact hole may be formed in the planarization layer, and the pixel electrode may be formed on the planarization layer. A layer is provided, and a common electrode is formed over the insulating layer in front of the display area, and the common electrode has a plurality of second openings having a bar shape corresponding to each pixel electrode.

또한, 상기 보호층 위로 그 표면이 평탄한 상태를 이루는 평탄화층이 더욱 구비되며 상기 평탄화층 위로 공통전극이 형성되며, 상기 공통전극 위로 절연층이 구비되며, 상기 평탄화층 및 절연층에는 상기 드레인 콘택홀이 연장 형성되며, 상기 화소전극은 상기 절연층 상에 형성되며, 상기 화소전극에는 상기 각 화소영역에 있어 바(bar) 형태를 갖는 다수의 제 2 개구가 구비된 것이 특징이다.The planarization layer may further include a planarization layer having a flat surface on the passivation layer, a common electrode formed on the planarization layer, an insulation layer on the common electrode, and the drain contact hole on the planarization layer and the insulation layer. The pixel electrode is formed on the insulating layer, and the pixel electrode includes a plurality of second openings having a bar shape in each pixel area.

또한, 상기 화소전극은 각 화소영역 내에서 다수의 바(bar) 형태를 이루며, 상기 보호층 위로 상기 다수의 바 형태의 화소전극과 교대하며 다수의 바 형태를 갖는 공통전극이 형성되며, 상기 게이트 배선이 형성된 동일한 층에 상기 게이트 배선과 이격하며 나란하게 공통배선이 더 형성되며, 상기 공통전극과 상기 공통배선은 전기적으로 연결된 것이 특징이다.
The pixel electrode may have a plurality of bars in each pixel area, and a common electrode having a plurality of bar shapes is formed on the passivation layer, alternately with the plurality of bar shaped pixel electrodes. The common wiring is further formed in parallel with the gate wiring in the same layer on which the wiring is formed, and the common electrode and the common wiring are electrically connected to each other.

본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은 게이트 배선과 데이터 배선이 그 자체로 각각 게이트 전극과 소스 전극을 이룸으로서 이를 구성요소로 하는 박막트랜지스터가 각 화소영역 내에서 차지하는 면적이 최소화되어 화소영역의 개구율을 향상시키는 효과를 갖는다. In the array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention, the gate wiring and the data wiring form a gate electrode and a source electrode, respectively, so that the area occupied by each thin film transistor including the thin film transistor in each pixel area is minimized. This has the effect of improving the aperture ratio of the pixel region.

나아가 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은 개구율이 향상됨으로서 고해상도의 표시장치를 구현할 수 있는 장점이 있다. Furthermore, an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention has an advantage of realizing a high resolution display device by improving an aperture ratio.

또한, 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은 상기 박막트랜지스터가 일 측단에 구비된 데이터 배선과 최인접하여 형성되는 구성을 가짐으로서 고해상도의 액정표시장치를 구현하기 위해 화소영역의 폭이 작아지더라도 충분히 각 화소영역 내에 형성될 수 있는 장점을 갖는다. In addition, the array substrate for a liquid crystal display device according to an embodiment of the present invention has a configuration in which the thin film transistor is formed to be closest to a data line provided at one end thereof, so that the width of the pixel region for realizing a high resolution liquid crystal display device is increased. Even if it is small, it has an advantage that it can be sufficiently formed in each pixel region.

또한, 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은 박막트랜지스터와 이와 연결되지 않은 타측의 데이터 배선간의 이격영역을 극대화함으로서 네로우 베젤 구현을 위해 게이트 패드부가 생략된 구성을 이루기 위한 버티컬 게이트 배선까지 충분히 형성될 수 있는 구성을 가짐으로서 네로우 베젤의 액정표시장치 구현을 가능하도록 하는 장점을 갖는다.
In addition, the liquid crystal display array substrate according to the exemplary embodiment of the present invention maximizes the separation area between the thin film transistor and the data line of the other side not connected to the vertical substrate to form a configuration in which the gate pad part is omitted to implement the narrow bezel. By having a configuration that can be sufficiently formed to the gate wiring has the advantage of enabling the liquid crystal display of the narrow bezel.

도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 하나의 화소영역 내의 박막트랜지스터 형성된 부분에 대한 평면도.
도 2는 본 발명의 일 실시예에 따른 액정표시장치의 하나의 화소영역에 있어 박막트랜지스터가 형성된 부분에 대한 평면도.
도 3은 본 발명의 일 실시예예의 제 1 변형예에 따른 액정표시장치의 하나의 화소영역에 있어 박막트랜지스터가 형성된 부분에 대한 평면도.
도 4는 본 발명의 실시예의 제 2 변형예에 따른 어레이 기판의 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 평면도.
도 5는 본 발명의 실시예의 제 3 변형예에 따른 어레이 기판의 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 평면도.
도 6은 도 2를 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 단면도.1 is a plan view of a portion of a thin film transistor formed in one pixel area of a conventional array substrate for fringe field switching mode liquid crystal displays.
2 is a plan view of a portion where a thin film transistor is formed in one pixel area of a liquid crystal display according to an exemplary embodiment of the present invention.
3 is a plan view of a portion where a thin film transistor is formed in one pixel area of a liquid crystal display according to a first modification of the exemplary embodiment of the present invention;
4 is a plan view of a portion where a thin film transistor is formed in one pixel area of an array substrate according to a second modification of the embodiment of the present invention;
5 is a plan view of a portion where a thin film transistor is formed in one pixel region of an array substrate according to a third modification of the embodiment of the present invention;
FIG. 6 is a cross-sectional view of a portion cut along the cutting line VI-VI of FIG. 2. FIG.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 액정표시장치의 하나의 화소영역에 있어 박막트랜지스터가 형성된 부분에 대한 평면도이며, 도 3은 본 발명의 일 실시예예의 제 1 변형예에 따른 액정표시장치의 하나의 화소영역에 있어 박막트랜지스터가 형성된 부분에 대한 평면도이다. 2 is a plan view of a portion where a thin film transistor is formed in one pixel area of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 3 is a liquid crystal display according to a first modified example of the exemplary embodiment of the present invention. Is a plan view of a portion where a thin film transistor is formed in one pixel region of?

설명의 편의를 위해 각 화소영역(P)에 있어 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA)이라 정의하고, 나아가 박막트랜지스터(Tr)의 구성요소 중 데이터 배선(130)과 연결된 전극을 소스 전극(133)이라 정의하고, 이러한 소스 전극(133)과 이격하여 화소전극(160)과 전기적으로 연결된 전극을 드레인 전극(136)이라 정의한다.For convenience of description, a portion in which the thin film transistor Tr is formed in each pixel region P is defined as an element region TrA, and further, an electrode connected to the data line 130 among the components of the thin film transistor Tr. The electrode is defined as a source electrode 133, and an electrode electrically spaced from the source electrode 133 and electrically connected to the pixel electrode 160 is defined as a drain electrode 136.

도시한 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판(101)에는 제 1 방향으로 연장하며 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나 또는 둘 이상의 물질로 이루어진 다수의 게이트 배선(105)이 일정간격 이격하며 형성되어 있으며, 상기 저저항 특성을 갖는 금속물질로 이루어지며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하며 다수의 데이터 배선(130)이 일정간격 이격하며 형성되고 있다. As shown, the liquid crystal display array substrate 101 according to the embodiment of the present invention extends in the first direction and has a low resistance characteristic, for example, aluminum (Al), aluminum alloy (AlNd), A plurality of gate wirings 105 made of any one or two or more of copper (Cu), copper alloy, molybdenum (Mo), and molybdenum alloy (MoTi) are formed at regular intervals, and have a metal having low resistance characteristics. The plurality of data lines 130 are formed of a material and extend in a second direction crossing the first direction, and are spaced apart from each other by a predetermined interval.

이때, 다수의 상기 게이트 배선(105)과 데이터 배선(130)이 교차함으로서 포획되는 영역이 화소영역(P)이라 정의되고 있다. In this case, the area captured by the plurality of gate lines 105 and the data lines 130 intersect is defined as the pixel area P. FIG.

다음, 상기 다수의 각 화소영역(P) 내의 소자영역(TrA)에는 상기 게이트 배선(105) 및 데이터 배선(130)과 연결되며, 게이트 전극(108)과, 게이트 절연막(미도시)과, 순수 비정질 실리콘의 액티브층(미도시)과 불순물 비정질 실리콘의 오믹콘택층(미도시)으로 이루어진 반도체층(미도시)과, 서로 이격하는 소스 및 드레인 전극(133, 136)으로 구성된 박막트랜지스터(Tr)가 형성되고 있다.Next, the device region TrA in each of the plurality of pixel regions P is connected to the gate wiring 105 and the data wiring 130, and includes a gate electrode 108, a gate insulating film (not shown), and pure water. A thin film transistor Tr including a semiconductor layer (not shown) including an active layer (not shown) of amorphous silicon and an ohmic contact layer (not shown) of impurity amorphous silicon, and source and drain electrodes 133 and 136 spaced apart from each other. Is being formed.

이때, 상기 반도체층(미도시)은 비정질 실리콘 재질로 이루어진 액티브층(미도시)과 오믹콘택층(미도시)으로 이루어진 것을 일례로 나타내었지만, 상기 반도체층(미도시)은 산화물 반도체 재질로서 이루어져 단일층 구조를 이룰 수도 있다. In this case, the semiconductor layer (not shown) is shown as an active layer (not shown) made of amorphous silicon material and ohmic contact layer (not shown) as an example, the semiconductor layer (not shown) is made of an oxide semiconductor material It may be a single layer structure.

다음, 상기 박막트랜지스터(Tr)를 덮으며 평탄화층(미도시)이 구비되고 있으며, 상기 평탄화층(미도시)에는 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다. Next, a planarization layer (not shown) is provided to cover the thin film transistor (Tr), and the drain contact hole (dch) exposing the drain electrode 136 of the thin film transistor (Tr) is provided in the planarization layer (not shown). ) Is provided.

그리고 상기 평탄화층 위로 각 화소영역(P)에는 상기 드레인 콘택홀(dch)을 통해 상기 드레인 전극(136)과 접촉하며 화소전극(160)이 형성되고 있다.In addition, the pixel electrode 160 is formed in each pixel area P in contact with the drain electrode 136 through the drain contact hole dch on the planarization layer.

상기 화소전극(160) 상부 또는 하부로 절연층(미도시)을 개재하여 공통전극(170)이 더욱 구비될 수 있다.The common electrode 170 may be further provided on the pixel electrode 160 through an insulating layer (not shown).

이때, 추가 구비되는 상기 절연층(미도시)을 사이에 두고 서로 중첩하는 화소전극(160) 및 공통전극(미도시) 중 상기 절연층(미도시)의 상부에 위치하는 전극에는 다수의 바(bar) 형태의 개구(op2)가 구비된 구성을 이룬다.In this case, a plurality of bars may be provided on an electrode disposed above the insulating layer (not shown) of the pixel electrode 160 and the common electrode (not shown) which overlap each other with the insulating layer (not shown) disposed therebetween. bar) has an opening op2.

이러한 구성을 갖는 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판(101)은 실질적으로 프린지 필드 스위칭 모드로 구동되는 액정표시장치용 어레이 기판(101)을 일례로 나타낸 것이며, 상기 평탄화층의 유무와 화소전극(160) 형태와 공통전극(170)의 형성 위치는 액정표시장치의 구동 모드에 따라 다양하게 변형될 수 있다. The array substrate 101 for a liquid crystal display device according to an embodiment of the present invention having such a configuration is an example of the array substrate 101 for a liquid crystal display device driven in a fringe field switching mode as an example. The presence or absence of the pixel electrode 160 and the formation position of the common electrode 170 may be variously modified according to the driving mode of the liquid crystal display.

즉, 전술한 구성을 갖는 어레이 기판(101)에 있어서, 상기 평탄화층(미도시)을 대신하여 보호층(미도시)이 형성되고, 상기 보호층(미도시) 상에 상기 화소전극(160)까지만 형성되는 경우 TN(twist nematic)모드로 구동하는 액정표시장치용 어레이 기판이 되며, 상기 어레이 기판(101)이 횡전계형 액정표시장치용 어레이 기판을 이룰 경우, 상기 평탄화층을 대신하여 보호층이 구비되며 상기 보호층 상에 구비되는 화소전극은 다수의 바(bar) 형태를 이루며, 상기 보호층 위로 상기 바(bar) 형태의 화소전극과 교대하며 바 형태의 공통전극이 더욱 구비될 수 있다. 이때, 상기 이러한 공통전극은 상기 게이트 배선(105)과 나란하게 이와 이격하여 더욱 구비되는 공통배선(미도시)과 전기적으로 연결된 구성을 이룬다.That is, in the array substrate 101 having the above-described configuration, a protective layer (not shown) is formed in place of the planarization layer (not shown), and the pixel electrode 160 is disposed on the protective layer (not shown). If formed only up to a liquid crystal display array substrate for driving in a twist nematic (TN) mode, when the array substrate 101 forms an array substrate for a transverse electric field type liquid crystal display device, a protective layer in place of the planarization layer The pixel electrode provided on the passivation layer may have a plurality of bars, alternate with the bar form pixel electrodes on the passivation layer, and further include a bar common electrode. In this case, the common electrode may be electrically connected to a common wiring (not shown) which is further spaced apart from and parallel to the gate wiring 105.

한편, 전술한 구성을 갖는 본 발명의 실시에에 따른 어레이 기판(101)에 있어서 가장 특징적인 것은 상기 박막트랜지스터(Tr) 및 상기 드레인 콘택홀(dch)의 평면 구성에 있다.On the other hand, the most characteristic of the array substrate 101 according to the embodiment of the present invention having the above-described configuration is the planar configuration of the thin film transistor (Tr) and the drain contact hole (dch).

액정표시장치용 어레이 기판이 고해상도를 구현하기 위해서는 단위 면적당 화소영역의 개수가 일반적인 해상도 대비 증가하며, 통상 300 내지 500PPI(pixel per inch)를 고해상도, 500PPI를 초과하는 것을 초고해상도라 정의하고 있다.In order to realize a high resolution of an array substrate for a liquid crystal display device, the number of pixel areas per unit area increases with respect to a general resolution, and a resolution of 300 to 500 PPI (pixel per inch) is generally defined as super high resolution.

이러한 고해상도 및 초고해상도의 액정표시장치의 경우, 하나의 화소영역(P)의 폭(게이트 배선(105)의 연장방향으로 화소영역(P)의 길이)이 30 내지 50㎛ 정도가 됨으로서 각 화소영역(P) 내에서 비표시영역을 이루는 박막트랜지스터(Tr)와 드레인 콘택홀(dch)의 면적은 고해상도 및 고개구율 구현을 위한 매우 중요한 인자가 된다.In the case of such a high-resolution and ultra-high resolution liquid crystal display device, the width of one pixel region P (the length of the pixel region P in the extending direction of the gate wiring 105) is about 30 to 50 μm, thereby providing each pixel region. The area of the thin film transistor Tr and the drain contact hole dch constituting the non-display area within (P) is a very important factor for high resolution and high aperture ratio.

본 발명의 실시예에 따른 어레이 기판(101)에 있어서는 각 화소영역(P) 내에서 박막트랜지스터(Tr)의 면적과 드레인 콘택홀(dch)이 차지하는 면적을 최소화할 수 있는 평면 구조를 제안함으로서 고개율 구조를 갖는 고해상도의 액정표시장치를 구현하도록 한는 것이 특징이라 할 것이다. In the array substrate 101 according to the embodiment of the present invention, a planar structure that minimizes the area of the thin film transistor Tr and the area of the drain contact hole dch in each pixel area P is proposed. It will be a feature to implement a high resolution liquid crystal display having a rate structure.

각 화소영역(P) 내에서 박막트랜지스터(Tr)와 드레인 콘택홀(dch)이 차지하는 면적을 최소화하기 위해 상기 박막트랜지스터(Tr)는 게이트 배선(105)과 데이터 배선(130) 각각을 그 자체로서 게이트 전극(108)과 소스 전극으로 이용하고 있는 것이 특징이다. In order to minimize the area occupied by the thin film transistor Tr and the drain contact hole dch in each pixel region P, the thin film transistor Tr uses each of the gate line 105 and the data line 130 as its own. It is characterized by being used as the gate electrode 108 and the source electrode.

즉, 본 발명의 실시예에 따른 어레이 기판(101)은 각 화소영역(P)에 구비되는 박막트랜지스터(Tr) 및 드레인 콘택홀(dch)이 게이트 배선(105)과 중첩된 평면 구성을 이루는 것이 특징이다.That is, in the array substrate 101 according to the exemplary embodiment of the present invention, the thin film transistor Tr and the drain contact hole dch provided in each pixel region P form a planar structure overlapping the gate wiring 105. It is characteristic.

따라서 본 발명의 일 실시예에 따른 어레이 기판(101)은 박막트랜지스터(Tr)의 이러한 평면 구조적 특징에 의해 상기 박막트랜지스터(Tr) 및 드레인 콘택홀(dch)이 각 화소영역(P) 내부로 연장되는 부분이 전혀 없으므로 화소영역(P) 내에서 비표시영역의 면적을 줄이게 됨으로서 개구율을 향상시킬 수 있는 것이다.Therefore, in the array substrate 101 according to the exemplary embodiment of the present invention, the thin film transistor Tr and the drain contact hole dch extend into each pixel region P by the planar structural feature of the thin film transistor Tr. Since there is no portion, the aperture ratio can be improved by reducing the area of the non-display area in the pixel area P.

종래의 어레이 기판(도 1의 1)의 경우, 박막트랜지스터(Tr)의 소스 전극(도 1의 53)은 데이터 배선(도 1의 51)에서 분기하여 화소영역(도 1의 P)의 내부로 연장 형성되며, 게이트 전극(도 1의 45) 또한 게이트 배선(도 1의 43)에서 화소영역(도 1의 P) 내부로 연장 형성되었다. In the case of the conventional array substrate (1 in FIG. 1), the source electrode (53 in FIG. 1) of the thin film transistor Tr branches from the data line (51 in FIG. 1) to the inside of the pixel region (P in FIG. 1). The gate electrode 45 (in FIG. 1) was also formed to extend into the pixel region (P in FIG. 1) from the gate line 43 (in FIG. 1).

따라서 이러한 종래의 어레이 기판(도 1의 1)의 경우, 박막트랜지스터(도 1의 Tr)의 구조적 특성 상 각 화소영역(도 1의 P) 내에서 박막트랜지스터(도 1의 Tr)가 차지하는 면적이 증가되었으며, 나아가 드레인 전극(도 1의 56) 또한 실제 박막트랜지스터(도 1의 Tr)를 이루는 부분에서 별도로 화소영역(도 1의 P) 내부 중앙부 또는 일 측부를 향해 연장 형성되고, 이렇게 화소영역(도 1의 P) 내부로 연장 형성된 부분에 대응하여 드레인 콘택홀(도 1의 dch)이 구비됨으로서 더욱더 각 화소영역(도 1의 P) 내에서 이들 박막트랜지스터(도 1의 Tr)와 드레인 콘택홀(도 1의 dch)이 차지하는 면적이 상대적으로 큰 비율이 되었다.Therefore, in the case of the conventional array substrate (1 of FIG. 1), the area occupied by the thin film transistor (Tr of FIG. 1) in each pixel region (P of FIG. 1) is large due to the structural characteristics of the thin film transistor (Tr of FIG. 1). In addition, the drain electrode 56 of FIG. 1 also extends toward the central portion or one side of the pixel region (P of FIG. 1) separately from the portion forming the actual thin film transistor (Tr of FIG. 1). As the drain contact hole (dch in FIG. 1) is provided corresponding to the portion extending into P of FIG. 1, the thin film transistor (Tr in FIG. 1) and the drain contact hole are further formed in each pixel region (P in FIG. 1). The area occupied by (dch in FIG. 1) became a relatively large ratio.

하지만, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 데이터 배선(130)과 게이트 배선(105)을 그 자체로 각각 소스 전극(133)과 게이트 전극(108)으로 이용함으로서 이들 배선(105, 130)에서 별도로 연장되는 부분이 없으므로 박막트랜지스터(Tr)의 면적을 최소화함으로서 화소영역(P)의 개구율을 향상시킬 수 있는 것이며, 나아가 드레인 콘택홀(dch) 또한 게이트 배선(105)과 중첩하여 형성된 드레인 전극(136)에 대응하여 형성됨으로서 이 또한 화소영역(P) 내부로 연장되는 부분이 없거나 그 면적이 최소화됨으로서 더욱더 각 화소영역(P)의 개구율을 향상시킬 수 있는 것이다.However, in the case of the array substrate 101 according to the embodiment of the present invention, the data wiring 130 and the gate wiring 105 are themselves used as the source electrode 133 and the gate electrode 108, respectively. Since there is no portion extending from the 105 and 130, the aperture ratio of the pixel region P can be improved by minimizing the area of the thin film transistor Tr. Furthermore, the drain contact hole dch also overlaps the gate wiring 105. In this case, since the portion is formed corresponding to the drain electrode 136 formed therein, there is no portion extending into the pixel region P or the area thereof is minimized, so that the aperture ratio of each pixel region P can be further improved.

나아가 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 상기 각 화소영역(P) 내에서 데이터 배선(130) 자체를 소스 전극(133)으로 이용함으로서 박막트랜지스터(Tr)는 이와 연결된 데이터 배선(130)을 기준으로 이에 대해 최대한 인접하여 형성되므로 300PPI 이상의 고해상도 구현을 위해 화소영역(P)이 폭이 일반적인 해상도(300PPI 미만)를 갖는 어레이 기판(101)의 화소영역(P)의 폭 대비 줄어든다 하더라도 충분히 각 화소영역(P)의 폭 내부에 형성될 수 있다.Furthermore, in the array substrate 101 according to the exemplary embodiment of the present invention, the thin film transistor Tr is connected to the data line by using the data line 130 itself as the source electrode 133 in each pixel area P. FIG. Since it is formed as close to this as possible based on (130), the pixel area (P) is reduced compared to the width of the pixel area (P) of the array substrate 101 having a general resolution (less than 300PPI) width to achieve a high resolution of 300PPI or more Even if it can be formed sufficiently within the width of each pixel region (P).

또한, 박막트랜지스터(Tr)가 일 데이터 배선(130a)과 인접하여 형성됨으로서 타 데이터 배선(130b)과 인접하는 화소영역(P)에 대해서는 상기 박막트랜지스터(Tr)와 타 데이터 배선(130b) 간의 이격영역이 구비될 수 있다.Further, since the thin film transistor Tr is formed adjacent to the one data line 130a, the thin film transistor Tr is spaced apart from the thin film transistor Tr and the other data line 130b with respect to the pixel region P adjacent to the other data line 130b. Areas may be provided.

이때, 본 발명의 실시예에 따른 어레이 기판(101)의 특성 상 이러한 박막트랜지스터(Tr)와 타 데이터 배선(130b)간의 이격영역 또한 화소영역(P) 내에서 최대화 될 수 있다. At this time, the separation region between the thin film transistor Tr and the other data line 130b may also be maximized in the pixel region P due to the characteristics of the array substrate 101 according to the exemplary embodiment of the present invention.

그리고 도 3에 도시한 바와같이, 이러한 각 화소영역(P)에 구비된 박막트랜지스터(Tr)와 타 데이터 배선(130b)간의 이격영역을 이용하여 추가적인 구성요소 일례로 버티컬 게이트 배선(vgl) 등이 더욱 추가 구성될 수 있는 구성을 이루게 된다. As shown in FIG. 3, an additional component is used as a vertical gate line vgl by using a spaced area between the thin film transistor Tr and the other data line 130b provided in each pixel region P. As shown in FIG. The configuration can be further configured.

버티컬 게이트 배선(vgl)은 데이터 배선(130)과 나란하게 형성됨으로서 상기 데이터 배선(130)의 일 끝단이 위치하는 데이터 패드부(미도시)에 대해 게이트 배선(105)과 전기적으로 연결되는 게이트 패드(미도시)를 형성할 수 있도록 해 주는 구성요소로서 각 게이트 배선(105)과 일대일 대응하여 게이트 콘택홀(미도시) 등을 통해 전기적으로 연결된 구성을 이룬다.The vertical gate line vgl is formed in parallel with the data line 130 so that the gate pad is electrically connected to the gate line 105 with respect to the data pad unit (not shown) at which one end of the data line 130 is located. As a component for forming a (not shown), the gate wiring 105 may be electrically connected to each other through a gate contact hole (not shown).

이러한 버티컬 게이트 배선(vgl)이 구비된 어레이 기판(101)의 경우, 게이트 패드(미도시)와 데이터 패드(미도시)를 모두 동일한 표시영역의 일측에 형성할 수 있으므로 표시영역 외측으로 구비되는 비표시영역 중 게이트 배선(105)과 연결되어 이의 일 끝단이 위치하는 게이트 패드부(미도시)를 생략할 수 있으므로 네로우 베젤을 구현 할 수 있는 장점을 갖는다. In the case of the array substrate 101 including the vertical gate wiring vgl, since the gate pad (not shown) and the data pad (not shown) can be formed on one side of the same display area, the non-outer area provided outside the display area Since the gate pad part (not shown) connected to the gate line 105 in one of the display areas and positioned at one end thereof may be omitted, a narrow bezel may be implemented.

이러한 버티컬 게이트 배선(vgl)은 데이터 배선(130)과 나란하게 형성되어야 함으로서 데이터 배선(130)과 박막트랜지스터(Tr) 간의 이격영역이 필요로 되며, 특히 화소영역(P)의 폭이 상대적으로 작아지는 고해상도 또는 초고해상도를 구현하는 경우, 종래의 액정표시장치용 어레이 기판(도 1의 1)에서는 각 화소영역(도 1의 P) 내에서 박막트랜지스터(도 1의 Tr)의 면적이 크게 되어 박막트랜지스터(도 1의 Tr)와 데이터 배선(도 1의 51)간의 이격영역의 폭이 충분치 않아 구성할 수 없었다.Since the vertical gate line vgl is to be formed in parallel with the data line 130, a space area between the data line 130 and the thin film transistor Tr is required, and the width of the pixel area P is relatively small. In the case of realizing high resolution or ultra high resolution, the area of the thin film transistor (Tr in FIG. 1) becomes larger in each pixel region (P in FIG. 1) in a conventional array substrate for a liquid crystal display (FIG. 1). The separation region between the transistor (Tr in FIG. 1) and the data wiring (51 in FIG. 1) was not sufficient and could not be constructed.

하지만, 본 발명의 일 실시예의 제 1 변형예에 따른 어레이 기판(101)의 경우, 앞서 설명한 바와같이 박막트랜지스터(Tr) 자체의 면적이 상대적으로 작아지며, 나아가 상기 박막트랜지스터(Tr)와 연결되는 일 데이터 배선(130a)과 최대한 인접하여 형성되는 구성을 이룸으로서 각 화소영역(P) 내에 박막트랜지스터(Tr)와 타 데이터 배선(130b)간의 이격영역이 상기 버티컬 게이트 배선(vgl)을 형성할 수 있을 정도로 확보될 수 있으므로 상기 버티컬 게이트 배선(vgl)을 구비하여 네로우 베젤을 구현할 수 있다.However, in the case of the array substrate 101 according to the first modification of the embodiment of the present invention, as described above, the area of the thin film transistor Tr itself is relatively small, and furthermore, the thin film transistor Tr is connected to the thin film transistor Tr. Since the structure is formed as close as possible to one data line 130a, a spaced area between the thin film transistor Tr and the other data line 130b may form the vertical gate line vgl in each pixel area P. FIG. Since it can be secured to such an extent, the narrow bezel may be implemented by providing the vertical gate wiring vgl.

이때, 이러한 버티컬 게이트 배선(vgl)은 상기 게이트 배선(105)을 노출시키는 게이트 콘택홀(gch)을 통해 상기 게이트 배선(105)과 일대일 대응하며 접촉하는 구성을 이룸으로서 전기적으로 연결되도록 하고 있다.At this time, the vertical gate line vgl is electrically connected to the gate line 105 in a one-to-one correspondence with the gate contact hole gch exposing the gate line 105.

한편, 전술한 구성을 갖는 본 발명의 일 실시예 및 이의 제 1 변형예에 따른 어레이 기판(101)에 있어서 상기 박막트랜지스터(Tr)와 중첩하는 게이트 배선(105)의 형태는 다양하게 변형될 수 있다.On the other hand, in the array substrate 101 according to an embodiment of the present invention having the above-described configuration and the first modification thereof, the shape of the gate wiring 105 overlapping the thin film transistor Tr may be variously modified. have.

도 2 및 도 3에 있어서는 상기 게이트 배선(105)의 경우, 각 화소영역(P)에 대응하여 상기 박막트랜지스터(Tr)가 형성되는 부분은 제 1 폭을 갖고 그 이외의 영역은 상기 제 1 폭보다 작은 폭을 가지며, 상기 제 1 폭은 상기 박막트랜지스터(Tr)의 드레인 전극(136)의 폭보다 큰 폭을 갖도록 형성됨을 일례로 보이고 있지만, 도 4(본 발명의 실시예의 제 2 변형예에 따른 어레이 기판의 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 평면도)에 도시한 바와같이 상기 게이트 배선(105)은 화상을 표시하는 표시영역 전면에 있어 동일한 폭을 갖도록 형성될 수도 있다.2 and 3, in the gate wiring 105, a portion where the thin film transistor Tr is formed corresponding to each pixel region P has a first width, and other regions have the first width. Although having a smaller width, the first width is formed to have a width larger than the width of the drain electrode 136 of the thin film transistor (Tr), but as shown in FIG. 4 (the second modification of the embodiment of the present invention) As shown in the plan view of a portion where a thin film transistor is formed in one pixel region of the array substrate, the gate wiring 105 may be formed to have the same width in front of the display region for displaying an image.

한편, 본 발명의 실시예 및 이의 제 1 변형예에 따른 어레이 기판(101)에 있어서는 상기 게이트 배선(105) 중 상기 드레인 전극(136)이 형성된 부분에 대응하여 제 1 개구(op1)를 갖도록 형성된 것이 특징이다.On the other hand, in the array substrate 101 according to the embodiment of the present invention and the first modification thereof, the array substrate 101 is formed to have a first opening op1 corresponding to a portion where the drain electrode 136 is formed in the gate wiring 105. Is characteristic.

이렇게 게이트 배선(105)에 대해 상기 드레인 전극(136)과 중첩되는 부분에 대해 제 1 개구(op1)를 형성한 것은 상기 게이트 배선(105)과 드레인 전극(136)이 중첩함에 기인하는 기생용량(Cgd)을 최소화하기 위함이다.The first opening op1 is formed in a portion overlapping the drain electrode 136 with respect to the gate wiring 105. The parasitic capacitance due to the overlap of the gate wiring 105 and the drain electrode 136 ( C gd ) to minimize.

하지만, 상기 게이트 배선(105)에 상기 각 드레인 전극(136)에 대응하여 형성되는 제 1 개구(op1)는 반드시 형성될 필요는 없으며 생략될 수도 있다.However, the first opening op1 formed in the gate line 105 corresponding to each of the drain electrodes 136 is not necessarily formed and may be omitted.

한편, 도 5(본 발명의 실시예의 제 3 변형예에 따른 어레이 기판의 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 평면도)에 도시된 본 발명의 실시예의 제 3 변형예에 따른 어레이 기판(101)에서와 같이, 상기 게이트 배선(105)은 실제 게이트 전극(108)을 이루는 부분은 제 1 폭을 가지며, 상기 드레인 전극(136)과 중첩하는 부분에 대해서는 상기 제 1 폭보다 작으며 나아가 상기 드레인 전극(136)의 폭보다도 작은 폭을 갖도록 형성될 수도 있다.On the other hand, the array substrate according to the third modification of the embodiment of the present invention shown in FIG. 5 (a plan view of a portion where a thin film transistor is formed in one pixel region of the array substrate according to the third modification of the embodiment of the present invention) As in 101, the portion of the gate wiring 105 that actually forms the gate electrode 108 has a first width, and the portion overlapping with the drain electrode 136 is smaller than the first width, and further, the It may be formed to have a width smaller than the width of the drain electrode 136.

이러한 본 발명의 일 실시예의 제 3 변형예에 따른 어레이 기판(101)의 경우도 드레인 전극(136)과 게이트 배선(105)간의 중첩하는 영역을 줄여 이들 두 구성요소(105, 136)에 의해 발생되는 기생용량(Cgd)을 줄이기 위함이다.In the case of the array substrate 101 according to the third modification of the exemplary embodiment of the present invention, the overlapping area between the drain electrode 136 and the gate wiring 105 is reduced to be generated by these two components 105 and 136. This is to reduce the parasitic capacity (C gd ).

이후에는 전술한 평면 구성을 갖는 본 발명의 일 실시예에 따른 어레이 기판(101)의 단면 구성에 대해 설명한다. Hereinafter, the cross-sectional structure of the array substrate 101 according to the exemplary embodiment of the present invention having the above-described planar configuration will be described.

본 발명의 실시예에 따른 다양한 변형예에 따른 어레이 기판(101) 중 버티컬 게이트 배선(도 3의 vgl)이 구비된 제 1 변형예에 따른 어레이 기판(도 3의 101)을 제외하고는 게이트 배선(105)에 개구의 형성 여부 또는 게이트 배선(105)의 폭의 크기만이 차이가 있으므로 본 발명의 일 실시예에 따른 어레이 기판(101)의 단면 구성을 위주로 설명한다. Except for the array wiring (101 in FIG. 3) according to the first modified example in which the vertical gate wiring (vgl in FIG. 3) is provided among the array substrates 101 according to various modifications according to the exemplary embodiment of the present invention, the gate wiring is performed. Since only an opening is formed in the 105 or only a width of the gate wiring 105 is different, a cross-sectional configuration of the array substrate 101 according to an exemplary embodiment will be described.

도 6은 도 2를 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의하였다.FIG. 6 is a cross-sectional view of a portion cut along the cutting line VI-VI of FIG. 2. In this case, for convenience of description, an area in which the thin film transistor Tr is formed in each pixel area P is defined as an element area TrA.

도시한 바와 같이, 본 발명의 일 실시예에 따른 어레이 기판(101)은, 베이스가 되는 투명한 절연기판(101) 상에 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴 합금(MoTi) 중 선택되는 하나 또는 둘 이상의 물질로써 제 1 방향으로 연장하는 게이트 배선(105)이 형성되어 있으며, 상기 소자영역(TrA)에 있어서는 상기 게이트 배선(105)이 그 자체로 게이트 전극(108)을 이루고 있다.As shown, the array substrate 101 according to an embodiment of the present invention is a metal material having low resistance characteristics, such as aluminum (Al), aluminum alloy (AlNd) on the transparent insulating substrate 101 as a base ), One or more materials selected from copper (Cu), copper alloy, molybdenum (Mo), and molybdenum alloy (MoTi), and the gate wiring 105 extending in the first direction is formed, and the device region TrA ), The gate wiring 105 forms the gate electrode 108 by itself.

그리고 상기 게이트 배선(105)에는 이와 중첩되는 드레인 전극(136)에 대응하여 제 1 개구(op1)가 구비되고 있는 것이 특징이다.The gate wiring 105 is provided with a first opening op1 corresponding to the drain electrode 136 overlapping the gate wiring 105.

본 발명의 일 실시예에 따른 어레이 기판(101)의 경우 상기 게이트 배선(105)에 상기 제 1 개구(op1)가 구비되고 있지만, 이러한 제 1 개구(op1)는 생략될 수 있다. In the array substrate 101 according to an exemplary embodiment, the first opening op1 is provided in the gate line 105, but the first opening op1 may be omitted.

그리고 상기 게이트 배선(105)은 표시영역 전면에 동일한 폭을 가지고 형성될 수도 있으며, 또는 각 화소영역(P)에 있어 부분적으로 서로 다른 폭(도 4 참조)을 갖도록 형성될 수도 있다.The gate line 105 may be formed to have the same width over the entire display area, or may be formed to have a different width (see FIG. 4) partially in each pixel area P. Referring to FIG.

일례로 상기 게이트 배선(105)은 박막트랜지스터(Tr)가 형성되는 소자영역(TrA)에 대응해서는 제 1 폭을 갖고 그 이외의 영역에 대해서는 상기 제 1 폭보다 작은 제 2 폭을 갖도록 형성(도 2 및 도 3 참조)될 수도 있으며, 또는 상기 제 1 폭과 제 2 폭을 갖는 동시에 상기 소자영역(TrA) 중 드레인 전극(136)과 중첩되는 부분에 대해서는 상기 드레인 전극(136)의 폭보다 작은 제 3 폭을 갖도록 형성(도 5 참조)될 수도 있다. For example, the gate line 105 is formed to have a first width corresponding to the device region TrA in which the thin film transistor Tr is formed, and to have a second width smaller than the first width in other regions (FIG. 2 and FIG. 3), or a portion having the first width and the second width and overlapping the drain electrode 136 in the device region TrA is smaller than the width of the drain electrode 136. It may be formed to have a third width (see FIG. 5).

다음, 상기 게이트 배선(105)과 게이트 전극(108) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로서 게이트 절연막(115)이 형성되어 있다. Next, a gate insulating layer 115 is formed over the gate wiring 105 and the gate electrode 108 as an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), on the entire surface of the substrate 101. .

또한, 상기 게이트 절연막(115) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴 합금(MoTi) 중 선택되는 하나 또는 둘 이상의 물질로써 이루어지며, 상기 게이트 배선(105)과 교차하여 화소영역(P)을 정의하는 데이터 배선(130)이 제 2 방향으로 연장하며 형성되고 있다. In addition, a metal material having low resistance on the gate insulating layer 115 may be selected from among aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), and molybdenum alloy (MoTi). The data line 130 is formed of one or two or more materials and crosses the gate line 105 to define the pixel area P. The data line 130 extends in a second direction.

또한, 상기 소자영역(TrA)에는 상기 게이트 절연막(115) 위로 상기 게이트 전극(108)에 대응하여 순수 비정질 실리콘의 액티브층(120a)과 불순물 비정질 실리콘의 오믹콘택층(120b)으로 이루어진 반도체층(120)이 형성되어 있으며, 상기 반도체층(120) 상부로 서로 이격하며 소스 및 드레인 전극(133, 136)이 형성되어 있다. 이때, 상기 서로 이격하는 소스 및 드레인 전극(133, 136) 사이로는 상기 액티브층(120a)이 노출되고 있다. In the device region TrA, a semiconductor layer including an active layer 120a of pure amorphous silicon and an ohmic contact layer 120b of impurity amorphous silicon is formed on the gate insulating layer 115 to correspond to the gate electrode 108. 120 is formed, and the source and drain electrodes 133 and 136 are spaced apart from each other above the semiconductor layer 120. In this case, the active layer 120a is exposed between the source and drain electrodes 133 and 136 spaced apart from each other.

이때, 상기 소스 및 드레인 전극(133, 136)은 상기 데이터 배선(130)과 동일한 물질로 이루지며, 나아가 상기 소스 전극(133)은 상기 데이터 배선(130)의 일부가 그 자체로서 상기 소스 전극(133)을 이루는 것이 특징이며, 나아가 상기 드레인 전극(136)은 상기 게이트 배선(105)과 중첩하며 형성되는 것이 또 다른 특징이다. In this case, the source and drain electrodes 133 and 136 are made of the same material as the data line 130, and the source electrode 133 may be a part of the data line 130 by itself. 133 is formed, and the drain electrode 136 is formed to overlap the gate line 105.

상기 게이트 배선(105)에 제 1 개구(op1)가 구비된 경우, 상기 드레인 전극(136)은 상기 게이트 배선(105)에 구비된 상기 제 1 개구(op1)와 중첩되도록 형성되는 것이 특징이다.When the first opening op1 is provided in the gate wiring 105, the drain electrode 136 is formed to overlap the first opening op1 provided in the gate wiring 105.

한편, 상기 소자영역(TrA)에 순차 적층된 상기 게이트 전극(108)과 게이트 절연막(115)과 반도체층(120)과 소스 및 드레인 전극(133, 136)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.Meanwhile, the gate electrode 108, the gate insulating layer 115, the semiconductor layer 120, and the source and drain electrodes 133 and 136 sequentially stacked on the device region TrA form a thin film transistor Tr as a switching element. Achieve.

이때, 상기 데이터 배선(130) 하부에는 상기 액티브층(120a)과 오믹콘택층(120b)을 이루는 동일한 물질로 제 1 및 제 2 반도체 패턴(121a, 121b)으로 이루어진 더미패턴(121)이 형성됨을 보이고 있지만, 이는 상기 반도체층(120)과 데이터 배선(130)을 동일한 마스크 공정에 의해 제조하는 제조 방법에 기인한 것으로 반도체층(120)과 데이터 배선(130)을 서로 다른 마스크 공정을 통해 형성한다면 상기 더미패턴(121)은 생략된다.In this case, the dummy pattern 121 formed of the first and second semiconductor patterns 121a and 121b is formed of the same material forming the active layer 120a and the ohmic contact layer 120b below the data line 130. Although this is due to the manufacturing method of manufacturing the semiconductor layer 120 and the data line 130 by the same mask process, if the semiconductor layer 120 and the data line 130 are formed through different mask processes The dummy pattern 121 is omitted.

한편, 상기 반도체층(120)은 비정질 실리콘으로 이루어짐으로서 이중층 구조를 이루고 있지만, 상기 반도체층(120)은 산화물 반도체 물질로 이루어지는 경우 단일층 구조를 이룰 수도 있다. Meanwhile, although the semiconductor layer 120 is formed of amorphous silicon to form a double layer structure, when the semiconductor layer 120 is formed of an oxide semiconductor material, the semiconductor layer 120 may have a single layer structure.

이러한 구성을 갖는 박막트랜지스터(Tr)는 게이트 배선(105)과 데이터 배선(130)이 그 자체로 게이트 전극(108)과 소스 전극(133)을 이룸으로서 각 화소영역(P) 내에서 차지하는 면적이 최소화되어 화소영역(P)의 개구율을 향상시키는 효과를 가지며, 나아가 상기 박막트랜지스터(Tr)는 일 측단에 구비된 데이터 배선(130a)과 최 인접하여 구비됨으로서 고해상도의 액정표시장치를 구현하기 위해 화소영역(P)의 폭이 작아지더라도 충분히 각 화소영역(P) 내에 형성될 수 있으며, 나아가 박막트랜지스터(Tr)와 이와 연결되지 않은 타측의 데이터 배선(130)간의 이격영역을 극대화할 수 있다.The thin film transistor Tr having such a structure has an area occupied in each pixel region P by the gate wiring 105 and the data wiring 130 forming the gate electrode 108 and the source electrode 133 by themselves. The thin film transistor Tr is minimized to improve the aperture ratio of the pixel region P. Furthermore, the thin film transistor Tr is disposed closest to the data line 130a provided at one side thereof, thereby implementing a high resolution liquid crystal display device. Even if the width of the region P is small, it may be sufficiently formed in each pixel region P, and further, the separation region between the thin film transistor Tr and the data line 130 of the other side not connected thereto may be maximized.

이렇게 상기 박막트랜지스터(Tr)와 이와 연결되지 않은 타측의 데이터 배선(130b)간의 이격영역이 극대화되는 경우, 이 이격영역에 버티컬 게이트 배선(도 3의 vgl)을 구비함으로서 본 발명의 실시예의 제 1 변형예에 따른 어레이 기판(도 3의 101)을 이루도록 할 수 있다. In this case, when the separation region between the thin film transistor Tr and the data line 130b on the other side that is not connected thereto is maximized, the vertical gate wiring (vgl in FIG. 3) is provided in the separation region to thereby provide a first embodiment of the present invention. It is possible to form an array substrate (101 in FIG. 3) according to a modification.

한편, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 보호층(140)이 형성되어 있다.Meanwhile, a protective layer 140 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), on the entire surface of the substrate 101 over the data line 130 and the source and drain electrodes 133 and 136. ) Is formed.

이러한 무기절연물질로 이루어지는 보호층(140)은 상기 반도체층(120)에 구현되는 채널(channel)이 이의 상부로 포토아크릴(photo acryl)로 이루어진 평탄화층(150)이 구비되는 경우 이와 접촉됨에 의해 오염될 수 있으므로 이를 방지하기 위해 형성된 것으로 생략될 수도 있다.The protective layer 140 made of such an inorganic insulating material is contacted with a channel formed on the semiconductor layer 120 when the planarization layer 150 made of photo acryl is provided thereon. Since it may be contaminated, it may be omitted to be formed to prevent it.

한편, 상기 평탄화층(150)은 상기 어레이 기판(101)이 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)을 이룰 경우 형성되는 것으로, TN모드 및 횡전계형 액정표시장치용 어레이 기판인 경우 생략될 수 있다.The planarization layer 150 is formed when the array substrate 101 forms the array substrate 101 for a fringe field switching mode liquid crystal display, and is omitted when the array substrate for a TN mode and a transverse electric field type liquid crystal display is used. Can be.

다음, 상기 보호층(140) 위로 포토아크릴(photo acryl)로서 하부의 구성요소에 의한 단차를 극복하여 평탄한 표면을 갖는 평탄화층(150)이 형성되어 있다. Next, a planarization layer 150 having a flat surface is formed on the passivation layer 140 as a photo acryl by overcoming a step caused by a lower component.

이때, 상기 평탄화층(150)과 더불어 상기 보호층(140)에는 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(dch)이 형성되고 있다. In this case, a drain contact hole dch exposing the drain electrode 136 of the thin film transistor Tr is formed in the passivation layer 140 together with the planarization layer 150.

이러한 드레인 콘택홀(dch)은 본 발명의 일 실시예에 따른 어레이 기판(101)의 특성 상 게이트 배선(105)에 구비된 제 1 개구(op1)와 드레인 전극(136)이 중첩되거나, 또는 게이트 배선(105) 자체와 상기 드레인 전극(136)이 중첩하며 형성됨으로서 상기 드레인 콘택홀(dch) 역시 게이트 배선(105)에 구비된 제 1 개구(op1) 또는 상기 게이트 배선(105) 자체와 중첩하도록 형성되는 것이 특징이다. The drain contact hole dch overlaps the first opening op1 and the drain electrode 136 provided in the gate wiring 105 due to the characteristics of the array substrate 101 according to the exemplary embodiment of the present invention, or the gate Since the wiring 105 itself and the drain electrode 136 overlap each other, the drain contact hole dch also overlaps the first opening op1 provided in the gate wiring 105 or the gate wiring 105 itself. It is characterized by being formed.

따라서 이러한 이유로 본 발명의 일 실시예에 따른 어레이 기판(101)의 특성 상 상기 드레인 콘택홀(dch) 또한 화소영역(P) 내부에 형성되지 않고 화소영역(P)을 정의하는 게이트 배선(105)이 형성되는 부분에 위치하게 됨으로서 각 화소영역(P)의 개구율을 향상시키는데 일조하게 된다. For this reason, the drain contact hole dch is not formed in the pixel region P, but the gate wiring 105 defines the pixel region P due to the characteristics of the array substrate 101 according to an exemplary embodiment of the present invention. By being located in the portion to be formed, it helps to improve the aperture ratio of each pixel region (P).

다음, 상기 드레인 콘택홀(dch)이 구비된 상기 평탄화층(150) 상부에는 상기 드레인 콘택홀(dch)을 통해 노출된 드레인 전극(136)과 접촉하며 각 화소영역(P) 내에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 판 형태의 화소전극(160)이 형성되어 있다.Next, an upper surface of the planarization layer 150 having the drain contact hole dch is in contact with the drain electrode 136 exposed through the drain contact hole dch, and a transparent conductive material is formed in each pixel region P. For example, a plate-shaped pixel electrode 160 made of indium tin oxide (ITO) or indium zinc oxide (IZO) is formed.

다음, 상기 화소전극(160)을 덮으며 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 절연층(165)이 형성되어 있다.Next, an insulating layer 165 formed of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is formed to cover the pixel electrode 160.

또한, 상기 절연층(165) 위로 투명 도전성 물질 예를들면 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로써 바(bar) 형태의 다수의 제 2 개구(op2)를 갖는 공통전극(170)이 표시영역 전면에 형성되어 있다.In addition, a plurality of second openings op2 in the form of a bar may be formed on the insulating layer 165 by using a transparent conductive material, for example, indium tin oxide (ITO) or indium zinc oxide (IZO). The common electrode 170 having the upper surface of the display area is formed.

이때, 상기 공통전극(170)은 상기 각 화소영역(P)에 구비된 다수의 제 2 개구(op2) 이외에 상기 박막트랜지스터(Tr)가 형성된 부분에 대응하여 제 3 개구(op3)가 형성되고 있는 것이 특징이다.In this case, a third opening op3 is formed in the common electrode 170 to correspond to a portion where the thin film transistor Tr is formed in addition to the plurality of second openings op2 provided in the pixel regions P. Is characteristic.

이때, 상기 공통전극(170)은 도면에 나타나지 않았지만 표시영역 외측의 비표시영역에 상기 게이트 배선(105)이 형성된 동일한 층에 형성된 공통배선(미도시)과 공통 콘택홀(미도시) 등을 통해 접촉함으로써 전기적으로 연결되고 있는 것이 특징이다. In this case, although not shown in the drawing, the common electrode 170 may be formed through a common wiring (not shown), a common contact hole (not shown), etc., formed on the same layer on which the gate wiring 105 is formed in a non-display area outside the display area. It is characterized by being electrically connected by contact.

한편, 도면에 있어서는 상기 평탄화층(150) 상부로 화소전극(160), 절연층(165), 다수의 바 형태의 제 2 개구(op2)를 갖는 공통전극(170)의 적층 구성을 갖는 것을 일례로 보이고 있지만, 상기 평탄화층(150) 위로 공통전극(170), 절연층(165), 다수의 바(bar) 형태의 제 2 개구(op2)를 갖는 화소전극(160)의 구성을 이룰 수도 있으며, 이 경우, 상기 드레인 콘택홀(dch)은 상기 보호층(140)과 평탄화층(150) 이외에 상기 절연층(165)까지 연장 형성된다.Meanwhile, in the drawing, the stacked structure of the pixel electrode 160, the insulating layer 165, and the common electrode 170 having the plurality of bar-shaped second openings op2 is disposed on the planarization layer 150. Although shown as, the pixel electrode 160 having a common electrode 170, an insulating layer 165, and a plurality of bar-shaped second openings op2 may be formed on the planarization layer 150. In this case, the drain contact hole dch extends to the insulating layer 165 in addition to the protective layer 140 and the planarization layer 150.

한편, 전술한 적층 구성을 갖는 어레이 기판(101)은 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)이 되며, 상기 다수의 바(bar) 형태의 제 2 개구(op2)를 갖는 공통전극(170)과 이의 하부에 위치하는 절연층(165)이 생략되는 경우 TN모드 액정표시장치용 어레이 기판을 이루게 된다.On the other hand, the array substrate 101 having the above-described stacked structure is an array substrate 101 for a fringe field switching mode liquid crystal display device, the common electrode having a plurality of bar-shaped second openings (op2) (op2) If the 170 and the insulating layer 165 disposed below it are omitted, the array substrate for the TN mode liquid crystal display device is formed.

나아가 상기 화소전극(160)이 바(bar) 형태를 이루도록 형성하고, 상기 바(bar) 형태의 화소전극(160)이 형성된 동일한 층의 각 화소영역(P) 내에 상기 바(bar) 형태의 화소전극(160)과 교대하며 다수의 바(bar) 형태의 공통전극(미도시)이 형성된 구성을 이루도록 하면 횡전계 모드 액정표시장치용 어레이 기판을 이루게 된다. 이 경우 상기 게이트 배선(105)이 형성된 동일한 층에 상기 게이트 배선(105)과 이격하며 나란하게 공통배선(미도시)이 더욱 형성되며, 이러한 공통배선(미도시)과 상기 바(bar) 형태의 공통전극(미도시)은 공통 콘택홀(미도시) 등을 통해 서로 접촉하는 구성을 이룬다.Further, the pixel electrode 160 is formed in a bar shape, and the bar pixel is formed in each pixel area P of the same layer in which the bar pixel electrode 160 is formed. Alternately with the electrode 160 to form a configuration in which a plurality of bar-shaped common electrodes (not shown) are formed, an array substrate for a transverse electric field mode liquid crystal display device is formed. In this case, a common wiring (not shown) is further formed in parallel with the gate wiring 105 on the same layer on which the gate wiring 105 is formed, and the common wiring (not shown) and the bar shape are formed in the same layer. The common electrodes (not shown) form a configuration in which they contact each other through a common contact hole (not shown).

전술한 구성을 갖는 본 발명의 일 실시예에 따른 어레이 기판(101)은 게이트 배선(105)과 데이터 배선(130)이 그 자체로 각각 게이트 전극(108)과 소스 전극(133)을 이룸으로서 이를 구성요소로 하는 박막트랜지스터(Tr)가 각 화소영역(P) 내에서 차지하는 면적이 최소화되어 화소영역(P)의 개구율을 향상시키는 효과를 갖는다. The array substrate 101 according to the embodiment of the present invention having the above-described configuration has a gate wiring 105 and a data wiring 130 as its own forming the gate electrode 108 and the source electrode 133, respectively. The area occupied by each of the thin film transistors Tr in the pixel region P is minimized, thereby improving the aperture ratio of the pixel region P. FIG.

나아가 상기 박막트랜지스터(Tr)는 일 측단에 구비된 데이터 배선(130)과 최인접하여 형성되는 구성을 가짐으로서 고해상도의 액정표시장치를 구현하기 위해 화소영역(P)의 폭이 작아지더라도 충분히 각 화소영역(P) 내에 형성될 수 있는 장점을 갖는다. Furthermore, the thin film transistor Tr is formed to be closest to the data line 130 provided at one end thereof, so that each pixel is sufficiently large even if the width of the pixel region P is small to implement a high-resolution liquid crystal display device. It has the advantage that it can be formed in the area P.

또한, 박막트랜지스터(Tr)와 이와 연결되지 않은 타측의 데이터 배선(130)간의 이격영역을 극대화함으로서 네로우 베젤 구현을 위해 게이트 패드부(미도시)가 생략된 구성을 이루기 위한 버티컬 게이트 배선(도 3의 vgl)까지 충분히 형성될 수 있는 구성을 가짐으로서 네로우 베젤의 액정표시장치 구현을 가능하도록 하는 장점을 갖는다.
In addition, by maximizing the separation area between the thin film transistor (Tr) and the data line 130 of the other side not connected thereto, a vertical gate wiring to form a configuration in which the gate pad portion (not shown) is omitted to implement a narrow bezel (FIG. By having a configuration that can be sufficiently formed up to 3 vgl) has the advantage of enabling the liquid crystal display of the narrow bezel.

본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The present invention is not limited to the above-described embodiments, and various changes and modifications can be made without departing from the spirit of the present invention.

101 : 어레이 기판
105 : 게이트 배선
108 : 게이트 전극
130 : 데이터 배선
130a, 130b : 일측 및 타측 데이터 배선
133 : 소스 전극
136 : 드레인 전극
160 : 화소전극
170 : 공통전극
op1, op2 : 제 1 및 제 2 개구
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역 101: array substrate
105: gate wiring
108: gate electrode
130: data wiring
130a, 130b: one side and the other side data wiring
133: source electrode
136: drain electrode
160: pixel electrode
170: common electrode
op1, op2: first and second opening
P: pixel area
Tr: Thin Film Transistor
TrA: device area

Claims (10)

표시영역이 정의된 기판 상에 서로 교차하여 다수의 화소영역을 정의하며 형성된 게이트 배선 및 데이터 배선과;
상기 게이트 배선 및 데이터 배선과 연결되며 상기 게이트 배선과 중첩하며 형성된 박막트랜지스터와;
상기 표시영역 전면에 형성되며, 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과;
상기 보호층 상부로 상기 드레인 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 각 화소영역에 형성된 화소전극
을 포함하고,
상기 게이트 배선은 상기 박막트랜지스터의 드레인 전극에 대응하는 부분이 제거됨으로써 제 1 개구를 구비하며, 상기 드레인 콘택홀은 상기 제 1 개구 내에 위치하고,
상기 데이터 배선에 평행한 방향의 상기 제 1 개구의 폭은 상기 드레인 전극의 폭보다 큰 어레이 기판.
A gate wiring and a data wiring formed on the substrate on which the display area is defined and defining a plurality of pixel areas;
A thin film transistor connected to the gate line and the data line and overlapping the gate line;
A protective layer formed over the display area and having a drain contact hole exposing the drain electrode of the thin film transistor;
A pixel electrode formed in each pixel area in contact with the drain electrode of the thin film transistor through the drain contact hole on the passivation layer;
Including,
The gate wiring has a first opening by removing a portion corresponding to the drain electrode of the thin film transistor, wherein the drain contact hole is located in the first opening,
And the width of the first opening in a direction parallel to the data line is larger than the width of the drain electrode.
제 1 항에 있어서,
상기 게이트 배선은 분기된 없이 그 자체로 상기 박막트랜지스터의 게이트 전극을 이루며, 상기 데이터 배선은 분기됨 없이 그 자체로 상기 박막트랜지스터의 소스 전극을 이루는 것이 특징인 어레이 기판.
The method of claim 1,
And the gate wiring is itself a gate electrode of the thin film transistor without branching, and the data wiring is itself a source electrode of the thin film transistor without branching.
제 2 항에 있어서,
상기 게이트 배선은 상기 각 화소영역에 대해 동일한 제 1 폭을 가지며 형성된 것이 특징인 어레이 기판.
The method of claim 2,
And the gate lines are formed to have the same first width for each pixel region.
제 2 항에 있어서,
상기 게이트 배선은 상기 각 화소영역에 대해 상기 박막트랜지스터가 형성된 부분은 제 1 폭을 가지며 상기 박막트랜지스터 외측으로 노출된 부분은 상기 제 1 폭보다 작은 제 2 폭을 가지며 형성된 것이 특징인 어레이 기판.
The method of claim 2,
And wherein the gate line has a first width in each of the pixel regions, and a portion exposed to the outside of the thin film transistor has a second width smaller than the first width.
삭제delete 삭제delete 제 2 항에 있어서,
상기 각 화소영역을 정의하는 데이터 배선 중 상기 박막트랜지스터와 연결된 일 데이터 배선 이외의 타 데이터 배선과 인접하며 상기 박막트랜지스터의 외측으로 상기 타 데이터 배선과 나란하게 버티컬 게이트 배선이 더 구비되며, 상기 버티컬 게이트 배선을 일대일 대응하여 상기 게이트 배선과 전기적으로 연결된 것이 특징인 어레이 기판.
The method of claim 2,
A vertical gate line is further provided to be adjacent to other data lines other than one data line connected to the thin film transistor among the data lines defining each pixel area, and to be parallel to the other data lines outside the thin film transistor. And an interconnection electrically connected to the gate interconnection in a one-to-one correspondence.
제 1 항 또는 제 2 항에 있어서,
상기 보호층 위로 그 표면이 평탄한 상태를 이루는 평탄화층이 더욱 구비되며 상기 평탄화층에는 상기 드레인 콘택홀이 연장 형성되며, 상기 화소전극은 상기 평탄화층 상에 형성되며,
상기 화소전극 상부에는 절연층이 구비되며,
상기 절연층 위로 상기 표시영역 전면에 공통전극이 구비되며, 상기 공통전극에는 상기 각 화소전극에 대응하여 바(bar) 형태를 갖는 다수의 제 2 개구가 구비된 것이 특징인 어레이 기판.
The method according to claim 1 or 2,
A planarization layer is further provided on the passivation layer to form a flat surface. The drain contact hole extends in the planarization layer, and the pixel electrode is formed on the planarization layer.
An insulating layer is provided on the pixel electrode,
And a common electrode disposed over the insulating layer in front of the display area, and the common electrode having a plurality of second openings having a bar shape corresponding to each pixel electrode.
제 1 항 또는 제 2 항에 있어서,
상기 보호층 위로 그 표면이 평탄한 상태를 이루는 평탄화층이 더욱 구비되며 상기 평탄화층 위로 공통전극이 형성되며,
상기 공통전극 위로 절연층이 구비되며, 상기 평탄화층 및 절연층에는 상기 드레인 콘택홀이 연장 형성되며, 상기 화소전극은 상기 절연층 상에 형성되며, 상기 화소전극에는 상기 각 화소영역에 있어 바(bar) 형태를 갖는 다수의 제 2 개구가 구비된 것이 특징인 어레이 기판.
The method according to claim 1 or 2,
A planarization layer having a flat surface on the protective layer is further provided, and a common electrode is formed on the planarization layer;
An insulating layer is provided on the common electrode, and the drain contact hole extends in the planarization layer and the insulating layer, the pixel electrode is formed on the insulating layer, and the pixel electrode has a bar in each pixel region. and a plurality of second openings in the form of bar).
제 1 항 또는 제 2 항에 있어서,
상기 화소전극은 각 화소영역 내에서 다수의 바(bar) 형태를 이루며,
상기 보호층 위로 상기 다수의 바 형태의 화소전극과 교대하며 다수의 바 형태를 갖는 공통전극이 형성되며,
상기 게이트 배선이 형성된 동일한 층에 상기 게이트 배선과 이격하며 나란하게 공통배선이 더 형성되며,
상기 공통전극과 상기 공통배선은 전기적으로 연결된 것이 특징인 어레이 기판.The method according to claim 1 or 2,
The pixel electrode has a plurality of bars in each pixel area.
The common electrode having a plurality of bar shapes alternately with the plurality of bar shaped pixel electrodes is formed on the passivation layer.
The common wiring is further formed in parallel with the gate wiring in the same layer on which the gate wiring is formed,
And the common electrode and the common wiring are electrically connected to each other.
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