KR102075148B1 - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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Abstract

발광 소자는 제1 전극층, 발광 구조물, 제2 전극층, 절연층, 리세스들 및 도전층을 포함한다. 발광 구조물은 제1 전극층 상에 배치되고, 적어도 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함한다. 제2 전극층은 제1 전극층과 발광 구조물 사이에 배치된다. 절연층은 제1 전극층과 제2 전극층 사이에 배치된다. 리세스는 제1 전극층 상에서 발광 구조물과 제2 전극층을 관통하도록 형성된다. 도전층은 제1 전극층을 제1 도전형 반도체층에 전기적으로 연결시켜 주기 위해 리세스 내에 형성된다.

Description

발광 소자 및 발광 소자 패키지{Light emitting device and light emitting device package}
실시예는 발광 소자에 관한 것이다.
실시예는 발광 소자 패키지에 관한 것이다.
발광 소자 및 발광 소자 패키지에 대한 연구가 활발하게 진행 중이다.
발광 소자는 예컨대 반도체 물질로 형성되어 전기 에너지를 빛으로 변환하여 주는 반도체 발광 소자 또는 반도체 발광 다이오드이다.
발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 반도체 발광 소자로 대체하기 위한 많은 연구가 진행되고 있다.
발광 소자는 실내외에서 사용되는 각종 램프, 액정표시장치의 백라이트 유닛, 전광판과 같은 표시 소자, 가로등과 같은 조명 소자로서 사용이 증가되고 있는 추세이다.
실시예는 광 추출 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시예는 상부 영역의 전극을 없애 주어, 광 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시예에 따르면, 발광 소자는, 제1 전극층; 상기 제1 전극층 상에 배치되고, 적어도 제1 도전형 반도체층, 상기 제1 도전형 반도체층 아래에 배치되는 활성층 및 상기 활성층 아래에 배치되는 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 전극층과 상기 발광 구조물 사이에 배치되는 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 배치되는 절연층; 상기 제1 전극층 상에서 상기 발광 구조물과 상기 제2 전극층을 관통하도록 형성되는 리세스들; 및 상기 상기 제1 전극층을 상기 제1 도전형 반도체층에 전기적으로 연결시켜 주기 위해 상기 리세스 내에 형성되는 도전층을 포함한다.
실시예에 따르면, 발광 소자 패키지는, 몸체; 상기 몸체 상에 배치되는 상기 발광 소자; 및 상기 발광 소자를 둘러싸는 몰딩 부재를 포함한다.
실시예는 광이 출사되는 제1 도전형 반도체층 상에 전극이 형성되지 않게 됨으로써, 광 출사 면적을 극대화시켜 광 효율을 향상시킬 수 있다.
실시예는 Ga-face 면에 전극층이 접촉하도록 함으로써, 동작 전압 특성과 열적 안정성을 확보할 수 있다.
실시예는 발광 구조물이 관통하는 리세스를 형성하고, 리세스에 형성되는 도전층에 광 추출 구조물을 형성하거나 도전층과 별개로 광 추출 구조물을 형성함으로써, 발광 구조물에서 생성된 광이 리세스로 보다 용이하게 추출될 수 있어 광 효율이 향상될 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 평면도이다.
도 2는 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 3은 또 다른 실시예에 따른 발광 소자를 도시한 평면도이다.
도 4 내지 도 11은 제1 실시예에 따른 발광 소자를 제조하기 위한 공정을 도시한 도면이다.
도 12는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 13은 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 14는 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
도 15는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 평면도이고, 도 2는 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 1 및 도 2를 참조하면, 제1 실시예에 따른 발광 소자(1)는 제1 전극층(7), 도전층(11), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.
상기 발광 구조물(25)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성된 다수의 화합물 반도체층을 포함할 수 있다. 상기 발광 소자(1)는 청색, 녹색, 또는 적색과 같은 가시광선 대역의 광을 생성하거나 자외선 대역의 광을 생성할 수 있다. 상기 발광 구조물(25)로부터 생성된 광은 실시 예의 기술적 범위 내에서 다양한 반도체 재질을 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(25)은 적어도 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)을 포함할 수 있다.
상기 제1 도전형 반도체층(19)은 상기 활성층(21) 위에 배치되며, 상기 제2 도전형 반도체층(23)은 상기 활성층(21)의 아래에 배치될 수 있다. 상기 제1 도전형 반도체층(19)의 두께는 상기 제2 도전형 반도체층(23)의 두께보다 적어도 두껍게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(19)과 상기 제2 도전형 반도체층(23)은 서로 상반된 도전형을 가질 수 있다. 예컨대, 상기 제1 도전형 반도체층(19)은 n형을 가지고, 상기 제2 도전형 반도체층(23)은 p형을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(19)은 제1도전형 도펀트를 포함하는 II-VI족 또는 III-V족 화합물 반도체로 형성될 수 있다. 상기 제1 도전형 반도체층(19)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 및 AlGaInP 중에서 선택될 수 있다. 상기 제1 도전형 반도체층(19)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체층으로 형성될 수 있다.
상기 제1 도전형 반도체층(19)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 예컨대 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 상기 제1 도전형 반도체층(19)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다. 상기 제1 도전형 반도체층(19)이 다층으로 형성되는 경우, 서로 다른 화합물 반도체층이 교대로 배치된 초 격자 구조(superlattice structure)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(19) 위에는 제3 반도체층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제3 반도체층은 도펀트를 포함하거나 도펀트를 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제3 반도체층은 상기 제1 도전형 반도체층(19)과 반대 극성의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(23) 아래에는 제4 반도체층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제4 반도체층은 도펀트를 포함하거나 도펀트를 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대 상기 제4 반도체층은 상기 제2 도전형 반도체층(23)과 반대 극성이고 상기 제1 도전형 반도체층(19)과 동일 극성의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
이에 따라 발광 구조물(25)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다.
상기 제1 도전형 반도체층(19) 아래에 활성층(21)이 형성될 수 있다. 상기 활성층(21)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(21)은 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
상기 활성층(21)은 II-VI족 또는 III-V족 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 Inx1Aly1Ga1 -x1- y1N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 화합물 반도체층으로 형성되며, 상기 장벽층은 Inx2Aly2Ga1 -x2-y2N (0≤x2≤1, 0≤y2≤1, 0≤x2+y2≤1)의 조성식을 갖는 화합물 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 큰 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(21)은, 예를 들면 InGaN/GaN의 주기, InGaN/AlGaN의 주기, 및 InGaN/InGaN의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(21)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaNB 또는 GaN를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전형 클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 크게 형성될 수 있다.
상기 제2 도전형 반도체층(23)은 제2도전형 도펀트를 포함하는 II-VI족 또는 III-V족 화합물 반도체로 형성될 수 있다. 상기 제2 도전형 반도체층(23)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(23)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체층으로 형성될 수 있다. 상기 제2 도전형 반도체층(23)은 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 예컨대Mg, Zn 등과 같은 p형 도펀트를 포함할 수 있다. 상기 제2 도전형 반도체층(23)은 단층 또는 다층으로 형성될 수 있다.
상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 동일한 면적을 가질 수 있지만, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(19)의 상면은 광 추출 구조물(27)을 포함할 수 있다. 상기 제1 도전형 반도체층(19)의 상면에 러프니스(roughness) 또는 요철 패턴을 형성함으로써, 상기 광 추출 구조물(27)이 형성될 수 있다. 상기 러프니스 또는 요철 패턴은 옆에서 보았을 때 반구 형상, 다각형 형상, 뿔 형상, 나노 기둥 형상 중 적어도 하나를 포함할 수 있다. 상기 러프니스 또는 요철 패턴은 규칙적인 또는 불규칙적인 크기 및 간격을 포함할 수 있다. 상기 광 추출 구조물(27)은 상기 활성층(21)으로부터 상기 제1 도전형 반도체층(19)의 상면으로 진행되는 광의 임계각을 변화시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1 도전형 반도체층(19)의 광 추출 구조물(27)은 전 영역에 형성되거나, 일부 영역에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(25)의 적어도 한 측면은 상기 발광 구조물(25)의 하면에 대해 수직하거나, 경사지게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(25)의 아래, 구체적으로 상기 제2 도전형 반도체층(23)의 아래에 제2 전극층(17)이 형성될 수 있다.
상기 제2 전극층(17)은 상기 제2 도전형 반도체층(23)과 접촉되어 상기 제2 도전형 반도체층(23)으로 전원을 공급하여 줄 수 있다.
상기 제2 전극층(17)은 전기 전도도가 우수한 물질 및/또는 광 반사도가 우수한 물질, 예컨대 금속 물질로 형성될 수 있다.
상기 제2 전극층(17)은 단층 또는 다층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제2 전극층(17)은 상기 제2 도전형 반도체층(23)과 오믹 특성을 갖는 도전막, 광을 반사시키는 반사막 및 광을 확산(spreading)시키는 확산막 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전막은 금속 재질, 금속 산화물 재질 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 도전막은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 및 Pd 중 적어도 하나를 포함할 수 있다. 또한, 상기 도전막 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로부터 선택된 단층 또는 다수층으로 형성될 수 있다.
상기 반사막은 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로부터 선택된 단층 또는 다수층으로 형성될 수 있다.
상기 확산막은 전기 전도성이 우수한 금속 재질을 포함하며, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다.
상기 제2 전극층(17)의 면적은 상기 발광 구조물(25)의 면적보다 클 수 있다. 즉, 상기 제2 전극층(17)은 상기 발광 구조물(25)과 중첩되는 제1 영역과 상기 발광 구조물(25)과 중첩되지 않고 노출되는 제2 영역을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 전극층(17)의 제2 영역 상에 부분적으로 전극 패드(29)가 형성될 수 있다. 상기 전극 패드(29)는 외부의 전원을 상기 제2 전극층(17)으로 원활하게 공급하여 주는 기능을 가질 수 있다.
도 1 내지 도 3에는 하나의 전극 패드(29)가 도시되고 있지만, 다수의 전극 패드가 발광 소자(1)의 측 영역에 형성될 수도 있다.
상기 전극 패드(29)는 전기 전도도가 우수하고 내 부식성이 강한 금속 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 전극 패드(29)는 예컨대, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu, Au 및 적어도 2 이상의 합금으로 이루어지는 그룹으로부터 선택된 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극 패드(29)는 위에서 보았을 때 반구형, 원형, 사각형 등과 같은 다양한 형태로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극 패드(29)는 상기 발광 구조물(25)의 측 상에 배치될 수 있다. 상기 전극 패드(29)는 상기 발광 구조물(25)의 측면으로부터 이격될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(25)의 활성층(21)과 상기 전극 패드(29) 사이에 절연층(미도시)을 형성하여 주어, 상기 발광 구조물(25)의 활성층(21)과 상기 전극 패드(29) 사이의 전기적인 쇼트를 방지하여 줄 수 있다. 예컨대, 상기 절연층은 상기 발광 구조물(25)의 활성층(21)의 측면, 상기 제2 도전형 반도체층(23)의 측면 및/또는 상기 발광 구조물(25)과 상기 전극 패드(29) 사이의 상기 제2 전극층(17)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 소자(1)는 리세스(15)들(recesses)을 포함할 수 있다. 상기 리세스(15)는 상기 발광 구조물(25)과 상기 제2 전극층(17)에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(19), 상기 활성층(21), 상기 제2 도전형 반도체층(23) 및 제2 전극층(17)을 식각하여 줌으로써, 상기 리세스(15)가 형성될 수 있다.
상기 리세스(15)들은 서로 간에 동일한 간격 또는 불규칙한 간격으로 이격될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)는 위에서 보았을 때, 원형, 사각형 등과 같은 다양한 형태로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)의 직경은 대략 1㎛ 내지 대략 100㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 리세스(15)의 직경은 대략 3㎛ 내지 70㎛일 수 있다. 상기 리세스(15)의 직경은 대략 5㎛ 내지 50㎛일 수 있다.
상기 리세스(15)의 직경은 상기 리세스(15)에 형성되는 절연층(9)의 두께와 도전층(11)의 두께 그리고 상기 리세스(15)로 광 추출된 광이 외부로 용이하게 빠져 나갈 수 있는 조건 등을 고려하여 결정될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)들은 일렬로 배열되거나 지그재그로 배열될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)의 내측면은 상기 제1 전극층(7)의 상면에 대해 수직이거나 경사지게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)의 직경은 하부 방향에서 상부 방향으로 갈수록 선형적으로 또는 비선형적으로 커지며 상기 리세스(15)의 내측면은 경사진 면일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)의 직경은 하부 방향에서 상부 방향으로 갈수록 선형적으로 또는 비선형적으로 커지며 상기 리세스(15)의 내측면은 계단형(step type) 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(25)의 측면의 일부분 및 상기 제2 전극층(17)의 측면 및 하면 상에 절연층(9)이 형성될 수 있다.
상기 절연층(9)은 상기 제1 전극층(7)과 상기 제2 전극층(17) 사이에 형성된 수평 영역(제1 영역)과 상기 발광 구조물(25)의 측면 일부분 및 상기 제2 전극층17)의 측면 상에 형성되는 수직 영역(제2 영역)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 절연층(9)은 상기 제1 및 제2 전극층(7, 17) 사이로부터 상기 제2 전극층(17)의 측면, 상기 제2 도전형 반도체층(23)의 측면 및 상기 활성층(21)의 측면을 경유하여 상기 제1 도전형 반도체층의 측면의 일부분으로 연장 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 절연층(9)은 전기적 절연 특성이 우수한 재질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 및 TiO2 중 하나 또는 그 이상으로 형성될 수 있다.
상기 절연층(9)은 상기 리세스(15)를 제외한 상기 제2 전극층(17)의 전체 하면 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 절연층(9)에 의해 상기 제2 전극층(17)과 상기 제1 전극층(7)의 전기적인 쇼트를 방지하여 줄 수 있다.
상기 절연층(9)은 상기 리세스(15) 내에 노출된 상기 발광 구조물(25)의 측면의 일부분과 상기 제2 전극층(17)의 측면 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 절연층(9)은 상기 리세스(15) 내의 상기 제2 전극층(17)의 측면 상에 형성될 수 있다. 또한, 상기 절연층(9)은 상기 리세스(15) 내의 상기 제2 도전형 반도체층(23)의 측면, 상기 활성층(21)의 측면 및 상기 제1 도전형 반도체층(19)의 측면의 일부분에 형성될 수 있다.
상기 절연층(9)은 상기 제2 전극층(17)의 하면으로부터 연장되어 상기 제2 전극층(17)의 측면, 상기 제2 도전형 반도체층(23)의 측면 및 상기 활성층(21)의 측면을 경유하여 상기 제1 도전형 반도체층(19)의 측면의 일부분에 형성될 수 있다.
상기 제1 도전형 반도체층(19)의 측면에서 상기 절연층(9)이 형성되는 높이(h1)는 대략 50nm 내지 대략 1㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 도전형 반도체층(19)의 측면에서 상기 절연층(9)이 형성되는 높이(h1)는 대략 70nm 내지 대략 7000nm일 수 있다. 상기 제1 도전형 반도체층(19)의 측면에서 상기 절연층(9)이 형성되는 높이(h1)은 대략 100nm 내지 대략 5000nm일 수 있다.
상기 리세스(15) 내에 도전층(11)이 형성될 수 있다. 상기 도전층(11)은 상기 제1 전극층(7)을 상기 제1 도전형 반도체층(19)에 전기적으로 연결시켜 줄 수 있다.
상기 도전층(11)은 상기 리세스(15) 내의 절연층(9)의 측면과 상기 제1 도전형 반도체층(19)의 측면 상에 형성될 수 있다. 상기 도전층(11)의 하부 영역은 상기 제1 전극층(7)과 접촉될 수 있다.
상기 도전층(11)은 상기 리세스(15)의 내측면의 둘레를 따라 형성될 수 있다. 상기 도전층(11)이 상기 리세스에 형성되더라도 여전히 상기 도전층(11)에 의해 둘러싸여지는 또 다른 리세스가 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 또 다른 리세스는 비어 있는 공간일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 또 다른 리세스에 의해 상기 제1 전극층(7)의 상면의 일부분이 노출될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층(11)의 두께는 대략 10 nm 내지 대략 500nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전층(11)의 두께는 대략 30nm 내지 대략 350nm일 수 있다. 상기 도전층(11)의 두께는 대략 50nm 내지 대략 200nm일 수 있다.
상기 도전층(11)은 광이 투과될 수 있는 투광성 물질일 수 있다. 상기 도전층(11)은 전기 전도도가 우수한 도전 물질일 수 있다.
상기 도전층(11)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide) 및 ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 절연층(9)의 측면과 상기 제1 도전형 반도체층(19)의 측면과 접촉하는 상기 도전층(11)의 제1 측면에 반대인 제2 측면은 광 추출 구조물(13)이 형성될 수 있다.
상기 광 추출 구조물(13)은 예컨대, 상기 도전층(11)을 형성한 후, 표면 처리 공정을 이용하여 상기 도전층(11)의 제2 측면을 거칠게 표면 처리함으로써 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 광 추출 구조물(13)은 러프니스 또는 요철 패턴을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 요철 패턴은 규칙적이거나 비 규칙적으로 배열될 수 있다.
상기 광 추출 구조물(13)의 두께는 대략 1nm 내지 대략 300nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 두께는 대략 10nm 내지 대략 100nm일 수 있다. 상기 광 추출 구조물(13)의 두께는 대략 30nm 내지 대략 70nm일 수 있다.
상기 발광 구조물(25) 내의 광이 상기 리세스(15)의 내측면으로 진행되는 경우, 광은 절연층(9) 또는 도전층(11)을 투과한 후 상기 리세스(15) 내로 출사될 수 있다. 상기 리세스(15) 내로 추출된 광은 상기 상부 방향으로 진행되어 외부로 방출될 수 있다.
상기 도전층(11)을 투과한 광은 상기 도전층(11)의 표면에 형성된 광 추출 구조물(13)에 의해 더욱 더 효율적으로 광 추출이 이루어질 수 있다.
상기 절연층(9)의 아래에 제1 전극층(7)이 형성될 수 있다.
상기 제1 전극층(7)은 상기 제2 전극층(17)과 동일한 물질 또는 상이한 물질로 형성될 수 있다.
상기 제1 전극층(7)은 상기 도전층(11)을 이용하여 상기 제1 도전형 반도체층(19)과 전기적으로 연결되어 상기 제1 도전형 반도체층(19)으로 전원을 공급하여 줄 수 있다.
상기 제1 전극층(7)은 전기 전도도가 우수한 물질 및/또는 광 반사도가 우수한 물질, 예컨대 금속 물질로 형성될 수 있다.
상기 제1 전극층(7)은 단층 또는 다층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극층(7)은 광을 반사시키는 반사막 및 광을 확산(spreading)시키는 확산막 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 반사막이 상기 절연층(9) 아래에 형성되고, 상기 확산막이 상기 반사막 아래에 형성될 수 있다. 또는 상기 확산막이 상기 절연층(9) 아래에 형성되고, 반사막이 상기 확산막 아래에 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 반사막은 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로부터 선택된 단층 또는 다수층으로 형성될 수 있다.
상기 확산막은 전기 전도성이 우수한 금속 재질을 포함하며, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다.
상기 제1 전극층(7)의 면적은 상기 발광 구조물(25)의 면적보다 크고 상기 제2 전극층(17)의 면적이나 상기 절연층(9)의 면적과 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극층(7)의 아래에 접합층(5)이 형성되고, 상기 접합층(5)의 아래에 지지 기판(3)이 형성될 수 있다.
상기 접합층(5)은 상기 지지 기판(3)과 상기 제1 전극층(7)을 보다 강하게 접합되도록 하여 줄 수 있다.
상기 접합층(5)은 적어도 하나의 금속층 또는 전도층을 포함하며, 베리어 금속 또는/및 본딩 금속을 포함할 수 있다. 상기 접합층(5)은 접합성과 도전성이 우수한 물질로 형성될 수 있다. 상기 접합층(5)은 금속 물질 또는 금속 합금일 수 있다. 상기 접합층(5)은 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn , Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 지지 기판(3)은 전도성 물질을 포함할 수 있다. 상기 지지 기판(3)은 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브뎀(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나로 형성될 수 있다. 상기 지지 기판(3)은 전도성 시트로 구현될 수 있다. 상기 지지 기판(3)은 30~300㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 지지 기판(3)은 절연성 기판으로 형성될 수 있으며, 상기 절연성 기판은 사파이어(Al2O3)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 지지 기판(3)이 절연 기판인 경우, 상기 지지 기판(3)의 하면에 전도성 패드를 배치한 후, 측면 연결 전극 또는 비아 구조를 통해 제1 전극층(7) 또는/및 상기 접합층(5)과 전기적으로 연결될 수 있다.
상기 지지 기판(3), 상기 접합층(5) 및 상기 제1 전극층(7)은 예컨대 음(-) 전압을 공급하여 주는 제1 전극일 수 있고, 상기 제2 전극층(17)과 상기 전극 패드(29)는 예컨대 양(+) 전압을 공급하여 주는 제2 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3에 도시한 바와 같이, 리세스(15)들은 서로 간에 인접하여 규칙적으로 배열될 수 있지만, 이에 대해서는 한정하지 않는다.
도 4 내지 도 11은 제1 실시예에 따른 발광 소자를 제조하기 위한 공정을 도시한 도면이다.
도 4를 참조하면, 성장 기판(101)은 성장 장비에 로딩되고, 그 위에 II-VI족 또는 III-V족 화합물 반도체를 이용하여 다수의 층 또는 패턴이 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 성장 기판(101)은 도전성 기판 또는 절연성 기판 등을 이용한 성장 기판(101)이며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 성장 기판(101)의 상면에는 예컨대, 렌즈 형상 또는 스트라이프 형상의 요철 패턴이 형성될 수 있다. 이러한 요철 패턴에 의해 활성층(21)에서 생성된 광이 난반사되거나 산란되어 광 추출 효율이 향상될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(101) 상에 예컨대 MOCVD 장비를 이용하여 버퍼층(102)과 발광 구조물(25)이 성장될 수 있다.
상기 버퍼층(102)은 상기 성장 기판(101)과 화합물 반도체층 사이의 격자 상수의 차이를 줄여주게 될 수 있다. 상기 버퍼층(102)은 II-VI족 똔느 III-V족 화합물 반도체 재질로 형성될 수 있는데, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 및 AlGaInP 중에서 선택될 수 있다.
도시되지 않았지만, 상기 버퍼층(102)과 발광 구조물(25) 사이에 비 도전형 반도체층이 형성될 수 있으며, 상기 비 도전형 반도체층은 도펀트를 포함하지 않는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 또는 상기 비 도전형 반도체층은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)보다 작은 전도성을 갖는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(25)은 적어도 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(19)은 상기 버퍼층(102) 또는 상기 비 도전형 반도체층 상에 형성되고, 상기 활성층(21)은 상기 제1 도전형 반도체층(19) 상에 형성되며, 상기 제2 도전형 반도체층(23)은 상기 활성층(21) 상에 형성될 수 있다.
예컨대, 상기 제1 도전형 반도체층(19)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(23)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.
상기 제1 도전형 반도체층(19), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 이미 앞서 상세히 설명한 바 있으므로, 더 이상의 설명은 생략한다.
상기 발광 구조물(25) 상에 제2 전극층(17)이 형성될 수 있다. 상기 제2 전극층(17)은 상기 제2 도전형 반도체층(23)과 오믹 특성을 갖는 도전막, 광을 반사시키는 반사막 및 광을 확산시키는 확산막 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 전도막, 상기 반사막 및 상기 확산막 각각의 물질의 종류는 이미 설명된 바 있으므로, 더 이상의 설명은 생략한다.
상기 반사막과 상기 확산막은 스퍼터 방식, 증착 방식, 프린팅 방식, 도금 방식 중에서 선택적으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
도 5를 참조하면, 상기 발광 구조물(25) 및 제2 전극층(17)에 적어도 하나의 리세스(15)가 형성될 수 있으며, 상기 리세스(15)는 상기 제2 전극층(17)의 상면으로부터 내부로 연장되어 상기 발광 구조물(25)을 관통하여 형성될 수 있다. 상기 리세스(15)에 의해 상기 버퍼층(102)의 상면의 일부분이 노출될 수 있다. 상기 리세스(15)의 깊이는 상기 제2 전극층(17)의 두께와 상기 발광 구조물(25)의 두께의 합에 의해 결정될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 리세스(15)는 도 1에 도시한 바와 같이 일렬로 배열되거나 도 3에 도시한 바와 같이, 서로 간에 인접하도록 배열될 수 있지만, 이에 대해서는 한정하지 않는다.
도 6을 참조하면, 상기 리세스(15) 내에 부분적으로 방지층(105)이 형성될 수 있다. 상기 방지층(105)은 상기 리세스(15) 내에 채워지되, 그 상면이 상기 발광 구조물(25)의 활성층(21)보다 낮게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 방지층(105)은 상기 활성층(21)에 인접하는 상기 제1 도전형 반도체층(19)의 측면에는 형성되지 않을 수 있다.
이어서, 상기 제2 전극층(17) 위와 상기 리세스(15) 내에 절연층(9)이 형성될 수 있다. 상기 절연층(9)은 상기 리세스(15) 내의 상기 제2 전극층(17) 및 상기 발광 구조물(25)과 대응되는 둘레 면에 형성될 수 있다. 상기 절연층(9)은 상기 리세스(15) 내에서 상기 제2 전극층(17)의 측면, 상기 제2 도전형 반도체층(23)의 측면, 상기 활성층(21)의 측면 및 상기 제1 도전형 반도체층(19)의 측면 일부에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 절연층(9)은 상기 방지층(105)에 의해 상기 버퍼층(102)에 인접한 상기 제1 도전형 반도체층(19)의 측면의 하부에 형성되지 않게 될 수 있다.
도 7을 참조하면, 지지 기판(3) 상에 접합층(5)과 제1 전극층(7)이 형성될 수 있다.
상기 지지 기판(3), 상기 접합층(5) 및 상기 제1 전극층(7)은 모두 전기 전도도가 우수한 재질로 형성될 수 있다. 상기 지지 기판(3), 상기 접합층(5) 및 상기 제1 전극층(7)의 물질 종류는 앞서 상세히 설명한 바 있으므로, 더 이상의 설명은 생략한다.
도 8을 참조하면, 도 6에 도시한 성장 기판(101)을 180° 뒤집은 다음, 상기 절연층(9)의 하면을 상기 제1 전극층(7)의 상면에 부착시킨다.
상기 절연층(9)과 상기 제1 전극층(7) 사이의 부착력을 확보할 수 있다면, 어떠한 부착 공정이 이용되더라도 상관없다.
예컨대 도 6에 도시된 절연층(9) 상에 추가적으로 저 융점을 갖는 금속 물질을 포함하는 제3 전극층을 형성한 후, 상기 제3 전극층을 고온의 열에 의해 녹인 다음, 상기 지지 기판(3)을 180° 뒤집어서 상기 제3 전극층을 이용하여 상기 제1 전극층(7)을 상기 절연층(9)에 부착시킬 수 있다. 이러한 경우, 상기 제3 전극층이 상기 절연층(9)과 상기 제1 전극층(7)을 부착시켜 주기 위한 접합층(5)일 수 있지만, 이에 대해서는 한정하지 않는다.
도 9를 참조하면, 상기 성장 기판(101)이 물리적 또는/및 화학적 방법으로 제거될 수 있다. 상기 성장 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 공정을 이용하여 제거될 수 있다. 즉, 상기 성장 기판(101)에 특정 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(101)을 발광 구조물(25)로부터 리프트 오프하게 된다.
상기 성장 기판(101)과 상기 제1도전형 반도체층 사이에 배치된 버퍼층(102)을 습식 식각 액을 이용하여 제거하여, 상기 성장 기판(101)을 분리할 수도 있다. 상기 성장 기판(101)이 제거되고 상기 버퍼층(102)을 식각하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(19)의 상면이 노출될 수 있다.
상기 제1 도전형 반도체층(19)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 식각하거나, 폴리싱 장비로 연마할 수 있다.
이어서, 식각 공정, 예컨대 건식 식각(dry etching) 공정을 이용하여 상기 방지층(105)이 제거될 수 있다.
도 10을 참조하면, 상기 제2 전극층(17)이 노출되도록 상기 발광 구조물(25)의 일부분을 제거한 리세스(15)(도 1 및 도 3 참조)가 형성될 수 있다. 상기 리세스(15)에 의해 노출된 상기 제2 전극층(17) 상에는 후공정에 의해 형성될 전극 패드(29)가 형성될 있다. 상기 리세스(15)의 사이즈는 상기 전극 패드(29)의 사이즈 및/또는 상기 리세스(15)에 의해 노출된 발광 구조물(25)의 측면과 상기 전극 패드(29) 사이의 이격 거리에 의해 결정될 수 있다. 즉, 상기 리세스(15)의 사이즈는 상기 전극 패드(29)의 사이즈보다 크게 형성될 수 있다.
상기 리세스(15) 내에 도전층(11)이 형성될 수 있다. 상기 도전층(11)은 상기 리세스(15)의 내측 둘레를 따라 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전층(11)의 일측은 상기 제1 전극층(7)과 접촉되고 상기 도전층(11)의 타측은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)과 접촉될 수 있다. 따라서, 상기 제1 전극층(7)으로 공급된 전원이 상기 도전층(11)을 경유하여 상기 제1 도전형 반도체층(19)으로 공급될 수 있다.
상기 도전층(11)은 상기 리세스(15) 내에 형성된 절연층(9) 상에 형성되고 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에 형성될 수 있다.
상기 도전층(11)은 상기 발광 구조물(25)에서 생성된 광이 상기 리세스(15) 내로 출사되도록 해야 하므로, 광 투과율이 우수한 도전 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 도전층(11)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide) 및 ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
이어서, 상기 도전층(11)의 표면을 표면 처리 공정을 이용하여 거칠게 표면 처리 또는 식각하여 줌으로써, 상기 도전층(11)의 표면에 광 추출 구조물(13)이 형성될 수 있다.
상기 광 추출 구조물(13)은 러프니스 또는 요철 패턴을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 요철 패턴은 규칙적이거나 비 규칙적으로 배열될 수 있다.
상기 광 추출 구조물(13)의 두께는 상기 도전층(11)의 두께의 5% 내지 50%일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 광 추출 구조물(13)의 두께는 상기 도전층(11)의 두께의 10% 내지 35%일 수 있다.
도 11을 참조하면, 상기 발광 구조물(25)의 일부분에 형성된 리세스(15)에 의해 노출된 상기 제2 전극층(17) 상에 전극 패드(29)가 형성될 수 있다.
이어서, 식각 공정을 이용하여 상기 발광 구조물(25)의 상면, 구체적으로 상기 제1 도전형 반도체층(19)의 상면을 식각하여 상기 제1 도전형 반도체층(19)의 상면에 광 추출 구조물(27)이 형성될 수 있다.
상기 광 추출 구조물(27)은 도전층(11) 형성 공전 이전인 성장 기판(101)의 제거에 의해 노출된 제1 도전형 반도체층(19)에 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
도 12는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
제2 실시예는 도전층(11)과 광 추출 구조물(35)을 별개로 형성하는 것을 제외하고는 제1 실시예와 거의 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 12를 참조하면, 제2 실시예에 따른 발광 소자(1A)는 제1 전극층(7), 도전층(11), 광 추출 구조물(35), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.
상기 발광 구조물(25)과 상기 제2 전극층(17)은 적어도 하나 이상의 리세스(15)가 형성될 수 있다.
상기 리세스(15)에 상기 도전층(11)과 상기 광 추출 구조물(35)이 형성될 수 있다.
상기 도전층(11)은 상기 리세스(15) 내에 형성된 절연층(9)의 측면과 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에 형성될 수 있다.
상기 도전층(11)의 일측은 상기 리세스(15)에 의해 노출된 제1 전극층(7)의 상면 일부분과 접촉되고, 상기 도전층(11)의 타측은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면과 접촉될 수 있다.
상기 도전층(11)은 전기 전도도 및 광 투과율이 우수한 도전 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층(11) 상, 구체적으로 상기 도전층(11)의 측면 상에 광 추출 구조물(35)이 형성될 수 있다.
상기 광 추출 구조물(35)은 상기 도전층(11)과 상이한 종류의 물질 또는 상기 도전층(11)과 동일한 종류의 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 광 추출 구조물(35)은 광 투과율이 우수한 물질로 형성될 수 있다.
예컨대, 상기 광 추출 구조물(35)은 상기 산화 아연(ZnO)이나 산화 티타늄(TiO2)와 같은 투명한 도전 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 광 추출 구조물(35)은 실리콘 산화 물질(SiO2)이나 실리콘 질화 물질(SiN)과 같은 투명한 절연 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 광 추출 구조물(35)의 표면에 러프니스나 요철 팬턴이 형성될 수 있다.
제1 실시예와 같이 도전층(11)에 광 추출 구조물(13)을 형성하는 경우 도전층(11)의 얇은 두께로 인해 광 추출 구조물(13)의 요철에 의해 도전층(11)이 부분적으로 관통된 리세스(15)가 형성되고, 이러한 리세스(15)로 인해 상기 도전층(11)의 저항이 증가되어 전원 공급이 원할하지 않을 수 있다.
이에 반해, 제2 실시예는 도전층(11)은 오로지 전원 공급을 위한 전극으로서의 역할을 하고 광을 추출하는 기능은 상기 도전층(11)과 별개로 형성된 광 추출 구조물(35)에서 담당하도록 함으로써, 전원 공급을 원할하게 하여 줄 수 있다.
도 13은 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
제3 실시예는 도전층(11)이 제1 도전형 반도체층(19)의 Ga-face 면과 접촉하는 것을 제외하고는 제1 실시예와 유사하다. 제3 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 13을 참조하면, 제3 실시예에 따른 발광 소자(1B)는 제1 전극층(7), 도전층(11), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.
상기 발광 구조물(25)과 상기 제2 전극층(17)은 다수의 제1 및 제2 리세스(31, 33)를 포함할 수 있다.
상기 제2 리세스(33)는 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 상면으로부터 활성층(21)에 인접하는 깊이까지 형성될 수 있다. 상기 제1 리세스(31)는 상기 제2 리세스(33)로부터 상기 제1 도전형 반도체층(19)의 하부 영역, 상기 활성층(21), 상기 제2 도전형 반도체층(23) 및 제2 전극층(17)을 관통하도록 형성될 수 있다. 상기 제1 및 제2 리세스(31, 33)에 의해 상기 제2 전극층(17)의 상면의 일부분이 노출될 수 있다.
상기 제1 리세스(31)의 직경(D1)은 상기 제2 리세스(33)의 직경(D2)보다 클 수 있다. 상기 제1 리세스(31)의 직경(D1)이 상기 제2 리세스(33)의 직경(D2)보다 크므로, 상기 제2 리세스(33)에 의해 Ga-face 면이 노출될 수 있다.
Ga-face 면은 성장 방향의 반대 방향으로 식각했을 때 노출되는 면으로 정의될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 성장 방향은 예컨대 제1 도전형 반도체층(19), 활성층(21) 및 제2 도전형 반도체층(23)이 성장되는 순서에 따른 방향을 의미할 수 있다.
예컨대, 상기 제2 도전형 반도체층(23), 상기 활성층(21) 및 상기 제1 도전형 반도체층(19)의 순서로 식각될 때, 이러한 식각에 의해 제1 도전형 반도체층(19)에 노출된 면이 Ga-face 면일 수 있지만, 이에 대해서는 한정하지 않는다.
Ga-face 면은 열적 안정성과 동작 전압 특성이 매우 우수하다. 이러한 Ga-face 면에 전극층이 연결되는 경우, 동작 전압이 낮아지는 효과가 있다.
상기 Ga-face 면의 사이즈는 적어도 상기 절연층(9)과 상기 도전층(11)의 접촉 면적보다 클 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 리세스(31) 내의 발광 구조물(25)의 측면 상에 절연층(9)이 형성될 수 있다. 상기 절연층(9)은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 하부 영역의 측면, 상기 활성층(21)의 측면, 제2 도전형 반도체층(23)의 측면뿐만 아니라 상기 제2 전극층(17)의 측면 상에 형성될 수 있다. 상기 절연층(9)의 일측은 상기 제1 도전형 반도체층(19)의 Ga-face 면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 절연층(9)의 측면 상에 도전층(11)이 형성될 수 있다. 상기 도전층(11) 상에는 광 추출 구조물(13)이 형성될 수 있다.
상기 도전층(11)의 일측은 상기 제1 전극층(7)과 접촉되고, 상기 도전층(11)의 타측은 상기 제1 도전형 반도체층(19)의 Ga-face 면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 도전층(11)은 제1 리세스(31) 내의 상기 절연층(9) 상뿐만 아니라 상기 제2 리세스(33)의 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에도 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도시하지 않았지만, 제2 실시예와 제3 실시예이 결합된 새로운 실시예도 가능하다. 예컨대, 제3 실시예와 같이 도전층(11)에 광 추출 구조물(13)이 형성되는 대신 도전층(11)과 별개로 도전층(11) 상에 광 추출 구조물(13)을 형성하여 줄 수도 있다.
도 14는 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
제4 실시예는 도전층(11)과 광 추출 구조물(35)을 별개로 형성하는 것을 제외하고는 제3 실시예와 거의 유사하다. 제4 실시예에서 제3 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 14를 참조하면, 제4 실시예에 따른 발광 소자(1C)는 제1 전극층(7), 도전층(11), 광 추출 구조물(35), 절연층(9), 제2 전극층(17) 및 발광 구조물(25)을 포함할 수 있다.
상기 제1 절연층(9)이 제1 리세스(31) 내의 상기 절연층(9)은 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 하부 영역의 측면, 상기 활성층(21)의 측면, 제2 도전형 반도체층(23)의 측면뿐만 아니라 상기 제2 전극층(17)의 측면 상에 형성될 수 있다.
상기 제1 리세스(31) 내의 상기 절연층(9) 상에 도전층(11)이 형성될 수 있다.
상기 도전층(11)과 별개로, 상기 도전층(11) 상에 광 추출 구조물(35)이 형성될 수 있다. 상기 광 추출 구조물(35)은 상기 도전층(11)의 측면 상에만 형성될 수 있다. 또는 상기 광 추출 구조물(35)은 상기 도전층(11)의 측면뿐만 아니라 상기 제2 리세스(33) 내의 상기 발광 구조물(25)의 제1 도전형 반도체층(19)의 측면 상에도 형성될 수 있다.
상기 광 추출 구조물(35)의 표면에는 러프니스나 요철 패턴이 형성될 수 있다.
도 15는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 15을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 리드 전극(103) 및 제2 리드 전극(105)과, 상기 몸체(101)에 설치되어 상기 제1 리드 전극(103) 및 제2 리드 전극(105)으로부터 전원을 공급받는 제1 실시예 및 제2 실시예들에 따른 발광 소자(1)와, 상기 발광 소자(1)를 포위하는 몰딩부재(113)를 포함한다.
상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(1)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드 전극(103) 및 제2 리드 전극(105)은 서로 전기적으로 분리되며, 상기 발광 소자(1)에 전원을 제공한다.
또한, 상기 제1 및 제2 리드 전극(103, 105)은 상기 발광 소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(1)는 상기 제1 리드 전극(103), 제2 리드 전극(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
실시예에서는 한 개의 와이어(109)를 통해 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105) 중 하나의 리드 전극에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 15)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결시킬 수도 있다.
상기 몰딩부재(113)는 상기 발광 소자(1)를 포위하여 상기 발광 소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지(200)는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.
실시예에 따른 발광 소자나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
1, 1A, 1B, 1C: 발광 소자
3: 지지 기판
5: 접합층
7: 제1 전극층
9: 절연층
11: 도전층
13, 27, 35: 광 추출 구조물
15, 31, 33: 리세스
17: 제2 전극층
19: 제1 도전형 반도체층
21: 활성층
23: 제2 도전형 반도체층
25: 발광 구조물
29: 전극 패드
37: Ga-face 면
101: 성장 기판
102: 버퍼층
105: 방지층

Claims (20)

  1. 제1 전극층;
    상기 제1 전극층 상에 배치되고, 적어도 제1 도전형 반도체층, 상기 제1 도전형 반도체층 아래에 배치되는 활성층 및 상기 활성층 아래에 배치되는 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 전극층과 상기 발광 구조물 사이에 배치되는 제2 전극층;
    상기 제1 전극층과 상기 제2 전극층 사이에 배치되는 절연층;
    상기 제1 전극층 상에서 상기 발광 구조물과 상기 제2 전극층을 관통하도록 형성되는 복수의 리세스들; 및
    상기 제1 전극층을 상기 제1 도전형 반도체층에 전기적으로 연결시켜 주기 위해 상기 복수의 리세스 내에 각각 형성되는 도전층을 포함하고,
    상기 도전층은 상기 복수의 리세스 각각의 내측면 둘레를 따라 형성되고,
    상기 복수의 리세스 각각의 내에는, 상기 도전층에 의해 둘러싸이는 서브 리세스가 형성되고,
    상기 서브 리세스에 의해 상기 제1 전극층의 상면 일부분은 노출되는 발광 소자.
  2. 제1항에 있어서,
    상기 절연층은 상기 복수의 리세스들 각각에 형성되는 발광 소자.
  3. 제2항에 있어서,
    상기 절연층은 상기 복수의 리세스들 각각의 내에서 적어도 상기 제2 전극층, 상기 제2 도전형 반도체층 및 상기 활성층 상에 배치되는 발광 소자.
  4. 제2항에 있어서,
    상기 도전층은 상기 제1 도전형 반도체층의 측면 및 상기 절연층 상에 배치되는 발광 소자.
  5. 제2항에 있어서,
    상기 도전층은 상기 제1 전극층과 접촉되고 상기 복수의 리세스들 각각의 내의 상기 절연층을 경유하여 상기 제1 도전형 반도체층의 측면과 접촉되는 발광 소자.
  6. 제1항에 있어서,
    상기 도전층은, 상기 절연층의 측면, 상기 제1 도전형 반도체층의 측면과 접촉하는 제1 측면; 및 상기 제1 측면과 반대되는 제2 측면;을 포함하고,
    상기 제2 측면은 제1 광 추출 구조물을 포함하는 발광 소자.
  7. 제1항에 있어서,
    상기 복수의 리세스들 각각의 내에 배치되고, 상기 절연층의 측면 및 상기 제1 도전형 반도체층의 측면과 접촉하는 상기 도전층의 제1 측면과 반대되는 제2 측면 상에 배치되는 제2 광 추출 구조물을 더 포함하고,
    상기 제2 광 추출 구조물은 상기 도전층과 상이한 재질 또는 상기 도전층과 동일한 재질을 포함하는 발광 소자.
  8. 제7항에 있어서,
    상기 제2 광 추출 구조물은 도전 물질 및 절연 물질 중 하나인 발광 소자.
  9. 제1항에 있어서,
    상기 복수의 리세스들 각각은,
    상기 제1 도전형 반도체층의 상면으로부터 하부 방향으로 연장된 제2 리세스;
    적어도 상기 제2 리세스의 직경보다 큰 직경을 가지며, 상기 제2 리세스로부터 적어도 상기 활성층, 상기 제2 도전형 반도체층 및 상기 제2 전극층을 관통하도록 형성되는 제1 리세스를 포함하는 발광 소자.
  10. 제9항에 있어서,
    상기 제2 리세스에 의해 노출된 상기 제1 도전형 반도체층의 하면은 Ga-face 면인 발광 소자.
  11. 제10항에 있어서,
    상기 도전층은 상기 제1 도전형 반도체층의 Ga-face 면과 접촉되는 발광 소자.
  12. 삭제
  13. 제11항에 있어서,
    상기 도전층은, 상기 제1 리세스 내에 배치되고, 상기 절연층의 측면과 접촉하는 상기 도전층의 제1 측면; 및 상기 제1 측면과 반대되는 제2 측면;을 포함하고,
    상기 제2 측면은 제3 광 추출 구조물을 포함하는 발광 소자.
  14. 제11항에 있어서,
    상기 도전층은, 상기 제1 리세스 내에 배치되고, 상기 절연층의 측면과 접촉하는 제1 측면; 및 상기 제1 측면과 반대되는 제2 측면;을 포함하고,
    상기 제2 리세스에 의해 노출되는 상기 제1 도전형 반도체층의 측면 및 상기 도전층의 제2 측면 상에 배치되는 제4 광 추출 구조물을 포함하고,
    상기 제4 광 추출 구조물은 상기 도전층과 상이한 재질 또는 상기 도전층과 동일한 재질을 포함하는 발광 소자.
  15. 제1항에 있어서,
    상기 복수의 리세스들 각각의 직경은 1㎛ 내지 100㎛인 발광 소자.
  16. 제1항에 있어서,
    상기 도전층의 두께는 10 nm 내지 500nm인 발광 소자.
  17. 제1항에 있어서,
    상기 제2 전극층은 도전막, 반사막 및 확산막 중 적어도 하나 이상을 포함하는 발광 소자.
  18. 제1항에 있어서,
    상기 제1 도전형 반도체층의 상면은 제5 광 추출 구조물을 포함하는 발광 소자.
  19. 제1항 내지 제11항, 제13항 내지 제18항 중 어느 하나의 항에 있어서,
    상기 제2 전극층의 일부 영역 상에 배치되는 전극 패드; 및
    상기 제1 전극층 아래에 배치되는 지지 기판을 더 포함하는 발광 소자.
  20. 몸체;
    상기 몸체 상에 배치되고, 제1항 내지 제11항, 제13항 내지 제18항 중 어느 하나에 의한 발광 소자; 및
    상기 발광 소자를 둘러싸는 몰딩 부재를 포함하는 발광 소자 패키지.
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