KR102068964B1 - array substrate for liquid crystal display device and fabricating method of the same - Google Patents

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Abstract

본 발명은, 기판 상부에 동일 마스크 공정을 통해 게이트 배선과 게이트 전극 및 화소 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 및 화소 전극 상부에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부에 액티브층을 형성하는 단계와; 상기 액티브층 상부에 오믹 콘택층을 형성하는 단계와; 상기 오믹 콘택층 상부에 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극과 데이터 배선 상부에 보호막을 형성하는 단계와; 상기 보호막 상부에 상기 화소 전극에 대응하여 개구부를 가지는 공통 전극을 형성하는 단계를 포함하고, 상기 화소 전극은 인듐-갈륨-징크-옥사이드의 단일층 구조이고, 상기 게이트 배선과 게이트 전극은 인듐-갈륨-징크-옥사이드의 제1도전층과 금속물질의 제2도전층을 포함하는 액정표시장치용 어레이 기판 제조 방법을 제공한다.The present invention comprises the steps of forming a gate wiring, a gate electrode and a pixel electrode on the substrate through the same mask process; Forming a gate insulating layer on the gate wiring, the gate electrode, and the pixel electrode; Forming an active layer on the gate insulating layer; Forming an ohmic contact layer over the active layer; Forming a source and drain electrode and a data line on the ohmic contact layer; Forming a passivation layer on the source and drain electrodes and the data line; Forming a common electrode having an opening corresponding to the pixel electrode on the passivation layer, wherein the pixel electrode has a single layer structure of indium-gallium-zinc-oxide, and the gate wiring and the gate electrode are indium-gallium. A method of manufacturing an array substrate for a liquid crystal display device including a first conductive layer of zinc oxide and a second conductive layer of a metal material is provided.

Description

액정표시장치용 어레이 기판 및 그 제조 방법{array substrate for liquid crystal display device and fabricating method of the same}Array substrate for liquid crystal display device and method for manufacturing the same {array substrate for liquid crystal display device and fabricating method of the same}

본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 광시야각을 가지는 액정표시장치용 어레이 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device having a wide viewing angle and a manufacturing method thereof.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(liquid crystal display: LCD), 플라즈마표시장치(plasma display panel: PDP), 유기발광표시장치(organic light emitting diode: OLED)와 같은 여러 가지 평판표시장치(flat panel display: FPD)가 활용되고 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. Recently, liquid crystal display (LCD), plasma display panel (PDP), and organic light emitting diodes have been increasing. Various flat panel displays (FPDs), such as organic light emitting diodes (OLEDs), have been utilized.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 널리 사용되고 있다. Among these flat panel display devices, liquid crystal display devices are widely used because they have advantages of miniaturization, light weight, thinness, and low power driving.

일반적으로 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다. 이러한 액정표시장치는 휴대폰이나 멀티미디어장치와 같은 휴대용 기기부터 노트북 또는 컴퓨터 모니터 및 대형 텔레비전에 이르기까지 다양하게 적용된다. In general, a liquid crystal display device is formed by arranging two substrates on which electric field generating electrodes are formed so that the surfaces on which the two electrodes are formed face each other, injecting a liquid crystal material between the two substrates, and then applying a voltage to the two electrodes. By moving the liquid crystal molecules by an electric field, the device expresses an image by the transmittance of light that varies accordingly. The liquid crystal display device is applied to a variety of applications ranging from portable devices such as mobile phones and multimedia devices to notebook or computer monitors and large televisions.

이러한 액정표시장치는 하부 기판에 화소 전극이 형성되어 있고 상부 기판에 공통 전극이 형성되어 있는 구조로, 두 전극 사이에 걸리는 기판에 수직한 방향의 전기장, 즉, 수직 전계에 의해 액정 분자를 구동하는 방식이다. 이러한 수직 전계에 의한 액정표시장치는 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display device has a structure in which a pixel electrode is formed on a lower substrate and a common electrode is formed on an upper substrate. The liquid crystal display device drives liquid crystal molecules by an electric field in a direction perpendicular to the substrate applied between two electrodes, that is, a vertical electric field. That's the way. The liquid crystal display device by the vertical electric field is excellent in characteristics such as transmittance and aperture ratio.

그러나, 수직 전계에 의한 액정표시장치는 시야각이 좁은 단점을 가진다. 이러한 단점을 극복하기 위해, 기판에 평행한 방향의 전기장에 의해 액정 분자를 구동하는 횡전계방식(in-plane switching: IPS) 액정표시장치가 제안되었다. 횡전계방식 액정표시장치에서는 화소 전극과 공통 전극이 동일 기판 상에 엇갈리게 형성되어, 두 전극 사이에 기판에 대해 평행한 방향의 수평 전계가 유도된다. 따라서, 액정분자는 수평 전계에 의해 구동되어, 기판에 대해 평행한 방향으로 움직이며, 이러한 횡전계방식 액정표시장치는 향상된 시야각을 가진다.However, a liquid crystal display device having a vertical electric field has a narrow viewing angle. In order to overcome this disadvantage, an in-plane switching (IPS) liquid crystal display device for driving liquid crystal molecules by an electric field in a direction parallel to the substrate has been proposed. In the transverse electric field type liquid crystal display, the pixel electrode and the common electrode are alternately formed on the same substrate, so that a horizontal electric field in a direction parallel to the substrate is induced between the two electrodes. Accordingly, the liquid crystal molecules are driven by a horizontal electric field, and move in a direction parallel to the substrate. Such a transverse electric field type liquid crystal display device has an improved viewing angle.

하지만 이러한 횡전계방식 액정표시장치는 개구율 및 투과율이 낮은 단점이 있다. 따라서, 횡전계방식 액정표시장치의 단점을 개선하기 위하여, AH-IPS(advanced high performance in-plane switching: AH-IPS) 모드 액정표시장치가 제안되었다. However, such a transverse electric field type liquid crystal display has a low aperture ratio and low transmittance. Therefore, in order to improve the disadvantage of the transverse electric field type liquid crystal display device, an advanced high performance in-plane switching (AH-IPS) mode liquid crystal display device has been proposed.

도 1은 종래의 AH-IPS 모드 액정표시장치용 어레이 기판의 단면도로, 하나의 화소 영역을 도시한다. 1 is a cross-sectional view of a conventional array substrate for an AH-IPS mode liquid crystal display device, showing one pixel region.

도 1에 도시한 바와 같이, 기판(10) 상에 게이트 전극(45)이 형성되어 있고, 게이트 절연막(30)이 게이트 전극(45)을 덮고 있다. 게이트 전극(45) 상부의 게이트 절연막(30) 위에는 액티브층(48)이 형성되어 있으며, 그 위에 분리된 두 개의 패턴으로 이루어진 오믹 콘택층(49)이 형성되어 있다. As shown in FIG. 1, a gate electrode 45 is formed on the substrate 10, and the gate insulating film 30 covers the gate electrode 45. An active layer 48 is formed on the gate insulating layer 30 on the gate electrode 45, and an ohmic contact layer 49 formed of two patterns separated thereon is formed.

오믹 콘택층(49) 상부에는 소스 및 드레인 전극(55, 58)이 형성되어 있고, 소스 및 드레인 전극(55, 58)은 게이트 전극(45) 상부에서 이격되어 있다. 한편, 게이트 절연막(30) 상부에는 데이터 배선(51)이 형성되어 있다. Source and drain electrodes 55 and 58 are formed on the ohmic contact layer 49, and the source and drain electrodes 55 and 58 are spaced apart from the gate electrode 45. On the other hand, the data wiring 51 is formed on the gate insulating film 30.

데이터 배선(51)과 소스 및 드레인 전극(55, 58) 위에는 제1 보호막(50)이 형성되어 있으며, 제1 보호막(50)은 드레인 전극(58)을 노출하는 드레인 콘택홀(59)을 가진다. 제1 보호막(50) 위에는 화소 전극(60)이 형성되어 있다. 화소 전극(60)은 실질적으로 화소 영역에 대응하는 면적을 가지며, 드레인 콘택홀(59)을 통해 드레인 전극(58)과 접촉한다. 화소 전극(60) 상부에는 제2 보호막(70)이 형성되어 있고, 그 위에 공통 전극(75)이 형성되어 있다. 공통 전극(75)은 화소 전극(60) 상부에 다수의 개구부(op)를 가진다. A first passivation layer 50 is formed on the data line 51 and the source and drain electrodes 55 and 58, and the first passivation layer 50 has a drain contact hole 59 exposing the drain electrode 58. . The pixel electrode 60 is formed on the first passivation layer 50. The pixel electrode 60 has an area substantially corresponding to the pixel area, and contacts the drain electrode 58 through the drain contact hole 59. The second passivation layer 70 is formed on the pixel electrode 60, and the common electrode 75 is formed thereon. The common electrode 75 has a plurality of openings op over the pixel electrode 60.

이러한 구조의 어레이 기판을 포함하는 AH-IPS 모드 액정표시장치에서는, 화소 전극(60) 및 공통 전극(75)에 전압이 인가될 경우, 중첩하는 화소 전극(60)과 공통 전극(75) 사이에 기판(10)과 수직 및 수평한 전기장이 형성된다. 따라서, 전극(60, 75) 위에 위치하는 액정 분자까지도 모두 동작되므로, 횡전계방식 액정표시장치에 비해 향상된 투과율 및 개구율을 얻을 수 있다. In the AH-IPS mode liquid crystal display including the array substrate having such a structure, when a voltage is applied to the pixel electrode 60 and the common electrode 75, between the overlapping pixel electrode 60 and the common electrode 75. Electric fields perpendicular and horizontal to the substrate 10 are formed. Therefore, even the liquid crystal molecules positioned on the electrodes 60 and 75 are all operated, so that an improved transmittance and aperture ratio can be obtained as compared with the transverse electric field type liquid crystal display device.

그런데, AH-IPS 모드 액정표시장치에서는, 어레이 기판의 제조시 화소 전극(60)과 공통 전극(75)을 각각 패터닝하기 위한 마스크 공정이 필요하다. 따라서, 마스크 공정이 늘어나게 되어, 제조 시간 및 비용이 증가된다. 또한, 공정의 증가에 따라 불량 발생률이 높아지게 된다. By the way, in the AH-IPS mode liquid crystal display device, a mask process for patterning the pixel electrode 60 and the common electrode 75 is required in manufacturing the array substrate. Thus, the mask process is increased, thereby increasing the manufacturing time and cost. In addition, as the number of processes increases, the failure rate increases.

상기한 문제를 해결하기 위해, 본 발명은, 공정수를 줄여 제조 시간 및 비용을 절감할 수 있는 AH-IPS 모드 액정표시장치용 어레이 기판 및 그 제조 방법을 제공하는데 그 목적이 있다.In order to solve the above problems, an object of the present invention is to provide an array substrate for an AH-IPS mode liquid crystal display device and a method of manufacturing the same that can reduce the number of processes to reduce the manufacturing time and cost.

상기의 목적을 달성하기 위하여, 본 발명은 기판 상부에 동일 마스크 공정을 통해 게이트 배선과 게이트 전극 및 화소 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 및 화소 전극 상부에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부에 액티브층을 형성하는 단계와; 상기 액티브층 상부에 오믹 콘택층을 형성하는 단계와; 상기 오믹 콘택층 상부에 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극과 데이터 배선 상부에 보호막을 형성하는 단계와; 상기 보호막 상부에 상기 화소 전극에 대응하여 개구부를 가지는 공통 전극을 형성하는 단계를 포함하고, 상기 화소 전극은 인듐-갈륨-징크-옥사이드의 단일층 구조이고, 상기 게이트 배선과 게이트 전극은 인듐-갈륨-징크-옥사이드의 제1도전층과 금속물질의 제2도전층을 포함하는 액정표시장치용 어레이 기판 제조 방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a gate wiring, a gate electrode and a pixel electrode on the substrate through the same mask process; Forming a gate insulating layer on the gate wiring, the gate electrode, and the pixel electrode; Forming an active layer on the gate insulating layer; Forming an ohmic contact layer over the active layer; Forming a source and drain electrode and a data line on the ohmic contact layer; Forming a passivation layer on the source and drain electrodes and the data line; Forming a common electrode having an opening corresponding to the pixel electrode on the passivation layer, wherein the pixel electrode has a single layer structure of indium-gallium-zinc-oxide, and the gate wiring and the gate electrode are indium-gallium. A method of manufacturing an array substrate for a liquid crystal display device including a first conductive layer of zinc oxide and a second conductive layer of a metal material is provided.

상기 게이트 배선과 게이트 전극 및 화소 전극을 형성하는 단계는, 상기 기판 상에 제1도전물질층과 제2도전물질층을 차례로 형성하는 단계와; 상기 제2도전물질층 상부에 제1포토레지스트패턴과 상기 제1포토레지스트패턴보다 얇은 두께를 가지는 제2포토레지스트패턴을 형성하는 단계와; 상기 제1 및 제2포토레지스트패턴을 식각 마스크로 상기 제1도전물질층과 상기 제2도전물질층을 선택적으로 제거함으로써, 상기 제1포토레지스트패턴 하부에 각각은 상기 제1도전층과 상기 제2도전층을 포함하는 게이트 배선 및 게이트 전극을 형성하고, 상기 제2포토레지스트패턴 하부에 제1 및 제2도전패턴을 형성하는 단계와; 상기 제2포토레지스트패턴을 제거하여 상기 제2도전패턴을 노출하는 단계와; 상기 제2도전패턴을 제거하여 상기 화소 전극을 형성하는 단계와; 상기 제1포토레지스트패턴을 제거하는 단계를 포함한다.The forming of the gate wiring, the gate electrode, and the pixel electrode may include forming a first conductive material layer and a second conductive material layer on the substrate in sequence; Forming a first photoresist pattern and a second photoresist pattern having a thickness thinner than the first photoresist pattern on the second conductive material layer; By selectively removing the first conductive material layer and the second conductive material layer by using the first and second photoresist patterns as an etch mask, the first conductive layer and the first conductive layer are respectively disposed under the first photoresist pattern. Forming a gate wiring and a gate electrode including a second conductive layer, and forming first and second conductive patterns under the second photoresist pattern; Exposing the second conductive pattern by removing the second photoresist pattern; Removing the second conductive pattern to form the pixel electrode; And removing the first photoresist pattern.

상기 제1도전물질층과 상기 제2도전물질층은 단일 식각액을 이용한 습식 식각을 통해 선택적으로 제거된다.The first conductive material layer and the second conductive material layer are selectively removed by wet etching using a single etchant.

상기 제2도전패턴은 건식 식각을 통해 제거된다.The second conductive pattern is removed through dry etching.

상기 공통 전극은 인듐-갈륨-징크-옥사이드로 이루어지며, 상기 개구부는 상기 단일 식각액을 이용한 습식 식각을 통해 형성된다.The common electrode is made of indium-gallium-zinc-oxide, and the opening is formed through wet etching using the single etchant.

상기 보호막은 상기 드레인 전극과 상기 화소 전극을 노출하는 드레인 콘택홀을 포함하며, 상기 공통 전극을 형성하는 단계는 상기 드레인 콘택홀을 통해 상기 드레인 전극 및 상기 화소 전극과 접촉하는 연결패턴을 형성하는 단계를 포함한다.The passivation layer may include a drain contact hole exposing the drain electrode and the pixel electrode, and the forming of the common electrode may include forming a connection pattern contacting the drain electrode and the pixel electrode through the drain contact hole. It includes.

상기 액티브층과, 상기 오믹 콘택층, 그리고 상기 소스 및 드레인 전극과 데이터 배선은 동일 마스크 공정을 통해 형성된다.The active layer, the ohmic contact layer, the source and drain electrodes, and the data line are formed through the same mask process.

또한, 본 발명은, 기판과; 상기 기판 상부의 게이트 배선과 게이트 전극 및 화소 전극과; 상기 게이트 배선과 게이트 전극 및 화소 전극 상부의 게이트 절연막과; 상기 게이트 절연막 상부의 액티브층과; 상기 액티브층 상부의 오믹 콘택층과; 상기 오믹 콘택층 상부의 소스 및 드레인 전극과 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 상부의 보호막과; 상기 보호막 상부에 형성되고, 상기 화소 전극에 대응하여 개구부를 가지는 공통 전극을 포함하고, 상기 화소 전극은 인듐-갈륨-징크-옥사이드의 단일층 구조이고, 상기 게이트 배선과 게이트 전극은 인듐-갈륨-징크-옥사이드의 제1도전층과 금속물질의 제2도전층을 포함하는 액정표시장치용 어레이 기판을 제공한다.In addition, the present invention, the substrate; A gate wiring, a gate electrode, and a pixel electrode on the substrate; A gate insulating film on the gate wiring, the gate electrode, and the pixel electrode; An active layer on the gate insulating layer; An ohmic contact layer on the active layer; Source and drain electrodes and data lines on the ohmic contact layer; A passivation layer over the source and drain electrodes and the data line; A common electrode formed on the passivation layer, the common electrode having an opening corresponding to the pixel electrode, wherein the pixel electrode has a single layer structure of indium-gallium-zinc-oxide, and the gate wiring and the gate electrode are indium-gallium- An array substrate for a liquid crystal display device including a first conductive layer of zinc oxide and a second conductive layer of a metal material is provided.

상기 공통 전극은 인듐-갈륨-징크-옥사이드로 이루어진다.The common electrode is made of indium gallium zinc oxide.

상기 보호막은 상기 드레인 전극과 상기 화소 전극을 노출하는 드레인 콘택홀을 포함하며, 상기 보호막 상부에 상기 드레인 전극 및 상기 화소 전극과 접촉하는 연결패턴을 더 포함한다.The passivation layer may include a drain contact hole exposing the drain electrode and the pixel electrode, and further including a connection pattern on the passivation layer to contact the drain electrode and the pixel electrode.

본 발명에서는, 게이트 배선과 게이트 전극 및 화소 전극을 동일 공정을 통해 형성하고, 액티브층과 소스 및 드레인 전극, 그리고 데이터 배선을 동일 공정을 통해 형성하여, 4회의 마스크 공정을 통해 AH-IPS 모드 액정표시장치용 어레이 기판을 제조할 수 있다. 따라서, 제조 공정 및 제조 시간을 줄이고 제조 비용을 절감할 수 있다. In the present invention, the gate wiring, the gate electrode and the pixel electrode are formed through the same process, and the active layer, the source and drain electrodes, and the data wiring are formed through the same process, and the AH-IPS mode liquid crystal is performed through four mask processes. An array substrate for a display device can be manufactured. Therefore, it is possible to reduce the manufacturing process and manufacturing time and to reduce the manufacturing cost.

한편, 화소 전극을 인듐-갈륨-징크-옥사이드(IGZO)로 형성함으로써, 단일 식각액으로 게이트 배선과 게이트 전극 및 화소 전극을 형성하는데 있어, 구리와 IGZO의 식각비 차이를 줄일 수 있다. 따라서, 구리층 가장자리 밖으로 드러나는 IGZO의 테일 폭을 줄일 수 있어, 단락 불량을 방지하고 투과율 저하를 막을 수 있으며, 배선의 집적화가 가능하다. On the other hand, by forming the pixel electrode of indium gallium zinc oxide (IGZO), it is possible to reduce the difference in the etching ratio between copper and IGZO in forming the gate wiring, the gate electrode and the pixel electrode in a single etching solution. Therefore, the tail width of the IGZO exposed outside the edge of the copper layer can be reduced, preventing short circuit defects, preventing a decrease in transmittance, and integrating wiring.

또한, 인듐-틴-옥사이드(indium tin oxide)의 대체 물질로 IGZO를 사용하여 재료 수급의 안정화를 구현할 수 있다.In addition, it is possible to implement stabilization of supply and demand using IGZO as a substitute for indium tin oxide.

도 1은 종래의 AH-IPS 모드 액정표시장치용 어레이 기판의 단면도로, 하나의 화소 영역을 도시한다.
도 2는 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 평면도로, 하나의 화소 영역을 도시한다.
도 3은 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 제조 공정 중 각 단계에서 어레이 기판의 단면도이다.
도 5는 본 발명의 비교예에 따른 패턴의 주사전자현미경 사진이다.
도 6은 본 발명의 실시예에 따른 패턴의 주사전자현미경 사진이다. 1 is a cross-sectional view of a conventional array substrate for an AH-IPS mode liquid crystal display device, showing one pixel region.
2 is a plan view of an array substrate for an AH-IPS mode liquid crystal display according to an exemplary embodiment of the present invention, and shows one pixel area.
3 is a cross-sectional view of an array substrate for an AH-IPS mode liquid crystal display according to an exemplary embodiment of the present invention.
4A to 4H are cross-sectional views of the array substrate at each step of the manufacturing process of the array substrate for the AH-IPS mode liquid crystal display according to the embodiment of the present invention.
5 is a scanning electron micrograph of a pattern according to a comparative example of the present invention.
6 is a scanning electron micrograph of a pattern according to an embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 2는 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 평면도로, 하나의 화소 영역을 도시한다.2 is a plan view of an array substrate for an AH-IPS mode liquid crystal display according to an exemplary embodiment of the present invention, and shows one pixel area.

도 2에 도시한 바와 같이, 제1방향을 따라 연장되어 게이트 배선(122)이 형성되고, 제2방향을 따라 연장되어 데이터 배선(152)이 형성된다. 게이트 배선(122)과 데이터 배선(152)은 교차하여 화소영역을 정의한다.As shown in FIG. 2, the gate line 122 extends along the first direction and the data line 152 extends along the second direction. The gate line 122 and the data line 152 intersect to define a pixel area.

게이트 배선(122)과 데이터 배선(152)의 교차지점에는 게이트 배선(122) 및 데이터 배선(152)과 연결되는 박막 트랜지스터(Tr)가 형성된다. 박막 트랜지스터(Tr)는 게이트 전극(124)과 액티브층(142), 소스 전극(154) 및 드레인 전극(156)을 포함한다. 게이트 전극(124)은 게이트 배선(122)과 연결되고, 소스 전극(154)은 데이터 배선(152)과 연결되며, 드레인 전극(156)은 소스 전극(154)으로부터 이격되어 위치한다. 액티브층(142)은 게이트 전극(124)과 소스 및 드레인 전극(154, 156) 사이에 위치하며, 소스 전극(154)과 드레인 전극(156) 사이에 드러난 액티브층(142)은 박막 트랜지스터(Tr)의 채널이 된다. The thin film transistor Tr connected to the gate line 122 and the data line 152 is formed at an intersection point of the gate line 122 and the data line 152. The thin film transistor Tr includes a gate electrode 124, an active layer 142, a source electrode 154, and a drain electrode 156. The gate electrode 124 is connected to the gate line 122, the source electrode 154 is connected to the data line 152, and the drain electrode 156 is spaced apart from the source electrode 154. The active layer 142 is positioned between the gate electrode 124 and the source and drain electrodes 154 and 156. The active layer 142 exposed between the source electrode 154 and the drain electrode 156 is a thin film transistor Tr. ) Channel.

여기서, 소스 전극(154)은 U자 모양을 가지며 드레인 전극(156)은 막대 모양을 가지고 있어, 박막 트랜지스터(Tr)의 채널은 U자 모양을 가질 수 있다. 한편, 박막 트랜지스터(Tr)의 채널은 다양한 형태로 변형될 수 있다.Here, the source electrode 154 has a U shape and the drain electrode 156 has a rod shape, so that the channel of the thin film transistor Tr may have a U shape. Meanwhile, the channel of the thin film transistor Tr may be modified in various forms.

화소영역에는 판 형태의 투명한 화소 전극(126)이 형성되어 있으며, 화소 전극(126)은 연결패턴(176)을 통해 박막 트랜지스터(Tr)의 드레인 전극(156)과 전기 적으로 연결된다. A plate-shaped transparent pixel electrode 126 is formed in the pixel area, and the pixel electrode 126 is electrically connected to the drain electrode 156 of the thin film transistor Tr through the connection pattern 176.

화소영역을 포함하는 표시영역 전면에는 공통 전극(172)이 형성되어 화소 전극(126)과 중첩한다. 공통 전극(172)은 화소 전극(126) 상부에 서로 일정간격 이격하는 다수의 개구부(172a)를 포함한다. 여기서, 개구부(172a)는 제1방향을 따라 연장되고, 게이트 배선(122)에 대해 일정각을 가지고 기울어지며, 화소영역의 중앙을 중심으로 대칭인 구조를 가질 수 있다. 개구부(172a)는 V자 모양을 이룰 수 있다. 이러한 개구부(172a)의 모양 및 배치는 달라질 수 있다. The common electrode 172 is formed on the entire display area including the pixel area to overlap the pixel electrode 126. The common electrode 172 includes a plurality of openings 172a spaced apart from each other by a predetermined distance on the pixel electrode 126. The opening 172a may extend in the first direction, be inclined at a predetermined angle with respect to the gate line 122, and may have a symmetrical structure with respect to the center of the pixel area. The opening 172a may have a V shape. The shape and arrangement of the opening 172a may vary.

또한, 공통 전극(172)은 박막 트랜지스터(Tr) 및 연결패턴(176)에 대응하여 개구부를 가진다. In addition, the common electrode 172 has an opening corresponding to the thin film transistor Tr and the connection pattern 176.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 단면 구조에 대해 설명한다.Hereinafter, a cross-sectional structure of an array substrate for an AH-IPS mode liquid crystal display according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 단면도이다. 3 is a cross-sectional view of an array substrate for an AH-IPS mode liquid crystal display according to an exemplary embodiment of the present invention.

도 3에 도시한 바와 같이, 투명한 절연 기판(110) 상에 게이트 전극(124)이 형성된다. 게이트 전극(124)은 제1도전층(124a)과 제2도전층(124b)을 포함한다. 여기서, 제1도전층(124a)은 투명 도전물질인 인듐-갈륨-징크-옥사이드(indium gallium zinc oxide: IGZO)로 이루어지고, 제2도전층(124b)은 비교적 낮은 비저항을 가지는 금속물질로 이루어지며, 일례로, 구리(Cu) 또는 구리 합금으로 이루어질 수 있다. 제2도전층(124b)은 구리(Cu) 하부에 배리어층을 더 포함할 수 있으며, 일례로, 제2도전층(124b)은 하부의 몰리브덴-티타늄(MoTi)과 상부의 구리(Cu)로 이루어진 이중층 구조를 가질 수 있다. 도시하지 않았지만, 게이트 전극(124)과 연결되는 게이트 배선도 기판(110) 상에 형성된다.As shown in FIG. 3, a gate electrode 124 is formed on the transparent insulating substrate 110. The gate electrode 124 includes a first conductive layer 124a and a second conductive layer 124b. Here, the first conductive layer 124a is made of indium gallium zinc oxide (IGZO), which is a transparent conductive material, and the second conductive layer 124b is made of a metal material having a relatively low specific resistance. For example, it may be made of copper (Cu) or a copper alloy. The second conductive layer 124b may further include a barrier layer under the copper (Cu). For example, the second conductive layer 124b may be formed of molybdenum-titanium (MoTi) and copper (Cu). It may have a double layer structure. Although not shown, a gate wiring connected to the gate electrode 124 is also formed on the substrate 110.

한편, 기판(110)의 화소영역에는 화소 전극(126)이 형성된다. 화소 전극(126)은 게이트 전극(124)의 제1도전층(124a)과 동일한 물질인 인듐-갈륨-징크-옥사이드로 이루어진다. On the other hand, the pixel electrode 126 is formed in the pixel region of the substrate 110. The pixel electrode 126 is made of indium-gallium-zinc-oxide, which is the same material as the first conductive layer 124a of the gate electrode 124.

게이트 전극(124)과 화소 전극(126) 상부의 전면에는 무기절연물질로 이루어진 게이트 절연막(130)이 형성된다. 게이트 절연막(130)은 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어질 수 있다. A gate insulating layer 130 made of an inorganic insulating material is formed on the front surfaces of the gate electrode 124 and the pixel electrode 126. The gate insulating layer 130 may be made of silicon oxide (SiO 2 ) or silicon nitride (SiNx).

게이트 전극(124)에 대응하는 게이트 절연막(130) 상부에는 진성 비정질 실리콘(intrinsic amorphous silicon)의 액티브층(142)이 형성되고, 액티브층(142) 상부에는 불순물이 도핑된 비정질 실리콘(impurity-doped amorphous silicon)의 오믹 콘택층(144)이 형성된다. 오믹 콘택층(144)은 이격되어 있는 두 패턴을 포함한다.An active layer 142 of intrinsic amorphous silicon is formed on the gate insulating layer 130 corresponding to the gate electrode 124, and an impurity-doped amorphous silicon is formed on the active layer 142. An ohmic contact layer 144 of amorphous silicon is formed. The ohmic contact layer 144 includes two patterns spaced apart from each other.

오믹 콘택층(144) 상부에는 서로 이격된 소스 및 드레인 전극(154, 156)이 형성된다. 소스 및 드레인 전극(154, 156) 사이에는 액티브층(142)이 노출되며, 노출된 액티브층(142)은 박막 트랜지스터의 채널이 된다. Source and drain electrodes 154 and 156 spaced apart from each other are formed on the ohmic contact layer 144. The active layer 142 is exposed between the source and drain electrodes 154 and 156, and the exposed active layer 142 becomes a channel of the thin film transistor.

또한, 게이트 절연막(130) 상부에는 게이트 배선(도시하지 않음)과 교차하여 화소영역을 정의하는 데이터 배선(152)이 형성되고, 도시하지 않았지만, 데이터 배선(152)은 소스 전극(154)과 연결된다. 이때, 데이터 배선(152) 하부에는 반도체패턴(146)이 형성되며, 반도체패턴(146)은 액티브층(142) 및 오믹 콘택층(144)과 각각 동일한 물질로 이루어지는 제1 및 제2패턴(146a, 146b)을 포함한다. 도시하지 않았지만, 제1패턴(146a)은 액티브층(142)과 연결되고, 제2패턴(146b)은 오믹 콘택층(144)의 두 패턴 중 하나와 연결된다. In addition, a data line 152 defining a pixel region is formed on the gate insulating layer 130 to intersect with a gate line (not shown). Although not shown, the data line 152 is connected to the source electrode 154. do. In this case, a semiconductor pattern 146 is formed under the data line 152, and the semiconductor pattern 146 is formed of the same material as the active layer 142 and the ohmic contact layer 144, respectively. 146b). Although not illustrated, the first pattern 146a is connected to the active layer 142, and the second pattern 146b is connected to one of two patterns of the ohmic contact layer 144.

데이터 배선(152)과 소스 및 드레인 전극(154, 156)은 비교적 낮은 비저항을 가지는 금속물질로 이루어지며, 일례로, 알루미늄(Al), 구리(Cu), 크롬(Cr), 몰리브덴(Mo) 및 이들의 합금 중 하나 이상을 포함하는 단일층 또는 다중층 구조일 수 있다. The data line 152 and the source and drain electrodes 154 and 156 are made of a metal material having a relatively low specific resistance. For example, aluminum (Al), copper (Cu), chromium (Cr), molybdenum (Mo), and the like. It may be a single layer or a multilayer structure comprising one or more of these alloys.

다음, 데이터 배선(152)과 소스 및 드레인 전극(154, 156) 상부 전면에는 유기절연물질 또는 무기절연물질로 이루어진 보호막(160)이 형성된다. 보호막(160)은 게이트 절연막(130)과 함께 드레인 전극(156) 및 화소 전극(126)을 노출하는 드레인 콘택홀(160a)을 가진다. 보호막(160)은 산화실리콘(SiO2)이나 질화실리콘(SiNx)의 무기절연물질, 또는 벤조사이클로부텐(BCB)이나 포토아크릴(photo acryl)의 유기절연물질로 이루어질 수 있다. Next, a passivation layer 160 made of an organic insulating material or an inorganic insulating material is formed on the data wire 152 and the upper surfaces of the source and drain electrodes 154 and 156. The passivation layer 160 has a drain contact hole 160a exposing the drain electrode 156 and the pixel electrode 126 together with the gate insulating layer 130. The passivation layer 160 may be made of an inorganic insulating material of silicon oxide (SiO 2 ) or silicon nitride (SiNx), or an organic insulating material of benzocyclobutene (BCB) or photo acryl.

또한, 보호막(160) 상부에는 투명 도전물질로 이루어진 공통 전극(170)과 연결패턴(176)이 형성된다. 공통 전극(170)은 인듐-갈륨-징크-옥사이드(IGZO)로 이루어질 수 있다. 공통 전극(170)은 기판(110) 전면, 실질적으로 표시영역 전체에 형성되며, 화소 전극(126) 상부에 다수의 개구부(172a)를 가진다. 연결패턴(176)을 드레인 콘택홀(160a)을 통해 드레인 전극(156) 및 화소 전극(126)과 접촉하여, 드레인 전극(156)과 화소 전극(126)을 전기적으로 연결한다. In addition, the common electrode 170 and the connection pattern 176 made of a transparent conductive material are formed on the passivation layer 160. The common electrode 170 may be made of indium gallium zinc oxide (IGZO). The common electrode 170 is formed on the entire surface of the substrate 110 and substantially the entire display area, and has a plurality of openings 172a on the pixel electrode 126. The connection pattern 176 is in contact with the drain electrode 156 and the pixel electrode 126 through the drain contact hole 160a to electrically connect the drain electrode 156 and the pixel electrode 126.

이러한 본 발명의 AH-IPS 모드 액정표시장치용 어레이 기판은 4회의 마스크 공정을 통해 제조될 수 있다.The array substrate for the AH-IPS mode liquid crystal display device of the present invention can be manufactured through four mask processes.

도 4a 내지 도 4h는 본 발명의 실시예에 따른 AH-IPS 모드 액정표시장치용 어레이 기판의 제조 공정 중 각 단계에서 어레이 기판의 단면도이다. 4A to 4H are cross-sectional views of the array substrate at each step of the manufacturing process of the array substrate for the AH-IPS mode liquid crystal display according to the embodiment of the present invention.

도 4a에 도시한 바와 같이, 유리나 플라스틱과 같은 투명한 절연 기판(110) 상에 제1 및 제2도전물질을 스퍼터링(sputtering) 등의 방법으로 증착하여 제1도전물질층(120a)과 제2도전물질층(120b)을 순차적으로 형성한다. 여기서, 제1도전물질층(120a)은 인듐-갈륨-징크-옥사이드(indium gallium zinc oxide: IGZO)로 이루어지고, 제2도전물질층(120b)은 비교적 낮은 비저항을 가지는 금속물질로 이루어지며, 일례로, 구리(Cu) 또는 구리 합금으로 이루어질 수 있다. 한편, 제2도전물질층(120b)은 구리(Cu) 하부에 배리어층을 더 포함할 수 있으며, 일례로, 하부의 몰리브덴-티타늄(MoTi)과 상부의 구리(Cu)로 이루어진 이중층 구조를 가질 수 있다.As shown in FIG. 4A, the first and second conductive materials are deposited on a transparent insulating substrate 110 such as glass or plastic by sputtering or the like to form the first conductive material layer 120a and the second conductive material. The material layer 120b is sequentially formed. Here, the first conductive material layer 120a is made of indium gallium zinc oxide (IGZO), and the second conductive material layer 120b is made of a metal material having a relatively low specific resistance. For example, it may be made of copper (Cu) or a copper alloy. Meanwhile, the second conductive material layer 120b may further include a barrier layer under the copper (Cu). For example, the second conductive material layer 120b may have a double layer structure including molybdenum-titanium (MoTi) and copper (Cu). Can be.

다음, 도 4b에 도시한 바와 같이, 제2도전물질층(120b) 상부에 포토레지스트를 도포하여 포토레지스트층(도시하지 않음)을 형성하고, 포토레지스트층 상부에 포토마스크(도시하지 않음)를 배치하여 포토마스크를 통해 포토레지스트층을 노광한 후, 노광된 포토레지스트층을 현상하여 제1포토레지스트패턴(192)과 제2포토레지스트패턴(194)을 형성한다. 이때, 제2포토레지스트패턴(194)은 제1포토레지스트패턴(192)보다 얇은 두께를 가진다.Next, as shown in FIG. 4B, a photoresist is formed on the second conductive material layer 120b to form a photoresist layer (not shown), and a photomask (not shown) is formed on the photoresist layer. After the photoresist layer is exposed through the photomask, the exposed photoresist layer is developed to form the first photoresist pattern 192 and the second photoresist pattern 194. In this case, the second photoresist pattern 194 has a thickness thinner than that of the first photoresist pattern 192.

여기서, 도시하지 않았지만, 포토마스크는 광차단부와 광투과부 및 광반투과부를 포함하며, 광차단부는 제1포토레지스트패턴(192)에 대응하고 광반투과부는 제2포토레지스트패턴(194)에 대응하며, 광투과부는 제1 및 제2포토레지스트패턴(192, 194)을 제외한 영역에 대응한다. Here, although not shown, the photomask includes a light blocking portion, a light transmitting portion, and a light semitransmissive portion, the light blocking portion corresponding to the first photoresist pattern 192, and the light semitransmissive portion corresponding to the second photoresist pattern 194. The light transmitting part corresponds to an area except for the first and second photoresist patterns 192 and 194.

다음, 도 4c에 도시한 바와 같이, 제1 및 제2포토레지스트패턴(192, 194)을 식각 마스크로 제1 및 제2도전물질층(도 4b의 120a, 120b)을 선택적으로 제거하여 제1포토레지스트패턴(192) 하부의 제1도전층(124a) 및 제2도전층(124b)을 포함하는 게이트 전극(124)과 제2포토레지스트패턴(194) 하부의 제1 및 제2도전패턴(126a, 126b)을 형성한다. 여기서, 제1 및 제2도전물질층(도 4b의 120a, 120b)은 단일 식각액을 이용한 습식 식각을 통해 제거될 수 있으며, 단일 식각액에 의해 제1 및 제2도전물질층(도 4b의 120a, 120b)을 모두 제거할 수 있다. Next, as illustrated in FIG. 4C, the first and second conductive material layers (120a and 120b of FIG. 4B) may be selectively removed using the first and second photoresist patterns 192 and 194 as an etching mask. The gate electrode 124 including the first conductive layer 124a and the second conductive layer 124b under the photoresist pattern 192 and the first and second conductive patterns under the second photoresist pattern 194 ( 126a, 126b). Here, the first and second conductive material layers 120a and 120b of FIG. 4B may be removed through wet etching using a single etchant, and the first and second conductive material layers 120a and 4B of a single etchant. 120b) can be removed.

이때, 단일 식각액은 산화제인 과산화수소(H2O2)와, 킬레이트 시약(chelating agent)으로 과산화수소의 분해를 억제하기 위한 카르복실아민(C6H10N2O5)과, 부식억제제(inhibitor)인 아미노테트라졸(CH3N5)을 포함하며, 에칭제(etching agent)로 칼륨(K)과 질산(HNO3) 및 플루오르화물 중 둘 이상을 포함할 수 있다. 또한, 단일 식각액은 기판(110)의 손상을 억제하기 위한 첨가제(additive)와, 처리매수능력을 향상시키기 위한 과산화수소 안정제를 더 포함할 수도 있다. 여기서, 과산화수소는 8,0 내지 18.0wt%, 카르복실아민은 0.9 내지 1.5wt%, 아미노테트라졸은 0.1 내지 0.5wt%, 칼륨은 0.5 내지 2.0wt%, 질산은 0.0 내지 1.5wt%, 플루오르화물은 0.25 내지 0.50wt%, 첨가제는 0.00 내지 0.40wt, 그리고 과산화수소 안정제는 0.30 내지 1.00wt%일 수 있으며, 단일 식각액은 잔량을 물을 더 포함한다.At this time, the single etching solution is hydrogen peroxide (H 2 O 2 ), an oxidizing agent, carboxylamine (C 6 H 10 N 2 O 5 ) to inhibit the decomposition of hydrogen peroxide with a chelating agent (chelating agent), corrosion inhibitor (inhibitor) Phosphorus aminotetrazole (CH 3 N 5 ), and may include at least two of potassium (K), nitric acid (HNO 3 ) and fluoride as an etching agent (etching agent). In addition, the single etchant may further include an additive for suppressing damage to the substrate 110 and a hydrogen peroxide stabilizer for improving the treatment capability. Here, hydrogen peroxide is 8,0 to 18.0wt%, carboxylamine is 0.9 to 1.5wt%, aminotetrazole is 0.1 to 0.5wt%, potassium is 0.5 to 2.0wt%, nitric acid is 0.0 to 1.5wt%, fluoride is 0.25 To 0.50 wt%, the additive may be 0.00 to 0.40 wt%, and the hydrogen peroxide stabilizer may be 0.30 to 1.00 wt%, and the single etchant further includes water remaining.

이어, 도 4d에 도시한 바와 같이, 제2포토레지스트패턴(도 4c의 194)을 애싱 방법을 통해 제거하여 제2도전패턴(126b)을 노출한다. 이때, 제1포토레지스트패턴(192)도 부분적으로 제거되어 두께가 얇아지며, 그 폭도 줄어들어 게이트 전극(124)의 제2도전층(124b) 가장자리가 노출될 수 있다. 4D, the second photoresist pattern 194 of FIG. 4C is removed through the ashing method to expose the second conductive pattern 126b. In this case, the first photoresist pattern 192 may be partially removed to reduce the thickness thereof, and the width thereof may be reduced to expose the edge of the second conductive layer 124b of the gate electrode 124.

다음, 도 4e에 도시한 바와 같이, 노출된 제2도전패턴(도 4d의 126b)을 제거하여 제1도전패턴(도 4d의 126a)을 노출하고, 노출된 제1도전패턴(도 4d의 126a)은 화소 전극(126)이 된다. 이때, 제2도전패턴(도 4d의 126b)은 건식식각 방법으로 제거될 수 있다. 한편, 제1포토레지스트패턴(도 4d의 192) 하부의 제2도전층(124b)의 가장자리도 제거되어 제2도전층(124b)의 폭은 제1도전층(124a)의 폭보다 작을 수 있다. Next, as shown in FIG. 4E, the exposed second conductive pattern (126b of FIG. 4D) is removed to expose the first conductive pattern (126a of FIG. 4D), and the exposed first conductive pattern (126a of FIG. 4D). ) Becomes the pixel electrode 126. In this case, the second conductive pattern 126b of FIG. 4D may be removed by a dry etching method. Meanwhile, the edge of the second conductive layer 124b under the first photoresist pattern 192 of FIG. 4D may also be removed so that the width of the second conductive layer 124b may be smaller than the width of the first conductive layer 124a. .

이어, 제1포토레지스트패턴(도 4d의 192)를 제거하여 게이트 전극(124)의 제2도전층(124b)을 노출한다. Next, the first photoresist pattern 192 of FIG. 4D is removed to expose the second conductive layer 124b of the gate electrode 124.

따라서, 제1 마스크 공정을 통해 IGZO의 제1도전층(124a) 및 금속물질의 제2도전층(124b)을 포함하는 게이트 전극(124)과 IGZO로 이루어진 화소 전극(126)을 형성한다. Accordingly, the gate electrode 124 including the first conductive layer 124a of IGZO and the second conductive layer 124b of metal material and the pixel electrode 126 made of IGZO are formed through the first mask process.

다음, 도 4f에 도시한 바와 같이, 게이트 전극(124)과 화소 전극(126) 상부 전면에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 플라즈마를 이용한 화학기상증착(chemical vapor deposition: CVD) 방법을 통해 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 형성될 수 있다. Next, as illustrated in FIG. 4F, the gate insulating layer 130 is formed on the entire upper surface of the gate electrode 124 and the pixel electrode 126. The gate insulating layer 130 may be formed by depositing silicon oxide (SiO 2 ) or silicon nitride (SiNx) through a chemical vapor deposition (CVD) method using plasma.

이어, 게이트 절연막(130) 상부에 제1반도체층(도시하지 않음)과 제2반도체층(도시하지 않음)을 차례로 형성하고, 제2반도체층 상부에 제3도전물질층(도시하지 않음)을 형성한 후, 광차단부와 광투과부 및 광반투과부를 포함하는 포토마스크를 이용한 제2 마스크 공정을 통해 제3도전물질층과 제1 및 제2반도체층을 선택적으로 패터닝하여 액티브층(142)과 오믹 콘택층(144), 소스 전극(154), 드레인 전극(156) 그리고 데이터 배선(152)을 형성한다. 이때, 데이터 배선(152) 하부에는 제1 및 제2패턴(146a, 146b)을 포함하는 반도체패턴(146)이 형성되는데, 제1패턴(146a)은 액티브층(142)과 동일 물질로 이루어지고, 제2패턴(146b)은 오믹 콘택층(144)과 동일 물질로 이루어진다. Subsequently, a first semiconductor layer (not shown) and a second semiconductor layer (not shown) are sequentially formed on the gate insulating layer 130, and a third conductive material layer (not shown) is formed on the second semiconductor layer. After the formation, the third conductive material layer and the first and second semiconductor layers are selectively patterned through a second mask process using a photomask including a light blocking portion, a light transmitting portion, and a light semitransmissive portion to form an active layer 142 and The ohmic contact layer 144, the source electrode 154, the drain electrode 156, and the data line 152 are formed. In this case, the semiconductor pattern 146 including the first and second patterns 146a and 146b is formed under the data line 152, and the first pattern 146a is made of the same material as the active layer 142. The second pattern 146b is made of the same material as the ohmic contact layer 144.

제1반도체층과 제2반도체층은 플라즈마를 이용한 CVD 방법을 이용하여 진성 비정질 실리콘과 불순물을 포함하는 비정질 실리콘을 각각 증착함으로써 형성될 수 있고, 제3도전물질층은 금속물질을 스퍼터링 방법으로 증착함으로써 형성될 수 있다. The first semiconductor layer and the second semiconductor layer may be formed by depositing intrinsic amorphous silicon and amorphous silicon including impurities using a CVD method using plasma, and the third conductive material layer is deposited by sputtering a metal material. It can be formed by.

액티브층(142)과 반도체패턴(146)은 그 가장자리가 노출되어 있을 수 있으며, 소스 및 드레인 전극(154, 156) 사이의 액티브층(142) 부분은 그 상부가 일부 제거되어 다른 부분보다 얇은 두께를 가질 수 있다. Edges of the active layer 142 and the semiconductor pattern 146 may be exposed, and a portion of the active layer 142 between the source and drain electrodes 154 and 156 may have a thickness thinner than that of other portions due to a part of which is removed. It can have

다음, 도 4g에 도시한 바와 같이, 소스 및 드레인 전극(154, 156)과 데이터 배선(152) 상부 전면에 보호막(160)을 형성하고, 제3 마스크 공정을 통해 게이트 절연막(130)과 함께 보호막(160)을 선택적으로 식각하여 드레인 전극(156) 및 화소 전극(126)을 노출하는 드레인 콘택홀(160a)을 형성한다. 보호막(160)은 플라즈마를 이용한 CVD 방법을 통해 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 벤조사이클로부텐(benzocyclobutene: BCB) 또는 포토 아크릴(photo-acryl)과 같은 유기절연물질을 도포(coating)함으로써 형성할 수 있다.Next, as shown in FIG. 4G, the passivation layer 160 is formed on the entire upper surface of the source and drain electrodes 154 and 156 and the data line 152, and the passivation layer together with the gate insulating layer 130 through the third mask process. Selectively etching 160 may form a drain contact hole 160a exposing the drain electrode 156 and the pixel electrode 126. The protective layer 160 may deposit silicon oxide (SiO 2 ) or silicon nitride (SiNx) through a CVD method using plasma, or may form an organic insulating material such as benzocyclobutene (BCB) or photo-acryl. It can form by coating.

이어, 도 4h에 도시한 바와 같이, 보호막(160) 상부에 투명 도전물질로 제4도전물질층(도시하지 않음)을 형성한 후, 제4 마스크 공정을 통해 제4도전물질층을 선택적으로 패터닝하여 공통 전극(172)과 연결패턴(176)을 형성한다. 제4도전물질층은 인듐-갈륨-징크-옥사이드(IGZO)를 스퍼터링 방법으로 증착하여 형성될 수 있으며, 앞서 언급한 단일 식각액을 통해 패터닝될 수 있다. 공통 전극(172)은 기판(110) 전면, 실질적으로 표시영역 전체에 형성되며, 화소 전극(126) 상부에 다수의 개구부(172a)를 가진다. 연결패턴(176)은 공통 전극(172)과 이격되어 드레인 콘택홀(160a)을 통해 드레인 전극(156) 및 화소 전극(126)과 접촉하여 드레인 전극(156)과 화소 전극(126)을 전기적으로 연결한다. Subsequently, as shown in FIG. 4H, a fourth conductive material layer (not shown) is formed of the transparent conductive material on the passivation layer 160, and then the fourth conductive material layer is selectively patterned through a fourth mask process. The common electrode 172 and the connection pattern 176 are formed. The fourth conductive material layer may be formed by depositing indium-gallium-zinc-oxide (IGZO) by a sputtering method, and may be patterned through the aforementioned single etchant. The common electrode 172 is formed on the entire surface of the substrate 110 and substantially the entire display area, and has a plurality of openings 172a on the pixel electrode 126. The connection pattern 176 is spaced apart from the common electrode 172 to contact the drain electrode 156 and the pixel electrode 126 through the drain contact hole 160a to electrically connect the drain electrode 156 and the pixel electrode 126. Connect.

따라서, 본 발명에서는 4회의 마스크 공정을 통해 AH-IPS 모드 액정표시장치용 어레이 기판을 제조함으로써, 제조 공정 및 제조 시간을 줄이고 제조 비용을 절감할 수 있다. Therefore, in the present invention, by manufacturing the array substrate for the AH-IPS mode liquid crystal display device through four mask processes, it is possible to reduce the manufacturing process, manufacturing time and manufacturing cost.

이때, 단일 식각액으로 화소 전극(126)과 게이트 전극(124)을 형성하는데 있어서, 화소 전극(126)을 인듐-갈륨-징크-옥사이드(IGZO)로 형성하는데, 인듐-갈륨-징크-옥사이드(IGZO)는 인듐-틴-옥사이드(indium tin oxide: ITO)보다 단일 식각액에 대한 식각비(etch rate)가 높다. 따라서, 인듐-갈륨-징크-옥사이드(IGZO)는 구리와의 식각비 차이가 작아 구리층 가장자리로 나타나는 테일(tail) 폭을 줄일 수 있다. 이에 대해, 도 5와 도 6을 참조하여 설명한다.In this case, in forming the pixel electrode 126 and the gate electrode 124 using a single etchant, the pixel electrode 126 is formed of indium-gallium-zinc-oxide (IGZO). ) Has a higher etch rate for a single etchant than indium tin oxide (ITO). Accordingly, indium-gallium-zinc-oxide (IGZO) has a small difference in etching ratio from copper, thereby reducing tail width appearing at the edge of the copper layer. This will be described with reference to FIGS. 5 and 6.

도 5는 본 발명의 비교예에 따른 패턴의 주사전자현미경(scanning electron microscope: SEM) 사진으로, ITO층과 구리층을 단일 식각액으로 식각한 패턴의 단면을 도시한 것이고, 도 6은 본 발명의 실시예에 따른 패턴의 주사전자현미경 사진으로, IGZO층과 몰리브덴-티타늄층 및 구리층을 단일 식각액으로 식각한 패턴의 단면을 도시한 것이다. 비교예에서, ITO층은 약 400Å, 구리층은 약 3000Å의 두께를 가지며, 실시예에서, IGZO층은 약 600Å, 몰리브데-티타늄층은 약 300Å, 구리층은 약 3500Å의 두께를 가진다. FIG. 5 is a scanning electron microscope (SEM) photograph of a pattern according to a comparative example of the present invention, and illustrates a cross section of a pattern obtained by etching an ITO layer and a copper layer with a single etchant, and FIG. Scanning electron micrograph of the pattern according to the embodiment, showing the cross-section of the pattern etched IGZO layer, molybdenum-titanium layer and copper layer in a single etchant. In a comparative example, the ITO layer has a thickness of about 400 mm 3, the copper layer is about 3000 mm 3, and in an embodiment, the IGZO layer is about 600 mm 3, the molybdenum-titanium layer is about 300 mm 3 and the copper layer is about 3500 mm 3.

도 5에 도시한 바와 같이, 구리에 비해 ITO는 단일 식각액에 대한 식각 속도가 느리므로, 이러한 식각비 차이에 의해 구리층의 가장자리 밖으로 ITO층의 테일(TA1)이 생긴다. 이러한 ITO층의 테일(TA1)은 약 0.4㎛이며, ITO층의 테일(TA2)은 약 0.7㎛까지 나타난다. 이러한 ITO층의 테일(TA1)은 인접한 패턴과의 접촉을 유발하여 단락 불량이 발생할 수 있으며, 투과율을 저하시킨다. As shown in FIG. 5, since ITO has a lower etching rate for a single etchant than copper, a tail TA1 of the ITO layer is formed outside the edge of the copper layer due to the difference in etching ratio. The tail TA1 of the ITO layer is about 0.4 µm, and the tail TA2 of the ITO layer appears up to about 0.7 µm. The tail TA1 of the ITO layer may cause contact with an adjacent pattern, resulting in short circuit failure, and lowering transmittance.

반면, 도 6에 도시한 바와 같이, ITO에 비해 IGZO는 단일 식각액에 대한 식각속도가 빨라 IGZO와 구리는 식각비 차이가 적다. 이러한 식각비 차이에 의해 구리층의 가장자리 밖으로 드러나는 IGZO층의 테일(TA2)은 약 0.2㎛ 이내가 된다. 따라서, IGZO층의 테일(TA2) 면적을 줄여 단락 불량을 방지할 수 있으며 투과율 저하를 막을 수 있다.On the other hand, as shown in Figure 6, compared with ITO IGZO has a faster etching rate for a single etchant, IGZO and copper has a smaller etching ratio difference. Due to this difference in etching ratio, the tail TA2 of the IGZO layer exposed outside the edge of the copper layer is within about 0.2 μm. Therefore, shortage defects can be prevented by reducing the area of the tail TA2 of the IGZO layer, and a decrease in transmittance can be prevented.

본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The present invention is not limited to the above embodiments, and various changes and modifications can be made without departing from the spirit of the present invention.

110: 기판 124: 게이트 전극
126: 화소 전극 130: 게이트 절연막
142: 액티브층 144: 오믹 콘택층
146: 반도체패턴 152: 데이터 배선
154: 소스 전극 156: 드레인 전극
160: 보호막 160a: 드레인 콘택홀
172: 공통 전극 172a: 개구부
176: 연결패턴110: substrate 124: gate electrode
126: pixel electrode 130: gate insulating film
142: active layer 144: ohmic contact layer
146: semiconductor pattern 152: data wiring
154: source electrode 156: drain electrode
160: protective film 160a: drain contact hole
172: common electrode 172a: opening
176: connection pattern

Claims (7)

기판 상부에 동일 마스크 공정을 통해 게이트 배선과 게이트 전극 및 화소 전극을 형성하는 단계와;
상기 게이트 배선과 게이트 전극 및 화소 전극 상부에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상부에 액티브층을 형성하는 단계와;
상기 액티브층 상부에 오믹 콘택층을 형성하는 단계와;
상기 오믹 콘택층 상부에 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와;
상기 소스 및 드레인 전극과 데이터 배선 상부에 보호막을 형성하는 단계와;
상기 보호막 상부에 상기 화소 전극에 대응하여 개구부를 가지는 공통 전극을 형성하는 단계
를 포함하고,
상기 화소 전극은 인듐-갈륨-징크-옥사이드의 단일층 구조이고, 상기 게이트 배선과 게이트 전극은 인듐-갈륨-징크-옥사이드의 제1도전층과 금속물질의 제2도전층을 포함하며,
상기 제1도전층은 상기 제2도전층의 가장자리 밖으로 드러나는 테일을 가지고,
상기 게이트 배선과 게이트 전극 및 화소 전극을 형성하는 단계는, 제1도전물질층과 제2도전물질층을 단일 식각액을 이용한 습식 식각을 통해 선택적으로 제거하는 단계를 포함하며,
상기 단일 식각액은 8.0 내지 18.0wt%의 과산화수소와, 0.9 내지 1.5wt%의 카르복실아민, 0.1 내지 0.5wt%의 아미노테트라졸, 0.5 내지 2.0wt%의 칼륨, 0 보다 크고 1.5wt% 이하의 질산 및 0.25 내지 0.50wt%의 플루오르화물을 포함하며, 잔량의 물을 더 포함하는 액정표시장치용 어레이 기판 제조 방법.
Forming a gate wiring, a gate electrode, and a pixel electrode on the substrate through the same mask process;
Forming a gate insulating layer on the gate wiring, the gate electrode, and the pixel electrode;
Forming an active layer on the gate insulating layer;
Forming an ohmic contact layer over the active layer;
Forming a source and drain electrode and a data line on the ohmic contact layer;
Forming a passivation layer on the source and drain electrodes and the data line;
Forming a common electrode having an opening on the passivation layer to correspond to the pixel electrode;
Including,
The pixel electrode has a single layer structure of indium-gallium-zinc-oxide, and the gate wiring and the gate electrode include a first conductive layer of indium-gallium-zinc-oxide and a second conductive layer of a metal material.
The first conductive layer has a tail that is exposed outside the edge of the second conductive layer,
The forming of the gate wiring, the gate electrode, and the pixel electrode may include selectively removing the first conductive material layer and the second conductive material layer by wet etching using a single etching solution.
The single etchant comprises 8.0 to 18.0 wt% hydrogen peroxide, 0.9 to 1.5 wt% carboxyamine, 0.1 to 0.5 wt% aminotetrazole, 0.5 to 2.0 wt% potassium, greater than 0 and up to 1.5 wt% nitric acid And 0.25 to 0.50 wt% of fluoride, and further comprising a residual amount of water.
제1항에 있어서,
상기 게이트 배선과 게이트 전극 및 화소 전극을 형성하는 단계는,
상기 기판 상에 상기 제1도전물질층과 상기 제2도전물질층을 차례로 형성하는 단계와;
상기 제2도전물질층 상부에 제1포토레지스트패턴과 상기 제1포토레지스트패턴보다 얇은 두께를 가지는 제2포토레지스트패턴을 형성하는 단계와;
상기 제1 및 제2포토레지스트패턴을 식각 마스크로 상기 제1도전물질층과 상기 제2도전물질층을 선택적으로 제거함으로써, 상기 제1포토레지스트패턴 하부에 각각은 상기 제1도전층과 상기 제2도전층을 포함하는 게이트 배선 및 게이트 전극을 형성하고, 상기 제2포토레지스트패턴 하부에 제1 및 제2도전패턴을 형성하는 단계와;
상기 제2포토레지스트패턴을 제거하여 상기 제2도전패턴을 노출하는 단계와;
상기 제2도전패턴을 제거하여 상기 화소 전극을 형성하는 단계와;
상기 제1포토레지스트패턴을 제거하는 단계
를 포함하는 액정표시장치용 어레이 기판 제조 방법.
The method of claim 1,
Forming the gate line, the gate electrode, and the pixel electrode,
Sequentially forming the first conductive material layer and the second conductive material layer on the substrate;
Forming a first photoresist pattern and a second photoresist pattern having a thickness thinner than the first photoresist pattern on the second conductive material layer;
By selectively removing the first conductive material layer and the second conductive material layer by using the first and second photoresist patterns as etch masks, the first conductive layer and the first conductive layer are respectively disposed under the first photoresist pattern. Forming a gate wiring and a gate electrode including a second conductive layer, and forming first and second conductive patterns under the second photoresist pattern;
Exposing the second conductive pattern by removing the second photoresist pattern;
Removing the second conductive pattern to form the pixel electrode;
Removing the first photoresist pattern
Array substrate manufacturing method for a liquid crystal display device comprising a.
제2항에 있어서,
상기 제2도전패턴은 건식 식각을 통해 제거되는 액정표시장치용 어레이 기판 제조 방법.
The method of claim 2,
And the second conductive pattern is removed by dry etching.
제2항에 있어서,
상기 공통 전극은 인듐-갈륨-징크-옥사이드로 이루어지며, 상기 개구부는 상기 단일 식각액을 이용한 습식 식각을 통해 형성되는 액정표시장치용 어레이 기판 제조 방법.
The method of claim 2,
The common electrode may be formed of indium-gallium-zinc-oxide, and the opening may be formed by wet etching using the single etching solution.
제2항에 있어서,
상기 보호막은 상기 드레인 전극과 상기 화소 전극을 노출하는 드레인 콘택홀을 포함하며, 상기 공통 전극을 형성하는 단계는 상기 드레인 콘택홀을 통해 상기 드레인 전극 및 상기 화소 전극과 접촉하는 연결패턴을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판 제조 방법.
The method of claim 2,
The passivation layer may include a drain contact hole exposing the drain electrode and the pixel electrode, and the forming of the common electrode may include forming a connection pattern contacting the drain electrode and the pixel electrode through the drain contact hole. Array substrate manufacturing method for a liquid crystal display device comprising a.
제1항에 있어서,
상기 제2도전층은 몰리브덴-티타늄의 하부층과 구리 또는 구리합금의 상부층으로 이루어진 이중층 구조를 가지며, 상기 제1도전층의 두께는 상기 하부층의 두께보다 크고 상기 상부층의 두께보다 작은 액정표시장치용 어레이 기판 제조 방법.
The method of claim 1,
The second conductive layer has a double layer structure consisting of a lower layer of molybdenum-titanium and an upper layer of copper or copper alloy, and the thickness of the first conductive layer is greater than the thickness of the lower layer and smaller than the thickness of the upper layer. Substrate manufacturing method.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 액티브층과, 상기 오믹 콘택층, 그리고 상기 소스 및 드레인 전극과 데이터 배선은 동일 마스크 공정을 통해 형성되는 액정표시장치용 어레이 기판 제조 방법.The method according to any one of claims 1 to 6,
And the active layer, the ohmic contact layer, the source and drain electrodes, and the data wiring are formed through the same mask process.
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