KR102057040B1 - 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법 - Google Patents

적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법 Download PDF

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Abstract

내부전극층과 외부전극과의 접속성이 안정된 적층 세라믹 콘덴서를 제공하는 것.
적층된 복수의 세라믹층과 복수의 내부전극층을 가지고, 복수의 상기 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 대략 직방체 형상의 적층체와, 상기 노출 영역을 덮는 외부전극을 포함하며, 상기 외부전극의 적어도 1개는 저항 부착 외부전극이고, 상기 내부전극층은 제1의 내부전극층과, 상기 제1의 내부전극층과 적층 방향에서 대향하는 제2의 내부전극층을 가지고, 상기 저항 부착 외부전극은 상기 노출 영역에서 상기 내부전극층에 직접 접촉하는 박막전극층과, 상기 박막전극층 상에 마련된 저항전극층과, 상기 저항전극층 상에 마련된 상기 저항전극층보다도 전기저항률이 작은 상층전극층을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서.

Description

적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD FOR MANUFACTURING MULTILAYER CERAMIC CAPACITOR}
본 발명은, 적층 세라믹 콘덴서 및 적층 세라믹 콘덴서의 제조 방법에 관한 것이다.
적층 세라믹 콘덴서는 등가직렬저항(ESR)이 낮기 때문에, 고주파 영역에서 공진했을 때에, 회로의 기준이 되는 임피던스를 초과해버리는 경우가 존재한다. 그 때문에, 고주파 대응의 적층 세라믹 콘덴서로서, 저항을 접속한 적층 세라믹 콘덴서(저항 부착 콘덴서라고 한다)가 존재한다. 저항 부착 콘덴서로서는, 예를 들면, 유전체층(세라믹층이라고도 한다)과 내부전극층이 교대에 적층된 소자 본체의 표면에 도전성 물질과 유리를 포함하고, 저항전극층으로서 기능하는 제1 도전층을 직접 형성하며, 제1 도전층의 표면에 금속과 유리를 포함하는 제2 도전층을 형성함으로써, 내부전극층과 전기적으로 접속된 외부단자전극을 포함한 적층 세라믹 콘덴서가 있다(예를 들면, 특허문헌 1).
일본 공개특허공보 2004-128328호 공보
그러나, 특허문헌 1에 기재된 적층 세라믹 콘덴서에서는, 소자 본체의 내부전극층과 외부전극과의 접속성이 안정되지 않는다는 문제가 있었다. 이 원인은, 소자 본체의 표면에 노출되는 내부전극층의 표면에 요철이 존재하는 것에 의한다고 생각된다.
특허문헌 1에 기재된 적층 세라믹 콘덴서에서는, 소자 본체의 표면에 제1 도전층용 페이스트를 도포하고, 열처리함으로써 저항전극층으로서 기능하는 제1 도전층을 형성하고 있다. 그러나, 제1 도전층과 접촉하는 내부전극층의 표면에는 요철이 존재하고 있다. 제1 도전층용 페이스트를 열처리해서 형성된 제1 도전층은, 내부전극층의 표면의 요철에 대한 추종성이 충분하지 않다. 이로써, 제1 도전층용 페이스트를 이용하여 제작된 제1 도전층과 소자 본체의 내부전극층과의 밀착성에 편차가 발생하여, 접속성이 안정되지 않는다.
또한, 도전성 페이스트를 베이킹하여 형성한 전극은, 도전성 페이스트에 함유되는 도전성분 이외의 성분의 영향으로, 내부전극층과의 접촉성이 변화하는 경우가 있다. 제1 도전층은 저항전극층으로서 기능하지만, 내부전극층과 제1 도전층의 접촉성이 변화됨으로써 부분적으로 저항이 낮은 영역이 형성되면, 그 영역에 전류가 집중하여, 세라믹 콘덴서 전체의 저항값의 제어가 곤란해진다는 문제가 있었다.
본 발명은, 상기의 문제를 해결하기 위해 이루어진 것으로, 내부전극층과 외부전극과의 접속성이 안정된 적층 세라믹 콘덴서를 제공하는 것을 목적으로 한다.
본 발명의 적층 세라믹 콘덴서는, 적층된 복수의 세라믹층과 복수의 내부전극층을 가지며, 복수의 상기 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 직방체 형상의 적층체와, 상기 노출 영역을 덮는 외부전극을 포함하며, 상기 외부전극의 적어도 1개는 저항 부착 외부전극이고, 상기 내부전극층은 제1의 내부전극층과, 상기 제1의 내부전극층과 적층 방향에서 대향하는 제2의 내부전극층을 가지며, 상기 저항 부착 외부전극은 상기 노출 영역에서 상기 내부전극층에 직접 접촉하는 박막전극층과, 상기 박막전극층 상에 마련된 저항전극층과, 상기 저항전극층 상에 마련된 상기 저항전극층보다도 전기저항률이 작은 상층(上層)전극층을 포함하는 것을 특징으로 한다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 박막전극층은 상기 적층체에서의 상기 노출 영역이 형성된 면 내에 배치되어 있는 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 저항전극층은 상기 적층체에서의 상기 노출 영역이 형성된 면 내에 배치되어 있는 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 적층체는 제1의 단면(端面) 및 상기 제1의 단면에 대향하는 제2의 단면과, 상기 제1의 단면 및 상기 제2의 단면에 직교하며, 서로 대향하는 제1의 측면(側面) 및 제2의 측면을 가지며, 상기 제1의 단면 및 상기 제2의 단면에는 상기 제1의 내부전극층이 노출되어 있고, 상기 제1의 측면 및 상기 제2의 측면에는 상기 제2의 내부전극층이 노출되어 있으며, 상기 제1의 단면 및 상기 제2의 단면에서 상기 제1의 내부전극층이 노출되는 노출 영역을 덮는 상기 외부전극이 상기 저항 부착 외부전극인 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 제1의 측면 및 상기 제2의 측면에서 상기 제2의 내부전극층이 노출되는 노출 영역을 덮는 상기 외부전극이 저저항 외부전극인 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 상기 박막전극층은 도금 전극인 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서의 제조 방법은, 적층된 복수의 세라믹층과 복수의 내부전극층을 포함하고, 복수의 상기 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 직방체 형상의 적층체를 형성하는 적층체 형성 공정과, 외부전극에 의해 상기 노출 영역을 덮는 피복 공정을 포함하며, 상기 피복 공정은 박막전극층과, 상기 박막전극층 상에 마련된 저항전극층과, 상기 저항전극층 상에 마련된 상기 저항전극층보다도 전기저항률이 작은 상층전극층을 가지는 저항 부착 외부전극에 의해 상기 노출 영역의 적어도 1개를 덮는 제1의 피복 공정을 가지고, 상기 제1의 피복 공정에 있어서, 노출되는 상기 내부전극층 상에 직접 박막전극층을 형성하는 것을 특징으로 한다.
본 발명의 적층 세라믹 콘덴서의 제조 방법에서는, 상기 박막전극층을 도금법에 의해 형성하는 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서의 제조 방법에서는, 상기 적층체 형성 공정에 있어서, 상기 내부전극층 중의 제1의 내부전극층이 노출되는 제1의 노출 영역 및 상기 제1의 노출 영역과 대향하는 제2의 노출 영역, 그리고 상기 내부전극층 중의 제2의 내부전극층이 노출되는 제3의 노출 영역 및 상기 제3의 노출 영역과 대향하는 제4의 노출 영역을 상기 적층체의 표면에 형성하고, 상기 제1의 피복 공정은 상기 제1의 노출 영역 및 상기 제2의 노출 영역에 노출되는 제1의 내부전극층 상에 상기 박막전극층을 직접 형성하는 공정을 포함하며, 상기 피복 공정은 상기 제3의 노출 영역 및 상기 제4의 노출 영역에 노출되는 상기 제2의 내부전극층 상에 저저항 외부전극을 직접 형성하는 제2의 피복 공정을 더 포함하는 것이 바람직하다.
또한, 제1의 피복 공정과 제2의 피복 공정의 순서는 특별히 한정되지 않는다.
본 발명의 적층 세라믹 콘덴서의 제조 방법에 있어서, 상기 제1의 피복 공정은 상기 박막전극층 상에 저항 전극 페이스트를 도포한 후에 소성(燒成)하여 상기 저항전극층을 형성하는 제1의 소성공정, 및 상기 저항전극층 상에 상층전극 페이스트를 도포한 후에 소성하여 상기 상층전극층을 형성하는 제2의 소성공정을 포함하고, 상기 제1의 소성공정에서의 최고온도가 상기 제2의 소성공정에서의 최고온도보다도 높은 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서의 제조 방법에서는, 상기 제2의 피복 공정이 상기 제3의 노출 영역 및 상기 제4의 노출 영역에 노출되는 상기 제2의 내부전극층 상에 저저항 외부전극 페이스트를 도포한 후에 소성하는 제3의 소성공정을 포함하는 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서의 제조 방법에서는, 상기 제3의 소성공정에서의 최고온도가 상기 제1의 소성공정에서의 최고온도보다도 높은 것이 바람직하다.
본 발명에 의하면, 내부전극층과 외부전극과의 접속성이 안정된 적층 세라믹 콘덴서 및 그 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 일례를 모식적으로 나타내는 사시도이다.
도 2는, 본 발명의 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 3(a)는, 도 2에 나타내는 적층 세라믹 콘덴서의 LT단면의 일례를 모식적으로 나타내는 단면도이고, 도 3(b)는, 도 2에 나타내는 적층 세라믹 콘덴서의 WT단면의 일례를 모식적으로 나타내는 단면도이다.
도 4는, 도 3(a)에서 파선으로 둘러싼 저항 부착 외부전극 근방의 영역의 확대단면도이다.
도 5는, 도 3에 나타내는 제1의 단면의 내부전극층, 박막전극층 및 적층체의 상태를 모식적으로 나타낸 설명도이다.
도 6은, 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 LT단면도이다.
이하, 도면을 참조하여, 본 발명의 적층 세라믹 콘덴서 및 본 발명의 적층 세라믹 콘덴서의 제조 방법에 대해 설명한다.
그러나, 본 발명은, 이하의 구성에 한정되는 것이 아니라, 본 발명의 요지를 변경하지 않는 범위에서 적절히 변경하여 적용할 수 있다. 또한, 이하에서 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합한 것도 또한 본 발명이다.
[적층 세라믹 콘덴서]
이하, 적층체와 외부전극을 포함한 본 발명의 적층 세라믹 콘덴서에 대해 예를 설명한다.
우선, 도 1 및 도 2를 이용하여, 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체 및 외부전극에 대해 설명한다.
도 1은, 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체의 일례를 모식적으로 나타내는 사시도이다. 도 2는, 본 발명의 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
본 발명의 적층 세라믹 콘덴서 및 적층체에서는, 길이 방향, 폭 방향, 적층 방향을, 도 1에 나타내는 적층체(10) 및 도 2에 나타내는 적층 세라믹 콘덴서(1)에서 각각 양 화살표(L, W, T)에서 정하는 방향으로 한다. 여기서, 길이 방향과 폭 방향과 적층 방향은 서로 직교한다. 적층 방향은, 적층체(10)를 구성하는 복수의 세라믹층(20)과 복수의 내부전극층(30)이 쌓아 올려져 가는 방향이다.
도 1에 나타내는 적층체(10) 및 도 2에 나타내는 적층 세라믹 콘덴서(1)에서는, 길이 방향의 치수가 폭 방향의 치수보다도 길어져 있다. 그러나, 본 발명의 적층 세라믹 콘덴서 및 적층체에 있어서, 길이 방향의 치수와 폭 방향의 치수의 대소관계는 특별히 한정되지 않고, 길이 방향의 치수는, 폭 방향의 치수보다도 커도 되고 작아도 된다.
적층체(10)는 6면을 가지는 대략 직방체 형상이며, 적층된 복수의 세라믹층(20)과 복수의 내부전극층(30)을 가진다. 그리고, 적층체(10)는, 도 1 중에 양 화살표(T)로 나타내는 적층 방향(T)에 대향하는 제1의 주면(主面)(11) 및 제2의 주면(12)과, 적층 방향(T)에 직교하는, 양 화살표(W)로 나타내는 폭 방향(W)에 대향하는 제1의 측면(13) 및 제2의 측면(14)과, 적층 방향(T) 및 폭 방향(W)에 직교하는, 양 화살표(L)로 나타내는 길이 방향(L)에 대향하는 제1의 단면(15) 및 제2의 단면(16)을 포함한다.
본 명세서에 있어서, 제1의 단면(15) 및 제2의 단면(16)에 직교하면서 적층체(10)의 적층 방향과 평행한 적층체(10)의 단면을 LT단면이라고 한다. 또한, 제1의 측면(13) 및 제2의 측면(14)에 직교하면서 적층체(10)의 적층 방향과 평행한 적층체(10)의 단면을 WT단면이라고 한다.
또한, 제1의 측면(13), 제2의 측면(14), 제1의 단면(15) 및 제2의 단면(16)에 직교하면서 적층체(10)의 적층 방향에 직교하는 적층체(10)의 단면을 LW단면이라고 한다.
세라믹층(20)은 외층부(21)과 내층부(22)를 포함한다. 외층부(21)는 적층체(10)의 양 주면 측에 위치하고, 주면과 가장 주면에 가까운 내부전극층의 사이에 위치하는 세라믹층이다. 양 외층부(21)에 끼워진 영역이 내층부(22)이다.
도 2에 나타내는 적층 세라믹 콘덴서(1)에서는, 도 1에 나타내는 적층체(10)의 단면(제1의 단면(15) 및 제2의 단면(16))이 외부전극 중 저항 부착 외부전극(100)(이하, 단순히 저항 부착 외부전극이라고도 한다)에 의해 덮여 있고, 또한, 적층체(10)의 측면(제1의 측면(13) 및 제2의 측면(14))의 일부가 외부전극 중 저저항 외부전극(200)(이하, 단순히 저저항 외부전극이라고도 한다)에 의해 덮여 있다.
본 발명의 적층 세라믹 콘덴서에서는, 노출 영역을 덮는 외부전극의 적어도 1개가 저항 부착 외부전극이면 되고, 다른 외부전극은 저항 부착 외부전극이어도 되며, 저저항 외부전극이어도 된다.
계속해서, 도 3(a) 및 도 3(b)를 이용하여, 본 발명의 적층 세라믹 콘덴서를 구성하는 세라믹층 및 내부전극층에 대해 설명한다.
도 3(a)는, 도 2에 나타내는 적층 세라믹 콘덴서의 LT단면의 일례를 모식적으로 나타내는 단면도이다. 도 3(a)는, 도 2에서의 A-A선 단면도이기도 한다. 도 3(b)는, 도 2에 나타내는 적층 세라믹 콘덴서의 WT단면의 일례를 모식적으로 나타내는 단면도이다. 도 3(b)는, 도 2에서의 B-B선 단면도이기도 한다.
도 3(a) 및 도 3(b)에 나타내는 바와 같이, 복수의 내부전극층(30)은, 적층된 제1의 내부전극층(35) 및 제2의 내부전극층(36)을 포함한다. 제1의 내부전극층(35)은 제1의 단면(15) 및 제2의 단면(16)에 노출되고, 제2의 내부전극층(36)은 제1의 측면(13) 및 제2의 측면(14)에 노출된다. 제1의 내부전극층(35)과 제2의 내부전극층(36)이 세라믹층(20)을 사이에 두고 대향하는 대향전극부에서 정전용량이 발생한다.
제1의 내부전극층(35)이 노출되는 노출 영역은 저항 부착 외부전극(100)에 의해 덮여 있다.
저항 부착 외부전극(100)은 내부전극층(30)(제1의 내부전극층(35))에 직접 접촉하는 박막전극층(61)과, 박막전극층(61) 상에 마련된 저항전극층(62)과, 저항전극층(62)상에 마련된 저항전극층(62)보다도 전기저항률이 작은 상층전극층(63)으로 이루어진다.
제1의 내부전극층(35)은 세라믹층(20)을 사이에 두고 제2의 내부전극층(36)과 대향하는 대향전극부와, 대향전극부로부터 제1의 단면(15) 또는 제2의 단면(16)으로 인출된 인출전극부를 가지고, 제1의 단면(15) 상 및 제2의 단면(16) 상에는 제1의 내부전극층(35)이 노출되는 영역이 형성되어 있다.
제1의 내부전극층(35)(인출전극부)이 제1의 단면(15)에 노출되어 있는 영역을 제1의 노출 영역이라고 하고, 제1의 내부전극층(35)(인출전극부)이 제2의 단면(16)에 노출되어 있는 영역을 제2의 노출 영역이라 한다.
제2의 내부전극층(36)은 세라믹층(20)을 사이에 두고 제1의 내부전극층(35)의 대향전극부와 대향하는 대향전극부와, 대향전극부로부터 제1의 측면(13) 또는 제2의 측면(14)으로 인출되어 노출되는 인출전극부를 가지고, 제1의 측면(13)에는 제2의 내부전극층(36)이 노출되는 제3의 노출 영역이 형성되어 있으며, 제2의 측면(14)에는 제2의 내부전극층(36)이 노출되는 제4의 노출 영역이 형성되어 있다. 제3의 노출 영역 및 제4의 노출 영역은, 각각 저항전극층을 가지지 않는 저저항 외부전극(200)에 의해 덮여 있다.
도 4는, 도 3(a)에서 파선으로 둘러싼 저항 부착 외부전극 근방의 영역의 확대 단면도이다.
도 4에 나타내는 바와 같이, 제1의 내부전극층(35)이 노출되는 노출 영역에서, 제1의 내부전극층(35)이 박막전극층(61)과 직접 접촉하고 있다. 제1의 단면(15)에서 제1의 내부전극층(35)이 노출되는 제1의 노출 영역은, 가장 외측에 형성되어 있는 2개의 제1의 내부전극층(35)을 포함하는 영역(도 4 중, 양 화살표(X2)로 나타내는 영역)이다. 이에 대하여, 박막전극층(61)이 형성된 영역(도 4 중, 양 화살표(X3)로 나타내는 영역)은, 제1의 노출 영역을 완전히 덮고 있는 것이 바람직하다.
또한, 적층체의 능선부로부터 박막전극층(61)까지의 거리는, 소정의 길이(도 4 중, 양 화살표(X1)로 나타내는 길이)만큼 떨어져 있고, 적층체의 능선부로부터 제1의 노출 영역까지의 거리는, 소정의 길이(도 4 중, 양 화살표(X4)로 나타내는 길이)만큼 떨어져 있다.
계속해서, 적층체의 단면에서 내부전극층이 노출되는 노출 영역, 상기 노출 영역 상에 형성되는 박막전극층에 대해 도 5를 이용하여 설명한다.
도 5는, 도 3에 나타내는 제1의 단면의 내부전극층(30), 박막전극층(61) 및 적층체의 상태를 모식적으로 나타낸 설명도이다. 도 5에서는, 박막전극층이 형성되어 있는 영역을 2점 쇄선으로 나타내고 있다.
도 5에 나타내는 바와 같이, 제1의 내부전극층(35)이 노출되는 영역은, 폭 방향(W 방향)으로 연장되는 양 화살표(X2W)와, 적층 방향(T 방향)으로 연장되는 양 화살표(X2T)에 의해 나타내는 대략 직사각형 형상의 영역이다. 이 영역이 제1의 노출 영역이다.
제1의 노출 영역을 덮도록, 박막전극층(61)이 형성되어 있다(도 5 중, 박막전극층(61)이 덮는 영역을 2점 쇄선으로 나타내고 있다). 박막전극층(61)이 형성되어 있는 영역은, 폭 방향(W 방향)으로 연장되는 양 화살표(X3W)와, 적층 방향(T 방향)으로 연장되는 양 화살표(X3T)로 나타내는 대략 직사각형 형상의 영역이며, 제1의 노출 영역을 완전히 덮고 있다.
박막전극층(61)이 제1의 노출 영역을 완전히 덮고 있으면, 제1의 내부전극층(35)과 박막전극층(61)의 접촉 저항이 저감된다.
제2의 주면(12)으로부터 제1의 내부전극층(35)까지의 길이를 X4T로 나타낸다. 양 화살표(X4T)로 나타내는 길이를 T갭이라고도 한다. 한편, 제1의 측면(13)으로부터 제1의 내부전극층(35)까지의 길이를 양 화살표(X4W)로 나타낸다. 양 화살표(X4W)로 나타내는 길이는 W갭이라고도 한다.
제2의 주면(12)으로부터 박막전극층(61)까지의 거리는 양 화살표(X1T)로 나타낸다. X1T로 나타내는 길이가 X4T로 나타내는 길이보다도 작으면, 박막전극층(61)은 T 방향에서 제1의 노출 영역의 전부를 덮을 수 있기 때문에 바람직하다. 또한, X1T로 나타내는 길이가 X4T로 나타내는 길이의 1/3 이상(즉, 제2의 주면(12)으로부터 박막전극층(61)까지의 거리가, T갭의 1/3 이상)인 것이 바람직하고, 1/2 이상인 것이 보다 바람직하며, 9/10 이상인 것이 더 바람직하다. 제1의 주면(11)으로부터 박막전극층(61)까지의 거리에 대해서도 마찬가지이다.
제1의 측면(13)으로부터 박막전극층(61)까지의 거리는 양 화살표(X1W)로 나타낸다. X1W로 나타내는 길이가 X4W로 나타내는 길이보다도 작으면, 박막전극층(61)은 W 방향에서 제1의 노출 영역의 전부를 덮을 수 있기 때문에 바람직하다. 또한, X1W로 나타내는 길이가 X4W로 나타내는 길이의 1/3 이상(즉, 제1의 측면(13)으로부터 박막전극층(61)까지의 거리가 W갭의 1/3 이상)인 것이 바람직하고, 1/2 이상인 것이 보다 바람직하며, 9/10 이상인 것이 더 바람직하다. 제2의 측면(14)으로부터 박막전극층(61)까지의 거리에 대해서도 마찬가지이다.
적층체의 측면 또는 주면으로부터 박막전극층까지의 거리가 각각 W갭 또는 T갭의 9/10 이상이면, 박막전극층(61)이 적층체(10)의 능선부 근방(이하, 에지 부분이라고도 한다)으로부터 떨어진 영역에 형성되는 것이 되기 때문에, 박막전극층 상에 형성되는 저항전극층의 두께가 에지 부분에서 변화하는 영향을 받기 어려워진다.
단, 도 6에 나타내는 바와 같이, 본 발명의 적층 세라믹 콘덴서에 있어서, 박막전극층(61)은 제1의 단면(15)을 완전히 덮고 있어도 되고, 박막전극층(61)의 일부가 다른 면을 감싸고 있어도 된다.
도 6은, 본 발명의 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 LT단면도이다. 도 6에 나타내는 적층 세라믹 콘덴서에서는, 제1의 단면(15)에 형성된 박막전극층(61)의 일부가 제1의 단면(15)으로부터 밀려나오도록, 제1의 주면(11) 및 제2의 주면(12) 상을 둘러싸도록 형성되어 있다.
또한, 본 명세서에서는, 제1의 단면(15) 및 제2의 단면(16)에 제1의 내부전극층이 노출되고, 제1의 측면(13) 및 제2의 측면(14)에 제2의 내부전극층이 노출되는 적층체를 이용한 적층 세라믹 콘덴서에 대해 설명했지만, 본 발명의 적층 세라믹 콘덴서를 구성하는 적층체는, 상기 구성을 가지는 적층체에 한정되지 않는다. 예를 들면, 제1의 단면(15)에 제1의 내부전극층(35)이 노출되고, 제2의 단면에 제2의 내부전극층(36)이 노출되어, 제1의 측면(13), 제2의 측면(14)에 내부전극층이 노출되어 있지 않은 적층체를 이용했다고 해도, 제1의 단면(15) 및/ 또는 제2의 단면(16)에 노출되는 노출 영역을 외부전극으로 덮고, 그 중의 적어도 1개를 저항 부착 외부전극(100)으로 한 것은, 본 발명의 적층 세라믹 콘덴서이다.
적층체(10)는, 모서리부 및 능선부가 라운드형이 되어 있는 것이 바람직하다. 모서리부는 적층체의 ３면이 교차하는 부분이며, 능선부는 적층체의 2면이 교차하는 부분이다.
또한, 능선부로부터 박막전극층까지의 거리는, 능선부가 라운드형이 되어 있는 경우라도, 능선부가 라운드형이 되어 있지 않다고 가정한 경우의 능선부로부터의 거리로 한다.
적층체(10)의 L 방향의 길이는, 0.4㎜ 이상 5.7㎜ 이하인 것이 바람직하고, 0.46㎜ 이상 4.6㎜ 이하인 것이 보다 바람직하며, 0.46㎜ 이상 3.2㎜ 이하인 것이 더 바람직하다. 적층체(10)의 W 방향의 길이는, 0.2㎜ 이상 5.0㎜ 이하인 것이 바람직하고, 0.28㎜ 이상 2.75㎜ 이하인 것이 보다 바람직하며, 0.28㎜ 이상 2.5㎜ 이하인 것이 더 바람직하다. 적층체(10)의 T 방향의 길이는, 0.19㎜ 이상 2.7㎜ 이하인 것이 바람직하고, 0.2㎜ 이상 2.5㎜ 이하인 것이 보다 바람직하며, 0.2㎜ 이상 1.95㎜ 이하인 것이 더 바람직하다.
세라믹층의 매수는 50매 이상 600매 이하인 것이 바람직하고, 100매 이상 600매 이하인 것이 보다 바람직하다. 또한, 세라믹층의 매수에는 외층부를 구성하는 세라믹층의 매수를 포함시키지 않는다.
세라믹층 중 내층부를 구성하는 각 세라믹층의 두께는, 0.4㎛ 이상 3.0㎛ 이하인 것이 바람직하다. 또한, 외층부의 두께는, 한 쪽이 20㎛ 이상 80㎛ 이하인 것이 바람직하고, 30㎛ 이상 80㎛ 이하인 것이 보다 바람직하다.
상기한 것과 같은 적층체의 각 치수의 측정은 마이크로미터에 의해 실시할 수 있고, 세라믹층의 매수의 카운트는 광학현미경을 이용하여 실시할 수 있다.
각 세라믹층으로는, 티탄산바륨(BaTiO3)으로 대표되는, 일반식 AmBO3(A사이트는 Ba로서, Ba 이외에 Sr 및 Ca로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하고 있어도 된다. B사이트는 Ti로서, Ti 이외에 Zr 및 Hf로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하고 있어도 된다. O는 산소. m은 A사이트와 B사이트의 몰비.)으로 나타내는 페로브스카이트형 화합물을 바람직하게 사용할 수 있다.
또한 티탄산칼슘(CaTiO3), 티탄산스트론튬(SrTiO3) 또는 지르콘산칼슘(CaZrO3) 등을 주성분으로 하는 세라믹 재료를 이용해도 된다. 또한, 각 세라믹층은, 주성분보다도 함유량이 적은 부성분으로서, Mn, Mg, Si, Co, Ni, V, Al 또는 희토류원소 등을 포함하고 있어도 된다.
내부전극층은, Ni, Cu, Ag, Pd, Ag-Pd합금 또는 Au 등의 금속재료를 포함하고 있는 것이 바람직하다. 또한, 세라믹층에 포함되는 세라믹 재료와 동일 조성계의 유전체 재료를 포함하고 있는 것도 바람직하다.
내부전극층의 매수는, 50매 이상 600매 이하인 것이 바람직하고, 100매 이상 600매 이하인 것이 보다 바람직하다. 또한, 내부전극층의 평균 두께는, 0.3㎛ 이상 1.0㎛ 이하인 것이 바람직하다.
본 발명의 적층 세라믹 콘덴서에 있어서, 제1의 내부전극층이 노출되는 노출 영역을 덮는 외부전극의 전부, 또는, 제2의 내부전극층이 노출되는 노출 영역을 덮는 외부전극의 전부가 저항 부착 외부전극인 것이 바람직하다.
제1의 내부전극층이 노출되는 노출 영역이 2군데 이상 있고, 그 중 1군데 이상이 저항 부착 외부전극이 아닌 외부전극으로 덮여 있는 경우, 제1의 내부전극층이 노출되는 노출 영역 중 저항 부착 외부전극이 아닌 외부전극에 의해 덮여 있는 노출 영역에 우선적으로 전류가 흘러, 적층 세라믹 콘덴서 전체로서의 저항값을 설계하는 것이 곤란해진다. 제2의 내부전극층이 노출되는 노출 영역에 대해서도 마찬가지이다.
본 발명의 적층 세라믹 콘덴서에 있어서, 노출 영역은 외부전극에 덮여 있다.
외부전극으로서는, 저항 부착 외부전극과 저저항 외부전극을 들 수 있다.
저항 부착 외부전극은, 박막전극층, 저항전극층 및 저항전극층보다도 전기저항률이 작은 상층전극층을 포함한다. 저항 부착 외부전극은, 적층체에 형성된 노출 영역의 적어도 1개를 덮고 있다. 박막전극층은, 제1의 내부전극층 또는 제2의 내부전극층과 직접 접촉하고 있고, 저항전극층은 박막전극층 상에 마련되어 있으며, 상층전극층은 저항전극층 상에 마련되어 있다.
본 발명의 적층 세라믹 콘덴서에서는, 내부전극층이 노출되는 노출 영역을 덮는 외부전극의 적어도 1개가 박막전극층, 저항전극층 및 상층전극층으로 이루어지는 저항 부착 외부전극이다. 노출 영역에는 내부전극층이 노출되어 있고, 박막전극층은 상기 내부전극층과 직접 접촉하고 있다.
본 발명의 적층 세라믹 콘덴서의 등가 회로를 생각한 경우에, 복수개 있는 콘덴서 요소부분으로부터 박막전극층에 의해 한 곳에 모아진 배선이, 저항전극층에 접속되어 있다고 간주할 수 있다. 한편, 내부전극층이 저항전극층과 직접 접촉하고 있는 경우에는, 콘덴서 요소부분과 저항 요소부분이 직렬로 접속된 회로가 복수개병렬로 접속되어 있다고 간주할 수 있다. 그 때문에, 본 발명의 적층 세라믹 콘덴서에서는, 내부전극층이 저항전극층과 직접 접촉하고 있는 경우와 비교하여, 접속성이 안정된다고 생각된다.
박막전극층은, 전기저항률이 1.65×10-6Ω·㎝ 이상 1.65×10-4Ω·㎝ 이하인 것이 바람직하다. 또한, 박막전극층은, 저항전극층보다도 전기저항률이 작은 것이 바람직하다.
박막전극층은, 도전성 페이스트가 베이킹된 층과는 달리, 원자가 퇴적된 원자층이며, 도금, 스퍼터, 증착 등의 박막형성법에 의해 형성할 수 있다. 이들의 방법으로는, 박막전극층의 두께의 편차를 억제하면서, 원하는 두께의 박막전극층을 형성할 수 있다.
박막전극층의 전기저항률, 접착성 및 제조 용이성 등의 관점에서, 도금에 의해 형성된 도금 전극인 것이 바람직하다.
또한, 도금법에 의해 형성한 박막전극층을 도금 전극, 스퍼터에 의해 형성한 박막전극층을 스퍼터 전극, 증착에 의해 형성한 박막전극층을 증착 전극이라고도 한다.
또한, 박막전극층은 상기 도금 전극, 스퍼터 전극, 증착 전극 중의 적어도 1종의 전극을 이용하여 복수층 적층된 것이어도 된다.
박막전극층의 바람직한 두께(후술한다)를 달성하고자 하는 경우에는, 상기 박막형성법이 적당하다. 상기의 박막형성법 이외의 방법, 예를 들면 페이스트 딥에 의해 형성되는 전극층은 두께의 평탄성이 충분하지 않아, 페이스트 점도와의 관계에서 바람직한 두께(후술한다)를 달성하는 것이 곤란하다.
박막전극층을 구성하는 금속으로는, Cu, Ni, Ag, Pd, Ag-Pd합금 및 Au로 이루어지는 군으로부터 선택되는 적어도 1개의 금속을 포함하는 것이 바람직하고, Cu를 포함하는 것이 더 바람직하다. 또한, 박막전극층은 유리를 포함하지 않는 층인 것이 바람직하고, 단위체적당 금속의 함유 비율이 99체적% 이상인 것이 바람직하다.
박막전극층의 두께는, 특별히 한정되지 않지만, 0.5㎛ 이상 9㎛ 이하인 것이 바람직하고, 1㎛ 이상 5㎛ 이하인 것이 보다 바람직하며, 2㎛ 이상 3㎛ 이하인 것이 더 바람직하다.
박막전극층의 두께는, 적층 세라믹 콘덴서를 절삭하고 LT단면을 노출시켜, 마이크로스코프로 관찰함으로써 측정할 수 있다. 내부전극층이 노출되는 노출 영역상에서의 1개의 박막전극층을 T 방향으로 4등분해서 얻어지는 5개의 지점(분할한 박막전극층끼리의 경계인 3개의 지점, 및 T 방향의 양단부인 2개의 지점)에서의 박막전극층의 두께를 산출하는 조작을 6샘플로 실시하고, 30점의 평균값을 박막전극층의 두께로 한다.
박막전극층은, 적층체를 평면 내에서 L 방향으로 보았을 때에, 적층체에서의 노출 영역이 형성된 면 내에 배치되어 있는 것이 바람직하다. 저항전극층의 두께는 적층체의 능선부 부근(에지부라고도 한다)에서 얇아지기 쉽고, 또한 두께가 변화되기 쉽다. 박막전극층이 노출 영역이 형성된 면 외까지 연장 형성되면, 능선부 부근의 저항전극층을 통해 흐르는 전류가 늘어나기 때문에, 적층 세라믹 콘덴서의 저항값이 변화하거나, 혹은, 적층 세라믹 콘덴서 전체로서의 저항값을 설계하는 것이 곤란해진다.
저항전극층은, 저항 성분에 더해서, 필요에 따라 유리, 금속 및 금속산화물이 첨가된다.
저항 성분이란, 일반적인 외부전극에 포함되는 금속이나 유리를 제외하는, 전기저항률이 비교적 높은 성분을 가리키고, 구체적으로는, 유리를 제외하는 금속산화물이나 카본 등이다.
저항 성분을 구성하는 금속산화물(이하, 제1의 금속산화물이라고도 한다)로는, 예를 들면, In-Sn복합산화물(ITO), La-Cu복합산화물, Sr-Fe복합산화물, Ca-Sr-Ru복합산화물 등의 복합산화물 등을 이용할 수 있다.
카본으로는, 카본블랙 등의 무정형 탄소나 그라파이트 등을 이용할 수 있다.
유리로는, B-Si계 유리, B-Si-Zn계 유리, B-Si-Zn-Ba계 유리, B-Si-Zn-Ba-Ca-Al계 유리 등을 사용할 수 있다.
저항전극층 중의 제1의 금속산화물과 유리의 체적비율은, 30:70~70:30인 것이 바람직하다.
금속으로는, Ag, Ni, Cu, Au 및 Pd로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 것이 바람직하다. 이들 중에서는 Ni를 포함하는 것이 보다 바람직하다. Ni는 입경을 세밀하게 할 수 있기 때문이다.
제1의 금속산화물 이외의 금속산화물(이하, 제2의 금속산화물이라고도 한다)로는, 예를 들면, Al2O3, ZrO2, TiO2, ZnO 등을 들 수 있다.
저항 성분, 유리, 금속 및 제2의 금속산화물에 의해 저항전극층의 전기저항률 및 저항전극층의 치밀성을 조정할 수 있다.
예를 들면, 금속을 첨가하면 저항전극층의 전기저항률은 저하하고, 제2의 금속산화물을 첨가하면 저항전극층의 전기저항률은 증가한다.
또한, Ni, Cu 등의 금속이나 Al2O3, TiO2를 첨가하면 저항전극층의 치밀화를 촉진할 수 있다. 한편, Mo, Cr, Nb 등의 금속이나 ZrO2, ZnO 등의 제2의 금속산화물을 첨가하면, 저항전극층의 치밀화를 억제할 수 있다.
또한, 치밀화의 억제란, 저항전극층의 과소결(過燒結)에 의한 블리스터(blister)의 발생을 방지한다고 하는 이유가 있다.
저항전극층의 두께는, 특별히 한정되지 않지만, 5㎛ 이상 25㎛ 이하인 것이 바람직하다. 또한, 저항전극층의 두께는, 박막전극층의 두께와 마찬가지로, 내부전극층이 노출되는 노출 영역을 T 방향으로 4등분함으로써 얻어지는 5개의 지점에서의 저항전극층의 두께를 6개의 샘플로 측정한 30점의 평균값으로 한다.
또한, 박막전극층의 바로 위에 형성되어 있는 저항전극층의 두께는 변화되어 있지 않은 것이 바람직하다. 또한, 박막전극층의 바로 위에 형성되어 있는 저항전극층의 두께에 대해, 두께가 가장 두꺼운 부분(도 4에서 양 화살표(Y1)로 나타내는 부분)과, 두께가 가장 얇은 부분(도 4에서 양 화살표(Y2)로 나타내는 부분)의 두께의 차이가 15㎛ 이하인 것이 보다 바람직하고, 5㎛ 이하인 것이 더 바람직하다.
저항전극층의 전기저항률은, 0.01Ω·㎝ 이상 100Ω·㎝ 이하인 것이 바람직하고, 0.05Ω·㎝ 이상 10Ω·㎝ 이하인 것이 보다 바람직하고, 0.05Ω·㎝ 이상 1Ω·㎝ 이하인 것이 더 바람직하다.
저항전극층은, 저항전극층의 바로 아래에 배치되어 있는 박막전극층의 전체를 덮고 있는 것이 바람직하다. 박막전극층의 일부가 저항전극층으로 덮여 있지 않은 경우, 덮여 있지 않은 영역에 우선적으로 전류가 흘러, 적층 세라믹 콘덴서 전체로서의 저항값을 설계하는 것이 곤란해진다.
저항전극층은, 적층체를 평면 내에서 L 방향으로 보았을 때에, 적층체에서의 노출 영역이 형성된 면 내에 배치되어 있는 것이 바람직하다. 저항전극층이, 적층체에서의 노출 영역이 형성된 면 내에 배치되어 있으면, 저항전극층이 적층체의 능선부를 넘어 다른 면에 배치되지 않는다. 그 때문에, 저항전극층의 두께가 적층체의 능선부 부근(에지부라고도 한다)에서 변화하는 것을 억제할 수 있다.
상층전극층은, 저항전극층보다도 전기저항률이 작으면 좋고, 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd합금 및 Au로 이루어지는 군으로부터 선택되는 적어도 1개의 금속을 포함하는 것이 바람직하고, Cu를 포함하는 것이 더 바람직하다. 또한, 박막전극층은 유리를 포함하지 않는 층인 것이 바람직하고, 단위체적당 금속의 함유 비율이 99체적% 이상인 것이 바람직하다.
상층전극층의 두께는 특별히 한정되지 않지만, 적층체의 단면에 저항 부착 외부전극이 형성되어 있는 경우에는, 이것을 구성하는 상층전극층의 두께는 5㎛ 이상 50㎛ 이하인 것이 바람직하다. 또한, 저항 부착 외부전극이 적층체의 측면에 형성되어 있는 경우에는, 이것을 구성하는 상층전극층의 두께는 5㎛ 이상 40㎛ 이하인 것이 바람직하다.
상층전극층의 두께는, 박막전극층의 두께와 마찬가지로, 제1의 내부전극층이 노출되는 노출 영역을 T 방향으로 4등분함으로써 얻어지는 5개의 지점에서의 상층전극층의 두께를 6개의 샘플로 측정한 30점의 평균값으로 한다.
본 발명의 적층 세라믹 콘덴서에 있어서, 적층체에 형성된 노출 영역을 덮는 외부전극 중 하나는, 저저항 외부전극이여도 된다.
저저항 외부전극은, 저항전극층을 가지지 않는 외부전극이고, 전기저항률이 작은 재료로 구성되어 있으면 특별히 한정되지 않지만, 예를 들면, 도전성 페이스트를 도포하여, 소성한 것을 들 수 있다.
저저항 외부전극은, 저항전극층보다도 전기저항률이 작은 것이 바람직하다.
[적층 세라믹 콘덴서의 제조 방법]
이하에, 본 발명의 적층 세라믹 콘덴서의 제조 방법을 설명한다.
본 발명의 적층 세라믹 콘덴서의 제조 방법은, 적층된 복수의 세라믹층과 복수의 내부전극층을 포함하고, 복수의 상기 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 대략 직방체 형상의 적층체를 형성하는 적층체 형성 공정과, 외부전극에 의해 상기 노출 영역을 덮는 피복 공정을 포함하며, 상기 피복 공정은, 박막전극층과, 상기 박막전극층 상에 마련된 저항전극층과, 상기 저항전극층 상에 마련된 상기 저항전극층보다도 전기저항률이 작은 상층전극층을 가지는 저항 부착 외부전극에 의해 상기 노출 영역의 적어도 1개를 덮는 제1의 피복 공정을 가지고, 상기 제1의 피복 공정에 있어서, 노출되는 상기 내부전극층 상에 직접 박막전극층을 형성하는 것을 특징으로 한다.
우선 적층체 형성 공정에 대해 설명한다.
적층체 형성 공정에서는, 적층된 복수의 세라믹층과 복수의 내부전극층으로 이루어지고, 복수의 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 대략 직방체 형상의 적층체를 형성한다.
이러한 적층체를 형성하는 방법으로는, 예를 들면, 세라믹층이 되는 세라믹 그린 시트 상에 내부전극층이 되는 내부전극 패턴을 형성한 것을 소정매수 적층하고, 압축하여 그린 시트 적층체로 한 후, 소성하는 방법 등을 들 수 있다.
세라믹 그린 시트는, 예를 들면, 세라믹층의 원료가 되는 금속산화물과 유기물 및 용매 등이 혼합된 세라믹 슬러리를, PET필름 등의 캐리어 필름 상에 스프레이 코팅, 다이 코팅, 스크린 인쇄 등의 방법에 의해 시트 형상으로 도포함으로써 얻을 수 있다.
세라믹 그린 시트의 두께는, 0.4㎛ 이상 3.0㎛ 이하가 바람직하다.
세라믹층의 원료가 되는 금속산화물로는, 본 발명의 적층 세라믹 콘덴서에서의 세라믹층을 구성하는 원료와 동일한 것을 바람직하게 이용할 수 있다.
내부전극층이 되는 도전성 페이스트는, Ni가루 등의 금속재료, 용제, 분산제 및 바인더로 이루어지고, 세라믹 그린 시트 상에 스크린 인쇄, 그라비어 인쇄 등의 방법으로 인쇄함으로써, 내부전극 패턴을 제작할 수 있다.
인쇄된 내부전극 패턴의 두께는, 0.3㎛ 이상 1.0㎛ 이하가 바람직하다.
압축 방법으로는, 예를 들면, 강체(剛體) 프레스나 정수압(靜水壓) 프레스 등을 들 수 있다.
또한, 프레스 시에 최외층에 일정 두께의 수지 시트를 배치함으로써 내부전극 패턴이 형성되어 있지 않는 부분에도 충분히 압력이 가해져 세라믹 그린 시트끼리의 접착력을 높일 수 있다.
그 후, 얻어진 그린 시트 적층체를, 필요에 따라 내부전극층이 2군데 이상으로 노출되도록 절단하고 소정의 조건으로 소성함으로써, 적층체가 얻어진다.
또한, 소정 형상으로 절단한 그린 시트 적층체와 연마제를 배럴에 수용하고, 배럴에 회전운동을 부여함으로써 적층체의 모서리부 및 능선부를 둥글게 하는, 배럴 연마를 행하는 것이 바람직하다.
계속해서, 피복 공정에 대해 설명한다.
피복 공정은, 노출 영역을 외부전극에 의해 덮는 공정이며, 후술하는 제1의 피복 공정을 가진다.
제1의 피복 공정에서는, 박막전극층과, 박막전극층 상에 마련된 저항전극층과, 저항전극층 상에 마련된 상층전극층으로 이루어지는 저항 부착 외부전극에 의해 노출 영역의 적어도 1개를 덮는다. 이 때, 내부전극층 상에 직접 박막전극층을 형성한다.
내부전극층 상에 직접 박막전극층을 형성하는 방법으로는, 도금, 증착, 스퍼터 등을 들 수 있지만, 박막전극층을 도금법에 의해 형성하는 것이 바람직하다.
박막전극층의 재료로는, 본 발명의 적층 세라믹 콘덴서에서 설명한 박막전극층의 재료를 바람직하게 이용할 수 있다.
또한, 내부전극층 상에 직접 박막전극층을 형성할 때에, 내부전극층의 표면에 촉매 등을 부착시켜도 된다.
내부전극층의 표면에 촉매 등을 부착시킴으로써, 박막전극층이 형성되는 영역을 제어하기 쉬워진다.
박막전극층은, 내부전극층이 노출되어 있는 면 이외에 형성하지 않는 것이 바람직하다. 또한, 적층체의 W 방향에서의 적층체의 능선부로부터 박막전극층까지의 거리가, 적층체의 W갭의 1/3 이상이 되도록 박막전극층을 형성하는 것이 바람직하고, 1/2 이상이 되도록 박막전극층을 형성하는 것이 보다 바람직하며, 9/10 이상이 되도록 박막전극층을 형성하는 것이 더 바람직하다. 또한, 적층체의 T 방향에서의 적층체의 능선부로부터 박막전극층까지의 거리가, 적층체의 T갭의 1/3 이상이 되도록 박막전극층을 형성하는 것이 바람직하고, 1/2 이상이 되도록 박막전극층을 형성하는 것이 보다 바람직하며, 9/10 이상이 되도록 박막전극층을 형성하는 것이 더 바람직하다.
박막전극층의 두께는, 특별히 한정되지 않지만, 계속되는 공정에 의해 형성되는 저항전극층보다도 얇은 것이 바람직하고, 0.5㎛ 이상 9㎛ 이하인 것이 보다 바람직하다.
계속해서, 박막전극층 상에 저항전극층을 형성한다.
박막전극층 상에 저항전극층을 형성하는 방법으로는, 예를 들면, 박막전극층이 형성되어 있는 적층체의 단면(또는 측면)을 저항전극층이 되는 저항 전극 페이스트에 함침 시킨 후에 소성하는 방법이나, 저항전극층이 되는 저항 전극 페이스트를 시트 형상으로 가공한 것을 박막전극층의 표면에 부여한 후에 소성하는 방법 등을 들 수 있다.
박막전극층 상에 형성되는 저항 전극 페이스트의 두께는, 특별히 한정되지 않지만, 소성 후의 저항전극층의 두께가 5㎛ 이상 25㎛ 이하가 되는 두께인 것이 바람직하다.
저항 전극 페이스트는, 예를 들면, 금속산화물 분말, 유리, 분산제, 용매 등을 포함하고, 일정한 점도를 가지고 있는 것이 바람직하다.
저항 전극 페이스트를 시트 형상으로 가공하는 방법으로는, 저항 전극 페이스트를 캐리어 필름 위로 도포하고, 건조시킨 후, 캐리어 필름을 박리하는 방법을 들 수 있다.
저항 전극 페이스트를 구성하는 금속산화물 및 유리는, 본 발명의 적층 세라믹 콘덴서에 있어서 설명한 저항전극층을 구성하는 재료와 동일한 것을 바람직하게 이용할 수 있다.
저항 전극 페이스트 또는 저항 전극 페이스트를 시트 형상으로 가공한 것을 제1의 소성공정에 의해 소성함으로써, 박막전극층 상에 저항전극층이 형성된다.
제1의 소성공정에서의 소성온도는 특별히 한정되지 않지만, 700℃ 이상 800℃ 이하인 것이 바람직하고, 또한, 제1의 소성공정에서의 최고온도는, 후술하는 제2의 소성공정에서의 최고온도보다도 높은 것이 바람직하다.
계속해서, 저항전극층 상에 상층전극층을 형성한다.
저항전극층 상에 상층전극층을 형성하는 방법으로는, 예를 들면, 상층전극층을 구성하는 금속입자를 용매 중에 분산시킨 상층전극 페이스트를 저항전극층 상에 도포하여 소성하는 방법이나, 상층전극 페이스트를 시트 형상으로 성형한 상층전극 페이스트 시트를 저항전극층 상에 부여하여 소성하는 방법을 들 수 있다.
또한, 상층전극층을 구성하는 금속입자와 열경화성수지를 포함한 도전성 수지 페이스트를 저항전극층 상에 도포하고, 열처리함으로써 수지를 열경화시켜, 상층전극층을 형성해도 된다.
저항전극층 상에 도포 또는 부여되는 상층전극 페이스트의 두께는, 특별히 한정되지 않지만, 소성 후의 상층전극층의 두께가, 단면인 경우에는 5㎛ 이상 50㎛ 이하가 되는 두께, 측면인 경우에는 5㎛ 이상 40㎛ 이하가 되는 두께인 것이 바람직하다.
상층전극층이 되는 상층전극 페이스트로는, 저항전극층보다도 상층전극층의 전기저항률이 작아지는 조성이면 되고, 예를 들면, 금속입자, 유리, 분산제, 용매 등을 포함하여, 일정한 점도를 가지고 있는 것이 바람직하다.
상층금속층을 구성하는 금속입자의 평균 입자경은 작은 편이 바람직하고, 평균 입자경이 0.1㎛ 이상 3㎛ 이하인 것이 보다 바람직하다.
금속입자의 평균 입자경이 작을수록, 저항전극층과의 접촉 면적이 많아지고, 또한, 저온에서도 소결이 진행되기 쉽다.
상층전극 페이스트를 구성하는 금속입자 및 유리는, 본 발명의 적층 세라믹 콘덴서에서 설명한 상층전극층을 구성하는 재료와 동일한 것을 바람직하게 이용할 수 있다.
상층전극 페이스트를 구성하는 금속입자는, 편평 형상의 금속입자를 포함하는 것이 바람직하다. 편평형상의 금속입자를 포함함으로써, 적층체의 능선부 근방에 형성된 저항전극층을 덮는 상층전극층의 두께를 두껍게 할 수 있기 때문에, 적층 세라믹 콘덴서의 저항값이 설계값으로부터 변화하는 것을 억제할 수 있다.
저항전극층 상에 상층전극 페이스트를 도포하는 방법은 특별히 한정되지 않지만, 저항전극층이 형성되어 있는 적층체의 단면(또는 측면)을 상층전극층이 되는 상층전극 페이스트에 함침시키는 방법이나 인쇄 등의 방법을 들 수 있다.
상층전극 페이스트 또는 상층전극 페이스트를 시트 형상으로 가공한 것을 제2의 소성공정에 의해 소성함으로써, 저항전극층 상에 상층전극층이 형성된다.
제2의 소성공정에서의 최고온도는, 특별히 한정되지 않지만 600℃ 이상 700℃ 이하인 것이 바람직하고, 제2의 소성공정에서의 최고온도가 제1의 소성공정에서의 최고온도보다도 낮은 것이 보다 바람직하다. 제2의 공정에서의 최고온도가 제1의 소성공정에서의 최고온도보다도 높으면, 일단 형성된 저항전극층이 제2의 소성공정에 의해 열화되어 버릴 우려가 있다.
이상의 공정에 의해, 노출 영역을 덮는 저항 부착 외부전극이 형성된다.
또한, 저항 부착 외부전극의 최외층인 상층전극층 상에, 도금층을 더 형성해도 좋다. 도금층을 형성함으로써 솔더 젖음성이 향상되고, 적층 세라믹 콘덴서의 실장이 용이해진다. 도금층의 조성은 특별히 한정되지 않지만, Ni/Sn도금인 것이 바람직하다.
또한 상층전극층 상에 도금층을 형성할 때에는, 상층전극층의 표면에 블러스트(blast) 처리 등의 조면화(粗面化) 처리를 실시해도 된다. 조면화 처리를 실시함으로써, 도금 부착성이 향상된다.
본 발명의 적층 세라믹 콘덴서의 제조 방법에 있어서, 피복 공정은, 제2의 피복 공정을 더 포함하고 있어도 된다.
제2의 피복 공정은, 내부전극층이 노출되어 있는 노출 영역에 대하여, 내부전극층 상에 저저항 외부전극을 직접 형성하는 공정이다.
예를 들면, 적층체 형성 공정에 있어서, 제1의 내부전극층이 노출되는 제1의 노출 영역 및 제1의 노출 영역과 대향하는 제2의 노출 영역, 그리고 제2의 내부전극층이 노출되는 제3의 노출 영역 및 상기 제3의 노출 영역과 대향하는 제4의 노출 영역을 가지는 적층체를 형성한 경우, 피복 공정은, 상기 적층체의 제1의 노출 영역 및 제2의 노출 영역을 덮도록 저항 부착 외부전극을 형성하는 제1의 피복 공정에 더해서, 제3의 노출 영역 및 제4의 노출 영역에 노출되는 제2의 내부전극층에 직접 저저항 외부전극을 형성하는 제2의 피복 공정을 포함하고 있어도 된다.
제2의 피복 공정으로는, 예를 들면, 내부전극층이 노출된 노출 영역에 대하여, 도전성 페이스트를 도포하고, 소성하는 방법을 들 수 있다.
제2의 피복 공정에 이용할 수 있는 도전성 페이스트로는, 제1의 피복 공정에 있어서 이용하는 상층전극 페이스트를 바람직하게 이용할 수 있다.
내부전극층이 노출된 노출 영역의 표면에 상층전극 페이스트를 도포한 후, 제3의 소성공정을 실시함으로써, 내부전극층이 노출된 노출 영역의 표면에 저저항 외부전극을 직접 형성할 수 있다.
제3의 소성공정의 최고온도는 특별히 한정되지 않지만, 제2의 소성공정의 최고온도보다도 높은 것이 바람직하다.
저저항 외부전극의 표면에는, 필요에 따라 도금층을 형성해도 된다. 도금층을 형성함으로써 솔더 젖음성이 향상되어, 적층 세라믹 콘덴서의 실장이 용이해진다. 도금층의 조성은 특별히 한정되지 않지만, Ni/Sn도금인 것이 바람직하다.
제1의 피복 공정 및 제2의 피복 공정의 순서는 특별히 한정되지 않고, 제1의 피복 공정을 먼저 실시해도 되고, 제2의 피복 공정을 먼저 실시해도 되며, 제1의 피복 공정 도중에 제2의 피복 공정의 일부를 실시해도 되고, 제2의 피복 공정 도중에 제1의 피복 공정의 일부를 실시해도 된다.
단, 형성되는 전극의 치밀성 및 소성온도를 고려하면, 제2의 피복 공정을 먼저 실시하는 것이 바람직하다.
실시예
이하, 본 발명의 적층 세라믹 콘덴서를 따라 구체적으로 개시한 실시예를 나타낸다. 또한, 본 발명은, 이들의 실시예에만 한정되는 것이 아니다.
(실시예 1)
(적층체의 제작)
세라믹 원료로서의 BaTiO3에, 폴리비닐부티랄계 바인더, 가소제 및 유기용제로서의 에탄올을 더하고, 이것들을 볼 밀에 의해 습식혼합하여, 세라믹 슬러리를 제작했다. 이어서, 이 세라믹 슬러리를 립(lip) 방식에 의해 시트 성형하고, 직사각형의 세라믹 그린 시트를 얻었다. 다음으로, 상기 세라믹 그린 시트 상에, Ni를 함유하는 도전성 페이스트를 스크린 인쇄하고, Ni를 주성분으로 하는 내부전극 패턴을 형성했다. 다음으로, 내부전극 패턴이 형성된 세라믹 그린 시트를, 내부전극층이 인출되어 있는 측이 엇갈리도록 복수매 적층하여, 콘덴서 본체가 될 미가공 적층 시트(raw stacked sheet)를 얻었다. 다음으로, 이 생 적층 시트를, 가압 성형하고, 다이싱에 의해 분할하여 칩을 얻었다. 얻어진 칩을 N2분위기 중에서 1200℃에서 가열하고, 바인더를 연소시킨 후, H2, N2 및 H2O가스를 포함하는 환원성 분위기 중에서 소성하여, 소결한 적층체를 얻었다. 적층체의 구조는, 복수의 세라믹층과 복수의 내부전극층을 가지는 구조이다. 적층체의 치수는, L 방향 0.92㎜×W 방향 0.55㎜×T 방향 0.39㎜였다. L 방향의 단면인 제1의 단면 및 제2의 단면에는 제1의 내부전극층이 노출되는 노출 영역이 형성되어 있고, W 방향의 단면인 제1의 측면 및 제2의 측면에는 제2의 내부전극층이 노출되는 노출 영역이 형성되어 있었다.
내부전극층의 평균 두께는 0.55㎛, 내부전극층에 끼워지는 세라믹층의 평균 두께는 0.75㎛이며, 내부전극의 매수는 266매였다.
(제2의 피복 공정)
제1의 측면 및 제2의 측면에 노출되는 제2의 내부전극층의 표면에 대하여, 구리분말을 함유하는 도전성 페이스트를 도포하고, 850℃에서 소성함으로써, 제1의 측면 및 제2의 측면에 각각 저저항 외부전극을 형성했다.
(제1의 피복 공정)
(1) 박막전극층의 제작
제1의 단면 및 제2의 단면에 대하여 샌드 블라스트 가공을 실시하고, 제1의 단면 및 제2의 단면에서의 내부전극층의 노출도를 향상시켜, 도금 부착성을 향상시켰다.
그 후 적층체 전체에 대하여 습식 구리도금을 실시하고, 제1의 단면 및 제2의 단면에 제1의 내부전극층과 직접 접속된 두께 2㎛의 박막전극층을 형성함과 함께, 제1의 측면 및 제2의 측면의 저저항 외부전극 상에 도금층을 형성했다. 이 때, 제1의 단면 및 제2의 단면에 형성된 박막전극층의 능선부로부터의 거리는, W 방향에서 W갭의 0.95배, T 방향에서 T갭의 0.95배였다.
(2) 저항전극층의 제작
In-Sn복합산화물, 유리 및 Ni분말을 40wt%:50wt%:10wt%의 비율로 혼합한 혼합 분말을 용매에 분산시켜 저항 전극 페이스트를 제작했다. 유리로는 B-Si-Zn-Ba-Ca-Al계 유리를 이용했다.
얻어진 저항 전극 페이스트를 제1의 단면 및 제2의 단면에 형성된 박막전극층을 완전히 덮도록, 또한, 제1의 단면 및 제2의 단면으로부터 각각 밀려나오지 않도록, 디스펜서로 도포하여 770℃에서 소성했다.
(3) 상층전극층의 제작
평균입자경 1㎛의 구리입자(구상(球狀)입자와 편평입자의 혼합물)와 유리와의 혼합물을 용매에 분산시켜 상층전극 페이스트를 제작했다. 이 때, 상층전극 페이스트를 소성하여 얻어지는 상층전극층의 전기저항률이, 저항 전극 페이스트를 소성하여 얻어지는 저항전극층의 전기저항률보다도 낮아지도록 상층전극 페이스트의 조성을 조정했다.
유리로는, 저항 전극 페이스트와 동일한 B-Si-Zn-Ba-Ca-Al계 유리를 이용했다.
얻어진 상층전극 페이스트에 제1의 단면 및 제2의 단면을 침지하여 저항전극층 상에 상층전극 페이스트를 도포하고, 그 후 650℃에서 소성했다. 형성된 상층전극층의 두께는 가장 두꺼운 부분으로 20㎛였다.
이상의 순서에 따라, 제1의 단면 및 제2의 단면을 박막전극층, 저항전극층 및 상층전극층으로 이루어지는 저항 부착 외부전극으로 덮었다.
(적층체의 연마)
이 적층체를 적층체보다도 미세한 메쉬의 그물 바구니(net cage)에 수용한 후, 그물 바구니를 회전시키면서, 압력 0.05MPa로 20분간, 지르코니아가루를 적층체에 부딪침으로써 연마를 실시하고, 제1의 단면 및 제2의 단면에 형성된 상층전극층의 표면의 유리를 제거하여, 도금 부착성을 향상시켰다.
(도금 처리)
연마를 거친 적층체에 대하여 먼저 Ni도금을 실시하고, 계속해서 Sn도금을 실시하여, 제1의 단면 및 제2의 단면에 형성된 상층전극층상, 그리고 제1의 측면 및 제2의 측면에 형성된 저저항 외부전극 상에 각각, Ni/Sn도금층을 형성했다.
이상의 순서에 따라, 실시예 1에 따르는 적층 세라믹 콘덴서를 얻었다.
또한, 저항전극층의 조성 및 두께를 조정하여, 실시예 1에 따르는 적층 세라믹 콘덴서의 ESR을 약 50mΩ로 조정했다.
(실시예 2)
제1의 피복 공정의 (2) 저항전극층의 제작에 있어서, 저항 도전성 페이스트에 제1의 단면 및 제2의 단면을 침지함으로써, 제1의 단면 및 제2의 단면으로부터 밀려나오도록 저항 전극 페이스트를 도포했다. 그 이외는 실시예 1과 동일한 순서로, 실시예 2에 따르는 적층 세라믹 콘덴서를 제조했다.
(실시예 3)
제1의 피복 공정의 (1) 박막전극층의 제작보다도 전에, 제1의 단면 및 제2의 단면의 전면(全面)에 촉매인 팔라듐 입자를 부여하고, 그 후 박막전극층을 형성함으로써, 제1의 단면 및 제2의 단면에서 밀려나오도록, 제1의 측면, 제2의 측면, 제1의 주면, 제2의 주면의 일부에 박막전극층을 형성했다. 그 이외는, 실시예 2과 동일한 순서로, 실시예 3에 따르는 적층 세라믹 콘덴서를 제조했다.
(비교예 1)
제1의 피복 공정에서의 (1) 박막전극층의 제작을 실시하지 않고, (2) 저항전극층의 제작에 있어서 이용하는 저항 전극 페이스트의 조성을 변경했다. 그 이외는, 실시예 1과 동일한 순서로, 비교예 1에 따르는 적층 세라믹 콘덴서를 제조했다. 또한, (2) 저항전극층의 제작에 있어서 저항 전극 페이스트의 조성을 변경함으로써, 비교예 1에 따르는 적층 세라믹 콘덴서의 ESR를 약 50mΩ로 조정했다.
(비교예 2)
제1의 피복 공정에서의 (1) 박막전극층의 제작을 실시하지 않고, (2) 저항전극층의 제작에 있어서 이용하는 저항 전극 페이스트의 조성을 변경했다. 그 이외는, 실시예 2과 동일한 순서로, 비교예 2에 따르는 적층 세라믹 콘덴서를 제조했다. 또한, (2) 저항전극층의 제작에 있어서 저항 전극 페이스트의 조성을 변경함으로써, 비교예 2에 따르는 적층 세라믹 콘덴서의 ESR을 약 50mΩ로 조정했다.
(단면에서의 저항 부착 외부전극의 관찰)
실시예 1~3 및 비교예 1~2에 따르는 적층 세라믹 콘덴서의 주위를 수지로 둘러싸고, LT측면에 대하여 연마를 실시하여, W 방향의 1/2의 깊이까지 연마함으로써, LT단면을 노출시켰다. 이 연마면에 대하여 이온 밀링(ion milling)을 실시하여 연마에 의한 처짐(sag)을 제거함으로써, 관찰용의 단면을 얻었다. 이 관찰용의 단면을 마이크로스코프로 관찰함으로써, 각 전극층(박막전극층, 저항전극층 및 상층전극층)이 형성되어 있는 영역을 관찰했다. 결과를 표 1에 나타낸다.
(ESL의 측정)
실시예 1~3 및 비교예 1~2에 따르는 적층 세라믹 콘덴서를 각각 20개씩 준비하고, 이것을 실장기판 상에 실장하여, 네트워크 애널라이저(애질런트사(Agilent Technologies) 제품 E5071B)를 이용하여 ESL을 측정하고, 20개의 평균값을 구했다. 측정 주파수 대역은 100MHz로 했다. 결과를 표 1에 나타낸다.
(ESR의 측정)
실시예 1~3 및 비교예 1~2에 따르는 적층 세라믹 콘덴서를 각각 20개씩 준비하고, LCR 미터(애질런트사 제품 E4980A)를 이용하여 ESR을 측정하여, 20개의 평균값 및 ESR의 편차(ESR_CV)를 구했다. 측정 조건은 1MHz, 0.01Vrms로 했다. 결과를 표 1에 나타낸다.
Figure 112017127047306-pat00001
표 1의 결과로부터, 본 발명의 적층 세라믹 콘덴서는, ESL이 낮고, 내부전극층과 외부전극과의 접속성이 안정된 것을 확인할 수 있었다. 또한, 박막전극층 및/또는 저항전극층을, 저항 부착 외부전극을 형성하는 적층체의 면 내(즉 단면만)에 형성함으로써, ESR의 편차(ESR_CV)를 억제할 수 있는 것도 확인할 수 있었다. 또한, 실시예 1~3에서는 박막전극층을 도금법에 의해 형성했지만, 스퍼터 및 증착에 의해 박막전극층을 형성한 것이어도, 저ESL화 및 ESR의 편차를 억제하는 효과가 도금법의 경우와 동일한 것을 확인했다. 또한, 박막전극층의 두께를 2㎛에서, 0.5㎛, 9㎛로 각각 변경한 경우라도, 저ESL화 및 ESR의 편차를 억제하는 효과가 실시예 1~3의 경우(두께 2㎛의 경우)와 동일한 것을 확인했다.
1: 적층 세라믹 콘덴서
10: 적층체
11: 제1의 주면
12: 제2의 주면
13: 제1의 측면
14: 제2의 측면
15: 제1의 단면
16: 제2의 단면
20: 세라믹층
21: 외층부(세라믹층)
22: 내층부(세라믹층)
30: 내부전극층
35: 제1의 내부전극층
36: 제2의 내부전극층
61: 박막전극층
62: 저항전극층
63: 상층전극층
100: 외부전극(저항 부착 외부전극)
200: 외부전극(저저항 외부전극(저항전극층을 가지지 않는 외부전극))

Claims (12)

  1. 적층된 복수의 세라믹층과 복수의 내부전극층을 가지며, 복수의 상기 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 직방체 형상의 적층체와,
    상기 노출 영역을 덮는 외부전극을 포함하며,
    상기 외부전극의 적어도 1개는 저항 부착 외부전극이고,
    상기 내부전극층은 제1의 내부전극층과, 상기 제1의 내부전극층과 적층 방향에서 대향하는 제2의 내부전극층을 가지며,
    상기 저항 부착 외부전극은 상기 노출 영역에서 상기 내부전극층에 직접 접촉하며 도금 전극, 스퍼터 전극, 및 증착 전극 중 적어도 1종의 전극에 의해 이루어짐으로써 금속 원자가 퇴적된 금속 원자층인 박막전극층과, 상기 박막전극층 상에 마련된 저항전극층과, 상기 저항전극층 상에 마련된 상기 저항전극층보다도 전기저항률이 작은 상층(上層)전극층을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    상기 박막전극층은 상기 적층체에서의 상기 노출 영역이 형성된 면 내에 배치되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  3. 제1항 또는 제2항에 있어서,
    상기 저항전극층은 상기 적층체에서의 상기 노출 영역이 형성된 면 내에 배치되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  4. 제1항 또는 제2항에 있어서,
    상기 적층체는 제1의 단면(端面) 및 상기 제1의 단면에 대향하는 제2의 단면과, 상기 제1의 단면 및 상기 제2의 단면에 직교하며, 서로 대향하는 제1의 측면(側面) 및 제2의 측면을 가지며,
    상기 제1의 단면 및 상기 제2의 단면에는 상기 제1의 내부전극층이 노출되어 있고,
    상기 제1의 측면 및 상기 제2의 측면에는 상기 제2의 내부전극층이 노출되어 있으며,
    상기 제1의 단면 및 상기 제2의 단면에서 상기 제1의 내부전극층이 노출되는 노출 영역을 덮는 상기 외부전극이 상기 저항 부착 외부전극인 것을 특징으로 하는 적층 세라믹 콘덴서.
  5. 제4항에 있어서,
    상기 제1의 측면 및 상기 제2의 측면에서 상기 제2의 내부전극층이 노출되는 노출 영역을 덮는 상기 외부전극이 저저항 외부전극인 것을 특징으로 하는 적층 세라믹 콘덴서.
  6. 삭제
  7. 적층된 복수의 세라믹층과 복수의 내부전극층을 포함하고, 복수의 상기 내부전극층이 노출되는 노출 영역을 2개 이상 가지는 직방체 형상의 적층체를 형성하는 적층체 형성 공정과,
    외부전극에 의해 상기 노출 영역을 덮는 피복 공정을 포함하며,
    상기 피복 공정은 금속 원자가 퇴적된 금속 원자층인 박막전극층과, 상기 박막전극층 상에 마련된 저항전극층과, 상기 저항전극층 상에 마련된 상기 저항전극층보다도 전기저항률이 작은 상층전극층을 가지는 저항 부착 외부전극에 의해 상기 노출 영역의 적어도 1개를 덮는 제1의 피복 공정을 가지고,
    상기 제1의 피복 공정에 있어서, 노출되는 상기 내부전극층 상에 직접 박막전극층을 형성하며,
    상기 박막전극층을 도금법, 스퍼터법, 및 증착법 중 적어도 하나에 의해 형성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 적층체 형성 공정에 있어서, 상기 내부전극층 중의 제1의 내부전극층이 노출되는 제1의 노출 영역 및 상기 제1의 노출 영역과 대향하는 제2의 노출 영역, 그리고 상기 내부전극층 중의 제2의 내부전극층이 노출되는 제3의 노출 영역 및 상기 제3의 노출 영역과 대향하는 제4의 노출 영역을 상기 적층체의 표면에 형성하고,
    상기 제1의 피복 공정은 상기 제1의 노출 영역 및 상기 제2의 노출 영역에 노출되는 제1의 내부전극층 상에 상기 박막전극층을 직접 형성하는 공정을 포함하며,
    상기 피복 공정은 상기 제3의 노출 영역 및 상기 제4의 노출 영역에 노출되는 상기 제2의 내부전극층 상에 저저항 외부전극을 직접 형성하는 제2의 피복 공정을 더 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
  10. 제9항에 있어서,
    상기 제1의 피복 공정은 상기 박막전극층 상에 저항 전극 페이스트를 도포한 후에 소성(燒成)하여 상기 저항전극층을 형성하는 제1의 소성공정, 및 상기 저항전극층 상에 상층전극 페이스트를 도포한 후에 소성하여 상기 상층전극층을 형성하는 제2의 소성공정을 포함하고,
    상기 제1의 소성공정에서의 최고온도가 상기 제2의 소성공정에서의 최고온도보다도 높은 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
  11. 제10항에 있어서,
    상기 제2의 피복 공정이 상기 제3의 노출 영역 및 상기 제4의 노출 영역에 노출되는 상기 제2의 내부전극층 상에 저저항 외부전극 페이스트를 도포한 후에 소성하는 제3의 소성공정을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
  12. 제11항에 있어서,
    상기 제3의 소성공정에서의 최고온도가 상기 제1의 소성공정에서의 최고온도보다도 높은 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
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