KR102053037B1 - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 Download PDF

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.

Description

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND MICRO PROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 집적도 증가가 가능하고 공정 단순화 및 공정 비용 감소가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 제1 이븐 라인을 형성하는 단계; 상기 제1 이븐 라인 사이의 제1 트렌치 측벽 및 저면을 따라 형성되는 제1 오드 가변 저항층 및 제1 오드 가변 저항층이 형성된 상기 제1 트렌치 내에 매립되는 제1 오드 라인을 형성하는 단계; 상기 제1 이븐 라인, 상기 제1 오드 라인 및 상기 제1 오드 가변 저항층 상에 제1 방향과 교차하는 제2 방향으로 연장하고, 제2 이븐 가변 저항층 및 제2 이븐 라인이 적층된 제2 적층 구조물을 형성하는 단계; 및 상기 제2 적층 구조물 사이의 제2 트렌치 측벽 및 저면을 따라 형성되는 제2 오드 가변 저항층 및 제2 오드 가변 저항층이 형성된 상기 제2 트렌치 내에 매립되는 제2 오드 라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 집적도 증가가 가능하고 공정 단순화 및 공정 비용 감소가 가능하다.
도 1a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6은 도 5a 내지 도 5c의 반도체 장치와 대응하는 회로도이다.
도 7a 및 도 7b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 8a 및 도 8b는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 13은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 14는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 필요에 따라 평면도 및/또는 단면도를 도시하였다. 편의상 평면도에는 가변 저항층을 도시하지 않았다.
먼저, 제조 방법을 설명한다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 제1 방향(Y1-Y1' 선과 교차하는 방향)으로 연장하는 제1 이븐 라인(11)을 형성한다. 제1 이븐 라인(11)은 기판(10) 상에 도전 물질을 증착한 후 이를 선택적으로 식각하여 형성될 수 있다. 제1 이븐 라인(11) 형성을 위한 도전 물질은 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다. 여기서, 제1 이븐 라인(11)은 후술하는 제1 오드 라인(도 4a 내지 도 4c의 13A 참조)과의 관계를 고려하여 설명의 편의상 칭하여진 것이다. 반대로, 도면부호 11을 오드 라인이라 하고 도면부호 13A를 이븐 라인이라 할 수도 있다. 제1 이븐 라인(11) 사이의 공간은 제1 트렌치(T1)라 하기로 한다.
도 2를 참조하면, 제1 이븐 라인(11)이 형성된 기판(10) 상에 하부 프로파일을 따라 가변 저항 물질(12)을 형성한 후, 가변 저항 물질(12) 상에 제1 트렌치(T1)를 충분히 매립하는 두께로 도전 물질(13)을 형성한다.
여기서, 가변 저항 물질(12)은 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 물질(12)은 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 즉, 페로브스카이트(perovskite)계 산화물, 전이금속 산화물 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 화합물 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
일례로서, 가변 저항 물질(12)은 산소부족형 금속 산화물층과 산소리치형 금속 산화물층이 적층된 이중층일 수 있다. 여기서, 산소부족형 금속 산화물층TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 층이고, 산소리치형 금속 산화물층은 TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 층일 수 있다. 산소부족형 금속 산화물층의 산소 공공이 산소리치형 금속 산화물층으로 공급되는지 여부 및 그에 따라 산소리치형 금속 산화물층 내에 산소 공공에 의한 필라멘트 전류 통로가 생성되는지 여부에 따라 산소부족형 금속 산화물층 및 산소리치형 금속 산화물층의 이중층의 저항이 고저항 상태와 저저항 상태 사이에서 변할 수 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 물질(12)은 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 갖기만 하면 족하다.
도전 물질(13)은 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 이븐 라인(11)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행함으로써, 제1 이븐 라인(11) 사이의 제1 트렌치(T1) 내에 제1 오드 가변 저항층(12A) 및 제1 오드 라인(13A)을 형성한다. 제1 오드 가변 저항층(12A)은 제1 트렌치(T1)의 측벽 및 저면을 따라 형성되고, 제1 오드 라인(13A)은 제1 오드 가변 저항층(12A)이 형성된 제1 트렌치(T1)에 매립되도록 형성된다. 그에 따라, 제1 오드 가변 저항층(12A)은 제1 오드 라인(13A)의 측벽 및 저면을 둘러싼다. 본 공정 결과, 제1 이븐 라인(11) 및 제1 오드 라인(13A)은 제1 방향으로 연장하면서, 제2 방향(Y1-Y1' 선과 평행한 방향)으로 교대로 배치된다.
이상으로 설명한 공정에 의해 제1 이븐 라인(11), 제1 오드 라인(13A) 및 제1 오드 가변 저항층(12A)을 포함하는 제1 층 구조물이 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 제1 층 구조물 상에 가변 저항 물질 및 도전 물질을 순차적으로 형성하고 이들을 선택적으로 식각하여, 제2 방향으로 연장하는 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15)의 적층 구조물을 형성한다. 적층 구조물 사이의 공간은 제2 트렌치(T2)라 한다.
도 5a 내지 도 5c를 참조하면, 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15)이 형성된 결과물 상에 하부 프로파일을 따라 가변 저항 물질을 형성하고 제2 트렌치(T2)를 충분히 매립하는 두께의 도전 물질을 형성한 후, 제2 이븐 라인(15)이 드러날 때까지 평탄화 공정을 수행함으로써, 제2 트렌치(T2) 내에 제2 오드 가변 저항층(16) 및 제2 오드 라인(17)을 형성한다. 본 공정 결과, 제2 이븐 라인(15)과 제2 오드 라인(17)은 제2 방향으로 연장하면서, 제1 방향으로 교대로 배치된다. 설명의 편의상 제2 이븐 라인(15)과 제1 오드 라인(17)으로 칭하였으나, 반대로, 도면부호 17을 이븐 라인이라 칭하고 도면부호 15를 오드 라인이라 칭할 수도 있다.
이상으로 설명한 공정에 의해 제1 층 구조물 상에는, 제2 이븐 라인(15), 제2 오드 라인(17), 제2 이븐 라인(15)과 제1 층 구조물 사이에 개재되는 제2 이븐 가변 저항층(14), 제2 이븐 라인(15)과 제2 오드 라인(17)의 사이 및 제2 오드 라인(17)과 제1 층 구조물 사이에 개재되는 제2 오드 가변 저항층(16)을 포함하는 제2 층 구조물이 형성될 수 있다.
이상으로 설명한 공정에 의하여 도 5a 내지 도 5c와 같은 반도체 장치가 제조될 수 있다.
도 5a 내지 도 5c를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(10) 상에 순차적으로 적층된 제1 및 제2 층 구조물을 포함한다.
제1 층 구조물은 제1 방향으로 연장하며 교대로 배열되는 제1 이븐 라인(11) 및 제1 오드 라인(13A)을 포함할 수 있고, 제2 층 구조물은 제2 방향으로 연장하며 교대로 배열되는 제2 이븐 라인(15) 및 제2 오드 라인(17)을 포함할 수 있다.
제1 오드 가변 저항층(12A)은 제1 이븐 라인(11)과 제1 오드 라인(13A)의 사이에 개재될 수 있고, 제2 이븐 가변 저항층(14)은 제2 이븐 라인(15)과 제1 이븐 라인(11)의 사이 및 제2 이븐 라인(15)과 제1 오드 라인(13A)의 사이에 개재될 수 있다. 제2 오드 가변 저항층(16)은 제2 이븐 라인(15)과 제2 오드 라인(17)의 사이, 제2 오드 라인(17)과 제1 이븐 라인(11)의 사이, 및 제2 오드 라인(17)과 제1 오드 라인(13A)의 사이에 개재될 수 있다.
이러한 경우, 하부 라인인 제1 이븐 라인(11) 및 제1 오드 라인(13A)과 상부 라인인 제2 이븐 라인(15) 및 제2 오드 라인(17)의 사이마다 제2 이븐 가변 저항층(14) 또는 제2 오드 가변 저항층(16)이 개재되고, 그에 따라 제1 이븐 라인(11) 및 제1 오드 라인(13A)과 제2 이븐 라인(15) 및 제2 오드 라인(17)의 교차 영역마다 메모리 셀이 형성될 수 있다. 구체적으로, 제1 이븐 라인(11)과 제2 이븐 라인(15)의 교차 영역에 제1 메모리 셀(MC1)이 형성될 수 있고, 이러한 제1 메모리 셀(MC1)은 제1 이븐 라인(11) 및 제2 이븐 라인(15)에 인가되는 전압 또는 전류에 의해 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터 '0' 또는 '1'을 저장할 수 있다. 유사하게, 제1 이븐 라인(11)과 제2 오드 라인(17)의 교차 영역에 제2 메모리 셀(MC2)이 형성될 수 있고, 제1 오드 라인(13A)과 제2 오드 라인(17)의 교차 영역에 제3 메모리 셀(MC3)이 형성될 수 있고, 제1 오드 라인(13A)과 제2 이븐 라인(15)의 교차 영역에 제4 메모리 셀(MC4)이 형성될 수 있다.
제1 이븐 라인(11)과 제1 오드 라인(13A) 사이의 제1 오드 가변 저항층(12A)은 제1 이븐 라인(11) 및 제1 오드 라인(13A)을 서로 절연시키는 역할을 할 수 있고, 제2 이븐 라인(15)과 제2 오드 라인(17)사이의 제2 오드 가변 저항층(16)은 제2 이븐 라인(15) 및 제2 오드 라인(17)을 서로 절연시키는 역할을 할 수 있다.
한편, 이 실시예에서 제1 층 구조물의 제1 이븐 라인(11) 아래에는 가변 저항층이 존재하지 않으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층 구조물의 제2 이븐 라인(15) 및 제2 이븐 가변 저항층(14)과 유사하게, 제1 이븐 라인(11)의 아래에 제1 이븐 라인(11)과 함께 패터닝된 가변 저항층이 존재할 수도 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면 다음과 같은 효과가 있다.
우선, 어느 하나의 층 구조물에서 1 피치(pitch) 내에 두 개의 라인 즉, 이븐 라인과 오드 라인을 형성할 수 있으므로, 장치의 집적도가 크게 증가할 수 있다.
게다가, 두 개의 라인 중 어느 하나 예컨대, 오드 라인은 이븐 라인 사이에 자기 정렬되고, 아울러 가변 저항층 형성을 위한 별도의 마스크 공정도 요구되지 않으므로, 공정이 단순하고 용이하며 공정 비용 감소가 가능하다.
도 6은 도 5a 내지 도 5c의 반도체 장치와 대응하는 회로도이다.
도 6을 참조하면, 제1 방향으로 연장하는 복수의 제1 라인(L1, L2)과 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인(L3, L4) 사이마다 가변 저항층이 개재되어 메모리 셀(MC1, MC2, MC3, MC4)이 형성될 수 있다.
여기서, 제1 라인(L1, L2)은 교대로 배열되는 제1 이븐 라인(L1) 및 제1 오드 라인(L2)을 포함하고, 제2 라인(L3, L4)은 교대로 배열되는 제2 이븐 라인(L3) 및 제2 오드 라인(L4)을 포함할 수 있다. 제1 이븐 라인(L1)과 제2 이븐 라인(L3) 사이에 배치되는 가변 저항층이 제1 메모리 셀(MC1)을 형성할 수 있고, 제1 이븐 라인(L1)과 제2 오드 라인(L4) 사이에 배치되는 가변 저항층이 제2 메모리 셀(MC2)을 형성할 수 있고, 제1 오드 라인(L2)과 제2 오드 라인(L4) 사이의 가변 저항층이 제3 메모리 셀(MC3)을 형성할 수 있고, 제1 오드 라인(L2)과 제2 이븐 라인(L3) 사이에 배치되는 가변 저항층이 제4 메모리 셀(MC4)을 형성할 수 있다.
한편, 전술한 실시예에서는 두 개의 층 구조물 즉, 제1 층 구조물과 제2 층 구조물이 적층된 경우에 대하여 나타내었으나, 이 층 구조물은 반복하여 적층 될 수 있다. 이하, 도 7a 내지 도 8b를 참조하여 예시적으로 설명한다.
도 7a 및 도 7b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 7a 및 도 7b를 참조하면, 전술한 제2 층 구조물 상에 제3 층 구조물이 배치될 수 있다.
제3 층 구조물은 제1 방향으로 연장하며 교대로 배열되는 제3 이븐 라인(21) 및 제3 오드 라인(23)과, 제3 이븐 라인(21) 하부에 제3 이븐 라인(21)과 중첩하도록 배치되어 제2 층 구조물과 제3 이븐 라인(21) 사이에 개재되는 제3 이븐 가변 저항층(20)과, 제3 오드 라인(23)의 측벽 및 저면을 둘러싸도록 형성되어 제2 층 구조물과 제3 오드 라인(23) 사이 및 제3 이븐 라인(21)과 제3 오드 라인(23)의 사이에 개재되는 제3 오드 가변 저항층(22)을 포함할 수 있다. 제3 층 구조물의 형성 방법은 라인 연장 방향을 제외하고는 제2 층 구조물 형성 방법과 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
이러한 경우, 제2 이븐 라인(15) 및 제2 오드 라인(17)과, 제3 이븐 라인(21) 및 제3 오드 라인(23)의 사이마다 제3 이븐 가변 저항층(20) 또는 제3 오드 가변 저항층(22)이 개재되고, 그에 따라 제2 이븐 라인(15) 및 제2 오드 라인(17)과, 제3 이븐 라인(21) 및 제3 오드 라인(23)의 교차 영역마다 메모리 셀(MC1', M2C', MC3', MC4' 참조)이 형성될 수 있다.
본 실시예는 3 개의 층 구조물이 적층되는 경우를 나타내고 있으며, 그에 따라 장치의 집적도가 증가할 수 있다.
도 8a 및 도 8b는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 8a 및 도 8b를 참조하면, 전술한 제3 층 구조물 상에 제4 층 구조물이 배치될 수 있다.
제4 층 구조물은 제2 방향으로 연장하며 교대로 배열되는 제4 이븐 라인(25) 및 제4 오드 라인(27)과, 제4 이븐 라인(25) 하부에 제4 이븐 라인(25)과 중첩하도록 배치되어 제3 층 구조물과 제4 이븐 라인(25) 사이에 개재되는 제4 이븐 가변 저항층(24)과, 제4 오드 라인(27)의 측벽 및 저면을 둘러싸도록 형성되어 제3 층 구조물과 제4 오드 라인(27) 사이 및 제4 이븐 라인(25)과 제4 오드 라인(27)의 사이에 개재되는 제4 오드 가변 저항층(26)을 포함할 수 있다. 제4 층 구조물의 형성 방법은 제2 층 구조물 형성 방법과 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
이러한 경우, 제3 이븐 라인(21) 및 제3 오드 라인(23)과, 제4 이븐 라인(25) 및 제4 오드 라인(27)의 교차 영역마다 메모리 셀(MC1", M2C", MC3", MC4" 참조)이 형성될 수 있다.
본 실시예는 4 개의 층 구조물이 적층되는 경우를 나타내고 있으며, 그에 따라 장치의 집적도가 더욱 증가할 수 있다.
유사한 방식으로 5 개 이상의 층 구조물이 적층될 수 있다. 가장 상부에 위치하는 층 구조물 및/또는 가장 하부에 위치하는 층 구조물을 제외하고는, 각 층 구조물의 라인들은 가변 저항 물질에 의해 연장 방향의 전면이 둘러싸이는 형상을 가질 수 있다. 예를 들어, 제2 층 구조물에서 제2 방향으로 연장하는 제2 이븐 라인(15)은 제2 방향으로 연장하는 저면, 양 측면 및 상면이 가변 저항 물질로 둘러싸인다. 또한, 제1 층 구조물, 제3 층 구조물 등 홀수층 구조물은 서로 동일한 방향 예컨대, 제1 방향으로 연장하는 라인을 포함하고, 제2 층 구조물, 제4 층 구조물 등 짝수층 구조물은 서로 동일한 방향 예컨대, 제2 방향으로 연장하는 라인을 포함한다. 홀수층 구조물과 짝수층 구조물의 사이, 및 각 층 구조물에서 라인의 사이에 가변 저항층이 개재될 수 있다.
도 9는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 9를 참조하면, 각 층 구조물에서 먼저 형성되는 라인 예컨대, 제2 층 구조물의 제2 이븐 라인(15)은 도전 물질의 증착 및 건식 식각으로 형성될 수 있으므로 상부에서 하부로 갈수록 폭이 증가하는 형상을 가질 수 있다. 그에 따라, 제2 이븐 라인(15) 사이에 매립되는 제2 오드 라인(17)은 상부에서 하부로 갈수록 폭이 감소하는 형상을 가질 수 있다.
본 도면에 도시하지는 않았으나, 도 9와 유사하게, 다른 층 구조물에서 먼저 형성되는 라인 예컨대, 이븐 라인은 상부에서 하부로 갈수록 폭이 증가하는 형상을 가질 수 있고, 나중에 형성되는 라인 예컨대, 오드 라인은 상부에서 하부로 갈수록 폭이 감소하는 형상을 가질 수 있다.
한편, 전술한 실시예들에서 셀간 디스터번스 방지를 위한 스페이서를 더 형성할 수도 있다. 이에 대해서는 이하, 도 10을 참조하여 예시적으로 설명하기로 한다.
도 10을 참조하면, 각 층 구조물에서 먼저 형성되는 라인 예컨대, 제2 층 구조물의 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15)을 형성한 후, 그 양 측벽에 스페이서(18)를 추가적으로 형성한다.
스페이서(18) 형성 공정은, 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15)이 형성된 결과물 상에 스페이서(18) 형성을 위한 절연막 예컨대, 산화막이나 질화막을 형성한 후, 전면 식각 공정을 수행하는 방식에 의할 수 있다. 또는, 스페이서(18) 형성 공정은, 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15) 측벽을 산화시키는 방식에 의할 수도 있다. 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15)의 측벽 산화는, 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15) 형성을 위한 식각 공정에서 이용된 마스크(미도시됨)가 존재하는 상태에서 수행됨으로써, 제2 이븐 라인(15) 상면의 산화는 방지될 수 있다.
이와 같이 제1 이븐 라인(11)의 측벽에 스페이서(18)를 형성한 후, 후속 공정 즉, 가변 저항 물질 형성, 도전 물질 형성 및 평탄화를 수행함으로써 제2 오드 가변 저항층(16) 및 제2 오드 라인(17)을 형성할 수 있다.
본 실시예에서 제2 이븐 가변 저항층(14) 및 제2 이븐 라인(15)과 제2 오드 가변 저항층(16) 및 제2 오드 라인(17) 사이에 스페이서(18)가 개재되므로, 메모리 셀간 디스터번스(disturbance)가 방지될 수 있다.
본 도면에 도시하지는 않았으나, 도 10과 유사하게, 다른 층 구조물에서 먼저 형성되는 라인 측벽에도 스페이서가 추가 형성될 수 있다.
도 11은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 11에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해, 기억부(1010)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 마이크로프로세서(1000)의 크기를 감소시킬 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 12는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 12에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 프로세서(1100)의 크기를 감소시킬 수 있다. 도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 13에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 14에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성을 향상시키고 크기를 감소시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 15에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해, 메모리(1410)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성이 향상되고 크기를 감소시킬 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 기판 상에 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물; 및 상기 제1 라인 사이, 상기 제2 라인 사이, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되는 가변 저항층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성을 향상시킬 수 있고 크기를 감소시킬 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 이븐 라인
12A: 제1 오드 가변 저항층 13A: 제1 오드 라인
14: 제2 이븐 가변 저항층 15: 제2 이븐 라인
16: 제2 오드 가변 저항층 17: 제2 오드 라인

Claims (23)

  1. 기판 상에 높이 방향에서 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물 - 상기 복수의 제1 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물 - 상기 복수의 제2 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ; 및
    상기 제1 라인 사이에 개재되어 상기 제1 라인의 측벽과 접촉하는 제1 부분, 상기 제2 라인 사이에 개재되어 상기 제2 라인의 측벽과 접촉하는 제2 부분, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되어 상기 제1 라인의 상면 및 상기 제2 라인의 저면과 접촉하거나 또는 상기 제1 라인의 저면 및 상기 제2 라인의 상면과 접촉하는 제3 부분을 포함하는 가변 저항층을 포함하는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 라인과 상기 제2 라인 사이의 상기 가변 저항층은, 상기 제1 라인 및 상기 제2 라인을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 라인과 상기 제2 라인의 교차 영역마다 메모리 셀이 형성되는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 라인 사이의 상기 가변 저항층은, 상기 제1 라인을 서로 절연시키고,
    상기 제2 라인 사이의 상기 가변 저항층은, 상기 제2 라인을 서로 절연시키는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 라인 및 상기 제2 라인 각각은, 교대로 배열되는 이븐 라인 및 오드 라인을 포함하고,
    상기 이븐 라인은, 서로 동일한 형상을 갖고,
    상기 오드 라인은, 서로 동일한 형상을 갖는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 이븐 라인 및 오드 라인 중 어느 하나는 상부에서 하부로 갈수록 폭이 증가하는 형상을 갖고, 나머지 하나는 상부에서 하부로 갈수록 폭이 감소하는 형상을 갖는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 라인 또는 상기 제2 라인은 중 적어도 하나는, 교대로 배열되는 이븐 라인 및 오드 라인을 포함하고,
    상기 가변 저항층은, 상기 이븐 라인 아래에서 상기 이븐 라인과 중첩하는 이븐 가변 저항층, 및 상기 오드 라인의 양측면 및 저면을 둘러싸는 오드 가변 저항층을 포함하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 이븐 가변 저항층 및 상기 이븐 라인과 상기 오드 가변 저항층 사이에 개재되는 스페이서를 더 포함하는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 홀수층 구조물은, 둘 이상의 홀수층 구조물을 포함하는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 짝수층 구조물은, 둘 이상의 짝수층 구조물을 포함하는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항층은, 산소리치형 금속 산화물층과 산소부족형 금속 산화물층을 포함하는
    반도체 장치.
  12. 기판 상에 제1 방향으로 연장하는 제1 이븐 라인을 형성하는 단계;
    상기 제1 이븐 라인 사이의 제1 트렌치 측벽 및 저면을 따라 형성되는 제1 오드 가변 저항층 및 제1 오드 가변 저항층이 형성된 상기 제1 트렌치 내에 매립되는 제1 오드 라인을 형성하는 단계;
    상기 제1 이븐 라인, 상기 제1 오드 라인 및 상기 제1 오드 가변 저항층 상에 제1 방향과 교차하는 제2 방향으로 연장하고, 제2 이븐 가변 저항층 및 제2 이븐 라인이 적층된 제2 적층 구조물을 형성하는 단계; 및
    상기 제2 적층 구조물 사이의 제2 트렌치 측벽 및 저면을 따라 형성되는 제2 오드 가변 저항층 및 제2 오드 가변 저항층이 형성된 상기 제2 트렌치 내에 매립되는 제2 오드 라인을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제1 오드 가변 저항층 및 상기 제1 오드 라인 형성 단계는,
    상기 제1 이븐 라인이 형성된 결과물 상에 하부 프로파일을 따라 가변 저항 물질을 형성하는 단계;
    상기 가변 저항 물질 상에 도전 물질을 형성하는 단계; 및
    상기 제1 이븐 라인이 드러나도록 평탄화 공정을 수행하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제2 오드 가변 저항층 및 상기 제2 오드 라인 형성 단계는,
    상기 제2 적층 구조물이 형성된 결과물 상에 하부 프로파일을 따라 가변 저항 물질을 형성하는 단계;
    상기 가변 저항 물질 상에 도전 물질을 형성하는 단계; 및
    상기 제2 이븐 라인이 드러나도록 평탄화 공정을 수행하는 단계를 포함하는
    반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제1 이븐 라인 아래에서 상기 제1 이븐 라인과 중첩하는 제1 이븐 가변 저항층을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 제1 이븐 가변 저항층, 상기 제1 이븐 라인, 상기 제1 오드 가변 저항층, 및 상기 제1 오드 라인 형성 단계와, 상기 제2 이븐 가변 저항층, 상기 제2 이븐 라인, 상기 제2 오드 가변 저항층, 및 상기 제2 오드 라인 형성 단계는, 번갈아 반복 수행되는
    반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제2 오드 가변 저항층 형성 단계 전에,
    상기 제2 적층 구조물 측벽 상에 스페이서를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 제1 오드 가변 저항층 형성 단계 전에,
    상기 제1 이븐 가변 저항층 및 상기 제1 이븐 라인의 제1 적층 구조물 측벽 상에 스페이서를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는,
    기판 상에 높이 방향에서 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물 - 상기 복수의 제1 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물 - 상기 복수의 제2 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ; 및
    상기 제1 라인 사이에 개재되어 상기 제1 라인의 측벽과 접촉하는 제1 부분, 상기 제2 라인 사이에 개재되어 상기 제2 라인의 측벽과 접촉하는 제2 부분, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되어 상기 제1 라인의 상면 및 상기 제2 라인의 저면과 접촉하거나 또는 상기 제1 라인의 저면 및 상기 제2 라인의 상면과 접촉하는 제3 부분을 포함하는 가변 저항층을 포함하는
    마이크로프로세서.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는,
    기판 상에 높이 방향에서 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물 - 상기 복수의 제1 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물 - 상기 복수의 제2 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ; 및
    상기 제1 라인 사이에 개재되어 상기 제1 라인의 측벽과 접촉하는 제1 부분, 상기 제2 라인 사이에 개재되어 상기 제2 라인의 측벽과 접촉하는 제2 부분, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되어 상기 제1 라인의 상면 및 상기 제2 라인의 저면과 접촉하거나 또는 상기 제1 라인의 저면 및 상기 제2 라인의 상면과 접촉하는 제3 부분을 포함하는 가변 저항층을 포함하는
    프로세서.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
    기판 상에 높이 방향에서 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물 - 상기 복수의 제1 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물 - 상기 복수의 제2 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ; 및
    상기 제1 라인 사이에 개재되어 상기 제1 라인의 측벽과 접촉하는 제1 부분, 상기 제2 라인 사이에 개재되어 상기 제2 라인의 측벽과 접촉하는 제2 부분, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되어 상기 제1 라인의 상면 및 상기 제2 라인의 저면과 접촉하거나 또는 상기 제1 라인의 저면 및 상기 제2 라인의 상면과 접촉하는 제3 부분을 포함하는 가변 저항층을 포함하는
    시스템.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
    기판 상에 높이 방향에서 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물 - 상기 복수의 제1 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물 - 상기 복수의 제2 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ; 및
    상기 제1 라인 사이에 개재되어 상기 제1 라인의 측벽과 접촉하는 제1 부분, 상기 제2 라인 사이에 개재되어 상기 제2 라인의 측벽과 접촉하는 제2 부분, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되어 상기 제1 라인의 상면 및 상기 제2 라인의 저면과 접촉하거나 또는 상기 제1 라인의 저면 및 상기 제2 라인의 상면과 접촉하는 제3 부분을 포함하는 가변 저항층을 포함하는
    데이터 저장 시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
    기판 상에 높이 방향에서 짝수층 구조물과 교대로 적층되고, 제1 방향으로 연장하는 복수의 제1 라인을 포함하는 홀수층 구조물 - 상기 복수의 제1 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 라인을 포함하는 상기 짝수층 구조물 - 상기 복수의 제2 라인은 상기 높이 방향에서 서로 동일한 레벨에 위치함. - ; 및
    상기 제1 라인 사이에 개재되어 상기 제1 라인의 측벽과 접촉하는 제1 부분, 상기 제2 라인 사이에 개재되어 상기 제2 라인의 측벽과 접촉하는 제2 부분, 및 상기 제1 라인과 상기 제2 라인의 사이에 개재되어 상기 제1 라인의 상면 및 상기 제2 라인의 저면과 접촉하거나 또는 상기 제1 라인의 저면 및 상기 제2 라인의 상면과 접촉하는 제3 부분을 포함하는 가변 저항층을 포함하는
    메모리 시스템.
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