KR102037646B1 - 표시 장치, 반도체 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치, 반도체 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

본 개시된 표시 장치는, 게이트 절연막(130), 게이트 절연막에 적층된 반도체층(140) 및 게이트 절연막의 반도체층의 반대측에 적층된 게이트 전극층(120)을 갖는 트랜지스터부(100)와, 반도체층과 전기적으로 접속되고, 트랜지스터부 위에 배치된 배선층(161, 162)과 동일 계층에 배치된 제1 금속막(210) 및 제1 금속막 위의 제1 층간절연막(152)을 통하여 배치된 제2 금속막(220)을 갖는 제1 용량 소자부(200)와, 트랜지스터부에 의해 제어되는 표시 소자를 구비한다.

Description

표시 장치, 반도체 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING DISPLAY DEVICE}
본 개시는 표시 장치, 반도체 장치 및 표시 장치의 제조 방법에 관한 것이다.
액정 디스플레이, 유기 EL(Electro-Luminescence) 디스플레이라는 플랫 패널 디스플레이에서는, 패널을 구동하기 위한 구동 트랜지스터에 액티브 매트릭스 방식의 박막 트랜지스터(Thin Film Transistor(TFT))가 널리 이용되고 있다. 이와 같은 TFT는 화소마다 마련되어 있고, 화소의 명암을 각각 제어할 수 있기 때문에, 패시브 매트릭스 방식보다도 고화질, 높은 콘트라스트를 달성할 수 있다.
또한, 이와 같은 플랫 패널 디스플레이는 더한층의 성능 향상이 도모되어 있다. 예를 들면, TFT의 게이트 절연막과, 용량소자의 유전체막을 다른 층에서 작성함으로써, TFT를 구성하는 재질에 의한 제약을 받지 않고, 최적의 유전체막을 선택하는 기술이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 이와 같은 유전체막은, 예를 들면, 게이트 절연막보다도 유전율이 높은 재질을 선택할 수 있고, 또는, 게이트 절연막과 같은 재질이라도 막두께를 얇게 할 수 있기 때문에, 단위 면적당의 용량을 향상시키는 것이 가능해진다.
특허 문헌 1 : 일본 특개2008-102262호 공보
그러나, 특허 문헌 1에서는, 게이트 전극과 동층의 금속막을 용량소자의 일방의 전극으로서 사용하고 있어서, 용량소자의 배치·재질 등에 의한 제약을 받게되어, 박막 트랜지스터 성능의 향상이 저해되어 버린다는 문제가 있다.
따라서 성능이 향상된 표시 장치, 반도체 장치 및 표시 장치의 제조 방법을 제공하는 것이 바람직하다.
본 기술의 한 실시 형태의 표시 장치는, 게이트 절연막, 게이트 절연막에 적층된 반도체층 및 게이트 절연막의 반도체층의 반대측에 적층된 게이트 전극층을 갖는 트랜지스터부와, 반도체층과 전기적으로 접속되고, 트랜지스터부 위에 배치된 배선층과 동일 계층에 배치된 제1 금속막 및 제1 금속막 위에 마련된 제1 층간 절연막을 통하여 배치된 제2 금속막을 갖는 제1 용량 소자부와, 트랜지스터부에 의해 제어되는 표시 소자를 구비한 것이다.
본 기술의 한 실시 형태의 반도체 장치는, 트랜지스터부와 용량 소자부를 구비하고 있고, 트랜지스터부 및 용량 소자부는 상기 표시 장치의 트랜지스터부 및 제1 용량 소자부와 같은 구성을 갖는다.
본 기술의 한 실시 형태의 표시 장치의 제조 방법은, 이하의 (A) 내지 (C)를 포함하는 것이다.
(A) 게이트 전극, 게이트 절연막 및 반도체층을 적층하여 트랜지스터부를 형성하는 것
(B) 트랜지스터부 위에 반도체층과 전기적으로 접속되는 배선층 및 배선층과 동일 계층에 제1 금속막을 각각 성막한 후, 제1 금속막 위에 제1 층간절연막을 통하여 제2 금속막을 성막하여 제1 용량 소자부를 형성하는 것
(C) 트랜지스터부에 의해 제어되는 표시 소자를 형성하는 것
본 기술의 한 실시 형태의 표시 장치, 반도체 장치 및 표시 장치의 제조 방법에서는, 용량소자(제1 용량 소자부)를 구성하는 금속막을 트랜지스터부와는 다른 층에 마련함에 의해, 용량소자를 구성하는 재료의 선택성이 향상된다.
상기 한 실시 형태의 표시 장치, 반도체 장치 및 표시 장치의 제조 방법에 의하면, 용량소자(제1 용량 소자부)를 구성하는 금속막을 트랜지스터부와는 다른 층에 마련하도록 하였기 때문에, 용량소자를 구성하는 재료의 선택성이 향상하고, 배선 전체의 저항이 저감된다. 따라서, 고성능의 표시 장치를 제공하는 것이 가능해진다.
도 1은 유기 EL 디스플레이의 구성의 한 예를 도시하는 도면.
도 2는 유기 EL 디스플레이의 회로 구성의 한 예를 도시하는 도면.
도 3a는 제1의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 3b는 도 3a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 4a는 도 3b에 도시한 TFT 및 용량소자의 제조 공정을 도시하는 단면도.
도 4b는 도 4a에 계속된 공정을 도시하는 단면도.
도 5a는 도 4b에 계속된 공정을 도시하는 단면도.
도 5b는 도 5a에 계속된 공정을 도시하는 단면도.
도 6a는 제2의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 6b는 도 6a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 7a는 제3의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 7b는 도 7a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 8a는 제3의 실시의 형태의 TFT 및 용량소자의 다른 구성을 도시하는 평면도.
도 8b는 도 8a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 9a는 제4의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 9b는 도 9a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 10a는 도 9b에 도시한 TFT 및 용량소자의 제조 공정을 도시하는 단면도.
도 10b는 도 10a에 계속된 공정을 도시하는 단면도.
도 11은 제5의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 단면도.
도 12는 제5의 실시의 형태의 TFT 및 용량소자의 다른 구성을 도시하는 단면도.
도 13a는 제6의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 13b는 도 13a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 14a는 도 13b에 도시한 TFT 및 용량소자의 제조 공정을 도시하는 단면도.
도 14b는 도 14a에 계속된 공정을 도시하는 단면도.
도 15a는 변형예 1의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 15b는 도 15a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 16a는 제7의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 16b는 도 16a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 17a는 제8의 실시의 형태의 TFT 및 용량소자의 구성을 도시하는 평면도
도 17b는 도 17a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 18a는 변형예 2의 TFT 및 용량소자의 구성을 도시하는 평면도.
도 18b는 도 18a에 도시한 TFT 및 용량소자의 구성을 도시하는 단면도.
도 19a는 도 18b에 도시한 TFT 및 용량소자의 제조 공정을 도시하는 단면도.
도 19b는 도 19a에 계속된 공정을 도시하는 단면도.
도 20은 상기 실시의 형태 등의 표시 장치의 적용예를 도시하는 도면.
도 21a는 적용예 1의 표측에서 본 외관을 도시하는 사시도.
도 21b는 적용예 1의 이측에서 본 외관을 도시하는 사시도.
도 22는 적용예 2의 외관을 도시하는 사시도.
도 23a는 적용예 3의 표측에서 본 외관을 도시하는 사시도.
도 23b는 적용예 3의 이측에서 본 외관을 도시하는 사시도.
도 24는 적용예 4의 외관을 도시하는 사시도.
도 25는 적용예 5의 외관을 도시하는 사시도.
도 26a는 적용예 6의 닫은 상태의 정면도, 좌측면도, 우측면도, 상면도 및
하면도.
도 26b는 적용예 6의 연 상태의 정면도 및 측면도.
이하, 본 기술의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명하는 순서는, 하기와 같다.
1. 제1의 실시의 형태(트랜지스터부와는 다른 층에 제1 용량소자를 마련한 예)
2. 제2의 실시의 형태(제1 용량소자의 하방에 제2 용량소자를 배치한 예)
3. 제3의 실시의 형태(제1 용량소자의 일방의 금속막과 트랜지스터부의 배선층을 공유하는 예)
4. 제4의 실시의 형태(적층 구조를 갖는 층간절연막을 이용한 예)
5. 제5의 실시의 형태(톱 게이트형의 트랜지스터부를 마련한 예)
6. 제6의 실시의 형태(제1 용량소자에 오목부를 마련한 제1의 예)
7. 변형예 1(제1 용량소자에 오목부를 마련한 제2의 예)
8. 제7의 실시의 형태(오목부를 갖는 제1 용량소자의 하방에 제2 용량소자를 배치한 예)
9. 제8의 실시의 형태(제1 용량소자에 복수의 오목부를 마련한 제1의 예)
10. 변형예 2(제1 용량소자에 복수의 오목부를 마련한 제2의 예)
11. 적용예
<1. 제1의 실시의 형태>
플랫 패널 디스플레이(표시 장치)의 한 예로서 유기 EL 디스플레이의 경우를 예로 든다. 도 1은 이 유기 EL 디스플레이의 구성을 도시한 것이다.
유기 EL 디스플레이인 표시 장치(10)는, 화소 어레이부(12)와, 화소 어레이부(12)를 구동시키는 구동부(도시를 생략)를 갖는다. 화소 어레이부(12)는, 행형상의 주사선(14a)과, 열형상의 신호선(13a), 양자가 교차하는 부분에 배치된 행렬형상의 화소(11), 각 화소(11)의 각 행에 대응하여 배치된 전원선(15a)을 구비하고 있다. 구동부는, 수평 셀렉터(13)와, 라이트 스캐너(14), 전원 스캐너(15)를 구비한다. 수평 셀렉터(13)는, 각 신호선(13a)에 영상 신호가 되는 신호 전위와 기준 전위를 공급하여 화소(11)를 열 단위로 순차적으로 주사한다. 라이트 스캐너(14)는, 수평 셀렉터(13)의 주사에 맞추어서 행형상의 각 주사선(14a)에 순차적으로 제어 신호를 공급하여 화소(11)를 행 단위로 순차적으로 주사한다. 전원 스캐너(15)는, 라이트 스캐너(14)의 주사에 맞추어서 각 전원선(15a)에 제1 전위와 제2 전위로 전환하는 전원 전압을 공급한다.
다음에, 이와 같은 표시 장치(10)의 화소(11)가 구비하는 회로 구성의 한 예에 관해 도 2를 이용하여 설명한다.
이 화소(11)는, 유기 EL 디바이스 등으로 대표되는 표시 소자(16)와, 샘플링용의 TFT(17), 구동용의 TFT(100), 용량소자(200)를 갖는다. 샘플링용의 TFT(17)는, 그 게이트가 대응하는 주사선(14a)에 접속하고, 그 소스 및 드레인의 일방이 대응하는 신호선(13a)에 접속하고, 타방이 구동용의 TFT(100)의 게이트에 접속한다. 구동용의 TFT(100)는, 그 소스가 표시 소자(16)의 애노드에 접속하고, 그 드레인이 대응하는 전원선(15a)에 접속하고 있다. 표시 소자(16)의 캐소드는 접지 배선(18)에 접속하고 있다. 또한 이 접지 배선(18)은 모든 화소(11)에 대해 공통으로 배선되어 있다. 용량소자(200)는, 구동용의 TFT(100)의 소스와 게이트의 사이에 접속하고 있다.
이와 같은 구성을 갖는 화소(11)에서는, 샘플링용의 TFT(17)는, 주사선(14a)으로부터 공급된 제어 신호에 응하여 도통하고, 신호선(13a)으로부터 공급된 신호 전위를 샘플링하여 용량소자(200)에 유지한다.
구동용의 TFT(100)는, 제1 전위에 있는 전원선(15a)으로부터 전류의 공급을 받고, 용량소자(200)에 유지된 신호 전위에 응하여 구동 전류를 표시 소자(16)에 흘린다. 전원 스캐너(15)는, 샘플링용의 TFT(17)가 도통한 후에 수평 셀렉터(13)가 신호선(13a)에 기준 전위를 공급하고 있는 사이에, 전원선(15a)을 제1 전위와 제2 전위와의 사이에서 전환하여, 구동용의 TFT(100)의 임계전압에 상당하는 전압을 용량소자(200)에 유지하여 둔다. 이러한 임계전압 보정 기능에 의해, 표시 장치(10)는 화소(11)마다 흐트러지는 구동용의 TFT(100)의 임계전압의 영향을 억제할 수 있다.
다음에, 화소(11)를 구성하는 TFT(100)(트랜지스터부) 및 용량소자(200)(제1 용량 소자부)에 관해 도 3a, 도 3b를 이용하여 설명한다.
도 3a는, 화소(11)의 TFT(100) 및 용량소자(200)의 평면 구성을 도시한 것이다. 도 3b는, 도 3a의 화소(11)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다.
TFT(100)는, 도 3b에 도시한 바와 같이, 유리 기판(110)위에, 게이트 절연막(130)과, 게이트 절연막(130)에 적층한 반도체층(140)과, 게이트 절연막(130)의 반도체층(140)의 반대측에 적층한 게이트 전극막(120)을 갖는다. 또한, 제1의 실시의 형태에서는, 유리 기판(110)위에, 게이트 전극막(120), 게이트 절연막(130), 반도체층(140)을 차례로 적층한 보텀 게이트형의 TFT(100)를 도시하고 있다. 게이트 절연막(130)은, 예를 들면, 산화실리콘, 질화실리콘, 또는 이들을 적층시킴에 의해 구성되어 있다. 반도체층(140)은, 예를 들면, 폴리실리콘, 어모퍼스 실리콘 또는 미결정 실리콘에 의해 구성되어 있다. 또한, 반도체층(140)에는, 펜타센, 나프타센, 헥사센, 헵타센, 피렌, 크리센, 페릴렌, 코로넨, 루브렌, 폴리티오펜, 폴리아센, 폴리페닐렌비닐렌, 폴리피롤, 포르피린, 카본나노튜브, 플러렌, 금속프탈로시아닌이나 그들의유도체라는 유기 반도체 재료를 적용할 수 있다. 또는, 인듐, 갈륨, 아연, 주석 등의 원소와, 산소를 포함하는 화합물로 구성된 산화물 반도체를 적용할 수 있다. 보다 구체적으로는, 비정질의 산화물 반도체로서는, 산화인듐갈륨아연을 들 수 있고, 결정성의 산화물 반도체로서는, 산화아연, 산화인듐아연, 산화인듐갈륨, 산화인듐주석, 산화인듐 등을 들 수 있다.
이와 같은 TFT(100)에 대해, 반도체층(140) 및 게이트 절연막(130)위에는 층간절연막(151)(제2 층간절연막)이 마련되어 있고, 층간절연막(151)의 소정의 위치에는, 콘택트 홀(151a, 151b)이 형성되어 있다. 층간절연막(151)위에는, 콘택트 홀(151a, 151b)을 통하여 반도체층(140)의 소스 드레인 영역과 전기적으로 접속된 배선층(161, 162)이 형성되어 있다.
층간절연막(151), 배선층(161, 162) 및 금속막(210)위에는 층간절연막(152)(제1 층간절연막)과 함께, 용량소자(200)가 마련되어 있다. 용량소자(200)는 한 쌍의 전극(금속막)(210, 220)을 가지며, 이들 금속막(210, 220) 사이의 유전체막은 층간절연막(152)의 일부에 의해 구성되어 있다. 본 실시의 형태에서는, 용량소자(200)의 일방의 금속막(210)은 배선층(161, 162)과 동일 계층에 배치되어 있다. 금속막(220)은 층간절연막(152)에 마련된 오목부(152b)에 형성되어 있다.
층간절연막(152)에는, 오목부(152b) 외에 배선층(171) 및 콘택트 홀(152a)이 소정의 위치에 형성되고, 콘택트 홀(152a)에는 배선층(172)이 형성되어 있다. 또한, 도 3a에 도시한 바와 같이, 오목부(152b)는 금속막(210, 220)에 내포되도록 형성되어 있다.
층간절연막(152)위에는, 배선층(171, 172) 및 금속막(220)을 덮도록 층간절연막(153)이 또한 형성되어 있다. 또한, 층간절연막(153)위에, 콘택트 홀(153a)을 통하여 배선층(171)과 전기적으로 접속한 화소 전극층(180)이 형성되어 있다.
배선층(161, 162, 171, 172), 금속막(210, 220)은, 예를 들면, 알루미늄, 텅스텐, 구리, 티탄, 몰리브덴, 또는 이들을 주성분으로 하는 합금에 의해 구성되어 있다. 층간절연막(151, 152, 153)은, 예를 들면, 산화실리콘, 질화실리콘, 폴리이미드, 아크릴계 수지 또는, 이들을 적층시킴에 의해 구성되어 있다.
다음에, 화소(11)를 구성하는 TFT(100) 및 용량소자(200)의 제조 방법에 관해, 도 3 및 도 4a 내지 도 5b를 이용하여 설명한다. 또한, 여기서는 반도체층으로서 폴리실리콘을 사용하는 경우에 관해 기술하지만, 상술한 유기 반도체, 산화물 반도체 등을 마찬가지로 사용할 수 있다.
우선, 도 4a에 도시한 바와 같이 TFT(100) 및 층간절연막(151)을 형성한다. 구체적으로는, 유리 기판(110)위에, 금속 박막을 스퍼터법 등에 의해 성막하고, 패터닝을 행하여, 게이트 전극막(120)을 형성한다. 계속해서, 게이트 전극막(120)이 형성된 유리 기판(110)위에, 예를 들면 산화실리콘, 질화실리콘, 또는, 이들을 적층시킨 막을 CVD(Chemical Vapor Deposition)법에 의해 성막하여, 게이트 절연막(130)을 형성한다. 다음에, 게이트 절연막(130)위에, 예를 들면, 어모퍼스 실리콘층을 CVD법에 의해 성막하고, ELA(Excimer Laser Annealing) 등을 이용하여, 당해 어모퍼스 실리콘층을 결정화한다. 이 때, 폴리실리콘층을 CVD법 등으로 직접 성막하는 것도 가능하다. 결정화한 어모퍼스 실리콘층의 소정 개소에 불순물의 주입 및 활성화한 후, 패터닝을 행하여 반도체층(140)(채널 영역(140S))을 형성한다. 이와 같이 하여 형성된 반도체층(140)을 덮도록 게이트 절연막(130)위에, 예를 들면 산화실리콘을 CVD법에 의해 성막하여, 층간절연막(151)을 형성한다.
계속해서, 도 4b에 도시한 바와 같이 배선층(161, 162) 및 금속막(210)을 형성한다. 구체적으로는, 층간절연막(151)위에 금속막을 성막한다. 이 때, 콘택트 홀(151a, 151b)에도 금속막을 퇴적시켜서, 패터닝을 행하여, 배선층(161, 162) 및 금속막(210)을 형성한다. 또한, 금속막(210)의 막두께는, 예를 들면, 100 내지 1500㎚ 정도이다.
다음에, 도 5a에 도시한 바와 같이 층간절연막(152)을 형성한다. 구체적으로는, 층간절연막(151)위에, 배선층(161, 162) 및 금속막(210)을 덮도록, 예를 들면 산화실리콘을 CVD법에 의해 성막하고, 소정 개소에 리소그래피 및 에칭에 의해 배선층(162)에 통하는 콘택트 홀(152a) 및 오목부(152b)를 갖는 층간절연막(152)을 형성하다. 또한, 층간절연막(152)에 대해 형성하는 오목부(152b)의 저부와, 금속막(210)의 윗면까지의 막두께(d1)은 임의로 설정하여 형성할 수 있다. 또한, 층간절연막(152)의 막두께(h1)는, 예를 들면, 150 내지 3000㎚ 정도이다.
계속해서, 도 5b에 도시한 바와 같이 배선층(171, 172) 및 금속막(220)을 형성한다. 구체적으로는, 콘택트 홀(152a) 및 오목부(152b)에 금속막을 퇴적시켜서, 층간절연막(152)위에 금속막을 성막함과 함께, 당해 금속막 위에 레지스트 패턴(153b)을 형성한다. 당해 레지스트 패턴(153b)을 이용하여 금속막을 소정의 형상으로 패터닝하여, 배선층(171, 172) 및 금속막(220)을 형성하다. 또한, 금속막(220)의 막두께는, 예를 들면, 100 내지 1500㎚ 정도이다. 또한, 배선층(171)는 단지 배선으로서 이용함과 함께, 배선 사이의 기생 용량을 저감하기 위해 서도, 예를 들면, 배선층(161, 171)의 사이의 막두께(d2)는, d2>(3*d1)의 관계가 성립되도록 설정하는 것이 바람직하다.
다음에, 레지스트 패턴(153b)을 제거한 후, 배선층(171, 172) 및 금속막(220)을 덮도록, 층간절연막(152)위에 층간절연막(153)을 예를 들면 산화실리콘을 CVD법으로 성막한다. 계속해서, 배선층(171)에 통하는 콘택트 홀(153a)을 형성한 후, 층간절연막(153)상 및 콘택트 홀(153a) 내에 금속막을 성막하고, 패터닝을 행하여 화소 전극층(180)을 형성한다. 이에 의해, 도 3b에 도시한 TFT(100) 및 용량소자(200)가 완성된다.
또한, 이 후의 공정은, 화소 전극층(180)위에, 유기 재료에 의한 발광층, 전극층, 보호막 등을 차례로 형성함으로써, TFT(100)의 상부에 표시 소자(16)가 형성되고 화소(11)가 완성된다.
이와 같이 본 실시의 형태에서의 표시 장치(10)의 화소(11)에서는, TFT(100)를 구성하는 반도체층(140)과 전기적으로 접속된 배선층(161, 162)과 동일 계층에, 용량소자(200)의 일방의 전극이 되는 금속막(210)이 배치되어 있다. 금속막(210)위에는 층간절연막(152)을 통하여 용량소자(200)의 타방의 전극이 되는 금속막(220)이 배치되어 있다. 이와 같은 금속막(210, 220)은 게이트 전극막(120) 및 화소 전극층(180)으로부터의 제약을 받는 일 없이, 독자적이면서 용이하게 형성할 수 있기 때문에, 화소(11)의 배선 전체의 저항을 저감할 수 있다. 이 때문에, 표시 장치(10)의 화소(11)는, 배선 지연이 방지되고, 화소(11)의 다화소화가 용이해짐과 함께, 화소(11)가 고속 구동화되어 성능이 향상한다.
또한, 본 실시의 형태에서의 표시 장치의 제조 방법에서는, 용량소자(200)를 구성한 한 쌍의 금속막(210, 220) 사이의 층간절연막(152)은, 용량소자(200)를 구성하는 영역과 그 이외의 영역에서의 막질(膜質), 막두께(d1), 또는 적층 구성을 나누어 만들 수 있다. 이 때문에, 용량소자(200)로서의 요구 특성을 유지시킴과 함께, 배선 사이의 기생 용량을 저감하는 것이 가능해진다. 따라서, 표시 장치(10)의 화소(11)는, 노이즈의 발생 등이 억제되어, 화소(11)가 고화질화되어 성능이 향상한다.
이하, 제2 내지 제8의 실시의 형태 및 변형예 1, 2에 관해 설명한다. 또한, 제1의 실시의 형태와 같은 구성 요소에 관해서는 동일 부호를 붙이고 그 설명은 생략한다.
<2. 제2의 실시의 형태>
제2의 실시의 형태에서는, 표시 장치(10)의 화소(11a)를 구성하는 용량소자(200a)를, 다른 용량소자(용량소자(300) ; 제2 용량소자)의 상부에 형성하는 경우에 관해 도 6a, 도 6b를 이용하여 설명한다.
도 6a는, 화소(11)의 TFT(100) 및 용량소자(200a, 300)의 평면 구성을 도시한 것이다. 도 6b는, 도 6a의 화소(11)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다.
화소(11a)에서는, 용량소자(200a)가, 도 6a, 6b에 도시한 바와 같이, TFT(100)의 도면 중 좌측에 배치한 용량소자(300)의 상방에 위치하도록 형성되어 있다. 또한, 기타의 구성은 제1의 실시의 형태의 화소(11)와 마찬가지로 구성되어 있다.
또한, 이와 같은 화소(11a)는, 예를 들면, 도 4a에서 설명한 바와 같이, 유리 기판(110)위에, 금속 박막을 스퍼터법 등에 의해 성막하고, 패터닝을 행하여, 게이트 전극막(120)과 함께, 용량소자(300)의 일방의 전극이 되는 전극막(320)을 형성한다. 게이트 전극막(120, 320)이 형성된 유리 기판(110)위에, 게이트 절연막(130)을 형성한다. 게이트 절연막(130)위에, 예를 들면, 어모퍼스 실리콘층을 성막, 당해 어모퍼스 실리콘층을 결정화한 폴리실리콘층의 소정 개소에 불순물의 주입 및 활성화, 그리고, 패터닝을 행하여, 반도체층(140)과 함께, 새롭게 용량소자(300)의 타방의 전극이 되는 반도체층(340)을 형성한다.
그 후의 공정은, 제1의 실시의 형태와 마찬가지의 제조 공정을 행함에 의해, 표시 장치(10)의 화소(11a)를 형성할 수 있다.
이와 같이 본 실시의 형태에서의 표시 장치(10)의 화소(11a)로도, TFT(100)를 구성하는 반도체층(140)과 전기적으로 접속된 배선층(161, 162)과 동일 계층에, 용량소자(200a)의 일방의 전극이 되는 금속막(210)이 배치되어 있다. 금속막(210)위에는 층간절연막(152)을 통하여 용량소자(200a)의 타방의 전극이 되는 금속막(220)이 배치되어 있다. 이와 같은 금속막(210, 220)은 게이트 전극막(120), 전극막(320) 및 화소 전극층(180)으로부터의 제약을 받는 일 없이, 독자적이면서 용이하게 형성할 수 있기 때문에, 화소(11a)의 배선 전체의 저항을 저감할 수 있다. 이 때문에, 표시 장치(10)의 화소(11)는, 배선 지연이 방지되고, 화소(11a)의 다화소화가 용이해짐과 함께, 화소(11a)가 고속 구동화되어 성능이 향상한다.
또한, 본 실시의 형태에서의 표시 장치의 제조 방법에서는, 상기 제1의 실시의 형태와 마찬가지로, 층간절연막(152)의, 용량소자(200a)를 구성하는 영역과 그 이외의 영역에서 막질, 막두께(d1), 또는 적층 구성을 나누어 만들 수 있다. 이 때문에, 용량소자(200a)로서의 요구 특성을 유지시킴과 함께, 배선 사이의 기생 용량을 저감하는 것이 가능해진다. 따라서, 표시 장치(10)의 화소(11)는, 노이즈의 발생 등이 억제되고, 화소(11a)가 고화질화되어 성능이 향상한다.
또한, 화소(11a)가 구비하는 용량소자(200a) 및 용량소자(300)는 서로 다른 층에 전극을 형성하기 때문에, 용량소자(200a)와 용량소자(300)를 평면시로 겹쳐서 배치할 수 있다. 따라서, 표시 장치(10)의 화소(11a)는, 단위 면적당의 축적 용량이 향상하여, 화소(11a)를 고정밀함으로써 화질을 향상시키는 것이 가능해진다. 즉, 높은 성능을 갖는 표시 장치(10)를 제공할 수 있다.
<3. 제3의 실시의 형태>
제3의 실시의 형태에서는, 상기 제1의 실시의 형태에서의 용량소자(200)의 금속막(210)과 배선층(162)를 연속하는 공통층으로서 일체적으로 형성하는 경우에 관해 도 7a, 도 7b를 이용하여 설명한다.
도 7a는, 화소(11b)의 TFT(100) 및 용량소자(200b)의 평면 구성을 도시한 것이다. 도 7b는, 도 7a의 화소(11b)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다.
화소(11b)는, 도 7a, 7b에 도시한 바와 같이, 층간절연막(151)위에, 반도체층(140)과 전기적으로 접속된 배선층(163)이 도면 중 좌측으로 연신하여 형성되어 있다. 또한, 층간절연막(152)에 형성된 오목부(152c)에, 배선층(163)과 대향하도록 금속막(173)이 형성되어 있다. 본 실시의 형태에서는, 배선층(163) 및 금속막(173)이 용량소자(200b)의 한 쌍의 전극을 겸하고 있다. 또한, 기타의 구성은 제1의 실시의 형태의 화소(11b)와 마찬가지로 구성되어 있다.
또한, 이와 같은 화소(11b)는, 예를 들면, 도 4b에서 설명한 바와 같이, 콘택트 홀(151a, 151b)이 형성된 층간절연막(151)위에 성막한 금속막을 패터닝하여, 배선층(161)과 함께, 배선층(163)을 형성한다. 또한, 도 5a에서 설명한 바와 같이, 층간절연막(151)위에, 배선층(161, 163)을 덮도록, 층간절연막(152)을 형성하고, 층간절연막(152)의 소정 개소에 에칭에 의해 배선층(163)에 대향하도록 오목부(152c)를 형성한다.
그 후의 공정은, 제1의 실시의 형태와 마찬가지의 제조 공정을 행함에 의해, 표시 장치(10)의 화소(11b)를 형성할 수 있다.
본 실시의 형태에서의 표시 장치(10)의 화소(11b)에서는, TFT(100)의 반도체층(140)과 전기적으로 접속된 배선층(163)을 배선층(161)과는 반대측(도 7중 좌측)에 당겨늘려서 배치하도록 하였다. 또한, 이 배선층(163)위에 층간절연막(152)을 통하여 금속막(173)을 마련하고, 용량소자(200b)의 일방의 전극을 TFT(100)의 배선층(163)과 공통층으로서 구성하도록 하였다. 이와 같은 배선층(163) 및 금속막(173)은 게이트 전극막(120) 및 화소 전극층(180)으로부터의 제약을 받는 일 없이, 독자적이면서 용이하게 형성할 수 있기 때문에, 화소(11b)의 배선 전체의 저항을 저감할 수 있다. 이 때문에, 표시 장치(10)의 화소(11b)는, 배선 지연이 방지되고, 화소(11b)의 다화소화가 용이해짐과 함께, 화소(11b)가 고속 구동화되어 성능이 향상한다.
또한, 본 실시의 형태에서의 표시 장치의 제조 방법에서는, 상기 제1의 실시의 형태와 마찬가지로, 층간절연막(152)은, 용량소자(200b)를 구성하는 영역과 그 이외의 영역에서 막질, 막두께(d1), 또는 적층 구성을 나누어 만들 수 있다. 이 때문에, 용량소자(200b)로서의 요구 특성을 유지시킴과 함께, 배선 사이의 기생 용량을 저감하는 것이 가능해진다. 따라서, 표시 장치(10)의 화소(11b)는, 노이즈의 발생 등이 억제됨에 의해 고화질화되고, 성능이 향상한다.
또한, 용량소자(200b)의 면적은, 평면시로, 예를 들면, 제1의 실시의 형태의 용량소자(200)의 면적보다도 넓게 취할 수 있기 때문에, 단위 면적당의 축적 용량의 총합을 증가시킬 수 있다.
또한, 이와 같은 화소(11b)의 배선층(163)을 더욱 배선층(161)측으로 연신시키는 것도 가능하다. 이 경우에 관해 도 8을 이용하여 설명한다.
도 8a는, 화소(11c)의 TFT(100) 및 용량소자(200c)의 평면 구성을 도시한 것이다. 도 8b는, 도 8a의 화소(11c)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다.
화소(11c)는, 도 8a에 도시한 바와 같이, 평면시로 TFT(100)의 채널 영역(140S)과 거의 겹쳐지도록, 배선층(161)측(도면 중 우측)으로도 배선층(164)을 연신시켜서 배치시키고 있다. 또한, 당해 배선층(164)에 대응하여 금속막(174)을 배치시키고 있다.
이 경우에도, 상기 화소(11b)와 같은 효과를 얻을 수 있음과 함께, 배선층(164) 및 금속막(174)이 TFT(100)의 채널 영역(140S)과 겹쳐지기 때문에, TFT(100)에 대한 차폐막으로서 기능하여, 광 리크 전류의 발생을 억제할 수 있다.
또한, 제3의 실시의 형태의 화소(11b, 11c)에 대해, 제2의 실시의 형태에서 설명한 바와 같은 용량소자(300)를 용량소자(200b, 200c)의 하방에 배치시키는 것도 가능하다. 이 경우는, 단위 면적당의 축적 용량을 향상시킬 수 있고, 표시 장치(10)를 고정밀함으로써 화소(11b, 11c)의 성능을 더욱 향상시키는 것이 가능해진다.
<4. 제4의 실시의 형태>
제4의 실시의 형태에서는, 층간절연막(152)을 적층 구조(여기서는 2층 구조 ; 층간절연막(152A), 고유전율 층간막(152B))으로 하고, 금속막(210, 220)의 사이에 고유전율 층간막(152B)을 형성하는 경우에 관해 도 9a, 도 9b를 이용하여 설명한다.
도 9a는, 화소(11d)의 TFT(100) 및 용량소자(200d)의 평면 구성을 도시한 것이다. 도 9b는, 도 9a의 화소(11d)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다.
본 실시의 형태에서의 표시 장치(10)의 화소(11d)는, 상기한 바와 같이 층간절연막(152)이 적층 구조, 즉 층간절연막(151)측부터 고유전율 층간막(152B), 층간절연막(152A)의 순으로 적층된 구성을 갖는다. 본 실시의 형태에서는, 용량소자(200d)를 구성하는 금속막(210)과 금속막(220)과의 사이에는 고유전율 층간막(152B)이 배설되어 있다.
고유전율 층간막(152B)을 구성하는 재료로서는, 높은 유전율을 갖는 재료를 사용하는 것이 바람직하다. 이와 같은 재료로서는, 예를 들면 질화실리콘 외에, 예를 들면 비유전율이 10 이상의 재료, 예를 들면 산화하프늄, 하프늄실리케이트, 산화알루미늄, 5산화탄탈, 산화티탄, 산화란탄 및 산화지르코늄 등을 들 수 있다. 고유전율 층간막(152B)으로서는, 이들을 단층막 또는 적층막으로서 이용한다. 상기 재료 중에서도, 특히 질화실리콘, 산화하프늄, 산화알루미늄, 5산화탄탈을 사용하는 것이 바람직하다. 또한, 여기서는 고유전율 층간막(152B)은, 층간절연막(151) 및 배선층(161)위에 베타막으로서 마련하고 있지만, 이것으로 한하지 않고, 용량소자(200d)에 대응하는 위치에 선택적으로 마련하여도 좋다. 또는, 고유전율 층간막(152B)을 별도 형성하는 일 없이, 화소(11d) 이외의 영역, 예를 들면 화소(11d)가 마련되어 있는 표시 영역 이외의 주변 영역(모두 도시 생략)에 마련되어 있는 층을 연재시켜서 이용하여도 좋다. 또한, 층간절연막(152A)은 상기 실시의 형태에서의 층간절연막(152)과 같은 재료에 의해 구성되어 있다. 또한, 층간절연막(152) 이외의 구성은 제1의 실시의 형태의 화소(11a)와 마찬가지이다.
다음에, 화소(11d)를 구성하는 TFT(100) 및 용량소자(200d)의 제조 방법에 관해, 도 10a, 도 10b를 이용하여 설명한다.
우선, 제1의 실시의 형태와 마찬가지로, 유리 기판(110)위에 TFT(100) 및 층간절연막(151)을 형성한 후, 배선층(161, 162) 및 금속막(210)을 형성한다.
계속해서, 도 10a에 도시한 바와 같이, 고유전율 층간막(152B)을 형성한다. 구체적으로는, 층간절연막(151)위에, 배선층(161, 162) 및 금속막(210)을 덮도록, CVD법 또는 스퍼터법에 의해, 예를 들면 하프늄실리케이트막을 성막하여, 당해 막 위에 레지스트 패턴(252)을 형성한다. 당해 레지스트 패턴(252)을 이용하여 막을 소정의 형상에 패터닝하여 개구하고, 콘택트 홀(191)이 형성된 고유전율 층간막(152B)을 형성한다.
다음에, 도 10b에 도시한 바와 같이, 층간절연막(152A)을 형성한다. 구체적으로는, 우선, 레지스트 패턴(252)을 제거한 후, 고유전율 층간막(152B)위에, 예를 들면 산화실리콘을 CVD법을 이용하여 성막한다. 계속해서, 산화실리콘막의 소정 개소에 리소그래피 및 에칭에 의해 배선층(162) 및 고유전율 층간막(152B)에 각각 통하는 콘택트 홀(152a) 및 오목부(152b)를 각각 형성하고, 층간절연막(152)을 형성하다. 또한, 제4의 실시의 형태에서도, 배선층(171)은 단지 배선으로서 이용하고 싶기 때문에, 기생 용량을 저감시키기 위해서도, 예를 들면, 도 10b 중의 막두께(d2)는, d2>(3*d1)의 관계가 성립되도록 설정하는 것이 바람직하고, 예를 들면, d1을 50 내지 500㎚, d2를 150 내지 3000㎚가 되도록 한다. 또한, 콘택트 홀(191, 152a)의 위치 관계는 평면시로 양자가 겹쳐짐을 갖도록 배치하고, 콘택트 홀(191, 152a)의 크기는, 일방이 편방을 내포하도록 형성되어 있으면 된다. 또한, 콘택트 홀(191, 152a)의 형성 순서는 어느것이 먼저 형성하여도 상관없다.
그 후의 공정은, 제1의 실시의 형태의 도 5b 이후와 같은 제조 공정을 행함에 의해, 표시 장치(10)의 화소(11d)를 형성할 수 있다.
이와 같이 본 실시의 형태에서의 표시 장치(10)의 화소(11d)로도, TFT(100)를 구성하는 반도체층(140)과 전기적으로 접속된 배선층(161, 162)과 동일 계층에, 용량소자(200d)의 일방의 전극이 되는 금속막(210)이 배치되어 있다. 금속막(210)위에는 층간절연막(152)을 통하여 용량소자(200d)의 타방의 전극이 되는 금속막(220)이 배치되어 있다. 이와 같은 금속막(210, 220)은 게이트 전극막(120) 및 화소 전극층(180)으로부터의 제약을 받는 일 없이, 독자적이면서 용이하게 형성할 수 있기 때문에, 화소(11d)의 배선 전체의 저항을 저감할 수 있다. 이 때문에, 표시 장치(10)의 화소(11d)는, 배선 지연이 방지되고, 화소(11d)의 다화소화가 용이해짐과 함께, 화소(11d)가 고속 구동화되어 성능이 향상한다.
또한, 본 실시의 형태에서의 표시 장치의 제조 방법에서는, 상기 제1의 실시의 형태와 마찬가지로, 층간절연막(152)의, 용량소자(200d)를 구성하는 영역과 그 이외의 영역에서 막질, 막두께(d1), 또는 적층 구성을 나누어 만들 수 있다. 이 때문에, 용량소자(200d)로서의 요구 특성을 유지시킴과 함께, 배선 사이의 기생 용량을 저감하는 것이 가능해진다. 따라서, 표시 장치(10)의 화소(11d)는, 노이즈의 발생 등이 억제되고, 화소(11d)가 고속 구동화 및 고화질화되어 성능이 향상한다.
또한, 본 실시의 형태에서는 층간절연막(152)을 적층 구조로 하고, 그 중의 1 층을, 고유전율을 갖는 재료에 의해 배선층(161, 162) 및 금속막(210)위에 형성하였다(고유전율 층간막(152B)). 이에 의해, 배선층(161, 162) 및 금속막(210)의 형성부터, 배선층(171, 172) 및 금속막(220)의 형성까지의 사이에 리페어 공정을 행하는 경우에, 배선층(161, 162) 및 금속막(210)의 표면을 보호할 수 있다. 이 때문에, 배선층(161, 162) 및 금속막(210)에 대한 손상을 방지하고, 화소(11d)의 열화 등을 억제할 수 있다.
또한, 제4의 실시의 형태의 화소(11d)의 고유전율 층간막(152B)은, 제1 내지 제3의 실시의 형태의 화소(11, 11a, 11b, 11c)에도 마찬가지로 적용하는 것이 가능하다.
<5. 제5의 실시의 형태>
제5의 실시의 형태에서는, 화소(11e)를 구성하는 TFT(100)로서 톱 게이트형의 TFT를 이용한 경우에 관해 도 11을 이용하여 설명한다.
도 11은, 제5의 실시의 형태의 TFT(100) 및 용량소자(200e)의 단면 구성을 도시한 것이다. 또한, 도 11에 도시한 화소(11e)의 평면 구성은, 도 3a와 마찬가지로 표시된다.
화소(11e)는, 도 11에 도시한 바와 같이, 유리 기판(110)위에, 언더코트 절연막(도시 생략)과, 반도체층(440), 게이트 절연막(430), 게이트 전극막(420)을 차례로 적층한 톱 게이트형의 TFT(100)를 도시하고 있다.
또한, 반도체층(440)과, 게이트 절연막(430), 게이트 전극막(420)은, 제1의 실시의 형태에서 설명한 각각 대응하는 반도체층(140), 게이트 절연막(130), 게이트 전극막(120)과 같은 재질을 적용할 수 있다. 또한, 언더코트 절연막과, 반도체층(440), 게이트 절연막(430), 게이트 전극막(420) 이외의 구성도, 제1의 실시의 형태에서 설명한 화소(11e)와 마찬가지이다.
이와 같은 화소(11e)는, 우선, 유리 기판(110)위에, 플라즈마 CVD법에 의해, 산화실리콘 또는 질화실리콘 등을 퇴적하고, 불순물의 확산을 막는 구조의 언더코트 절연막을 형성한다. 또한, 당해 언더코트 절연막 위에, 예를 들면, 어모퍼스 실리콘층을 CVD법에 의해 성막하고, ELA 등을 이용하여, 당해 어모퍼스 실리콘층을 결정화한다. 이 때, 폴리실리콘층을 CVD법 등으로 직접 성막하는 것도 가능하다. 결정화한 폴리실리콘층의 소정 개소에 불순물의 주입 및 활성화, 그리고, 패터닝을 행하여, 반도체층(440)(채널 영역(440S))을 형성한다. 반도체층(440)이 형성된 유리 기판(110)위에, 예를 들면 산화실리콘, 질화실리콘, 또는, 이들을 적층시킨 막을 CVD법에 의해 성막하여, 게이트 절연막(430)을 형성한다. 그리고, 게이트 절연막(430)위에, 금속 박막을 스퍼터법 등에 의해 성막하고, 패터닝을 행하여, 게이트 전극막(420)을 형성한다.
그 후의 공정은, 제1의 실시의 형태와 같은 도 4b 내지 도 5b에서 설명한 제조 공정을 행함에 의해, 표시 장치(10)의 화소(11e)를 형성할 수 있다.
또한, 이와 같은 화소(11e)는 도 12에 도시한 바와 같이, 제2의 실시의 형태와 마찬가지로, 용량소자(200f)를 다른 용량소자의 상부에 형성하여도 좋다.
도 12는, 제5의 실시의 형태의 TFT(100) 및 용량소자(200f)의 다른 단면 구성(화소(11f))를 도시한 것이다. 또한, 도 12에 도시하는 화소(11f)의 평면 구성은, 도 6a와 마찬가지로 표시된다.
화소(11f)에서는, 용량소자(200f)가, 도 12에 도시한 바와 같이, TFT(100)의 도면 중 좌측에 배치한 용량소자(500)의 상방에 위치하도록 형성되어 있다. 또한, 기타의 구성은 제1의 실시의 형태의 화소(11)와 마찬가지로 구성되어 있다.
이와 같은 화소(11f)는, 우선, 유리 기판(110)상의 언더코트 절연막(430a)위에, 예를 들면, 어모퍼스 실리콘층을 CVD법에 의해 성막하고, ELA 등을 이용하여, 당해 어모퍼스 실리콘층을 결정화한다. 이 때, 폴리실리콘층을 CVD법 등으로 직접 성막하는 것도 가능하다. 결정화한 폴리실리콘층의 소정 개소에 불순물의 주입 및 활성화, 그리고 패터닝을 행하여, 반도체층(440)(채널 영역(440S))과 함께, 반도체층(540)을 형성한다. 반도체층(440, 540)이 형성된 유리 기판(110)위에, 산화실리콘, 질화실리콘, 또는, 이들을 적층시킨 막을 CVD법에 의해 성막하여, 게이트 절연막(430)을 형성한다. 그리고, 게이트 절연막(430)위에, 금속 박막을 스퍼터법 등에 의해 성막하고, 패터닝을 행하여, 게이트 전극막(420)과 함께, 게이트 전극막(520)을 형성한다.
그 후의 공정은, 제1의 실시의 형태와 같은 도 4b 내지 도 5에서 설명한 제조 공정을 행함에 의해, 표시 장치(10)의 화소(11f)를 형성할 수 있다.
이와 같이 표시 장치(10)의 화소(11e, 11f)에서는, 게이트 절연막(430)과, 언더 코드 절연막(430a)위에 적층한 반도체층(440)과, 게이트 절연막(430)의 반도체층(440)의 반대측에 적층한 게이트 전극막(420)을 갖는 TFT(100)위에 배치된, 반도체층(440)과 전기적으로 접속하는 배선층(161, 162)과 동일 계층에 금속막(210)이 배치되어 있다. 또한, 당해 금속막(210)위에 층간절연막(152)을 통하여 금속막(220)이 배치되고, 금속막(210, 220)을 갖는 용량소자(200e, 200f)가 각각 형성되어 있다. 이와 같은 금속막(210, 220)은 게이트 전극막(420) 및 화소 전극층(180)으로부터의 제약을 받는 일 없이, 독자적이면서 용이하게 형성할 수 있기 때문에, 화소(11e, 11f)의 배선 전체의 저항을 저감할 수 있다. 이 때문에, 표시 장치(10)의 화소(11e, 11f)는, 배선 지연이 방지되고, 화소(11e, 11f)의 다화소화가 용이해짐과 함께 고속 구동화되어 성능이 향상한다.
또한, 금속막(210, 220)을 갖는 용량소자(200e, 200f)는, 당해 용량소자(200e, 200f) 이외의 영역에 관해, 금속막(210, 220)의 사이의 층간절연막(152)의 막질, 막두께, 또는 적층 구성을 나누어 만드는 것이 가능해지고, 용량소자(200e, 200f)로서의 요구 특성을 유지시킴과 함께, 배선 사이의 기생 용량을 저감할 수 있다. 이 때문에, 표시 장치(10)의 화소(11e, 11f)는, 노이즈의 발생 등이 억제되고, 화소(11e, 11f)가 고화질화되어 성능이 향상한다.
또한, 화소(11f)의 경우에는, 용량소자(200f)는, 용량소자(500)와는 전극이 다른 층에 형성되고, 용량소자(500)와 평면시로 겹쳐서 배치할 수 있다. 따라서 표시 장치(10)의 화소(11f)는, 단위 면적당의 축적 용량이 향상하고, 화소(11f)의 성능이 향상한다.
또한, 제5의 실시의 형태의 화소(11e, 11f)는, 제3, 제4의 실시의 형태의 배선층(163, 164) 및 고유전율 층간막(152B)을 각각 적용할 수 있고, 축적 용량의 총합을 보다 증가시킬 수 있다. 또한, 고유전율 층간막(152B)을 형성하는 경우에는, 배선층(161, 162) 및 금속막(210)에 대한 손상을 방지하고, 화소(11e, 11f)의 열화 등을 억제하는 것이 가능해진다.
<6. 제6의 실시의 형태>
도 13a는 제6의 실시의 형태에서의 표시 장치(10)를 구성하는 화소(11g)의 TFT(100) 및 용량소자(200g)의 평면 구성을 도시한 것이다. 도 13b는 도 13a에 도시한 화소(11g)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다. 이 화소(11g)는, 제4의 실시의 형태와 마찬가지로 층간절연막(152)(제1 층간절연막)이 적층 구조를 가지며, 용량소자(200g)를 구성하는 금속막(210)과 금속막(220)과의 사이에 고유전율 층간막(152B)이 마련되어 있다. 단, 용량소자(200g)(제1 용량소자)의 면 내 방향에 오목부(200A)가 형성되어 있는 점이 상기 제4의 실시의 형태와 다르다.
용량소자(200g)는, 층간절연막(151)(제2 층간절연막)을 관통하는 콘택트 홀(151c)(관통구멍)에 따라 형성되고, 이에 의해 TFT(100)를 구성하는 게이트 절연막(130)에 접하여 오목부(200A)가 형성되어 있다. 또한, 도 13a에서는 용량소자(200g)와 콘택트 홀(151c)이 완전히 겹쳐진 상태를 나타냈지만, 반드시 완전한 포함 관계일 필요는 없다.
이와 같은 화소(11g)는 이하와 같이 제조한다. 우선, 도 4a에 도시한 바와 같이, 제4의 실시의 형태와 마찬가지로, 유리 기판(110)위에 게이트 전극막(120), 게이트 절연막(130), 반도체층(140)을 차례로 형성한 후, 층간절연막(151)을 형성한다. 계속해서, 도 14a에 도시한 바와 같이, 예를 들면 불소계의 가스를 이용하여 층간절연막(151)의 소정의 위치에 콘택트 홀(151a, 151b, 151c)을 형성한다. 다음에, 도 14b에 도시한 바와 같이, 배선층(161, 162), 금속막(210) 및 고유전율 층간막(152B)을 형성한다. 이후, 상기 제1의 실시의 형태 및 제4의 실시의 형태와 마찬가지의 제조 공정을 행함에 의해, 화소(11g)가 완성된다.
이와 같이 표시 장치(10)의 화소(11g)에서는, 면 내 방향에 오목부(200A)를 갖는 용량소자(200g)를 형성하도록 하였다. 이 오목부(200A)는, 구동용 TFT(100)와 전기적으로 접속된 배선층(161, 162)의 콘택트 홀(151a, 151b)을 형성하는 공정과 동일 공정에서 형성된 콘택트 홀(151c)에 의해 구성된다. 이에 의해, 고유전율 층간막(152B)을 사이로 금속막(210, 220)이 대향 배치된 구조(용량소자 구조)를 평면 방향뿐만 아니라, 층간절연막(151)의 막두께 방향으로 입체적으로 형성하는 것이 가능해진다.
이상과 같이, 본 실시의 형태에서의 표시 장치(10)의 화소(11g)에서는, 층간절연막(151)의 소정의 위치에 콘택트 홀(151c)을 마련함에 의해 오목부(200A)를 갖는 용량소자(200g)를 형성하도록 하였다. 이에 의해, 평면 방향뿐만 아니라, 층간절연막(151)의 종방향(막두께 방향)으로도 용량소자 구조를 마련할 수 있다. 따라서, 제4의 실시의 형태의 효과에 더하여, 단위 면적당의 용량이 향상한다는 효과를 갖는다. 즉, 보다 고정밀하면서 고화질의 표시 장치를 제공하는 것이 가능해진다.
또한, 본 실시의 형태에서는, 오목부(200A)의 저면의 전면이 게이트 절연막(130)에 접하여 마련되어 있지만, 이것으로 한하지 않는다. 예를 들면, 반도체층(140)이 용량소자(200g)까지 연재됨에 의해 오목부(200A)가 게이트 절연막(130) 및 반도체층(140)을 넘는 구조로 하여도 좋다.
<7. 변형예 1>
도 15a는, 제6의 실시의 형태의 변형예에서의 표시 장치(10)의 화소(11h)를 구성하는 TFT(10) 및 용량소자(200h)의 평면 구성을 도시한 것이다. 도 15b는 도 15a에 도시한 화소(11h)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다. 화소(11h)에서는, 용량소자(200h)의 오목부(200A)를 형성하는 콘택트 홀(151c)이 층간절연막(151)에 더하여 게이트 절연막(130)을 관통하고 있는 점이 제6의 실시의 형태와 다르다.
본 변형예에서의 용량소자(200h)의 오목부(200A)는, 상술한 바와 같이 층간절연막(151) 및 게이트 절연막(130)을 관통하는 콘택트 홀(151c)에 의해 형성되어 있고, 오목부(200A)의 저면은 유리 기판(110)에 접하여 있다. 콘택트 홀(151c)은, 제6의 실시의 형태와 마찬가지로 콘택트 홀(151a, 151b)과 동일 공정에서, 예를 들면 불화수소산계의 약액이나, 불소계의 가스를 이용하여 형성된다.
이상과 같이 본 변형예에서의 표시 장치(10)의 화소(11h)에서는, 용량소자(200h)의 오목부(200A)를 형성하는 콘택트 홀(151c)을 층간절연막(151) 및 게이트 절연막(130)을 관통하도록 형성하였다. 이에 의해 오목부(200A)의 단차가 게이트 절연막(130)의 막두께분만큼 높아져서, 용량소자(200h)의 단위 면적당의 용량을 더욱 증가시키는 것이 가능해진다.
<8. 제7의 실시의 형태>
도 16a는, 본 기술의 제7의 실시의 형태에서의 표시 장치(10)를 구성하는 화소(11i)의 TFT(100) 및 용량소자(200i)의 평면 구성을 도시한 것이다. 도 16b는 도 16a에 도시한 화소(11i)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다. 이 화소(11i)는, 용량소자(200i)(제1 용량소자)의 면 내 방향에 오목부(200A)를 가지며, 그 하방에 다른 용량소자(300)(제2 용량소자)가 마련되어 있는 점이 제6의 실시의 형태와 다르다.
용량소자(200i)의 하방에는 상기 제2의 실시의 형태와 마찬가지로 TFT(100)와 동층에 형성된 용량소자(300)가 마련되어 있다. 환언하면, 용량소자(200i)와 용량소자(300)는 평면도 위에서 적어도 일부가 서로 겹쳐지도록 배치되어 있다.
용량소자(300)는, 제2의 실시의 형태와 같은 구성을 가지며, 전극막(320) 및 반도체층(340)이 각각 용량소자(300)의 한 쌍의 전극을 구성하고 있다. 본 실시의 형태에서는, 반도체층(340)은 용량소자(200i)를 구성하는 전극막(210)과 콘택트 홀(151c)에 의해 전기적으로 접속되어 있다.
본 실시의 형태의 TFT(100) 및 용량소자(200i)는, 제6의 실시의 형태와 같은 공정을 행함에 의해 형성할 수 있다. 또한, 층간절연막(151)에서의 콘택트 홀(151a, 151b, 151c)의 형성 공정에서는, 콘택트 홀(151c)의 하층에 반도체층(340)이 있기 때문에, 예를 들면 불화수소산계의 약액이나, 불소계의 가스를 이용하여 에칭을 행하는 것이 바람직하다.
이상과 같이 화소(11i)에서는, 유리 기판(110)위에 TFT(100)와 같은 층 구조를 갖는 용량소자(300)를 형성하고, 이 용량소자(300)의 상방에 오목부(200A)를 갖는 용량소자(200i)를 배설하였다. 환언하면, 용량소자(300)와 용량소자(200i)가 겹쳐짐을 갖도록 배치하였다. 이에 의해, 상기 실시의 형태 및 변형예의 효과에 더하여, 보다 단위 면적당의 용량을 증가시키는 것이 가능해진다.
또한, 본 실시의 형태에서는, 용량소자(200i)의 금속막(210)과 용량소자(300)의 반도체층(340)을 콘택트 홀(151c)에 의해 전기적으로 접속하도록 하였다. 이에 의해, 용량소자(200i)와 용량소자(300)를 접속하는 경우에 필요한 면적이 삭감된다. 따라서, 보다 고정밀한 표시 장치를 제공하는 것이 가능해진다.
<9. 제8의 실시의 형태>
도 17a는, 본 기술의 제8의 실시의 형태에서의 표시 장치(10)를 구성하는 화소(11j)의 TFT(100) 및 용량소자(200j)의 평면 구성을 도시한 것이다. 도 17b는 도 17a에 도시한 화소(11j)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다. 이 화소(11j)는, 용량소자(200j)의 면 내 방향에 2개의 오목부(200A, 200B)가 형성되어 있는 점이 제6의 실시의 형태와 다르다.
본 실시의 형태에서는, 소정의 위치에 층간절연막(151)을 관통하는 콘택트 홀이 복수(여기서는 2개 ; 콘택트 홀(151c, 151d))이 형성되고, 이에 의해 용량소자(200j)에는 상술한 바와 같이 2개의 오목부(200A, 200B)가 형성되어 있다. 또한, 도 17a에서는 용량소자(200j)와 콘택트 홀(151c, 151d)이 완전하게 겹쳐진 상태를 나타냈지만, 반드시 완전한 포함 관계일 필요는 없다.
본 실시의 형태와 같은 복수의 오목부(오목부(200A, 200B)), 즉 콘택트 홀(콘택트 홀(151c, 151d))은, 소정의 위치에 레지스트 패턴을 형성함에 의해 상기 제6의 실시의 형태와 같은 공정을 이용하여 형성할 수 있다.
이상과 같이, 본 실시의 형태에서의 화소(11j)에서는, 층간절연막(151)의 소정의 위치에 복수의 콘택트 홀(151c, 151d)을 형성하여, 용량소자(200j)가 면 내 방향에 복수의 오목부(200A, 200B)를 갖도록 하였다. 이에 의해, 층간절연막(151)의 막두께 방향의 용량소자 구조를 보다 많이 형성하는 것이 가능해진다. 따라서, 상기 실시의 형태 및 변형예의 효과에 더하여, 단위 면적당의 용량이 더욱 향상한다는 효과를 갖는다.
또한, 본 실시의 형태에서의 용량소자(200j)의 오목부(200A, 200B)는, 도 17b에 도시한 바와 같이 그 저면이 각각 게이트 절연막(130)에 접하여 마련되어 있지만, 이것으로 한하지 않는다. 예를 들면, 변형예 1과 마찬가지로 오목부(200A, 200B)를 구성하는 콘택트 홀(151c, 151d)을 층간절연막(151)에 더하여 게이트 절연막(130)을 관통하도록 형성하고, 오목부(200A, 200B)의 저면이 유리 기판(110)에 접하도록 마련하여도 좋다. 이에 의해, 용량소자(200j)의 단위 면적당의 용량을 보다 증가시키는 것이 가능해진다.
<10. 변형예 2>
도 18a는, 제8의 실시의 형태의 변형예인 용량소자(200k)를 구비한 화소(11k)의 평면 구성을 도시한 것이다. 도 18b는 도 18a에 도시한 화소(11k)의 1점 쇄선(X-X)에서의 단면 구성을 도시한 것이다. 이 용량소자(200k)는 복수의 오목부(여기서는 2개 ; 오목부(200A, 200B))를 가지며, 층간절연막(151) 중, 이웃하는 오목부(200A)와 오목부(200B) 사이의 인접부(151A)에서의 막두께가 다른 층간절연막(151)보다도 얇게 되어 있는 점이 상기 제8의 실시의 형태와 다르다.
본 변형예에서의 용량소자(200k)는, 상술한 바와 같이 2개의 오목부(200A, 200B)를 가지며, 이 오목부(200A, 200B)를 구획하는 층간절연막(151), 구체적으로는 인접부(151A)의 막두께가 비인접부(151B)보다도 얇게(예를 들면 반분 정도) 형성되어 있다. 이에 의해, 인접부(151A)에서의 층간절연막(151)의 애스펙트비가 내려간다.
이와 같은 화소(11k)는 이하와 같이 하여 제조할 수 있다. 우선, 도 4a에 도시한 바와 같이, 제1의 실시의 형태와 마찬가지로, 유리 기판(110)위에 게이트 전극막(120), 게이트 절연막(130), 반도체층(140)을 차례로 형성한 후, 층간절연막(151)을 형성한다. 계속해서, 도 19a에 도시한 바와 같이, 예를 들면 불소계의 가스를 이용하여 층간절연막(151)의 소정의 위치에 층간절연막(151)의 막두께가 반분 정도가 되도록 콘택트 홀(151a', 151b', 151c')을 형성한다. 다음에, 도 19b에 도시한 바와 같이, 콘택트 홀(151c)' 내에 레지스트 패턴을 형성한 후, 재차 에칭을 행하여 콘택트 홀(151a, 151b, 151c, 151d)을 형성한다. 이후, 상기 제6의 실시의 형태와 마찬가지의 제조 공정을 행함에 의해, 화소(11k)를 형성한다.
또한, 여기서는 콘택트 홀(151a, 151b, 151c, 151d)을 2단계의 에칭에 의해 형성하였지만, 예를 들면 하프 노광을 이용하여 일괄하여 형성하여도 상관없다. 구체적으로는, 콘택트 홀(151a, 151b, 151c, 151d)에 대응하는 위치에 레지스트 패턴을 형성할 때에, 콘택트 홀(151c, 151d) 사이의 인접부(151A)상의 레지스트 패턴을 얇게 형성함으로써 인접부(151A)에서의 층간절연막(151)의 막두께를 제어할 수 있다.
이상과 같이 본 변형예에서의 화소(11k)에서는, 용량소자(200k)의 오목부(200A, 200B) 사이의 인접부(151A)에서의 층간절연막(151)의 막두께를 얇게 하도록 하였다. 이에 의해, 인접부(151A)에서의 층간절연막(151)의 애스펙트비가 내려가고, 층간절연막(151)위에 형성된 금속막(210), 고유전율 층간막(152B) 및 금속막(220)의 성막시에 있어서의 커버리지성이 개선되다. 따라서, 보이드 발생의 리스크가 저감되고, 용량소자(200k)의 용량을 증가시키면서, 제조 공정의 난이도를 저감하는 것이 가능해진다.
<11. 적용예>
(모듈 및 적용예)
이하, 상기 제1 내지 제8의 실시의 형태 및 변형예 1, 2에서 설명한 표시 장치(10)의 적용예에 관해 설명한다. 도 20 내지도 26b는, 표시 장치의 적용예를 도시하는 도면이다. 상기 실시의 형태의 표시 장치(10)는, 텔레비전 장치, 디지털 카메라, 노트형 퍼스널 컴퓨터, 휴대 전화기 등의 휴대 단말 장치 또는 비디오 카메라 등, 외부로부터 입력된 영상 신호 또는 내부에서 생성한 영상 신호를, 화상 또는 영상으로서 표시하는 모든 분야의 전자 기기의 표시 장치에 적용하는 것이 가능하다.
(모듈)
상기 실시의 형태 등의 표시 장치(10)는, 예를 들면, 도 20에 도시한 바와 같은 모듈(600)로서, 후술하는 적용예 1 내지 5 등의 여러가지의 전자 기기에 조립된다. 이 모듈(600)은, 예를 들면, 도 3에 도시한 유리 기판(110)의 일변에, 화소 전극층(180)위에 차례로 형성되는 보호층(610) 및 밀봉용 기판(620)으로부터 노출한 영역(630)을 마련하고, 이 노출한 영역(630)에, 화소 어레이부(12)에 마련된 수평 셀렉터(13) 및 라이트 스캐너(14)의 배선을 연장하여 외부 접속단자(도시 생략)를 형성한 것이다. 외부 접속단자에는, 신호의 입출력을 위한 플렉시블 프린트 배선 기판(FPC ; Flexible Printed Circuit)(640, 650)이 마련되어 있어도 좋다.
(적용예 1)
도 21은, 스마트 폰의 외관을 도시하고 있다. 이 스마트 폰은, 예를 들면, 표시부(1210)(표시 장치(1)) 및 비표시부(몸체)(1220)와, 조작부(1230)를 구비하고 있다. 조작부(1230)는, 도 21a에 도시한 바와 같이 비표시부(1220)의 앞면에 마련되어 있어도 좋고, 도 21b에 도시한 바와 같이 윗면에 마련되어 있어도 좋다.
(적용예 2)
도 22는 텔레비전 장치의 외관 구성을 도시하고 있다. 이 텔레비전 장치(700)는, 예를 들면, 프런트 패널(720) 및 필터 유리(730)를 포함하는 영상 표시 화면 부(710)(표시 장치(1))를 구비하고 있다.
(적용예 3)
도 23a, 도 23b는, 디지털 카메라(800)의 외관 구성을 도시하고 있고, 각각 앞면 및 후면을 도시하고 있다. 이 디지털 카메라는, 예를 들면, 플래시용의 발광부(810)와, 표시부(820)(표시 장치(1))와, 메뉴 스위치(830)와, 셔터 버튼(840)을 구비하고 있다.
(적용예 4)
도 24는, 노트형의 퍼스널 컴퓨터(900) 외관 구성을 도시하고 있다. 이 퍼스널 컴퓨터(900), 예를 들면, 본체(910)와, 문자 등의 입력 조작용의 키보드(920)와, 화상을 표시하는 표시부(930)(표시 장치(1))를 구비하고 있다.
(적용예 5)
도 25는, 비디오 카메라(1000)의 외관 구성을 도시하고 있다. 이 비디오 카메라(1000)는, 예를 들면, 본체부(1010)와, 그 본체부(1010)의 전방 측면에 마련된 피사체 촬영용의 렌즈(1020)와, 촬영시의 스타트/스톱 스위치(1030)와, 표시부(1040)(표시 장치(1))를 구비하고 있다.
(적용예 6)
도 26a, 도 26b는, 휴대 전화기(1100)의 외관 구성을 도시하고 있다. 도 26a는, 각각 휴대 전화기를 닫은 상태의 정면, 좌측면, 우측면, 윗면 및 하면을 도시하고 있다. 도 26b는, 각각 휴대 전화기를 연 상태의 앞면 및 측면을 도시하고 있다. 이 휴대 전화기는, 예를 들면, 상측 몸체(1110)와 하측 몸체(1120)가 연결부(힌지부)(1120)에 의해 연결된 것이고, 디스플레이(1140)(표시 장치(1))와, 서브 디스플레이(1150)와, 픽처 라이트(1160)와, 카메라(1170)를 구비하고 있다.
이상, 제1 내지 제8 실시의 형태 및 변형예 1, 2를 들어 본 기술을 설명하였지만, 상기 실시의 형태 등으로 한정되는 것이 아니고, 여러 가지 변형이 가능하다.
예를 들면, 상기 실시의 형태 등에서 설명한 각 층의 재료 및 두께, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료 및 두께로 하여도 좋고, 또는 다른 성막 방법 및 성막 조건으로 하여도 좋다.
또한, 상기 실시의 형태 등에서는, 화소(11, 11a 내지 11k)의 구성을 구체적으로 들어 설명하였지만, 모든 층을 구비할 필요는 없고, 또한, 다른 층을 또한 구비하고 있어도 좋다.
또한, 본 기술은 이하와 같은 구성을 채택할 수도 있다.
(1) 게이트 절연막, 상기 게이트 절연막에 적층된 반도체층 및 상기 게이트 절연막의 상기 반도체층의 반대측에 적층된 게이트 전극층을 갖는 트랜지스터부와, 상기 반도체층과 전기적으로 접속되고, 상기 트랜지스터부 위에 배치된 배선층과 동일 계층에 배치된 제1 금속막 및 상기 제1 금속막 위의 제1 층간절연막을 통하여 배치된 제2 금속막을 갖는 제1 용량 소자부와, 상기 트랜지스터부에 의해 제어되는 표시 소자를 구비한 표시 장치.
(2) 상기 제1 용량 소자부는 하방에 제2 용량 소자부를 가지며, 상기 제2 용량 소자부는 상기 게이트 절연막의 동일 계층에 배치된 절연막과, 상기 반도체층의 동일 계층에 배치된 다른 반도체층과, 상기 게이트 전극층과 동일 계층에 배치된 금속막을 구비하는, 상기 (1)에 기재된 표시 장치.
(3) 상기 반도체층과 전기적으로 접속하는 상기 배선층과, 상기 제1 금속막이 일체적으로 형성되어 있는 상기 (1) 또는 (2)에 기재된 표시 장치.
(4) 상기 제1 용량 소자부는 그 면 내에 적어도 하나의 오목부를 갖는, 상기 (1) 내지 (3)의 어느 하나에 기재된 표시 장치.
(5) 상기 오목부의 저면은 상기 트랜지스터부의 상기 게이트 절연막에 접하여 있는, 상기 (4)에 기재된 표시 장치.
(6) 상기 오목부의 저면은 상기 트랜지스터부가 마련된 기판에 접하여 있는, 상기 (4)에 기재된 표시 장치.
(7) 상기 오목부는 상기 제2 용량 소자부 위에 형성되고, 상기 제1 용량소자를 구성하는 상기 제1 금속막은 상기 제2 용량 소자부의 일방의 전극막과 전기적으로 접속되어 있는, 상기 (4) 내지 (6)의 어느 하나에 기재된 표시 장치.
(8) 상기 제1 용량 소자부는 상기 트랜지스터부 위에 마련된 제2 층간절연막 위에 마련되고, 상기 오목부는 상기 제2 층간절연막에 마련된 적어도 하나의 관통구멍에 형성되어 있는, 상기 (4) 내지 (7)의 어느 하나에 기재된 표시 장치.
(9) 상기 관통구멍을 갖는 상기 제2 층간절연막은 2개 이상의 관통구멍을 가지며, 상기 제2 층간절연막의 막두께는, 다른 관통구멍과의 인접부와 비인접부에서 서로 다른, 상기 (4) 내지 (8)의 어느 하나에 기재된 표시 장치.
(10) 상기 제1 층간절연막은, 상기 배선층 위에 형성되어 있는 상기 (1) 내지 (9)의 어느 하나에 기재된 표시 장치.
(11) 상기 제1 층간절연막은, 산화실리콘, 질화실리콘, 폴리이미드, 아크릴계 수지 중의 어느 1종 또는 2종 이상에 의해 구성되는 상기 (1) 내지 (10)의 어느 하나에 기재된 표시 장치.
(12) 상기 제1 층간절연막은 적층 구조를 가지며, 적어도 1층은 고유전율 재료에 의해 구성되어 있는, 상기 (1) 내지 (11)의 어느 하나에 기재된 표시 장치.
(13) 상기 고유전율 재료는, 10 이상의 비유전율을 갖는 재료인, 상기 (12)에 기재된 표시 장치.
(14) 게이트 절연막, 상기 게이트 절연막에 적층된 반도체층 및 상기 게이트 절연막의 상기 반도체층의 반대측에 적층된 게이트 전극층을 갖는 트랜지스터부와, 상기 반도체층과 전기적으로 접속되고, 상기 트랜지스터부 위에 배치된 배선층과 동일 계층에 배치된 제1 금속막 및 상기 제1 금속막 위에 마련된 제1 층간절연막을 통하여 배치된 제2 금속막을 갖는 제1 용량 소자부를 구비한 반도체 장치.
(15) 상기 제1 용량 소자부는 하방에 제2 용량 소자부를 가지며, 상기 제2 용량 소자부는 상기 게이트 절연막의 동일 계층에 배치된 절연막과, 상기 반도체층의 동일 계층에 배치된 다른 반도체층과, 상기 게이트 전극층과 동일 계층에 배치된 금속막을 구비하는, 상기 (14)에 기재된 반도체 장치.
(16) 상기 반도체층과 전기적으로 접속하는 상기 배선층과, 상기 제1 금속막이 일체적으로 형성되어 있는 상기 (14) 또는 (15)에 기재된 반도체 장치.
(17) 상기 제1 층간절연막은, 상기 배선층 위에 형성되어 있는, 상기 (14) 내지 (16)의 어느 하나에 기재된 반도체 장치.
(18) 상기 제1 층간절연막은, 산화실리콘, 질화실리콘, 폴리이미드, 아크릴계 수지 중의 어느 1종 또는 2종 이위에 의해 구성되는, 상기 (14) 내지 (17)의 어느 하나에 기재된 반도체 장치.
(19) 게이트 전극, 게이트 절연막 및 반도체층을 이 순으로 적층하여 트랜지스터부를 형성하는 것과, 상기 트랜지스터부 위에 상기 반도체층과 전기적으로 접속되는 배선층 및 상기 배선층과 동일 계층에 제1 금속막을 각각 성막한 후, 상기 제1 금속막 위에 제1 층간절연막을 통하여 제2 금속막을 성막하여 제1 용량 소자부를 형성하는 것과, 상기 트랜지스터부에 의해 제어되는 표시 소자를 형성하는 것을 갖는 표시 장치의 제조 방법.
(20) 상기 트랜지스터부를 형성한 후 제2 층간절연막을 성막하고, 상기 제2 층간절연막에 관통구멍을 형성하는, 상기 (19)에 기재된 표시 장치의 제조 방법.
본 출원은, 일본 특허청에서 2012년 6월 15일에 출원된 일본 특허출원 번호 2012-135458호 및 2013년 3월 8에 출원된 일본 특허출원 번호 2013-046895호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도할 수 있는데, 그것들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (32)

  1. 표시 장치로서,
    기판;
    반도체막;
    제1 절연막;
    제1 금속막;
    제2 절연막;
    제2 금속막;
    제3 절연막; 및
    제3 금속막;
    을 이 순서대로 포함하고,
    화소 회로 영역은,
    상기 반도체막의 제1 부분, 상기 제1 절연막의 제1 부분 및 상기 제1 금속막의 제1 부분의 중첩 부분에 대응하는 제1 영역;
    상기 제2 금속막의 제1 부분, 상기 제3 절연막의 제1 부분 및 상기 제3 금속막의 제1 부분의 중첩 부분에 대응하는 제2 영역;
    단면에서 보아 상기 제2 영역과 중첩하는 상기 반도체막의 제2 부분에 대응하는 제3 영역;
    상기 제2 금속막의 제2 부분을 포함하고, 상기 제1 영역과 전기적으로 접속된 제1 배선을 포함하는 제4 영역; 및
    상기 제3 금속막의 제2 부분을 포함하는 제2 배선을 포함하는 제5 영역
    을 포함하며,
    상기 제1 영역은 트랜지스터이고,
    상기 제2 영역은 용량소자이고,
    상기 제2 금속막의 상기 제1 부분의 상면으로부터 상기 제3 금속막의 상기 제1 부분의 하면까지의 제1 수직 거리는, 상기 제2 금속막의 상기 제1 부분의 상면으로부터 단면에서 보아 상기 제3 절연막과 중첩하는 상기 제3 금속막의 상기 제2 부분의 하면까지의 제2 수직 거리보다 작고,
    상기 제3 절연막은 고유전상수 재료를 포함하는 적층 구조를 갖고,
    상기 트랜지스터는 발광 소자를 제어하도록 구성되는, 표시 장치.
  2. 제1항에 있어서,
    상기 반도체막의 상기 제1 부분과 상기 반도체막의 상기 제2 부분은 별도로 형성되는, 표시 장치.
  3. 제1항에 있어서,
    상기 제3 금속막의 상기 제1 부분과 상기 제3 금속막의 상기 제2 부분은 별도로 형성되는, 표시 장치.
  4. 제1항에 있어서,
    상기 제3 절연막은 단면에서 보아 적어도 하나의 오목부를 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 제2 배선은 평면에서 보아 상기 제1 금속막의 상기 제1 부분과 중첩하는, 표시 장치.
  6. 제1항에 있어서,
    제4 절연막이 상기 제3 금속막 위에 배치되고, 제4 전극막이 상기 제4 절연막 위에 배치되는, 표시 장치.
  7. 제6항에 있어서,
    상기 발광 소자는 상기 제4 전극막 및 유기 발광층을 포함하고,
    상기 제3 금속막의 상기 제2 부분은 상기 제4 전극막에 접속되는, 표시 장치.
  8. 제6항에 있어서,
    상기 제4 전극막은 화소 전극을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    평면에서 보아, 상기 제3 금속막의 상기 제1 부분의 크기는 상기 제2 금속막의 상기 제1 부분의 크기보다 큰, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 절연막은 산화실리콘, 질화실리콘, 폴리이미드 및 아크릴계 수지로 이루어진 군으로부터 선택되는 적어도 하나를 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 제3 절연막의 상기 제1 부분의 두께는 50 내지 500㎚인, 표시 장치.
  12. 제1항에 있어서,
    상기 제2 금속막의 상기 제1 부분의 두께는 100 내지 1500㎚이고, 상기 제3 금속막의 상기 제1 부분의 두께는 100 내지 1500㎚인, 표시 장치.
  13. 제1항에 있어서,
    상기 트랜지스터는 구동 트랜지스터인, 표시 장치.
  14. 제1항에 있어서,
    상기 제1 배선은 상기 제2 절연막 내에 제공되는 제1 콘택트 홀을 통해 상기 트랜지스터에 전기적으로 접속되는, 표시 장치.
  15. 제1항에 있어서,
    상기 제1 금속막과 상기 제2 금속막은 동일한 재료를 포함하는, 표시 장치.
  16. 제1항에 있어서,
    상기 반도체막은 산화물 반도체를 포함하는, 표시 장치.
  17. 표시 장치로서,
    기판;
    반도체막;
    제1 절연막;
    제1 금속막;
    제2 절연막;
    제2 금속막;
    제3 절연막;
    제4 절연막; 및
    제3 금속막;
    을 이 순서대로 포함하고,
    화소 회로 영역은,
    상기 반도체막의 제1 부분, 상기 제1 절연막의 제1 부분 및 상기 제1 금속막의 제1 부분의 중첩 부분에 대응하는 제1 영역;
    상기 제2 금속막의 제1 부분, 상기 제3 절연막의 제1 부분 및 상기 제3 금속막의 제1 부분의 중첩 부분에 대응하는 제2 영역;
    상기 반도체막의 제2 부분에 대응하는 제3 영역;
    상기 제2 금속막의 제2 부분, 상기 제3 절연막의 제2 부분 및 상기 제4 절연막의 제1 부분의 중첩 부분에 대응하는 제4 영역 - 상기 제2 금속막의 상기 제2 부분은 제1 배선이고, 상기 제1 배선은 상기 제1 영역에 전기적으로 접속됨 -; 및
    상기 제3 금속막의 제2 부분을 포함하는 제2 배선을 포함하는 제5 영역
    을 포함하며,
    상기 제1 영역은 트랜지스터이고,
    상기 제2 영역은 제1 용량소자이고,
    상기 제2 금속막의 상기 제1 부분의 상면으로부터 상기 제3 금속막의 상기 제1 부분의 하면까지의 제1 수직 거리는, 상기 제2 금속막의 상기 제1 부분의 상면으로부터 상기 제4 영역과 중첩하는 상기 제3 금속막의 제2 부분의 하면까지의 제2 수직 거리보다 작고,
    상기 트랜지스터는 발광 소자를 제어하도록 구성되고,
    상기 제3 금속막의 상기 제1 부분은 상기 제2 영역 내의 상기 제3 절연막의 상기 제1 부분과 직접 접하고,
    상기 제3 절연막은 무기 재료를 포함하고, 상기 제4 절연막은 유기 재료를 포함하는, 표시 장치.
  18. 제17항에 있어서,
    상기 반도체막의 상기 제1 부분과 상기 반도체막의 상기 제2 부분은 별도로 형성되는, 표시 장치.
  19. 제17항에 있어서,
    상기 제3 금속막의 상기 제1 부분과 상기 제3 금속막의 상기 제2 부분은 별도로 형성되는, 표시 장치.
  20. 제17항에 있어서,
    상기 제4 절연막은 단면에서 보아 적어도 하나의 오목부를 포함하는, 표시 장치.
  21. 제17항에 있어서,
    상기 제2 배선은 평면에서 보아 상기 제1 금속막의 상기 제1 부분과 중첩하는, 표시 장치.
  22. 제17항에 있어서,
    제5 절연막이 상기 제3 금속막 위에 배치되고, 제4 전극막이 상기 제5 절연막 위에 배치되는, 표시 장치.
  23. 제22항에 있어서,
    상기 발광 소자는 상기 제4 전극막 및 유기 발광층을 포함하고,
    상기 제3 금속막의 상기 제2 부분은 상기 제4 전극막에 접속되는, 표시 장치.
  24. 제22항에 있어서,
    상기 제4 전극막은 화소 전극을 포함하는, 표시 장치.
  25. 제17항에 있어서,
    평면에서 보아, 상기 제3 금속막의 상기 제1 부분의 크기는 상기 제2 금속막의 상기 제1 부분의 크기보다 큰, 표시 장치.
  26. 제17항에 있어서,
    상기 제1 절연막은 산화실리콘, 질화실리콘, 폴리이미드 및 아크릴계 수지로 이루어진 군으로부터 선택되는 적어도 하나를 포함하는, 표시 장치.
  27. 제17항에 있어서,
    상기 제3 절연막의 상기 제1 부분의 두께는 50 내지 500㎚인, 표시 장치.
  28. 제17항에 있어서,
    상기 제2 금속막의 상기 제1 부분의 두께는 100 내지 1500㎚이고, 상기 제3 금속막의 상기 제1 부분의 두께는 100 내지 1500㎚인, 표시 장치.
  29. 제17항에 있어서,
    상기 트랜지스터는 구동 트랜지스터인, 표시 장치.
  30. 제17항에 있어서,
    상기 제1 배선은 상기 제2 절연막 내에 제공되는 제1 콘택트 홀을 통해 상기 트랜지스터에 전기적으로 접속되는, 표시 장치.
  31. 제17항에 있어서,
    상기 제1 금속막과 상기 제2 금속막은 동일한 재료를 포함하는, 표시 장치.
  32. 제17항에 있어서,
    상기 반도체막은 산화물 반도체를 포함하는, 표시 장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102023295B1 (ko) * 2012-06-15 2019-09-19 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
US10008513B2 (en) * 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
KR102329158B1 (ko) * 2014-11-12 2021-11-19 엘지디스플레이 주식회사 유기 전계발광 표시장치
JP6613116B2 (ja) * 2014-12-02 2019-11-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2016092427A1 (en) * 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105161519B (zh) * 2015-08-20 2018-03-27 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
KR102457204B1 (ko) * 2015-08-27 2022-10-21 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
CN105679768B (zh) * 2016-01-25 2019-07-12 武汉华星光电技术有限公司 阵列基板、液晶显示面板及液晶显示装置
KR102606279B1 (ko) 2016-04-04 2023-11-27 삼성디스플레이 주식회사 디스플레이 장치
JP6668160B2 (ja) * 2016-05-06 2020-03-18 株式会社ジャパンディスプレイ 表示装置の製造方法
DE112017003811B4 (de) * 2016-07-29 2021-09-09 Sony Corporation Displayeinrichtung
TWI625847B (zh) * 2016-09-09 2018-06-01 友達光電股份有限公司 畫素結構及其製作方法
KR20180063416A (ko) 2016-12-01 2018-06-12 삼성디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
US11150502B2 (en) * 2017-03-10 2021-10-19 Sharp Kabushiki Kaisha Display substrate and display device
KR102455038B1 (ko) 2017-04-12 2022-10-17 삼성디스플레이 주식회사 디스플레이 장치
CN107039465A (zh) * 2017-04-28 2017-08-11 京东方科技集团股份有限公司 一种阵列基板及制备方法、显示面板和显示装置
CN108806572A (zh) * 2017-05-05 2018-11-13 元太科技工业股份有限公司 像素结构
US10249652B2 (en) 2017-06-16 2019-04-02 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of flexible TFT substrate
CN107424957B (zh) * 2017-06-16 2020-01-31 武汉华星光电半导体显示技术有限公司 柔性tft基板的制作方法
CN107221610B (zh) * 2017-07-25 2019-03-12 南京迈智芯微光电科技有限公司 一种提高性能的硅基有机发光器件及其制造方法
CN108538816B (zh) * 2018-02-07 2020-03-24 厦门市三安集成电路有限公司 一种氮化硅-聚酰亚胺复合介质的mim电容器及制作方法
CN109473461A (zh) * 2018-10-18 2019-03-15 深圳市华星光电半导体显示技术有限公司 Oled面板及其制作方法
CN110429114A (zh) * 2019-07-23 2019-11-08 武汉华星光电半导体显示技术有限公司 显示面板的制备方法、显示面板及显示装置
CN110752222B (zh) * 2019-10-31 2021-11-26 厦门天马微电子有限公司 一种显示面板、其制作方法及显示装置
WO2022185389A1 (ja) * 2021-03-01 2022-09-09 シャープ株式会社 表示装置

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414278A (en) * 1991-07-04 1995-05-09 Mitsushibi Denki Kabushiki Kaisha Active matrix liquid crystal display device
JP2001066631A (ja) * 1999-08-25 2001-03-16 Sony Corp 液晶表示装置およびその製造方法
JP3394483B2 (ja) 1999-11-16 2003-04-07 鹿児島日本電気株式会社 薄膜トランジスタ基板およびその製造方法
JP2001282137A (ja) 2000-03-30 2001-10-12 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
US6542205B2 (en) 2000-08-04 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Display device
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4306142B2 (ja) * 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP4798907B2 (ja) * 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
JP4027149B2 (ja) * 2002-04-30 2007-12-26 三洋電機株式会社 エレクトロルミネッセンス表示装置
JP3858880B2 (ja) * 2002-10-31 2006-12-20 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2005183509A (ja) * 2003-12-17 2005-07-07 Nec Corp 薄膜トランジスタ及びその製造方法
JP2005222019A (ja) * 2004-01-07 2005-08-18 Seiko Epson Corp 電気光学装置及び電子機器、並びに電気光学装置の製造方法
KR100600878B1 (ko) * 2004-06-29 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조방법
KR101056013B1 (ko) * 2004-08-03 2011-08-10 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP2006098641A (ja) 2004-09-29 2006-04-13 Seiko Epson Corp 薄膜半導体装置、電気光学装置、および電子機器
JP2006138960A (ja) * 2004-11-10 2006-06-01 Nec Corp 液晶表示装置及びその製造方法並びに投射表示装置
JP4588483B2 (ja) 2005-02-21 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置
JP4341570B2 (ja) * 2005-03-25 2009-10-07 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2006276118A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp 電気光学装置及びその製造方法、並びに電子機器
CN1848204A (zh) * 2005-04-11 2006-10-18 精工爱普生株式会社 电光装置、其制造方法和电子设备
JP2007173652A (ja) * 2005-12-23 2007-07-05 Mitsubishi Electric Corp 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置
JP4586732B2 (ja) * 2006-01-06 2010-11-24 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
JP4872591B2 (ja) 2006-10-18 2012-02-08 三菱電機株式会社 Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置
KR101353269B1 (ko) * 2006-12-11 2014-01-20 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5130711B2 (ja) 2006-12-26 2013-01-30 セイコーエプソン株式会社 電気光学装置及びその製造方法
KR20080060861A (ko) 2006-12-27 2008-07-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP4306737B2 (ja) * 2007-02-08 2009-08-05 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器
JP2008218960A (ja) * 2007-02-08 2008-09-18 Mitsubishi Electric Corp 薄膜トランジスタ装置、その製造方法、及び表示装置
JP2008257086A (ja) 2007-04-09 2008-10-23 Sony Corp 表示装置、表示装置の製造方法および電子機器
TWI337754B (en) * 2007-04-20 2011-02-21 Au Optronics Corp Semiconductor structure of display device and method for fabricating the same
JP5044273B2 (ja) * 2007-04-27 2012-10-10 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JP2008286905A (ja) * 2007-05-16 2008-11-27 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP5075583B2 (ja) * 2007-11-01 2012-11-21 株式会社ジャパンディスプレイイースト 液晶表示装置
JP2009239110A (ja) * 2008-03-27 2009-10-15 Seiko Epson Corp 半導体装置、電気光学装置および電子機器
KR101534006B1 (ko) 2008-07-29 2015-07-06 삼성디스플레이 주식회사 유기 발광 표시 장치
JP5256941B2 (ja) * 2008-08-29 2013-08-07 セイコーエプソン株式会社 液晶装置およびプロジェクタ
KR20230106737A (ko) * 2008-10-03 2023-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치를 구비한 전자기기
JP2010135584A (ja) 2008-12-05 2010-06-17 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置、および電子機器
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP5507159B2 (ja) * 2009-08-27 2014-05-28 株式会社ジャパンディスプレイ 表示装置およびその製造方法
KR20120068772A (ko) 2009-09-16 2012-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR101073272B1 (ko) * 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
CN101750827B (zh) * 2010-01-20 2011-07-20 友达光电股份有限公司 主动元件阵列基板
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5638833B2 (ja) 2010-04-22 2014-12-10 株式会社ジャパンディスプレイ 画像表示装置及びその製造方法
JP2012022168A (ja) * 2010-07-15 2012-02-02 Sony Corp 有機ｅｌ表示装置、有機ｅｌ表示装置の製造方法、及び、電子機器
KR101348537B1 (ko) * 2010-09-29 2014-01-07 파나소닉 주식회사 Ｅｌ 표시 패널, ｅｌ 표시 장치 및 ｅｌ 표시 패널의 제조 방법
KR101747341B1 (ko) * 2010-11-02 2017-06-15 엘지디스플레이 주식회사 유기전계 발광소자용 기판 및 그 제조 방법
KR102023295B1 (ko) * 2012-06-15 2019-09-19 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
JP5541351B2 (ja) 2012-12-26 2014-07-09 ソニー株式会社 表示装置
KR102124025B1 (ko) * 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법

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CN108257983B (zh) 2022-08-09
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