KR102028922B1 - 반도체 칩의 데이터 처리 방법 및 그 반도체 칩 - Google Patents

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Abstract

반도체 칩은, 입력받은 데이터를 제 1 종 데이터와 제 2 종 데이터로 분리하는 분리기; 상기 분리기로부터 K 바이트의 상기 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 상기 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 메모리; 및 제 1 클럭 신호를 생성하는 클럭 신호 생성기;를 포함하되, 상기 메모리는, 상기 반도체 칩으로 입력된 제 2 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터를 입력받고, 상기 제 1 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력한다.

Description

반도체 칩의 데이터 처리 방법 및 그 반도체 칩{DATA PROCESSING METHOD OF SEMICONDUCTOR CHIP AND SEMICONDUCTOR CHIP THEREFOR}
본 발명은 반도체 칩의 데이터 처리 방법 및 그 반도체 칩에 관한 것으로, 더욱 상세하게는 데이터 입력을 위한 클럭과 데이터 출력을 위한 클럭이 상이한 반도체 칩의 데이터 처리 방법 및 그 반도체 칩에 관한 것이다.
도 1은 데이지 체인(Daisy Chain) 구조로 연결된 반도체 칩의 구성도를 나타낸다. 아울러, 도 2는 잡음으로 인한 오차가 발생하는 클럭에 대한 설명도를 나타낸다.
도 1과 같은 데이지 체인 구조로 연결된 반도체 칩에서는, 클럭에 지터(Jitter) 또는 잡음 발생시 그 지터 또는 잡음이 연결된 후단의 반도체 칩으로 누적되어 전파되므로, 연결되는 반도체 칩의 바이트가 늘어남에 따라 클럭의 듀티 사이클이 왜곡되며 왜곡이 심한 경우 클럭이 사라지는 문제가 발생하게 된다.
클럭의 지터 및 잡음은, 연결된 후단의 반도체 칩으로 전파되어, 최종적으로 최종단의 반도체 칩까지 전파되게 된다.
이러한 데이지 체인 구조로 연결된 반도체 칩에 있어서, 클럭의 지터 및 잡음이 후단의 반도체 칩으로 전파되지 않도록 할 필요성이 있다.
1. 국내공개특허공보 제10-2015-0031543호(2015년 3월 25일) : 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법.
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 데이지 체인 구조로 연결된 반도체 칩에 있어서, 클럭의 지터 및 잡음이 후단의 반도체 칩으로 전파되지 않도록 하는 반도체 칩의 데이터 처리 방법 및 그 반도체 칩을 제공하는 것에 그 목적이 있다.
아울러, 본 발명은 시프터 레지스터를 이용하는 데이지 체인 구조로 연결된 반도체 칩에서 발생할 수 있는, 전력 소모를 감소시킬 수 있는 반도체 칩의 데이터 처리 방법 및 그 반도체 칩을 제공하는 것에도 그 목적이 있다.
본 발명의 반도체 칩은, 입력받은 데이터를 제 1 종 데이터와 제 2 종 데이터로 분리하는 분리기; 상기 분리기로부터 K 바이트의 상기 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 상기 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 메모리; 및 제 1 클럭 신호를 생성하는 클럭 신호 생성기;를 포함한다.
구체적으로, 상기 메모리는, 상기 반도체 칩으로 입력된 제 2 클럭 신호를 이용하여, 상기 분리기로부터 K 바이트의 상기 제 2 종 데이터를 입력받고, 상기 제 1 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력하는 것을 특징으로 한다.
아울러, 상기 분리기는, 상기 제 1 클럭 신호를 이용하여 상기 제 1 종 데이터 또는 변경된 상기 제 1 종 데이터를 출력하고, 상기 제 2 클럭 신호를 이용하여 상기 제 2 종 데이터를 출력하는 것이 바람직하다.
또한, 본 발명의 반도체 칩은, 상기 분리기로부터 상기 제 1 종 데이터 또는 변경된 상기 제 1 종 데이터를 입력받고, 상기 메모리로부터 상기 제 2 종 데이터를 입력받아, 상기 제 1 클럭 신호를 이용하여 직렬화하여 출력하는 직렬화기;를 더 포함하는 것을 특징으로 한다. 아울러, 상기 직렬화기는, 상기 제 1 클럭 신호를 입력받아, 제어 신호에 따라 출력한다.
바람직하게는, 본 발명의 반도체 칩은, 상기 제 1 종 데이터, 상기 제 2 종 데이터 및 제 2 클럭 신호를 입력받아 병렬화하여 출력하는 병렬화기;를 더 포함하되, 상기 분리기는, 상기 병렬화기로부터 출력된 병렬화된 상기 제 1 종 데이터, 상기 제 2 종 데이터 및 상기 제 2 클럭 신호를 입력받는 것을 특징으로 한다.
아울러, 상기 메모리는, FIFO(First In First Out) 방식의 메모리로, 상기 메모리의 저장 용량은, M 바이트인 것이 바람직하다.
본 발명의 반도체 칩의 데이터 처리 방법은, (a) 입력받은 데이터를 제 1 종 데이터와 제 2 종 데이터로 분리하는 단계; (b) 상기 (a) 단계로부터 K 바이트의 상기 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 상기 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 단계; (c) 제 1 클럭 신호를 생성하는 단계; 및 (d) 상기 (a) 단계로부터 상기 제 1 종 데이터 또는 변경된 상기 제 1 종 데이터를 입력받고, 상기 (b) 단계로부터 상기 제 2 종 데이터를 입력받아, 상기 제 1 클럭 신호를 이용하여 직렬화하여 출력하는 단계;를 포함한다.
구체적으로, 상기 (b) 단계는, 본 발명의 반도체 칩으로 입력된 제 2 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터를 입력받고, 상기 제 1 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력하는 것을 특징으로 한다.
아울러, 상기 (a) 단계는, 상기 제 1 클럭 신호를 이용하여 상기 제 1 종 데이터 또는 변경된 상기 제 1 종 데이터를 출력하고, 상기 제 2 클럭 신호를 이용하여 상기 제 2 종 데이터를 출력하는 것이 바람직하다.
또한, 상기 (d) 단계는, 상기 제 1 클럭 신호를 입력받아, 제어 신호에 따라 출력하는 것을 특징으로 한다.
바람직하게는, 본 발명의 반도체 칩의 데이터 처리 방법은, 상기 방법은, 상기 (a) 단계 이전에, 상기 제 1 종 데이터, 상기 제 2 종 데이터 및 제 2 클럭 신호를 입력받아 병렬화하여 출력하는 단계;를 더 포함하되, 상기 (a) 단계는, 상기 병렬화하여 출력하는 단계로부터 출력된 병렬화된 상기 제 1 종 데이터, 상기 제 2 종 데이터 및 상기 제 2 클럭 신호를 입력받는 것을 특징으로 한다.
아울러, 상기 (b) 단계는, FIFO(First In First Out) 방식의 메모리를 이용하되, 상기 메모리의 상기 제 2 종 데이터를 위한 저장 용량은, M 바이트인 것을 특징으로 한다.
본 발명의 반도체 칩의 데이터 처리 방법 및 그 반도체 칩에 따르면, 데이지 체인 구조로 연결된 반도체 칩에 있어서, 클럭의 지터 및 잡음이 후단의 반도체 칩으로 전파되지 않도록 할 수 있다. 아울러, 본 발명에 따르면, 시프터 레지스터를 이용하는 데이지 체인 구조로 연결된 반도체 칩에서 발생할 수 있는 전력 소모를 감소시킬 수 있다.
도 1은 데이지 체인 구조로 연결된 반도체 칩의 구성도.
도 2는 잡음으로 인한 오차가 발생하는 클럭에 대한 설명도.
도 3은 본 발명의 반도체 칩을 이용한 시스템의 구성도.
도 4는 본 발명의 바람직한 일실시예에 따른 반도체 칩의 구성도.
도 5는 본 발명의 반도체 칩이 데이지 체인 구조로 연결된 시스템에 있어서의 데이터의 흐름에 관한 설명도.
도 6은 본 발명의 바람직한 일실시예에 따른 반도체 칩의 데이터 처리 방법의 흐름도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 반도체 칩의 데이터 처리 방법 및 그 반도체 칩에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
도 3은 본 발명의 반도체 칩(100)을 이용한 시스템의 구성도를 나타낸다.
본 발명의 반도체 칩(100)의 용도로는 LED 디스플레이의 구동을 위한 구동 칩을 예로 들 수 있으며, 다수의 LED를 구동하기 위해 다수의 반도체 칩(100)이 데이지 체인(Daisy Chain) 구조로 연결되게 된다.
도 4는 본 발명의 바람직한 일실시예에 따른 반도체 칩(100)의 구성도를 나타낸다.
도 4로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 반도체 칩(100)은, 병렬화기(10), 분리기(20), 메모리(30), 클럭 신호 생성기(40), 직렬화기(50) 및 구동부(60)를 포함한다.
병렬화기(10)는, 제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받아 병렬화하여 출력하는 역할을 한다. 병렬화기(10)는 일반적으로 페러럴라이저(Parallelizer)라고 불린다.
여기서 제 1 종 데이터는, 프리픽스 데이터(Prefix Data)라고도 불리며, 외부 패드, 레지스터값 또는 퓨즈 등을 통해 가지고 있는 값에 대한 데이터로서, 데이지 체인 구조로 연결된 다수의 반도체 칩(100)에서 공통적으로 사용하는 데이터이다.
아울러, 제 2 종 데이터는, 세그먼트 데이터(Segment Data)라고도 불리며, 데이지 체인 구조로 연결된 다수의 반도체 칩(100)의 각각의 반도체 칩(100)에서 고유하게 사용하는 데이터이다.
분리기(20)는, 병렬화기(10)로부터 출력된 병렬화된 제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받아, 제 1 종 데이터와 제 2 종 데이터로 분리하는 역할을 한다. 제 1 종 데이터와 제 2 종 데이터로 분리하기 위하여, 분리기(20)는, 제 1 종 데이터의 데이터 개수 정보를 입력받거나 미리 저장하고 있을 필요가 있다. 분리기(20)로 입력되는 제 2 종 데이터의 개수는 K 바이트인 것이 바람직하다. 하나의 반도체 칩(100)의 구동을 위한 제 2 종 데이터의 개수가 M 바이트라고 할 때, K 바이트는 해당 반도체 칩(100) 및 해당 반도체 칩(100) 후단의 반도체 칩(100)에서 구동을 위해 요구되는 제 2 종 데이터의 개수이다. 즉, 현재 반도체 칩(100)이 L번째 칩이고, 후단의 반도체 칩(100)이 (N-L)개 남아 있다면, K={(N-(L-1))×M}바이트가 된다.
아울러, 분리기(20)는, 제 1 종 데이터를 그대로 출력하거나, 제 1 종 데이터를 변경하여 출력할 수 있다. 예를 들어, 데이지 체인 구조에서 L번째 반도체 칩(100)과 (L+1)번째 반도체 칩(100)의 아이디 및/또는 어드레스의 할당 정보가 상이할 경우, L번째 반도체 칩(100)에서 변경되지 않은 제 1 종 데이터를 이용하여 해당 엘이드들을 구동하고, (L+1)번째 반도체 칩(100)에 매칭되도록 현재의 제 1 종 데이터를 변경하여 직렬화기(50)로 출력하는 것이 바람직할 것이다. 경우에 따라서는, L번째 반도체 칩(100)에서 변경되지 않은 제 1 종 데이터를 이용하여 해당 엘이드들을 구동하고, (L+1)번째 반도체 칩(100)으로도 변경되지 않은 제 1 종 데이터를 직렬화기(50)로 출력하도록 할 수도 있다. 즉, 분리기(20)에, 제 1 종 데이터를 변경 기능의 삽입 여부는 해당 반도체 칩(100)의 설계에 따라 설정될 수 있을 것이다.
분리기(20)는, MCU, DSP, MCU 등의 프로세서의 적어도 일부를 이용하거나, 회로 소자, 또는 그들의 조합을 이용하여 구현할 수 있을 것이다.
메모리(30)는, 분리기(20)로부터 K 바이트의 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 역할을 한다. 메모리(30)는, FIFO(First In First Out) 방식의 메모리(30)인 것이 바람직하다. 아울러, 메모리(30)의 제 2 종 데이터를 위한 저장 용량은, M 바이트인 것을 특징으로 한다.
일반적으로 메모리(30)로서 시프트 레지스터(Shift Register)를 이용하게 되면, 매 클럭 토글(Toggle)하는 시프트 레지스터의 개수가, 최악의 경우 해당 반도체 칩(100)에서 요구하는 제 2 종 데이터의 개수인 M 바이트와 동일하게 되어, 최대 전류 및 평균 전력이 커져, 전력 소모가 커진다. FIFO 방식의 메모리(30)를 이용하는 것에 의해 이러한 전력 소모의 문제를 해결할 수 있다.
클럭 신호 생성기(40)는, 오실레이터를 이용하여 제 1 클럭 신호를 생성하는 역할을 한다.
직렬화기(50)는, 일반적으로 시리얼라이저(Seriallizer)라고 불리며, 입력된 데이터를 직렬화하여 출력하는 역할을 한다.
구동부(60)는, 분리기(20)로부터 제 1 종 데이터를 입력받고, 메모리(30)로부터 제 2 종 데이터를 입력받아, 엘이디를 구동하기 위한 구동 신호를 생성하는 역할을 한다. 구동부(60)는, 증폭기 등의 소자를 이용하여 구현될 수 있다.
즉, 본 발명에서는 반도체 칩(100)마다 내부 클럭 신호인 제 1 클럭 신호를 생성할 수 있어, 분리기(20) 및 메모리(30) 등에서 데이터를 읽어 들이는 경우와 출력하는 경우, 이원적인 제 1 클럭 신호와 제 2 클럭 신호에 의해 데이터 처리가 가능하여, 입력 클럭인 제 2 클럭 신호의 잡음 및/또는 지터의 영향을 출력 클럭인 제 1 클럭 신호가 받지 않게 된다.
하기에 각 구성 요소에서의 제 1 클럭 신호와 제 2 클럭 신호의 분리 사용에 대해 구체적으로 설명하기로 한다.
분리기(20)는, 제 1 클럭 신호를 이용하여 제 1 종 데이터 또는 변경된 제 1 종 데이터를 출력하고, 제 2 클럭 신호를 이용하여 제 2 종 데이터를 출력한다. 분리기(20)가 제 1 클럭 신호를 이용하여 출력한 제 1 종 데이터 또는 변경된 제 1 종 데이터는 직렬화기(50)로 입력된다. 아울러, 분리기(20)는 제 1 클럭 신호 또는 제 2 클럭 신호를 이용하여 제 1 종 데이터를 출력하여 구동부(50)로 입력되도록 할 수 있다. 즉, 구동부(50)로 입력되는 제 1 종 데이터는, 클럭 신호의 제한을 받지 않는다.
아울러, 메모리(30)는, 제 2 클럭 신호를 이용하여 K 바이트의 제 2 종 데이터를 입력받고, 제 1 클럭 신호를 이용하여 K 바이트의 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력한다.
또한, 직렬화기(50)는, 제 1 클럭 신호를 이용하여 분리기(20)로부터 제 1 종 데이터 또는 변경된 제 1 종 데이터를 입력받고, 제 1 클럭 신호를 이용하여 메모리(30)로부터 제 2 종 데이터를 입력받아, 제 1 클럭 신호를 이용하여 직렬화하여 출력한다.
또한, 직렬화기(50)는, 제 1 클럭 신호를 입력받아, 제어 신호에 따라 출력하는 것을 특징으로 한다. 직렬화기(50)에 의해 출력된 제 1 클럭 신호는, 후단의 반도체 칩(100)에서 데이터를 입력시 사용하게 된다.
도 5는 본 발명의 반도체 칩(100)이 데이지 체인 구조로 연결된 시스템에 있어서의 데이터의 흐름에 관한 설명도이다.
전체 N개의 반도체 칩(100) 중에서 L번째 반도체 칩(100)으로는 제 1 종 데이터와 {(N-(L-1))×M} 바이트의 제 2 종 데이터가 입력된다. 입력된 제 2 종 데이터 중에서, M 바이트는 메모리(30)에 저장되고, {(N-L)×M} 바이트는 출력되게 된다.
L번째 반도체 칩(100)으로는 제 1 종 데이터가 먼저 입력되고, {(N-(L-1))×M} 바이트의 제 2 종 데이터는 나중에 입력되게 되는 데, 병렬화기(10)에 의해 병렬화되어 분리기(20)에 의해 분리하고, 직렬화기(50)에 의해 직렬화하는 데 걸리는 시간 만큼, L번째 반도체 칩(100)으로부터 제 1 종 데이터가 출력되는 것에는 시간(t1)이 소요되게 된다. 아울러, L번째 반도체 칩(100)으로는 제 2 종 데이터가 출력되기 위해서는 FIFO 방식의 메모리(30)의 구조상, M 바이트의 메모리(30)가 저장되는 데 요구되는 시간(t2) 이후에 출력되게 된다. 즉, 메모리(30)의 M 바이트의 제 2 종 데이터를 위한 저장 용량이 채워지게 되면, 제 2 종 데이터가 메모리(30)로부터 출력되게 된다. 결국 최종적으로 메모리(30)로부터 출력되는 제 2 종 데이터의 바이트 수는, 메모리(30)에 저장되는 M 바이트를 제외한 {(N-L))×M} 바이트가 된다.
도 6은 본 발명의 바람직한 일실시예에 따른 반도체 칩(100)의 데이터 처리 방법의 흐름도를 나타낸다. 도 6의 본 발명의 바람직한 일실시예에 따른 반도체 칩(100)의 데이터 처리 방법은 상술한 본 발명의 반도체 칩(100)을 이용하므로, 별도의 설명이 없더라도 상술한 본 발명의 반도체 칩(100)의 모든 특징을 포함하고 있음은 물론이다.
도 6으로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 반도체 칩(100)의 데이터 처리 방법은, 제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 병렬화하여 출력하는 단계(S10); 입력받은 데이터를 제 1 종 데이터와 제 2 종 데이터로 분리하는 단계(S20); S20 단계로부터 K 바이트의 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 단계(S30); 제 1 클럭 신호를 생성하는 단계(S40); S20 단계로부터 제 1 종 데이터 또는 변경된 제 1 종 데이터를 입력받고, S30 단계로부터 제 2 종 데이터를 입력받아, 제 1 클럭 신호를 이용하여 직렬화하여 출력하는 단계(S50);를 포함한다.
S20 단계는, 제 1 종 데이터를 그대로 출력하거나, 제 1 종 데이터를 변경하여 출력할 수 있다. 아울러, S20 단계는, 제 1 클럭 신호를 이용하여 제 1 종 데이터 또는 변경된 제 1 종 데이터를 출력하고, 제 2 클럭 신호를 이용하여 제 2 종 데이터를 출력하는 것을 특징으로 한다.
또한, S20 단계는, S10 단계로부터 출력된 병렬화된 제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받는다.
아울러, S30 단계는, 반도체 칩(100)으로 입력된 제 2 클럭 신호를 이용하여 K 바이트의 제 2 종 데이터를 입력받고, 제 1 클럭 신호를 이용하여 K 바이트의 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력하는 것을 특징으로 한다. 또한, S30 단계는, FIFO(First In First Out) 방식의 메모리(30)를 이용하고, 메모리(30)의 제 2 종 데이터를 위한 저장 용량은, M 바이트인 것이 바람직하다.
또한, S50 단계는, 제 1 클럭 신호를 입력받아, 제어 신호에 따라 출력하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명의 반도체 칩(100)의 데이터 처리 방법 및 그 반도체 칩(100)에 따르면, 데이지 체인 구조로 연결된 반도체 칩(100)에 있어서, 클럭의 지터 및 잡음이 후단의 반도체 칩(100)으로 전파되지 않도록 할 수 있음을 알 수 있다. 아울러, 본 발명에 따르면, 시프터 레지스터를 이용하는 데이지 체인 구조로 연결된 반도체 칩(100)에서 발생할 수 있는 전력 소모를 감소시킬 수 있다.
100 : 반도체 칩
10 : 병렬화기
20 : 분리기
30 : 메모리
40 : 클럭 신호 생성기
50 : 직렬화기
60 : 구동부

Claims (16)

  1. 반도체 칩에 있어서,
    입력받은 데이터를 제 1 종 데이터와 제 2 종 데이터로 분리하는 분리기;
    상기 분리기로부터 K 바이트의 상기 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 상기 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 메모리; 및
    제 1 클럭 신호를 생성하는 클럭 신호 생성기;를 포함하되,
    상기 K 및 상기 M 은 0 보다 큰 정수이고, 상기 (K-M)은 0 이상의 정수인 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서,
    상기 메모리는,
    상기 반도체 칩으로 입력된 제 2 클럭 신호를 이용하여 상기 분리기로부터 K 바이트의 상기 제 2 종 데이터를 입력받고, 상기 제 1 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력하는 것을 특징으로 하는 반도체 칩.
  3. 제2항에 있어서,
    상기 반도체 칩은, 상기 반도체 칩의 후단에 위치하는 후단의 반도체 칩과 데이지 체인 구조로 연결되고,
    상기 반도체 칩 및 상기 후단의 반도체 칩은 각각, 아이디 또는 어드레스 정보를 포함하고,
    상기 분리기는,
    상기 제 1 종 데이터를 상기 제 1 클럭 신호를 이용하여 출력하거나, 상기 후단의 반도체 칩의 아이디 또는 어드레스에 매칭되도록 변경된 제 1 종 데이터를 상기 제 1 클럭 신호를 이용하여 출력하고,
    상기 분리기는,
    상기 제 2 클럭 신호를 이용하여 상기 제 2 종 데이터를 출력하는 것을 특징으로 하는 반도체 칩.
  4. 제3항에 있어서,
    상기 분리기로부터 출력된 제 1 종 데이터 또는 상기 분리기로부터 변경되어 출력된 제 1 종 데이터를 입력받고, 상기 메모리로부터 (K-M) 바이트의 제 2 종 데이터를 입력받아, 상기 제 1 클럭 신호를 이용하여 직렬화하여 출력하는 직렬화기;를 더 포함하는 것을 특징으로 하는 반도체 칩.
  5. 제4항에 있어서,
    상기 직렬화기는,
    상기 제 1 클럭 신호를 입력받아, 제어 신호에 따라 출력하는 것을 특징으로 하는 반도체 칩.
  6. 제1항에 있어서,
    상기 반도체 칩은,
    제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받아 병렬화하여 출력하는 병렬화기;를 더 포함하되,
    상기 분리기는,
    상기 병렬화기로부터 출력된 병렬화된 제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받는 것을 특징으로 하는 반도체 칩.
  7. 제1항에 있어서,
    상기 메모리는,
    FIFO(First In First Out) 방식의 메모리인 것을 특징으로 하는 반도체 칩.
  8. 제7항에 있어서,
    상기 메모리의 상기 제 2 종 데이터를 위한 저장 용량은,
    M 바이트인 것을 특징으로 하는 반도체 칩.
  9. 반도체 칩의 데이터 처리 방법에 있어서,
    (a) 입력받은 데이터를 제 1 종 데이터와 제 2 종 데이터로 분리하는 단계;
    (b) 상기 (a) 단계로부터 K 바이트의 상기 제 2 종 데이터를 입력받아, 입력받은 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터는 출력하고, K 바이트의 상기 제 2 종 데이터 중 M 바이트의 데이터는 저장하는 단계; 및
    (c) 제 1 클럭 신호를 생성하는 단계;를 포함하되,
    상기 K 및 상기 M 은 0 보다 큰 정수이고, 상기 (K-M)은 0 이상의 정수인 것을 특징으로 하는 데이터 처리 방법.
  10. 제9항에 있어서,
    상기 (b) 단계는,
    상기 반도체 칩으로 입력된 제 2 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터를 입력받고, 상기 제 1 클럭 신호를 이용하여 K 바이트의 상기 제 2 종 데이터 중 (K-M) 바이트의 데이터를 출력하는 것을 특징으로 하는 데이터 처리 방법.
  11. 제10항에 있어서,
    상기 반도체 칩은, 상기 반도체 칩의 후단에 위치하는 후단의 반도체 칩과 데이지 체인 구조로 연결되고,
    상기 반도체 칩 및 상기 후단의 반도체 칩은 각각, 아이디 또는 어드레스 정보를 포함하고,
    상기 (a) 단계는,
    상기 제 1 종 데이터를 상기 제 1 클럭 신호를 이용하여 출력하거나, 상기 후단의 반도체 칩의 아이디 또는 어드레스에 매칭되도록 변경된 제 1 종 데이터를 상기 제 1 클럭 신호를 이용하여 출력하고,
    상기 (a) 단계는,
    상기 제 2 클럭 신호를 이용하여 상기 제 2 종 데이터를 출력하는 것을 특징으로 하는 데이터 처리 방법.
  12. 제11항에 있어서,
    상기 방법은,
    (d) 상기 (a) 단계로부터 출력된 제 1 종 데이터 또는 변경되어 출력된 제 1 종 데이터를 입력받고, 상기 (b) 단계로부터 (K-M) 바이트의 제 2 종 데이터를 입력받아, 상기 제 1 클럭 신호를 이용하여 직렬화하여 출력하는 단계;를 더 포함하는 것을 특징으로 하는 데이터 처리 방법.
  13. 제12항에 있어서,
    상기 (d) 단계는,
    상기 제 1 클럭 신호를 입력받아, 제어 신호에 따라 출력하는 것을 특징으로 하는 데이터 처리 방법.
  14. 제9항에 있어서,
    상기 방법은, 상기 (a) 단계 이전에,
    제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받아 병렬화하여 출력하는 단계;를 더 포함하되,
    상기 (a) 단계는,
    상기 병렬화하여 출력하는 단계로부터 출력된 병렬화된 제 1 종 데이터, 제 2 종 데이터 및 제 2 클럭 신호를 입력받는 것을 특징으로 하는 데이터 처리 방법.
  15. 제9항에 있어서,
    상기 (b) 단계는,
    FIFO(First In First Out) 방식의 메모리를 이용하는 것을 특징으로 하는 데이터 처리 방법.
  16. 제15항에 있어서,
    상기 메모리의 상기 제 2 종 데이터를 위한 저장 용량은,
    M 바이트인 것을 특징으로 하는 데이터 처리 방법.
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KR20080084389A (ko) * 2007-03-16 2008-09-19 엘지디스플레이 주식회사 액정표시장치
KR20140057499A (ko) * 2011-06-20 2014-05-13 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리에 비트 스캔 회로 및 방법
KR20150031543A (ko) 2013-09-16 2015-03-25 주식회사엘디티 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법

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