KR102018651B1 - Solar cell - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 기판; 상기 기판에 형성되는 불순물 영역; 및 상기 불순물 영역에 연결되며, 서로 이격되는 복수의 컨택부를 가지는 전극을 포함하고, 상기 컨택부는 상기 기판의 표면에 경사진 복수의 경사면을 구비하는 형상을 가진다. A solar cell according to an embodiment of the present invention, a substrate; An impurity region formed in the substrate; And an electrode connected to the impurity region and having a plurality of contact parts spaced apart from each other, wherein the contact part has a shape having a plurality of inclined surfaces inclined on a surface of the substrate.

Figure R1020130036457
Figure R1020130036457

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다. The present invention relates to a solar cell, and more particularly, to a solar cell having an improved structure.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. Recently, with the anticipation of depletion of existing energy sources such as oil and coal, there is increasing interest in alternative energy to replace them. Among them, solar cells are in the spotlight as next generation cells for converting solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다. In such solar cells can be produced by forming various layers and electrodes according to design. However, solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize solar cells, low efficiency must be overcome, and various layers and electrodes are required to be designed to maximize solar cell efficiency.

본 발명은 신뢰성을 향상할 수 있고 효율을 최대화할 수 있는 태양 전지를 제공하고자 한다. The present invention is to provide a solar cell that can improve the reliability and maximize the efficiency.

본 발명의 실시예에 따른 태양 전지는, 기판; 상기 기판에 형성되는 불순물 영역; 및 상기 불순물 영역에 연결되며, 서로 이격되는 복수의 컨택부를 가지는 전극을 포함하고, 상기 컨택부는 상기 기판의 표면에 경사진 복수의 경사면을 구비하는 형상을 가진다. A solar cell according to an embodiment of the present invention, a substrate; An impurity region formed in the substrate; And an electrode connected to the impurity region and having a plurality of contact parts spaced apart from each other, wherein the contact part has a shape having a plurality of inclined surfaces inclined on a surface of the substrate.

본 발명의 다른 실시예에 따른 태양 전지는, 기판; 상기 기판에 형성되는 불순물 영역; 상기 불순물 영역 위에 형성되는 절연막; 및 상기 불순물 영역에 연결되며 서로 이격되는 복수의 컨택부, 그리고 상기 절연막을 관통하여 상기 복수의 컨택부에 각기 연결되는 복수의 연결부를 포함하는 전극을 포함하고, 상기 복수의 연결부 사이의 피치가 100㎛ 내지 500㎛이고,상기 복수의 연결부 각각의 폭이 10㎛ 내지 50㎛이다. Solar cell according to another embodiment of the present invention, the substrate; An impurity region formed in the substrate; An insulating film formed on the impurity region; And an electrode including a plurality of contact parts connected to the impurity region and spaced apart from each other, and a plurality of connection parts penetrating through the insulating layer and connected to the plurality of contact parts, respectively, wherein a pitch between the plurality of connection parts is 100. Μm to 500 μm, and the width of each of the plurality of connecting portions is 10 μm to 50 μm.

본 실시예에서는, 제2 전극이 반도체 기판에 점 컨택되어 금속 분율을 저하하면서도 저항 특성을 향상할 수 있다. 이때, 제2 전극이 제2 전극용 페이스트의 조성, 제2 연결부의 폭 및 피치를 조절하여 제2 전극의 컨택부가 경사면을 구비하도록 하는 것에 의하여, 우수한 저항 특성을 가지도록 할 수 있다. 또한, 이러한 컨택부의 형상에 의하여 후면 전계 영역을 반도체 기판의 내부 깊숙이 형성하여 후면에서의 표면 재결합을 좀더 효과적으로 방지할 수 있다. In the present embodiment, the second electrode is point-contacted to the semiconductor substrate so that the resistance characteristics can be improved while lowering the metal fraction. In this case, the second electrode may have excellent resistance characteristics by adjusting the composition of the second electrode paste, the width and pitch of the second connection part so that the contact portion of the second electrode has an inclined surface. In addition, due to the shape of the contact portion, the rear electric field region may be deeply formed inside the semiconductor substrate to more effectively prevent surface recombination at the rear surface.

도 1은 본 발명의 실시예에 따른 태양 전지의 일부를 도시한 사시도이다.
도 2는 도 1의 II-II 선을 따라 잘라서 본 단면도이다.
도 3은 도 1의 태양 전지의 전면 평면도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 태양 전지에서 후면 전계 영역, 제2 패시베이션 막 및 제2 전극의 제조 공정을 설명하기 위한 단면도들이다.
도 5는 도 1의 태양 전지의 제2 전극의 일부를 도시한 사시도이다.
도 6은 본 발명의 변형예에 따른 태양 전지의 제2 전극의 일부를 도시한 사시도이다.
도 7은 점 컨택을 하는 경우 점 컨택의 피치에 따른 후면 저항 및 금속 분율(metal fraction)을 도시한 그래프이다.
도 8는 라인 컨택을 하는 경우 라인 피치에 따른 후면 저항 및 금속 분율을 도시한 그래프이다.
도 9는 본 발명의 실시예 및 변형예의 태양 전지에서 제2 전극의 단면을 촬영한 사진이다.
도 10은 본 발명의 비교예로서 본 발명의 실시예 및 변형예와 달리 라운드지게 형성된 제2 전극의 단면을 촬영한 사진이다. 1 is a perspective view showing a part of a solar cell according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1.
3 is a front plan view of the solar cell of FIG. 1.
4A through 4D are cross-sectional views illustrating a manufacturing process of a back side electric field region, a second passivation film, and a second electrode in a solar cell according to an exemplary embodiment of the present invention.
5 is a perspective view illustrating a portion of a second electrode of the solar cell of FIG. 1.
6 is a perspective view illustrating a part of a second electrode of a solar cell according to a modification of the present invention.
FIG. 7 is a graph illustrating a back resistance and a metal fraction according to the pitch of point contacts when making point contacts.
FIG. 8 is a graph illustrating a back resistance and a metal fraction according to a line pitch when a line contact is made.
9 is a photograph of a cross section of the second electrode in the solar cell according to the embodiment and the modification of the present invention.
FIG. 10 is a photograph of a cross section of a second electrode roundly formed as a comparative example of the present invention, unlike Examples and Modifications of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, illustrations of parts not related to the description are omitted in order to clearly and briefly describe the present invention, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to clarify the description. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. And when any part of the specification "includes" other parts, unless otherwise stated, other parts are not excluded, and may further include other parts. In addition, when a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "just above" but also the other part located in the middle. When parts such as layers, films, regions, plates, etc. are "just above" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail a solar cell and a method of manufacturing the same according to the present embodiment.

도 1은 본 발명의 실시예에 따른 태양 전지의 일부를 도시한 사시도이고, 도 2는 도 1의 II-II 선을 따라 잘라서 본 단면도이며, 도 3은 도 1의 태양 전지의 전면 평면도이다. 1 is a perspective view illustrating a part of a solar cell according to an exemplary embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1, and FIG. 3 is a front plan view of the solar cell of FIG. 1.

도면을 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(110)과, 반도체 기판(110)에 형성되는 불순물 영역(20, 30)과, 불순물 영역(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 불순물 영역(20, 30)은 에미터 영역(20)과 후면 전계 영역(30)을 포함할 수 있고, 전극(24, 34)은 에미터 영역(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 제1 패시베이션 막(21), 반사 방지막(22), 제2 패시베이션 막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. Referring to the drawings, the solar cell 100 according to the present embodiment includes a substrate (for example, a semiconductor substrate) (hereinafter referred to as a "semiconductor substrate") 110 and an impurity region 20 formed in the semiconductor substrate 110. 30 and electrodes 24 and 34 electrically connected to the impurity regions 20 and 30. The impurity regions 20 and 30 may include an emitter region 20 and a back electric field region 30, and the electrodes 24 and 34 may be first electrodes 24 electrically connected to the emitter region 20. ) And a second electrode 34 electrically connected to the rear field layer 30. In addition, the solar cell 100 may further include a first passivation film 21, an antireflection film 22, a second passivation film 32, and the like. This is explained in more detail.

반도체 기판(110)은, 불순물 영역(20, 30)이 형성되는 영역과 불순물 영역(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 n형 또는 p형일 수 있다. 일례로, 베이스 영역(10)이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 일례로, 베이스 영역(10)이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. The semiconductor substrate 110 includes a region where the impurity regions 20 and 30 are formed and a base region 10 that is a portion where the impurity regions 20 and 30 are not formed. The base region 10 may include, for example, silicon containing a first conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon may be used, and the first conductivity type impurity may be n type or p type. For example, when the base region 10 is n-type, the base region 10 may be formed of single crystal or polycrystalline silicon doped with Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb). For example, when the base region 10 is p-type, the base region 10 may be formed of single crystal or polycrystalline silicon doped with Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In).

반도체 기판(110)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(110)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성될 수 있고, 반도체 기판(110)의 후면에만 텍스쳐링에 의한 요철이 형성될 수도 있고, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않을 수도 있다. The front surface of the semiconductor substrate 110 may be textured to have irregularities in the form of a pyramid or the like. If unevenness is formed on the entire surface of the semiconductor substrate 110 by such texturing and the surface roughness is increased, the reflectance of light incident through the entire surface of the semiconductor substrate 110 may be lowered. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 110 and the emitter region 20 can be increased, thereby minimizing light loss. However, the present invention is not limited thereto. That is, the unevenness due to texturing may be formed on the front and rear surfaces of the semiconductor substrate 110, and the unevenness due to texturing may be formed only on the rear surface of the semiconductor substrate 110, and on the front and rear surfaces of the semiconductor substrate 110. Unevenness due to texturing may not be formed.

텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. As texturing, wet or dry texturing can be used. Wet texturing may be performed by immersing the semiconductor substrate 110 in a texturing solution, which has an advantage of short processing time. Dry texturing is to cut the surface of the semiconductor substrate 110 using a laser or the like, it is possible to uniformly form irregularities, while the process time is long and damage to the semiconductor substrate 110 may occur. In addition, the semiconductor substrate 110 may be textured by reactive ion etching (RIE). As described above, the semiconductor substrate 110 may be textured by various methods.

반도체 기판(110)의 전면 쪽에는 제2 도전형 불순물을 가지는 에미터 영역(20)이 형성될 수 있다. 제2 도전형은 제1 도전형과 반대되는 도전형으로서 p형 또는 n형일 수 있다. 본 실시예에서 에미터 영역(20)이 p형일 경우에는 제2 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 불순물을 사용할 수 있다. 에미터 영역(20)이 n형일 경우에는 제2 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 불순물을 사용할 수 있다. An emitter region 20 having a second conductivity type impurity may be formed on the front side of the semiconductor substrate 110. The second conductivity type may be p type or n type as the conductivity type opposite to the first conductivity type. In the present embodiment, when the emitter region 20 is p-type, impurities such as boron (B), aluminum (Al), gallium (Ga), and indium (In), which are Group 3 elements, may be used as the second conductivity type impurities. have. When the emitter region 20 is n-type, impurities such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb), which are Group 5 elements, may be used as the second conductivity type impurities.

서로 다른 도전형을 가지는 반도체 기판(110)과 에미터 영역(20)에 의하여 pn 접합(junction)이 형성된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 캐리어(전자 또는 정공)가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 또 다른 캐리어(정공 또는 전자)가 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. The pn junction is formed by the semiconductor substrate 110 and the emitter region 20 having different conductivity types. When light is irradiated to the pn junction, a carrier (electron or hole) generated by the photoelectric effect is moved toward the second side (hereinafter referred to as "back side") of the semiconductor substrate 110 and collected by the second electrode 34. Another carrier (hole or electron) moves toward the front surface of the semiconductor substrate 110 and is collected by the first electrode 24.

이때, 본 실시예에서 에미터 영역(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. At this time, in the present embodiment, the emitter region 20 has a high impurity concentration and a relatively high resistance to the first portion 20a and lower impurity concentration than the first portion 20a. The branch may have a second portion 20b. The first portion 20a is formed to be in contact with part or all (ie, at least part) of the first electrode 24.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터 영역(20)은 선택적 에미터 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.  As such, in the present embodiment, a shallow emitter is realized by forming a second portion 20b having a relatively high resistance in a portion corresponding to the first electrode 24 to which light is incident. Thereby, the current density of the solar cell 100 can be improved. In addition, a relatively low resistance first portion 20a may be formed in a portion adjacent to the first electrode 24 to reduce contact resistance with the first electrode 24. That is, the emitter region 20 of the present embodiment may maximize the efficiency of the solar cell 100 by the selective emitter structure.

그러나 본 발명이 이에 한정되는 것은 아니며 에미터 영역(20)이 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가질 수도 있다.However, the present invention is not limited thereto, and the emitter region 20 may have a homogeneous structure having a uniform doping concentration.

에미터 영역(20)은 제2 도전형 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있다. 도핑 방법으로는 열 확산법, 이온 주입법, 레이저 법, 도핑 페이스트 법 등 다양한 방법을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터 영역(20)이 반도체 기판(110)과 별개로 반도체 기판(110) 위에 형성되는 별도의 층으로 구성될 수 있다. 이러한 경우에는 에미터 영역(20)이 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그 외의 다양한 변형이 가능함은 물론이다.  The emitter region 20 may be formed by doping the second conductive dopant to the semiconductor substrate 110. As the doping method, various methods such as a thermal diffusion method, an ion implantation method, a laser method, and a doping paste method can be used. However, the present invention is not limited thereto. Accordingly, the emitter region 20 may be formed of a separate layer formed on the semiconductor substrate 110 separately from the semiconductor substrate 110. In this case, the emitter region 20 may be formed by a thermal growth method, a deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. Various other modifications are of course possible.

반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터 영역(20) 위에 제1 패시베이션 막(21), 반사 방지막(22) 및 제1 전극(24)이 형성된다. The first passivation film 21, the antireflection film 22, and the first electrode 24 are formed on the semiconductor substrate 110 and more precisely on the emitter region 20 formed in the semiconductor substrate 110.

에미터 영역(20) 위에는 제1 패시베이션 막(21) 및/또는 반사 방지막(22)이 형성될 수 있다. 본 실시예에서는 에미터 영역(20) 위에 제1 패시베이션 막(21)이 형성되고, 제1 패시베이션 막(21) 위에 반사 방지막(22)이 형성된 것을 예시하였다. 본 실시예에서 제1 패시베이션 막(21)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 후면 전계층(30) 위의 전면 전체에 형성될 수 있다. 그리고 반사 방지막(22)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 제1 패시베이션 막(21) 위의 전면 전체에 형성될 수 있다. The first passivation film 21 and / or the anti-reflection film 22 may be formed on the emitter region 20. In the present embodiment, the first passivation film 21 is formed on the emitter region 20, and the anti-reflection film 22 is formed on the first passivation film 21. In the present exemplary embodiment, the first passivation layer 21 may be formed on the entire front surface of the rear field layer 30 except for a portion corresponding to the first electrode 24. The anti-reflection film 22 may be formed substantially over the entire surface of the first passivation film 21 except for a portion corresponding to the first electrode 24.

제1 패시베이션 막(21)은 에미터 영역(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 그리고 반사 방지막(22)은 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(110)과 에미터 영역(20)에 의하여 형성된 pn 정션까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션 막(21) 및 반사 방지막(22)에 의하여 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The first passivation film 21 may increase the open voltage of the solar cell 100 by immobilizing defects in the emitter region 20 to remove recombination sites of minority carriers. In addition, the anti-reflection film 22 may increase the amount of light reaching the pn junction formed by the semiconductor substrate 110 and the emitter region 20 by lowering the reflectance of light incident through the front surface of the semiconductor substrate 110. . Accordingly, the short circuit current Isc of the solar cell 100 may be increased. As described above, the opening voltage and the short circuit current of the solar cell 100 may be increased by the first passivation film 21 and the anti-reflection film 22 to improve the efficiency of the solar cell 100.

제1 패시베이션 막(21)은 에미터 영역(20)을 효과적으로 패시베이션할 수 있는 물질로 구성될 수 있다. 일례로, 제1 패시베이션 막(21)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 에미터 영역(20)이 n형일 경우에는 제1 패시베이션 막(21)이 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고, 에미터 영역(20)이 p형일 경우에는 제1 패시베이션 막(21)이 음전하를 가지는 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있다. The first passivation film 21 may be made of a material that can effectively passivate the emitter region 20. In one example, the first passivation film 21 is any one selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, zirconium oxide, hafnium oxide, MgF2, ZnS, TiO2 and CeO2 It may have a single film or a multi-layer film structure in which two or more films are combined. In this case, when the emitter region 20 is n-type, the first passivation film 21 may include silicon oxide, silicon nitride, or the like having a positive charge, and when the emitter region 20 is p-type, the first passivation may be performed. The film 21 may include aluminum oxide, zirconium oxide, hafnium oxide, or the like having a negative charge.

그리고 반사 방지막(22)은 표면에서의 반사를 방지할 수 있는 다양한 물질로 구성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다. In addition, the anti-reflection film 22 may be made of various materials capable of preventing reflection from the surface. In one example, the anti-reflection film 22 is a single film or two including any one selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, MgF 2, ZnS, TiO 2 and CeO 2 The above films may have a combined multilayer film structure. However, the present invention is not limited thereto, and the anti-reflection film 22 may include various materials.

제1 패시베이션 막(21) 및 반사 방지막(22)은 다양한 성막 방법에 의하여 형성될 수 있다. The first passivation film 21 and the anti-reflection film 22 may be formed by various film formation methods.

제1 전극(24)은 제1 패시베이션 막(21) 및 반사 방지막(22)에 형성된 개구부를 통하여(즉, 제1 패시베이션 막(21) 및 반사 방지막(22)을 관통하여) 에미터 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(24)의 평면 형상을 도 3를 참조하여 좀더 상세하게 설명한다. The emitter region 20 is formed through the openings formed in the first passivation film 21 and the antireflection film 22 (that is, through the first passivation film 21 and the antireflection film 22). Is electrically connected). The first electrode 24 may be formed to have various shapes by various materials. The planar shape of the first electrode 24 will be described in more detail with reference to FIG. 3.

도 3을 참조하면, 제1 전극(24)은 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a)을 각기 포함할 수 있다. 이와 함께 및 제2 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스바 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 3에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. 상술한 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 3, the first electrode 24 may include a plurality of finger electrodes 24a having a first pitch P1 and arranged in parallel with each other. In addition, the second electrode 24 may include a bus bar electrode 24b formed in a direction crossing the finger electrodes 24a to connect the finger electrodes 24a. Only one bus electrode 24b may be provided, or as illustrated in FIG. 3, a plurality of bus electrodes 24b may be provided while having a second pitch P2 larger than the first pitch P1. In this case, the width W2 of the busbar electrode 24b may be greater than the width W1 of the finger electrode 24a, but the present invention is not limited thereto and may have the same or smaller width. The shape of the first electrode 24 described above is merely presented as an example, and the present invention is not limited thereto.

단면 상으로 볼 때, 핑거 전극(24a) 및 버스바 전극(24b)이 모두 제1 패시베이션 막(21) 및 반사 방지막(22)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a)이 제1 패시베이션 막(21) 및 반사 방지막(22)을 관통하고 버스바 전극(24b)은 제1 패시베이션 막(21) 및/또는 반사 방지막(22) 위에서 형성될 수 있다. 그 외의 다양한 변형이 가능하다. When viewed in cross section, both the finger electrode 24a and the busbar electrode 24b may be formed through the first passivation film 21 and the anti-reflection film 22. Alternatively, the finger electrode 24a may pass through the first passivation film 21 and the antireflection film 22 and the busbar electrode 24b may be formed on the first passivation film 21 and / or the antireflection film 22. have. Many other variations are possible.

이러한 제1 전극(24)은 제1 패시베이션 막(21) 및 반사 방지막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 전극 물질을 형성하여 형성될 수 있다. 또는, 제1 전극(24)용 페이스트를 반사 방지막(22) 및 제2 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 전극(24)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다. The first electrode 24 may be formed by forming openings in the first passivation film 21 and the anti-reflection film 22 and forming electrode materials in various ways such as a plating method and a deposition method in the openings. Alternatively, the paste for the first electrode 24 is applied to the anti-reflection film 22 and the second passivation film 32 by screen printing or the like, and then fire through or laser firing contact or the like. It is also possible to form the first electrode 24 of the shape described above. In this case, it is not necessary to add the process of forming an opening part separately.

반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계 영역(30)이 형성된다. 본 실시예에서 후면 전계 영역(30)은 국부적 구조(local structure)를 가질 수 있다. 즉, 복수 개의 후면 전계 영역(30)은 제2 전극(34)에 인접한 부분에서 국부적으로 형성되어 서로 이격될 수 있다. 이에 대해서는 추후에 제2 전극(34)과 함께 좀더 상세하게 설명한다.The back surface field region 30 including the first conductivity type impurities is formed on the back side of the semiconductor substrate 110 at a higher doping concentration than the semiconductor substrate 110. In the present embodiment, the back surface field region 30 may have a local structure. That is, the plurality of rear field regions 30 may be locally formed at portions adjacent to the second electrode 34 to be spaced apart from each other. This will be described in more detail later together with the second electrode 34.

반도체 기판(110)의 후면에는 제2 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다. 본 실시예에서 반도체 기판(110)의 후면은 경면 연마(mirror polishing)되어 반도체 기판(110)의 후면에서 반사가 효과적으로 이루어질 수 있도록 한다. 그러나 본 발명이 이에 한정되는 것은 아니다. The second passivation film 32 and the second electrode 34 may be formed on the rear surface of the semiconductor substrate 110. In the present embodiment, the rear surface of the semiconductor substrate 110 is mirror polished so that reflection can be effectively performed on the rear surface of the semiconductor substrate 110. However, the present invention is not limited thereto.

제2 패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 제2 패시베이션 막(32)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.The second passivation film 32 may be formed on substantially the entire rear surface of the semiconductor substrate 110 except for the portion where the second electrode 34 is formed. The second passivation film 32 may remove defects on the back surface of the semiconductor substrate 110 to remove recombination sites of minority carriers. As a result, the open voltage of the solar cell 100 may be increased.

이러한 제2 패시베이션 막(32)은 절연 물질로 이루어진 절연막일 수 있다. 일례로, 제2 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다. The second passivation film 32 may be an insulating film made of an insulating material. For example, the second passivation film 32 may be a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, any single film selected from the group consisting of MgF 2, ZnS, TiO 2, and CeO 2 or a combination of two or more films. It can have a multi-layered film structure. However, the present invention is not limited thereto, and the second passivation film 32 may include various materials.

제2 전극(34)은 제2 패시베이션 막(32)에 형성된 개구부를 통하여(즉, 제2 패시베이션 막(32)을 관통하여) 후면 전계 영역(30)에 전기적으로 연결된다. 이때, 제2 전극(34)은, 서로 이격되는 복수의 컨택부(34a)와, 제2 패시베이션 막(32)을 관통하여 복수의 컨택부(34a)에 각기 연결되는 복수의 연결부(34b)를 포함한다. 그리고 제2 전극(34)은 복수의 연결부(34b)에 연결되며 제2 패시베이션 막(32) 위에서 전체적으로 형성되는 전극부(34c)를 포함할 수 있다. The second electrode 34 is electrically connected to the backside electric field region 30 through an opening formed in the second passivation film 32 (ie, through the second passivation film 32). In this case, the second electrode 34 includes a plurality of contact parts 34a spaced apart from each other, and a plurality of connection parts 34b respectively connected to the plurality of contact parts 34a through the second passivation film 32. Include. The second electrode 34 may include an electrode part 34c connected to the plurality of connection parts 34b and formed entirely on the second passivation film 32.

본 실시예에서의 후면 전계 영역(30), 제2 패시베이션 막(32) 및 제2 전극(34)과 후면 전계 영역(30)의 구조를 좀더 상세하게 설명한다. 이하에서는 도 4a 내지 도 4d를 참조하여 후면 전계 영역(30), 제2 패시베이션 막(32) 및 제2 전극(34)의 제조 공정을 먼저 설명한 다음 도 5를 함께 참조하여 이들의 구조를 설명한다. 도 4a 내지 도 4d는 본 발명의 실시예에 따른 태양 전지에서 후면 전계 영역, 제2 패시베이션 막 및 제2 전극의 제조 공정을 설명하기 위한 단면도들이다. 도 5는 도 1의 태양 전지의 제2 전극의 일부를 도시한 사시도이다. The structure of the back surface field region 30, the second passivation film 32, the second electrode 34 and the back surface field region 30 in this embodiment will be described in more detail. Hereinafter, a manufacturing process of the back surface field region 30, the second passivation film 32, and the second electrode 34 will be described with reference to FIGS. 4A to 4D, and the structures thereof will be described with reference to FIG. 5. . 4A through 4D are cross-sectional views illustrating a manufacturing process of a back side electric field region, a second passivation film, and a second electrode in a solar cell according to an exemplary embodiment of the present invention. 5 is a perspective view illustrating a portion of a second electrode of the solar cell of FIG. 1.

먼저, 도 4a에 도시한 바와 같이 제2 패시베이션 막(32)을 반도체 기판(110)의 후면에 전체적으로 형성한 다음, 도 4b에 도시한 바와 같이 제2 패시베이션 막(32)에 개구부(32a)를 형성한다. 이때, 개구부(32a)는 서로 이격되도록 복수 개 형성되어 제2 전극(34)이 점 컨택(point contact)에 의하여 반도체 기판(110)에 연결되는 형상을 가지도록 한다. 일례로, 개구부(32a)는 레이저 어블레이션 또는 에칭 페이스트에 의하여 형성될 수 있다. 그러나 본 발명이 개구부(32a)의 형성 방법에 한정되는 것은 아니며, 다양한 방법에 의하여 개구부(32a)가 형성될 수 있다. 이러한 개구부(32a)는 제2 패시베이션 막(32)을 관통하는 다양한 형상을 가질 수 있는데, 일례로 원기둥 형상을 가질 수 있다. First, as shown in FIG. 4A, the second passivation film 32 is entirely formed on the rear surface of the semiconductor substrate 110. Then, as shown in FIG. 4B, the opening 32a is formed in the second passivation film 32. Form. In this case, a plurality of openings 32a are formed to be spaced apart from each other so that the second electrode 34 is connected to the semiconductor substrate 110 by point contact. In one example, the opening 32a may be formed by laser ablation or etching paste. However, the present invention is not limited to the method of forming the opening 32a, and the opening 32a may be formed by various methods. The opening 32a may have various shapes penetrating through the second passivation film 32. For example, the opening 32a may have a cylindrical shape.

이어서, 도 4c에 도시한 바와 같이, 제2 패시베이션 막(32)의 개구부(32a)를 채우면서 반도체 기판(110)의 후면에 제2 전극용 페이스트(340)를 도포한다. 제2 전극용 페이스트(340)는 다양한 방방법에 의하여 도포될 수 있으며, 일례로, 인쇄에 의하여 형성될 수 있다. 이때, 제2 전극용 페이스트(340)는 개구부(32a)를 채우면서 제2 패시베이션 막(32) 위에 전체적으로 형성될 수 있다. Next, as shown in FIG. 4C, the second electrode paste 340 is coated on the rear surface of the semiconductor substrate 110 while filling the opening 32a of the second passivation film 32. The second electrode paste 340 may be applied by various methods. For example, the second electrode paste 340 may be formed by printing. In this case, the second electrode paste 340 may be entirely formed on the second passivation film 32 while filling the opening 32a.

이때, 개구부(32a)가 미리 형성된 상태이므로 제2 전극용 페이스트(340)는 파이어 스루(fire through)를 유도하지 않아도 되는 물질로 구성될 수 있다. 즉, 종래에는 파이어 스루를 위하여 글라스 프릿(glass frit)의 함량이 높은 페이스트를 사용하였는데, 본 실시예에서는 이러한 부담이 없다. 따라서 글라스 프릿의 함량을 최대한 줄일 수 있어, 제2 전극용 페이스트(340)의 전극 물질의 함량을 종래보다 증가시킬 수 있다. 이에 의하여 제조된 제2 전극(34)의 저항 특성을 향상할 수 있다. In this case, since the opening 32a is formed in advance, the second electrode paste 340 may be formed of a material that does not need to induce fire through. That is, conventionally, a paste having a high content of glass frit was used for fire through, but this embodiment does not have such a burden. Therefore, the content of the glass frit can be reduced as much as possible, so that the content of the electrode material of the second electrode paste 340 can be increased. As a result, the resistance characteristics of the manufactured second electrode 34 may be improved.

일례로, 제2 전극용 페이스트(340)는 금속 물질과 반도체 물질을 포함하고, 글라스 프릿, 용매 등을 더 포함할 수 있다. For example, the second electrode paste 340 may include a metal material and a semiconductor material, and may further include a glass frit, a solvent, and the like.

금속 물질은 제2 전극(34)을 구성하면서 제2 전극(34)의 주변으로 확산되어 후면 전계 영역(30)을 형성하는 제1 도전형 불순물로 작용할 수 있는 물질(일례로, 알루미늄)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 금속 물질로 다양한 물질을 포함할 수 있다. The metal material may include a material (for example, aluminum) that may act as a first conductivity type impurity that forms the second electrode 34 and diffuses around the second electrode 34 to form the back field region 30. can do. However, the present invention is not limited thereto and may include various materials as metal materials.

여기서, 반도체 물질은 열처리에 의하여 제2 전극용 페이스트(340)를 소성할 때 반도체 기판(110)과 제2 전극용 페이스트(340)의 상호 반응에 의하여 형성되는 컨택부(34a)를 안정적으로 형성할 수 있도록 하기 위하여 포함되는 것이다. 즉, 이후 단계에서 제2 전극용 페이스트(340)에 열처리를 수행하면 반도체 기판(110) 내의 반도체 물질은 제2 전극용 페이스트(340) 쪽으로 확산되고 제2 전극용 페이스트(340)의 물질은 반도체 기판(110) 쪽으로 확산된다. 이때, 제2 전극용 페이스트(340)가 반도체 물질을 포함하지 않으면 반도체 기판(110)과 제2 전극용 페이스트(340)의 농도 차이에 의하여 반도체 기판(110)의 반도체 물질이 빠른 속도로 확산하게 되어 반도체 기판(110)에 보이드(void)가 형성될 수 있다. 이에 따라 제2 전극용 페이스트(340)가 반도체 물질을 포함하여 반도체 기판(110)과 제2 전극용 페이스트(340) 사이의 농도 차이를 줄이는 것에 의하여 보이드 형성을 방지할 수 있다. Here, the semiconductor material stably forms the contact portion 34a formed by the mutual reaction of the semiconductor substrate 110 and the second electrode paste 340 when the second electrode paste 340 is fired by heat treatment. It is included to make it possible. That is, when the second electrode paste 340 is heat-treated in a later step, the semiconductor material in the semiconductor substrate 110 is diffused toward the second electrode paste 340 and the material of the second electrode paste 340 is semiconductor. Diffusion is towards the substrate 110. In this case, when the second electrode paste 340 does not include a semiconductor material, the semiconductor material of the semiconductor substrate 110 may diffuse rapidly due to a difference in concentration between the semiconductor substrate 110 and the second electrode paste 340. Thus, voids may be formed in the semiconductor substrate 110. Accordingly, void formation may be prevented by reducing the concentration difference between the semiconductor substrate 110 and the second electrode paste 340 including the semiconductor material.

이때, 금속 물질은 제2 전극(34)의 주요 물질로서 반도체 물질보다 많은 양으로 첨가된다. 일례로, 제2 전극용 페이스트(340)에서 금속 물질 : 반도체 물질의 중량비가 97 : 3 내지 82 : 12일 수 있다. 상기 반도체 물질의 중량비가 3 미만이면, 반도체 기판(110) 내의 반도체 물질이 지나치게 빠른 속도로 제2 전극용 페이스트(340) 쪽으로 확산하여 반도체 기판(110) 내에 보이드가 형성될 수 있다. 상기 반도체 물질의 중량비가 12를 초과하면, 금속 물질의 함량이 상대적으로 작아진다. 제2 전극용 페이스트(340) 내의 금속 물질은 반도체 기판(110)의 내부로 확산되어 후면 전계 영역(30)을 구성하게 되므로 금속 물질의 함량이 상대적으로 작아지면 후면 전계 영역(30)이 충분하게 형성되기 어려울 수 있다. In this case, the metal material is added in a larger amount than the semiconductor material as the main material of the second electrode 34. For example, the weight ratio of the metal material to the semiconductor material in the second electrode paste 340 may be 97: 3 to 82:12. When the weight ratio of the semiconductor material is less than 3, voids may be formed in the semiconductor substrate 110 by diffusing the semiconductor material in the semiconductor substrate 110 toward the second electrode paste 340 at an excessively high speed. When the weight ratio of the semiconductor material exceeds 12, the content of the metal material becomes relatively small. Since the metal material in the second electrode paste 340 diffuses into the semiconductor substrate 110 to form the rear electric field region 30, when the content of the metal material is relatively small, the rear electric field region 30 is sufficiently formed. It can be difficult to form.

글라스 프릿, 용매 등으로는 알려진 다양한 물질을 사용할 수 있으며 본 발명이 이에 한정되는 것은 아니다. Various known materials may be used as the glass frit, the solvent, and the like, but the present invention is not limited thereto.

이어서, 도 4d에 도시한 바와 같이, 제2 전극용 페이스트를 소성하기 위한 열처리를 수행하여 제2 전극(34) 및 후면 전계 영역(30)을 형성한다. Subsequently, as illustrated in FIG. 4D, a heat treatment for firing the second electrode paste is performed to form the second electrode 34 and the rear electric field region 30.

즉, 제2 전극용 페이스트(340) 내의 전극 물질이 반도체 기판(110)의 내부로 확산되고, 반도체 기판(110)의 반도체 물질은 제2 전극용 페이스트(340) 쪽으로 확산하면서, 높은 온도에 의하여 서로 용융되면서 컨택부(34a)를 형성한다. 그리고 개구부(32a) 내의 제2 전극용 페이스트(340)는 소성에 의하여 연결부(34b)를 형성하고, 제2 패시베이션 막(32) 위의 제2 전극용 페이스트(340)는 소성에 의하여 전극부(34c)를 형성하게 된다. 이때, 반도체 기판(110)의 반도체 물질이 빠른 속도로 제2 전극용 페이스트(340) 쪽으로 확산하면서 컨택부(34a)를 형성하므로, 컨택부(34a)의 반도체 물질(일례로, 실리콘 농도)의 함량이 연결부(34b)의 반도체 물질의 함량보다 크질 수 있다. That is, while the electrode material in the second electrode paste 340 diffuses into the semiconductor substrate 110 and the semiconductor material of the semiconductor substrate 110 diffuses toward the second electrode paste 340, the electrode material is spread by the high temperature. Melting with each other to form a contact portion (34a). The second electrode paste 340 in the opening 32a forms the connecting portion 34b by firing, and the second electrode paste 340 on the second passivation film 32 is formed by firing the electrode portion ( 34c). At this time, since the semiconductor material of the semiconductor substrate 110 diffuses toward the second electrode paste 340 at a high speed to form the contact portion 34a, the semiconductor material (for example, silicon concentration) of the contact portion 34a is formed. The content may be greater than the content of the semiconductor material of the connection portion 34b.

그리고 컨택부(34a)의 주변에는 전극 물질(일례로, 알루미늄)이 확산되어 후면 전계 영역(30)을 형성한다. 이에 따라 후면 전계 영역(30)이 컨택부(34a)의 주변에서 국부적인 구조를 가지면서 형성될 수 있다. 이와 같이 후면 전계 영역(30)이 국부적으로 형성되면 반도체 기판(110)의 손상 정도가 작아져서 표면 재결합을 효과적으로 방지할 수 있다. In addition, an electrode material (eg, aluminum) is diffused around the contact portion 34a to form the rear electric field region 30. Accordingly, the rear electric field region 30 may be formed while having a local structure around the contact portion 34a. As such, when the rear electric field region 30 is locally formed, the degree of damage of the semiconductor substrate 110 may be reduced, thereby effectively preventing surface recombination.

후면 전계 영역(30)의 두께는 제2 전극(34)의 열처리 온도, 제2 전극(34)의 조성 등에 따라 달라질 수 있다. 즉, 제2 전극(34)의 열처리 온도가 높아지면 후면 전계 영역(30)의 두께가 커질 수 있고, 열처리 온도가 낮아지면 두께가 작아질 수 있다. 그리고 제2 전극용 페이스트(340) 내의 반도체 물질 함량이 작아지면 후면 전계 영역(30)의 두께가 커질 수 있고, 반도체 물질 함량이 커지면 후면 전계 영역(30)의 두께가 작아질 수 있다. 일례로, 후면 전계 영역(30)의 두께가 1㎛ 내지 5㎛일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(30)이 다양한 두께를 가질 수 있다. The thickness of the rear electric field region 30 may vary depending on the heat treatment temperature of the second electrode 34, the composition of the second electrode 34, and the like. That is, when the heat treatment temperature of the second electrode 34 increases, the thickness of the rear electric field region 30 may increase, and when the heat treatment temperature decreases, the thickness may decrease. In addition, when the content of the semiconductor material in the second electrode paste 340 is reduced, the thickness of the rear electric field region 30 may be increased, and when the content of the semiconductor material is increased, the thickness of the rear electric field region 30 may be decreased. For example, the thickness of the rear electric field region 30 may be 1 μm to 5 μm. However, the present invention is not limited thereto, and the rear electric field region 30 may have various thicknesses.

제2 전극(34)의 연결부(34b)는 개구부(32a)의 형상에 대응하는 형상을 가지게 되며, 전극부(34c)는 제2 패시베이션 막(32) 위에서 전체적으로 형성된다. 이하에서는 컨택부(34a)에 대하여 상세하게 살펴본다. The connecting portion 34b of the second electrode 34 has a shape corresponding to the shape of the opening 32a, and the electrode portion 34c is formed entirely on the second passivation film 32. Hereinafter, the contact unit 34a will be described in detail.

좀더 구체적으로 살펴보면, 컨택부(34a)는 개구부(32a) 내의 제2 전극용 페이스트(340) 내의 전극 물질과 반도체 기판(110) 내의 반도체 기판(110)의 반응에 의하여 형성되는 것이다. 일례로, 컨택부(34a)는 전극 물질(일례로, 알루미늄)과 반도체 물질(일례로, 실리콘)의 합금(알루미늄-실리콘 합금)으로 이루어질 수 있다. 이러한 컨택부(34a)는 개구부(32a)(또는 연결부(34b))가 형성된 부분에 대응하여 복수 개가 서로 이격되면서 구비되어 반도체 기판(110) 또는 후면 전계 영역(30)과 점 컨택할 수 있다. In more detail, the contact portion 34a is formed by the reaction of the electrode material in the second electrode paste 340 in the opening 32a and the semiconductor substrate 110 in the semiconductor substrate 110. In one example, the contact portion 34a may be made of an alloy (aluminum-silicon alloy) of an electrode material (eg, aluminum) and a semiconductor material (eg, silicon). The contact portion 34a may be provided while being spaced apart from each other to correspond to a portion where the opening 32a (or the connection portion 34b) is formed, and may be in point contact with the semiconductor substrate 110 or the rear electric field region 30.

이와 같이 컨택부(34a)가 반도체 기판(110) 또는 후면 전계 영역(30)과 점 컨택하면 태양 전지(100)의 효율을 향상할 수 있다. 이를 도 7 및 도 8을 참조하여 좀더 상세하게 설명할 수 있다. 도 7은 점 컨택을 하는 경우 점 컨택의 피치에 따른 후면 저항 및 금속 분율(metal fraction)을 도시한 그래프이고, 도 8는 라인 컨택을 하는 경우 라인 피치에 따른 후면 저항 및 금속 분율을 도시한 그래프이다. As such, when the contact portion 34a is in point contact with the semiconductor substrate 110 or the rear electric field region 30, the efficiency of the solar cell 100 may be improved. This may be described in more detail with reference to FIGS. 7 and 8. FIG. 7 is a graph showing the rear resistance and the metal fraction according to the pitch of the point contact when the point contact is made, and FIG. 8 is the graph showing the rear resistance and the metal fraction according to the line pitch when the line contact is made. to be.

도 7 및 도 8을 참조하면, 라인 컨택에 의할 경우보다 점 컨택에 의할 경우에 금속 분율이 매우 낮은 수준을 가지는 것을 알 수 있다. 또한, 점 컨택에 의할 경우 작은 피치에서는 저항도 낮은 값을 가짐을 알 수 있다. 이에 따라 점 컨택을 작은 피치로 형성하면 금속 분율을 낮추면서도 후면 저항을 낮출 수 있어 태양 전지(100)의 효율을 향상할 수 있음을 알 수 있다. Referring to FIGS. 7 and 8, it can be seen that the metal fraction has a very low level in case of point contact than in the case of line contact. In addition, it can be seen that the resistance also has a low value at a small pitch in case of point contact. Accordingly, it can be seen that when the point contact is formed at a small pitch, the back resistance can be lowered while lowering the metal fraction, thereby improving the efficiency of the solar cell 100.

일례로, 본 실시예에서는 복수의 컨택부(34a)(또는 복수의 연결부(34b), 이하 동일)의 피치를 100㎛ 내지 500㎛으로 할 수 있다. 그러면 도 7에 도시한 바와 같이 금속 분율을 낮추면서도 후면 저항 또한 크게 낮출 수 있다. 즉, 복수의 컨택부(34a)의 피치를 100㎛ 미만으로 하면 금속 분율이 커질 수 있다. 이때, 복수의 컨택부(34a)의 피치가 100㎛ 미만이면 컨택부(34a)가 라운드진 형상을 가지게 된다. 그리고 복수의 컨택부(34a)의 피치가 500㎛를 초과하면, 후면 저항이 크게 증가할 수 있다. For example, in the present embodiment, the pitch of the plurality of contact portions 34a (or the plurality of connecting portions 34b, hereinafter the same) can be set to 100 µm to 500 µm. Then, as shown in FIG. 7, the rear resistance may be significantly lowered while lowering the metal fraction. That is, when the pitch of the plurality of contact portions 34a is less than 100 μm, the metal fraction may increase. At this time, when the pitches of the plurality of contact portions 34a are less than 100 μm, the contact portions 34a have a rounded shape. When the pitch of the plurality of contact portions 34a exceeds 500 μm, the rear surface resistance may increase significantly.

그리고 복수의 연결부(34b) 각각의 폭이 10㎛ 내지 50㎛일 수 있고, 연결부(34b)에 인접한 컨택부(34a)의 단부(즉, 제1 단부(342))의 폭 또한 10㎛ 내지 50㎛일 수 있다. 여기서, 폭이라 함은 가장 큰 폭을 의미할 수 있으며, 일례로, 직경을 의미할 수 있다. 상기 폭이 10㎛ 미만이면 공정 상 구현이 어려울 수 있고 저항 측면에서 불리할 수 있다. 이때, 컨택부(34a)의 폭을 피치에 비하여 크게 작게 하면 컨택부(34a)가 라운드진 형상을 가지면서 형성될 수 있다. 그리고 상기 폭이 50㎛를 초과하면 개구부(32a)를 형성하는 데 어려움이 있을 수 있다. 특히 에칭 페이스트를 이용하여 개구부(32a)를 형성하는 경우에는 상기 직경 또는 폭이 작은 것이 공정 상 유리하다. The width of each of the plurality of connecting portions 34b may be 10 μm to 50 μm, and the width of the end portion (ie, the first end 342) of the contact portion 34a adjacent to the connecting portion 34b may also be 10 μm to 50 μm. May be μm. Here, the width may mean the largest width, for example, it may mean the diameter. If the width is less than 10㎛ it may be difficult to implement in the process and may be disadvantageous in terms of resistance. In this case, when the width of the contact portion 34a is made smaller than the pitch, the contact portion 34a may have a rounded shape. And if the width exceeds 50㎛ it may be difficult to form the opening (32a). In particular, when the opening 32a is formed using an etching paste, it is advantageous in terms of the process that the diameter or width is small.

상술한 바와 같이 컨택부(34a) 또는 연결부(34b)의 폭, 피치 등을 조절하면서 파이어 스루 없이 제2 전극(34)을 형성하게 되면 컨택부(34a)가 컨택부(34a)가 경사면(340a)을 가지면서 형성될 수 있다. 좀더 상세하게는, 컨택부(34a)가 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)과 경사진 복수의 경사면(340a)을 구비할 수 있다. 이러한 복수의 경사면(340a)은 반도체 기판(110)의 내의 반도체 물질이 제2 전극용 페이스트(340) 쪽으로 적절한 속도로 이동하였기 때문에 형성되는 것이다. 반도체 기판(110) 내의 반도체 물질이 지나치게 빠른 속도로 이동하면 반도체 기판(110)에 보이드가 형성될 수 있고, 반도체 물질이 지나치게 느린 속도로 이동하면 컨택부(34a)가 경사면(340a)을 구비하지 않고 라운드지게 형성된다. As described above, when the second electrode 34 is formed without the fire through adjusting the width, pitch, and the like of the contact portion 34a or the connection portion 34b, the contact portion 34a makes the contact portion 34a the inclined surface 340a. It can be formed having a). More specifically, the contact portion 34a may include a plurality of inclined surfaces 340a that are inclined with the surface of the semiconductor substrate 110 (more precisely, the rear surface of the semiconductor substrate 110). The plurality of inclined surfaces 340a are formed because the semiconductor material in the semiconductor substrate 110 moves toward the second electrode paste 340 at an appropriate speed. If the semiconductor material in the semiconductor substrate 110 moves at an excessively high speed, voids may form in the semiconductor substrate 110. If the semiconductor material moves at an extremely slow speed, the contact portion 34a may not include the inclined surface 340a. Without being rounded.

이러한 경사면(340a)은 반도체 기판(110)의 (111) 면을 따라 형성될 수 있다. 이에 따라 경사면(340a)은 반도체 기판(110)의 후면과 50도 내지 60도의 각도를 가질 수 있다. 이는 (111) 면의 각도와, 반도체 기판(110)의 소잉(sawing) 단계에서의 기울어진 소잉(tilted sawing) 등을 모두 고려한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 경사면(340a)과 반도체 기판(110)의 후면과의 각도는 이와 달라질 수 있다. The inclined surface 340a may be formed along the (111) surface of the semiconductor substrate 110. Accordingly, the inclined surface 340a may have an angle of 50 degrees to 60 degrees with the rear surface of the semiconductor substrate 110. This takes into account both the angle of the (111) plane and the tilted sawing during the sawing step of the semiconductor substrate 110. However, the present invention is not limited thereto, and the angle between the inclined surface 340a and the rear surface of the semiconductor substrate 110 may vary.

컨택부(34a)는 반도체 기판(110)의 (111) 면을 따라 형성된 4 개의 경사면(340a)을 구비할 수 있다. 이에 의하면 컨택부(34a)가 피라미드 형상을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 도 6에 도시한 바와 같이 경사면(340a)이 (111) 면을 따라 형성된 4개의 경사면(340a)과 경사면(340a)을 연결하는 상부면(340b)을 가지는 사각뿔대 형상을 가질 수 있다. The contact portion 34a may include four inclined surfaces 340a formed along the (111) surface of the semiconductor substrate 110. Accordingly, the contact portion 34a may have a pyramid shape. However, the present invention is not limited thereto. Therefore, as shown in FIG. 6, the inclined surface 340a may have a quadrangular pyramid shape having four inclined surfaces 340a formed along the (111) plane and an upper surface 340b connecting the inclined surfaces 340a.

컨택부(34a)에서 반도체 기판(110)의 후면 쪽 단부인 제1 단부(342)의 폭이 반도체 기판(110)의 내부에 위치하는 단부인 제2 단부(344)의 폭보다 클 수 있다. 이는 경사면(340a)이 (111) 면을 따라 형성되었기 때문이다. 제1 단부(342)의 폭은 연결부(34b)와 동일 또는 유사한 폭을 가지게 된다. In the contact portion 34a, the width of the first end 342, which is the rear end of the semiconductor substrate 110, may be greater than the width of the second end 344, which is an end positioned inside the semiconductor substrate 110. This is because the inclined surface 340a is formed along the (111) plane. The width of the first end 342 will have the same or similar width as the connecting portion 34b.

즉, 컨택부(34a)가 본 실시예와 같이 경사면(340a)을 가지면서 형성되면, 컨택부(34a)가 글라스 프릿을 작은 함량으로 포함하는 제2 전극용 페이스트(340)를 이용하여 소정의 폭, 피치로 형성되었음을 알 수 있다. 즉, 컨택부(34a)가 본 실시예와 같이 경사면(340a)을 가지면서 형성되면, 제2 전극(34)이 우수한 저항 특성에 적합한 낮은 글라스 프릿 함량, 폭 및 피치를 가지면서 형성되었음을 알 수 있다. 이와 같은 형상의 컨택부(34a)를 가지도록 형성된 제2 전극(34)의 사진을 도 9에 나타내었다. 도 9을 참조하면 컨택부(34a)가 사각뿔 또는 사각뿔대 형상을 가진 상태로 형성되었음을 알 수 있다. That is, when the contact portion 34a is formed with the inclined surface 340a as in the present embodiment, the contact portion 34a is formed by using the second electrode paste 340 containing a small amount of glass frit. It can be seen that the width and pitch formed. That is, when the contact portion 34a is formed with the inclined surface 340a as in this embodiment, it can be seen that the second electrode 34 is formed with a low glass frit content, width and pitch suitable for excellent resistance characteristics. have. A photo of the second electrode 34 formed to have the contact portion 34a having such a shape is shown in FIG. 9. Referring to FIG. 9, it can be seen that the contact portion 34a is formed in the shape of a square pyramid or a square pyramid.

반면, 연결부(34b)의 폭, 피치가 일정한 범위 내에 속하지 않거나, 제2 전극용 페이스트(340)의 조성이 일정한 범위 내에 속하지 않거나 제2 전극(34)이 파이어 스루에 의하여 형성되면, 컨택부(34a)는 라운드진 형상을 가지게 된다. 이러한 예들의 사진을 도 10에 나타내었다. 도 10의 (a)는 연결부의 피치가 너무 작은 경우에 형성된 제2 전극의 사진으로, 컨택부가 라운드진 형상을 가진다. 그리고 도 10의 (b)는 연결부의 폭이 피치에 비하여 너무 작은 경우에 형성된 제2 전극의 사진으로, 컨택부가 라운드진 형상을 가진다. 그리고 도 10의 (c)는 연결부의 폭이 피치에 비하여 너무 큰 경우에 형성된 제2 전극의 사진으로, 컨택부가 라운드진 형상을 가진다. 그리고 도 10의 (d)는 제2 전극용 페이스트(340)에 반도체 물질이 너무 많이 첨가된 경우이며, 컨택부가 불규칙한 형상을 가진다.On the other hand, if the width and pitch of the connecting portion 34b do not fall within a certain range, or if the composition of the second electrode paste 340 does not fall within a certain range, or the second electrode 34 is formed by fire through, the contact portion ( 34a) has a rounded shape. Photographs of these examples are shown in FIG. 10. 10A is a photograph of a second electrode formed when the pitch of the connecting portion is too small, and the contact portion has a rounded shape. 10B is a photograph of the second electrode formed when the width of the connection portion is too small compared to the pitch, and the contact portion has a rounded shape. 10C is a photograph of the second electrode formed when the width of the connecting portion is too large compared to the pitch, and the contact portion has a rounded shape. 10D illustrates a case in which too much semiconductor material is added to the second electrode paste 340, and the contact portion has an irregular shape.

또한, 본 실시예에서는 컨택부(34a)가 경사면(340a)을 가지면서 뾰족하게 형성되도록 하여, 후면 전계 영역(30)의 효과를 크게 향상할 수 있다. 즉, 상술한 바와 같이 컨택부(34a)가 경사면(340a)을 가지면서 형성되면 라운드 형상을 가지는 것에 비하여 반도체 기판(110)의 내부로 좀더 깊게 형성될 수 있다. 그러면 컨택부(34a) 주변에 형성되는 후면 전계 영역(30) 또한 반도체 기판(110)의 내부로 깊게 형성될 수 있어 불필요하게 반도체 기판(110)의 후면으로 이동하는 캐리어(즉, 후면 전계 영역(30)이 p형일 경우에는 전자, n형일 경우에는 정공)을 반도체 기판(110)의 전면쪽으로 효과적으로 밀어줄 수 있다. 이에 의하여 반도체 기판(110)의 후면에서 발생할 수 있는 표면 재결합을 효과적으로 방지할 수 있다. In addition, in the present embodiment, the contact portion 34a may be sharply formed while having the inclined surface 340a, thereby greatly improving the effect of the rear electric field region 30. That is, when the contact portion 34a is formed with the inclined surface 340a as described above, the contact portion 34a may be formed deeper into the semiconductor substrate 110 as compared with the round shape. Then, the rear electric field region 30 formed around the contact portion 34a may also be deeply formed inside the semiconductor substrate 110, so that a carrier (ie, the rear electric field region) that moves unnecessarily to the rear surface of the semiconductor substrate 110 may be formed. If 30) is a p-type electron, holes in the n-type) can be effectively pushed toward the front surface of the semiconductor substrate (110). As a result, surface recombination that may occur on the rear surface of the semiconductor substrate 110 may be effectively prevented.

본 실시예에서는, 제2 전극(34)이 반도체 기판(110)에 점 컨택되어 금속 분율을 저하하면서도 저항 특성을 향상할 수 있다. 그리고 개구부(32a)를 먼저 형성한 후에 제2 전극용 페이스트(340)를 도포하는 것에 의하여 제2 전극용 페이스트(340)가 글라스 프릿을 종래보다 적은 양으로 포함할 수 있도록 한다. 이에 따라 저항 특성을 향상할 수 있다. 그리고 제2 전극(34)의 연결부(34a)의 폭 및 피치(또는 컨택부(34a)의 제1 단부(342)의 폭 및 피치)를 조절하는 것에 의하여 저항 특성을 최대한 향상하면서 금속 분율은 저하시킬 수 있다. In the present exemplary embodiment, the second electrode 34 may be in point contact with the semiconductor substrate 110 to reduce the metal fraction and improve resistance characteristics. In addition, by forming the opening 32a first and then applying the second electrode paste 340, the second electrode paste 340 may include a glass frit in a smaller amount than before. As a result, the resistance characteristics can be improved. By adjusting the width and pitch of the connecting portion 34a of the second electrode 34 (or the width and pitch of the first end 342 of the contact portion 34a), the metal fraction is lowered while improving the resistance characteristic as much as possible. You can.

이때, 제2 전극(34)이 제2 전극용 페이스트(340)의 조성, 제2 연결부(34a)의 폭 및 피치를 조절하여 향상된 저항 특성을 가졌는지는 컨택부(34a)에 상술한 바와 같은 (111) 면의 경사면(340a)이 형성되었는지로부터 판단할 수 있다. 즉, 경사면(340a)을 구비하는 컨택부(34a)를 구비하는 것에 의하여 태양 전지(100)가 우수한 저항 특성, 향상된 효율 등을 가졌음을 유추할 수 있다. 또한, 이러한 컨택부(34a)의 형상에 의하여 후면 전계 영역(30)을 반도체 기판(110)의 내부 깊숙이 형성하여 후면에서의 표면 재결합을 좀더 효과적으로 방지할 수 있다. At this time, whether the second electrode 34 has improved resistance characteristics by adjusting the composition of the second electrode paste 340, the width and the pitch of the second connection portion 34a, as described above in the contact portion 34a ( It may be determined whether or not the inclined surface 340a of the surface is formed. That is, it can be inferred that the solar cell 100 has excellent resistance characteristics, improved efficiency, and the like by providing the contact portion 34a having the inclined surface 340a. In addition, the shape of the contact portion 34a may form the rear electric field region 30 deep inside the semiconductor substrate 110 to more effectively prevent surface recombination at the rear surface.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. In addition, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 에미터 영역
30: 후면 전계 영역
24: 제1 전극
34: 제2 전극
34a: 컨택부
34b: 연결부
34c: 전극부100: solar cell
110: semiconductor substrate
10: base area
20: emitter area
30: Rear field area
24: first electrode
34: second electrode
34a: contact
34b: connection
34c: electrode portion

Claims (20)

기판;
상기 기판에 형성되는 불순물 영역;
상기 불순물 영역에 연결되며, 서로 이격되는 복수의 컨택부를 가지는 전극
을 포함하고,
상기 컨택부는 상기 기판의 표면에 경사진 복수의 경사면을 구비하는 형상을 가지고,
상기 컨택부의 상기 경사면이 상기 기판의 (111) 면을 따라 형성되며,
상기 기판의 표면을 덮으면서 형성되는 절연막을 더 포함하고,
상기 전극은 상기 절연막을 관통하여 상기 복수의 컨택부에 각기 연결되는 복수의 연결부 및 상기 연결부와 연결되면서 상기 절연막 위에 전체적으로 형성되며 두께가 균일한 전극부를 더 포함하는 태양 전지. Board;
An impurity region formed in the substrate;
An electrode connected to the impurity region and having a plurality of contact portions spaced apart from each other
Including,
The contact portion has a shape having a plurality of inclined surfaces inclined on the surface of the substrate,
The inclined surface of the contact portion is formed along the (111) surface of the substrate,
Further comprising an insulating film formed covering the surface of the substrate,
The electrode further includes a plurality of connection parts respectively connected to the plurality of contact parts through the insulating film, and the electrode part which is formed on the insulating film as a whole and has a uniform thickness. 제1항에 있어서,
상기 컨택부가 피라미드 형상을 가지는 태양 전지. The method of claim 1,
The solar cell of which the contact portion has a pyramid shape. 제1항에 있어서,
상기 컨택부가 사각뿔대 형상을 가지는 태양 전지. The method of claim 1,
The solar cell of the contact portion has a square pyramid shape. 삭제delete 제1항에 있어서,
상기 경사면과 상기 기판의 표면이 이루는 각도가 50도 내지 60도인 태양 전지.The method of claim 1,
A solar cell having an angle between the inclined surface and the surface of the substrate is 50 degrees to 60 degrees. 제1항에 있어서,
상기 컨택부에서 상기 기판의 표면 쪽 단부를 제1 단부라 하고, 상기 기판의 내부에 위치하는 단부를 제2 단부라 할 때,
상기 제1 단부의 폭이 상기 제2 단부의 폭보다 큰 태양 전지. The method of claim 1,
When the contact portion at the surface side of the substrate is called a first end, and an end located inside the substrate is called a second end,
And a width of said first end is greater than a width of said second end. 제6항에 있어서,
상기 제1 단부의 폭이 10㎛ 내지 50㎛인 태양 전지. The method of claim 6,
A solar cell having a width of the first end of 10 μm to 50 μm. 제1항에 있어서,
상기 복수의 컨택부 사이의 피치가 100㎛ 내지 500㎛인 태양 전지. The method of claim 1,
A solar cell having a pitch between the plurality of contact portions of 100 µm to 500 µm. 제1항에 있어서,
상기 컨택부는 금속 물질과 상기 기판을 구성하는 반도체 물질의 합금을 포함하는 태양 전지. The method of claim 1,
And the contact portion includes an alloy of a metal material and a semiconductor material constituting the substrate. 제9항에 있어서,
상기 컨택부는 알루미늄-실리콘 합금을 포함하는 태양 전지.
The method of claim 9,
The contact portion is a solar cell comprising an aluminum-silicon alloy.
삭제delete 제1항에 있어서,
상기 복수의 연결부 사이의 피치가 100㎛ 내지 500㎛이고,
상기 복수의 연결부 각각의 폭이 10㎛ 내지 50㎛인 태양 전지. The method of claim 1,
The pitch between the plurality of connecting portions is 100㎛ to 500㎛,
A solar cell having a width of each of the plurality of connection parts is 10 μm to 50 μm. 제1항에 있어서,
상기 연결부의 형상이 원기둥 형상인 태양 전지. The method of claim 1,
A solar cell having a cylindrical shape of the connecting portion. 제1항에 있어서,
상기 컨택부 및 상기 연결부는, 금속 물질과, 상기 기판을 구성하는 반도체 물질을 포함하고,
상기 반도체 물질의 함량이 상기 연결부보다 상기 컨택부에서 더 큰 태양 전지. The method of claim 1,
The contact portion and the connection portion include a metal material and a semiconductor material constituting the substrate;
A solar cell having a greater content of said semiconductor material at said contact portion than said connection portion. 삭제delete 제1항에 있어서,
상기 컨택부 주위에 상기 불순물 영역이 형성되고,
상기 불순물 영역의 두께가 1㎛ 내지 5㎛인 태양 전지. The method of claim 1,
The impurity region is formed around the contact portion,
A solar cell having a thickness of the impurity region is 1 μm to 5 μm. 제16항에 있어서,
상기 불순물 영역이 후면 전계 영역이고,
상기 후면 전계 영역과 반대되는 도전형을 가지는 에미터 영역; 및
상기 에미터 영역에 연결되는 또 다른 전극
을 더 포함하는 태양 전지. The method of claim 16,
The impurity region is a rear electric field region,
An emitter region having a conductivity type opposite to the rear field region; And
Another electrode connected to the emitter region
Solar cell comprising more. 기판;
상기 기판에 형성되는 불순물 영역;
상기 불순물 영역 위에 형성되는 절연막;
상기 불순물 영역에 연결되며 서로 이격되는 복수의 컨택부, 그리고 상기 절연막을 관통하여 상기 복수의 컨택부에 각기 연결되는 복수의 연결부를 포함하는 전극을 포함하고,
상기 복수의 연결부 사이의 피치가 100㎛ 내지 500㎛이고,
상기 복수의 연결부 각각의 폭이 10㎛ 내지 50㎛이며,
상기 컨택부는 상기 기판의 (111)면을 따라 형성되는 복수의 경사면을 구비하고, 상기 전극은 상기 연결부와 연결되면서 상기 절연막 위에 전체적으로 형성되며 두께가 균일한 전극부를 더 포함하는 태양 전지. Board;
An impurity region formed in the substrate;
An insulating film formed on the impurity region;
An electrode including a plurality of contact parts connected to the impurity region and spaced apart from each other, and a plurality of connection parts penetrating through the insulating layer and connected to the plurality of contact parts, respectively;
The pitch between the plurality of connecting portions is 100㎛ to 500㎛,
The width of each of the plurality of connecting portions is 10㎛ to 50㎛,
The contact part has a plurality of inclined surfaces formed along the (111) surface of the substrate, wherein the electrode is connected to the connecting portion and formed on the insulating film as a whole, the solar cell further comprises a uniform thickness. 삭제delete 제18항에 있어서,
상기 컨택부 및 상기 연결부는, 금속 물질과, 상기 기판을 구성하는 반도체 물질을 포함하고,
상기 반도체 물질의 함량이 상기 연결부보다 상기 컨택부에서 더 큰 태양 전지.The method of claim 18,
The contact portion and the connection portion include a metal material and a semiconductor material constituting the substrate;
A solar cell having a greater content of said semiconductor material at said contact portion than said connection portion.
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