KR102017191B1 - 아이 다이어그램 예측 장치와 방법 및 이를 이용하는 테스트 장치 - Google Patents

아이 다이어그램 예측 장치와 방법 및 이를 이용하는 테스트 장치 Download PDF

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Abstract

본 발명은 입력되는 신호로부터 연속적인 두 파형을 추출하는 연속 두개의 파형 추출부, 상기 연속 두개의 파형 추출부로부터 출력되는 연속적인 두 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출하는 파라메타값 검출부, 및 상기 파라메타 검출부에서 검출한 파라메타값들을 이용하여 아이 다이어그램을 예측하는 아이 다이어그램 생성부를 구비하는 아이 다이어그램 예측 장치를 제공한다.

Description

아이 다이어그램 예측 장치와 방법 및 이를 이용하는 테스트 장치 {eye diagram prediction device, eye diagram prediction method, and test equipment using the same}
본 발명은 아이 다이어그램을 예측하는 장치와 방법 및 이를 이용하여 반도체 장치를 테스트하는 장치에 관한 것이다.
반도체 집적 회로가 내장된 반도체 장치의 제조가 완료되면, 반도체 장치가 정상적으로 동작하는지를 확인하기 위하여 반도체 장치를 테스트하는 과정이 실시된다. 반도체 장치를 테스트하기 위해서는 별도의 테스트 장치가 사용된다. 테스트 장치는 반도체 장치를 테스트하기 위하여 특정 신호를 반도체 장치에 공급하고, 반도체 장치는 상기 신호를 받아서 내부에서 처리한 다음 처리 결과를 나타내는 신호를 출력한다. 테스트 장치는 반도체 장치에서 출력되는 신호를 받아서, 이를 분석함으로써, 반도체 장치의 성능을 판단한다.
반도체 장치는 휴대폰과 같은 통신 기기에도 많이 사용되고 있으며, 통신 기기는 점점 더 빠르고 많은 데이터 처리를 요구한다. 이에 따라, 반도체 장치의 동작 속도도 점점 더 빨라지고 있다. 반도체 장치의 동작 속도가 빨라지기 위해서는 반도체 장치로 입출력되는 신호의 주파수가 높아져야 한다.
그러나, 반도체 장치에 입출력되는 신호의 주파수가 높아질수록, 테스트 장치가 반도체 장치의 성능을 테스트하는 것이 어려워진다. 따라서, 반도체 장치의 테스트 성능을 높이기 위하여 아이 다이어그램(eye diagram)이 이용된다.
참증 문서(일본공개특허 2009-124701)는 반도체 장치를 테스트하기 위하여 아이 다이어그램을 이용하고 있으며, 이를 위해 복수개의 펄스들로 구성된 디지털 입력 신호를 사용하는 기술을 개시하고 있다. 그러나, 참증 문서는 반도체 장치의 성능을 정확하게 측정하는 기술을 개시하고 있지 않다.
본 발명은 반도체 장치의 성능을 정확하게 측정하기 위한 아이 다이어그램 예측 장치와 방법 및 이를 이용하는 테스트 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은,
입력되는 신호로부터 연속적인 두 파형을 추출하는 연속 두개의 파형 추출부; 상기 연속 두개의 파형 추출부로부터 출력되는 연속적인 두 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출하는 파라메타값 검출부; 및 상기 파라메타 검출부에서 검출한 파라메타값들을 이용하여 아이 다이어그램을 예측하여 생성하는 아이 다이어그램 예측부를 구비하는 아이 다이어그램 예측 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
입력되는 신호로부터 연속적인 두 파형을 추출하는 단계; 상기 연속 두개의 파형 추출부로부터 출력되는 연속적인 두 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출하는 단계; 및 상기 검출된 파라메타값들을 이용하여 아이 다이어그램을 예측하여 생성하는 단계를 포함하는 아이 다이어그램 예측 방법을 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
클럭 신호를 발생하여 테스트하고자하는 반도체 장치로 인가하는 클럭 발생부; 상기 반도체 장치로부터 전송되는 신호를 이용하여 아이 다이어그램을 예측하여 생성하는 다이 다이어그램 예측 장치; 및 상기 다이 다이어그램을 분석하여 상기 반도체 장치의 성능을 판정하는 판정부를 구비하는 테스트 장치를 제공한다.
상술한 바와 같이 본 발명에 따르면, 하나의 신호에서 연속적인 두 개의 파형들, 예컨대 펄스들을 추출하고, 상기 추출된 파형들로부터 다양한 파라메타값들을 검출함으로써, 특정 신호에 대한 정확한 아이 다이어그램을 예측하여 생성할 수 있고, 그에 따라 상기 특정 신호를 출력하는 제품, 예컨대 반도체 장치에 대한 정확한 테스트를 실행할 수 있다.
도 1은 본 발명에 따른 아이 다이어그램 예측 장치의 블록도이다.
도 2는 디지털 신호로부터 아날로그 신호를 예측하는 방법을 설명하기 위한 도면이다.
도 3a 및 도 3f는 본 발명에 따라 예측된 아이 다이어그램램들을 보여준다.
도 4a 및 도 4b는 도 1에 도시된 아이 다이어그램 예측 장치로부터 출력되는 아이 다이어그램들을 보여준다.
도 5는 반도체 장치에 연결된 본 발명의 테스트 장치의 블록도이다.
도 6은 본 발명에 따른 아이 다이어그램 예측 방법을 보여주는 흐름도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 아이 다이어그램 예측 장치(101)의 상세한 블록도이다. 도 1을 참조하면, 아이 다이어그램 예측 장치(101)는 신호 수신부(111), 연속 두개의 파형 추출부(121), 파라메타 설정부(150), 파라메터값 검출부(131), 및 아이 다이어그램 생성부(141)를 구비한다.
신호 수신부(111)는 외부 장치, 예컨대, 내부에 집적회로가 형성된 상태에서 그 성능이 테스트되는 반도체 장치(도 5의 541)로부터 출력되어 아이 다이어그램 예측 장치(101)로 입력되는 신호(Din)를 수신하고, 입력 신호(Din)를 연속 두개의 파형 추출부(121)로 전송한다. 입력 신호(Din)는 아날로그 신호와 디지털 신호 모두 가능하다. 만일, 입력 신호(Din)가 아날로그 신호이면, 신호 수신부(111)는 상기 아날로그 신호를 디지털 신호로 변환하여 출력한다. 따라서, 아이 다이어그램 예측 장치(101)에서 처리되는 신호는 모두 디지털 신호이다. 외부 장치로부터 신호 수신부(111)로 입력되는 신호(Din)는 아이 다이어그램 예측 장치(101)의 내부에서 사용되는 신호들과 다른 전압 레벨을 가질 수 있다. 이 경우, 신호 수신부(111)는 입력되는 신호의 전압 레벨을 변환하여 연속 두개의 파형 추출부(121)에서 처리하기에 적합한 전압 레벨로 변환하여 출력한다.
연속 두개의 파형 추출부(121)는 신호 수신부(111)로부터 출력되는 신호를 수신하고, 상기 신호에서 연속적인 두개의 파형들을 추출한다. 신호 수신부(111)에서 출력되는 신호는 연속적인 파형들, 예컨대, 연속적인 구형파들로 구성된다. 연속 두개의 파형 추출부(121)는 이러한 연속적인 구형파들 중 특정 시점에서 연속적으로 두 파형 지속되는 구형파형들을 추출한다.
파라메타 설정부(150)는 아이 다이어그램 예측에 필요한 파라메타들을 설정한다. 파라메라 설정부(150)는 내부 파라메타 설정부(151)와 외부 파라메타 설정부(152)를 구비한다.
내부 파라메타 설정부(151)는 상기 추출된 두 개의 파형들 중에서 첫번째 파형이 상승하거나 하강할 때에 발생하는 특정한 부분에 해당하는 파라메타들을 설정한다. 예컨대, 내부 파라메타 설정부(151)는 파라메타들로써, 첫번째 파형이 상승하기 시작하는 시작 시점(도 2의 P1), 상기 시작 시점에서 전압이 상승하기 시작하여 문턱 전압 (threshold voltage)을 통과하기까지 걸리는 시간, 파형의 최대 전압(도 2의 P4, P5)에서 상기 문턱 전압까지 하강하는데 걸리는 시간, 파형이 끝나는 마지막 시점(도 2의 P8), 상기 최대 전압(도 2의 P4)이 유지되는 시간을 설정한다.
상기 최대 전압(Vmax)은 다음 수학식 1을 이용하여 계산할 수 있다.
Figure 112014127966314-pat00001
여기서, Vth는 문턱 전압, V0은 최소 전압, tclk은 1개의 클락 사이클, tw는 최대 전압 시간, tr은 상승 시간, tf는 하강 시간을 나타낸다.
또한, 문턱 전압부터 최대 전압까지 도달하는 시간(tr_del) 및 최대 전압으로부터 문턱 전압까지 도달하는 시간(tf _ del)은 다음 수학식 2를 이용하여 예측할 수 있다.
Figure 112014127966314-pat00002
외부 파라메타 설정부(152)는 상기 추출된 두 개의 파형들 중에서 두번째 파형이 상승하거나 하강하기 전에 발생하는 특정한 부분(도 2의 P2, P7)에 해당하는 파라메타들을 설정한다. 예컨대, 외부 파라메타 설정부(152)는 파라메타들로써, 첫번째 파형이 하강하고나서 일정 시간이 지난 이후에 두번째 파형이 상승하는 시간, 및 첫번째 파형이 하강한 이후에 0(제로)으로 유지되는 시간을 설정한다.
파라메터값 검출부(131)는 연속 두개의 파형 추출부(121)로부터 출력되는 신호를 수신하고, 파라메타 설정부(150)로부터 복수개의 파라메타들에 대한 설정값을 수신한다. 파라메타값 검출부(131)는 연속 두개의 파형 추출부(121)의 출력 신호로부터 상기 복수개의 파라메타들의 파라메타값들을 검출한다.
아이 다이어그램 생성부(141)는 파라메타값 검출부(131)에서 검출한 파라메타값들을 이용하여 아날로그 신호를 예측하고, 아이 다이어그램(도 4a 참조)을 생성한다.
아날로그 신호를 예측하기 위해서는 보간법(interpolation)을 사용한다.
도 2는 보간법을 사용하여 디지털 신호로부터 아날로그 신호를 예측하는 방법을 설명하기 위한 도면이다. 도 2에는 6개의 점을 이용하여 아날로그 신호를 예측하는 방법의 일 예이다. 도 2에서 점선은 6개의 점에 대해서 직선으로 신호를 예측한 것이고, 실선은 보간법을 사용하여 신호를 예측한 부분이다. 이와 같이, 실선으로 그려진 부분이 실제 아날로그 신호와 유사하다는 것을 알 수 있다. 이러한 아날로그 신호를 이용함으로써 아이 다이어그램을 생성하는 더욱 유리하다.
보간법은 2개 이상의 변수 값에 대한 함수 값이 알려져 있을 경우, 그 사이의 임의의 x값에 대한 함수 값을 추정한다. 본 발명은 보간법을 사용하여 파라메타 설정부(150)에서 설정하는 8개의 파라메타 값들을 이용하여 아날로그 신호를 예측하여 생성한다.
본 발명에 적용되는 보간법으로는 허마이트 보간법 (Hermite interpolation) 이 있다. 허마이트 보간법은 자료 점들의 값과 1차 미분 값을 대응시키는 방법으로, n차 미분 값들과 n개의 자료 점들이 추가로 주어져야만 한다. 뉴턴 다항식이 최대각 n??1을 가지는 반면, 허마이트 보간법의 다항식 결과는 대부분 2n??1의 각도를 가지게 된다.
아이 다이어그램 생성부(141)는 보간법을 이용하여 예측된 아날로그 신호를 이용하여 아이 다이어그램을 생성한다. 아이 다이어그램을 생성하기 위하여 매트랩 (MATLAB; Matrix Laboratory) 시뮬레이션을 이용하여 아이 다이어그램을 생성할 수 있다. 매트랩 시뮬레이션은 모델심 (ModelSim; Model Simulation) 결과를 통하여 받은 파라메타값들을 사용하여 아이 다이어그램을 생성하는 작업을 진행한다.
매트랩 시뮬레이션을 이용하여 아이 다이어그램을 생성하는 방법을 설명한다. 아이 다이어그램을 생성하기 위해서는 먼저, 아날로그 신호를 예측하여 생성한다. 상기 아날로그 신호는 파라메타 설정부에서 설정하는 8개의 파라메타값들을 이용하여 예측된다. 이러한 파라메타값들은 매트랩 시뮬레이션의 목적에 따라 변경할 수 있도록 구성된다. 아날로그 신호는 좀 더 실제 상황에 맞도록 10%의 노이즈가 삽입된다. 상기 노이즈가 삽입된 신호에서 파라메타값들, 예컨대, 먼저 처음으로 문턱 전압(threshold voltage)보다 높아지는 지점(도 2의 P3), 최대 전압에서 문턱 전압보다 낮아지는 지점(도 2의 P6), 및 최대 전압 타이밍(maximum voltage timing)을 계산한다. 이 값을 수학식1에 대입하여 최대 전압 및 최대 전압이 유지되는 지점 등을 예측하고 이를 저장한다. 상기 값들을 매트랩 보간 함수에 넣고 허마이트 보간법을 사용할 수 있도록 파라미터값들을 대입한다. 이를 이용하여 계산된 결과에 따른 아이 다이어그램이 도 4a에 도시되어 있다. 도 4a에서 보는 것과 같이 노이즈로 인하여 최대 전압이 강하된 것처럼 보이지만, 도 4b에 도시한 실제 신호의 아이(eye)가 오픈(open)된 것과 거의 비슷한 결과를 얻을 수 있음을 알 수 있다. 아이 다이어그램의 좀 더 정확한 예측을 위하여 위 실험을 10번 반복한 결과가 도 4c 및 도 4d에 도시되어 있고, 100번 반복한 결과는 도 4e 및 도 4f에 도시되어 있다. 도 4e 및 도 4f에 도시된 것과 같이 실험이 진행되면 진행될수록 실제 회로와 더욱 비슷한 아이 다이어그램을 예측 및 생성할 수 있음을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 아이 다이어그램 예측 장치(101)는 파형이 어떠한 형태를 하고 있더라도 아이 다이어그램을 정확하게 예측하여 생성할 수가 있다.
아래 표 1은 동작 속도에 따른 아이 다이어그램의 부정확도를 종래 기술과 비교하여 보여준다.
동작 속도 종래 기술(%) 본 발명 감소 비율(%)
800 [MHz] 5.84 4.72 19.2
1.6 [GHz] 7.51 5.16 33.1
2.4 [GHz] 8.58 4.93 42.5
3.2 [GHz] 9.71 5.11 47.4
4.0 [GHz] 10.24 4.98 51.4
상기 표 1에 나타난 바와 같이, 종래 기술의 경우 주파수가 높아질수록 정확도가 급격하게 낮아진다. 예컨대, 동작 속도가 800 [MHz]일 때에 부정확도가 5.84 %인데 반해, 동작 속도가 4.0 [MHz]일 때 부정확도는 10.24 %이다. 즉, 동작 속도가 800 [MHz]일 때에 비해, 동작 속도가 4.0 [MHz]일 때 정확도는 약 90 % 정도로 낮아진다.
이에 반해, 본 발명에 따르면, 주파수가 높아지더라도 정확도는 크게 차이가 나지 않는다. 예컨대, 동작 속도가 800 [MHz]일 때에 부정확도가 95.28 %인데 반해, 동작 속도가 4.0 [MHz]일 때 정확도는 95.02 %이다. 즉, 동작 속도가 800 [MHz]일 때나 4.0 [MHz]일 때나 아이 다이어그램의 정확도는 큰 차이가 나지 않는다.
이와 같이, 본 발명에 따르면, 아이 다이어그램의 정확도가 종래 기술에 비해 월등하게 향상됨을 알 수 있다. 예컨대, 동작 속도가 3.2 [GHz]일 때 종래 기술에 비해 정확도가 47.4 % 정도 향상됨을 알 수 있다.
아래 표 2는 테스트 해상도 (resolution)에 따른 아이 다이어그램의 부정확도를 종래 기술과 비교하여 보여준다.
테스트 해상도 종래 기술(%) 본 발명(%) 감소 비율(%)
10 8.04 5.04 37.3
20 8.38 5.02 40.1
50 8.39 5.04 39.9
100 8.44 5.15 61.0
상기 표 2에 나타난 바와 같이, 종래 기술의 경우 테스트 해상도가 높아질수록 정확도가 떨어진다. 예컨대, 테스트 해상도가 10일 때에 정확도가 91.96 %인데 반해, 테스트 해상도가 100일 때 정확도는 91.56 %이다. 즉, 테스트 해상도가 10일 때에 비해, 테스트 해상도가 100일 때 정확도는 약 90 % 정도로 높아진다.
이에 반해, 본 발명에 따르면, 주파수가 높아지더라도 정확도는 크게 차이가 나지 않는다. 예컨대, 테스트 해상도가 10일 때에 부정확도가 91.96 %인데 반해, 동작 속도가 100일 때 정확도는 91.56 %이다. 즉, 동작 속도가 800 [MHz]일 때나 4.0 [MHz]일 때나 큰 차이가 나지 않는다.
이와 같이, 본 발명에 따르면, 아이 다이어그램의 정확도가 종래 기술에 비해 월등하게 향상됨을 알 수 있다. 예컨대, 테스트 해상도가 10일 때, 종래 기술에 비해 정확도가 37.3 % 정도 향상됨을 알 수 있다.
도 5는 반도체 장치(531)에 연결된 본 발명에 따른 테스트 장치(501)를 도시한 블록도이다. 도 5에 도시된 바와 같이, 반도체 장치(531)의 성능을 테스트하기 위하여 반도체 장치(531)에 테스트 장치(501)가 연결된다.
테스트 장치(501)는 반도체 장치(531)를 테스트하기 위하여 특정 패턴을 갖는 테스트 신호를 반도체 장치(531)로 전송한다. 반도체 장치(531)는 테스트 장치(501)로부터 전송되는 테스트 신호를 받아서 내부 회로로 전송하고, 상기 내부 회로로부터 전송되는 전송 신호를 받아서 다시 테스트 장치(501)로 출력한다.
테스트 장치(501)는 반도체 장치(531)로부터 전송되는 전송 신호를 분석하여 반도체 장치(531)의 성능을 판단한다. 즉, 반도체 장치(531)의 양호 또는 불량을 판단한다.
도 5를 참조하면, 테스트 장치(501)는 클럭 발생부(511), 아이 다이어그램 예측 장치(101), 및 판정부(521)를 구비한다.
클럭 발생부(511)는 클럭 신호를 생성하여 반도체 장치(531)에 인가한다. 클럭 발생부(511)는 오실레이터(도시안됨)와 위상 동기 루프(phase locked loop)(도시안됨)를 구비할 수 있다. 상기 오실레이터는 일정한 주파수를 갖는 발진 신호를 출력한다. 상기 위상 동기 루프는 상기 오실레이터로부터 출력되는 신호를 0도 및 180도로 동기시켜서 아이 다이어그램 예측에 필요한 클럭 신호를 출력한다.
아이 다이어그램 예측 장치(101)는 반도체 장치(531)로부터 출력되는 신호의 파형을 분석하여 아이 다이어그램을 예측한다. 이 때, 아이 다이어그램 예측 장치(101)는 외부 노이즈의 유입을 방지하기 위하여 유선을 통하여 반도체 장치(531)로 신호를 수신하는 것이 바람직하다. 아이 다이어그램 예측 장치(101)에 대해서는 도 1을 통하여 상세히 설명되어 있으므로, 여기서는 설명을 생략한다.
판정부(521)는 아이 다이어그램 예측 장치(101)로부터 출력되는 아이 다이어그램을 가지고 반도체 장치(531)의 성능을 판단한다. 즉, 판정부(521)는 상기 아이 다이어그램을 가지고, 반도체 장치(531)의 양호 또는 불량을 판정한다.
판정부(521)는 비교 회로(도시안됨)를 구비하고, 아이 다이어그램 예측 장치(101)로부터 출력되는 신호를 기준 신호와 비교하여 아이 다이어그램을 판정할 수 있다. 예컨대, 판정부(521)는 아이 다이어그램으로부터 도 1에 기재된 파라메타 설정부(150)에서 제공하는 복수개의 파라메타값들을 추출하고, 상기 파라메타값들을 대응되는 기준값과 비교함으로써, 반도체 장치(531)의 성능을 테스트할 수 있다. 상기 비교 회로는 복수개의 비교기들을 구비하고, 각 비교기는 하나의 파라메타를 대응되는 기준값과 비교함으로써, 각 파라메타를 측정할 수 있다.
상술한 바와 같이 본 발명에 따른 아이 다이어그램 예측 장치(101)는, 하나의 신호에서 연속적인 두 개의 파형들, 예컨대 펄스들을 추출하고, 상기 추출된 파형들로부터 다양한 파라메타값들을 검출함으로써, 특정 신호에 대한 정확한 아이 다이어그램을 예측할 수 있고, 그에 따라, 테스트 장치(501)는 상기 특정 신호를 출력하는 제품, 예컨대 반도체 장치(531)에 대한 정확한 테스트를 실행할 수 있다.
도 6은 본 발명에 따른 아이 다이어그램 예측 방법을 도시한 흐름도이다. 도 6을 참조하면, 아이 다이어그램 예측 방법은 제1 내지 제4 단계(611∼641)를 포함한다. 도 1 내지 도 4를 참조하여, 아이 다이어그램 예측 방법을 설명하기로 한다.
제1 단계(611)로써 외부로부터 특정 신호를 수신한다. 상기 특정 신호는 예컨대, 테스트하고자하는 반도체 장치(531)로부터 전송된다.
제2 단계(621)로써, 상기 입력되는 신호로부터 연속적인 두개의 파형들을 추출한다. 연속적인 복수개의 파형들 중 특정한 위치에서 상기 두 개의 파형들을 추출한다.
제3 단계(631)로써, 상기 연속 두개의 파형 추출부(121)로부터 출력되는 연속적인 두개의 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출한다. 복수개의 파라메타들은 첫번째 파형이 상승하기 시작하는 시작 시점, 상기 시작 시점에서 전압이 상승하기 시작하여 문턱 전압 (threshold voltage)을 통과하기까지 걸리는 시간, 파형의 최대 전압에서 상기 문턱 전압까지 하강하는데 걸리는 시간, 파형이 끝나는 마지막 시점, 상기 최대 전압이 유지되는 시간, 첫번째 파형이 하강하고나서 일정 시간이 지난 이후에 두번째 파형이 상승하는 시간, 및 첫번째 파형이 하강한 이후에 제로로 유지되는 시간을 포함할 수 있다.
제4 단계(641)로써, 상기 검출된 파라메타값들을 이용하여 아이 다이어그램(도 4a 및 도 4b 참조)을 예측하여 생성한다.
상술한 바와 같이 본 발명에 따르면, 하나의 신호에서 연속적인 두 개의 파형들, 예컨대 펄스들을 추출하고, 상기 추출된 파형들로부터 다양한 파라메타값들을 검출함으로써, 특정 신호에 대한 정확한 아이 다이어그램을 예측하여 생성할 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (9)

  1. 입력되는 하나의 신호로부터 연속적인 두 파형을 추출하는 연속 두개의 파형 추출부;
    상기 연속 두개의 파형 추출부로부터 출력되는 연속적인 두 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출하는 파라메타값 검출부; 및
    상기 파라메타값 검출부에서 검출한 파라메타값들을 이용하여 아이 다이어그램을 예측하여 생성하는 아이 다이어그램 생성부;를 구비하고,
    상기 아이 다이어그램 생성부는 상기 연속적인 두 파형들에 대한 변화 시간에 대응하는 제1 및 제2 파라메타값들을 이용하여 아날로그 신호를 예측하고 상기 아날로그 신호를 이용하여 상기 아이 다이어그램을 생성하며,
    상기 파라메타값 검출부는 상기 연속적인 두 파형들 중 첫 번째 파형이 하강하고 나서 일정 시간이 지난 이후에 두 번째 파형이 상승하는 시간, 및 상기 첫 번째 파형이 하강한 이후에 0으로 유지되는 시간을 상기 제2 파라메타값들로 검출하는 것을 특징으로 하는 아이 다이어그램 예측 장치.
  2. 제1항에 있어서,
    상기 복수개의 파라메타들을 설정하여 상기 파라메타값 검출부로 전송하는 파라메타 설정부를 더 구비하는 것을 특징으로 하는 아이 다이어그램 예측 장치.
  3. 제2항에 있어서, 상기 파라메타 설정부는
    상기 연속적인 두 파형들 중 상기 첫번째 파형이 상승하거나 하강할 때에 발생하는 상기 제1 파라메타값들에 해당하는 파라메타들을 설정하는 내부 파라메타 설정부; 및
    상기 연속적인 두 파형들 중 상기 두번째 파형이 상승하거나 하강하기 전에 발생하는 상기 제2 파라메타값들에 해당하는 파라메타들을 설정하는 외부 파라메타 설정부를 구비하는 것을 특징으로 하는 아이 다이어그램 예측 장치.
  4. 제3항에 있어서,
    상기 내부 파라메타 설정부가 설정하는 파라메타들은 첫번째 파형에 있어서, 파형이 상승하기 시작하는 시작 시점, 상기 시작 시점에서 전압이 상승하기 시작하여 문턱 전압을 통과하기까지 걸리는 시간, 파형의 최대 전압에서 상기 문턱 전압까지 하강하는데 걸리는 시간, 파형이 끝나는 마지막 시점, 상기 최대 전압이 유지되는 시간을 포함하는 것을 특징으로 하는 아이 다이어그램 예측 장치.
  5. 삭제
  6. 제1항에 있어서,
    외부에서 입력되는 신호를 버퍼링하여 상기 연속 두개의 파형 추출부로 전송하는 신호 수신부를 더 구비하는 것을 특징으로 하는 아이 다이어그램 예측 장치.
  7. 제1항에 있어서,
    상기 두 파형은 구형파로 구성된 것을 특징으로 하는 아이 다이어그램 예측 장치.
  8. 입력되는 하나의 신호로부터 연속적인 두 파형을 추출하는 단계;
    연속 두개의 파형 추출부로부터 출력되는 연속적인 두 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출하는 단계; 및
    상기 검출된 파라메타값들을 이용하여 아이 다이어그램을 예측하여 생성하는 단계;를 포함하고,
    상기 복수개의 파라메타들의 파라메타값들을 검출하는 단계는,
    상기 연속적인 두 파형들 중 첫 번째 파형이 상승하기 시작하는 시작 시점과 상기 시작 시점에서 전압이 상승하기 시작하여 문턱 전압을 통과하기까지 걸리는 시간, 상기 첫 번째 파형의 최대 전압에서 상기 문턱 전압까지 하강하는데 걸리는 시간, 상기 첫 번째 파형이 끝나는 마지막 시점, 상기 최대 전압이 유지되는 시간을 제1 파라메타값들로 검출하고, 상기 첫 번째 파형이 하강하고 나서 일정 시간이 지난 이후에 두 번째 파형이 상승하는 시간, 및 상기 첫 번째 파형이 하강한 이후에 0으로 유지되는 시간을 제2 파라메타값들로 검출하며,
    상기 아이 다이어그램을 예측하여 생성하는 단계는,
    상기 제1 파라메타값들과 상기 제2 파라메타값들을 이용하여 아날로그 신호를 예측하고 상기 아날로그 신호를 이용하여 상기 아이 다이어그램을 생성하는 것을 특징으로 하는 아이 다이어그램 예측 방법.
  9. 클럭 신호를 발생하여 테스트하고자하는 반도체 장치(531)로 인가하는 클럭 발생부;
    상기 반도체 장치(531)로부터 전송되는 신호를 이용하여 아이 다이어그램을 예측하여 생성하는 아이 다이어그램 예측 장치; 및
    상기 아이 다이어그램을 분석하여 상기 반도체 장치(531)의 성능을 판정하는 판정부;를 구비하고,
    상기 아이 다이어그램 예측 장치는,
    입력되는 하나의 신호로부터 연속적인 두 파형을 추출하는 연속 두개의 파형 추출부;
    상기 연속 두개의 파형 추출부로부터 출력되는 연속적인 두 파형들로부터 복수개의 파라메타들의 파라메타값들을 검출하는 파라메타값 검출부; 및
    상기 파라메타값 검출부에서 검출한 파라메타값들을 이용하여 아이 다이어그램을 예측하여 생성하는 아이 다이어그램 생성부;를 구비하고,
    상기 아이 다이어그램 생성부는 상기 연속적인 두 파형들에 대한 변화 시간에 대응하는 제1 및 제2 파라메타값들을 이용하여 아날로그 신호를 예측하고 상기 아날로그 신호를 이용하여 상기 아이 다이어그램을 생성하며,
    상기 파라메타값 검출부는 상기 연속적인 두 파형들 중 첫 번째 파형이 하강하고 나서 일정 시간이 지난 이후에 두 번째 파형이 상승하는 시간, 및 상기 첫 번째 파형이 하강한 이후에 0으로 유지되는 시간을 상기 제2 파라메타값들로 검출하는 것을 특징으로 하는 테스트 장치.
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