KR102015986B1 - 유기발광 표시장치 - Google Patents

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Abstract

유기발광 표시장치는 적어도 하나의 커패시터와 적어도 하나의 트랜지스터, 및 상기 커패시터와 상기 트랜지스터에 연결된 유기발광소자를 포함한다. 상기 스위칭 트랜지스터는 제1 구조체 및 상기 제1 구조체와 제1 절연층을 사이에 두고 배치된 제2 구조체를 포함하고, 상기 커패시터는 제1 전극 및 상기 제1 전극과 상기 제1 절연층을 사이에 두고 배치된 제2 전극을 포함한다. 적어도 일부의 영역에서 상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리보다 짧다.

Description

유기발광 표시장치{ORGANIC LIGHT EMITTING DIODE DISPLAY}
본 발명은 유기발광 표시장치에 관한 것으로, 더욱 상세하게는 개구율이 증가하고 불량율이 감소된 유기발광 표시장치에 관한 것이다.
상기 유기발광 표시장치는 각 화소마다 유기발광소자를 구비한다. 상기 유기발광소자는 광을 방출하는 유기발광층 및 상기 유기발광층에 구동전압을 인가하는 전극들을 포함한다.
또한, 각 화소는 스위칭 트랜지스터, 구동 트랜지스터, 및 커패시터를 구비한다. 상기 스위칭 트랜지스터는 게이트 신호에 응답하여 데이터 신호를 출력한다. 상기 구동 트랜지스터는 상기 유기발광소자에 구동전압을 제공한다. 상기 커패시터는 상기 유기발광소자에 인가되는 구동전압을 하나의 프레임 구간 동안 유지한다.
상기 화소는 상기 트랜지스터들과 상기 커패시터를 형성하기 위해 다층구조를 갖는다. 일정한 충전용량을 갖는 커패시터는 상기 화소에서 일정한 면적을 차지한다. 유전체에 해당하는 절연층의 물성(예컨대, 유전율)은 고유한 값이기 때문에, 좁은 면적에서 목표하는 충전용량을 갖는 커패시터를 형성하는 것은 제한적이다. 커패시터의 면적이 증가하면, 유기발광소자의 면적이 감소하여 개구율이 감소된다.
따라서, 본 발명의 목적은 좁은 면적에서 큰 충전용량을 갖고, 누설전류의 양이 감소된 커패시터를 포함하는 유기발광 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 유기발광 표시장치는 적어도 하나의 화소를 구비한 기판 및 상기 화소에 구동전압을 제공하는 적어도 하나의 구동 라인을 포함한다.
상기 화소는 게이트 신호에 응답하여 데이터 신호를 출력하는 스위칭 트랜지스터, 상기 스위칭 트랜지스터에 연결된 커패시터, 상기 커패시터 및 상기 구동 라인에 연결된 구동 트랜지스터, 및 상기 구동 트랜지스터에 연결된 유기발광소자를 포함한다.
상기 스위칭 트랜지스터는 제1 구조체 및 상기 제1 구조체와 제1 절연층을 사이에 두고 배치된 제2 구조체를 포함하고, 상기 커패시터는 제1 전극 및 상기 제1 전극과 상기 제1 절연층을 사이에 두고 배치되며 상기 구동 라인에 연결된 제2 전극을 포함한다. 적어도 일부의 영역에서 상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리보다 짧다.
상기 제1 구조체는 게이트 전극이고, 상기 제2 구조체는 반도체층, 적어도 일부가 상기 반도체층에 중첩하는 소오스 전극, 및 상기 소오스 전극과 이격되어 배치되며 적어도 일부가 상기 반도체층에 중첩하는 드레인 전극을 포함한다.
상기 제1 구조체는 상기 제1 절연층의 하측에 배치되고, 상기 제2 구조체는 상기 제1 절연층의 상측에 배치된다. 상기 제1 전극은 상기 제1 절연층의 하측에 배치되고, 상기 제2 전극은 상기 제1 절연층의 상측에 배치된다. 상기 제1 절연층은 평면상에서 상기 제1 전극이 형성된 영역에 대응하게 구비된 제1 홈부를 포함한다. 상기 제2 전극은 적어도 일부가 상기 제1 홈부에 배치된다.
또 다른 실시예에 따른 표시장치는 상기 제2 구조체 및 상기 제2 전극을 커버하는 제2 절연층을 더 포함한다. 상기 커패시터는 상기 제2 절연층을 사이에 두고 상기 제2 전극과 마주하며, 상기 제1 전극에 전기적으로 연결된 제3 전극을 더 포함한다.
본 발명의 또 다른 실시예에 따른 표시장치의 스위칭 트랜지스터는 상기 반도체층과 상기 소오스 전극 및 상기 드레인 전극이 서로 다른 평면에 구비된다. 상기 반도체층과 상기 게이트 전극이 제1 절연층을 사이에 두고 배치되며, 상기 소오스 전극과 상기 드레인 전극이 상기 게이트 전극과 제2 절연층을 사이에 두고 배치된다. 상기 소오스 전극 및 상기 드레인 전극 각각은 상기 반도체층과 연결된다.
상기 제1 전극은 상기 반도체층과 동일한 물질로 구성될 수 있고, 상기 제2 전극은 상기 게이트 전극과 동일한 물질로 구성될 수 있다. 이때, 상기 반도체층과 상기 제1 전극은 동일한 평면 상에 배치된다.
본 발명의 또 다른 실시예에 따른 표시장치는 적어도 하나의 화소를 구비한 기판 및 상기 화소에 구동전압을 제공하는 적어도 하나의 구동 라인을 포함한다.
상기 화소는 스위칭 트랜지스터와 커패시터를 포함한다. 상기 커패시터는 상기 스위칭 트랜지스터의 드레인 전극에 연결된 제1 전극, 상기 제1 전극과 제1 절연층을 사이에 두고 배치되며 상기 구동 라인에 연결된 제2 전극, 및 제2 절연층을 사이에 두고 상기 제2 전극과 마주하며 상기 제1 전극에 전기적으로 연결된 제3 전극을 포함한다.
상기 제2 절연층은 평면상에서 상기 제2 전극이 형성된 영역에 대응하게 구비된 홈부를 포함하고, 상기 제3 전극은 적어도 일부가 상기 홈부에 배치된다.
본 발명의 또 다른 실시예에 따른 표시장치는 트랜지스터 영역 및 커패시터 영역을 포함하는 기판, 상기 기판 상에 순차적으로 적층된 제1 도전층, 제1 절연층 및 제2 도전층, 및 상기 트랜지스터 영역에 배치된 반도체층을 포함한다.
상기 제1 절연층은 두께가 서로 다른 제1 절연부와 제2 절연부를 포함한다. 상기 제1 절연부는 상기 반도체층과 상기 트랜지스터 영역의 제1 도전층 사이에 개재되거나, 상기 반도체층과 상기 트랜지스터 영역의 제2 도전층 사이에 개재된다. 상기 제2 절연부는 상기 커패시터 영역의 제1 도전층과 상기 커패시터 영역의 제2 도전층 사이에 개재된다.
본 발명의 또 다른 실시예에 따른 표시장치는 트랜지스터 영역 및 커패시터 영역을 포함하는 기판, 상기 기판 상에 순차적으로 적층된 반도체층, 제1 절연층 및 제1 도전층, 제2 절연층 및 제2 도전층을 포함한다.
상기 제1 절연층은 두께가 서로 다른 제1 절연부와 제2 절연부를 포함한다. 상기 제1 절연부는 상기 트랜지스터 영역의 반도체층과 상기 트랜지스터 영역의 제1 도전층 사이에 개재된다. 상기 제2 절연부는 상기 커패시터 영역의 반도체층과 상기 커패시터 영역의 제1 도전층 사이에 개재된다.
상술한 바에 따르면, 본 발명의 일 실시예에 따른 유기발광 표시장치는 각 화소에서 차지하는 면적이 작더라도 목표하는 충전용량을 갖는 커패시터를 구비할 수 있다. 그에 따라 화소의 개구율이 증가한다.
상기 제1 절연층이 상기 제1 홈부를 구비하고, 상기 제2 전극의 적어도 일부가 상기 제1 홈부에 배치됨으로써 상기 커패시터는 좁은 면적에서도 큰 충전용량을 갖는다.
또한, 상기 커패시터의 유전체에 해당하는 상기 절연층의 두께를 영역에 따라 달리하여 누설전류의 양을 감소시킬 수 있다. 상기 절연층의 내측부보다 외측부가 큰 두께를 가짐으로써 상기 누설전류의 양이 감소한다.
상기 커패시터는 병렬로 연결된 상기 제1 서브 커패시터와 상기 제2 서브 커패시터를 포함하여 충전용량이 증가한다.
도 1은 본 발명의 일 실시예에 따른 유기발광표시장치의 회로도이다.
도 2는 도 1에 도시된 화소의 평면도이다.
도 3a 및 도 3b는 도 2에 도시된 화소의 일부에 대한 단면도이다.
도 4 내지 도 13은 본 발명의 다른 실시예들에 따른 화소의 일부에 대한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 유기발광표시장치의 회로도이다.
도 15는 도 14에 도시된 화소의 평면도이다.
도 16은 도 15에 도시된 화소의 일부에 대한 단면도이다.
도 17 내지 도 20은 본 발명의 또 다른 실시예들에 따른 화소의 일부에 대한 단면도이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 유기발광 표시장치를 설명한다.
도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. 그리고, 어떤 층이 다른 층의 '상에' 형성된다(배치된다)는 것은, 두 층이 접해 있는 경우뿐만 아니라 두 층 사이에 다른 층이 존재하는 경우도 포함한다. 또한, 도면에서 어떤 층의 일면이 평평하게 도시되었지만, 반드시 평평할 것을 요구하지 않으며, 적층 공정에서 하부층의 표면 형상에 의해 상부층의 표면에 단차가 발생할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 유기발광표시장치의 회로도이고, 도 2는 도 1에 도시된 화소의 평면도이다. 도 3a 및 도 3b는 도 2에 도시된 화소의 일부에 대한 단면도이다. 이하, 도 1 내지 도 3를 참조하여 본 발명의 일 실시예에 따른 유기발광 표시장치(이하, 표시장치)를 설명한다.
도 1에 도시된 것과 같이, 표시장치는 적어도 하나의 화소(PX)를 구비한 표시패널(DP)을 포함한다. 상기 화소(PX)는 복수 개 제공될 수 있으며, 매트릭스 형태로 배열될 수 있다.
상기 표시패널(DP)은 상기 화소(PX)가 배치되는 표시영역(DA)과 상기 표시영역(DA)에 인접한 비표시영역(NDA)으로 구획될 수 있다. 상기 비표시영역(NDA)은 게이트 드라이버(미도시) 또는 데이터 드라이버(미도시)를 실장한다. 대안적으로 외부로부터 게이트 신호 및 데이터 전압을 수신하는 가요성 회로기판(미도시)이 상기 비표시영역(NDA)에서 접속될 수 있다.
상기 표시패널(DP)은 적어도 하나의 기판(10: 도 3a 및 도 3b 참조)과 상기 기판 상에 배치된 복수 개의 신호 라인들을 포함한다. 상기 신호 라인들은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 구동 라인들(KL1~KLi)을 포함할 수 있다. 상기 게이트 라인들(GL1~GLn) 각각은 상기 게이트 드라이버로부터 게이트 신호를 수신하고, 상기 데이터 라인들(DL1~DLm) 각각은 상기 데이터 드라이버로부터 데이터 전압을 수신한다. 상기 구동 라인들(KL1~KLi) 각각은 구동전압을 수신한다.
상기 화소(PX)는 스위칭 트랜지스터(TR1), 구동 트랜지스터(TR2), 커패시터(Cst), 및 유기발광소자(EL)를 포함한다.
상기 스위칭 트랜지스터(TR1)는 상기 게이트 라인들(GL1~GLn) 중 어느 하나에 연결되고, 상기 데이터 라인들(DL1~DLm) 중 어느 하나에 연결된다. 상기 스위칭 트랜지스터(TR1)는 상기 게이트 신호에 응답하여 상기 데이터 전압을 출력하고, 상기 구동 트랜지스터(TR2)를 스위칭한다.
상기 커패시터(Cst)는 상기 스위칭 트랜지스터(TR1)에 연결되고, 상기 구동 라인들(KL1~KLi) 중 어느 하나에 연결된다. 상기 커패시터(Cst)는 상기 데이터 전압과 상기 구동전압의 차전압을 충전한다.
상기 구동 트랜지스터(TR2)는 상기 커패시터(Cst)에 연결되고, 상기 어느 하나의 구동 라인들(KL1~KLi)에 연결된다. 상기 구동 트랜지스터(TR2)는 상기 커패시터(Cst)에 저장된 전압에 대응하여 상기 유기발광소자(EL)에 상기 구동 전류를 공급한다. 상기 유기발광소자(EL)는 상기 구동 트랜지스터(TR2)로부터 공급되는 전류량에 대응하는 광을 생성한다.
한편, 상기 화소(PX)는 상기 구동 트랜지스터(TR2)의 문턱 전압을 보상하기 위한 박막 트랜지스터(미도시) 및 커패시터(미도시)를 더 포함할 수도 있다.
도 2, 도 3a, 및 도 3b를 참조하여 상기 화소(PX)에 대해 좀더 상세히 검토한다. 도 2는 상기 게이트 라인들(GL1~GLn) 중 어느 하나의 게이트 라인(GL4), 상기 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인(DL4), 및 상기 구동 라인들(KL1~KLi) 중 어느 하나의 구동 라인(KL4)을 도시하였고, 상기 유기발광소자(EL)의 제2 전극(PE2)이 생략되었다.
상기 스위칭 트랜지스터(TR1)의 제1 게이트 전극(GE1)은 상기 어느 하나의 게이트 라인(GL4)으로부터 돌출된다. 상기 게이트 라인(GL4)은 상기 기판(10) 상에서 제1 방향(예컨대, 가로 방향)으로 연장된다.
상기 스위칭 트랜지스터(TR1)의 제1 반도체층(AL1), 제1 소오스 전극(SE1), 및 제1 드레인 전극(DE1)은 제1 절연층(11)을 사이에 두고, 상기 제1 게이트 전극(GE1) 상에 배치된다. 본 명세서에서 상기 제1 게이트 전극(GE1)은 어느 하나의 구조체로 정의되고, 상기 제1 반도체층(AL1), 제1 소오스 전극(SE1), 및 제1 드레인 전극(DE1)은 다른 하나의 구조체로 정의된다.
상기 제1 절연층(11) 상에는 상기 어느 하나의 데이터 라인(DL4) 및 상기 어느 하나의 구동 라인(KL4)이 구비된다. 상기 데이터 라인(DL4) 및 상기 구동 라인(KL4) 각각은 상기 제1 방향과 교차하는 제2 방향(예컨대, 세로 방향)으로 연장된다.
상기 제1 소오스 전극(SE1)은 상기 데이터 라인(DL4)으로부터 분기된다. 상기 제1 소오스 전극(SE1)은 상기 제1 반도체층(AL1)과 적어도 일부가 중첩한다. 도 3a에 도시된 것과 같이 상기 제1 소오스 전극(SE1)의 일부가 상기 제1 반도체층(AL1) 상에 배치되고 나머지 일부가 상기 제1 절연층(11) 상에 배치될 수 있다.
상기 제1 절연층(11) 상에는 상기 스위칭 트랜지스터(TR1)의 제1 드레인 전극(DE1)이 상기 제1 소오스 전극(SE1)과 이격되어 배치된다. 상기 제1 드레인 전극(DE1)은 상기 제1 반도체층(AL1)과 적어도 일부가 중첩한다. 도 3a에 도시된 것과 같이 상기 제1 드레인 전극(DE1)의 일부가 상기 제1 반도체층(AL1)에 접촉할 수 있다.
상기 기판(10) 상에 상기 커패시터(Cst)의 제1 전극(CE1)이 구비된다. 상기 제1 전극(CE1)은 상기 스위칭 트랜지스터(TR1)와 전기적으로 연결된다. 도 2에 도시된 것과 같이, 상기 제1 전극(CE1)은 상기 제1 절연층(11)을 관통하는 제1 컨택홀(TH1)을 통해 상기 제1 드레인 전극(DE1)에 연결될 수 있다.
상기 커패시터(Cst)의 제2 전극(CE2)은 제1 절연층(11)을 사이에 두고, 상기 제1 전극(CE1) 상에 배치된다. 상기 제2 전극(CE2)은 상기 구동 라인(KL4)으로부터 분기된다.
상기 제1 절연층(11)은 상기 제1 전극(CE1)에 대응하게 배치된 제1 홈부(CV1)를 갖는다. 상기 제2 전극(CE2)의 적어도 일부는 상기 제1 절연층(11)에 형성된 제1 홈부(CV1)에 구비된다. 상기 제1 전극(CE1)과 상기 제2 전극(CE2) 사이에 배치된 상기 제1 절연층(11)의 일부는 상기 커패시터(Cst)의 유전체에 해당한다.
상기 제1 전극(CE1)과 상기 제2 전극(CE2) 사이의 거리(D2)는 상기 제1 게이트 전극(GE1)과 상기 제1 반도체층(AL1) 사이의 거리(D1)보다 짧다. 다시 말해, 상기 제1 절연층(11)의 두께는 영역에 따라 다르다. 다만, 상기 제1 전극(CE1)과 상기 제2 전극(CE2) 사이의 거리(D1)는 반드시 균일할 것을 요구하지 않는다.
상기 제1 전극(CE1), 상기 제2 전극(CE2), 및 상기 제1 홈부(CV1)의 너비는 모두 동일할 수 있다. 다시 말해, 상기 제1 전극(CE1) 및 상기 제2 전극(CE2)의 너비는 상기 제1 홈부(CV1)의 너비(W1)와 동일할 수 있다. 그러나, 이에 한정되지 않고, 상기 제1 전극(CE1)은 상기 제1 홈부(CV1)의 너비(W1)보다 긴 너비를 가질 수 있다. 또한, 상기 제2 전극(CE2)의 일부가 상기 제1 절연층(11)의 일면으로 연장될 수 있다.
도 3a에 도시된 것과 같이, 상기 기판(10)은 제1 트랜지스터 영역(RTR1)과 커패시터 영역(RCst)을 포함한다. 상기 제1 트랜지스터 영역(RTR1)은 상기 스위칭 트랜지스터(TR1)가 형성된 영역이고, 상기 커패시터 영역(RCst)은 상기 커패시터(Cst)가 형성된 영역이다.
상기 기판(10) 상에 제1 도전층, 제1 절연층 및 제2 도전층이 순차적으로 적층된다. 상기 제1 트랜지스터 영역(RTR1)에 제1 반도체층(AL1)이 구비된다.
상기 제1 도전층과 상기 제2 도전층 각각은 복수 개의 전극을 포함할 수 있다. 예컨대, 도 3a에 도시된 것과 같이 상기 제1 도전층은 상기 제1 게이트 전극(GE1)과 상기 제1 전극(CE1)을 포함하고, 상기 제2 도전층은 상기 제1 소오스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 전극(CE2)을 포함할 수 있다.
상기 제1 도전층 및 상기 제2 도전층 각각은 일 함수(work function)가 높은 백금(Pt)부터 금(Au), 인듐 주석 산화물(Indium Tin Oxide:ITO), 산화 아연(Zinc Oxide:ZnO), 아연 주석 산화물(Zinc Tin Oxide:ZTO), 탄소 나노 튜브(Carbon Nano Tube:CNT), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴(Mo) 등의 물질을 포함할 수 있다. 또한, 상기 제1 도전층 및 상기 제2 도전층 각각은 상기 물질로 이루어진 다층구조를 가질 수 있다.
상기 제1 반도체층(AL1)은 폴리-실리콘 반도체 또는 산화물 반도체로 구성될 수 있다. 상기 제1 절연층(11)은 무기막 또는 유기막, 또는 상기 무기막과 유기막 중 어느 하나 이상을 포함하는 다층구조를 가질 수 있다.
한편, 도시되지는 않았으나, 상기 기판(10)의 일면 상에는 버퍼층이 더 구비될 수 있다. 상기 버퍼층은 상기 기판(10)과 상기 제1 도전층의 결합력을 향상시키는 물질로 구성된다.
상기 제1 절연층(11)은 상기 제1 반도체층(AL1)과 상기 제1 게이트 전극(GE1) 사이에 개재된 제1 절연부(11-T) 및 상기 커패시터 영역(RCst)의 제1 도전층(예컨대, 제1 전극(CE1)) 및 상기 커패시터 영역(RCst)의 제2 도전층(예컨대, 제2 전극(CE2)) 사이에 개재되는 제2 절연부(11-C)를 포함한다.
상기 제2 절연부(11-C)의 두께(D2)는 상기 제1 절연부(11-T)의 두께(D1)보다 작다. 상기 제1 홈부(CV1)를 형성함에 있어서, 상기 제1 절연층(11)의 일부가 제거되었기 때문에 상기 제2 절연부(11-C)의 적어도 일부의 두께(D2)는 상기 제1 절연부(11-T)의 두께(D1)보다 작다.
본 실시예에 따른 표시장치에 포함된 커패시터(Cst)는 종래의 표시장치에 포함된 커패시터와 동일한 충전용량을 갖더라도, 상기 커패시터 영역(RCst)의 면적이 감소한다. 그에 따라, 후술하는 발광 영역(REL)의 면적이 상대적으로 증가하고, 개구율이 증가한다.
도 2 및 도 3b에 도시된 것과 같이, 상기 구동 트랜지스터(TR2)의 제2 게이트 전극(GE2)은 상기 커패시터(Cst)의 상기 제1 전극(CE1)으로부터 돌출된 형상이다.
상기 구동 트랜지스터(TR2)의 제2 반도체층(AL2), 제2 소오스 전극(SE2), 및 제2 드레인 전극(DE2)은 상기 제1 절연층(11)을 사이에 두고, 상기 제2 게이트 전극(GE2) 상에 배치된다.
상기 제2 소오스 전극(SE2)은 상기 구동라인(KL4)으로부터 분기된다. 상기 제2 소오스 전극(SE2)은 상기 제2 반도체층(AL2)과 적어도 일부가 중첩한다. 도 3b에 도시된 것과 같이 상기 제2 소오스 전극(SE2)의 일부가 상기 제2 반도체층(AL2) 상에 배치되고, 나머지 일부가 상기 제1 절연층(11) 상에 배치될 수 있다.
상기 제2 드레인 전극(DE2)은 상기 제2 소오스 전극(SE2)과 이격되어 배치된다. 상기 제2 드레인 전극(DE2)은 상기 제2 반도체층(AL2)과 적어도 일부가 중첩한다.
상기 제1 절연층(11) 상에 상기 제2 반도체층(AL2), 상기 제2 소오스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 커버하는 제2 절연층(12)이 배치된다.
상기 구동 트랜지스터(TR2)에 전기적으로 연결된 상기 유기발광소자(EL)는 상기 제2 절연층(12) 상에 배치된다. 상기 유기발광소자(EL)는 제1 전극(PE1), 유기발광층(OE), 및 제2 전극(PE2)을 구비하고, 상기 제1 전극(PE1)은 제2 컨택홀(TH2)을 통해 상기 제2 드레인 전극(DE2)에 연결된다.
상기 제1 전극(PE1)은 상기 제2 절연층(12) 상에 배치되고, 상기 제2 절연층(12) 상에 상기 제1 전극(PE1)을 커버하는 제3 절연층(13)이 배치된다. 상기 제3 절연층(13)은 상기 제1 전극(PE1)의 일부를 노출시키는 개구부(OP)를 구비한다. 상기 유기발광층(OE)은 상기 제1 전극(PE1)에 접촉하게 상기 개구부(OP)의 내벽에 구비된다. 상기 제2 전극(PE2)은 상기 유기발광층(OE) 접촉하고, 일부가 상기 제3 절연층(13)의 상면에 배치된다. 한편, 도시되지는 않았으나, 봉지 부재가 상기 제2 전극상에 배치될 수 있다. 상기 봉지부재는 금속기판이거나, 유기막 및 무기막 중 적어도 어느 하나 이상을 포함할 수 있다.
도 3b에 도시된 것과 같이, 상기 기판(10)은 제2 트랜지스터 영역(RTR2)과 발광 영역(REL)을 포함한다. 상기 제2 트랜지스터 영역(RTR2)은 상기 구동 트랜지스터(TR2)가 형성된 영역이고, 상기 발광 영역(REL)은 상기 유기발광소자(EL)가 형성된 영역이다.
상기 제2 트랜지스터 영역(RTR2)에 상기 제1 도전층의 일부인 상기 제2 게이트 전극(GE2)이 배치되고, 상기 제2 트랜지스터 영역(RTR2)에 상기 제2 도전층의 일부인 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)이 배치된다. 상기 제2 트랜지스터 영역(RTR2)에 제2 반도체층(AL2)이 구비된다.
상기 발광 영역(REL)에 상기 제1 전극(PE1), 상기 유기발광층(OE), 및 상기 제2 전극(PE2)이 구비된다.
상기 제1 절연층(11)은 상기 제2 반도체층(AL2)과 상기 제2 게이트 전극(GE2) 사이에 개재된 제3 절연부(11-T")를 포함한다. 상기 제3 절연부(11-T")의 두께(D1")는 상기 제1 절연부(11-T)의 두께(D1)와 동일할 수 있다.
도 4 내지 도 11은 본 발명의 다른 실시예들에 따른 화소의 일부에 대한 단면도이다. 이하, 도 4 내지 도 11을 참조하여 본 발명의 다른 실시예들에 따른 표시장치를 설명한다. 다만, 도 1 내지 도 3b를 참조하여 설명한 구성과 동일한 구성에 대해 동일한 참조번호를 부여하고 상세한 설명은 생략한다.
도 4에 도시된 화소에 있어서, 상기 제1 홈부(CV1)의 너비(W1)는 상기 제1 전극(CE1)의 너비(W2)보다 작다. 상기 너비들(W1, W2)은 상기 데이터 라인이 연장된 제2 방향에서 측정되었다. 도시되지는 않았으나, 제1 방향에서 측정된 상기 제1 홈부(CV1)의 너비(W1) 역시 상기 제1 전극(CE1)의 너비(W2)보다 작다.
상기 제2 전극(CE2)의 적어도 일부가 상기 제1 홈부(CV1)에 구비된다. 상기 제2 전극(CE2)은 상기 제1 전극(CE1)과 동일한 너비(W2)를 가질 수 있다. 상기 제2 전극(CE2)의 중심부가 상기 제1 홈부(CV1)의 바닥부(CV1-BS)에 접촉하고, 상기 제2 전극(CE2)의 외측부가 상기 제1 절연층(11)의 상면에 접촉한다. 다만, 상기 제2 전극(CE2)의 너비는 변형될 수 있다.
이때, 상기 제2 절연부(11-C)는 영역에 따라 다른 두께를 갖는다. 상기 제2 절연부(11-C)는 상기 제1 절연부의 두께(D1)보다 작은 두께(D2)를 갖는 부분(11-C1)과 상기 제1 절연부(11-T)의 두께(D1)와 실질적으로 유사한 두께(D3)를 갖는 부분(11-C2)을 포함한다.
평면상에서 상기 제1 절연부의 두께(D1)보다 작은 두께(D2)를 갖는 부분(이하, 내측부(11-C1))은 상기 제1 절연부의 두께(D1)와 실질적으로 동일한 두께(D3)를 갖는 부분(이하, 외측부(11-C2))에 의해 에워싸일 수 있다.
상기 제2 전극(CE2)의 중심부는 상기 제2 절연부(11-C)의 상기 내측부(11-C1)에 대응하게 배치되고, 상기 제2 전극(CE2)의 외측부는 상기 제2 절연부(11-C)의 상기 외측부(11-C2)에 대응하게 배치된다.
표시장치에서 저항에 따른 전압 감소현상(IR drop)을 줄이기 위해 도전층의 두께를 증가시켜 저항을 감소시킨다. 도전층의 두께가 증가될수록 누설전류도 증가한다. 상기 누설전류는 상기 전극 또는 신호라인의 엣지에서 많이 발생한다.
도 4에 도시된 커패시터(Cst)는 상기 제2 절연부(11-C)의 상기 외측부(11-C2)가 상기 내측부(11-C1)보다 더 큰 두께를 가짐으로써 상기 제1 전극(CE1)의 엣지와 상기 제2 전극(CE2)의 엣지가 더 큰 간격을 유지한다. 따라서, 상기 커패시터(Cst)는 누설전류가 감소한다. 또한, 상기 제1 전극(CE1)의 엣지에서 발생하는 전압 브레이크 다운이 감소된다.
도 5a에 도시된 화소에 있어서, 상기 제2 전극(CE2)의 너비(W3)는 상기 제1 전극(CE1)의 너비(W2)보다 작다. 상기 제1 홈부(CV1)의 너비(W1)는 상기 제1 전극(CE1)의 너비(W2)보다 작다.
상기 제2 전극(CE2)의 적어도 일부가 상기 제1 홈부(CV1)에 구비된다. 상기 제2 전극(CE2)의 일부는 상기 제1 홈부(CV1)의 바닥면(CV1-BS) 전체에 접촉한다.
도 5a에 도시된 것과 같이, 상기 제2 전극(CE2)의 일측면은 상기 제1 절연층(11) 상에 구비되고, 상기 제2 전극(CE2)의 타측면은 상기 제1 홈부(CV1) 상에 구비될 수 있다. 다만, 상기 제2 전극(CE2)의 일측면 역시 상기 제1 홈부(CV1) 상에 구비되도록 변형될 수 있다.
상기 제1 전극(CE1)의 일측 엣지는 상기 제2 전극(CE2)의 일측 엣지와 정렬되지만, 상기 제1 전극(CE1)의 타측 엣지는 상기 제2 전극(CE2)의 타측 엣지와 정렬되지 않는다. 상기 제1 전극(CE1)의 타측 엣지에 전류가 집중되더라도 상기 제2 전극(CE2)의 타측 엣지와 정렬되지 않기 때문에 상기 제1 전극(CE1)의 엣지에서 발생하는 전압 브레이크 다운이 감소된다.
도 5b에 도시된 화소에 있어서, 상기 제2 전극(CE2)의 너비(W3)는 상기 제1 전극(CE1)의 너비(W2)보다 작다. 도 5b에서 상기 제1 홈부(CV1)의 너비(W1)와 상기 제1 전극(CE1)의 너비(W1)는 동일하나, 상기 제1 홈부(CV1)는 상기 제1 전극(CE1)보다 더 큰 너비를 가질 수 있다.
상기 제2 전극(CE2)의 적어도 일부가 상기 제1 홈부(CV1)에 구비된다. 상기 제1 홈부(CV1)의 바닥면(CV1-BS)의 일부에 상기 제2 전극(CE2)의 일부가 배치된다. 상기 제1 홈부(CV1)의 바닥면(CV-BS)의 남은 일부에 상기 제2 절연층(12)의 일부가 배치된다.
도 5b에 도시된 것과 같이, 상기 제2 전극(CE2)의 일측면은 상기 제1 절연층(11) 상에 구비되고, 상기 제2 전극(CE2)의 타측면은 상기 제1 홈부(CV1) 상에 구비된다. 상기 제2 전극(CE2)의 타측면은 상기 제1 홈부(CV1)의 바닥면(CV1-BS)에 접촉하는 제2 절연층(12)의 일부에 접촉한다.
상기 제1 전극(CE1)의 일측 엣지는 상기 제2 절연부(11-C)의 상기 외측부(11-C2)에 대응하게 배치되고, 상기 제1 전극(CE1)의 타측 엣지는 상기 제2 절연부(11-C)의 상기 내측부(11-C1)에 대응하게 배치된다.
상기 제1 전극(CE1)의 타측 엣지에 전류가 집중되더라도 상기 제2 전극(CE2)의 타측 엣지와 정렬되지 않기 때문에 상기 제1 전극(CE1)의 엣지에서 발생하는 전압 브레이크 다운이 감소된다.
도 6에 도시된 화소에 있어서, 상기 스위칭 트랜지스터(TR1)의 상기 제1 게이트 전극(GE1)이 상기 제1 절연층(11)을 사이에 두고 상기 제1 반도체층(AL1), 제1 소오스 전극(SE1), 및 제1 드레인 전극(DE1) 상에 배치된다. 도 3a에 도시된 인버트-스태거 구조(inverted staggered structure)와 달리 본 실시예에서 상기 스위칭 트랜지스터(TR1)는 스태거 구조(staggered structure)를 갖는다.
상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 각각은 상기 기판(10) 상에 서로 이격되어 배치된다. 상기 제1 반도체층(AL1)은 상기 기판(10)의 일면 상에 배치되고, 적어도 일부가 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)에 각각 중첩하게 배치된다. 상기 제1 반도체층(AL1)의 일부가 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 각각의 일면 상에 배치된다.
도 7에 도시된 화소에 있어서, 상기 스위칭 트랜지스터(TR1)는 인버트-코-플랜너 구조(inverted co-planer structure)를 갖는다.
상기 스위칭 트랜지스터(TR1)의 상기 제1 게이트 전극(GE1)이 상기 기판(10) 상에 배치된다. 상기 제1 반도체층(AL1), 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(11)의 일면 상에 배치된다. 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 각각은 상기 제1 절연층(11) 상에 서로 이격되어 배치된다.
상기 제1 반도체층(AL1)은 상기 제1 절연층(11)의 일면 상에 배치되고, 적어도 일부가 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)에 각각 중첩한다. 상기 제1 반도체층(AL1)의 일부가 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 각각의 일면 상에 배치된다.
도 8에 도시된 화소에 있어서, 상기 스위칭 트랜지스터(TR1)는 코-플랜너 구조(co-planer structure)를 갖는다.
상기 스위칭 트랜지스터(TR1)의 상기 제1 반도체층(AL1)은 상기 기판(10)의 일면 상에 배치된다. 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 제1 반도체층(AL1) 상에 서로 이격되어 배치된다. 상기 스위칭 트랜지스터(TR1)의 상기 제1 게이트 전극(GE1)은 상기 제1 절연층(11)을 사이에 두고 상기 제1 반도체층(AL1) 상에 배치된다.
한편, 도 6 내지 도 8에 도시된 화소의 상기 커패시터(Cst)는 도 3a에 도시된 커패시터(Cst)와 그 구조가 동일하다. 즉, 상기 제1 전극(CE1), 상기 제2 전극(CE2), 및 상기 제1 홈부(CV1)의 너비가 동일하다. 그러나, 이에 제한되지 않고 상기 커패시터(Cst)의 구조는 도 4, 도 5a 및 도 5b에 도시된 것과 같이 변형될 수 있다.
또한, 상기 구동 트랜지스터(TR2) 역시 스태거 구조(staggered structure), 인버트-코-플랜너 구조(inverted co-planer structure), 또는 코-플랜너(co-planer structure) 등으로 변형될 수 있다.
도 9에 도시된 화소에 있어서, 보호막(ESL)이 상기 제1 기판(10) 상에 구비된다. 상기 보호막(ESL)은 상기 제1 반도체층(AL1)과 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 사이에 배치된다.
상기 보호막(ESL)은 상기 제1 반도체층(AL1)의 과식각을 방지하는 식각 방지막일 수 있다. 상기 보호막(ESL)은 상기 제1 반도체층(AL1)을 커버하도록 상기 제1 절연층(11) 상에 형성된다. 상기 제1 소오스 전극(SE1)은 상기 보호막(ESL)을 관통하는 제3 컨택홀(TH3)을 통해 상기 제1 반도체층(AL1)에 연결되고, 상기 제1 드레인 전극(DE1)은 상기 보호막(ESL)을 관통하는 제4 컨택홀(TH4)을 통해 상기 제1 반도체층(AL1)에 연결된다.
또한, 상기 제1 홈부(CV1)는 상기 보호막(ESL)을 관통한다. 따라서, 상기 보호막(ESL)을 더 포함하더라도, 일부 영역에서 상기 제1 전극(CE1)과 상기 제2 전극(CE2) 사이의 거리(D2)는 상기 제1 게이트 전극(GE1)과 상기 제1 반도체층(AL1) 사이의 거리(D1)보다 짧다. 즉, 상기 제2 절연부(11-C)의 적어도 일부의 두께(D2)는 상기 제1 절연부(11-T)의 두께(D1)보다 작다.
도 10에 도시된 화소에 있어서, 상기 제2 전극(CE2)은 2층 구조를 갖는다. 상기 제2 전극(CE2)은 상기 제1 반도체층(AL1)과 동일한 물질로 이루어진 제1 전극층(CE2-1) 및 상기 제1 전극층(CE2-1) 상에 배치되며, 상기 제1 소오스 전극(SE1)과 동일한 물질로 이루어진 제2 전극층(CE-2)을 포함한다.
상기 제1 전극층(CE2-1)은 적어도 일부가 상기 제1 홈부(CV1)에 배치되고, 상기 제2 전극층(CE2-2)은 적어도 일부가 상기 제1 홈부(CV1)에 대응하게 배치된다. 제1 전극층(CE2-1)과 상기 제2 전극층(CE2-2)의 너비는 동일할 수 있다.
도 11에 도시된 화소에 있어서, 상기 제1 홈부(CV1)는 상기 제1 전극(CE1)의 적어도 일부를 노출시킨다. 다시 말해 상기 제1 홈부(CV1)는 상기 제1 절연층(11)의 일부를 관통한다.
이때, 상기 보호막(ESL)의 일부는 상기 제1 홈부(CV1)의 내벽(CV1-SS) 및 상기 제1 전극(CE1) 상에 배치된다. 상기 제2 전극(CE2)은 상기 제1 홈부(CV1)에 배치되며, 상기 보호막(ESL) 상에 배치된다. 상기 제1 전극(CE1)과 상기 제2 전극(CE2) 사이에 배치된 상기 보호막(ESL)의 일부는 상기 제2 절연부(11-C)의 기능을 수행한다.
한편, 도 9 내지 도 11에 도시된 커패시터(Cst)는 도 4에 도시된 커패시터(Cst)와 동일한 구조를 갖고 있으나, 이에 한정되지 않고 도 3a, 도 5a 및 도 5b에 도시된 커패시터(Cst)로 변형될 수 있다.
도 12 및 도 13은 본 발명의 또 다른 실시예들에 따른 화소의 일부에 대한 단면도이다. 이하, 도 12 및 13을 참조하여 본 발명의 또 다른 실시예들에 따른 표시장치를 설명한다. 다만, 도 1 내지 도 11를 참조하여 설명한 구성과 동일한 구성에 대해 동일한 참조번호를 부여하고 상세한 설명은 생략한다.
도 12 및 도 13에 도시된 것과 같이, 상기 스위칭 트랜지스터(TR1)의 상기 제1 소오스 전극(SE1)과 상기 제1 드레인 전극(DE1)은 상기 제1 반도체층(AL1)과 다른 층 상에 배치된다.
도 12에 도시된 화소에 있어서, 상기 제1 반도체층(AL1)은 상기 기판(10)의 일면 상에 배치된다. 또한, 상기 기판(10)의 일면 상에 상기 커패시터(Cst)의 제1 전극(CE1)이 배치된다. 상기 기판(10) 상에 상기 제1 반도체층(AL1)과 상기 제1 전극(SE1)을 커버하는 상기 제1 절연층(11)이 구비된다.
여기서, 상기 제1 전극(CE1)은 상기 제1 반도체층(AL1)과 동일한 물질로 구성될 수 있다. 그에 따라, 상기 제1 전극(CE1)은 상기 제1 반도체층(AL1)과 동일공정에서 형성되고, 상기 표시장치의 생산성이 향상된다.
상기 제1 절연층(11)의 일면 상에 상기 제1 게이트 전극(GE1) 및 상기 커패시터(Cst)의 제2 전극(CE2)이 배치된다. 상기 제1 게이트 전극(GE1)은 상기 제1 반도체층(AL1)과 중첩하고, 상기 제2 전극(CE2)은 상기 제1 절연층(11)에 구비된 상기 제1 홈부(CV1) 상에 적어도 일부가 배치된다. 상기 제1 홈부(CV1), 상기 제1 전극(CE1), 및 상기 제2 전극(CE2)의 너비는 서로 동일할 수 있다.
상기 제1 절연층(11) 상에 상기 제1 게이트 전극(GE1) 및 상기 제2 전극(CE2)을 커버하는 제2 절연층(12)이 배치된다.
상기 제2 절연층(12)의 일면 상에 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 서로 이격되어 배치된다. 상기 스위칭 트랜지스터(TR1)의 상기 제1 게이트 전극(GE1)은 상기 제1 절연층(11)을 사이에 두고 상기 제1 반도체층(AL1) 상에 배치된다.
상기 제1 소오스 전극(SE1)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통하는 제5 컨택홀(TH5)을 통해 상기 제1 반도체층(AL1)에 연결되고, 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통하는 제6 컨택홀(TH6)을 통해 상기 제1 반도체층(AL1)에 연결된다.
도 13에 도시된 화소에 있어서, 상기 제1 반도체층(AL1) 및 상기 커패시터(Cst)의 제1 전극(CE1)은 상기 기판(10)의 일면 상에 배치된다. 상기 기판(10) 상에 상기 제1 반도체층(AL1)과 상기 제1 전극(SE1)을 커버하는 상기 제1 절연층(11)이 구비된다.
상기 제1 절연층(11)의 일면 상에 상기 제1 반도체층(AL1)과 중첩하는 상기 제1 게이트 전극(GE1)이 배치된다. 상기 제1 절연층(11)은 제1 홈부(CV1)를 구비한다.
상기 제1 절연층(11) 상에 상기 제1 게이트 전극(GE1)을 커버하는 제2 절연층(12)이 배치된다. 상기 제2 절연층(12)의 일면 상에 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 서로 이격되어 배치된다. 상기 제1 소오스 전극(SE1)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통하는 제5 컨택홀(TH5)을 통해 상기 제1 반도체층(AL1)에 연결되고, 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통하는 제6 컨택홀(TH6)을 통해 상기 제1 반도체층(AL1)에 연결된다.
상기 제1 홈부(CV1)는 상기 제2 절연층(12)을 관통한다. 상기 제2 전극(CE2)의 적어도 일부는 상기 제1 홈부(CV1)에 배치된다. 상기 제1 홈부(CV1), 상기 제1 전극(CE1), 및 상기 제2 전극(CE2)의 너비는 서로 동일할 수 있다.
한편, 도 12 및 도 13은 상기 제1 홈부(CV1)와 상기 제1 전극(CE1)의 너비가 동일한 화소를 예시적으로 도시하고 있다. 그러나 이에 제한되지 않고, 도 4, 도 5a 및 도 5b에 도시된 것과 같이, 제1 홈부(CV1)와 상기 제1 전극(CE1)의 너비는 다를 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 유기발광표시장치의 회로도이고, 도 15는 도 14에 도시된 화소의 평면도이며, 도 16은 도 15에 도시된 화소의 일부에 대한 단면도이다. 이하, 도 14 내지 도 16을 참조하여 본 발명의 또 다른 실시예에 따른 유기발광 표시장치(이하, 표시장치)를 설명한다. 다만, 도 1 내지 도 13를 참조하여 설명한 구성과 동일한 구성에 대해 동일한 참조번호를 부여하고 상세한 설명은 생략한다.
도 14에 도시된 것과 같이, 상기 화소(PX)는 스위칭 트랜지스터(TR1), 구동 트랜지스터(TR2), 커패시터(Cst-1), 및 유기발광소자(EL)를 포함한다. 상기 커패시터(Cst-1)는 병렬로 연결된 제1 서브 커패시터(Cs1) 및 제2 서브 커패시터(Cs2)를 포함한다.
도 15 및 도 16에 도시된 것과 같이, 상기 커패시터(Cst-1)는 상기 제2 전극(CE2)에 마주하는 제3 전극(CE3)을 더 포함한다.
상기 스위칭 트랜지스터(TR1)의 상기 제1 게이트 전극(GE1) 및 상기 커패시터(Cst-1)의 제1 전극(CE1)이 상기 기판(10) 상에 배치된다. 상기 기판(10) 상에 상기 제1 게이트 전극(GE1) 및 상기 제1 전극(CE1)을 커버하는 제1 절연층(11)이 배치된다.
상기 제1 반도체층(AL1), 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 상기 제1 절연층(11)의 일면 상에 배치된다. 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 각각은 상기 제1 절연층(11) 상에 서로 이격되어 배치된다. 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 각각은 적어도 일부가 상기 제1 반도체층(AL1)에 중첩한다.
상기 제1 절연층(11)은 상기 제1 홈부(CV1)를 구비한다. 상기 제2 전극(CE2)의 적어도 일부는 상기 제1 홈부(CV1)에 배치된다. 상기 제1 홈부(CV1)와 상기 제1 전극(CE1)의 너비는 동일하다. 그러나, 이에 한정되지 않고, 도 4에 도시된 것과 같이 상기 제1 홈부(CV1)와 상기 제1 전극(CE1)의 너비는 상이할 수 있다.
상기 제1 절연층(11) 상에 상기 제1 반도체층(AL1), 상기 제1 소오스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제2 전극(CE2)을 커버하는 제2 절연층(12)이 배치된다.
상기 제3 전극(CE3)은 상기 제2 절연층(12)을 사이에 두고 상기 제2 전극(CE2)과 마주한다. 상기 제3 전극(CE3)은 상기 제1 전극(CE1)과 전기적으로 연결된다. 도 12에 도시된 것과 같이, 상기 제7 컨택홀(TH7)을 통해 상기 제3 전극(CE3)이 상기 제1 전극(CE1)에 접속한다. 상기 제7 컨택홀(TH7)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통한다. 상기 제3 전극(CE3)의 너비는 상기 제2 전극(CE2)의 너비와 동일한다. 그러나 이에 한정되지 않는다.
상기 제1 전극(CE1) 및 상기 제2 전극(CE2)은 상기 제1 서브 커패시터(Cs1)의 2개의 전극을 구성하고, 상기 제2 전극(CE2) 및 상기 제3 전극(CE3)은 상기 제2 서브 커패시터(Cs2)의 2개의 전극을 구성한다. 병렬로 연결된 2개의 서브 커패시터(Cs1, Cs2)를 포함하는 상기 커패시터(Cst-1)는 좁은 면적에서 큰 충전용량을 갖는다.
한편, 도 16에서 인버트 스태거 구조(inverted staggered structure)의 스위칭 트랜지스터(TR1)를 예시적으로 도시하였으나, 상기 스위칭 트랜지스터(TR1)는 스태거 구조(staggered structure), 인버트-코-플랜너 구조(inverted co-planer structure), 또는 코-플랜너(co-planer structure) 등으로 변형될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 화소의 일부에 대한 단면도이다. 도 17에 도시된 것과 같이, 상기 제2 절연층(12)은 상기 제2 전극(CE2)과 중첩하는 제2 홈부(CV2)를 포함한다. 상기 제3 전극(CE3)은 적어도 일부는 상기 제2 홈부(CV2)에 배치된다. 그에 따라, 동일한 면적에서 상기 제2 서브 커패시터(Cs2)의 충전용량은 증가한다.
누설전류의 양을 감소시키기 위해 상기 제2 홈부(CV2)의 너비(W4)는 상기 제1 홈부(CV1)의 너비(W1)보다 작은 것이 바람직하다. 또한, 도 17에 도시된 것과 달리, 상기 제1 전극(CE1), 상기 제2 전극(CE2), 및 상기 제3 전극(CE3)의 너비는 서로 다를 수 있다.
한편, 도 17에서 인버트 스태거 구조(inverted staggered structure)의 스위칭 트랜지스터(TR1)를 예시적으로 도시하였으나, 상기 스위칭 트랜지스터(TR1)는 스태거 구조(staggered structure), 인버트-코-플랜너 구조(inverted co-planer structure), 또는 코-플랜너(co-planer structure) 등으로 변형될 수 있다.
도 18 및 도 19는 본 발명의 또 다른 실시예들에 따른 화소의 일부에 대한 단면도이다. 이하, 도 18 및 도 19를 참조하여 본 발명의 또 다른 실시예에 따른 표시장치를 설명한다. 다만, 도 1 내지 도 17을 참조하여 설명한 구성과 동일한 구성에 대해 동일한 참조번호를 부여하고 상세한 설명은 생략한다.
도 18 및 도 19에 도시된 표시장치는 도 12 및 도 13을 참조하여 설명한 것 같이, 상기 스위칭 트랜지스터(TR1)의 상기 제1 소오스 전극(SE1)과 상기 제1 드레인 전극(DE1)은 상기 제1 반도체층(AL1)과 다른 층 상에 배치된다.
도 18 및 도 19에 도시된 것과 같이, 상기 기판(10)의 일면 상에 상기 제1 반도체층(AL1) 및 상기 커패시터(Cst-1)의 제1 전극(CE1)이 배치된다. 상기 기판(10) 상에 상기 제1 반도체층(AL1)과 상기 제1 전극(SE1)을 커버하는 상기 제1 절연층(11)이 구비된다. 상기 제1 전극(CE1)은 상기 제1 반도체층(AL1)과 동일한 물질로 구성될 수 있다.
상기 제1 절연층(11)은 상기 제1 전극(CE1)에 대응하도록 제1 홈부(CV1)를 구비한다. 상기 제1 절연층(11)의 일면 상에 상기 제1 게이트 전극(GE1) 및 상기 제2 전극(CE2)이 배치된다. 상기 제2 전극(CE2)은 적어도 일부가 상기 제1 홈부(CV1)에 배치된다.
상기 제1 절연층(11) 상에 상기 제1 게이트 전극(GE1) 및 상기 제2 전극(CE2)을 커버하는 제2 절연층(12)이 배치된다.
상기 제2 절연층(12)의 일면 상에 상기 제1 소오스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 서로 이격되어 배치된다.
상기 제1 소오스 전극(SE1)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통하는 제5 컨택홀(TH5)을 통해 상기 제1 반도체층(AL1)에 연결되고, 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(11) 및 상기 제2 절연층(12)을 관통하는 제6 컨택홀(TH6)을 통해 상기 제1 반도체층(AL1)에 연결된다.
도 18에 도시된 것과 같이, 상기 제3 전극(CE3)은 상기 제2 절연층(12)을 사이에 두고 상기 제2 전극(CE2)과 마주한다. 상기 제3 전극(CE3)은 상기 제1 전극(CE1)과 전기적으로 연결된다.
상기 제1 전극(CE1) 및 상기 제2 전극(CE2)은 상기 제1 서브 커패시터(Cs1)의 2개의 전극을 구성하고, 상기 제2 전극(CE2) 및 상기 제3 전극(CE3)은 상기 제2 서브 커패시터(Cs2)의 2개의 전극을 구성한다.
도 19에 도시된 것과 같이, 상기 제2 절연층(12)은 상기 제2 전극(CE2)에 중첩하는 상기 제2 홈부(CV2)를 포함한다. 상기 제3 전극(CE3)은 적어도 일부는 상기 제2 홈부(CV2)에 배치된다. 그에 따라, 동일한 면적에서 상기 제2 서브 커패시터(Cs2)의 충전용량은 증가한다.
누설전류의 양을 감소시키기 위해 상기 제2 홈부(CV2)의 너비(W4)는 상기 제1 홈부(CV1)의 너비(W1)보다 작은 것이 바람직하다. 또한, 도 17에 도시된 것과 달리, 상기 제1 전극(CE1), 상기 제2 전극(CE2), 및 상기 제3 전극(CE3)의 너비는 서로 다를 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 화소의 일부에 대한 단면도이다. 이하, 도 20을 참조하여 본 발명의 또 다른 실시예에 따른 표시장치를 설명한다. 다만, 도 1 내지 도 19를 참조하여 설명한 구성과 동일한 구성에 대해 동일한 참조번호를 부여하고 상세한 설명은 생략한다.
도 20에 도시된 표시장치는 도 19에 도시된 화소와 달리 상기 제1 절연층(11)은 상기 제1 홈부(CV1)를 구비하지 않고, 상기 제2 절연층(12)이 상기 제2 홈부(CV2)를 구비한다.
상기 제3 전극(CE3)은 상기 제2 절연층(12)을 사이에 두고 상기 제2 전극(CE2)과 마주하며, 적어도 일부가 상기 제2 홈부(CV2)에 배치된다. 상기 제3 전극(CE3)은 상기 제1 전극(CE1)과 전기적으로 연결된다.
상기 제1 전극(CE1) 및 상기 제2 전극(CE2)은 상기 제1 서브 커패시터(Cs1)의 2개의 전극을 구성하고, 상기 제2 전극(CE2) 및 상기 제3 전극(CE3)은 상기 제2 서브 커패시터(Cs2)의 2개의 전극을 구성한다. 상기 제2 절연층(12)이 상기 제2 홈부(CV2)를 구비함으로써 동일한 면적에서 상기 제2 서브 커패시터(Cs2)의 충전용량은 증가한다.
누설전류의 양을 감소시키기 위해 상기 제2 홈부(CV2)의 너비(W4)는 상기 제2 전극(CE2)의 너비(W2)보다 작은 것이 바람직하다. 또한, 도 17에 도시된 것과 달리, 상기 제1 전극(CE1), 상기 제2 전극(CE2), 및 상기 제3 전극(CE3)의 너비는 서로 다를 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10: 기판 11: 제1 절연층
12: 제2 절연층 13: 제3 절연층
DP: 표시패널 TR1: 스위칭 트랜지스터
TR2: 구동 트랜지스터 Cst, Cst-1: 커패시터
EL: 유기발광소자 RTR1: 제1 트랜지스터 영역
RTR2: 제2 트랜지스터 영역 RCst: 커패시터 영역
REL: 발광 영역

Claims (35)

  1. 적어도 하나의 화소를 구비한 기판; 및
    상기 화소에 구동전압을 제공하는 적어도 하나의 구동 라인을 포함하고,
    상기 화소는
    제1 구조체 및 상기 제1 구조체와 제1 절연층을 사이에 두고 배치된 제2 구조체를 포함하고, 게이트 신호에 응답하여 데이터 신호를 출력하는 스위칭 트랜지스터;
    상기 스위칭 트랜지스터에 연결된 제1 전극 및 상기 제1 전극과 상기 제1 절연층을 사이에 두고 배치되며 상기 구동 라인에 연결된 제2 전극을 포함하는 커패시터;
    상기 제2 전극 및 상기 구동 라인에 연결된 구동 트랜지스터; 및
    상기 구동 트랜지스터에 연결된 유기발광소자를 포함하고,
    적어도 일부의 영역에서 상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리보다 짧고,
    상기 제1 절연층은 평면상에서 상기 제1 전극이 형성된 영역에 대응하게 구비된 제1 홈부를 포함하고,
    상기 제1 홈부의 너비는 상기 제1 전극의 너비보다 작은 것을 특징으로 하는 유기발광 표시장치.
  2. 제1 항에 있어서,
    상기 제1 구조체는 상기 제1 절연층의 하측에 배치되고, 상기 제2 구조체는 상기 제1 절연층의 상측에 배치되며,
    상기 제1 전극은 상기 제1 절연층의 하측에 배치되고, 상기 제2 전극은 상기 제1 절연층의 상측에 배치된 유기발광 표시장치.
  3. 제2 항에 있어서,
    상기 제2 전극은 적어도 일부가 상기 제1 홈부에 배치된 것을 특징으로 하는 유기발광 표시장치.
  4. 삭제
  5. 제3 항에 있어서,
    상기 제2 전극의 너비는 상기 제1 전극의 너비와 동일한 것을 특징으로 하는 유기발광 표시장치.
  6. 제3 항에 있어서,
    상기 제2 구조체 및 상기 제2 전극을 커버하는 제2 절연층을 더 포함하는 것을 특징으로 하는 유기발광 표시장치.
  7. 제6 항에 있어서,
    상기 커패시터는 상기 제2 절연층을 사이에 두고 상기 제2 전극과 마주하며, 상기 제1 전극에 전기적으로 연결된 제3 전극을 더 포함하는 것을 특징으로 하는 유기발광 표시장치.
  8. 제7 항에 있어서,
    상기 제2 절연층은 평면상에서 상기 제2 전극이 형성된 영역에 대응하게 구비된 제2 홈부를 포함하고,
    상기 제3 전극은 적어도 일부가 상기 제2 홈부에 배치된 것을 특징으로 하는 유기발광 표시장치.
  9. 제1 항에 있어서,
    상기 제1 구조체는 게이트 전극이고,
    상기 제2 구조체는 반도체층, 적어도 일부가 상기 반도체층에 중첩하는 소오스 전극, 및 상기 소오스 전극과 이격되어 배치되며 적어도 일부가 상기 반도체층에 중첩하는 드레인 전극을 포함하는 것을 특징으로 하는 유기발광 표시장치.
  10. 제9 항에 있어서,
    상기 제1 구조체는 상기 제1 절연층의 하측에 배치되고, 상기 제2 구조체는 상기 제1 절연층의 상측에 배치되며,
    상기 제1 전극은 상기 제1 절연층의 하측에 배치되고, 상기 제2 전극은 상기 제1 절연층의 상측에 배치되며,
    상기 제1 절연층은 평면상에서 상기 제1 전극이 형성된 영역에 대응하게 구비된 홈부를 포함하는 것을 특징으로 하는 유기발광 표시장치.
  11. 제10 항에 있어서,
    적어도 일부가 상기 제1 절연층 상에 구비된 보호막을 더 포함하고,
    상기 보호막은 반도체층과 상기 소오스 전극 및 상기 드레인 전극 사이에 배치되며,
    상기 소오스 전극 및 상기 드레인 전극 각각은 상기 보호막을 관통하는 컨택홀을 통해서 상기 반도체층에 연결된 것을 특징으로 하는 유기발광 표시장치.
  12. 제11 항에 있어서,
    상기 홈부는 상기 제1 전극의 적어도 일부를 노출시키며,
    상기 보호막은 상기 노출된 제1 전극 상에 배치되고,
    상기 제2 전극은 적어도 일부가 상기 노출된 제1 전극 및 상기 보호막 상에 배치된 것을 특징으로 하는 유기발광 표시장치.
  13. 제11 항에 있어서,
    상기 제2 전극은,
    적어도 일부가 상기 홈부에 접촉하는 제1 전극층; 및
    상기 제1 전극층 상에 배치된 제2 전극층을 포함하는 것을 특징으로 하는 유기발광 표시장치.
  14. 제13 항에 있어서,
    상기 제1 전극층은 상기 반도체층과 동일한 물질로 구성되고, 상기 제2 전극층은 상기 소오스 전극과 동일한 물질로 구성된 것을 특징으로 하는 유기발광 표시장치.
  15. 적어도 하나의 화소를 구비한 기판; 및
    상기 화소에 구동전압을 제공하는 적어도 하나의 구동 라인을 포함하고,
    상기 화소는
    상기 기판의 일면 상에 배치된 반도체층, 상기 반도체층과 제1 절연층을 사이에 두고 중첩하게 배치된 게이트 전극, 상기 반도체층과 연결되며 상기 게이트 전극과 제2 절연층을 사이에 두고 배치된 소오스 전극, 및 상기 반도체층과 연결되며 평면상에서 상기 소오스 전극과 이격되어 배치된 드레인 전극를 포함하고, 게이트 신호에 응답하여 데이터 신호를 출력하는 스위칭 트랜지스터;
    상기 드레인 전극에 연결된 제1 전극 및 상기 제1 전극과 상기 제1 절연층을 사이에 두고 배치되며 상기 구동 라인에 연결된 제2 전극을 포함하는 커패시터;
    상기 커패시터 및 상기 구동 라인에 연결된 구동 트랜지스터; 및
    상기 구동 트랜지스터에 연결된 유기발광소자를 포함하고,
    적어도 일부의 영역에서 상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 반도체층과 상기 게이트 전극 사이의 거리보다 짧고,
    상기 제1 절연층은 평면상에서 상기 제1 전극이 형성된 영역에 대응하게 구비된 홈부를 포함하고, 상기 제2 전극은 적어도 일부가 상기 홈부에 배치되고,
    상기 홈부의 너비는 상기 제1 전극의 너비보다 작은 것을 특징으로 하는 유기발광 표시장치.
  16. 제15 항에 있어서,
    상기 반도체층과 상기 제1 전극은 동일한 물질로 구성되고,
    상기 게이트 전극과 상기 제2 전극은 동일한 물질로 구성된 것을 특징으로 하는 유기발광 표시장치.
  17. 제16 항에 있어서,
    상기 반도체층과 상기 제1 전극은 동일한 평면 상에 배치된 것을 특징으로 하는 유기발광 표시장치.
  18. 제16 항에 있어서,
    상기 제2 절연층은 상기 제2 전극을 커버하는 것을 특징으로 하는 유기발광 표시장치.
  19. 제18 항에 있어서,
    상기 커패시터는 상기 제2 절연층을 사이에 두고 상기 제2 전극과 마주하며, 상기 제1 전극에 전기적으로 연결된 제3 전극을 더 포함하는 것을 특징으로 하는 유기발광 표시장치.
  20. 삭제
  21. 삭제
  22. 제15 항에 있어서,
    상기 제2 전극의 너비는 상기 제1 전극의 너비와 동일한 것을 특징으로 하는 유기발광 표시장치.
  23. 적어도 하나의 화소를 구비한 기판; 및
    상기 화소에 구동전압을 제공하는 적어도 하나의 구동 라인을 포함하고,
    상기 화소는
    상기 기판의 일면 상에 배치된 반도체층, 상기 반도체층과 제1 절연층을 사이에 두고 중첩하게 배치된 게이트 전극, 상기 반도체층과 연결되며 상기 게이트 전극과 제2 절연층을 사이에 두고 배치된 소오스 전극, 및 상기 반도체층과 연결되며 평면상에서 상기 소오스 전극과 이격되어 배치된 드레인 전극를 포함하고, 게이트 신호에 응답하여 데이터 신호를 출력하는 스위칭 트랜지스터;
    상기 드레인 전극에 연결된 제1 전극, 상기 제1 전극과 상기 제1 절연층을 사이에 두고 배치되며 상기 구동 라인에 연결된 제2 전극, 및 상기 제2 절연층을 사이에 두고 상기 제2 전극과 마주하며 상기 제1 전극에 전기적으로 연결된 제3 전극을 포함하는 커패시터;
    상기 커패시터 및 상기 구동 라인에 연결된 구동 트랜지스터; 및
    상기 구동 트랜지스터에 연결된 유기발광소자를 포함하고,
    상기 제2 절연층은 평면상에서 상기 제2 전극이 형성된 영역에 대응하게 구비된 홈부를 포함하고,
    상기 제3 전극은 적어도 일부가 상기 홈부에 배치된 것을 특징으로 하는 유기발광 표시장치.
  24. 제23 항에 있어서,
    상기 홈부의 너비는 상기 제2 전극의 너비보다 작은 것을 특징으로 하는 유기발광 표시장치.
  25. 제24 항에 있어서,
    상기 제3 전극의 너비는 상기 제2 전극의 너비와 동일한 것을 특징으로 하는 유기발광 표시장치.
  26. 제25 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 반도체층과 상기 게이트 전극 사이의 거리와 동일한 것을 특징으로 하는 유기발광 표시장치.
  27. 트랜지스터 영역 및 커패시터 영역을 포함하는 기판;
    상기 기판 상에 순차적으로 적층된 제1 도전층, 제1 절연층 및 제2 도전층; 및
    상기 트랜지스터 영역에 배치된 반도체층을 포함하고,
    상기 제1 절연층은,
    상기 반도체층과 상기 트랜지스터 영역의 제1 도전층 사이에 개재되거나, 상기 반도체층과 상기 트랜지스터 영역의 제2 도전층 사이에 개재된 제1 절연부; 및
    상기 커패시터 영역의 제1 도전층과 상기 커패시터 영역의 제2 도전층 사이에 개재되는 제2 절연부를 포함하고,
    상기 제2 절연부의 적어도 일부의 두께는 상기 제1 절연부의 두께보다 작고,
    평면상에서 상기 제2 절연부는 내측부 및 상기 내측부를 에워싸는 외측부를 포함하고,
    상기 외측부의 두께는 상기 내측부의 두께보다 큰 것을 특징으로 하는 유기발광 표시장치.
  28. 제27 항에 있어서상기 트랜지스터 영역의 제1 도전층과 상기 트랜지스터 영역의 제2 도전층 중 어느 하나는 상기 반도체층에 각각 중첩하는 소오스 전극부 및 드레인 전극부를 포함하고,
    상기 트랜지스터 영역의 제1 도전층과 상기 트랜지스터 영역의 제2 도전층 중 다른 하나는 상기 반도체층에 중첩하는 게이트 전극부를 포함하는 것을 특징으로 하는 유기발광 표시장치.
  29. 삭제
  30. 제27 항에 있어서,
    상기 제2 도전층 상에 적층된 제2 절연층; 및
    상기 제2 절연층의 상기 커패시터 영역 상에 배치되며, 상기 제1 도전층에 전기적으로 연결된 제3 도전층을 더 포함하는 것을 특징으로 하는 유기발광 표시장치.
  31. 트랜지스터 영역 및 커패시터 영역을 포함하는 기판; 및
    상기 기판 상에 순차적으로 적층된 반도체층, 제1 절연층 및 제1 도전층, 제2 절연층 및 제2 도전층을 포함하고,
    상기 제1 절연층은,
    상기 트랜지스터 영역의 반도체층과 상기 트랜지스터 영역의 제1 도전층 사이에 개재된 제1 절연부; 및
    상기 커패시터 영역의 반도체층과 상기 커패시터 영역의 제1 도전층 사이에 개재된 제2 절연부를 포함하고,
    상기 제2 절연부의 적어도 일부의 두께는 상기 제1 절연부의 두께보다 작고,
    평면상에서 상기 제2 절연부는 내측부 및 상기 내측부를 에워싸는 외측부를 포함하고, 상기 외측부의 두께는 상기 내측부의 두께보다 큰 것을 특징으로 하는 유기발광 표시장치.
  32. 삭제
  33. 제31 항에 있어서,
    제1 도전층은,
    상기 트랜지스터 영역의 반도체층에 중첩하는 게이트 전극부; 및
    상기 커패시터 영역의 반도체층에 중첩하는 제1 커패시터 전극부를 포함하는 것을 특징으로 하는 유기발광 표시장치.
  34. 제33 항에 있어서,
    상기 트랜지스터 영역의 제2 도전층은 각각이 상기 반도체층에 연결되며, 서로 이격되어 배치된 소오스 전극부와 드레인 전극부를 포함하는 것을 특징으로 하는 유기발광 표시장치.
  35. 제33 항에 있어서,
    상기 제2 도전층은 상기 커패시터 영역의 반도체층에 연결되며, 상기 제1 커패시터 전극부와 마주하는 제2 커패시터 전극부를 포함하는 것을 특징으로 하는 유기발광 표시장치.
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