KR102012120B1 - Soft processor based image signal source and image signal processing method - Google Patents

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Abstract

소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법이 개시된다. 소프트 프로세서 기반의 이미지 신호 소스는 이미지 신호를 출력하고 상위 컴퓨터와 통신하는 프로그램 가능 논리 장치, 프로그램을 업그레이드하기 위해 프로그램 가능 논리 장치와 통신하고 업그레이드 프로그램을 상기 프로그램 가능 논리 장치로 전송하는 복합 프로그램 가능 로직 모듈 및 상기 프로그램 가능 논리 장치에 의해 출력되는 이미지 파일에 대해 여러 가지 이미지 출력 인터페이스 타입들을 제공하는 출력 인터페이스를 포함하며, 상기 프로그램 가능 논리 장치는 제1 소프트 프로세서, 프로토콜 스택 및 마스터 제어 블록을 포함한다. 이미지 신호 소스는 단일 FPGA 모드를 채택하고, 이에 소프트 프로세서가 내장되어 이미지 신호 처리 기능을 수행하고, CPLD가 채택되어 이미지 신호 소스의 업그레이드 프로그램 관리 및 FPGA의 로딩 개시 기능을 수행하며, 상기 이미지 신호 소스는 간단한 시스템 아키텍처, 저 비용, 높은 원격 시스템 업그레이드 속도, 온라인 및 오프라인 이미지 출력 모드들의 높은 전송 효율 및 높은 이미지 스위칭 속도의 이점들을 제공한다.A soft processor based image signal source and image signal processing method are disclosed. The soft processor based image signal source is a programmable logic device that outputs an image signal and communicates with a host computer, a complex programmable logic that communicates with the programmable logic device to upgrade the program and sends the upgrade program to the programmable logic device. A module and an output interface providing various image output interface types for an image file output by the programmable logic device, wherein the programmable logic device includes a first soft processor, a protocol stack, and a master control block. . The image signal source adopts a single FPGA mode, and a soft processor is built in to perform the image signal processing function, and CPLD is adopted to perform upgrade program management of the image signal source and start loading of the FPGA, and the image signal source It offers the advantages of simple system architecture, low cost, high remote system upgrade rate, high transmission efficiency of online and offline image output modes and high image switching speed.

Description

소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법Soft processor based image signal source and image signal processing method

본 발명은 이미지 신호 소스 분야에 관한 것으로, 더 상세하게는 소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of image signal sources, and more particularly, to a soft processor based image signal source and an image signal processing method.

현재의 이미지 신호 소스는 하드 프로세서(ARM)를 기반으로 하며 하드 프로세서와 프로그램 가능 논리 장치(FPGA) 간의 협동으로 구현된다. ARM을 기반으로 하는 이미지 신호 소스는 다음과 같은 결함들을 가진다.Current image signal sources are based on hard processors (ARMs) and are implemented in collaboration between hard processors and programmable logic devices (FPGAs). An ARM based image signal source has the following defects.

1) 파워 온(power-on) 후에 첫 이미지를 출력하는 시간이 길다. ARM에 의해 확립된 신호 소스 이미지 데이터는 ARM 주변에 위치한 플래시에 저장되므로, 파워가 턴 온된 후, 우선 ARM이 시작되고, 그 다음 이미지 데이터가 상기 플래시에서 독출되어 ARM의 DDR로 전송되고, 그 다음 ARM의 DDR에서 독출된 데이터가 상호접속 버스를 통해 FPGA의 DDR로 전송된다. 마지막으로, FPGA의 제어 논리 블록들은 FPGA의 DDR에서 이미지 데이터를 독출하고 이미지 데이터는 이미지 출력 인터페이스로 출력된다. 그 전체 프로세스가 복잡하여 파워가 처음으로 턴 온 되었을 때 첫 이미지를 출력하는 시간이 길어지게 된다.1) It takes a long time to output the first image after power-on. Since signal source image data established by ARM is stored in a flash located around the ARM, after power is turned on, first the ARM is started, then the image data is read from the flash and transferred to the DDR of the ARM, and then Data read from ARM's DDR is transferred over the interconnect bus to DDR in the FPGA. Finally, the control logic blocks of the FPGA read the image data from the FPGA's DDR and the image data is output to the image output interface. The entire process is complicated, resulting in a longer output time for the first image when power is first turned on.

2) 이미지 데이터를 전송하는 효율이 낮다. 이미지 신호가 온라인 또는 오프라인으로 출력되더라도, 이미지 신호는 우선 ARM에 의해 처리된 다음 상호접속 버스를 통해 FPGA로 전송되고, 최종적으로 이미지 신호의 출력 타입을 기반으로 FPGA에 의해 처리된 후 여러 가지 인터페이스들에서 출력된다. 그 전체 프로세스가 번거로워, 이미지 신호를 전송하는 효율을 떨어뜨린다.2) The efficiency of transmitting image data is low. Although the image signal is output online or offline, the image signal is first processed by the ARM and then transmitted to the FPGA via the interconnect bus, and finally processed by the FPGA based on the output type of the image signal and then the various interfaces. Is output from The whole process is cumbersome, reducing the efficiency of transmitting image signals.

3) 아키텍처가 복잡하고 비용이 높다. ARM에 의해 확립되는 이미지 신호 소스는 FPGA와 함께 ARM에 의해 구현되므로, 하드웨어 아키텍처와 소프트웨어 아키텍처가 복잡해져, 하드웨어와 소프트웨어의 개발 및 유지 비용이 증가하게 된다.3) The architecture is complex and expensive. Since the image signal source established by ARM is implemented by ARM along with the FPGA, the hardware and software architectures become complex, increasing the cost of developing and maintaining hardware and software.

4) 시스템의 원격 업그레이드 속도가 느리다. ARM에 의해 확립되는 이미지 신호 소스의 외부 원격 연결은 주로 ARM의 이더넷 기능을 기반으로 한다. 특히, FPGA 프로그램의 원격 업그레이드 과정에서 프로그램 파일은 우선 이더넷을 통해 ARM으로 전송된 다음 ARM에 의해 직렬 버스를 거쳐 FPGA의 FLASH에 기록된다. 전체 업그레이드 과정을 위한 시간이 상대적으로 길다.4) The system's remote upgrade is slow. The external remote connection of the image signal source established by ARM is primarily based on ARM's Ethernet capabilities. In particular, during a remote upgrade of an FPGA program, the program file is first sent to the ARM over Ethernet and then written to the FLASH on the FPGA via the serial bus by ARM. The time for the entire upgrade process is relatively long.

상술한 문제점들을 고려하여, 본 발명은 간단한 구조, 저비용 및 고효율로 이미지 신호를 출력하는 소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법을 제공하는 것을 일 목적으로 한다.In view of the above problems, an object of the present invention is to provide a soft processor-based image signal source and an image signal processing method for outputting an image signal with a simple structure, low cost and high efficiency.

본 발명의 기술 솔루션은 다음과 같다.The technical solution of the present invention is as follows.

소프트 프로세서 기반의 이미지 신호 소스는 출력 인터페이스, 제1 소프트 프로세서, 프로토콜 스택 및 마스터 제어 블록을 포함한다. 제1 소프트 프로세서, 프로토콜 스택 및 마스터 제어 블록은 하나의 프로그램 가능 논리 장치에 배치된다.The soft processor based image signal source includes an output interface, a first soft processor, a protocol stack, and a master control block. The first soft processor, protocol stack, and master control block are located in one programmable logic device.

프로그램 가능 논리 장치는 상위 컴퓨터의 구성 정보에 따라 이미지 파일을 이미지 신호로 변환하고 이미지 신호를 출력하도록 구성된다.The programmable logic device is configured to convert an image file into an image signal and output an image signal in accordance with configuration information of the host computer.

프로토콜 스택은 상위 컴퓨터에 의해 전송된 구성 정보와 이미지 파일을 수신하도록 구성된다.The protocol stack is configured to receive configuration information and image files sent by the host computer.

제1 소프트 프로세서는 구성 정보에 따라 마스터 제어 블록을 구성하도록 구성된다.The first soft processor is configured to configure the master control block according to the configuration information.

마스터 제어 블록은 제1 소프트 프로세서의 구성 명령에 따라 이미지 파일을 처리하고 출력 인터페이스로 이미지 신호를 출력하도록 구성된다.The master control block is configured to process the image file and output the image signal to the output interface according to the configuration command of the first soft processor.

바람직하게는, 상기 기술 솔루션은 이더넷 트랜시버 모듈 및 외부 데이터 스토리지 모듈을 더 포함한다.Advantageously, said technical solution further comprises an Ethernet transceiver module and an external data storage module.

이더넷 트랜시버 모듈은 프로그램 논리 장치를 상위 컴퓨터와 통신하게 하도록 구성된다.The Ethernet transceiver module is configured to allow the program logic device to communicate with the host computer.

외부 데이터 스토리지 모듈은 구성 정보 및 이미지 파일을 저장하도록 구성된다.The external data storage module is configured to store configuration information and image files.

바람직하게는, 상기 기술 솔루션은 복합 프로그램 가능 논리 모듈 및 비휘발성 스토리지 모듈을 더 포함한다.Advantageously, said technical solution further comprises a complex programmable logic module and a nonvolatile storage module.

상기 기술 솔루션에 있어서, 프로토콜 스택은 상위 컴퓨터에 의해 전송된 프로그램 파일과 프로그램 구성 또는 업그레이드 명령을 더 수신하도록 구성된다.In the above technical solution, the protocol stack is configured to further receive a program file and a program configuration or upgrade command sent by the host computer.

복합 프로그램 가능 논리 모듈은 프로그램 가능 논리 장치의 프로그램 구성또는 업그레이드를 실행하도록 구성된다.The complex programmable logic module is configured to execute program configuration or upgrade of the programmable logic device.

비휘발성 스토리지 모듈은 프로그램 가능 논리 장치의 프로그램 구성 또는 업그레이드를 실행하는 프로그램 파일을 저장하도록 구성된다.The nonvolatile storage module is configured to store a program file that executes a program configuration or upgrade of the programmable logical device.

또한, 본 발명은 소프트 프로세서를 기반으로 이미지 신호를 처리하는 방법을 제공하며, 상기 방법은,In addition, the present invention provides a method for processing an image signal based on a soft processor, the method,

1) 프로토콜 스택이 상위 컴퓨터에 의해 전송된 구성 정보 및 이미지 파일들을 수신하는 단계;1) the protocol stack receiving configuration information and image files sent by the host computer;

2) 소프트 프로세서가 구성 정보에 따라 마스터 제어 블록을 구성하는 단계;2) the soft processor constructing the master control block according to the configuration information;

3) 마스터 제어 블록이 이미지 신호를 생성하기 위해 소프트 프로세서의 구성 명령에 따라 이미지 파일들을 처리하는 단계를 포함한다.3) the master control block processing the image files in accordance with a configuration instruction of the soft processor to generate an image signal.

바람직하게는, 상기 기술 솔루션은 제1 소프트 프로세서의 구성 명령에 따라 출력 인터페이스의 인터페이스 타입에 관한 구성을 완료하는 단계를 더 포함한다.Advantageously, the technical solution further comprises completing a configuration relating to an interface type of an output interface according to a configuration command of the first soft processor.

바람직하게는, 상기 기술 솔루션은 프로그램 구성 또는 업그레이드 방법을 더 포함하며, 상기 프로그램 구성 또는 업그레이드 방법은,Preferably, the technical solution further comprises a program configuration or upgrade method, the program configuration or upgrade method,

s1) 프로토콜 스택이 상부 컴퓨터에 의해 전송된 프로그램 구성 또는 업그레이드 명령을 수신하는 단계;s1) the protocol stack receiving a program configuration or upgrade command sent by the upper computer;

s2) 제1 소프트 프로세서가 프로그램 구성 또는 업그레이드 명령에 따라 복합 프로그램 가능 논리 모듈로 제어 명령을 전송하는 단계;s2) the first soft processor sending a control command to the complex programmable logic module according to the program configuration or upgrade command;

s3) 프로토콜 스택이 상부 컴퓨터에 의해 전송된 프로그램 파일을 수신하고 상기 프로그램 파일을 캐시에 저장하는 단계;s3) the protocol stack receiving a program file sent by the upper computer and storing the program file in a cache;

s4) 복합 프로그램 가능 논리 모듈이 제어 명령에 따라 캐시에 저장된 프로그램 파일을 독출하여 프로그램 가능 논리 장치의 프로그램 구성 또는 업그레이드를 완료하는 단계를 포함한다.s4) the complex programmable logic module reads the program file stored in the cache according to the control command to complete the program configuration or upgrade of the programmable logic device.

이미지 신호 소스는 단일 FPGA 모드를 채택하고, 이에 소프트 프로세서가 내장되어 이미지 신호 처리 기능을 수행하고, CPLD가 채택되어 이미지 신호 소스의 업그레이드 프로그램 관리 및 FPGA의 로딩 개시 기능을 수행함으로써, ARM 아키텍처가 생략되고 ARM 아키텍처를 기반으로 한 신호 소스의 복잡한 데이터 처리가 감소되며, 따라서 시스템의 원격 업데이트 속도가 빠르고, 이미지를 출력하는 온라인 또는 오프라인 전송 효율이 높고 이미지 스위칭 속도가 빠르다. 또한, 소프트 프로세서를 기반으로 하는 신호 소스의 시스템 아키텍처가 간단하고, 하드웨어 비용이 낮고 소프트웨어 개발 및 유지 비용이 낮다.The image signal source adopts a single FPGA mode, a soft processor is built in to perform the image signal processing functions, and CPLD is adopted to perform upgrade program management of the image signal source and to initiate loading of the FPGA, eliminating the ARM architecture. This reduces the complexity of processing data from signal sources based on the ARM architecture, resulting in a faster remote update of the system, higher online or offline transfer of image output, and faster image switching. In addition, the system architecture of signal sources based on soft processors is simple, low hardware costs, and low software development and maintenance costs.

도 1은 본 발명의 회로도이다.
도 2는 본 발명에 따라 원격 업그레이드를 개시하는 흐름도이다.
도 3은 본 발명에 따라 이미지 신호를 온라인 출력하는 흐름도이다.
도 4는 본 발명에 따라 이미지 신호를 오프라인 출력하는 흐름도이다.1 is a circuit diagram of the present invention.
2 is a flowchart of initiating a remote upgrade in accordance with the present invention.
3 is a flowchart for outputting an image signal online according to the present invention.
4 is a flowchart for outputting an image signal offline according to the present invention.

이하, 본 발명을 더욱 명확히 하기 위해, 첨부 도면들을 참조하여 본 발명의 실시예들을 더욱 상세히 설명할 것이나, 본 발명은 이들에 한정되는 것이 아니다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings in order to clarify the present invention, but the present invention is not limited thereto.

이러한 실시예에 있어서, 프로그램 가능 논리 장치(3)는 FPGA을 기반으로 구현된다. 복합 프로그램 가능 논리 모듈(5)은 CPLD을 기반으로 구현된다. 임베디드 스토리지 제어 블록은 eMMC 메모리(eMMC 플래시 임베디드 메모리)를 기반으로 구현된다. 비휘발성 스토리지 모듈(6)은 낸드 플래시(낸드 플래시 메모리)를 기반으로 구현된다.In this embodiment, the programmable logic device 3 is implemented based on an FPGA. The complex programmable logic module 5 is implemented based on CPLD. Embedded storage control blocks are implemented based on eMMC memory (eMMC flash embedded memory). The nonvolatile storage module 6 is implemented based on NAND flash (NAND flash memory).

도 1에 도시된 바와 같이, 본 발명에 따른 소프트 프로세서 기반의 이미지 신호 소스는 이더넷 트랜시버 모듈(2), 프로그램 가능 논리 장치(3), 외부 데이터 스토리지 모듈(4), 복합 프로그램 가능 논리 모듈(5), 낸드 스토리지 모듈(6) 및 출력 인터페이스(7)를 포함한다. 이들 사이의 접속은 다음과 같다. 이더넷 트랜시버 모듈(2)의 입력 제어 단은 상위 컴퓨터(1)에 접속된다. 이더넷 트랜시버 모듈 (2)의 출력 제어 단은 프로그램 가능 논리 장치(3)의 입력 제어 단에 접속된다. 프로그램 가능 논리 장치(3)의 데이터 제어 단은 외부 데이터 스토리지 모듈(4)의 입력 단에 접속된다. 프로그램 가능 논리 장치(3)의 이미지 출력 단은 출력 인터페이스(7)의 입력 단에 접속된다. 프로그램 가능 논리 장치(3)의 인터페이스 제어 단은 복합 프로그램 가능 논리 모듈(5)의 입력 단에 접속된다. 프로그램 가능 논리 장치(3)의 구성 입력 단은 복합 프로그램 가능 논리 모듈(5)의 데이터 출력 단에 접속된다. 복합 프로그램 가능 논리 모듈(5)의 데이터 제어 단은 낸드 스토리지 모듈(6)의 입력 단에 접속된다.As shown in Fig. 1, the soft processor-based image signal source according to the present invention is an Ethernet transceiver module 2, a programmable logic device 3, an external data storage module 4, a complex programmable logic module 5 ), A NAND storage module 6 and an output interface 7. The connection between them is as follows. The input control stage of the Ethernet transceiver module 2 is connected to the host computer 1. The output control stage of the Ethernet transceiver module 2 is connected to the input control stage of the programmable logic unit 3. The data control stage of the programmable logic device 3 is connected to the input stage of the external data storage module 4. The image output end of the programmable logic device 3 is connected to the input end of the output interface 7. The interface control stage of the programmable logic unit 3 is connected to the input stage of the complex programmable logic module 5. The configuration input of the programmable logic device 3 is connected to the data output of the complex programmable logic module 5. The data control stage of the complex programmable logic module 5 is connected to the input stage of the NAND storage module 6.

상기 솔루션에 있어서, 프로그램 가능 논리 장치(3)는 제1 소프트 프로세서(31), 프로토콜 스택(32), 마스터 제어 블록(33), eMMC 스토리지 제어 블록(34), DDR(DDR SDRAM, Double Data Rate SDRAM) 캐시 제어 블록(35) 및 이미지 출력 제어 블록(36)을 포함한다. 프로토콜 스택(32)의 입력 단은 상위 컴퓨터(1)에 접속된다. 프로토콜 스택(32)의 명령 출력 단은 제1 소프트 프로세서(31)의 입력 단에 접속된다. 프로토콜 스택(32)의 출력 제어 단은 마스터 제어 블록(33)의 입력 제어 단에 접속된다. 제1 소프트 프로세서(31)의 제어 단은 마스터 제어 블록(33)의 명령 제어 단에 접속된다. 마스터 제어 블록(33)의 데이터 스토리지 제어 단은 eMMC 스토리지 제어 블록(34)의 입력 단에 접속된다. 마스터 제어 블록(33)의 데이터 캐시 제어 단은 DDR 캐시 제어 블록(35)의 입력 단에 접속된다. 마스터 제어 블록(33)의 출력 단은 이미지 출력 제어 블록(36)의 입력 단에 접속된다. 이미지 출력 제어 블록(36)의 출력 단은 출력 인터페이스(7)의 입력 단에 접속된다.In the above solution, the programmable logic device 3 comprises a first soft processor 31, a protocol stack 32, a master control block 33, an eMMC storage control block 34, DDR (DDR SDRAM, Double Data Rate). SDRAM) cache control block 35 and image output control block 36. The input end of the protocol stack 32 is connected to the host computer 1. The command output stage of the protocol stack 32 is connected to the input stage of the first soft processor 31. The output control stage of the protocol stack 32 is connected to the input control stage of the master control block 33. The control stage of the first soft processor 31 is connected to the command control stage of the master control block 33. The data storage control stage of the master control block 33 is connected to the input terminal of the eMMC storage control block 34. The data cache control stage of the master control block 33 is connected to the input stage of the DDR cache control block 35. The output end of the master control block 33 is connected to the input end of the image output control block 36. The output end of the image output control block 36 is connected to the input end of the output interface 7.

상기 기술 솔루션에 있어서, 프로그램 가능 논리 장치(3)는 마스터 외부 스토리지 인터페이스 제어 블록(37) 및 구성 모듈(38)을 더 포함한다. 마스터 제어 블록(33)의 인터페이스 제어 단은 마스터 외부 스토리지 인터페이스 제어 블록(37)의 입력 단에 접속된다. 마스터 외부 스토리지 인터페이스 제어 블록(37)의 출력 단은 복합 프로그램 가능 논리 모듈(5)의 입력 단에 접속된다. 구성 모듈(38)의 입력 단은 복합 프로그램 가능 논리 모듈(35)의 데이터 출력 단에 접속된다.In the above technical solution, the programmable logic device 3 further comprises a master external storage interface control block 37 and a configuration module 38. The interface control end of the master control block 33 is connected to the input end of the master external storage interface control block 37. The output end of the master external storage interface control block 37 is connected to the input end of the complex programmable logic module 5. The input end of the configuration module 38 is connected to the data output end of the complex programmable logic module 35.

상기 기술 솔루션에 있어서, 외부 데이터 스토리지 모듈(4)은 eMMC 외부 스토리지 모듈(41) 및 DDR 외부 캐시 모듈(42)을 포함한다. eMMC 외부 스토리지 모듈(41)의 입력 단은 eMMC 스토리지 제어 블록(34)의 출력 단에 접속된다. DDR 외부 캐시 모듈(42)의 입력 단은 DDR 캐시 제어 블록(35)의 출력 단에 접속된다.In the above technical solution, the external data storage module 4 comprises an eMMC external storage module 41 and a DDR external cache module 42. The input end of the eMMC external storage module 41 is connected to the output end of the eMMC storage control block 34. The input end of the DDR external cache module 42 is connected to the output end of the DDR cache control block 35.

상기 기술 솔루션에 있어서, 출력 인터페이스(7)는 제1 출력 인터페이스(71), 제2 출력 인터페이스(72), 제3 출력 인터페이스(73) 및 제4 출력 인터페이스(74)를 포함한다. 제1 출력 인터페이스(71), 제2 출력 인터페이스(72), 제3 출력 인터페이스(73) 및 제4 출력 인터페이스(74)의 입력 단들은 각각 이미지 출력 제어 블록(36)의 4개의 출력 단에 접속된다.In the above technical solution, the output interface 7 comprises a first output interface 71, a second output interface 72, a third output interface 73 and a fourth output interface 74. Input terminals of the first output interface 71, the second output interface 72, the third output interface 73 and the fourth output interface 74 are connected to four output terminals of the image output control block 36, respectively. do.

상기 기술 솔루션에 있어서, 복합 프로그램 가능 논리 모듈(5)은 슬레이브 외부 스토리지 인터페이스 제어 블록(51), 제2 소프트 프로세서(52), 낸드 스토리지 제어 블록(53) 및 로딩 모듈(54)을 포함한다. 슬레이브 외부 스토리지 인터페이스 제어 블록(51)의 입력 단은 프로그램 가능 논리 장치(3)의 인터페이스 제어 단에 접속된다. 슬레이브 외부 스토리지 인터페이스 제어 블록(51)의 명령 출력 단은 제2 소프트 프로세서(52)의 입력 단에 접속된다. 슬레이브 외부 스토리지 인터페이스 제어 블록(51)의 데이터 출력 단은 낸드 스토리지 제어 블록(53)의 데이터 입력 단에 접속된다. 제2 소프트 프로세서(52)의 제어 단은 낸드 스토리지 제어 블록(53)의 명령 제어 단에 접속된다. 낸드 스토리지 제어 블록(53)의 데이터 제어 단은 낸드 스토리지 모듈(6)의 입력 단에 접속된다. 낸드 스토리지 블록(53)의 데이터 출력 단은 로딩 모듈(54)의 입력 단에 접속된다. 로딩 모듈(54)의 출력 단은 프로그램 가능 논리 장치(3)의 구성 입력 단에 접속된다.In the above technical solution, the complex programmable logic module 5 comprises a slave external storage interface control block 51, a second soft processor 52, a NAND storage control block 53 and a loading module 54. The input end of the slave external storage interface control block 51 is connected to the interface control end of the programmable logic device 3. The command output stage of the slave external storage interface control block 51 is connected to the input stage of the second soft processor 52. The data output end of the slave external storage interface control block 51 is connected to the data input end of the NAND storage control block 53. The control stage of the second soft processor 52 is connected to the command control stage of the NAND storage control block 53. The data control stage of the NAND storage control block 53 is connected to the input terminal of the NAND storage module 6. The data output stage of the NAND storage block 53 is connected to the input stage of the loading module 54. The output end of the loading module 54 is connected to the configuration input end of the programmable logic device 3.

상기 기술 솔루션에 있어서, 각각의 제어 논리 모듈의 기능은 다음과 같다.In the above technical solution, the function of each control logic module is as follows.

상위 컴퓨터(PC)(1)는 인간-컴퓨터 상호작용, 신호 소스 이미지 출력 파라미터들의 편집, 이미지 출력 제어 및 원격 업그레이드에 사용된다.Upper computer (PC) 1 is used for human-computer interaction, editing of signal source image output parameters, image output control and remote upgrade.

이더넷 트랜시버 모듈(2)은 상위 컴퓨터로부터 데이터를 수신하여 이를 프로그램 가능 논리 장치로 전송하고, 프로그램 가능 논리 장치로부터 데이터를 수신하여 이를 상위 컴퓨터로 전송하도록 구성된다.The Ethernet transceiver module 2 is configured to receive data from a higher level computer and transmit it to a programmable logic device, and receive data from the programmable logic device and transmit it to a higher level computer.

프로그램 가능 논리 장치(FPGA)(3)는 전체 시스템의 핵심 구성요소이다. 이미지 신호를 출력하고 상위 컴퓨터와 통신하기 위해 프로그램 가능 논리 장치(3)에는 소프트 프로세서들(nios ii A)과 자체 정의된 기능 모듈들이 통합된다.Programmable Logic Unit (FPGA) 3 is a key component of the overall system. The programmable logic device 3 incorporates soft processors nios ii A and self-defined functional modules for outputting an image signal and communicating with the host computer.

제1 소프트 프로세서(nios ii A)(31)는 태스크 스케줄링, 파일 시스템 관리, 제어 명령의 분석 및 분배, 및 프로그램 가능 논리 장치의 각 제어 블록에 대한 작업 흐름 제어를 담당한다.The first soft processor (nios ii A) 31 is responsible for task scheduling, file system management, analysis and distribution of control instructions, and workflow control for each control block of the programmable logic device.

프로토콜 스택(32)은 이더넷 전송 프로토콜 계층에 위치하며, 이더넷에 의해 전송된 데이터를 분석하고, 명령 데이터를 nios ii A로 전송하고 이미지 파일을 마스터 제어 블록에 전송하도록 구성된다.The protocol stack 32 is located at the Ethernet transport protocol layer and is configured to analyze data sent by Ethernet, send command data to nios ii A and send image files to the master control block.

마스터 제어 블록(33)은 주로 대용량 데이터를 전송하고 버스의 스위칭 및 멀티플렉싱을 수행한다. 특히 이는 제1 소프트 프로세서의 제어 명령에 따라 이미지 파일을 처리하고 이미지 파일을 출력 인터페이스로 출력하는데 사용된다.The master control block 33 mainly transmits large data and performs switching and multiplexing of the buses. In particular, it is used to process the image file and output the image file to the output interface according to the control command of the first soft processor.

eMMC 스토리지 제어 블록(34)은 주로 마스터 제어 블록과의 데이터 상호작용(data interaction)을 수행하고, eMMC 외부 스토리지 모듈을 독출 및 기록하는데 사용된다.The eMMC storage control block 34 is primarily used to perform data interaction with the master control block and to read and write the eMMC external storage module.

eMMC 외부 스토리지 모듈(41)은 주로 구성 정보 및 이미지 파일을 저장하도록 구성된 외부 스토리지 유닛이다.The eMMC external storage module 41 is primarily an external storage unit configured to store configuration information and image files.

DDR 캐시 제어 블록(35)은 마스터 제어 블록과의 데이터 상호작용을 수행하고, DDR 외부 캐시 모듈을 독출 및 기록한다.The DDR cache control block 35 performs data interaction with the master control block, and reads and writes the DDR external cache module.

DDR 외부 캐시 모듈(42)은 외부 데이터 캐시 유닛이며, 처리될 데이터를 임시 저장하도록 구성된다.The DDR external cache module 42 is an external data cache unit and is configured to temporarily store data to be processed.

이미지 출력 제어 블록(36)은 주로 마스터 제어 블록과의 데이터 상호작용을 수행하고, 상이한 외부 출력 인터페이스에 따라 상이한 타입의 출력 인터페이스를 설정하고 이미지 파일을 출력한다.The image output control block 36 mainly performs data interaction with the master control block, sets different types of output interfaces according to different external output interfaces, and outputs image files.

마스터 외부 스토리지 인터페이스 제어 블록(37)은 주로 마스터 제어 블록과의 데이터 상호작용을 수행하고 외부 버스를 제어하여 CPLD와의 데이터 전송을 수행한다.The master external storage interface control block 37 mainly performs data interaction with the master control block and controls the external bus to perform data transmission with the CPLD.

구성 모듈(38)은 복합 프로그램 가능 모듈에 의해 전송된 업그레이드 프로그램에 따라 프로그램 가능 논리 장치의 프로그램 구성을 수행함으로써 프로그램 가능 논리 장치를 시작하도록 구성되며, 이는 프로그램 가능 논리 장치의 하드웨어 논리 구성에 속한다. 우선, 프로그래밍 가능 논리 장치는 구성 모듈에 의해 구성되어, 초기화 상태(initialization state)로 들어갈 수 있다. 그 다음, 이는 사용자 조작이 수행될 수 있도록 사용자 상태(user status)로 들어갈 수 있다.The configuration module 38 is configured to start the programmable logic device by performing program configuration of the programmable logic device according to the upgrade program sent by the complex programmable module, which belongs to the hardware logic configuration of the programmable logic device. First, the programmable logic device may be configured by a configuration module to enter an initialization state. This may then enter user status so that user operations can be performed.

제1 출력 인터페이스(71)는 주로 LVDS 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 1링크/2링크/4링크/8링크의 LVDS 인터페이스 타입을 지원한다.The first output interface 71 is mainly configured to provide an image output interface in the form of an LVDS interface, which supports an LVDS interface type of 1 link / 2 links / 4 links / 8 links.

제2 출력 인터페이스(72)는 주로 MIPI 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 4레인/8레인의 MIP DSI 인터페이스 타입을 지원한다.The second output interface 72 is mainly configured to provide an image output interface in the form of a MIPI interface, which supports a 4-lane / 8 lane MIP DSI interface type.

제3 출력 인터페이스(73)는 주로 DP 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 4레인/8레인의 DP1.2 인터페이스 타입을 지원한다.The third output interface 73 is mainly configured to provide an image output interface in the form of a DP interface, which supports a DP1.2 interface type of 4 lanes / 8 lanes.

제4 출력 인터페이스(74)는 주로 V-BY-ONE 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 8레인/16레인의 V-BY-ONE 인터페이스 타입을 지원한다.The fourth output interface 74 is mainly configured to provide an image output interface in the form of a V-BY-ONE interface, and the interface supports a V-BY-ONE interface type of 8 lanes / 16 lanes.

복합 프로그램 가능 논리 모듈(CPLD)(5)는 외부에 프로그램 가능 논리 장치(3)의 프로그램 파일을 저장하는 메모리가 장착되고, 프로그램 가능 논리 장치(3)와 통신하여 프로그램 업그레이드를 완료하고, 프로그램 가능한 논리 장치의 프로그램 구성을 수행하여 프로그램 가능 논리 장치의 시작을 완료한다.The compound programmable logic module (CPLD) 5 is equipped with a memory for storing a program file of the programmable logic device 3 externally, communicates with the programmable logic device 3 to complete a program upgrade, and is programmable Perform the program configuration of the logic device to complete the start of the programmable logic device.

슬레이브 외부 스토리지 인터페이스 제어 블록(51)은 프로그램 가능 논리 장치와 버스 상호작용(bus interaction)을 수행하고, 프로그램 가능 논리 장치의 구성 프로그램 및 명령 데이터를 수신하고, 구성 프로그램을 낸드 스토리지 제어 블록으로 전송하고 명령 데이터를 제2 소프트 프로세서로 전송하도록 구성된다.The slave external storage interface control block 51 performs bus interaction with the programmable logic device, receives the configuration program and command data of the programmable logic device, sends the configuration program to the NAND storage control block, And transmit command data to the second soft processor.

제2 소프트 프로세서(nios ii B)(52)는 CPLD에서 태스크 스케줄링, 명령 분석 및 작업 흐름 제어를 처리하도록 구성된다.A second soft processor (nios ii B) 52 is configured to handle task scheduling, command resolution and workflow control in the CPLD.

낸드 스토리지 제어 블록(53)은 슬레이브 외부 스토리지 인터페이스 제어 블록으로부터 데이터를 수신하도록 구성되고, 데이터는 외부 낸드 스토리지 모듈에 저장된다. 낸드 스토리지 제어 블록(53)은 또한 외부 낸드 스토리지 모듈의 데이터를 독출하고, 이를 로딩 모듈로 전송하고 제2 소프트 프로세서로부터 제어 명령을 수신하도록 구성된다.The NAND storage control block 53 is configured to receive data from the slave external storage interface control block, and the data is stored in the external NAND storage module. The NAND storage control block 53 is also configured to read the data of the external NAND storage module, send it to the loading module, and receive control commands from the second soft processor.

로딩 모듈(54)은 낸드 스토리지 제어 블록으로부터 프로그램 가능 논리 장치의 업그레이드 프로그램을 수신하고 외부 버스를 통해 프로그램 가능 논리 장치의 프로그램 구성을 수행하도록 구성된다.The loading module 54 is configured to receive an upgrade program of the programmable logic unit from the NAND storage control block and to perform program configuration of the programmable logic unit via an external bus.

낸드 스토리지 모듈(6)은 CPLD 외부의 스토리지 컨트롤러이고, 프로그램 가능 논리 장치의 프로그램 파일을 저장하도록 구성된다.The NAND storage module 6 is a storage controller external to the CPLD and is configured to store a program file of a programmable logic device.

소프트 프로세서 기반의 이미지 신호 소스는 단일한 프로그램 가능 논리 장치를 채택한다. nios ii 소프트 프로세서는 이에 내장되고 이미지 신호 소스의 기능들을 구현하도록 구성된다. 주된 신호 처리 동작은 원격 프로그램 구성 또는 업그레이드, 이미지 신호의 온라인 출력, 이미지 정보의 온라인 다운로드 및 이미지 신호의 오프라인 출력을 포함한다.Soft processor-based image signal sources employ a single programmable logic device. The nios ii soft processor is embedded in and is configured to implement the functions of the image signal source. Main signal processing operations include remote program configuration or upgrade, online output of image signals, online download of image information, and offline output of image signals.

1) 도 2에 도시된 바와 같이, 원격 프로그램 구성 또는 업그레이드 동작은 다음과 같다.1) As shown in FIG. 2, the remote program configuration or upgrade operation is as follows.

1.1) 환경이 조성된다. 이미지 신호 소스는 상위 컴퓨터에 접속된다.1.1) The environment is created. The image signal source is connected to the host computer.

1.2) 상위 컴퓨터(1)는 프로그램 구성 또는 업그레이드 명령을 이더넷 트랜시버 모듈(2)을 통해 프로토콜 스택(32)으로 전송한다. 프로토콜 스택(32)은 수신 된 프로그램 구성 또는 업그레이드 명령을 제1 소프트 프로세서(31)로 전송한다. 제1 소프트 프로세서(31)가 프로그램 구성 또는 업그레이드 명령을 수신한 후, 마스터 제어 블록(33) 및 마스터 외부 스토리지 인터페이스 제어 블록(37)을 제어함으로써 프로그램 구성 또는 업그레이드 명령이 복합 프로그램 가능 논리 모듈(5)의 제2 소프트 프로세서(52)로 전송된다.1.2) The host computer 1 sends a program configuration or upgrade command to the protocol stack 32 via the Ethernet transceiver module 2. The protocol stack 32 transmits the received program configuration or upgrade command to the first soft processor 31. After the first soft processor 31 receives the program configuration or upgrade command, the program configuration or upgrade command is executed by controlling the master control block 33 and the master external storage interface control block 37. Is transmitted to the second soft processor 52.

1.3) 상위 컴퓨터(1)는 분석을 위해 이미지 신호 소스의 구성 프로그램 또는 업그레이드 프로그램 파일을 이더넷 트랜시버 모듈(2)을 통해 프로토콜 스택(32)으로 전송한다. 분석된 프로그램 파일은 프로토콜 스택(32)에 의해 마스터 제어 블록 (33)과 DDR 캐시 제어 블록(35)을 거쳐 DDR 외부 캐시 스토리지 모듈(42)에 저장된다.1.3) The host computer 1 sends the configuration program or upgrade program file of the image signal source to the protocol stack 32 via the Ethernet transceiver module 2 for analysis. The analyzed program file is stored in the DDR external cache storage module 42 by the protocol stack 32 via the master control block 33 and the DDR cache control block 35.

1.4) 제1 소프트 프로세서 (31)가 프로그램을 수신하여 저장한 후, 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)을 제어함으로써 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)이 DDR 외부 캐시 모듈(42)에서 프로그램 파일을 독출하고 이를 마스터 외부 스토리지 인터페이스 제어 블록(37)을 통해 복합 프로그램 가능 논리 모듈(5)의 슬레이브 외부 스토리지 인터페이스 제어 블록(51)으로 전송하게 된다.1.4) After the first soft processor 31 receives and stores the program, the master control block 33 and the DDR cache control block 35 are controlled by controlling the master control block 33 and the DDR cache control block 35. The program file is read from the DDR external cache module 42 and transmitted to the slave external storage interface control block 51 of the complex programmable logic module 5 through the master external storage interface control block 37.

1.5) 슬레이브 외부 스토리지 인터페이스 제어 블록(51)은 제2 소프트 프로세서(52)에 의해 제어되어 프로그램 구성 또는 업그레이드 명령에 따라 프로그램 파일을 수신한다. 프로그램 파일은 낸드 스토리지 제어 블록(53)을 통해 낸드 스토리지 모듈(6)에 저장된다.1.5) The slave external storage interface control block 51 is controlled by the second soft processor 52 to receive the program file according to the program configuration or upgrade command. The program file is stored in the NAND storage module 6 through the NAND storage control block 53.

1.6) 이미지 신호 소스의 다음 파워 온(power-on) 후에, 복합 프로그램 가능 논리 모듈(5)이 우선 자체 시작된다.1.6) After the next power-on of the image signal source, the composite programmable logic module 5 first starts itself.

1.7) CPLD의 개시 후에, 낸드 스토리지 제어 블록(53)은 CPLD의 제2 소프트 프로세서(52)에 의해 제어되어 프로그램 가능 장치(3)의 부트 프로그램 구성(즉, 프로그램 구성 또는 업그레이드 명령)에 따라 낸드 스토리지 모듈(6)에서 대응 구성 프로그램 또는 업그레이드 프로그램 파일을 독출하고 제2 소프트 프로세서(52)는 대응 구성 프로그램 또는 업그레이드 프로그램 파일을 로딩 모듈(54)로 전송한다.1.7) After initiation of the CPLD, the NAND storage control block 53 is controlled by the second soft processor 52 of the CPLD to NAND according to the boot program configuration (ie, program configuration or upgrade command) of the programmable device 3. The storage module 6 reads the corresponding configuration program or upgrade program file and the second soft processor 52 transmits the corresponding configuration program or upgrade program file to the loading module 54.

1.8) 로딩 모듈(54)은 프로그램 파일을 외부 버스를 통해 프로그램 가능 논리 장치(3)의 구성 모듈(38)로 전송한다. 구성 모듈(38)이 프로그램 파일을 수신한 후, 프로그램 가능 논리 장치에서 프로그램 구성이 수행되어 프로그램 구성 또는 업그레이드를 완료한다. 1.8) The loading module 54 transmits the program file to the configuration module 38 of the programmable logic device 3 via an external bus. After the configuration module 38 receives the program file, program configuration is performed on the programmable logic device to complete the program configuration or upgrade.

도 3에 도시된 바와 같이, 이미지 신호는 다음과 같이 온라인 출력된다.As shown in Fig. 3, the image signal is output online as follows.

2.1) 환경이 구축된다. 이미지 신호 소스가 이미지 신호 소스를 오픈하는 PC에 접속된다.2.1) The environment is established. The image signal source is connected to a PC which opens the image signal source.

2.2) 상위 애플리케이션 소프트웨어가 오픈된다. 온라인 이미지 출력이 선택된다. 해당 모듈 정보가 출력 인터페이스의 타입을 고려하여 선택된다. 시작 버튼이 클릭된다.2.2) The parent application software is opened. Online image output is selected. The module information is selected in consideration of the type of the output interface. The start button is clicked.

2.3) 상부 컴퓨터(1)는 분석을 위해 구성 정보 및 이미지 파일을 이더넷 트랜시버 모듈(2)을 통해 프로토콜 스택(32)으로 전송한다.2.3) The upper computer 1 sends the configuration information and the image file to the protocol stack 32 via the Ethernet transceiver module 2 for analysis.

2.4) 프로토콜 스택(32)은 분석된 구성 정보를 제1 소프트 프로세서(31)로 전송한다. 수신된 구성 정보에 따라, 제1 소프트 프로세서(31)는 마스터 제어 블록(33)의 기능 전환(function switching)을 구성하고, 이미지 출력 제어 블록(36)을 설정하여 출력 인터페이스 타입을 선택하고 각 논리 블록의 협력 작업을 제어한다.2.4) The protocol stack 32 sends the analyzed configuration information to the first soft processor 31. According to the received configuration information, the first soft processor 31 configures the function switching of the master control block 33, sets the image output control block 36 to select the output interface type, and each logic Control the cooperative work of the blocks.

2.5) 제1 소프트 프로세서(31)의 정보 구성이 완료된 후, 분석된 이미지 파일은 프로토콜 스택(32)에 의해 마스터 제어 블록(33)으로 전송된다. 마스터 제어 블록(33)이 이미지 파일을 수신한 후, 이미지 파일은 DDR 캐시 제어 블록(35)으로 전송된다. 이미지 파일은 DDR 캐시 제어 블록(35)을 통해 DDR 외부 캐시 모듈(42)에 기록된다.2.5) After the information configuration of the first soft processor 31 is completed, the analyzed image file is transmitted by the protocol stack 32 to the master control block 33. After the master control block 33 receives the image file, the image file is sent to the DDR cache control block 35. The image file is written to the DDR external cache module 42 via the DDR cache control block 35.

2.6) 이미지 파일이 저장된 후, 상위 컴퓨터(1)는 이미지 출력 명령을 제1 소프트 프로세서(31)로 전송한다. 제1 소프트 프로세서(31)는 수신된 명령에 따라 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)을 제어하여 DDR 외부 캐시 모듈(42)에서 이미지 파일을 독출한다. 이미지 파일은 이미지 출력 제어 블록(3)으로 전송된다. 이미지 출력 제어 블록(36)은 구성된 출력 인터페이스를 통해 동일한 이미지들 또는 상이한 이미지들을 출력 및 디스플레이한다. 제1 소프트 프로세서(31)가 이미지 스위칭 명령을 수신하면, 이미지 출력 제어 블록(36)은 상이한 명령들에 따라 DDR 외부 캐시 모듈(35)에서 상이한 이미지 파일들을 독출하도록 제어되며 이미지 파일들을 출력 및 디스플레이한다. 이미지 스위칭 명령이 수신되지 않으면, 현재의 화상 출력 디스플레이가 유지된다.2.6) After the image file is stored, the host computer 1 sends an image output command to the first soft processor 31. The first soft processor 31 controls the master control block 33 and the DDR cache control block 35 according to the received command to read the image file from the DDR external cache module 42. The image file is sent to the image output control block 3. The image output control block 36 outputs and displays the same images or different images through the configured output interface. When the first soft processor 31 receives an image switching command, the image output control block 36 is controlled to read different image files in the DDR external cache module 35 according to different commands and output and display image files. do. If no image switching command is received, the current picture output display is maintained.

3) 오프라인 출력 동작은 온라인 다운로드 및 오프라인 출력으로 구분된다. 온라인 다운로드는 상위 컴퓨터가 이미지 파일 및 구성 정보를 전송하고 이미지 파일 및 구성 정보가 프로그램 가능 논리 장치의 외부 스토리지 영역(eMMC 외부 스토리지 모듈)에 저장된다는 것을 의미한다. 그리고 나서, 이미지 신호 소스가 다음에 오프라인에서 작동된다는 조건하에서, 이미지 파일은 다시 독출되어 대응 인터페이스를 통해 출력된다. 도 4에 도시된 바와 같이, 구체적인 프로세스는 다음과 같다.3) Offline output operation is divided into online download and offline output. Online download means that the host computer transfers the image file and configuration information and the image file and configuration information is stored in an external storage area (eMMC external storage module) of the programmable logic device. Then, under the condition that the image signal source is operated offline next time, the image file is read again and output through the corresponding interface. As shown in FIG. 4, the specific process is as follows.

3.1) 환경이 조성된다. 이미지 신호 소스가 이미지 신호 소스를 오픈하는 상위 컴퓨터에 접속된다.3.1) The environment is created. The image signal source is connected to a host computer that opens the image signal source.

3.2) 상위 애플리케이션 소프트웨어가 오픈된다. 이미지 정보 다운로드 작업이 선택된다. 출력 인터페이스의 타입을 고려하여 해당 모듈 정보가 선택된다. 시작 버튼이 클릭된다.3.2) The parent application software is opened. The image information download task is selected. The module information is selected in consideration of the type of the output interface. The start button is clicked.

3.3) 상위 컴퓨터(1)는 분석을 위해 구성 정보 및 이미지 파일을 이더넷 트랜시버 모듈(2)을 거쳐 프로토콜 스택(32)으로 전송한다.3.3) The host computer 1 sends the configuration information and image file via the Ethernet transceiver module 2 to the protocol stack 32 for analysis.

3.4), 프로토콜 스택(32)은 분석된 구성 정보 및 이미지 파일을 마스터 제어 블록(33)으로 전송한다. 마스터 제어 블록(33)은 구성 정보 및 이미지 파일을 수신한 후에 이를 DDR 캐시 제어 블록(35)으로 전송한다. 구성 정보 및 이미지 파일은 DDR 캐시 제어 블록(35)을 통해 DDR 외부 캐시 모듈(42)에 기록된다.3.4), the protocol stack 32 sends the analyzed configuration information and the image file to the master control block 33. The master control block 33 receives the configuration information and the image file and sends it to the DDR cache control block 35. Configuration information and image files are written to the DDR external cache module 42 via the DDR cache control block 35.

3.5) 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)은 제1 소프트 프로세서(31)에 의해 제어되어 DDR 외부 캐시 모듈(42)에서 구성 정보 및 이미지 파일을 독출한다. 구성 정보 및 이미지 파일은 eMMC 스토리지 제어 블록(34)으로 전송된다. 구성 정보 및 이미지 파일은 온라인 다운로드 실행을 위하여 eMMC 스토리지 제어 블록(34)에 의해 eMMC 외부 스토리지 모듈(41)에 저장된다.3.5) The master control block 33 and the DDR cache control block 35 are controlled by the first soft processor 31 to read configuration information and image files from the DDR external cache module 42. The configuration information and image file are sent to the eMMC storage control block 34. Configuration information and image files are stored in the eMMC external storage module 41 by the eMMC storage control block 34 for online download execution.

3.6) 다음에 이미지 신호 소스가 단독으로 파워 온 된 후, 마스터 제어 블록(33) 및 eMMC 스토리지 제어 블록(34)은 제1 소프트 프로세서(31)에 의해 제어되어 eMMC 외부 스토리지 모듈(41)에서 구성 정보를 독출한다. 구성 정보는 DDR 캐시 제어 블록(35)으로 전송되어 DDR 외부 캐시 모듈(42)에 저장된다. DDR 캐시 제어 블록(35)가 마스터 제어 블록(33)에 의해 제어되어 DDR 외부 캐시 모듈(42)에서 구성 정보를 독출한 다음 구성 정보는 제1 소프트 프로세서(31)로 전송된다.3.6) Next, after the image signal source is powered on alone, the master control block 33 and the eMMC storage control block 34 are controlled by the first soft processor 31 to be configured in the eMMC external storage module 41. Read the information. The configuration information is sent to the DDR cache control block 35 and stored in the DDR external cache module 42. The DDR cache control block 35 is controlled by the master control block 33 to read configuration information from the DDR external cache module 42 and then the configuration information is transmitted to the first soft processor 31.

3.7) 제1 소프트 프로세서(31)는 구성 정보에 따라 마스터 제어 블록(33)과 이미지 출력 제어 블록(36)의 기능 전환(function switching)을 구성하고, 출력 인터페이스의 타입을 선택한다.3.7) The first soft processor 31 configures function switching of the master control block 33 and the image output control block 36 according to the configuration information, and selects the type of the output interface.

3.8) 구성 후, eMMC 스토리지 제어 블록(34)은 마스터 제어 블록(33)에 의해 제어되어 eMMC 외부 스토리지 모듈(41)에서 이미지 파일을 독출한다. 이미지 파일은 DDR 캐시 제어 블록(35)으로 전송되고 DDR 외부 캐시 모듈(42)에 저장된다.3.8) After configuration, the eMMC storage control block 34 is controlled by the master control block 33 to read the image file from the eMMC external storage module 41. The image file is sent to the DDR cache control block 35 and stored in the DDR external cache module 42.

3.9) DDR 캐시 제어 블록(35)은 마스터 제어 블록(33)에 의해 제어되어 DDR 외부 캐시 모듈(42)에서 이미지 파일을 독출한다. 이미지 파일은 이미지 출력 제어 블록(36)으로 전송된다. 이미지 출력 제어 블록(36)은 구성된 출력 인터페이스를 통해 동일한 이미지들 또는 상이한 이미지들을 출력 및 디스플레이한다.3.9) The DDR cache control block 35 is controlled by the master control block 33 to read the image file from the DDR external cache module 42. The image file is sent to an image output control block 36. The image output control block 36 outputs and displays the same images or different images through the configured output interface.

본 명세서에서 상세히 기재되지 않은 내용들은 당해 기술분야의 공지된 종래 기술에 속하는 것이다.Details that are not described in detail herein belong to known prior art in the art.

1-상부 컴퓨터; 2-이더넷 트랜시버 모듈; 3-프로그램 가능 논리 장치; 31-제1 소프트 프로세서; 32-프로토콜 스택; 33-마스터 제어 블록; 34-임베디드 스토리지 제어 블록; 35-DDR 캐시 제어 블록; 36-이미지 출력 제어 블록; 37-마스터 외부 스토리지 인터페이스 제어 블록; 38-구성 모듈; 4-외부 스토리지 모듈; 41-임베디드 스토리지 모듈; 42-DDR 캐시 모듈; 5-복합 프로그램 가능 논리 모듈; 51-슬레이브 외부 스토리지 인터페이스 제어 블록; 52-제2 소프트 프로세서; 53-비휘발성 스토리지 제어 블록; 54-로딩 모듈; 6-비휘발성 스토리지 모듈; 7-출력 인터페이스; 71-제1 출력 인터페이스; 72-제2 출력 인터페이스; 73-제3 출력 인터페이스; 74-제4 출력 인터페이스.1-top computer; Two-ethernet transceiver module; Three programmable logic devices; A 31-first soft processor; 32-protocol stack; 33-master control block; 34-embedded storage control block; 35-DDR cache control block; A 36-image output control block; A 37-master external storage interface control block; 38-configuration module; 4-external storage module; 41-embedded storage module; 42-DDR cache module; 5-complex programmable logic module; 51-slave external storage interface control block; A 52-second soft processor; A 53-nonvolatile storage control block; 54-loading module; 6-nonvolatile storage module; 7-output interface; A 71-first output interface; A 72-second output interface; A 73-third output interface; 74-fourth output interface.

Claims (10)

소프트 프로세서 기반의 이미지 신호 소스에 있어서,
출력 인터페이스(7), 제1 소프트 프로세서(31), 프로토콜 스택(32), 마스터 제어 블록(33), 복합 프로그램 가능 논리 모듈(5) 및 비휘발성 스토리지 모듈(6)을 포함하고; 상기 제1 소프트 프로세서(31), 상기 프로토콜 스택(32), 상기 마스터 제어 블록(33), 복합 프로그램 가능 논리 모듈(5) 및 비휘발성 스토리지 모듈(6)은 프로그램 가능 논리 장치(3)에 배치되고;
상기 프로그램 가능 논리 장치(3)는 상위 컴퓨터의 구성 정보에 따라 이미지 파일을 이미지 신호로 변환하여 상기 이미지 신호를 출력하도록 구성되고;
상기 프로토콜 스택(32)은 상기 상위 컴퓨터에 의해 전송된 구성 정보 및 이미지 파일을 수신하도록 구성되고;
상기 제1 소프트 프로세서(31)는 상기 구성 정보에 따라 상기 마스터 제어 블록(33)을 구성하도록 구성되고;
상기 마스터 제어 블록(33)은 상기 제1 소프트 프로세서(31)의 구성 명령에 따라 상기 이미지 파일을 처리하고 상기 출력 인터페이스(7)로 상기 이미지 신호를 출력하도록 구성되고;
상기 비휘발성 스토리지 모듈(6)은 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 실행하는 프로그램 파일을 저장하도록 구성되고;
상기 복합 프로그램 가능 논리 모듈(5)은 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 실행하도록 구성되고, 그리고
상기 프로그램 파일과 상기 프로그램 구성 또는 업그레이드 명령을 수신하도록 구성된 슬레이브 외부 스토리지 인터페이스 제어 블록(51);
상기 프로그램 구성 또는 업그레이드 명령에 따라 상기 슬레이브 외부 스토리지 인터페이스 제어 블록(51) 및 상기 비휘발성 스토리지 제어 블록(53)의 작업 흐름들을 제어하도록 구성된 제2 소프트 프로세서(52);
상기 프로그램 파일을 상기 비휘발성 스토리지 모듈(6)에 저장하고, 상기 비휘발성 스토리지 모듈(6)에서 상기 프로그램 파일을 독출하고 상기 프로그램 파일을 로딩 모듈(54)로 전송하도록 구성된 비휘발성 스토리지 제어 블록(53); 및
상기 비휘발성 스토리지 제어 블록(53)으로부터 상기 프로그램 파일을 수신하고 상기 프로그램 파일을 외부 버스를 통해 상기 프로그램 가능 논리 장치(3)로 전송하도록 구성된 상기 로딩 모듈(54)을 포함하는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.In a soft processor based image signal source,
An output interface 7, a first soft processor 31, a protocol stack 32, a master control block 33, a complex programmable logic module 5 and a nonvolatile storage module 6; The first soft processor 31, the protocol stack 32, the master control block 33, the complex programmable logic module 5 and the nonvolatile storage module 6 are arranged in a programmable logic device 3. Become;
The programmable logic device (3) is configured to output an image signal by converting an image file into an image signal according to configuration information of an upper computer;
The protocol stack 32 is configured to receive configuration information and image files sent by the host computer;
The first soft processor (31) is configured to configure the master control block (33) according to the configuration information;
The master control block (33) is configured to process the image file and output the image signal to the output interface (7) according to a configuration command of the first soft processor (31);
The nonvolatile storage module (6) is configured to store a program file for executing a program configuration or upgrade of the programmable logic device (3);
The complex programmable logic module 5 is configured to execute program configuration or upgrade of the programmable logic device 3, and
A slave external storage interface control block (51) configured to receive the program file and the program configuration or upgrade command;
A second soft processor (52) configured to control workflows of the slave external storage interface control block (51) and the nonvolatile storage control block (53) according to the program configuration or upgrade command;
A nonvolatile storage control block configured to store the program file in the nonvolatile storage module 6, read the program file in the nonvolatile storage module 6, and transmit the program file to the loading module 54 ( 53); And
And said loading module 54 configured to receive said program file from said non-volatile storage control block 53 and to transmit said program file to said programmable logic device 3 via an external bus. Processor based image signal source. 제1항에 있어서,
상기 이미지 신호 소스는 이더넷 트랜시버 모듈(2) 및 외부 데이터 스토리지 모듈(4)을 더 포함하고, 상기 이더넷 트랜시버 모듈은 상기 프로그램 가능 논리 장치(3)를 상기 상위 컴퓨터와 통신하게 하도록 구성되고, 상기 외부 데이터 스토리지 모듈(4)은 상기 구성 정보 및 상기 이미지 파일을 저장하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.The method of claim 1,
The image signal source further includes an Ethernet transceiver module 2 and an external data storage module 4, wherein the Ethernet transceiver module is configured to cause the programmable logic device 3 to communicate with the host computer, and the external The data storage module (4) is configured to store the configuration information and the image file. 제2항에 있어서,
상기 외부 데이터 스토리지 모듈(4)은 임베디드 스토리지 모듈(41) 및 DDR 캐시 모듈(42)을 포함하고; 상기 프로그램 가능 논리 장치(3)는 임베디드 스토리지 제어 블록(34), DDR 캐시 제어 블록 (35) 및 이미지 출력 제어 블록(36)을 더 포함하고;
상기 임베디드 스토리지 모듈(41)은 상기 구성 정보 및 상기 이미지 파일을 저장하도록 구성되고;
상기 DDR 캐시 모듈(42)은 상기 구성 정보 및 상기 이미지 파일을 임시 저장하도록 구성되고;
상기 임베디드 스토리지 제어 블록(34)은 상기 임베디드 스토리지 모듈(41)을 독출 및 기록하도록 구성되고;
상기 DDR 캐시 제어 블록(35)은 상기 DDR 캐시 모듈(42)을 독출 및 기록하도록 구성되고;
상기 이미지 출력 제어 블록(36)은 상기 제1 소프트 프로세서(31)의 구성 명령에 따라 상기 출력 인터페이스(7)의 인터페이스 타입에 관한 구성을 완료하도록 구성되는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.The method of claim 2,
The external data storage module (4) comprises an embedded storage module (41) and a DDR cache module (42); The programmable logic device (3) further comprises an embedded storage control block (34), a DDR cache control block (35) and an image output control block (36);
The embedded storage module (41) is configured to store the configuration information and the image file;
The DDR cache module 42 is configured to temporarily store the configuration information and the image file;
The embedded storage control block (34) is configured to read and write the embedded storage module (41);
The DDR cache control block 35 is configured to read and write the DDR cache module 42;
The image output control block 36 is configured to complete a configuration relating to an interface type of the output interface 7 according to a configuration command of the first soft processor 31. . 제1항에 있어서,
상기 프로토콜 스택(32)은 상기 상위 컴퓨터에 의해 전송되는 프로그램 파일과 프로그램 구성 또는 업그레이드 명령을 더 수신하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.The method of claim 1,
And said protocol stack (32) is further configured to receive a program file and a program configuration or upgrade command sent by said host computer. 제4항에 있어서,
상기 프로그램 가능 논리 장치(3)는 마스터 외부 스토리지 인터페이스 제어 블록(37) 및 구성 모듈(38)을 더 포함하고: 상기 마스터 외부 스토리지 인터페이스 제어 블록(37)은 상기 마스터 제어 블록(33)과 데이터 상호작용을 수행하고 외부 버스를 제어하여 상기 복합 프로그램 가능 논리 모듈(5)과 데이터를 전송하도록 구성되고; 상기 구성 모듈(38)은 상기 복합 프로그램 가능 논리 모듈(5)에 의해 전송된 프로그램 파일에 따라 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 수행하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.The method of claim 4, wherein
The programmable logic device 3 further comprises a master external storage interface control block 37 and a configuration module 38: the master external storage interface control block 37 is data interconnected with the master control block 33. Perform an operation and control an external bus to transmit data with the complex programmable logic module (5); The configuration module 38 is configured to perform program configuration or upgrade of the programmable logic device 3 according to a program file transmitted by the complex programmable logic module 5. Signal source. (1) 프로토콜 스택(32)이 상위 컴퓨터(1)에 의해 전송된 구성 정보 및 이미지 파일을 수신하는 단계;
(2) 제1 소프트 프로세서(31)가 상기 구성 정보에 따라 마스터 제어 블록 (33)을 구성하는 단계;
(3) 상기 마스터 제어 블록(33)이 상기 제1 소프트 프로세서(31)의 구성 명령에 따라 상기 이미지 파일을 처리하여 이미지 신호를 생성하는 단계를 포함하고;
(s1) 상기 프로토콜 스택(32)이 상기 상위 컴퓨터(1)에 의해 전송된 프로그램 구성 또는 업그레이드 명령을 수신하는 단계;
(s2) 상기 제1 소프트 프로세서(31)가 상기 프로그램 구성 또는 업그레이드 명령에 따라 복합 프로그램 가능 논리 모듈(5)로 제어 명령을 전송하는 단계;
(s3) 상기 프로토콜 스택(32)이 상기 상위 컴퓨터(1)에 의해 전송된 프로그램 파일을 수신하고 상기 프로그램 파일이 캐시에 저장되는 단계;
(s4) 상기 복합 프로그램 가능 논리 모듈(5)이 캐시에 저장된 상기 프로그램 파일을 상기 제어 명령에 따라 독출하여 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 완료하는 단계를 포함하는 프로그램 구성 또는 업그레이드 방법을 더 포함하고; 그리고
상기 (s4) 단계는,
(s4.1) 슬레이브 외부 스토리지 인터페이스 제어 블록(51)이 제2 소프트 프로세서(52)에 의해 제어되어 상기 제어 명령에 따라 프로그램 파일을 수신하고, 상기 프로그램 파일이 비휘발성 스토리지 제어 블록(53)을 통해 비휘발성 스토리지 모듈(6)에 저장되는 단계;
(s4.2) 이미지 신호가 파워 온 된 후, 상기 복합 프로그램 가능 논리 모듈(5)이 우선적으로 자체 시작되고, 상기 비휘발성 스토리지 제어 블록(53)이 제2 소프트 프로세서(52)에 의해 제어되어 상기 비휘발성 스토리지 모듈(6)에서 상기 프로그램 파일을 독출하고 상기 프로그램 파일이 로딩 모듈(54)로 전송되는 단계;
(s4.3) 상기 프로그램 파일이 상기 로딩 모듈(54)에 의해 외부 버스를 거쳐 상기 프로그램 가능 논리 장치의 구성 모듈(38)로 전송되고, 상기 구성 모듈(38)이 상기 프로그램 파일을 수신한 후, 상기 프로그램 가능 논리 장치(3)에서 프로그램 구성이 수행되어 상기 프로그램 구성 및 업그레이드를 완료하는 단계를 포함하는 소프트 프로세서 기반의 이미지 신호 처리 방법.(1) the protocol stack 32 receiving the configuration information and the image file sent by the host computer 1;
(2) the first soft processor (31) configuring a master control block (33) according to the configuration information;
(3) the master control block (33) processing the image file according to a configuration command of the first soft processor (31) to generate an image signal;
(s1) the protocol stack (32) receiving a program configuration or upgrade command sent by the host computer (1);
(s2) the first soft processor (31) transmitting a control command to a complex programmable logic module (5) according to the program configuration or upgrade command;
(s3) the protocol stack (32) receiving a program file sent by the host computer (1) and the program file being stored in a cache;
(s4) the program configuration comprising the step of completing the program configuration or upgrade of the programmable logic device 3 by reading the program file stored in the cache by the complex programmable logic module 5 according to the control command; Further including an upgrade method; And
The (s4) step,
(s4.1) The slave external storage interface control block 51 is controlled by the second soft processor 52 to receive a program file according to the control command, and the program file receives the nonvolatile storage control block 53. Stored in the nonvolatile storage module 6 via;
(s4.2) After the image signal is powered on, the composite programmable logic module 5 is first started by itself, and the nonvolatile storage control block 53 is controlled by the second soft processor 52 Reading the program file in the nonvolatile storage module (6) and sending the program file to a loading module (54);
(s4.3) the program file is sent by the loading module 54 via an external bus to the configuration module 38 of the programmable logic device, and the configuration module 38 receives the program file. And performing a program configuration in the programmable logic device (3) to complete the program configuration and the upgrade. 제6항에 있어서,
상기 제1 소프트 프로세서(31)의 구성 명령에 따라 출력 인터페이스(7)의 인터페이스 타입에 관한 구성을 완료하는 단계를 더 포함하는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 처리 방법.The method of claim 6,
And completing the configuration of the interface type of the output interface (7) according to the configuration command of the first soft processor (31). 삭제delete 삭제delete 삭제delete
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