KR102011951B1 - Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio - Google Patents

Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio Download PDF

Info

Publication number
KR102011951B1
KR102011951B1 KR1020130076033A KR20130076033A KR102011951B1 KR 102011951 B1 KR102011951 B1 KR 102011951B1 KR 1020130076033 A KR1020130076033 A KR 1020130076033A KR 20130076033 A KR20130076033 A KR 20130076033A KR 102011951 B1 KR102011951 B1 KR 102011951B1
Authority
KR
South Korea
Prior art keywords
pixel
slit
region
common electrode
disposed
Prior art date
Application number
KR1020130076033A
Other languages
Korean (ko)
Other versions
KR20150002328A (en
Inventor
송인덕
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130076033A priority Critical patent/KR102011951B1/en
Publication of KR20150002328A publication Critical patent/KR20150002328A/en
Application granted granted Critical
Publication of KR102011951B1 publication Critical patent/KR102011951B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)

Abstract

본 발명은 고 개구율 및 고 투과율을 갖는 액정표시장치에 관한 것이다. 본 발명에 의한 액정표시장치는, 기판; 상기 기판 위에서 매트릭스 배열된 화소 영역; 상기 화소 영역 전체를 덮는 공통 전극; 상기 공통 전극의 내측 영역에서 상기 공통 전극과 중첩하며, 일정 폭을 갖는 다수 개의 선분들이 일정 간격 이격하여 배치되는 화소 전극; 그리고 상기 공통 전극 중, 상기 화소 전극과 중첩하는 최외각 영역 일부를 노출하는 슬릿을 포함한다. 본 발명은 화소 영역 내에서 유효 광 투과 면적을 최대로 확보할 수 있고, 최 외각 영역의 광 투과율을 향상함으로써, 고 개구율 및 고 투과율 액정표시장치를 제공할 수 있다.The present invention relates to a liquid crystal display device having a high aperture ratio and a high transmittance. A liquid crystal display device according to the present invention includes a substrate; Pixel regions arranged in a matrix on the substrate; A common electrode covering the entire pixel area; A pixel electrode overlapping the common electrode in an inner region of the common electrode and having a plurality of line segments having a predetermined width spaced apart from each other by a predetermined interval; And a slit exposing a part of the outermost region overlapping the pixel electrode among the common electrodes. The present invention can secure the maximum effective light transmission area in the pixel region and improve the light transmittance of the outermost region, thereby providing a high aperture ratio and a high transmittance liquid crystal display device.

Description

고 개구율 및 고 투과율을 갖는 액정표시장치{Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio}Liquid Crystal Display Having High Aperture Ratio and High Transmittance

본 발명은 고 개구율 및 고 투과율을 갖는 액정표시장치에 관한 것이다. 특히, 본 발명은 프린지 필드 방식의 수평전계 액정표시장치에서 가장자리 영역에서의 투과율을 높여 고 개구율을 구현한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device having a high aperture ratio and a high transmittance. In particular, the present invention relates to a liquid crystal display device having high aperture ratio by increasing transmittance in the edge region in a fringe field type horizontal field liquid crystal display device.

표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.The field of display devices has rapidly changed to thin, light and large-area flat panel display devices (FPDs), replacing bulky cathode ray tubes (CRTs). Flat panel displays include Liquid Crystal Display Devices (LCDs), Plasma Display Panels (PDPs), Organic Light Emitting Display Devices (OLEDs), and Electrophoretic Display Devices. : ED).

능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.The active liquid crystal display, the organic light emitting display, and the electrophoretic display include a thin film transistor substrate on which thin film transistors are arranged in a pixel region arranged in a matrix manner. A liquid crystal display device (LCD) displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal displays are classified into a vertical electric field type and a horizontal electric field type according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.The vertical field type liquid crystal display drives a liquid crystal of twisted nematic (TN) mode by a vertical electric field formed between a pixel electrode and a common electrode disposed to face the upper and lower substrates. Such a vertical field type liquid crystal display device has an advantage of large aperture ratio, but has a disadvantage that the viewing angle is as narrow as 90 degrees.

수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.The horizontal field type liquid crystal display drives a liquid crystal in In Plane Switching (IPS) mode by forming a horizontal electric field between a pixel electrode and a common electrode disposed in parallel to a lower substrate. The IPS mode liquid crystal display device has a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and low transmittance. Specifically, in the IPS mode liquid crystal display, the gap between the common electrode and the pixel electrode is formed to be wider than the gap between the upper substrate and the lower substrate (cell gap: cell gap) in order to form an in-plane field. In order to obtain an electric field of the common electrode and the pixel electrode is formed in a band shape having a constant width. An electric field substantially parallel to the substrate is formed between the pixel electrode and the common electrode in the IPS mode, but no electric field is formed on the liquid crystal above the pixel electrode and the common electrodes having a predetermined width. That is, the liquid crystal molecules on the pixel electrode and the common electrode are not driven and maintain their initial arrangement. Liquid crystals that maintain their initial state do not transmit light, which causes a decrease in the aperture ratio and transmittance.

이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.In order to improve the disadvantage of the IPS mode liquid crystal display device, a fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed. A liquid crystal display of the FFS type has a common electrode and a pixel electrode having an insulating film interposed therebetween in each pixel area, and the common electrode and the pixel electrode overlap each other in the vertical direction, or the horizontal separation interval in the horizontal direction is upper than the upper part. It is formed to be narrower than the gap between the substrate and the lower substrate to form a parabolic fringe field on the common electrode and the pixel electrode. All of the liquid crystal molecules interposed between the upper and lower substrates by the fringe field may operate to obtain an improved aperture ratio and transmittance.

프린지 필드 방식의 액정표시장치는 공통 전극과 화소 전극이 중첩되거나 상당히 가까운 위치에 배치되기 때문에 공통 전극과 화소 전극 사이에서 보조 용량이 형성된다. 따라서, IPS 모드와 달리 보조 용량을 형성하지 않아도 된다는 장점이 있다. 하지만, 대화면 표시장치를 프린지 필드 방식으로 구현할 경우, 화소의 크기가 커지고 따라서 보조 용량의 크기도 커지므로 이를 구동하기 위해서는 박막 트랜지스터가 커져야 한다는 문제점이 있다.In the fringe field type liquid crystal display, since the common electrode and the pixel electrode overlap or are disposed at a substantially close position, an auxiliary capacitance is formed between the common electrode and the pixel electrode. Therefore, unlike the IPS mode, there is an advantage that it is not necessary to form a secondary capacity. However, when the large-screen display device is implemented using the fringe field method, the size of the pixel is increased and thus the size of the storage capacitor is also increased. Therefore, the thin film transistor needs to be large in order to drive it.

이러한 문제점을 해결하기 위해, 박막 트랜지스터의 크기를 키우지 않고도 고용량 구동 특성을 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판이 응용되고 있다. 도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.In order to solve this problem, a thin film transistor substrate having a metal oxide semiconductor layer having a high capacitance driving characteristic has been applied without increasing the size of the thin film transistor. 1 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′.

도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.The thin film transistor substrate having the metal oxide semiconductor layer illustrated in FIGS. 1 and 2 has a gate line GL and a data line DL intersecting each other with a gate insulating layer GI interposed therebetween on a lower substrate SUB, and a cross structure thereof. And a thin film transistor T formed in each pixel region defined by.

박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.The thin film transistor T may include a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D facing the source electrode S, and a gate. The semiconductor layer A may be formed when the insulating layer GI overlaps the gate electrode G to form a channel between the source electrode S and the drain electrode D. FIG.

특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.In particular, when the semiconductor layer A is formed of an oxide semiconductor material, it is advantageous for a large area thin film transistor substrate having a large charge capacity due to its high charge mobility property. However, the oxide semiconductor material preferably further includes an etch stopper (ES) on the upper surface of the oxide semiconductor material to protect the etching solution. Specifically, it is preferable to form the etch stopper ES to protect the semiconductor layer A from the etching liquid flowing through the separated portion between the source electrode S and the drain electrode D.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 passing through the gate insulating layer GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 passing through the first passivation layer PA1 and the second passivation layer PA2. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the first passivation layer PA1 and the second passivation layer PA2.

화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The pixel region includes the pixel electrode PXL and the common electrode COM formed with the second passivation layer PA2 interposed therebetween to form a fringe field. The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring GL. The common electrode COM is supplied with a reference voltage (or common voltage) for driving the liquid crystal through the common line CL.

공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.Location and shape of the common electrode COM and the pixel electrode PXL may be variously formed according to a design environment and a purpose. The common electrode COM is applied with a constant reference voltage, while the pixel electrode PXL is applied with a voltage value that varies from time to time according to the video data to be implemented. Therefore, parasitic capacitance may occur between the data line DL and the pixel electrode PXL. Since the parasitic capacitance may cause a problem in image quality, it is preferable to form the common electrode COM first and then form the pixel electrode PXL on the uppermost layer.

즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.That is, after forming the planarization film PAC formed with a thick organic material having a low dielectric constant on the first passivation film PA1 covering the data line DL and the thin film transistor T, the common electrode COM is formed. After forming the second passivation layer PA2 covering the common electrode COM, the pixel electrode PXL overlapping the common electrode COM is formed on the second passivation layer PA2. In this structure, the pixel electrode PXL is spaced apart from the data line DL, the first passivation layer PA1, the planarization layer PAC, and the second passivation layer PA2, and thus the data line DL and the pixel electrode PXL. Parasitic doses can be reduced in between.

공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM is formed in a rectangular shape corresponding to the shape of the pixel area, and the pixel electrode PXL is formed in a plurality of line segments. In particular, the pixel electrode PXL has a structure that vertically overlaps the common electrode COM with the second passivation layer PA2 interposed therebetween. A fringe field is formed between the pixel electrode PXL and the common electrode COM so that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate by dielectric anisotropy. In addition, light transmittance through the pixel region varies according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

그러나 프린지 필드 형 액정표시장치에서, 특히 공통 전극(COM)과 화소 전극(PXL)의 최 외곽부에서 중첩되는 영역에서는 광 투과도가 화소 영역의 중심에 비해 급격히 저하되는 문제가 있다. 도 3을 참조하여, 그 이유에 대해서 상세히 설명한다. 도 3은 도 1 및 2에서 ⓐ 부분을 확대한 단면도이다.However, in the fringe field type liquid crystal display device, in particular, in the region overlapping at the outermost portions of the common electrode COM and the pixel electrode PXL, the light transmittance is sharply reduced compared to the center of the pixel region. With reference to FIG. 3, the reason is demonstrated in detail. 3 is an enlarged cross-sectional view of part ⓐ in FIGS. 1 and 2.

도 3에서는, 화소 영역을 정의한 데이터 배선(DL)과 근접하는 공통 전극(COM)과 화소 전극(PXL)의 중첩 구조와 그 구조에 의해 형성되는 프리지 필드의 형상을 도시하였다. 데이터 배선(DL) 위를 덮는 평탄화 막(PAC) 위에는 공통 전극(COM)이 장방형 형태로 화소 영역 대부분을 차지하도록 도포된다. 공통 전극(COM) 위에는 보호막(PAS)이 도포된다. 보호막(PAS) 위에는 공통 전극(COM)과 중첩하는 화소 전극(PXL)들이 형성된다. 특히, 화소 전극(PXL)은 일정한 폭을 갖고 서로 평행하게 배열된 선분 형태로 형성된다.In FIG. 3, the overlapping structure of the common electrode COM and the pixel electrode PXL adjacent to the data line DL defining the pixel region and the shape of the free field formed by the structure are illustrated. The common electrode COM is coated on the planarization film PAC covering the data line DL so as to occupy most of the pixel area in a rectangular shape. The passivation layer PAS is coated on the common electrode COM. The pixel electrode PXL overlapping the common electrode COM is formed on the passivation layer PAS. In particular, the pixel electrode PXL has a predetermined width and is formed in a line segment arranged in parallel with each other.

여기서, 최 외곽부에 배치된 화소 전극(PXL)과 공통 전극(COM) 사이에는 서로 가장 가까운 영역에만 한정적으로 프린지 필드가 형성된다. 반면에, 화소 영역 내측서 형성되는 프린지 필드는 이웃하는 화소 전극(PXL)과의 시너지 효과로 인해 충분한 크기의 프린지 필드를 확보할 수 있다.Here, the fringe field is formed only in a region closest to each other between the pixel electrode PXL and the common electrode COM disposed at the outermost portion. On the other hand, the fringe field formed inside the pixel region may secure a fringe field having a sufficient size due to a synergy effect with the neighboring pixel electrode PXL.

이와 같이, 최 외곽부에서는 약한 프린지 필드로 인해 액정을 구동하는 구동력이 화소 영여의 내측 영역보다 현저하게 떨어진다. 따라서, 공통 전극(COM)의 가장자리 부분에서 급격히 광 투과율이 저하되는 문제가 발생할 수 있다.As such, at the outermost portion, the driving force for driving the liquid crystal is significantly lower than the inner region of the pixel area due to the weak fringe field. Therefore, a problem may occur in which the light transmittance rapidly decreases at the edge of the common electrode COM.

본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 광 투과율을 향상한 고 개구율 액정표시장치를 제공하는 데 있다. 본 발명의 다른 목적은 프린지 필드를 형성하는 화소 영역의 최 외각 영역의 광 투과율을 향상하여 고 개구율을 구현한 액정표시장치를 제공하는 데 있다.An object of the present invention is to solve the above problems, to provide a high aperture liquid crystal display device having improved light transmittance. Another object of the present invention is to provide a liquid crystal display device having high aperture ratio by improving light transmittance of an outermost region of a pixel region forming a fringe field.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 액정표시장치는, 기판; 상기 기판 위에서 매트릭스 배열된 화소 영역; 상기 화소 영역 전체를 덮는 공통 전극; 상기 공통 전극의 내측 영역에서 상기 공통 전극과 중첩하며, 일정 폭을 갖는 다수 개의 선분들이 일정 간격 이격하여 배치되는 화소 전극; 그리고 상기 공통 전극 중, 상기 화소 전극과 중첩하는 최외각 영역 일부를 노출하는 슬릿을 포함한다.In order to achieve the object of the present invention, the liquid crystal display device according to the present invention, a substrate; Pixel regions arranged in a matrix on the substrate; A common electrode covering the entire pixel area; A pixel electrode overlapping the common electrode in an inner region of the common electrode and having a plurality of line segments having a predetermined width spaced apart from each other by a predetermined interval; And a slit exposing a part of the outermost region overlapping the pixel electrode among the common electrodes.

상기 화소 영역은, 상기 기판의 제1 방향으로 진행하는 다수 개의 제1 배선들과, 상기 기판의 제2 방향으로 진행하는 다수 개의 제2 배선들의 교차 구조로 정의되며; 상기 화소 전극의 상기 선분들은 상기 제1 배선과 평행하도록 배치되며; 상기 슬릿은 상기 화소 전극의 상기 선분들 중 상기 제1 배선과 가장 인접하는 최외각 선분의 외주변을 노출하는 막대 형상을 갖는 것을 특징으로 한다.The pixel region is defined as a cross structure of a plurality of first wires traveling in a first direction of the substrate and a plurality of second wires traveling in a second direction of the substrate; The line segments of the pixel electrode are arranged to be parallel to the first wiring; The slit may have a rod shape exposing the outer periphery of the outermost line segment closest to the first line among the line segments of the pixel electrode.

상기 슬릿은, 상기 제1 배선에서 상기 화소 영역 쪽에 배치된 경계선과, 상기 최외각 선분에서 상기 제1 배선 쪽에 배치된 경계선 사이에 배치되는 제1 변; 그리고 상기 최외각 선분에서, 상기 제1 배선 쪽에 배치된 경계선과 상기 화소 영역 쪽에 배치된 경계선 사이에 배치되는 제2 변을 포함하는 것을 특징으로 한다.The slit may include: a first side disposed between the boundary line disposed on the pixel region side in the first wiring line and the boundary line arranged on the first wiring side side in the outermost line segment; And a second side disposed in the outermost line segment between a boundary line disposed on the first wiring side and a boundary line disposed on the pixel region side.

상기 제1 변은 상기 제1 배선에서 상기 화소 영역 쪽에 배치된 경계선으로부터 1 내지 3㎛ 이격된 것을 특징으로 한다.The first side may be spaced 1 to 3 μm from a boundary line disposed toward the pixel area in the first line.

상기 제1 방향은 세로 방향이고, 상기 제1 배선은 데이터 배선이며, 상기 슬릿은 상기 데이터 배선들 중 상기 화소 영역의 좌측변에 배치된 상기 제1 배선과 인접하는 제1 슬릿과, 상기 화소 영역의 우측변에 배치된 상기 제1 배선과 인접하는 제2 슬릿을 포함하는 것을 특징으로 한다.The first direction is a vertical direction, the first wiring is a data wiring, and the slit includes a first slit adjacent to the first wiring disposed at a left side of the pixel region among the data wirings, and the pixel region. It characterized in that it comprises a second slit adjacent to the first wiring disposed on the right side of the.

상기 제1 방향은 가로 방향이고, 상기 제1 배선은 게이트 배선이며, 상기 슬릿은, 상기 게이트 배선들 중 상기 화소 영역의 하부변에 배치된 상기 제1 배선과 인접하는 제1 슬릿과, 상기 화소 영역의 상부변에 배치된 상기 제1 배선과 인접하는 제2 슬릿을 포함하는 것을 특징으로 한다.The first direction is a horizontal direction, the first wiring is a gate wiring, and the slit includes: a first slit adjacent to the first wiring disposed at a lower side of the pixel region among the gate wirings; And a second slit adjacent to the first wiring disposed on the upper side of the region.

상기 공통 전극과 상기 화소 전극 사이에 프린지 필드 형 전계가 형성되는 것을 특징으로 한다.A fringe field type electric field is formed between the common electrode and the pixel electrode.

본 발명에 의한 프린지 필드형 액정표시장치는 공통 전극의 최 외각부에서 화소 전극의 최외각부와 중첩하는 슬릿을 구비한다. 따라서, 화소 영역의 최 외각부에서 프린지 필드가 더 넓게 형성된다. 따라서, 화소 영역의 최 외각부에서도 액정 분자들이 충분히 구동되어 유효 광 투과 면적을 더 넓게 확보할 수 있다. 또한, 화소 영역의 가장자리에서 공통 전극의 일부가 제거되므로, 최 외각부에서의 광 투과율을 더 높일 수 있다. 본 발명은 화소 영역 내에서 유효 광 투과 면적을 최대로 확보할 수 있고, 최 외각 영역의 광 투과율을 향상함으로써, 고 개구율 및 고 투과율 액정표시장치를 제공할 수 있다.The fringe field type liquid crystal display device according to the present invention includes a slit overlapping the outermost part of the pixel electrode at the outermost part of the common electrode. Therefore, the fringe field is formed wider at the outermost part of the pixel region. Therefore, the liquid crystal molecules are sufficiently driven even at the outermost portion of the pixel region to ensure a wider effective light transmission area. In addition, since a part of the common electrode is removed at the edge of the pixel area, the light transmittance at the outermost part can be further increased. The present invention can secure the maximum effective light transmission area in the pixel region and improve the light transmittance of the outermost region, thereby providing a high aperture ratio and a high transmittance liquid crystal display device.

도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3은 도 1 및 2에서 ⓐ 부분을 확대한 단면도.
도 4는 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에서 절취선 II-II'으로 자른, 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 나타내는 단면도.
도 6은 도 4 및 5에서 ① 부분을 확대한 단면도
도 7은 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.1 is a plan view illustrating a thin film transistor substrate included in a conventional fringe field type liquid crystal display device.
FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′.
3 is an enlarged cross-sectional view of part ⓐ in FIGS. 1 and 2;
4 is a plan view illustrating a thin film transistor substrate included in a fringe field type liquid crystal display device according to a first embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating a fringe field type thin film transistor substrate according to a first exemplary embodiment of the present invention, taken along the line II-II ′ of FIG. 4.
6 is an enlarged cross-sectional view of part 1 in FIGS. 4 and 5.
7 is a plan view illustrating a thin film transistor substrate included in a fringe field type liquid crystal display device according to a second exemplary embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like numbers refer to like elements throughout. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

이다, 도 4 및 5를 참조하여, 본 발명의 제1 실시 예에 대하여 설명한다. 도 4는 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에서 절취선 II-II'으로 자른, 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 나타내는 단면도이다.4 and 5, a first embodiment of the present invention will be described. 4 is a plan view illustrating a thin film transistor substrate included in a fringe field type liquid crystal display device according to a first embodiment of the present invention. 5 is a cross-sectional view illustrating a fringe field type thin film transistor substrate according to a first embodiment of the present invention, taken along the line II-II ′ of FIG. 4.

도 4 및 5를 참조하면, 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치는 매트릭스 방식으로 배열된 다수 개의 화소 영역(PA)들이 정의된 기판(SUB)을 포함한다. 기판(SUB) 위에는 가로 방향으로 진행하는 게이트 배선(GL)과 세로 방향으로 진행하는 데이터 배선(DL)이 배치된다. 이들 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역(PA)이 정의된다.4 and 5, the fringe field type liquid crystal display according to the first exemplary embodiment includes a substrate SUB in which a plurality of pixel areas PA arranged in a matrix manner is defined. On the substrate SUB, a gate line GL running in the horizontal direction and a data line DL running in the vertical direction are disposed. The pixel area PA is defined by the cross structure of these gate lines GL and the data lines DL.

화소 영역(PA) 내에는 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 전극(G)과 중첩하는 채널 층(A), 데이터 배선에서 분기하여 채널 층(A)의 일측과 접촉하는 소스 전극(S), 그리고 소스 전극(S)과 일정 거리 이격하여 채널 층(A)의 타측과 접촉하는 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된다.In the pixel area PA, a gate electrode G branching from the gate line GL, a channel layer A overlapping the gate electrode G, and a branching line from the data line contacting one side of the channel layer A. The thin film transistor T including the source electrode S and the drain electrode D contacting the other side of the channel layer A is spaced apart from the source electrode S by a predetermined distance.

박막 트랜지스터(T)가 형성된 기판(SUB)의 전체 표면 위에는 평탄화 막(PAC)이 도포된다. 평탄화 막(PAC) 위에는, 박막 트랜지스터(T) 영역을 제외한 기판(SUB) 전체 표면에는 공통 전극(COM)이 도포된다. 공통 전극(COM)을 덮도록 기판(SUB) 전체 표면에 보호막(PAS)이 도포된다. 보호막(PAS) 위에서 화소 영역 내부에는, 공통 전극(COM)과 중첩하며 일정 선 폭을 갖는 다수 개의 선분 형상을 갖는 화소 전극(PXL)이 형성된다.The planarization film PAC is coated on the entire surface of the substrate SUB on which the thin film transistor T is formed. On the planarization film PAC, the common electrode COM is coated on the entire surface of the substrate SUB except for the thin film transistor T region. The passivation layer PAS is applied to the entire surface of the substrate SUB to cover the common electrode COM. In the pixel area on the passivation layer PAS, a pixel electrode PXL having a plurality of line segments having a predetermined line width and overlapping with the common electrode COM is formed.

특히, 본 발명의 제1 실시 예에서는, 공통 전극(COM)에는 두 개의 데이터 배선(DL)과 평행하도록 형성된 두 개의 슬릿들(SL1, SL2)이 형성된다. 예를 들어, 제1 슬릿(SL1)은 화소 영역을 정의하는 좌측 데이터 배선(DL)과 평행하게 형성된다. 제1 슬릿(SL1)은 화소 전극(PXL)을 구성하는 여러 개의 막대 형상 중에서 좌측 데이터 배선(DL)과 가장 근접하는 최 외각변과 중첩하도록 형성하는 것이 바람직하다. 즉, 제1 슬릿(SL1)을 통해 화소 전극(PXL)의 최 좌측 변 일부가 노출된 구조를 가질 수 있다.In particular, in the first embodiment of the present invention, two slits SL1 and SL2 are formed in the common electrode COM to be parallel to the two data lines DL. For example, the first slit SL1 is formed in parallel with the left data line DL, which defines the pixel area. The first slit SL1 may be formed to overlap the outermost side closest to the left data line DL among the plurality of bar shapes constituting the pixel electrode PXL. That is, a part of the leftmost side of the pixel electrode PXL may be exposed through the first slit SL1.

마찬가지로, 제2 슬릿(SL2)은 화소 전극(PXL)을 구성하는 여러 개의 막대 형상 중에서 우측 데이터 배선(DL)과 가장 근접하는 최 외각변과 중첩하도록 형성하는 것이 바람직하다. 즉, 제2 슬릿(SL2)을 통해 화소 전극(PXL)의 최 우측 변 일부가 노출된 구조를 가질 수 있다.
Similarly, the second slit SL2 may be formed to overlap the outermost side closest to the right data line DL among the plurality of bar shapes constituting the pixel electrode PXL. That is, a part of the rightmost side of the pixel electrode PXL may be exposed through the second slit SL2.

이하, 도 6을 더 참조하여, 본 발명의 제1 실시 예에 의한 공통 전극(COM)에 형성된 슬릿(SL1, SL2)의 형성 위치 및 그 기능에 대해서 좀 더 상세히 설명한다. 도 6은 도 4 및 5에서 ① 부분을 확대한 단면도이다.Hereinafter, referring to FIG. 6, the formation positions and functions of the slits SL1 and SL2 formed in the common electrode COM according to the first embodiment of the present invention will be described in more detail. 6 is an enlarged cross-sectional view of part 1 in FIGS. 4 and 5.

도 6을 참조하면, 데이터 배선(DL) 위에는 기판(SUB) 전체 표면을 덮는 평탄화 막(PAC)이 형성된다. 평탄화 막(PAC) 위에는 공통 전극(COM)이 기판(SUB) 전체를 덮는 형상으로 도포된다. 단, 박막 트랜지스터(T) 상부에는 형성되지 않을 수도 있다. 또한, 필요하다면, 데이터 배선(DL) 및 게이트 배선(GL)과는 최소 영역으로 중첩되도록 형성할 수도 있다.Referring to FIG. 6, a planarization film PAC covering the entire surface of the substrate SUB is formed on the data line DL. The common electrode COM is coated on the planarization film PAC to cover the entire substrate SUB. However, it may not be formed on the thin film transistor T. In addition, if necessary, the data line DL and the gate line GL may be formed to overlap the minimum area.

공통 전극(COM) 위에는 기판(SUB) 전체를 덮는 보호막(PAS)이 도포된다. 보호막(PAS) 위에는 공통 전극(COM)과 중첩하는 화소 전극(PXL)이 형성된다. 화소 전극(PXL)은 막대 형상으로 형성된다. 도 6에서는 화소 영역 중에서 제일 좌측에 배치된 화소 전극(PXL)의 선분 부분을 중심으로 설명한다.The passivation layer PAS is disposed on the common electrode COM to cover the entire substrate SUB. The pixel electrode PXL overlapping the common electrode COM is formed on the passivation layer PAS. The pixel electrode PXL is formed in a rod shape. In FIG. 6, the line segment portion of the pixel electrode PXL disposed on the leftmost side of the pixel region will be described.

공통 전극(COM) 중에서 데이터 배선(DL)과 인접하는, 화소 영역 중에서 제일 좌측에 배치된 화소 전극(PXL)의 좌측 변 일부를 노출하는 제1 슬릿(SL1)을 구비한다. 제1 슬릿(SL1)은 장방형, 특히 길쭉한 막대 형상을 갖고, 화소 전극(PXL)의 최 좌측변을 모두 노출하도록 형성하는 것이 바람직하다.A first slit SL1 exposing a part of the left side of the pixel electrode PXL disposed on the leftmost side of the pixel region adjacent to the data line DL among the common electrodes COM is provided. The first slit SL1 has a rectangular shape, particularly an elongated rod shape, and is preferably formed to expose all of the leftmost sides of the pixel electrode PXL.

더 상세하게는 제1 슬릿(SL1)은 좌측변(L1), 및 좌측변(L1)과 일정 거리 이격한 우측변(L2)을 포함한다. 좌측변(L1)과 우측변(L2)의 이격된 일정 거리가 슬릿의 폭이 된다. 제1 슬릿(SL1)의 폭은 1~3㎛인 것이 바람직하다.More specifically, the first slit SL1 includes a left side L1 and a right side L2 spaced apart from the left side L1 by a predetermined distance. A predetermined distance between the left side L1 and the right side L2 becomes the width of the slit. It is preferable that the width | variety of 1st slit SL1 is 1-3 micrometers.

여기서, 좌측변(L1)은 좌측 데이터 배선(DL)의 내측변(DLI)과 화소 전극(PXL)의 외측변(PLO) 사이에 배치되는 것이 바람직하다. 한편, 우측변(L2)은 제일 좌측에 배치된 화소 전극(PXL)의 폭 내에 위치하는 것이 바람직하다. 예를 들어, 제일 좌측에 배치된 화소 전극(PXL)의 외측변(PLO)과 내측변(PLI)의 사이에,제1 슬릿(SL1)의 우측변(L2)이 배치되는 것이 바람직하다.Here, the left side L1 is preferably disposed between the inner side DLI of the left data line DL and the outer side PLO of the pixel electrode PXL. On the other hand, the right side L2 is preferably located within the width of the pixel electrode PXL disposed on the leftmost side. For example, it is preferable that the right side L2 of the first slit SL1 is disposed between the outer side PLO and the inner side PLI of the pixel electrode PXL disposed on the leftmost side.

이로써, 제일 좌측에 배치된 화소 전극(PXL)의 외측변(PLO)과 제1 슬릿(SL1)의 좌측변(L1) 사이에 프린지 필드가 형성된다. 종래 기술에서는, 도 3에서 도시한 바와 같이, 화소 전극(PXL)과 가장 가까운 공통 전극(COM)의 영역 사이에 프린지 필드가 형성되므로, 프린지 필드 영역이 가로 폭으로 매우 짧다. 하지만, 본 발명에서는 제1 슬릿(SL1)으로 인해, 최 좌측변에 형성되는 프린지 필드의 가로 영역이 더 확대된다. 즉, 프린지 필드의 유효 영역이 제1 슬릿(SL1)으로 인해 더 넓어진다. 따라서, 액정 층의 유효 구동 면적이 그만큼 더 넓어지고, 광 투과 면적이 증가한다.Thus, a fringe field is formed between the outer side PLO of the pixel electrode PXL disposed on the leftmost side and the left side L1 of the first slit SL1. In the prior art, as shown in FIG. 3, since a fringe field is formed between the pixel electrode PXL and the region of the closest common electrode COM, the fringe field region is very short in width. However, in the present invention, the horizontal region of the fringe field formed on the leftmost side is further enlarged due to the first slit SL1. That is, the effective area of the fringe field is wider due to the first slit SL1. Thus, the effective driving area of the liquid crystal layer is wider by that, and the light transmitting area is increased.

또한, 제1 슬릿(SL1)이 형성된 부분은 공통 전극(COM)이 존재하는 영역보다 광 투과도가 더 높다. 공통 전극(COM)은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Idium Zinc Oxide)와 같은 투명 도전 물질로 형성한다. 이들 물질이 투명도가 높고, 얇게 형성한다 하더라도, 광 투과도를 어느 정도는 저하시킨다. 그러므로, 제1 슬릿(SL1) 부분은 공통 전극(COM)이 도포된 화소 영역보다 광 투과도가 더 높아진다.In addition, the portion where the first slit SL1 is formed has a higher light transmittance than the region where the common electrode COM is present. The common electrode COM is formed of a transparent conductive material such as indium tin oxide or indium zinc oxide. Although these substances have high transparency and are thinly formed, the light transmittance is reduced to some extent. Therefore, the portion of the first slit SL1 has a higher light transmittance than the pixel region to which the common electrode COM is coated.

실험적으로 본 발명의 제1 실시 예에 의하면, 제1 및 제2 슬릿(SL1, SL2)들을 구비한 화소 영역에서의 광 투과율이 5~10% 정도 향상되는 것을 측정할 수 있었다. 특히, 화소 영역 내에서 가장자리 부분의 광 투과도가 화소 영역 내부의 광 투과도와 큰 차이가 없어지므로, 화소 영역 내에서 균일한 밝기를 얻을 수 있다.Experimentally, according to the first embodiment of the present invention, the light transmittance in the pixel region including the first and second slits SL1 and SL2 was improved by about 5 to 10%. In particular, since the light transmittance of the edge portion in the pixel region does not have a large difference with the light transmittance inside the pixel region, uniform brightness can be obtained in the pixel region.

제1 슬릿(SL1)을 형성함으로써 화소 전극(PXL)과 공통 전극(COM)이 좀더 멀리 이격하기 때문에 이 이격된 거리에서 프린지 필드를 형성하기 위해서 구동 전압을 약 0.3~0.5V 향상시킬 필요가 있을 수 있다. 하지만, 이로써 얻을 수 있는 광 투과율 향상으로 백 라이트 전력 소비를 더 줄일 수 있으므로, 장점을 더 많이 얻을 수 있다.Since the pixel electrode PXL and the common electrode COM are spaced farther apart by forming the first slit SL1, it is necessary to increase the driving voltage by about 0.3 to 0.5 V to form a fringe field at this spaced distance. Can be. However, the improved light transmittance thus achieved can further reduce the backlight power consumption, thus providing more advantages.

특히, 본 발명에서 슬릿은, 화소 영역의 내측 영역에는 형성하지 않고, 화소 전극과 중첩하는 최외각 영역에만 형성하는 것이 더 효율이 좋은 것으로 관측되었다. 하지만, 설계상의 이유로, 화소 영역의 내측부에도 화소 전극의 일측 변 영역을 노출하는 슬릿을 더 포함할 수도 있다. 이는 설계자의 의도 및 구조적인 이유 또는 시뮬레이션과 실험을 통한 결과 등을 참조하여 슬릿 형성 여부를 결정하는 것이 바람직하다.
In particular, in the present invention, it was observed that it is more efficient to form the slit only in the outermost region overlapping with the pixel electrode without forming it in the inner region of the pixel region. However, for design reasons, the inner side of the pixel region may further include a slit exposing one side region of the pixel electrode. It is desirable to determine whether the slit is formed by referring to the designer's intention and structural reasons or the results of simulation and experiment.

제1 실시 예에서는, 화소 전극(PXL)이 데이터 배선(DL)과 평행한 다수 개의 막대 형상으로 형성된 경우에 대하여 설명하였다. 하지만, 프린지 필드형 액정표시장치의 경우, 화소 전극(PXL)을 게이트 배선(GL)과 평행한 다수 개의 막대 형상으로 형성할 수도 있다. 이 경우에는, 상부 및 하부 게이트 배선들(GL)과 인접하는 화소 전극(PXL)의 최 외곽변들 일부와 중첩하는 슬릿들을 형성할 수 있다.In the first embodiment, the pixel electrode PXL has been described in the form of a plurality of rods parallel to the data line DL. However, in the case of the fringe field type liquid crystal display device, the pixel electrode PXL may be formed in a plurality of bar shapes parallel to the gate line GL. In this case, slits may overlap with some of the outermost sides of the pixel electrode PXL adjacent to the upper and lower gate lines GL.

이하, 도 7을 참조하여, 본 발명의 제2 실시 예에 대해서 간단히 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다.Hereinafter, a second embodiment of the present invention will be briefly described with reference to FIG. 7. 7 is a plan view illustrating a thin film transistor substrate included in a fringe field type liquid crystal display according to a second exemplary embodiment of the present invention.

제2 실시 예는 모든 구성 요소들이 제1 실시 예의 것과 동일하다. 차이가 있다면, 화소 전극(PXL)이 화소 영역 내에서 가로 방향으로 진행하는 다수 개의 막대들이 일정 간격 이격하여 배치된 구조를 갖는다.In the second embodiment, all the components are the same as in the first embodiment. If there is a difference, the pixel electrode PXL has a structure in which a plurality of bars extending in the horizontal direction in the pixel area are spaced apart by a predetermined interval.

이 경우, 공통 전극(COM)에는 게이트 배선(GL)과 평행한 형상의 제1 슬릿(SL1)과 제2 슬릿(SL2)을 갖는다. 제1 슬릿(SL1)은 화소 영역의 하변에 배치된 게이트 배선(GL)과 인접하는 화소 전극(PXL)의 하변을 노출하는 형상을 갖는 것이 바람직하다. 제2 슬릿(SL2)은 화소 영역의 상변에 배치된 게이트 배선(GL)과 인접하는 화소 전극(PXL)의 상변을 노출하는 형상을 갖는 것이 바람직하다. 그리고, 제1 슬릿(SL1) 및 제2 슬릿(SL2)의 폭 및 위치 관계는 제1 실시 예의 것과 동일하게 형성하는 것이 바람직하다.
In this case, the common electrode COM includes the first slit SL1 and the second slit SL2 in parallel with the gate line GL. The first slit SL1 preferably has a shape that exposes the lower side of the pixel electrode PXL adjacent to the gate line GL disposed on the lower side of the pixel area. The second slit SL2 preferably has a shape that exposes the top side of the pixel electrode PXL adjacent to the gate line GL disposed on the top side of the pixel region. In addition, the width and the positional relationship between the first slit SL1 and the second slit SL2 are preferably formed in the same manner as in the first embodiment.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 IGT: 게이트 패드 중간 단자
GPH: 게이트 패드 콘택홀 GH1: 제1 게이트 패드 콘택홀
GH2: 제2 게이트 패드 콘택홀 DPH: 데이터 패드 콘택홀
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
ES: 에치 스토퍼 SL1: 제1 슬릿
SL2: 제2 슬릿T: thin film transistor SUB: substrate
GL: Gate wiring CL: Common wiring
DL: data wiring PXL: pixel electrode
COM: common electrode GP: gate pad
DP: data pad GPT: gate pad terminal
DPT: data pad terminal IGT: gate pad middle terminal
GPH: Gate pad contact hole GH1: First gate pad contact hole
GH2: second gate pad contact hole DPH: data pad contact hole
G: gate electrode S: source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film PAS: protective film
PA1: first protective film PA2: second protective film
PAC: Planarization Film DH: Drain Contact Hole
ES: etch stopper SL1: first slit
SL2: second slit

Claims (7)

기판;
상기 기판 위에서 매트릭스 배열된 복수의 화소 영역;
상기 복수의 화소 영역에 각기 위치하는 박막 트랜지스터; 및
상기 복수의 화소 영역에 위치한 상기 박막 트랜지스터를 덮도록 상기 기판 상에 전체적으로 덮여지며, 상기 박막 트랜지스터의 드레인 전극을 노출하는 제1 홀을 구비하는 평탄화 막;
상기 평탄화 막 위에 위치하며, 상기 화소 영역의 일측 최외각 영역에서 일 방향으로 연장되는 제1 슬릿, 상기 화소 영역의 타측 최외각 영역에서 상기 일 방향을 따라 연장되는 제2 슬릿, 및 상기 박막 트랜지스터에 대응하는 부분을 제외한 영역에서 상기 복수의 화소 영역을 전체적으로 덮는 공통 전극;
상기 공통 전극 위에 전체적으로 위치하며 상기 제1 홀 위치에서 상기 박막 트랜지스터의 상기 드레인 전극을 노출하는 제2 홀을 구비하는 보호막; 및
상기 보호막 위에서 상기 복수의 화소 영역 각각에서 상기 보호막 위에 배치되어 상기 제1 홀 및 상기 제2 홀을 통하여 상기 박막 트랜지스터의 상기 드레인 전극에 연결되는 화소 전극
을 포함하고,
상기 공통 전극은 상기 화소 영역에서 상기 제1 슬릿과 상기 제2 슬릿 사이에 별도의 슬릿을 구비하지 않고,
상기 화소 전극이 상기 화소 영역의 상기 일측 최외각 영역과 상기 타측 최외각 영역 각각에서 상기 일 방향으로 연장되어 상기 제1 슬릿 및 상기 제2 슬릿의 일부와 각기 중첩하는 두 개의 제1 선분, 그리고 상기 두 개의 제1 선분 사이에 위치하여 상기 제1 슬릿 및 상기 제2 슬릿과 중첩하지 않는 부분에서 상기 공통 전극과 전체적으로 중첩하여 위치하는 복수의 제2 선분을 포함하는 액정표시장치.
Board;
A plurality of pixel regions arranged in a matrix on the substrate;
Thin film transistors respectively positioned in the plurality of pixel regions; And
A planarization film which is entirely covered on the substrate to cover the thin film transistors positioned in the plurality of pixel regions, the planarization film having a first hole exposing a drain electrode of the thin film transistor;
A first slit disposed on the planarization layer and extending in one direction in one outermost region of the pixel region, a second slit extending in the one direction in the other outermost region of the pixel region, and the thin film transistor A common electrode covering the plurality of pixel areas as a whole in a region excluding a corresponding portion;
A passivation layer disposed over the common electrode and having a second hole exposing the drain electrode of the thin film transistor at the first hole position; And
A pixel electrode disposed on the passivation layer in each of the plurality of pixel regions on the passivation layer and connected to the drain electrode of the thin film transistor through the first hole and the second hole;
Including,
The common electrode does not have a separate slit between the first slit and the second slit in the pixel area.
Two first line segments extending in the one direction from each of the one outermost region and the other outermost region of the pixel region and overlapping a portion of the first slit and the second slit; and And a plurality of second line segments positioned between two first line segments and overlapping the common electrode in a portion not overlapping the first slit and the second slit.
제 1 항에 있어서,
상기 화소 영역은, 상기 기판의 제1 방향으로 진행하는 다수 개의 제1 배선들과, 상기 기판의 제2 방향으로 진행하는 다수 개의 제2 배선들의 교차 구조로 정의되며;
상기 화소 전극의 상기 제1 및 제2 선분들은 상기 제1 배선과 평행하도록 배치되며;
상기 제1 및 제2 슬릿은 각기 상기 두 개의 제1 선분의 외주변을 노출하는 막대 형상을 갖는 것을 특징으로 하는 액정표시장치.
The method of claim 1,
The pixel region is defined as a cross structure of a plurality of first wires traveling in a first direction of the substrate and a plurality of second wires traveling in a second direction of the substrate;
The first and second line segments of the pixel electrode are disposed parallel to the first wiring;
And the first and second slits each have a rod shape exposing the outer peripheries of the two first line segments.
제 2 항에 있어서,
상기 제1 슬릿이, 상기 제1 배선들 중에 상기 각 화소 영역에서 상기 일측 최외각 영역에 인접하여 위치한 상기 제1 배선과 상기 각 화소 영역에서 상기 일측 최외각 영역에 위치한 상기 제1 선분 사이에 배치되는 제1 변과, 상기 일측 최외각 영역에 위치한 상기 제1 선분에 중첩하여 위치하는 제2 변을 포함하고,
상기 제2 슬릿이, 상기 제1 배선들 중에 상기 각 화소 영역에서 상기 타측 최외각 영역에 인접하여 위치한 상기 제1 배선과 상기 각 화소 영역에서 상기 타측 최외각 영역에 위치한 상기 제1 선분 사이에 배치되는 제1 변과, 상기 타측 최외각 영역에 위치한 상기 제1 선분에 중첩하여 위치하는 제2 변을 포함하는 액정표시장치.
The method of claim 2,
The first slit is disposed between the first line positioned adjacent to the one outermost region in the pixel area among the first lines and the first line segment positioned in the one outermost region in the pixel area. And a second side positioned to overlap the first line segment positioned in the one outermost region,
The second slit is disposed between the first line positioned adjacent to the other outermost region in the pixel area among the first lines and the first line segment positioned in the other outermost region in the pixel area. And a second side positioned to overlap the first line segment positioned in the other outermost region.
제 3 항에 있어서,
상기 제1 슬릿의 상기 제1 변이 상기 각 화소 영역에서 상기 일측 최외각 영역에 위치한 상기 제1 선분으로부터 1 내지 3㎛ 이격되고,
상기 제2 슬릿의 상기 제1 변이 상기 각 화소 영역에서 상기 타측 최외각 영역에 위치한 상기 제1 선분으로부터 1 내지 3㎛ 이격되는 액정표시장치.
The method of claim 3, wherein
The first side of the first slit is spaced 1 to 3㎛ from the first line segment located in the one outermost region in each pixel area,
And the first side of the second slit is spaced 1 to 3 μm from the first line segment positioned in the other outermost region in each pixel region.
제 2 항에 있어서,
상기 제1 방향은 세로 방향이고, 상기 제1 배선은 데이터 배선이며,상기 제1 슬릿은 상기 데이터 배선들 중 상기 화소 영역의 좌측변에 배치된 상기 제1 배선과 인접하고,
상기 제2 슬릿은 상기 데이터 배선들 중 상기 화소 영역의 우측변에 배치된 상기 제1 배선과 인접하는 것을 특징으로 하는 액정표시장치.
The method of claim 2,
The first direction is a vertical direction, the first wiring is a data wiring, and the first slit is adjacent to the first wiring disposed at a left side of the pixel area among the data wirings,
And the second slit is adjacent to the first wiring disposed on the right side of the pixel area among the data wirings.
제 2 항에 있어서,
상기 제1 방향은 가로 방향이고, 상기 제1 배선은 게이트 배선이며,
상기 제1 슬릿은 상기 게이트 배선들 중 상기 화소 영역의 하부변에 배치된 상기 제1 배선과 인접하고,
상기 제2 슬릿은 상기 게이트 배선들 중 상기 화소 영역의 상부변에 배치된 상기 제1 배선과 인접하는 것을 특징으로 하는 액정표시장치.
The method of claim 2,
The first direction is a horizontal direction, the first wiring is a gate wiring,
The first slit is adjacent to the first wiring disposed on a lower side of the pixel area among the gate wirings,
And the second slit is adjacent to the first wiring disposed on an upper side of the pixel area among the gate wirings.
제 1 항에 있어서,
상기 공통 전극과 상기 화소 전극 사이에 프린지 필드 형 전계가 형성되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
A fringe field type electric field is formed between the common electrode and the pixel electrode.
KR1020130076033A 2013-06-28 2013-06-28 Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio KR102011951B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130076033A KR102011951B1 (en) 2013-06-28 2013-06-28 Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130076033A KR102011951B1 (en) 2013-06-28 2013-06-28 Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio

Publications (2)

Publication Number Publication Date
KR20150002328A KR20150002328A (en) 2015-01-07
KR102011951B1 true KR102011951B1 (en) 2019-08-19

Family

ID=52475770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130076033A KR102011951B1 (en) 2013-06-28 2013-06-28 Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio

Country Status (1)

Country Link
KR (1) KR102011951B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106773378B (en) * 2017-01-20 2019-10-01 京东方科技集团股份有限公司 Array substrate and preparation method thereof, display panel and display device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701070B1 (en) * 2000-12-29 2007-03-29 비오이 하이디스 테크놀로지 주식회사 Fringe field switching liquid crystal display
KR101356171B1 (en) * 2007-10-24 2014-01-24 엘지디스플레이 주식회사 Fringe field switching liquid crystal display device and method of fabricating the same
KR20110066491A (en) * 2009-12-11 2011-06-17 엘지디스플레이 주식회사 Thin film transistor liquid crystal display device
KR101899935B1 (en) * 2011-11-03 2018-11-05 엘지디스플레이 주식회사 Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same

Also Published As

Publication number Publication date
KR20150002328A (en) 2015-01-07

Similar Documents

Publication Publication Date Title
US10134906B2 (en) Display device
KR102063983B1 (en) Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof
US10288955B2 (en) Liquid crystal display device
US8994905B2 (en) Liquid crystal display device
US11435636B2 (en) Method of manufacturing liquid crystal display device using first and second photoresists
KR102652674B1 (en) Ultra High Resolution Liquid Crystal Display
US9684199B2 (en) Liquid crystal display substrate and device
US10620487B2 (en) Pixel structure, array substrate, display device and method for manufacturing the same
KR102031682B1 (en) Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor At Each Pixel
WO2013154022A1 (en) Liquid crystal display device
US9195100B2 (en) Array substrate, liquid crystal panel and display device with pixel electrode and common electrode whose projections are overlapped
KR101973753B1 (en) Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof
KR20130104429A (en) Liquid crystal display device and method of fabricating the same
KR102162755B1 (en) Thin Film Transistor Substrate For High Resolution Liquid Crystal Display Having High Apperture Ratio and Manufacturing Method Thereof
KR101988006B1 (en) Thin Film Transistor Substrate Having Oxide Semiconductor and Manufacturing Method Thereof
KR102011951B1 (en) Liquid Crystal Display Having High Aperture Ratio And High Transmittance Ratio
KR102162754B1 (en) Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor
KR20070044918A (en) Liquid display panel and method for manufacturing the same
KR101912937B1 (en) Hybrid Mode Horizontal Electric Field Type Liquid Crystal Display Device
KR102346086B1 (en) Liquid crystal display device having a compensting thin film transistor
US9377656B2 (en) Liquid crystal display device
US9341904B2 (en) Liquid-crystal display apparatus with large viewing angle and high optical transmittance
KR20170080212A (en) Display panel and display device having the same
JP2017009637A (en) Liquid crystal display device
KR20130122824A (en) Liquid crystal display device and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant