KR102010233B1 - 이중 기록 라인 반도체 메모리에서의 기록 보조 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 저장 장치는 복수의 저장 셀을 포함한다. 각각의 저장 셀은 2개의 액세스 제어 소자를 포함하고, 해당 액세스 제어 소자 각각은 액세스 제어 신호에 응답하여 상기 저장 셀에 대해 2개의 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 데이터 포트에 연결되는 구성을 갖는다. 상기 저장 셀은 복수의 상기 액세스 제어 소자를 제어하기 위해 2개의 액세스 제어 라인 중 하나의 액세스 제어 라인을 통해 상기 액세스 제어 신호를 인가하는 액세스 제어 회로를 포함한다. 각각의 저장 셀의 상기 2개의 액세스 제어 소자 중 하나는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며, 상기 2개의 액세스 제어 소자의 하나의 추가 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며, 상기 액세스 제어 회로는 하나의 데이터 액세스 요청에 응답하며, 상기 하나의 데이터 액세스 요청은 상기 제1 및 제2의 양측의 데이터 라인에 기록될 데이터 값을 인가하고 상기 제1 및 제2의 액세스 제어 라인 모두에 상기 액세스 제어 신호를 인가하는 기록 요청이다. 소정의 경우, 액세스 제어 신호는 2개의 액세스 제어 라인 중 제1 라인에 인가된 후 미리 정해진 시간으로 2개의 액세스 제어 라인 중 제2 라인에 인가된다.

Description

이중 기록 라인 반도체 메모리에서의 기록 보조{WRITE ASSIST IN A DUAL WRITE LINE SEMICONDUCTOR MEMORY}
본 발명은 데이터 저장의 분야에 관한 것으로, 보다 상세하게는 반도체 메모리에서 데이터의 저장 및 액세스에 관한 것이다.
소자의 크기 및 그 전력 소비를 줄이기 위한 요구의 지속적인 증가에 따라, SRAM과 같은 강력한 반도체 메모리의 설계가 큰 도전 과제가 되고 있다. SRAM 내의 각각의 저장 셀은 데이터 값을 유지하기 위한 피드백 루프를 포함한다. 피드백 루프에 기록을 행하고 새로운 값을 저장하기 위해, 입력 데이터 값은 필요한 경우 피드백 루프에 의해 저장된 상태를 전환할 수 있도록 충분히 높은 전압 레벨을 가져야 하는 한편, 피드백 루프로부터의 판독은 피드백 루프 중 임의의 장소에 저장된 값을 교란시키지 않고 수행되어야 한다.
SRAM 비트 셀은 대체로 작게 설계되고 통상적으로 6개의 트랜지스터로부터 구성될 수 있다. 그러나, 8개의 트랜지스터로부터 구성된 이중 포트 셀도 알려져 있다. 이들은 통상 2개의 워드 라인과 2개의 비트 라인과 함께 사용되며, 제1 워드 라인과 비트 라인 세트를 피드백 루프에 연결하는 한 세트와 제2 워드 라인과 비트 라인 세트를 피드백 루프에 연결하는 다른 한 세트인 2세트의 액세스 트랜지스터를 포함한다. 이들 이중 포트 비트 셀은 2개의 셀이 이들 다른 포트와 액세스 라인의 사용을 통해 동일한 사이클로 액세스될 수 있게 한다. 분명히, 동일한 셀에 대해 동일한 사이클로 판독과 기록을 시도하지 않도록 주의하여야 한다.
이러한 메모리 내의 비트 셀로 액세스될 때, 통상적으로 양측의 비트 라인이 예비 충전되는 예비 충전(또는 프리차지) 단계가 존재하고, 그에 따라 액세스 트랜지스터가 작동되고 셀 내에 저장된 값이 비트 라인으로 전달되거나 셀에 기록될 값이 해당 비트 라인으로 전달된 후 액세스 트랜지스터를 통해 셀로 전달되는 평가 단계가 존재한다. 기록시, 데이터 값은 상보적 비트 라인을 액세스 트랜지스터가 작동되고 피드백 루프가 비트 라인에 연결되는 필요 전압으로 구동시키는 것에 의해 비트 라인 상에 입력되고 비트 라인 상의 데이터 값은 피드백 루프에 저장된다. 셀로부터의 판독시, 양측의 비트 라인이 예비 충전됨으로써 0을 저장하는 셀의 측면은 해당 셀이 비트 라인에 연결시 해당 비트 라인을 풀 다운(pull down)할 것이고, 전압 레벨의 이러한 변화의 검출을 통해 피드백 루프의 어떤 측면에 0이 저장되는지를 결정할 수 있다. 그러나, 예비 충전된 비트 라인과 0 사이의 전압 레벨의 차이는 0을 저장하는 노드가 1 측으로 풀 업 되도록 할 수 있어서 비트 셀에 불안정성을 야기하고 비트 셀이 데이터를 플리핑(flipping)하게 할 수 있다. 이것은 단독 교란이라고 지칭되며, 셀로의 판독 중 또는 다른 셀로의 기록 중 동일한 워드 라인 상에서 셀에서 일어날 수 있다. 후자의 경우, 워드 라인은 기록될 셀로의 액세스를 위해 활성화되고, 이는 워드 라인에 연결된 다른 셀에 영향을 미친다.
크기가 작아짐에 따라 무작위적인 불순물 변동, 라인 엣지 거칠기 등에 따른 소자 특성의 변화가 크게 증가됨으로써 작은 스케일의 기하학적 조건(smaller scale geometries)과 함께 기록 마진의 감소는 물론 판독 교란 비율의 증가를 야기한다.
따라서, 모든 동작 전압 범위에 걸쳐 셀이 (판독 교란 없이) 판독될 수 있고 기록될 수 있는 강력한 SRAM을 설계하는 것은 어려운 것으로 편명된다. SRAM셀이 성공적으로 판독되고 기록될 수 있는 전압의 감소는 용이하지 않고, 특히 전압의 크기가 작아지면, 셀에 대한 기록이 점차 어려워지게 된다. 액세스 향상을 위해 기록 중 워드 라인 상의 전압을 증가시키는 기록 보조 메커니즘이 알려져 있으나, 이러한 기술은 액세스되는 셀과 동일한 열의 셀에 대한 판독 교란의 가능성을 증가시킨다는 단점을 가지므로, 추가의 높은 전압 레벨의 제공을 필요로 한다.
판독 실패를 크게 증가시키지 않으면서 반도체 메모리의 기록 실패를 감소시킬 수 있는 것이 바람직할 것이다.
본 발명의 제1 측면에 따라 제공되는 데이터 저장을 위한 반도체 메모리 저장 장치는: 복수의 저장 셀로서, 각각의 저장 셀은 적어도 2개의 액세스 제어 소자를 포함하고, 해당 액세스 제어 소자 각각은 액세스 제어 신호에 응답하여 상기 저장 셀에 대해 2개의 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 적어도 하나의 데이터 포트에 연결되는 구성을 갖는, 그러한 복수의 저장 셀과; 복수의 상기 액세스 제어 소자를 제어하기 위해 2개의 액세스 제어 라인 중 적어도 하나의 액세스 제어 라인을 통해 상기 액세스 제어 신호를 인가하는 액세스 제어 회로를 포함하고; 각각의 저장 셀의 상기 적어도 2개의 액세스 제어 소자 중 적어도 하나는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 라인을 따라 전송되는 상기 액세스 제어 신호에 의해 제어되며, 상기 적어도 2개의 액세스 제어 소자의 적어도 하나의 추가 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 라인을 따라 전송되는 상기 액세스 제어 신호에 의해 제어되며; 상기 액세스 제어 회로는 적어도 하나의 데이터 액세스 요청에 응답하며, 상기 적어도 하나의 데이터 액세스 요청은 상기 데이터 포트를 통해 상기 양측의 데이터 라인에 기록될 데이터 값을 인가하고 상기 제1 및 제2의 상기 2개의 액세스 제어 라인에 상기 액세스 제어 신호를 인가하는 기록 요청을 포함하는 것을 특징으로 한다.
본 발명은 항상 낮은 전압과 높은 속도 및 작은 위상에서 동작할 수 있을 때 셀에 성공적으로 기록하는 것이 곤란하다는 것을 인식하고 있다. 이러한 문제는 2개의 데이터 라인과 2개의 액세스 제어 라인을 갖도록 셀을 구성하는 것으로 대처할 수 있는데, 이는 이중 포트 저장 소자와 유사한 방식이지만 2개 라인을 독립적으로 사용하기보다는 함께 사용하여 하나의 값을 셀에 기록하게 된다. 이러한 구성은 기록될 셀의 제1 액세스 제어 소자의 폭을 증가시키는 것과 유사하고, 보다 효과적으로 전하가 셀에 전달되도록 함으로써 기록이 성공적일 가능성을 증가시킨다. 또한, 액세스 제어 라인에 증가된 전압을 제공할 필요가 없고, 오히려 2개의 액세스 제어 라인은 단순히 동일한 신호가 해당 제어 라인에 인가되도록 하여 동일한 데이터 값을 갖는 2개의 데이터 라인에 대한 액세스를 허용한다.
따라서, 시스템은 셀의 성능이 유지되고 기록 성공이 향상되도록 복잡한 제어 또는 임의의 추가 지연 없이 동작한다. 그러나, 이러한 해법과 관련된 면적의 증가가 존재한다.
소정의 실시예에서, 상기 액세스 제어 회로는 상기 기록 요청에 응답하여 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제1 라인으로 인가하며 미리 정해진 시간 지연 이후에 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제2 라인으로 인가한다.
셀을 하나 이상의 데이터 라인에 연결하는 것에 의해 셀을 액세스할 때, 저장 셀이 데이터 라인에 연결되는 것으로부터 야기되는 작은 천이 시간에 걸친 전류의 양은 저장 셀에서 피드백 루프의 안정성을 누르기에 충분한 전하의 저장 셀 내로의 유입을 가져올 수 있다. 전하 유입이 커질수록 저장 셀이 교란되고 그 저장 값의 소실될 가능성을 높아진다. 이것은 기록시는 바람직하지만, 기록되지 않는 관련 셀의 그 저장 값의 오류를 유도할 수 있다.
따라서, 본 발명의 해당 실시예는 관련 셀의 저장 데이터 값의 오류화 가능성을 크게 증가시키지 않으면서 셀에 대해 성공적인 기록을 행하는 것과 관련된다. 이러한 문제를 다루기 위해, 추가의 데이터 라인에 대한 액세스를 제공하는 추가의 액세스 제어 소자를 제어하여 이러한 액세스에 대해 제1 데이터 라인으로의 액세스에 비해 지연을 제공할 수 있음을 인정한다. 이 방식으로, 구동되지 않는 데이터 라인의 경우, 즉, 기록되지는 않지만 동일한 액세스 제어 라인 상에 위치되는 셀의 경우, 추가의 데이터 라인 상의 전하는 추가의 데이터 라인이 이들 셀에 연결되는 시간만큼 적어도 부분적으로 감쇠될 것이므로, 전하의 유입이 줄고 저장된 값에 오류가 생길 가능성이 줄어든다. 그러나, 기록될 셀의 경우, 데이터 라인은 구동될 것이므로 그 전하는 감쇠되지 않아서 액세스 제어 소자가 저장 셀에 연결시 동일한 양의 전하가 해당 셀로 유입된다.
제1 데이터 라인을 지연없이 연결하는 것에 의해 셀은 지연없이 성공적으로 기록될 수 있지만, 기록이 성공적이지 않은 경우, 추가의 데이터 라인을 추후 연결시 기록이 성공적일지라도 약간의 지연이 생길 가능성이 증가한다.
소정의 실시예에서, 상기 데이터 라인은 상기 액세스 제어 신호가 인가되지 전에 미리 정해진 전압으로 예비 충전되는데, 상기 미리 정해진 시간 지연은 상기 메모리의 목표 판독 안정성 수율에 따라 선택된다.
제1 액세스 제어 신호와 제2 액세스 제어 신호 사이의 시간 지연의 양은 메모리의 특성에 따라 선택될 수 있다. 긴 시간 지연은 액세스되었지만 기록되고 있지 않은 셀에 생기는 판독 교란의 가능성을 감소시킬 것이지만, 기록 시간도 증가시킬 것이므로, 메모리의 성능을 감소시킨다. 따라서, 메모리의 특성, 메모리에 있어서 원하는 판독 안정성 수율 및 허용 가능한 기록 실패에 따라, 소정의 미리 정해진 시간이 선택될 수 있다. 이러한 시간은 절대적 시간으로서 선택되거나 또는 본 실시예의 경우, 원하는 판독 안정성의 항목으로서 선택될 수 있다.
소정의 실시예에서, 반도체 메모리는 반도체 메모리 저장 장치가 동작되는 동작 모드를 지시하는 모드 인디케이터를 수신하는 모드 인디케이터 신호 입력부를 포함한다.
반도체 메모리 저장 장치의 일부는 복수의 모드로 동작될 수 있다. 전술한 바와 같이, 셀의 설계는 기록 보조를 위해 양측 포트가 사용되는 이중 포트 셀과 유사하다. 그러나, 메모리는 다른 여러 모드로 동작되도록 구성될 수 있어서, 소정 모드의 경우, 단일 포트 모드로 동작되고 기록이 보조되는 반면, 다른 모드의 경우, 2개의 데이터 라인이 서로 독립적으로 동작되고 메모리는 이중 포트 메모리로서 동작할 수 있다. 또한, 절전을 위해, 소정의 실시예의 경우, 언제나 단일 포트 모드로 동작되지만, 소정의 경우, 데이터 라인 중 하나만이 사용되고 나머지는 예비 충전되도록 구성될 수도 있다.
소정의 실시예에서, 반도체 메모리 저장 장치는 상기 2개의 데이터 라인을 동일한 데이터 포트에 연결하는 스위칭 회로를 포함하고, 상기 스위칭 소자는 상기 2개의 데이터 라인을 상기 동일한 데이터 포트에 연결하도록 제1 모드 인디케이터와 기록 요청의 수신에 응답하고 그리고 상기 제2 데이터 라인을 상기 동일한 데이터 포트로부터 단절시키도록 판독 요청과 제2 모드 인디케이터 중 적어도 하나의 수신에 응답한다.
다중의 모드 동작을 달성하기 위해, 상기 소자는 상기 모드 인디케이터에 의해 제어되는 스위칭 회로에 의해 제1 모드에서 기록 요청에 응답하여 상기 2개의 데이터 라인이 동일한 데이터 포트에 연결되고 판독 요청 또는 제2 모드 인디케이터에 응답하여 제2 데이터 라인이 상기 데이터 포트로부터 단절되도록 상기 2개의 데이터 라인을 연결 또는 단절시키도록 구성될 수 있다. 예비 충전된 2개의 데이터 라인을 가지는 것은 기록시 동작을 보조할 수 있다. 그러나, 판독 중에 이러한 보조는 필요하지 않다. 따라서, 판독시 양측의 데이터 라인을 사용하는 것에 장점이 없으므로 통상 양측의 데이터 라인은 사용되지 않는다. 모드 인디케이터는 예컨대 메모리에 전력을 공급하는 전압 레벨이 높고 기록시 추가의 보조가 필요하지 않을 수 있는 것과 같은 다른 경우 추가의 데이터 라인의 사용 여부를 결정하는데도 사용될 수 있다. 이러한 경우, 모드 인디케이터는 이를 지시하고 스위치를 제어하여 추가의 데이터 라인을 사용되지 않도록 단절시킬 수 있다.
소정의 실시예에서, 상기 판독 요청과 상기 제2 모드 인디케이터에 응답하여, 상기 반도체 메모리 저장 장치는 상기 제2 데이터 라인을 예비 충전하지 않도록 구성되고, 상기 액세스 제어 회로는 상기 액세스 제어 신호를 상기 제2 액세스 제어 라인에 인가하지 않도록 구성된다.
소정의 경우에서 언급한 바와 같이, 제2 데이터 라인을 사용하는 것이 유리하지 않을 수 있으며, 이러한 경우, 상기 데이터 라인은 예비 충전될 필요가 없으며, 더욱이 액세스 제어 신호는 제2 액세스 제어 라인에 인가되어서는 안된다. 추가의 데이터 라인을 예비 충전하는 것은 전력 소비를 증가시키므로, 필요치 않은 경우 선택적으로 예비 충전하지 않는 것이 유리하다. 제2 데이터 라인의 선택적인 사용을 구현할 수 있는 하나의 분야는 저전압 동작에서이다. 기록이 보다 강력한 고전압의 동작의 경우(기록 실패의 가능성이 낮다), 제2 데이터 라인은 전력 게이트 제어 메커니즘을 통해 작동 오프될 수 있고, 제2 워드 라인(액세스 제어)은 고전압 동작 모드 내내 작동되지 않을 수 있다(deasserted). 메모리가 저전압으로 동작시, 제2 데이터 라인은 기록 동작 중 추가의 보조를 제공하도록 작동될 수 있다.
소정의 실시예에서, 반도체 메모리 저장 장치는 단일 포트 모드 인디케이터와 기록 요청에 응답하여 상기 2개의 데이터 라인을 동일한 데이터 포트에 연결하고 이중 포트 모드 인디케이터와 판독 요청에 응답하여 상기 2개의 데이터 라인을 2개의 독립적 데이터 포트에 연결하는 스위칭 회로를 포함한다.
소정의 실시예에서, 반도체 메모리 저장 장치는 소정의 경우 이중 포트 모드로 동작하도록 구성될 수 있다. 이중 포트 모드에서 2개의 데이터 라인은 2개의 데이터 포트에 독립적으로 연결될 수 있고, 이들 포트 중 각각의 포트로부터 저장 셀로 입력될 수 있다. 이것은 다른 데이터 값이 동일 행(column)의 셀에 기록될 수 있게 한다. 회로를 통한 전압 레벨이 동일한 이유로 강하되는 경우와 같이 기록이 실패되는 동작의 모드에서, 이러한 이중 포트 모드는 단일 포트 모드 인디케이터를 사용하는 것에 의해 기록 모드에서 억제될 수 있고, 이 시점에서 기록의 보조를 위해 제2 포트가 사용되고, 동일한 데이터 값이 양측 데이터 라인 상에 로딩되고, 액세스 제어 소자가 저장 셀을 위해 양측의 데이터 라인에 연결됨으로써 기록 성공의 가능성을 향상시킨다.
소정의 실시예에서, 상기 2개의 데이터 라인 중 적어도 하나는 상기 액세스 제어 회로가 상기 액세스 제어 신호를 인가하기 전에 미리 정해진 전압으로 예비 충전된다.
저장 셀을 액세스할 때, 데이터 라인은 통상 액세스 이전에 예비 충전된다. 양측 라인이 예비 충전되거나 소정의 경우 충전되는 것은 오직 하나의 라인일 수 있다.
소정의 경우, 상기 제2 데이터 라인은 상기 제1 데이터 라인이 예비 충전되는 미리 정해진 전압보다 작은 미리 정해진 전압으로 예비 충전되며, 상기 미리 정해진 작은 전압은 상기 메모리의 원하는 판독 안정성에 의존하여 선택된다.
제2 데이터 라인이 소정의 경우 상기 제1 데이터 라인이 예비 충전되는 전압보다 낮은 미리 정해진 전압으로 예비 충전되는 것이 유리할 수 있다. 제2 데이터 라인이 기록 보조 신호에 응답하여 셀에 연결되는 경우, 기록되지 않는 선택된 셀에 대한 판독 교란을 억제하기 위해 제2 데이터 라인이 예비 충전되는 미리 정해진 전압은 감소될 수 있다. 기록되는 셀의 전압 라인이 구동되어 일단 데이터 값이 인가되면, 데이터 라인 상의 전압은 해당 데이터 값에 대응하는 미리 정해진 레벨을 획득할 것이다. 따라서, 기록되는 셀은 미리 정해진 전압을 미리 정해지는 전압을 경험할 것이고 기록되지 않는 셀은 낮은 예비 충전 전압을 경험할 것이므로 저장된 값이 교란될 가능성이 적어질 것이다. 이러한 감소된 전압은 기록을 보조하고 판독 교란을 억제하는 적절한 전압이 적절한 시간 지연과 함께 선택될 수 있게 시간 지연과 함께 선택될 수 있다. 제2 액세스 제어 라인 상의 기록 보조 신호에 응답하여 셀을 액세스하는 것과 관련된 시간 페널티는 제2 데이터 라인 상의 전압 레벨에 의존하며, 이것은 제2 데이터 라인에 적절한 예비 충전 전압 레벨을 선택할 때 고려될 필요가 있음에 유의하여야 한다. 시간 지연과 전압 레벨은 서로 함께 선택될 수 있다. 통상, 잠재적인 시간 페널티도 고려하면서 메모리의 원하는 판독 안정성 수율에 의존하여 감소된 전압이 선택되어야 한다.
소정의 실시예에서, 상기 제1 데이터 라인에 액세스를 제공하는 상기 적어도 하나의 액세스 제어 소자는 상기 제2 데이터 라인에 액세스를 제공하는 상기 적어도 하나의 액세스 제어 소자보다 크다.
앵커보다 큰 하나의 액세스 제어 소자에 의해 스큐(skew)가 생기는 저장 셀을 가지는 것이 유리할 수 있다. 저장 소자가 단순히 기록 보조 데이터 라인으로서 사용되는 제2 데이터 라인을 갖는 단일 포트 저장 소자로서 구성되는 경우, 상기 데이터 라인에 액세스를 제공하는 액세스 제어 소자는 주요 데이터 라인에 액세스를 제공하는 액세스 제어 소자보다 작은 것이 유리할 수 있다. 주요 데이터 라인은 판독을 포함하는 모든 데이터 액세스를 위해 사용될 것이지만, 보조 데이터 라인은 기록 보조가 필요한 경우에만 사용될 것이다. 따라서, 이러한 액세스 소자는 성능을 위해서는 그리 중요하지 않으며, 작은 소자를 제공하는 것은 셀의 크기를 감소시킬 것이지만 성능에는 큰 영향이 미치지 않을 것이다.
소정의 실시예에서, 상기 제1 데이터 라인에 액세스를 제공하는 상기 적어도 하나의 액세스 제어 소자는 상기 제2 데이터 라인에 액세스를 제공하는 적어도 하나의 액세스 제어 소자보다 5~50% 크다.
액세스 제어 소자의 크기가 다른 정도는 설계에 의존하지만, 많은 경우, 주요 액세스 제어 소자는 보조 액세스 제어 소자보다 5~50% 큰 것이 유리할 수 있다.
소정의 실시예에서, 상기 액세스 제어 회로는 상기 제1 데이터 라인에 액세스를 제공하는 상기 적어도 하나의 액세스 제어 소자에 판독 요청을 인가하고 상기 제2 데이터 라인에 액세스를 제공하는 상기 적어도 하나의 액세스 제어 소자에는 상기 판독 요청을 인가하지 않도록 상기 판독 요청을 포함하는 상기 액세스 제어 요청에 응답한다.
스큐가 생긴 저장 셀을 사용하는 경우, 판독 요청에 대해 큰 액세스 제어 소자가 사용되는 것이 유리하다.
소정의 실시예에서, 각각의 저장 셀은 피드백 루프와 적어도 4개의 액세스 제어 소자를 포함하고, 상기 적어도 4개의 액세스 제어 소자 중 적어도 2개는 상기 피드백 루프의 일측에 대해 2개의 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 적어도 4개의 액세스 제어 소자 중 적어도 추가의 2개는 상기 피드백 루프의 타측에 대해 2개의 대응하는 상보적 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 적어도 하나의 데이터 포트에 연결되고, 상기 2개의 상보적 데이터 라인은 적어도 하나의 상보적 데이터 포트에 연결되며, 각각의 저장 셀의 상기 적어도 4개의 액세스 제어 소자 중 적어도 2개의 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 라인과 상기 2개의 상보적인 데이터 라인 중 대응하는 제1 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 라인에 인가되는 상기 액세스 제어 신호에 의해 제어되며, 상기 4개의 액세스 제어 소자 중 적어도 2개의 추가의 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 라인과 상기 2개의 상보적인 데이터 라인 중 대응하는 제2 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 라인에 인가되는 상기 액세스 제어 신호에 의해 제어된다.
반도체 메모리 저장 장치는 데이터 라인과 상보적 데이터 라인을 갖는 저장 소자일 수 있으며, 이들 데이터 라인과 상보적 데이터 라인 각각에는 피드백 루프의 양측 상의 액세스 소자가 액세스된다.
소정의 실시예에서, 상기 복수의 저장 셀은 복수의 열과, 대응하는 복수의 2개의 액세스 제어 라인과, 복수의 행과, 대응하는 복수의 2개의 데이터 라인과 2개의 상보적 데이터 라인을 포함하는 적어도 하나의 어레이로 배열된다.
메모리는 어레이로 배열될 수 있고, 액세스 제어 라인은 워드 라인에 대응하고 데이터 라인은 비트 라인에 대응한다.
본 발명의 제2 측면에 따른, 반도체 메모리 저장 장치 내의 저장 셀 내에 데이터를 저장하는 방법은: 데이터 값을 기록하는 기록 요청을 수신하는 단계와; 상기 데이터 값을 2개의 데이터 라인에 인가하는 단계와; 2개의 액세스 제어 라인 중 제1 라인에 연결된 복수의 액세스 제어 소자를 제어하여 관련된 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 라인에 대한 액세스를 각각 제공하도록 상기 2개의 액세스 제어 라인 중 상기 제1 라인에 액세스 제어 신호를 인가하는 단계와; 2개의 액세스 제어 라인 중 제2 라인에 연결된 복수의 액세스 제어 소자를 제어하여 관련된 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 라인에 대한 액세스를 각각 제공하도록 상기 2개의 액세스 제어 라인 중 상기 제2 라인에 액세스 제어 신호를 인가하는 단계를 포함한다.
본 발명의 제3 측면에 따라 제공되는 데이터 항목을 저장하는 데이터 저장 셀은: 상기 데이터 항목을 저장하는 피드백 루프와; 액세스 제어 신호에 응답하여 상기 피드백 루프에 대해 2개의 데이터 라인 중 각각 하나에 대한 액세스 또는 단절을 제공하도록 각각 구성된 적어도 2개의 액세스 제어 소자와; 상기 액세스 제어 신호를 수신하는 적어도 2개의 입력부로서, 해당 2개의 입력부 중 제1 입력부에 수신되는 상기 액세스 제어 신호에 의해 상기 적어도 2개의 액세스 제어 소자 중 적어도 하나의 소자가 제어되고, 상기 2개의 입력부 중 제2 입력부에 수신되는 상기 액세스 제어 신호에 의해 상기 적어도 2개의 액세스 제어 소자 중 적어도 하나의 추가의 소자가 제어되는, 그러한 적어도 2개의 입력부를 포함하고; 상기 제1 입력부에 수신되는 상기 액세스 제어 신호에 의해 제어되는 상기 액세스 제어 소자 중 상기 적어도 하나의 소자는 상기 제2 입력부에 수신되는 상기 액세스 제어 신호에 의해 제어되는 상기 액세스 제어 소자 중 상기 적어도 하나의 소자보다 5~50% 크다.
하나의 데이터 라인에 액세스를 제공하고, 다른 데이터 라인에 액세스를 제공하는 액세스 제어 소자보다 큰 액세스 제어 소자를 가지는 비트 셀은 보조 데이터 라인이 단순히 기록 보조 데이터 라인으로서 사용되고 주요 데이터 라인이 판독 및 기록 모두를 위해 사용되는 경우 유리할 수 있다. 따라서, 이러한 셀을 다른 액세스 제어 소자보다 큰 하나의 액세스 제어 소자를 갖도록 설계함으로써 해당 하나의 액세스 제어 소자가 다른 액세스 제어 소자보다 성능에 보다 큰 영향을 미치도록 하는 것이 유리할 수 있다.
본 발명의 제4 측면에 따라 제공되는 컴퓨터 판독 가능한 기록매체는, 컴퓨터 상에서 실행시 해당 컴퓨터가 본 발명의 제1 측면에 따른 메모리를 위한 레이아웃을 생성하도록 하는 컴퓨터 프로그램이 기록되어 있다.
본 발명의 제5 측면에 따라 제공되는 컴퓨터 판독 가능한 기록매체는, 소정 프로그램 상에서 실행시 컴퓨터가 저장 셀을 위한 레이아웃을 생성하도록 하는 컴퓨터 프로그램이 기록되어 있고, 상기 저장 셀은: 피드백 루프와; 액세스 제어 신호에 응답하여 상기 피드백 루프에 대해 2개의 데이터 라인 중 각각 하나에 대한 액세스 또는 단절을 제공하도록 각각 구성된 적어도 2개의 액세스 제어 소자와; 상기 액세스 제어 신호를 수신하는 적어도 2개의 입력부로서, 해당 2개의 입력부 중 제1 입력부에 수신되는 상기 액세스 제어 신호에 의해 상기 적어도 2개의 액세스 제어 소자 중 적어도 하나의 소자가 제어되고, 상기 2개의 입력부 중 제2 입력부에 수신되는 상기 액세스 제어 신호에 의해 상기 적어도 2개의 액세스 제어 소자 중 적어도 하나의 추가의 소자가 제어되는, 그러한 적어도 2개의 입력부를 포함하고; 상기 제1 입력부에 수신되는 상기 액세스 제어 신호에 의해 제어되는 상기 액세스 제어 소자 중 상기 적어도 하나의 소자는 상기 제2 입력부에 수신되는 상기 액세스 제어 신호에 의해 제어되는 상기 액세스 제어 소자 중 상기 적어도 하나의 소자보다 큰 구성을 갖는다.
본 발명의 제6 측면에 따라 제공되는 데이터 저장을 위한 반도체 메모리 수단은: 데이터 항목을 저장하기 위한 복수의 저장 셀 수단으로서, 각각의 저장 셀 수단은 적어도 2개의 액세스 제공 수단을 포함하고, 각각의 상기 액세스 제공 수단은 액세스 제어 신호에 응답하여 상기 저장 셀 수단에 대해 2개의 데이터 라인 중 각각의 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 적어도 하나의 데이터 포트에 연결되는 구성을 갖는, 그러한 복수의 저장 셀 수단과; 복수의 상기 액세스 제공 수단을 제어하도록 2개의 액세스 제어 라인 중 적어도 하나의 라인을 통해 상기 액세스 제어 신호를 인가하는 액세스 제어 수단을 포함하고; 각각의 저장 셀 수단에 대한 상기 적어도 2개의 액세스 제공 수단 중 적어도 하나는 상기 저장 셀 수단에 대해 상기 2개의 데이터 라인 중 제1 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며, 상기 적어도 2개의 액세스 제공 수단 중 적어도 하나의 추가 수단은 상기 저장 셀 수단에 대해 상기 2개의 데이터 라인 중 제2 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며; 상기 액세스 제어 수단은 적어도 하나의 데이터 액세스 요청에 응답하며, 상기 적어도 하나의 데이터 액세스 요청은 기록될 데이터 값을 상기 제1 및 제2 데이터 라인 모두에 인가하고, 그리고 상기 액세스 제어 신호를 상기 제1 및 제2 액세스 제어 라인 모두에 인가하기 위한 기록 요청이다.
전술되거나 전술되지 않은 본 발명의 목적, 특징 및 장점들은 첨부 도면과 관련하여 검토되는 하기의 예시적인 실시예의 설명으로부터 분명해질 것이다.
도 1은 본 발명의 일 실시예에 따른 저장 셀을 예시하고;
도 2는 본 발명의 일 실시예에 따른 비대칭이 단일 포트 저장 셀을 예시하며;
도 3은 본 발명의 일 실시예에 따라 액세스 제어 신호의 타이밍을 나타내는 타이밍 다이어그램을 예시하며;
도 4는 본 발명의 일 실시예에 따라 단일 포트와 추가의 포트를 사용한 기록 동작의 성공을 나타내는 다이어그램을 예시하며;
도 5는 본 발명의 다른 실시예에 따른 이중 포트 저장 셀을 예시하며;
도 6은 본 발명의 일 실시예에 따른 저장 셀의 어레이를 예시하며;
도 7은 본 발명의 일 실시예에 따른 방법의 단계들을 보여주는 흐름도를 예시한다.
도 1은 데이터 값을 저장하는 피드백 루프(12)와 2세트의 액세스 트랜지스터(14, 16)를 포함하는 메모리 내의 저장 셀(10)을 예시한다.
액세스 트랜지스터(14)는 비트 라인과 상보적 비트 라인 A에 액세스를 제공하고 워드 라인 A에 의해 제어되는 한편, 액세스 트랜지스터(16)는 비트 라인과 상보적 비트 라인 B에 액세스를 제공하고 워드 라인 B에 의해 제어된다. 메모리는 액세스 제어 신호를 생성하고 이들 신호를 입력부(22)에 수신되는 액세스 요청에 응답하여 워드 라인에 인가하는 액세스 제어 회로(20)도 포함한다.
저장 셀(10)은 통상적인 이중 포트 저장 셀과 유사한 방식으로 구성되지만, 액세스 제어 회로(20)와 해당 제어 회로가 단일 포트 모드에서 동작하도록 하는 스위칭 회로(30)를 가지며, 추가의 데이터 포트를 제공하기보다는 셀의 기록성을 향상시키도록 보조 데이터 라인(BLB)과 워드 라인(WLB)이 사용되도록 구성된다. 저장 셀은 모든 기록 요청에 대해 이러한 모드로 동작하도록 구성되거나, 예컨대 동작 전압이 미리 정해진 레벨 미만으로 강하되어 기록이 실패하기 시작한 그러한 동작 모드로 해당 추가의 기록 보조 모드를 작동시키도록 사용되는 모드 인디케이터(32)를 가질 수 있다.
스위칭 회로(30)는 기록 요청에 응답하여 각각의 비트 라인 A, B와 상보적 비트 라인 A, B를 이러한 기록 보조 모드로 함께 연결하도록 구성된다. 따라서, 기록 보조 모드를 지시하는 모드 신호(32)와 입력부(22)에 기록 요청이 수신되는 것에 응답하여, 스위칭 회로(30)는 비트 라인을 함께 연결하고 액세스 제어 회로(20)는 기록 요청을 양측 워드 라인(WLA, WLB)에 적용한다.
기록 보조 모드가 활성화되지 않으면, 기록 요청이 입력부(22)에 수신될 때, 스위치(30)는 개방되고, 예비 충전 단계 중에 오직 비트 라인 A과 상보적 비트 라인 A만이 예비 충전된다. 이후 데이터 값이 이들 비트 라인에 기록되고, 워드 라인 A가 활성화되며, 소자(14)가 스위치 온 된다. 이것은 저장 셀(12)에 대해 비트 라인 A에 대한 액세스를 제공하고, 이들 비트 라인에 유지되는 데이터 값은 이후 저장 셀(12)에 기록된다. 이러한 모드는 동작 전압 레벨이 셀 내에 저장된 값을 스위칭하기에 충분하고 해당 셀은 그에 따라 성공적으로 기록되므로 선택될 수 있을 것이다.
기록 보조 모드에서, 32에서의 모드 신호에 응답하여 스위치(30)는 폐쇄되고 예비 충전 모드 중에 비트 라인 A와 B, 상보적 비트 라인 A와 B 모두가 예비 충전된다. 이후, 워드 라인 A가 활성화되고, 액세스 트랜지스터(14)가 스위치 온 되며, 저장 셀(12)이 비트 라인과 상보적 비트 라인 A에 연결된다. 약간의 지연 후, 액세스 제어 회로(20)가 워드 라인 B를 활성화하고, 트랜지스터(16)가 스위치 온 되며, 비트 라인 B와 상보적 비트 라인 B가 저장 셀(12)에 연결된다. 이것은 추가의 전하가 셀 내로 도입되는 것을 야기하여, 전압 레벨이 낮은 경우에도, 저장 셀(12)에 데이터가 성공적으로 기록될 수 있다. 이들 워드 라인 상의 다른 저장 셀은 워드 라인 A와 워드 라인 B를 따라 전송되는 액세스 신호도 수신할 것이므로 저장 셀의 액세스 소자(14, 16)는 이들 신호에 응답하여 스위치 온 될 것이다. 그러나, 이러한 경우, 비트 라인은 예비 충전될 것이지만, 이들 라인에는 어떤 데이터도 유지되지 않을 것이므로 액세스 소자(16)가 스위치 온 될 때까지 비트 라인 B와 상보적 비트 라인 B에 유지되는 전하는 다소간 감쇠되고, 그에 따라 셀 내로 유입되는 전하는 높지 않은 레벨이 될 것이다. 이것은 이들 추가의 액세스 소자의 사용으로 셀 내로 유입되는 추가의 전하가 낮은 레벨이고 셀 내에 저장된 값이 교란될 가능성도 이에 대응하여 낮은 레벨임을 의미한다.
본 실시예의 경우, 기록 액세스시 활성화되는 워드 라인 A와 워드 라인 B 사이의 시간 지연의 길이를 나타내는 신호를 액세스 제어 회로로 제공하는 액세스 제어 회로(20)로의 추가의 입력부(24)가 존재한다. 이러한 입력부는 사용자가 시간 지연을 수정할 수 있게 하는 사용자 입력 포트일 수 있다. 예를 들면, 사용자는 메모리의 판독 안정성 수율이 필요한 것보다 높아서 사용자가 메모리가 보다 높은 수준의 성능을 가지는 것을 선호할 수 있음을 결정할 수 있고, 이 경우, 사용자는 지연을 소정 정도만큼 감소시켜야 함을 액세스 제어 회로(32)에 지시하는 값을 삽입할 수 있다. 대안적으로, 사용자는 보다 높은 판독 안정성 수율을 요구할 수 있으므로 지연이 증가되어야 함을 지시하는 데이터를 입력부(24)를 통해 제공할 수 있다.
입력부(24)는 다른 실시예의 경우, 대안적으로 특정 메모리의 성능이 결정되도록 하는 메모리 내의 공정 변수와 해당 메모리에 대해 계산된 후 입력부(24)를 통해 액세스 제어 회로에 입력되는 소망의 판독 안정성 수율을 제공하는 적절한 지연을 추적하는 회로와 같은 메모리의 특성을 검출하는 검출 회로에 연결될 수 있다.
따라서, 도 1의 실시예에 따른 소자는 기록되지 않는 셀을 교란할 가능성을 크게 증가시키지 않고 기록 가능성의 성공율을 증가시킨다.
또한, 소정의 고전압 동작 모드에서 판독이 이루어지는 동안 비트 라인과 상보적 비트 라인 A만이 예비 충전됨으로써 비트 라인과 상보적 비트 라인 B의 예비 충전에 필요한 전력이 사용되지 않아서 소자의 효율성을 향상시킨다.
상기 요약된 설명에서는 활성화 워드 라인 A와 워드 라인 B 사이에 소정의 지연이 존재하였지만, 소정의 실시예에서 이들 워드 라인들은 동시에 활성화될 수 있다. 이들 라인의 동시 활성화는 기록 성공의 가능성을 증가시킬 것이지만, 또한 판독 교란도 증가시킬 것이다. 지연의 제공은 판독 교란의 가능성을 감소시킬 것이지만 기록을 지연시킬 것이므로, 성능에 영향을 미친다. 따라서, 지연과 실제 지연의 길이의 제공 여부는 원하는 성능과 메모리 특성에 따라 선택된다.
도 2는 도 1에 예시된 바와 유사하지만 소정의 추가의 유익한 특징을 갖는 저장 소자(10)를 예시한다. 해당 소자의 경우, 액세스 제어 소자(14)는 액세스 제어 소자(16)보다 훨씬 크다. 또한, 추가의 비트 라인, 비트 라인 B, 및 상보적 비트 라인 B가 충전되는 전압은 본 실시예의 경우, 주요 비트 라인과 상보적 비트 라인 A가 충전되는 전압보다 작다.
전술한 바와 같이, 액세스 트랜지스터(16)는 기록 가능성의 향상을 위해 사용되고, 소정의 모드에 또는 판독시 사용되지 않는다. 따라서, 이들 트랜지스터가 액세스 트랜지스터(14)와 동일한 크기를 가지면, 이들 트랜지스터는 저장 셀(10)의 크기를 크게 증가시킬 것이지만, 전체적으로 성능을 향상시키지는 않을 것이다. 작은 소자의 사용은 저장 셀의 크기가 과도하게 증가되지 않으면서도 이들 소자의 추가적 기능이 여전히 제공됨을 의미한다.
또한, 이들 보조 데이터 라인 상의 전압 레벨을 감소시키는 것은 예비 충전을 통해 소실되는 전하의 양이 감소되고 기록되지 않고 있는 선택된 셀 내로의 전하의 유입이 감소됨을 의미한다. 기록되고 있는 셀은 예비 충전 후에 비트 라인에 인가되는 데이터 값을 가질 것이므로 해당 시점에서 셀에 인가되는 소스 전압을 가질 것이다. 소정의 실시예에서와 같이, 임의의 경우 이들 데이터 라인을 셀에 연결하기 전에 지연이 존재하는데, 낮은 레벨로부터 일단 데이터 값이 인가되는 소스 레벨로 증가하는 것을 필요로 하는 전압 레벨에 의해 야기되는 이러한 지연은 소자에 영향을 미치지 않을 수 있다. 이러한 예에서, 절반 정도로 감소된 전압 레벨이 제공된다. 실제 크기는 원하는 메모리 성질과 메모리 특성에 따라 시간 지연과 함께 선택될 수 있고, 소망하는 메모리의 판독 안정성 수율에 크게 의존할 수 있다. 제공되는 전압 레벨이 너무 낮으면, 논리값 0에 너무 가까울 수 있고 이는 자체가 비기록 셀에 오류를 야기함으로써 이러한 값을 조심스레 선택하는 것이 필요함을 알아야 한다. 소정의 실시예에서, 전압 레벨은 소스 전압 레벨의 65~80%일 수 있다.
다른 크기의 통과 게이트와 관련하여, 이것은 이들 통과 게이트에 연결된 데이터 라인의 정전 용량과 그에 따라 예비 충전 후에 보유할 수 있는 전하에 영향을 미칠 수도 있다. 작은 소자는 작은 정전 용량을 가져서 적은 전하를 보유할 것이므로, 제2 비트 라인에 유지되는 전하는 작은 액세스 소자가 사용되는 경우보다 빨리 감소될 것이다.
도 3은 본 발명의 일 실시예의 워드 라인 A와 워드 라인 B를 따라 전송되는 신호의 타이밍을 나타내는 타이밍 다이어그램을 예시한다. 비트 라인 A와 비트 라인 B 상의 대응하는 전하 값도 제공된다. 예시된 케이스의 경우, 비트 라인은 모두 구동되고 있다. 이와 함께, 기록되고 있지 않은 셀에 대해 구동되지 않는 비트 라인이 제공된다. 이 경우, 전압 레벨은 전하가 셀과 공유되어 있으므로 제1 워드 라인이 일단 활성화되면 강하되며, 제2 워드 라인(WELB)이 활성화되면, 비트 라인 상의 전하는 이미 소정의 양만큼 감쇠되었지만, 전하 공유를 위한 새로운 경로가 존재하므로 보다 급격하게 다시 떨어진다. 워드 라인 활성화의 지연은 전하가 오랜 시간 기간에 걸쳐 공유됨을 의미하고 이것은 판독 교란의 위험을 감소시킨다.
도 4는 기록 요청에 의해 하나의 워드 라인이 활성화되는 것에 응답하고 기록 요청에 응답하여 동시에 2개의 워드 라인이 활성화되는 것에 따른 데이터 스위칭의 예를 예시한다. 해당 예에서, 2개의 기록 요청 사이에 지연이 존재하지 않으며, 기록 요청은 제2 데이터 라인(BLB)에 연결된 통과 게이트를 작동 시동하는데 제2 워드 라인이 사용될 때 성공 빈도가 높아짐을 분명히 확인할 수 있다.
도 5는 본 발명의 일 실시예의 이중 포트 구성을 예시한다. 본 실시예에서, 데이터 저장 셀(10)은 비트 라인 A와 관련된 하나와 비트 라인 B와 관련된 하나인 2개의 관련 데이터 포트를 가질 수 있는 이중 포트 모드로 동작하도록 구성된다. 따라서, 비트 라인 A와 상보적 비트 라인 A로 데이터를 입력할 수 있는 데이터 포트와 비트 라인 B와 상보적 비트 라인 B로 데이터를 입력할 수 있는 데이터 포트가 존재한다. 액세스 요청은 비트 라인 A 또는 비트 라인 B에 연결된 데이터 포트의 액세스 여부의 표시를 포함할 것이다. 이것은 동일 열에 있는 2개의 셀이 다른 포트와 데이터 라인을 통해 동일한 사이클로 액세스될 수 있게 한다. 본 발명의 일 실시예에서, 모드 인디케이터가 이 저장 셀이 단일 포트 모드로 동작할 것임을 지시하면, 스위칭 회로(30)는 기록 요청과 해당 기록 요청이 양측 데이터 라인 모두에 로딩될 대상의 데이터에 응답하여 2개의 데이터 라인 A, B를 함께 연결할 것이다. 데이터가 셀에 기록될 때, 양측 워드 라인이 활성화될 것이고 양측 통로 게이트(14, 16)가 2개의 데이터 라인에 액세스를 제공할 것이고, 데이터가 기록될 것이다. 이 모드에서, 동일 행에 있는 다른 셀을 동일한 사이클로 액세스할 수 있는 장점은 양측 데이터 라인이 하나의 액세스에 대해 사용되므로 더 이상 가능하지 않다. 그러나, 더 성공할 가능성이 많은 기록이 제공된다. 전압 레벨이 낮은 소정의 동작 모드에서, 시스템은 기록이 실패할 수 있음을 인식하고 있으므로, 기록을 위해 이중 포트 모드를 제공하기보다는 오직 단일 포트 모드를 제공하지만, 이 모드에서 기록은 보조되며, 성공 가능성이 클 수 있다. 판독 동작에서, 이중 포트는 기록이 성공되지 않는 것과 관련된 문제점이 판독과는 관련되지 않으므로 여전히 사용될 수 있다.
따라서, 적절한 제어 회로를 제공하는 것에 의해 소정의 동작 모드에서 단일 포트 셀로서 기록되지만 개선된 기록 가능성을 가지고 구성될 수 있고 다른 모드에서는 이중 포트 기능성을 유지할 수 있는 이중 포트 저장 셀이 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따라 복수의 저장 셀(10)을 포함하는 메모리(40)를 예시한다. 알 수 있는 바와 같이, 저장 셀(10)은 어레이 내에서 행과 열로 배열된다. 각각의 행은 2개의 데이터 라인과 2개의 상보적 데이터 라인 또는 비트 라인을 가지며, 각각의 열은 2개의 액세스 또는 워드 라인을 가진다. 데이터 라인은 스위치(30)를 통해 함께 연결 가능하다. 판독 액세스 중에 스위치는 개방되고 도 1 및 도 2와 같은 실시예의 경우 데이터 라인 세트 중 하나의 세트만이 예비 충전되고 감지 증폭기(45)를 사용하여 데이터가 판독된다.
도 5에 도시된 바와 같은 이중 포트 실시예의 경우, 이중 포트 동작 모드에서 판독 중에 데이터는 어떤 워드 라인이 활성화되는지 여부에 따라 2개의 데이터 라인 세트 양측으로부터 판독될 수 있다.
그러나, 양측의 실시예에서 단일 포트 모드에서의 기록 중에, 스위치 회로(30)는 2개의 데이터 라인을 함께 연결하고, 기록될 데이터 값이 양측 데이터 라인에 로딩되며, 양측 워드 라인이 사용되어 이들 데이터 라인에 액세스를 제공한다. 소정의 실시예에서 활성화하는 워드 라인 중 하나와 활성화하는 후속 워드 라인 중 하나 사이에 지연이 존재할 수 있다. 이것은 액세스되지 않는 셀 상의 예비 충전된 데이터 라인이 이들 셀에 연결되기 전에 방전되는 시간을 제공함으로써 판독 교란의 가능성을 감소시킨다. 그러나, 고속 성능이 중요하고 판독이 교란되는 다른 실시예의 경우, 기록 요청이 동시에 활성화될 수 있다.
도 7은 본 발명의 일 실시예에 따른 방법의 단계를 예시하는 흐름도이다.
먼저 기록 요청이 수신되고 해당 기록 요청은 메모리가 단일 포트 동작 모드에 있는 경우 결정된다.
데이터 라인 및 상보적 데이터 라인의 양측 세트가 예비 충전되면, 기록될 데이터 값이 이들 세트의 데이터 라인 양자에 인가된다. 이후 액세스 제어 신호가 제1 액세스 제어 라인과 제2 액세스 제어 라인에 인가되고, 데이터 라인 상의 값이 액세스 제어 소자를 통해 저장 셀로 전송된다. 소정의 실시예에서, 액세스 신호를 제1 액세스 제어 라인과 관련하여 제2 액세스 제어 라인에 적용하는 것 사이에 지연이 존재하며, 이것은 예비 충전된 제2 세트의 데이터 라인이 이들이 유지하고 있는 전하가 기록되고 있지 않은 셀에 대해 소정 정도 떨어지도록 할 수 있어서 판독 교란의 가능성을 감소시킨다.
메모리가 단일 포트 모드에 있지 않은 경우, 해당 예에서는 제1 세트의 데이터 라인과 상보적 데이터 라인만이 예비 충전된다. 이 점에서, 메모리는 항상 단일 포트 모드로 동작하지만, 기록 가능성이 문제점이 아님을 인식하는 경우 때로는 양측의 데이터 라인을 사용하지 않는 메모리이다. 따라서, 메모리는 고전압 방식으로 동작할 수 있고, 성공적인 기록을 위해 양측 세트의 데이터 라인의 예비 충전이 필요치 않으며, 여분의 전력만을 소비할 것이다. 따라서, 이 경우, 제1 세트의 데이터 라인과 상보적 데이터 라인만이 예비 충전될 것이고 이들 데이터 라인에 데이터 값이 인가될 것이다.
데이터 값은 이후 저장 셀에 기록된다.
이중 포트 모드로도 동작할 수 있는 메모리의 경우, 흐름도의 하부 절반은 기록 요청에 의해 단순히 제1 세트로 디폴트되기보다는 예비 충전되는 것으로 지시되는 것이 데이터 라인과 상보적 데이터 라인일 수 있다는 점을 제외하고 유사할 것이다. 기록될 값은 이후 이들 예비 충전된 데이터 라인에 인가될 수 있고, 액세스 제어 신호가 저장 셀에 대해 이들 데이터 라인에 대한 액세스를 제공하는 액세스 제어 라인에 인가된다. 이후 데이터 값은 저장 셀에 기록될 것이다.
본 발명의 예시적인 실시예들이 첨부 도면을 참조로 상세히 설명되었지만, 본 발명은 이러한 정확한 실시예에 한정되지 않으며, 첨부된 특허청구범위에 의해 정의되는 발명의 범위 및 취지를 벗어나지 않고 다양한 변경과 변형이 당업자에 의해 행해질 수 있음을 이해하여야 한다. 예를 들면, 후속하는 종속 청구항의 특징들은 본 발명의 범위를 벗어나지 않고 독립 청구항의 특징들과 다양하게 조합될 수 있다.

Claims (21)

  1. 데이터 저장을 위한 반도체 메모리 저장 장치로서:
    복수의 저장 셀로서, 각각의 저장 셀은 적어도 2개의 액세스 제어 소자를 포함하고, 상기 액세스 제어 소자 각각은 액세스 제어 신호에 응답하여 상기 저장 셀에 대해 2개의 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 적어도 하나의 데이터 포트에 연결되는 구성을 갖는, 상기 복수의 저장 셀과;
    복수의 상기 액세스 제어 소자를 제어하기 위해 2개의 액세스 제어 라인 중 적어도 하나의 액세스 제어 라인을 통해 상기 액세스 제어 신호를 인가하는 액세스 제어 회로를 포함하고;
    각각의 저장 셀의 상기 적어도 2개의 액세스 제어 소자 중 하나의 액세스 제어 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 데이터 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 액세스 제어 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며, 상기 적어도 2개의 액세스 제어 소자 중 다른 하나의 액세스 제어 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 데이터 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 액세스 제어 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며;
    상기 액세스 제어 회로는 적어도 하나의 데이터 액세스 요청에 응답하며, 상기 적어도 하나의 데이터 액세스 요청은 상기 제1 및 제2 데이터 라인 모두에 기록될 데이터 값을 인가하고 상기 제1 및 제2 액세스 제어 라인 모두에 상기 액세스 제어 신호를 인가하는 기록 요청이고,
    상기 액세스 제어 회로는 상기 기록 요청에 응답하여 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제1 액세스 제어 라인으로 인가하며 미리 정해진 시간 지연 이후에 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제2 액세스 제어 라인으로 인가하는 것을 특징으로 하는 반도체 메모리 저장 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 2개의 데이터 라인은 상기 액세스 제어 신호가 인가되기 전에 미리 정해진 전압으로 예비 충전되며, 상기 미리 정해진 시간 지연은 상기 메모리의 목표 판독 안정성 수율에 따라 선택되는 반도체 메모리 저장 장치.
  4. 제1항에 있어서,
    상기 반도체 메모리 저장 장치가 동작되는 동작 모드를 지시하는 모드 인디케이터를 수신하는 모드 인디케이터 신호 입력부를 포함하는 반도체 메모리 저장 장치.
  5. 제1항에 있어서,
    상기 2개의 데이터 라인을 동일한 데이터 포트에 연결하는 스위칭 회로를 포함하고, 상기 스위칭 회로는 상기 2개의 데이터 라인을 상기 동일한 데이터 포트에 연결하도록 제1 모드 인디케이터와 기록 요청의 수신에 응답하고 그리고 상기 제2 데이터 라인을 상기 동일한 데이터 포트로부터 단절시키도록 판독 요청과 제2 모드 인디케이터 중 적어도 하나의 수신에 응답하는 반도체 메모리 저장 장치.
  6. 제5항에 있어서,
    상기 판독 요청과 상기 제2 모드 인디케이터에 응답하여, 상기 반도체 메모리 저장 장치는 상기 제2 데이터 라인을 예비 충전하지 않도록 구성되고, 상기 액세스 제어 회로는 상기 액세스 제어 신호를 상기 제2 액세스 제어 라인에 인가하지 않도록 구성된 반도체 메모리 저장 장치.
  7. 제3항에 있어서,
    단일 포트 모드 인디케이터와 기록 요청에 응답하여 상기 2개의 데이터 라인을 동일한 데이터 포트에 연결하고 이중 포트 모드 인디케이터와 판독 요청에 응답하여 상기 2개의 데이터 라인을 2개의 독립적 데이터 포트에 연결하는 스위칭 회로를 포함하는 반도체 메모리 저장 장치.
  8. 제1항에 있어서,
    상기 2개의 데이터 라인 중 적어도 하나의 데이터 라인은 상기 액세스 제어 회로가 상기 액세스 제어 신호를 인가하기 전에 미리 정해진 전압으로 예비 충전되는 반도체 메모리 저장 장치.
  9. 제7항에 있어서,
    상기 제2 데이터 라인은 상기 제1 데이터 라인이 예비 충전되는 미리 정해진 전압보다 작은 미리 정해진 전압으로 예비 충전되며, 상기 제1 데이터 라인이 예비 충전되는 미리 정해진 전압보다 작은 미리 정해진 전압은 상기 메모리의 목표 판독 안정성에 의존하여 선택되는 반도체 메모리 저장 장치.
  10. 제1항에 있어서,
    상기 제1 데이터 라인에 액세스를 제공하는 상기 적어도 2개의 액세스 제어 소자 중 상기 하나의 액세스 제어 소자는 상기 제2 데이터 라인에 액세스를 제공하는 상기 적어도 2개의 액세스 제어 소자 중 상기 다른 하나의 액세스 제어 소자보다 큰 반도체 메모리 저장 장치.
  11. 제10항에 있어서,
    상기 제1 데이터 라인에 액세스를 제공하는 상기 적어도 2개의 액세스 제어 소자 중 상기 하나의 액세스 제어 소자는 상기 제2 데이터 라인에 액세스를 제공하는 상기 적어도 2개의 액세스 제어 소자 중 상기 다른 하나의 액세스 제어 소자보다 5~50% 큰 반도체 메모리 저장 장치.
  12. 제10항에 있어서,
    상기 액세스 제어 회로는 상기 제1 데이터 라인에 액세스를 제공하는 상기 적어도 2개의 액세스 제어 소자 중 상기 하나의 액세스 제어 소자에 판독 요청을 인가하고 상기 제2 데이터 라인에 액세스를 제공하는 상기 적어도 2개의 액세스 제어 소자 중 상기 다른 하나의 액세스 제어 소자에는 상기 판독 요청을 인가하지 않도록 상기 판독 요청을 포함하는 액세스 제어 요청에 응답하는 반도체 메모리 저장 장치.
  13. 제1항에 있어서,
    각각의 저장 셀은 피드백 루프와 적어도 4개의 액세스 제어 소자를 포함하고, 상기 적어도 4개의 액세스 제어 소자 중 적어도 2개의 액세스 제어 소자는 상기 피드백 루프의 일측에 대해 2개의 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 적어도 4개의 액세스 제어 소자 중 적어도 다른 2개의 액세스 제어 소자는 상기 피드백 루프의 타측에 대해 2개의 대응하는 상보적 데이터 라인 중 각각 하나의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 적어도 하나의 데이터 포트에 연결되고, 상기 2개의 상보적 데이터 라인은 적어도 하나의 상보적 데이터 포트에 연결되며;
    각각의 저장 셀의 상기 적어도 4개의 액세스 제어 소자 중 적어도 2개의 액세스 제어 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 데이터 라인과 상기 2개의 상보적인 데이터 라인 중 대응하는 제1 상보적인 데이터 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 액세스 제어 라인에 인가되는 상기 액세스 제어 신호에 의해 제어되며, 상기 4개의 액세스 제어 소자 중 적어도 다른 2개의 액세스 제어 소자는 상기 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 데이터 라인과 상기 2개의 상보적인 데이터 라인 중 대응하는 제2 상보적인 데이터 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 액세스 제어 라인에 인가되는 상기 액세스 제어 신호에 의해 제어되는 반도체 메모리 저장 장치.
  14. 제13항에 있어서,
    상기 복수의 저장 셀은 복수의 열과, 대응하는 복수의 2개의 액세스 제어 라인과, 복수의 행과, 대응하는 복수의 2개의 데이터 라인과 2개의 상보적 데이터 라인을 포함하는 적어도 하나의 어레이로 배열되는 반도체 메모리 저장 장치.
  15. 반도체 메모리 저장 장치 내의 저장 셀 내에 데이터를 저장하는 방법으로서:
    데이터 값을 기록하는 기록 요청을 수신하는 단계와;
    상기 데이터 값을 2개의 데이터 라인에 인가하는 단계와;
    2개의 액세스 제어 라인 중 제1 액세스 제어 라인에 연결된 복수의 액세스 제어 소자를 제어하여 관련된 저장 셀에 대해 상기 2개의 데이터 라인 중 제1 데이터 라인에 대한 액세스를 각각 제공하도록 상기 2개의 액세스 제어 라인 중 상기 제1 액세스 제어 라인에 액세스 제어 신호를 인가하는 단계와;
    상기 2개의 액세스 제어 라인 중 제2 액세스 제어 라인에 연결된 복수의 액세스 제어 소자를 제어하여 관련된 저장 셀에 대해 상기 2개의 데이터 라인 중 제2 데이터 라인에 대한 액세스를 각각 제공하도록 상기 2개의 액세스 제어 라인 중 상기 제2 액세스 제어 라인에 액세스 제어 신호를 인가하는 단계를 포함하고,
    상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제2 액세스 제어 라인에 인가하는 단계는 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제1 액세스 제어 라인에 인가하는 단계 이후에 미리 정해진 시간 지연을 두고 수행되는 것을 특징으로 하는 데이터 저장 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 프로그램 상에서 실행시 컴퓨터가 제1항에 따른 반도체 메모리 저장 장치를 위한 레이아웃을 생성하도록 하는 컴퓨터 프로그램을 기록한 컴퓨터 판독 가능한 기록매체.
  21. 데이터 저장을 위한 반도체 메모리 수단으로서:
    데이터 항목을 저장하기 위한 복수의 저장 셀 수단으로서, 각각의 저장 셀 수단은 적어도 2개의 액세스 제공 수단을 포함하고, 각각의 상기 액세스 제공 수단은 액세스 제어 신호에 응답하여 상기 저장 셀 수단에 대해 2개의 데이터 라인 중 각각의 데이터 라인에 대한 액세스 또는 단절을 제공하며, 상기 2개의 데이터 라인은 적어도 하나의 데이터 포트에 연결되는 구성을 갖는, 상기 복수의 저장 셀 수단과;
    복수의 상기 액세스 제공 수단을 제어하도록 2개의 액세스 제어 라인 중 하나의 액세스 제어 라인을 통해 상기 액세스 제어 신호를 인가하는 액세스 제어 수단을 포함하고;
    각각의 저장 셀 수단에 대한 상기 적어도 2개의 액세스 제공 수단 중 하나의 액세스 제공 수단은 상기 저장 셀 수단에 대해 상기 2개의 데이터 라인 중 제1 데이터 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제1 액세스 제어 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며, 상기 적어도 2개의 액세스 제공 수단 중 다른 하나의 액세스 제공 수단은 상기 저장 셀 수단에 대해 상기 2개의 데이터 라인 중 제2 데이터 라인에 대한 액세스 또는 단절을 제공하도록 상기 2개의 액세스 제어 라인 중 제2 액세스 제어 라인으로부터 수신되는 상기 액세스 제어 신호에 의해 제어되며;
    상기 액세스 제어 수단은 적어도 하나의 데이터 액세스 요청에 응답하며, 상기 적어도 하나의 데이터 액세스 요청은 기록될 데이터 값을 상기 제1 및 제2 데이터 라인 모두에 인가하고, 그리고 상기 액세스 제어 신호를 상기 제1 및 제2 액세스 제어 라인 모두에 인가하기 위한 기록 요청이고,
    상기 액세스 제어 수단은 상기 기록 요청에 응답하여 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제1 액세스 제어 라인으로 인가하며 미리 정해진 시간 지연 이후에 상기 액세스 제어 신호를 상기 2개의 액세스 제어 라인 중 상기 제2 액세스 제어 라인으로 인가하는 것을 특징으로 하는 반도체 메모리 수단.
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