JP2006134379A - 半導体記憶装置 - Google Patents

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希総 車田
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Abstract

【課題】 複数のポートを有するメモリにおける同一ロウアドレスに対する、同時リードライト動作時に、読出しビット線へ書込みビット線の負荷が上乗せされることによりデータ処理が不確実になることを防ぐ。
【解決手段】 同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号ｎｒｅ、リードクロック信号ｃｌｋｒに基づいて、リード制御回路１１６ａがメモリアクセスのために出力するリードワード線パルス信号ＲＰをライト制御回路１０６ａに入力し、リード動作の終了までライト動作開始を遅延させる。これにより、ライトロウデコーダ１０１が書込みワード線ＷＷＬを活性化するタイミングを、リードロウデコーダ１１１が読出しワード線ＲＷＬを活性化するタイミングよりも遅らせて、先に読出しを行い、後から書込み動作を行うことで、書込みワード線を閉じたまま読出し動作を行う。
【選択図】 図１

Description

本発明は、マルチポート型半導体記憶装置に関する。
図２２に従来の２ポートＲＡＭの例を示す。この２ポートＲＡＭは、１サイクルを２つに時分割してそれぞれＡポート１２とＢポート１３とに専用のアクセス時間帯を設けたものである。即ち、サイクルの前半の時間帯にＡポート１２のチップイネーブル信号／ＣＥAをローレベル（選択）にしてアドレスＡＤＲAによるアクセスを行い、後半の時間帯にＢポート１３のチップイネーブル信号／ＣＥBをローレベル（選択）にしてアドレスＡＤＲBによるアクセスを行う。従って、双方のポート１２、１３が同一サイクルに同じアドレスへの書き込みアクセスを行ったとしても、理想的には、時分割処理によりこれらが競合することはない。このように異なるポートのアクセスを制御する方法が特許文献１に記載されている。
尚、図２２には示していないが、２ポートのメモリセルアレイ１１は複数のメモリセルを有し、各メモリセルは、それぞれ、アクセストランジスタのドレイン−ソース接続により読出し及び書込みを行う各ビット線と接続されている。ここで、前記アクセストランジスタのゲートには活性化信号を送信するワード線が接続され、アクセスしたいアドレスのワード線に各ポートから活性化信号が送信されることによりアクセストランジスタがオンし、前記読出し又は書込みを行うビット線とメモリセルとがアクセストランジスタを介して導通状態となり、データの読み出し又は書き込みが可能となる。
特開平７−１７５７１３号公報
しかしながら、理想的には時分割処理されていても、前記従来の２ポートの半導体記憶装置において、各ポートからの遅延時間の誤差等が原因で、一方のポートに対する処理が終わらないうちに他方のポートからのアクセスにより、同一サイクルにおいて同一ロウアドレスにアクセスが発生する場合があり、更に、一方のポートで読み出しが行われるような場合には、この読み出しポートのワード線が活性化されるとともに、他方のポートのワード線も活性化されてしまうため、この他方のポートに対するアクセストランジスタと、前記一方のポートに対するアクセストランジスタとが同時にオン状態になる。従って、前記一方及び他方のポートがアクセストランジスタを介してメモリセルの同一ノードに電気的に接続され、前記一方のポートの読み出し動作には不要な他方ポートのビット線がメモリセルと接続状態になってしまう。すなわち、前記一方及び他方のポートのビット線同士が導通状態になることにより、読み出しが行われる一方のポートのビット線上に、他方のポートに繋がるビット線の負荷が上乗せされることになる。
このように、先にアクセスしているポートの処理の最後と、それに続いてアクセスするポートの最初の処理とが同一サイクルにおいて重なり、前記読出しビット線に不要な他方ポートのビット線の負荷が上乗せされると、読み出しの信号が遅れるので読出しのデータ処理を確実に行うためには読み出し時間を長くする必要がある。
これを考慮せず、前記同一サイクルにおいて同一アドレスにアクセスが発生する場合を、これ以外の読出し時間を長くする必要のない処理と同様な時分割処理に合わせて固定してしまうと、先にアクセスしているポートが読み出しポートであるとき、これに続いて処理が重なってしまう他のポートからのアクセスの影響により十分な読出し時間を確保することができず、また、後に続いてアクセスするポートが読み出しポートのときは、他の先にアクセスしているポートの影響により、読出し時間が長くなり、設定されたサイクル内では十分な読出し時間を確保することができず、何れもデータ処理が不確実になるという課題がある。
この課題は２ポートに限らず、複数のポートを有するマルチポート半導体記憶装置に対しても同様に生じる。
本発明は、前記課題を解決するために、複数のポートを有する半導体記憶装置において、同一ロウアドレスに対して同時にアクセスするポート同士の干渉が発生し、これら干渉するアクセスの一方が、処理が重なったときに処理時間が長くなるという、他方の影響を受け易い読出し動作の場合であっても、読出しデータ処理を確実なものとすることを目的とする。
前記目的を達成するために、本発明では、複数ポートからのアクセスにより、同一ロウアドレスが選択される場合において、メモリセルとビット線とを接続する各アクセストランジスタを活性化するための活性化信号の出力タイミングを調整することに着目し、第１のポートからのアクセスに対して、更に第２のポートからのアクセスがあり、この第２のポートからのアクセスによる干渉が発生しそうな場合、第１のポートの制御回路がメモリアクセスのために出力する制御信号に基づく信号を、同時にアクセスしようとする第２のポートの制御回路にも送信し、第２のポートに対するアクセストランジスタを同時に活性化させないよう第２のポートの制御に遅延を生じさせる、すなわち、活性化信号の出力タイミングを制御する。
また、既に第２のポートからアクセスしている状態において、更に、同一ロウアドレスのメモリセルに対して第１のポートからアクセスする場合、この第１のポートのアクセスに対するデータ処理を確実なものとするため、第２のポートに対する制御回路がメモリアクセスのために出力している制御信号に基づく信号を、第１のポートの制御回路にも送信し、第１のポートからのアクセスに対するデータ処理時間を確実にデータ処理できる適当な時間になるように遅延制御する。
すなわち、請求項１記載の発明の半導体記憶装置は、複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、第１の活性化信号を受けて、前記複数のポートのうち第１のポートのビット線と前記メモリセルとを電気的に接続する第１のアクセストランジスタと、第２の活性化信号を受けて、前記複数のポートのうち第２のポートのビット線と前記メモリセルとを電気的に接続する第２のアクセストランジスタとを備え、前記第１のアクセストランジスタ及び前記第２のアクセストランジスタは、前記メモリセルの同一ノードに接続され、また、第１のワード線を介して、前記第１のアクセストランジスタに前記第１の活性化信号を入力する第１のロウデコーダと、第２のワード線を介して、前記第２のアクセストランジスタに前記第２の活性化信号を入力する第２のロウデコーダと、外部から入力される第１の外部制御信号に基づいて第１の制御信号を出力し、この第１の制御信号により、前記第１のロウデコーダの前記第１の活性化信号の出力を制御する第１の制御回路と、外部から入力される第２の外部制御信号に基づいて第２の制御信号を出力し、この第２の制御信号により、前記第２のロウデコーダの前記第２の活性化信号の出力を制御する第２の制御回路とを備え、前記第２の制御回路は、前記メモリセルが前記第１のポートからのアクセスを受けるとき、前記第１の制御回路が出力する前記第１の制御信号又は前記第１の制御信号に基づく信号を受けて、前記第２の制御信号を遅延させ、前記第２のロウデコーダが前記第２のアクセストランジスタに対して出力する前記第２の活性化信号を前記第１の活性化信号の出力よりも所定時間だけ遅延させることを特徴とする。
請求項２記載の発明は、請求項１記載の半導体記憶装置において、前記第１のポート、前記第１のアクセストランジスタ、前記第１のロウデコーダ、前記第１の活性化信号、前記第１のワード線、前記第１の外部制御信号、及び前記第１の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、前記第２のポート、前記第２のアクセストランジスタ、前記第２のロウデコーダ、前記第２の活性化信号、前記第２のワード線、前記第２の外部制御信号、及び前記第２の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路であることを特徴とする。
請求項３記載の発明は、請求項２記載の半導体記憶装置において、前記読み出しポートのビット線をプリチャージする読み出しプリチャージ回路と、前記読み出しプリチャージ回路に読み出しプリチャージ信号を入力してプリチャージ制御を行う読み出しプリチャージ制御回路とを備え、前記読み出しポートから前記メモリセルにアクセスするときに、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記プリチャージ制御回路から出力される前記読み出しプリチャージ信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項４記載の発明は、請求項２記載の半導体記憶装置において、前記メモリセルから読み出されたデータを増幅するセンスアンプを備え、前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センスアンプを起動させるために前記読み出し制御回路から出力されるセンスアンプ起動信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項５記載の発明は、請求項２記載の半導体記憶装置において、前記読み出しロウデコーダは、前記読み出し制御回路が出力する読み出しワード線起動信号に基づいて前記読み出しアクセストランジスタに前記読み出し活性化信号を入力し、前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記読み出しワード線起動信号とが入力されて、前記外部から入力される前記書き込み外部制御信号に基づき出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項６記載の発明は、請求項２記載の半導体記憶装置において、前記センスアンプは、センス動作が行われた場合にセンス動作確認信号を出力するセンス動作確認信号発生回路を備え、前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センス動作確認信号発生回路から出力される前記センス動作確認信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ出力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項７記載の発明は、請求項６記載の半導体記憶装置において、前記書き込み制御回路の最近接の前記センスアンプは、前記センス動作確認信号発生回路を備えることを特徴とする。
請求項８記載の発明は、請求項３〜７の何れか１項に記載の半導体記憶装置において、前記メモリセルにアクセスする前記複数ポートのロウアドレスを比較し、前記ロウアドレスの一致又は不一致の比較結果を前記書き込み制御回路へ入力するアドレス比較回路を備え、前記書き込み制御回路は、前記アドレス比較回路の前記比較結果に基づき、前記外部書き込み制御信号が入力されてから前記書き込み活性化信号が出力されるまでの時間を制御することを特徴とする。
請求項９記載の発明は、請求項２記載の半導体記憶装置において、前記書き込みポート及び前記読み出しポートのうち、一方のポートのロウデコーダは、他方のポートの同一ロウアドレスのワード線が接続され、前記他方のポートのワード線が非活性のときにのみ、前記一方のポートのワード線が活性化されることを特徴とする。
請求項１０記載の発明は、請求項３〜９の何れか１項に記載の半導体記憶装置において、外部から入力されるライトアドレス信号を受け、前記書込み制御回路の制御により、前記ライトアドレス信号に基づくライトロウアドレス情報及びライトカラムアドレス情報を出力するライトアドレスラッチを備え、更に、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅らせて、前記外部書込み制御信号を前記書込み制御回路及び前記ライトアドレスラッチに入力する外部入力信号遅延回路を、前記書込み制御回路及び前記ライトアドレスラッチの外部入力側に備えることを特徴とする。
請求項１１記載の発明の半導体記憶装置は、複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、第１の活性化信号を受けて、前記複数のポートのうち第１のポートのビット線と前記メモリセルとを電気的に接続する第１のアクセストランジスタと、第２の活性化信号を受けて、前記複数のポートのうち第２のポートのビット線と前記メモリセルとを電気的に接続する第２のアクセストランジスタとを備え、前記第１のアクセストランジスタ及び前記第２のアクセストランジスタは、前記メモリセルの同一ノードに接続され、また、第１のワード線を介して、前記第１のアクセストランジスタに前記第１の活性化信号を入力する第１のロウデコーダと、第２のワード線を介して、前記第２のアクセストランジスタに前記第２の活性化信号を入力する第２のロウデコーダと、外部から入力される第１の外部制御信号に基づき、前記第１のロウデコーダを介して前記第１の活性化信号の出力を制御する第１の制御回路と、外部から入力される第２の外部制御信号に基づき、前記第２のロウデコーダを介して前記第２の活性化信号の出力を制御する第２の制御回路と、前記第２のポートから前記メモリセルにアクセスしているときに、前記第１のポートから前記メモリセルにアクセスする場合、前記第１の制御回路は、前記第２の外部制御信号に基づく出力信号を受けて、前記第１の活性化信号の出力時間を長くする制御動作遅延回路とを備えることを特徴とする。
請求項１２記載の発明は、請求項１１記載の半導体記憶装置において、前記第１のポート、前記第１のアクセストランジスタ、前記第１のロウデコーダ、前記第１の活性化信号、前記第１のワード線、前記第１の外部制御信号、及び前記第１の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、前記第２のポート、前記第２のアクセストランジスタ、前記第２のロウデコーダ、前記第２の活性化信号、前記第２のワード線、前記第２の外部制御信号、及び前記第２の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路であることを特徴とする。
請求項１３記載の発明は、請求項１２記載の半導体記憶装置において、１周期のアドレスデータをラッチする書き込み系のアドレスラッチと、１周期の入力データをラッチする書き込み系の入力データラッチとを備えることを特徴とする。
請求項１４記載の発明は、請求項１２又は１３記載の半導体記憶装置において、前記読み出し制御回路は、外部から前記外部読み出し制御信号を受けたときに読み出し可能信号を出力すると共に、前記読み出しロウデコーダが前記読み出し活性化信号を前記読み出しワード線へ出力する動作に基づく信号として、読み出しワード線起動信号を出力し、前記読み出し可能信号は、前記ワード線起動信号との論理和演算により第２の読み出し可能信号となり、前記書き込み制御回路に入力されることを特徴とする。
請求項１５記載の発明は、請求項１４記載の半導体記憶装置において、前記外部書込み制御信号は、書込み動作のクロック制御を行う書込みクロック信号を含み、前記書込みクロック信号は、前記外部入力遅延回路を介して前記書込み制御回路に入力され、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅延されることを特徴とする。
以上により、請求項１記載の半導体記憶装置では、同一メモリセルに対して第１のポート及び第２のポートからアクセスする場合、第１のポートに対する第１の制御回路が出力する信号に基づき、第２の制御回路が第２のポートからのアクセスの開始を所定時間遅延させ、先に第１のポートのみのアクセスを行わせるので、第１のポートが読み出しポートであり、同一サイクル内に第１及び第２のポートがアクセスのための第１及び第２の外部制御信号を受けた場合であっても、ビット線の負荷の増大を招くことがなく、目的とする読出しの動作を確実且つ高速に完了することができる。
また、請求項２記載の発明では、同一メモリセルに対して、読み出しポート及び書き込みポートからアクセスする場合、読み出し制御回路が出力する信号に基づき、書き込み制御回路が書き込み動作を所定時間遅延させ、読み出し動作を行わせるので、読み出し時に書き込みワード線を活性化しないため、書き込みビット線の負荷を上乗せすることなく確実に読み出し動作を行うことができ、読み出し時間を高速化することが可能となる。
更に、請求項３記載の発明では、読み出し制御回路から出力される信号に基づく読み出し可能信号とプリチャージ信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、読み出しビット線のプリチャージ開始と同時に書き込み動作を行うことができ、読み出し時間を高速化したまま、周波数特性を向上させることが可能となる。
続いて、請求項４記載の発明では、読み出し制御回路から出力される読み出し可能信号とセンスアンプを起動させるセンスアンプ起動信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、前記センスアンプ立ち上げと同時に書き込み動作を行うことができ、高速化した読み出し時間はそのままで、読出し動作の影響を受けずに書き込み動作を行うことができるという作用効果を有する。
また、請求項５記載の発明では、読み出し制御回路から出力される読み出し可能信号と読み出しワード線軌道信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、読み出し時間を高速化したまま、書き込み開始時間を早めることができ、周波数特性を向上させることが可能となる。
更に、請求項６記載の発明では、読み出し制御回路から出力される読み出し可能信号とセンス動作確認信号発生回路から出力されるセンス動作確認信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、読み出し時間を高速化したまま、読み出しワード線が非活性状態になるのを待つことなく、書き込みを開始することができ、周波数特性を向上させることが可能となる。
続いて、請求項７記載の発明では、センス動作確認信号発生回路を、書き込み制御回路に最も近いセンスアンプに備えることにより、センス動作確認信号を用いて書き込み動作を所定時間遅延させる場合、配線等の引き回し距離が短くなり、レイアウト面積を縮小することが可能となる。
また、請求項８記載の発明では、メモリセルにアクセスするロウアドレスを比較し、これらロウアドレスが一致することを検知することができるので、同一ロウアドレスへのアクセスの場合だけ、書き込み動作を遅らせることで、同一ロウアドレスへのアクセス以外は周波数特性を向上させることが可能となる。
更に、請求項９記載の発明では、一方のロウデコーダの配線領域に、他方の同一ロウアドレスのワード線を接続することにより、他方のワード線の非活性状態を検知する素子を配置するので、面積の増加なしに同一ロウアドレスへのアクセスの場合だけ、書き込み動作を遅らせることが可能となる。
続いて、請求項１０記載の発明では、書き込み制御回路に対しては、外部入力信号遅延回路を介して書き込み外部制御信号の入力するので、読み出し可能信号が書き込み制御回路に入力されるまでの遅延に対して、書込み外部制御信号が後から入力されるように調節され、２ポート同時アクセスの見逃しを防止することが可能となる。
また、請求項１１記載の発明の半導体記憶装置では、同一メモリセルに対して第２のポートからアクセスされている場合において、第１のポートからアクセスをするとき、第２のポートの制御回路は、アクセス中であることを示す第２の外部制御信号に基づく出力信号を第１の制御回路に入力し、第１の制御回路中の制御動作遅延回路を動作させ、第１の活性化信号の出力時間を長くすることができるので、第２のポートからのアクセスが終了した直後に第１のアクセス動作が開始した場合においても、第１のポートが読み出しポートである場合は、読出しデータの処理を確実なものとすることが可能となる。
また、請求項１２記載の発明では、同一メモリセルに対して書き込みポートからアクセスされている場合において、読み出しのポートからアクセスをするとき、書き込み制御回路は、アクセス中であることを示す信号を第２の遅延回路に作用させ、読み出し活性化信号の出力時間を長くすることができるので、書き込み直後に読み出しが始まってもデータの読出しを確実に行うことが可能となる。
更に、請求項１３記載の発明では、書き込み系において、アドレスラッチと入力データラッチとにより、１周期のアドレスデータ及び入力データをラッチすることができるので、１周期の後半でも書き込みを行なうことができ、さらに周波数特性を向上させることを可能とする。
続いて、請求項１４、１５記載の発明では、読み出し可能信号と読み出しワード線起動信号との論理和を、読み出し可能信号に代わる第２の読み出し可能信号とするので、１周期の後半で読み出しが行われても、読み出しが終了するまでは書き込みせずに、同一ロウアドレスのワード線が選択されるのを防ぐことを可能とする。
以上説明したように、本発明の請求項１〜請求項１０の記載によれば、複数のポートを有する半導体記憶装置の同一ワード線が選択された場合、一方のポートで読み出しが行われる際に他方のポートのビット線の負荷が上乗せされてビット線の振幅が遅れて、読み出し時間が遅くなるのを防ぎ、読み出し時間の高速化が図れる。
また、請求項１１〜請求項１５の記載によれば、複数のポートを有する半導体記憶装置の１つのワード線が選択され、この同一ワード線が更に他のポートにより選択された場合、前記ワード線を始めに選択していたポートからのアクセスが終了した後に前記他のポートのアクセス動作が開始した場合においても、アクセスを高速化して読み出すことが可能となる。
以下本発明の実施の形態について、以下図面を参照しながら説明する。尚、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。ここでは専用の読み出しポートと専用の書き込みポートとを備える２ポートメモリの例について説明するが、３つ以上の専用ポートを備える場合も、読み出し、書き込みのできるポートを２つ以上備える場合でも同様である。また、メモリアレイ内のワード線やビット線、データ入出力の数は以降の実施の形態に示す数に限るものではない。
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体記憶装置の全体構成図を示している。
図１に示した２ポートメモリは、プリデコード方式のメモリである。メモリセルアレイ１２２とライトロウデコーダ１０１とはライトワード線ＷＷＬで接続され、前記メモリセルアレイ１２２とリードロウデコーダ１１１とはリードワード線ＲＷＬで接続され、前記メモリセルアレイ１２２とライトプリチャージ１２３とはライトビット線対ＷＢＬ、ＮＷＢＬで接続され、前記メモリセルアレイ１２２とリードプリチャージ１２７とはリードビット線対ＲＢＬ、ＮＲＢＬで接続される。
前記ライトロウデコーダ１０１はライトロウプリデコーダ１０３からライトロウプリデコード信号ＷＲＡＤを受ける。前記ライトロウプリデコーダ１０３は、ライトアドレスラッチ１０２からライトロウアドレスラッチ信号（ライトロウアドレス情報）ｗｒａｌが入力され、ライト制御回路１０６ａからはライトワード線パルス信号ＷＰが入力される。また、前記リードロウデコーダ１１１はリードロウプリデコーダ１１３からリードロウプリデコード信号ＲＲＡＤを受ける。前記リードロウプリデコーダ１１３はリードアドレスラッチ１１２からリードロウアドレスラッチ信号が入力され、リード制御回路１１６ａからはリードワード線パルス信号ＲＰが入力される。
前記ライトプリチャージ１２３はライトプリチャージ制御１０４からライトプリチャージ信号ＷＰＣＧが入力され、前記ライトプリチャージ１２３とライトカラムセレクタ１２４とは前記ライトビット線対ＷＢＬ、ＮＷＢＬで接続される。また、前記リードプリチャージ１２７はリードプリチャージ制御１１４からリードプリチャージ信号ＲＰＣＧが入力され、前記リードプリチャージ１２７とリードカラムセレクタ１２８とは前記リードビット線対ＲＢＬ、ＮＲＢＬで接続される。
前記ライトカラムセレクタ１２４とライトバッファ１２５とはライトデータ線で接続され、このライトカラムセレクタ１２４はライトカラムデコーダ１０５からライトカラムデコード信号ＷＣＡＤが入力される。また、前記リードカラムセレクタ１２８とセンスアンプ１２９ａとはリードデータ線で接続され、前記リードカラムセレクタ１２８はリードカラムデコーダ１１５からリードカラムデコード信号ＲＣＡＤが入力される。
前記ライトカラムデコーダ１０５には、前記ライトアドレスラッチ１０２からライトカラムアドレスラッチ信号（ライトカラムアドレス情報）ｗｃａｌが入力され、前記リードカラムデコーダ１１５には前記リードアドレスラッチ１１２からリードカラムアドレスラッチ信号が入力される。
前記ライトバッファ１２５は入力データラッチ１２６から入力データラッチ信号ＷＤＡＴＡが入力され、前記ライトバッファ１２５は前記ライト制御回路１０６ａからライトバッファ起動信号ＷＥＮが入力される。
出力ラッチ１３０は前記センスアンプ１２９ａからセンスアンプ出力信号ＲＤＡＴＡが入力され、前記センスアンプ１２９ａは前記リード制御回路１１６ａからセンスアンプ起動信号ＳＡＥが入力される。この出力ラッチ１３０は出力バッファ１３１へ出力データラッチ信号を入力する。
前記入力データラッチ１２６は前記ライト制御回路１０６ａからデータラッチ起動信号ＤＩＣＬＫが入力されると共に、外部から外部入力データＤＩｘが入力される。
前記出力バッファ１３１は外部にデータＤＯｘを出力する。
前記ライトプリチャージ制御１０４は前記ライト制御回路１０６ａからライトプリチャージ起動信号ＷＰＲが入力され、前記リードプリチャージ制御１１４は前記リード制御回路１１６ａからリードプリチャージ起動信号ＲＰＲが入力される。
前記ライトアドレスラッチ１０２は前記ライト制御回路１０６ａからライトアドレスラッチ起動信号ｉｎｔｗｃｌｋが入力され、前記リードアドレスラッチ１１２は前記リード制御回路１１６ａからリードアドレスラッチ起動信号ｉｎｔｒｃｌｋが入力され、また、前記ライト制御回路１０６ａは前記リード制御回路１１６ａから、読み出し可能信号ＩＮＴＲＥと前記リードワード線パルス信号ＲＰとが入力される。
以上の構成のうち、読出し処理に関わる前記リードロウデコーダ１１１、前記リードアドレスラッチ１１２、前記リードロウプリデコーダ１１３、前記リードプリチャージ制御１１４、前記リードカラムデコーダ１１５、前記リード制御回路１１６ａ、前記リードプリチャージ１２７、前記リードカラムセレクタ１２８、前記センスアンプ１２９ａ、前記出力ラッチ１３０及び前記出力バッファ１３１からなる前記メモリセルアレイ１２２の周辺回路は、読出しポートＰＯ１（第１のポート）の構成であり、また、書込み処理に関わる前記ライトロウデコーダ１０１、前記ライトアドレスラッチ１０２、前記ライトロウプリデコーダ１０３、前記ライトプリチャージ制御１０４、前記ライトカラムデコーダ１０５、前記ライト制御回路１０６ａ、前記ライトプリチャージ１２３、前記ライトカラムセレクタ１２４、前記ライトバッファ１２５、及び前記入力データラッチ１２６からなる前記メモリセルアレイ１２２の周辺回路は、書込みポートＰＯ２（第２のポート）の構成である。
ここで、前記書込みポートＰＯ２の前記ライト制御回路１０６ａが、前記読出しポートＰＯ１の前記リード制御回路１１６ａの出力する前記リードワード線パルス信号ＲＰを、前記リードロウプリデコーダ１１３が受け取るのとほぼ同時に受けることができる構成は、本実施の形態における本発明の特徴点である。
図２は２ポートメモリセルＣ１と、これに接続される配線とを示しており、図１の前記メモリセルアレイ１２２内に行列状に配置されているメモリセルのうちの１つである。ＮＬ２、ＮＬ３、Ｎ２及びＮ３は、読出しポートＰＯ１及び書込みポートＰＯ２の各ポートからメモリセルＣ１に対するアクセスを切り替えるためのアクセストランジスタである。これらのアクセストランジスタＮＬ２、ＮＬ３、Ｎ２及びＮ３は、それぞれのゲートに接続された前記ライトワード線ＷＷＬ及び前記リードワード線ＲＷＬから活性化信号を受け、前記ライトビット線対ＷＢＬ及びＮＷＢＬと前記メモリセルＣ１、または、前記リードビット線対ＲＢＬ及びＮＲＢＬと前記メモリセルＣ１とを電気的に接続する。
図２には示していないが、前記メモリセルアレイ１２２において行列状に配置された前記各メモリセルＣ１には、複数のライトビット線対ＷＢＬ０及びＮＷＢＬ０〜ＷＢＬｎ及びＮＷＢＬｎのうち１対と、複数のリードビット線対ＲＢＬ０及びＮＲＢＬ０〜ＲＢＬｎ及びＮＲＢＬｎのうち１対と、複数のライトワード線ＷＷＬ０〜ＷＷＬｎのうち１本と、複数のリードワード線ＲＷＬ０〜ＲＷＬｎのうち１本とに接続されている。
ＰＭＯＳトランジスタＰ１、ＰＬ１及びＮＭＯＳトランジスタＮ１、ＮＬ１からなる、図２に示した前記メモリセルＣ１に対して、前記書き込みポート（第２のポート）ＰＯ２が、書き込みのためにアクセスするとき、図１に示した前記ライトロウデコーダ（第２のロウデコーダ）１０１から前記ライトワード線（第２のワード線）ＷＷＬを介して活性化信号（第２の活性化信号）が送信される。この活性化信号は、前記ライトビット線対ＷＢＬ、ＮＷＢＬ（第２のポートのビット線）と前記メモリセルＣ１とをドレイン−ソース接続する前記ＮＭＯＳトランジスタＮ２、ＮＬ２（第２のアクセストランジスタ）のゲートに入力され、前記ライトビット線対ＷＢＬ、ＮＷＢＬと前記メモリセルＣ１とを電気的に接続する。
また、前記メモリセルＣ１に対して、前記読み出しポート（第１のポート）ＰＯ１が、読み出しのためにアクセスするとき、図１に示した前記リードロウデコーダ（第１のロウデコーダ）１１１から前記リードワード線（第１のワード線）ＲＷＬを介して活性化信号（第１の活性化信号）が送信される。この活性化信号は、リードビット線対ＲＢＬ、ＮＲＢＬ（第１のポートのビット線）とメモリセルＣ１とをドレイン−ソース接続するＮＭＯＳトランジスタＮ３、ＮＬ３（第１のアクセストランジスタ）のゲートに入力され、リードワード線対ＲＢＬ、ＮＲＢＬとメモリセルとを電気的に接続する。
ここで、ライトビット線ＷＢＬに接続されるＮＭＯＳトランジスタＮＬ２とリードビット線ＲＢＬに接続されるＮＭＯＳトランジスタＮＬ３とは、メモリセルＣ１上の同一ノード（ＰＭＯＳトランジスタＰＬ１のドレイン）において接続され、また、ライトビット線ＮＷＢＬに接続されるＮＭＯＳトランジスタＮ２とリードビット線ＮＲＢＬに接続されるＮＭＯＳトランジスタＮ３とは、メモリセルＣ１上の同一ノード（ＰＭＯＳトランジスタＰ１のドレイン）において接続される。
図３は、図１内の前記ライトプリチャージ１２３、前記ライトカラムセレクタ１２４、前記リードプリチャージ１２７及び前記リードカラムセレクタ１２８の詳細を示している。本実施の形態においては、前記ライトプリチャージ１２３及び前記リードプリチャージ１２７は、それぞれ３つのＰＭＯＳトランジスタ及び１つのインバータから構成され、書込み側は、前記ライトプリチャージ信号ＷＰＣＧを受けて前記ライトビット線対ＷＢＬ、ＮＷＢＬをプリチャージし、読出し側は、前記リードプリチャージ信号ＲＰＣＧを受けて前記リードビット線対ＲＢＬ、ＮＲＢＬをプリチャージする。
また、前記ライトカラムセレクタ１２４及び前記リードカラムセレクタ１２８は、それぞれ２つのトランスミッションゲート及び１つのインバータから構成され、前記ライトカラムセレクタ１２４は前記ライトカラムデコード信号ＷＣＡＤを受けて前記ライトビット線対ＷＢＬ、ＮＷＢＬと前記ライトバッファ１２５とを接続し、前記リードカラムセレクタ１２８は前記リードカラムデコード信号ＲＣＡＤを受けて前記リードビット線対ＲＢＬ、ＮＲＢＬと前記センスアンプ１２９ａとを接続する。
図４は、図１内の前記ライトバッファ１２５の詳細を示す。本実施の形態においては、前記ライトバッファ１２５は２つのＮＭＯＳトランジスタＮＬ７及びＮ７、２つのＮＡＮＤ回路ＮＡ１及びＮＡ２、並びに３つのインバータＩ５、Ｉ６及びＩ７から構成され、入力された前記入力データラッチ信号ＷＤＡＴＡを前記ライトバッファ起動信号ＷＥＮの制御により前記ライトカラムセレクタ１２４へ出力する。
図５は、図１内の前記センスアンプ１２９ａの詳細を示す。本実施の形態における前記センスアンプ１２９ａは、図１のリードプリチャージ制御回路１１４から前記リードプリチャージ信号ＲＰＣＧを受けると共に、前記リード制御回路１１６ａが出力する前記センスアンプ起動信号ＳＡＥを受け、前記リードカラムセレクタ１２８から入力される信号を増幅した後、センスアンプ出力ＲＤＡＴＡとして出力する。
図６は、図１内の前記入力データラッチ１２６の詳細を示す。また、本実施の形態においては、この構成は、図１内のライトアドレスラッチ１０２及び前記リードアドレスラッチ１１２と同じ構成であるものとする。この入力データラッチ１２６は、入力データＤＩを受け、前記データラッチ起動信号ＤＩＣＬＫの制御により前記入力データラッチ信号ＷＤＡＴＡを前記ライトバッファ１２５へ出力する。
図７は、図１内の前記リード制御回路（第１の制御回路）１１６ａを示しており、外部から半導体記憶装置に入力される外部信号（第１の外部制御信号）のうち、リードイネーブル信号ｎｒｅとリードクロックｃｌｋｒとが入力される。リードイネーブル信号ｎｒｅは、インバータＩ１５を介してラッチ回路ＣＥＬＡＴＣＨにラッチされ、このラッチ回路ＣＥＬＡＴＣＨから読み出し可能信号ＩＮＴＲＥが出力信号として出力される。また、ラッチ回路ＣＥＬＡＴＣＨの出力は、インバータＩ１６、Ｉ１７を介したリードクロックｃｌｋｒと共に２入力のＮＡＮＤ回路ＮＡ４に入力され、この出力は、インバータＩ１９を通過した後分岐され、一方は、バッファＢ１を６段とインバータＩ２０を介し、他方はそのまま送られ、両信号は共に２入力のＮＡＮＤ回路ＮＡ５に入力される。このＮＡＮＤ回路ＮＡ５の出力は３つに分岐され、１つはインバータＩ３８を介して前記リードプリチャージ起動信号ＲＰＲとして出力され、１つはバッファＢ１とインバータＩ２１とを介して前記リードワード線パルス信号ＲＰとして出力され、残りの１つはバッファＢ１と３段とインバータＩ２２とを介して前記センスアンプ起動信号ＳＡＥとして出力される。
ここで、出力された前記リードワード線パルス信号ＲＰは、図１を用いて前記に示したように、前記リードロウプリデコーダ１１３に入力され、更に前記リードロウプリデコーダ１１３から出力された前記リードロウプリデコード信号ＲＲＡＤが前記リードロウデコーダ１１１に入力されて、前記リードロウデコーダ１１１が制御されることにより、前記メモリセルアレイ１２２に前記リードワード線ＲＷＬを介して活性化信号が入力される。また、このリードワード線パルス信号ＲＰ（第１の制御信号）は、前記リードロウプリデコーダ１１３に入力されると共に、前記ライト制御回路１０６ａにも入力されることは、図１の説明において述べたが、次に、このリードワード線パルス信号ＲＰを受けた前記ライト制御回路１０６ａの内部構成について、図８を用いて説明する。
図８は、図１内のライト制御回路（第２の制御回路）１０６ａを示しており、外部信号（第２の外部制御信号）のうちのライトイネーブル信号ｎｗｅ及びライトクロックｃｌｋｗの２信号と、前記リード制御回路１１６ａの出力である読み出し可能信号ＩＮＴＲＥと、更に、前記リードワード線パルス信号ＲＰとを入力し、書き込み可能信号ＩＮＴＷＥ、前記ライトプリチャージ起動信号ＷＰＲ、前記ライトワード線パルス信号ＷＰ、前記ライトバッファ起動信号ＷＥＮを出力する。ここで、書き込み可能信号ＩＮＴＷＥは、入力されたライトイネーブル信号ｎｗｅがインバータＩ２３とラッチ回路ＣＥＬＡＴＣＨとを介して出力される出力信号であり、また、このラッチ回路ＣＥＬＡＴＣＨの出力信号は、インバータＩ２４、Ｉ２５を介したライトクロックｃｌｋｗと、インバータＩ３１を介した読み出し可能信号ＩＮＴＲＥと共に、３入力のＮＡＮＤ回路３ＮＡ１に入力される。このＮＡＮＤ回路３ＮＡ１の出力は、２入力ＮＡＮＤ回路Ａ１の一方の入力端子に入力される。
ここで、２入力ＮＡＮＤ回路Ａ１の他方の入力端子に入力される信号について説明する。先ず、３入力ＮＡＮＤ回路３ＮＡ２に対してＣＥＬＡＴＣＨの出力信号（書込み可能信号ＩＮＴＷＥ）、読出し可能信号ＩＮＴＲＥ及び前記リードワード線パルス信号ＲＰが入力される。次に３入力ＮＡＮＤ回路３ＮＡ２の出力は、２つに分岐され、一方は２つのバッファＢ１とインバータＩ３２とによる直列回路を通過し、もう一方はそのままで２入力ＮＡＮＤ回路ＮＡ１０に入力される。そして、この２入力ＮＡＮＤ回路ＮＡ１０の出力が前記の２入力ＮＡＮＤ回路Ａ１の他方の入力端子に入力される。
このＮＡＮＤ回路Ａ１の出力は、２つに分岐され、一方は２つのバッファＢ１とインバータＩ２８とによる直列回路を通過し、もう一方はそのままで、それぞれ２入力のＮＡＮＤ回路ＮＡ６に入力される。そして、このＮＡＮＤ回路ＮＡ６の出力が３つに分岐され、１つはそのまま前記ライトプリチャージ起動信号ＷＰＲとなり、他の１つはインバータＩ２９を介して前記ライトワード線パルス信号ＷＰとして出力され、残り１つはバッファＢ１を２段とインバータＩ３０とを介して前記ライトバッファ起動信号ＷＥＮとして出力される。
ここで、外部信号に基づき前記ライト制御回路１０６aが出力する前記ライトワード線パルス信号ＷＰは、前記において図１を用いて示したように、前記ライトロウプリデコーダ１０３に入力され、更に前記ライトロウプリデコーダ１０３から出力された前記ライトロウプリデコード信号ＷＲＡＤが前記ライトロウデコーダ１０１に入力されて、このライトロウデコーダ１０１が前記ライトワード線ＷＷＬを介して前記メモリセルアレイ１２２に活性化信号を入力する。このように前記ライト制御回路１０６ａは、前記ライトロウデコーダ１０１を制御する。
以上のように構成された本発明の第１の実施の形態における２ポートメモリセルについての動作を図７のリード制御回路図、図８のライト制御回路図及び図２１のタイムチャートを用いて説明する。
図２１はＲＥＡＤ動作とＷＲＩＴＥ動作のタイムチャートであり、２１１はＲＥＡＤ動作検知時の動作、２１２はＲＥＡＤ動作を未検知時の動作を示している。
２ポートメモリに外部より外部信号が入力され、読み出し、書き込みが行われるとき、リードイネーブル信号ｎｒｅは“Ｌ”レベルとなり、リードクロック信号ｃｌｋｒは“Ｈ"レベルとなり、ライトイネーブル信号ｎｗｅは“Ｌ”レベルとなり、また、ライトクロック信号ｃｌｋｗは“Ｈ"レベルとなる。このとき図７に示す前記リード制御回路１１６ａにおいて、リードイネーブル信号ｎｒｅのインバータＩ１５とラッチ回路ＣＥＬＡＴＣＨとを介したラッチ出力信号である読み出し可能信号ＩＮＴＲＥが“Ｈ”レベルとなる。また、図８に示すように、この“Ｈ”レベルの読み出し可能信号ＩＮＴＲＥを受けて、前記ライト制御回路１０６ａのインバータＩ３１が“Ｌ”レベルを出力し、３入力ＮＡＮＤ回路３ＮＡ１は“Ｈ”レベルを出力する。尚、前記ライトアドレスラッチ起動信号ｉｎｔｗｃｌｋ、ｘｉｎｔｗｃｌｋと前記データラッチ起動信号ＤＩＣＬＫとは、ライトイネーブル信号ｎｗｅとライトクロックｃｌｋｗとの２信号のみに依存し、読み出し可能信号ＩＮＴＲＥの制御を受けないため、読出しポートＰＯ１から読出しアクセスがあった場合でも影響を受けない。
図２１には、ライトイネーブル信号ｎｗｅは“Ｌ”レベル、ライトクロック信号ｃｌｋｗは“Ｈ”レベル、また、前記読出し可能信号ＩＮＴＲＥが“Ｈ”レベルのときに、前記リードワード線パルス信号ＲＰが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、この立ち上がりから遅延して前記ライトワード線パルス信号ＷＰの“Ｈ”レベルのパルスが立ち上がり、更に遅延して前記ライトバッファ起動信号ＷＥＮの“Ｈ”レベルのパルスが立ち上がる動作が示されている。これを図８を用いて説明すると、まず、３入力ＮＡＮＤ回路３ＮＡ２の出力は、ライトイネーブル信号ｎｗｅが“Ｌ”、ライトクロック信号ｃｌｋｗが“Ｈ”、また、前記読出し可能信号ＩＮＴＲＥが“Ｈ”のときには、前記リードワード線パルス信号ＲＰに依存するので、前記リードワード線パルス信号ＲＰが“Ｌ”レベルから“Ｈ”レベルに変化すると、“Ｈ”レベルから“Ｌ”レベルになる。しかしこのとき、２入力ＮＡＮＤ回路ＮＡ１０の出力は、“Ｈ”レベルのまま変化しない。従って、３入力ＮＡＮＤ回路３ＮＡ１及び２入力ＮＡＮＤ回路ＮＡ１０から出力される２つの“Ｈ”レベルの出力により、２入力ＮＡＮＤ回路ＮＡ１は“Ｌ”レベルのまま変化せず、２入力ＮＡＮＤ回路ＮＡ６の出力も“Ｈ”レベルのままで変化しない。この時点で読み出しビット線対ＲＢＬ、ＮＲＢＬにはメモリセルからの電荷情報が受け渡される。続いて、前記リード制御回路１１６ａが前記センスアンプ１２９ａへ出力する前記センスアンプ起動信号ＳＡＥが“Ｈ”になるとビット線ＲＢＬ、ＮＲＢＬのデータが前記センスアンプ１２９ａで増幅され、この増幅された前記センスアンプ出力信号ＲＤＡＴＡが前記出力ラッチ１３０でラッチされ、前記出力バッファ１３１を介して出力前記データＤＯｘが外部に出力される。
次に、ライトイネーブル信号ｎｗｅは“Ｌ”レベル、ライトクロック信号ｃｌｋｗは“Ｈ”レベル、また、前記読出し可能信号ＩＮＴＲＥが“Ｈ”レベルのときに、前記リードワード線パルス信号ＲＰが“Ｈ”レベルから“Ｌ”レベルに変化すると、図８の３入力ＮＡＮＤ回路３ＮＡ２の出力は“Ｌ”レベルから“Ｈ”レベルに変化し、２入力ＮＡＮＤ回路ＮＡ１０の出力は２段のバッファＢ１とインバータＩ３２の遅延時間分“Ｌ”レベルのパルスを発生する。ここで、３入力ＮＡＮＤ回路３ＮＡ１の出力は“Ｈ”レベルであるから、２入力ＮＡＮＤ回路Ａ１の入力端子の一方には“Ｈ”が、また、他方には、２段のバッファＢ１とインバータＩ３２とからなる遅延時間分だけ“Ｌ”のパルスが入力される。これにより、２入力ＮＡＮＤ回路Ａ１の出力は、“Ｌ”の状態から、２段のバッファＢ１とインバータＩ３２の遅延時間分だけ“Ｈ”のパルスが発生し、更に、２入力ＮＡＮＤ回路ＮＡ６の出力には、２段のバッファＢ１とインバータＩ２８の遅延時間分の“Ｌ”パルスが発生する。この２入力ＮＡＮＤ回路ＮＡ６の出力により、前記ライト制御回路１０６ａからは、順次、ライトプリチャージ制御信号ＷＰＲの“Ｌ”のパルス、前記ライトワード線パルス信号ＷＰ及び前記ライトバッファ起動信号ＷＥＮの“Ｈ”のパルスが発生される。これらの変化は図２１に示されており、前記リードワード線パルス信号ＲＰの“Ｈ”から“Ｌ”への立下りに応じて、所定時間だけ遅延して２１３のパルス、すなわち、前記ライトワード線パルス信号ＷＰのパルスが立ち上がり、これより更に遅延して前記ライトバッファ起動信号ＷＥＮのパルスが立ち上がる。
一方、前記ＲＥＡＤ動作検知時の動作と比較して、ＲＥＡＤ動作が未検知のときのＷＲＩＴＥ動作の変化を図２１の２１２に示す。
ＲＥＡＤ動作が未検知の場合、すなわち、前記リードワード線パルス信号ＲＰが“Ｌ”レベルに固定状態となっている場合、図８の前記ライト制御回路１０６ａの３入力３ＮＡ２は、他の入力信号の状態に関わらず、出力が“Ｈ”の一定値レベルに固定となる。従って、２入力ＮＡＮＤ回路ＮＡ１０の出力も“Ｈ”レベルに固定され、２入力ＮＡＮＤ回路Ａ１の出力は、３入力ＮＡＮＤ回路３ＮＡ１に依存する状態となる。ここで、読出しを行わず書込みを行う場合、すなわち、前記読出し可能信号ＩＮＴＲＥが“Ｌ”、ライトイネーブル信号ｎｗｅが“Ｌ”の状態においてライトクロック信号ｃｌｋｗが“Ｈ”に立ち上がったとき、３入力ＮＡＮＤ回路３ＮＡ１の出力は“Ｈ”から“Ｌ”に変化する。これにより、２入力ＮＡＮＤ回路Ａ１の出力は、“Ｌ”から“Ｈ”に立ち上がり、２入力ＮＡＮＤ回路ＮＡ６の出力には、２段のバッファＢ１及びインバータＩ２８の遅延時間分の“Ｌ”レベルのパルスが発生する。よって、これと同じ遅延時間分の“Ｈ”レベルのパルスが前記ライトワード線パルス信号ＷＰと前記ライトバッファ起動信号ＷＥＮとして、順次発生する。この変化が図２１にはパルス２１４に示されている。
以上のように、本発明の第１の実施の形態では、外部から入力されるリードイネーブル信号ｎｒｅ及びリードクロック信号ｃｌｋｒに基づいて前記リード制御回路１１６ａが出力する前記リードワード線パルス信号ＲＰを前記ライト制御回路１０６ａに作用させることにより、外部から入力されるライトイネーブル信号ｎｗｅ及びライトクロック信号ｃｌｋｗに基づいて前記ライト制御回路１０６ａが出力する前記ライトワード線パルス信号ＷＰの出力タイミングを所定時間遅延させ、書き込み系の遅延制御を行うよう構成される。
すなわち、前記リードワード線ＲＷＬ活性化のあとに前記ライトワード線ＷＷＬを活性化する構成とすることにより、図２に示した読出し側のアクセスを行うＮＭＯＳトランジスタＮＬ３、Ｎ３を介してメモリセルＣ１から読出しビット線対ＲＢＬ、ＮＲＢＬにデータが読み出され、これらＮＭＯＳトランジスタＮＬ３、Ｎ３がオフした後、書込み側のアクセスを行うＮＭＯＳトランジスタＮＬ２、Ｎ２をオンして新たなデータを書き込むので、ＮＭＯＳトランジスタＮＬ３及びＮ３と、ＮＭＯＳトランジスタＮＬ２及びＮ２とが同時にオンすることはなく、従って、前記リードビット線対ＲＢＬ、ＮＲＢＬに前記ライトビット線対ＷＢＬ、ＮＷＢＬが電気的に導通状態になることはなく、前記リードワード線ＲＷＬ活性化時に前記ライトビット線対ＷＢＬ、ＮＷＢＬの負荷を無視して確実に読み出すことができ、且つ、読み出し時間を高速化することが可能でありその実用的効果は大きい。
また、図示していないが、本実施の形態で示したように、前記リードワード線パルス信号ＲＰを用いて前記ライト制御回路１０６ａの制御を行い、書き込み活性化信号の出力タイミングを制御する構成に対し、前記リードプリチャージ制御１１４の出力する前記リードプリチャージ信号ＲＰＣＧを用いて、同様に前記ライト制御回路１０６ａの制御を行い、書き込み活性化信号の出力タイミングを制御することも可能である。
（第２の実施の形態）
次に、本発明の第２の実施の形態について、以下図面を参照しながら説明する。
図９は第２の２ポートメモリのブロック図であり、前記リード制御回路１１６ａが、前記センスアンプ１２９ａを起動させるために前記センスアンプ１２９ａに入力する前記センスアンプ起動信号ＳＡＥは、本実施の形態では、ライト制御回路１０６ｂにも入力され、このセンスアンプ起動信号ＳＡＥにより、書き込み活性化信号の出力タイミングが制御される点において、第１の実施の形態で示した図１の構成と異なる。
本実施の形態の前記ライト制御回路１０６ｂは、第１の実施の形態に示した図８の前記ライト制御回路１０６ａにおいて、前記リードワード線パルス信号ＲＰの代わりに前記センスアンプ起動信号ＳＡＥを入力するようにした構成である。他の構成は、第１の実施の形態と同様である。
本発明の第２の実施の形態において、前記ライト制御回路１０６ｂは前記センスアンプ起動信号（第１の制御信号）ＳＡＥを受けて、このセンスアンプ起動信号ＳＡＥが前記リード制御回路１１６ａにより前記センスアンプ１２９ａに入力された時点から所定時間の遅延の後、２段のバッファＢ１及びインバータＩ２８の遅延時間分だけ、前記ライトプリチャージ起動信号ＷＰＲ（“Ｌ”のパルス）、前記ライトワード線パルス信号ＷＰ（“Ｈ”のパルス）及び前記ライトバッファ起動信号ＷＥＮ（“Ｈ”のパルス）のそれぞれを順次出力する。これにより、センスアンプ動作終了後ライト動作を開始するのでリード動作の影響を受けずにライト動作行うことができ、その実用的効果は大きい。
また、図１５は前記ライト制御回路１０６ｂの詳細を示しており、２入力ＮＡＮＤ回路Ａ１の一方の入力に対して、前記リードワード線パルス信号ＲＰを入力する代わりに、前記センスアンプ起動信号ＳＡＥを入力する点において、第１の実施の形態で示した図８の前記ライト制御回路１０６ａの構成と異なる。他の構成は本発明の第１の実施の形態と同様である。
本発明の第２の実施の形態において、前記ライト制御回路１０６ｂは前記センスアンプ起動信号ＳＡＥを受けたときに、前記ライトプリチャージ起動信号ＷＰＲはバッファＢ１の２段分とインバータＩ２８の遅延分だけ“Ｌ”のパルスを発生し、前記ライトワード線パルス信号ＷＰと前記ライトバッファ起動信号ＷＥＮとが順次“Ｈ”のパルスを発生する。このため、センスアンプ動作終了後ライト動作を開始するので、ライト動作の影響を受けずにリード動作を行うことができ、その実用的効果は大きい。
（第３の実施の形態）
次に、本発明の第３の実施の形態について、以下図面を参照しながら説明する。図１０は第３の２ポートメモリのブロック図を示しており、前記リードワード線パルス信号ＲＰの代わりに、センスアンプ１２９ｂがセンス動作を検知したときに出力するセンス動作確認信号ＡＳＡ（第１の制御信号）がライト制御回路１０６ｃに入力される点において、第１の実施の形態で示した図１の構成と異なる。
図１５は、このライト制御回路１０６ｃを示したものであり、３入力ＮＡＮＤ回路３ＮＡ２の入力のうちの１つは、第１の実施の形態の図８に示した前記ライト制御回路１０６ａへ入力される前記リードワード線パルス信号ＲＰの代わりに、インバータＩ４１を介したセンス動作確認信号ＡＳＡが入力されている。
また、図１１は、リードデータ線ＲＤＢＵＳ、ＮＲＤＢＵＳのＮＡＮＤ演算によりセンス動作を検知し、センス動作確認信号ＡＳＡを発生する前記センスアンプ１２９ｂである。
本発明の第３の実施の形態において、センス動作確認信号ＡＳＡは前記センスアンプ１２９ｂでデータが増幅されると“Ｈ”レベルを出力し、前記センスアンプ１２９ｂが非活性状態のときは“Ｌ”レベルを出力する。後の動作は第１の実施の形態と同じである。このため、リードのワード線ＲＷＬが非活性状態になる前であり、且つ、確実にリードビット線ＲＢＬ、ＮＲＢＬの電位を増幅した後にライト動作を開始するので、確実にライトビット線ＷＢＬ、ＮＷＢＬの影響を排除して読み出し動作を行った上で、周波数特性を向上することが可能であり、その実用的効果は大きい。
また、前記ライト制御回路１０６ｃに最も近いセンスアンプに、センス動作確認信号ＡＳＡを出力する回路を備えることにより、配線の引き回しによる遅延の影響を抑え、且つ、面積を小さく抑えることが可能である。
（第４の実施の形態）
次に、本発明の第４の実施の形態について、以下図面を参照しながら説明する。図１６は本実施の形態における２ポートメモリのブロック図を示しており、ライト制御回路１０６ｄの出力である書き込み可能信号ＩＮＴＷＥがリード制御回路１１６ｂに入力されている点において、第３の実施の形態で示した図１０の構成と異なる。また、図１２は前記リード制御回路１１６ｂであり、図７に示す前記リード制御回路１０６ａにおける、ＮＡＮＤ回路ＮＡ５の入力直前に設置された６段のバッファＢ１とインバータＩ２０とからなる直列回路に代わり、書き込み可能信号ＩＮＴＷＥ（第２の制御信号）の制御により遅延時間が変化する制御動作遅延回路Ｄ２が備えられている点において、第１の実施の形態と異なる。
具体的には、この置き換えられた制御動作遅延回路Ｄ２は、インバータＩ１９の出力を受け、２段のバッファＢ１を介した後２つに分岐され、一方はバッファなしでクロックドインバータＣＩ２に接続され、他方はこれと並列に設けた２段のバッファＢ１とクロックドインバータＣＩ３との直列回路に接続される。これらクロックドインバータＣＩ２及びＣＩ３は共にＮＡＮＤ回路ＮＡ５の一方の入力端子に接続される。この構成において、外部書込み制御信号に基づいて前記ライト制御回路１０６ｄから出力される書込み可能信号ＩＮＴＷＥ、及びこれをインバータＩ３４により反転した信号により、２つのクロックドインバータＣＩ２及びＣＩ３を切り替えて、クロックドインバータＣＩ２側の合計２段のバッファＢ１と、クロックドインバータＣＩ３側の合計４段のバッファＢ１とによる遅延時間が選択される。
この回路構成によれば、前記リード制御回路１１６ｂに入力された書き込み可能信号ＩＮＴＷＥが“Ｈ”レベル、すなわち書き込み状態の場合、クロックドインバータＣＩ３が選択され、インバータＩ１９とＮＡＮＤ回路ＮＡ５との間において２段のバッファＢ１分の遅延量を増加させて前記リードワード線パルス信号ＲＰのパルス幅を増加させ、また、書込み状態ではない逆の場合には、クロックドインバータＣＩ２が選択され、インバータＩ１９からＮＡＮＤ回路ＮＡ５の間のバッファＢ１は２段分のみに遅延量が抑えられる。
これにより、前記リード制御回路１１６ｂは書き込み可能信号ＩＮＴＷＥを受けたときに、遅延量を変更するためのクロックドインバータＣＩ２あるいはＣＩ３のいずれかを選択するので、書き込み直後に重ねて読み出しが起こった場合には、前記リードワード線パルス信号ＲＰの幅を長くなるよう変更することにより確実に読み出しを行うことができ、その実用的効果は大きい。
（第５の実施の形態）
次に、本発明の第５の実施の形態について、以下に図面を参照しながら説明する。図１３は、前記ライトワード線ＷＷＬと同じロウアドレスである読み出しポートの前記リードワード線ＲＷＬを前記ライトロウデコーダ１０１に接続し、前記リードワード線ＲＷＬの活性化状態を検知する前記ライトロウデコーダ１０１’を示す。このライトロウデコーダ１０１’は、前記リードワード線ＲＷＬの信号が“Ｈ”レベルの期間は、３入力ＮＡＮＤ回路ＮＡ８の出力が“Ｈ”レベルとなり、前記ライトワード線ＷＷＬに“Ｌ”レベルを出力する回路構成である。これにより、読み出し動作と書き込み動作とのタイミングを調節するために前記ライトロウデコーダ１０１以外の回路に新たな素子を追加する必要がなく、また前記ライトロウデコーダ１０１’も従来の構成における配線領域を活用することにより、面積を増加させずに前記ライトワード線ＷＷＬと前記リードワード線ＲＷＬとの信号の時間的重なりをなくし、読み出しタイミングを高速化することが可能で、その実用的効果は大きい。
（第６の実施の形態）
次に、本発明の第６の実施の形態について、以下に図面を参照しながら説明する。図１４はリード制御回路１１６ｂ’を示しており、読み出し可能信号ＩＮＴＲＥと前記リードワード線パルス信号ＲＰとをＯＲ回路Ｏ１へ入力し、論理和を演算する。このＯＲ回路Ｏ１の演算結果である出力ＩＮＴＲＥＲＰを読み出し可能信号ＩＮＴＲＥの代わりとして前記ライト制御回路１０６ｄに入力する点において、第４の実施の形態で図１２に示した前記リード制御回路１１６ｂと異なる。
本発明の第６の実施の形態において、読み出し可能信号ＩＮＴＲＥが“Ｈ”レベルであるか、又は前記リードワード線パルス信号ＲＰが“Ｈ”レベルである期間は、出力ＩＮＴＲＥＲＰは“Ｈ”レベルとなる。すなわち、外部信号のリードクロック信号ｃｌｋｒが“Ｌ”レベルになっても、読み出し動作が継続している場合には、書き込み動作が開始することにより前記リードワード線ＲＷＬと前記ライトワード線ＷＷＬとが同時に活性化することを防止し、周波数特性を向上することが可能となり、その実用的効果は大きい。
（第７の実施の形態）
次に、本発明の第７の実施の形態について、以下に図面を参照しながら説明する。図１７は本実施の形態における２ポートメモリのブロック図を示しており、ライト系の外部入力信号、すなわち、ライトクロックｃｌｋｗ、及びライトイネーブル信号ｎｗｅ（外部書き込み制御信号）が、バッファＢ１による遅延回路（外部入力信号遅延回路）Ｄ１を介して前記ライト制御回路１０６ｄに入力され、また、ライト系の９外部入力信号の一つであるライトアドレス信号ａｄｗはバッファＢ１による遅延回路（外部入力信号遅延回路）Ｄ１を介してライトアドレスラッチ１０２に入力されている。ここで、前記バッファＢ１は前記リード制御回路１１６ｂの出力である読み出し可能信号ＩＮＴＲＥが前記ライト制御回路１０６ｄへ伝播されるまでの遅延と同じか、又は、それ以上の遅延を生じさせるものであり、前記リード制御回路１１６ｂから前記ライト制御回路１０６ｄに前記読出し可能信号ＩＮＴＲＥが入力されるタイミングよりも前記ライト制御回路１０６ｄに前記ライト系の外部入力信号が入力されるタイミング及びライトアドレスラッチ１０２にライトアドレス信号ａｄｗが入力されるタイミングを遅らせるために追加される。
本実施の形態では、図１７に示すように、前記センスアンプ１２９ｂからセンス動作確認信号ＡＳＡを前記ライト制御回路１０６ｄに入力し、また、前記ライト制御回路１０６ｄからは、前記リード制御回路１１６ｂに書き込み可能信号ＩＮＴＷＥを入力する構成により、同時に読み出し、書き込みが起こった場合の対策を講じているが、何らかのタイミングのずれによる、同時の読み出し及び書き込み動作の見逃しを防ぐことが可能で、その実用的効果は大きい。
また、本実施の形態では、外部から入力されるライトクロックｃｌｋｗ又はライトイネーブル信号ｎｗｅと前記ライト制御回路１０６ｄとの間及び外部から入力されるライトアドレスａｄｗとライトアドレスラッチ１０２との間の全てにバッファＢ１を挿入したが、ライトクロックｃｌｋｗのみにバッファＢ１を用いて遅延を生じさせ、前記ライト制御回路１０６ｄに入力する構成も可能である。
（第８の実施の形態）
次に、本発明の第８の実施の形態について、以下に図面を参照しながら説明する。図１８はライトロウアドレスとリードロウアドレスとの一致又は不一致を検知するアドレス比較回路１４０を示している。このアドレス比較回路１４０では、ライトロウアドレスとリードロウアドレスとの排他的論理和が演算回路Ｅ１、Ｅ２及びＥ３で演算され、これら３つの出力の否定論理和をＮＯＲ回路ＮＯＲ１で演算し、出力信号ＡＤＣを出力する。すなわちライトとリードのロウアドレスが一致した場合、アドレス比較回路１４０は“Ｈ”レベルを出力する。
また、図２０は、本実施の形態の前記ライト制御回路１０６ｄを示している。このライト制御回路１０６ｄは、図１５に示した前記ライト制御回路１０６ｂにおいて、３入力ＮＡＮＤ回路３ＮＡ１に入力されていたインバータＩ３１を介する読み出し可能信号ＩＮＴＲＥの代わりに、読み出し可能信号ＩＮＴＲＥと前記アドレス比較回路１４０の出力信号ＡＤＣとを２入力とするＮＡＮＤ回路ＮＡ９の出力信号を用いている点において第２の実施の形態と異なる。これにより、前記ライト制御回路１０６ｄでは、読み出し状態で、且つ、ロウアドレスが一致したときのみ、この読み出し動作の後に書き込み動作を行うことが可能となり、同一ロウアドレスのアクセス以外ではアクセスを高速化したまま、周波数特性を向上させることが可能で、その実用的効果は大きい。
（第９の実施の形態）
次に、本発明の第９の実施の形態について、以下に図面を参照しながら説明する。図１９は１周期の間、書き込み系のアドレスをラッチするライトアドレスラッチ１０２であり、図６に示した前記入力データラッチ１２６と同様の構成であるクロックドインバータとラッチ回路との組み合わせを２組と、２つのインバータにより構成される。このような構成を用いて１周期の間入力データやアドレスをラッチすることにより、クロックの“Ｌ”期間でも書き込みを継続できるので、周波数特性の向上が可能で、その実用的効果は大きい。
本発明にかかる半導体記憶装置は、同一ロウアドレスに対して同時に読み出し、書き込みのアクセスが生じる際には、読み出し後に書き込みを行う機能を有し、読み出し時間の高速化とデータ処理を確実に行うことが可能で、システムＬＳＩ上のデータＲＡＭ等に有用である。
本発明の第１の実施の形態における２ポートメモリブロック図である。 ２ポートメモリセルの詳細図である。 プリチャージ及びカラムセレクタの詳細図である。 ライトバッファの詳細図である。 センスアンプの詳細図である。 入力データラッチ又はアドレスラッチの詳細図である。 本発明の第１の実施の形態におけるリード制御回路図である。 本発明の第１の実施の形態におけるライト制御回路図である。 本発明の第２の実施の形態における２ポートメモリブロック図である。 本発明の第３の実施の形態における２ポートメモリブロック図である。 センス動作検知センスアンプの詳細図である。 本発明の第４の実施の形態におけるリード制御回路図である。 リード線を検知するロウデコーダの詳細図である。 本発明の第６の実施の形態におけるリード制御回路図である。 本発明の第２の実施の形態におけるライト制御回路図である。 本発明の第４の実施の形態における２ポートメモリブロック図である。 本発明の第７の実施の形態における２ポートメモリブロック図である。 アドレス比較回路の詳細図である。 本発明の第９の実施の形態における入力データラッチ及びアドレスラッチの詳細図である。 本発明の第８の実施の形態におけるライト制御回路図である。 本発明の２ポートメモリのＲＥＡＤ動作とＷＲＩＴＥ動作とを示したタイムチャート図である。 従来の２ポートメモリブロック図である。
符号の説明
１０１ ライトロウデコーダ（第２のロウデコーダ）
１０２ ライトアドレスラッチ
１０４ ライトプリチャージ制御
１０６ａ、１０６ｂ、
１０６ｃ、１０６ｄ ライト制御回路（第２の制御回路）
１１１ リードロウデコーダ（第１のロウデコーダ）
１１２ リードアドレスラッチ
１１４ リードプリチャージ制御
１１６ａ、１１６ｂ リード制御回路（第１の制御回路）
１２２ メモリセルアレイ
１２３ ライトプリチャージ
１２６ 入力データラッチ
１２７ リードプリチャージ
１２９ａ、１２９ｂ センスアンプ
Ｂ１ バッファ
Ｃ１ メモリセル
ＣＥＬＡＴＣＨ Ｈｉｇｈラッチ、Ｌｏｗスルーのデータラッチ
Ｄ１ 遅延回路（外部入力信号遅延回路）
Ｄ２ 制御動作遅延回路
Ｏ１ ２入力ＯＲ
ＮＬ２、Ｎ２ アクセストランジスタ（第２のアクセストランジスタ）
ＮＬ３、Ｎ３ アクセストランジスタ（第１のアクセストランジスタ）
ＰＯ１ 読出しポート（第１のポート）
ＰＯ２ 書込みポート（第２のポート）
ＲＢＬ、ＮＲＢＬ リードビット線（第１のビット線）
ＲＷＬ リードワード線（第１のワード線）
ＷＢＬ、ＮＷＢＬ ライトビット線（第２のビット線）
ＷＷＬ ライトワード線（第２のワード線）
ａｄｒ リードアドレス信号（第１の外部制御信号）
ｃｌｋｒ リードクロック信号（第１の外部制御信号）
ｎｒｅ リードイネーブル信号（第１の外部制御信号）
ａｄｗ ライトアドレス信号（第２の外部制御信号）
ｃｌｋｗ ライトクロック信号（第２の外部制御信号）
ｎｗｅ ライトイネーブル信号（第２の外部制御信号）
ｗｃａｌ ライトカラムアドレスラッチ信号
（ライトカラムアドレス情報）
ｗｒａｌ ライトロウアドレスラッチ信号（ライトロウアドレス情報）

Claims (15)

  1. 複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、
    第１の活性化信号を受けて、前記複数のポートのうち第１のポートのビット線と前記メモリセルとを電気的に接続する第１のアクセストランジスタと、
    第２の活性化信号を受けて、前記複数のポートのうち第２のポートのビット線と前記メモリセルとを電気的に接続する第２のアクセストランジスタとを備え、
    前記第１のアクセストランジスタ及び前記第２のアクセストランジスタは、前記メモリセルの同一ノードに接続され、
    また、第１のワード線を介して、前記第１のアクセストランジスタに前記第１の活性化信号を入力する第１のロウデコーダと、
    第２のワード線を介して、前記第２のアクセストランジスタに前記第２の活性化信号を入力する第２のロウデコーダと、
    外部から入力される第１の外部制御信号に基づいて第１の制御信号を出力し、この第１の制御信号により、前記第１のロウデコーダの前記第１の活性化信号の出力を制御する第１の制御回路と、
    外部から入力される第２の外部制御信号に基づいて第２の制御信号を出力し、この第２の制御信号により、前記第２のロウデコーダの前記第２の活性化信号の出力を制御する第２の制御回路とを備え、
    前記第２の制御回路は、前記メモリセルが前記第１のポートからのアクセスを受けるとき、前記第１の制御回路が出力する前記第１の制御信号又は前記第１の制御信号に基づく信号を受けて、前記第２の制御信号を遅延させ、前記第２のロウデコーダが前記第２のアクセストランジスタに対して出力する前記第２の活性化信号を前記第１の活性化信号の出力よりも所定時間だけ遅延させる
    ことを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記第１のポート、前記第１のアクセストランジスタ、前記第１のロウデコーダ、前記第１の活性化信号、前記第１のワード線、前記第１の外部制御信号、及び前記第１の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、
    前記第２のポート、前記第２のアクセストランジスタ、前記第２のロウデコーダ、前記第２の活性化信号、前記第２のワード線、前記第２の外部制御信号、及び前記第２の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路である
    ことを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記読み出しポートのビット線をプリチャージする読み出しプリチャージ回路と、
    前記読み出しプリチャージ回路に読み出しプリチャージ信号を入力してプリチャージ制御を行う読み出しプリチャージ制御回路とを備え、
    前記読み出しポートから前記メモリセルにアクセスするときに、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記プリチャージ制御回路から出力される前記読み出しプリチャージ信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
    ことを特徴とする半導体記憶装置。
  4. 請求項２記載の半導体記憶装置において、
    前記メモリセルから読み出されたデータを増幅するセンスアンプを備え、
    前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センスアンプを起動させるために前記読み出し制御回路から出力されるセンスアンプ起動信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
    ことを特徴とする半導体記憶装置。
  5. 請求項２記載の半導体記憶装置において、
    前記読み出しロウデコーダは、前記読み出し制御回路が出力する読み出しワード線起動信号に基づいて前記読み出しアクセストランジスタに前記読み出し活性化信号を入力し、
    前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記読み出しワード線起動信号とが入力されて、前記外部から入力される前記書き込み外部制御信号に基づき出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
    ことを特徴とする半導体記憶装置。
  6. 請求項２記載の半導体記憶装置において、
    前記センスアンプは、センス動作が行われた場合にセンス動作確認信号を出力するセンス動作確認信号発生回路を備え、
    前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センス動作確認信号発生回路から出力される前記センス動作確認信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ出力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
    ことを特徴とする半導体記憶装置。
  7. 請求項６記載の半導体記憶装置において、
    前記書き込み制御回路の最近接の前記センスアンプは、前記センス動作確認信号発生回路を備える
    ことを特徴とする半導体記憶装置。
  8. 請求項３〜７の何れか１項に記載の半導体記憶装置において、
    前記メモリセルにアクセスする前記複数ポートのロウアドレスを比較し、前記ロウアドレスの一致又は不一致の比較結果を前記書き込み制御回路へ入力するアドレス比較回路を備え、
    前記書き込み制御回路は、前記アドレス比較回路の前記比較結果に基づき、前記外部書き込み制御信号が入力されてから前記書き込み活性化信号が出力されるまでの時間を制御する
    ことを特徴とする半導体記憶装置。
  9. 請求項２記載の半導体記憶装置において、
    前記書き込みポート及び前記読み出しポートのうち、一方のポートのロウデコーダは、他方のポートの同一ロウアドレスのワード線が接続され、
    前記他方のポートのワード線が非活性のときにのみ、前記一方のポートのワード線が活性化される
    ことを特徴とする半導体記憶装置。
  10. 請求項３〜９の何れか１項に記載の半導体記憶装置において、
    外部から入力されるライトアドレス信号を受け、前記書込み制御回路の制御により、前記ライトアドレス信号に基づくライトロウアドレス情報及びライトカラムアドレス情報を出力するライトアドレスラッチを備え、
    更に、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅らせて、前記外部書込み制御信号を前記書込み制御回路及び前記ライトアドレスラッチに入力する外部入力信号遅延回路を、前記書込み制御回路及び前記ライトアドレスラッチの外部入力側に備える
    ことを特徴とする半導体記憶装置。
  11. 複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、
    第１の活性化信号を受けて、前記複数のポートのうち第１のポートのビット線と前記メモリセルとを電気的に接続する第１のアクセストランジスタと、
    第２の活性化信号を受けて、前記複数のポートのうち第２のポートのビット線と前記メモリセルとを電気的に接続する第２のアクセストランジスタとを備え、
    前記第１のアクセストランジスタ及び前記第２のアクセストランジスタは、前記メモリセルの同一ノードに接続され、
    また、第１のワード線を介して、前記第１のアクセストランジスタに前記第１の活性化信号を入力する第１のロウデコーダと、
    第２のワード線を介して、前記第２のアクセストランジスタに前記第２の活性化信号を入力する第２のロウデコーダと、
    外部から入力される第１の外部制御信号に基づき、前記第１のロウデコーダを介して前記第１の活性化信号の出力を制御する第１の制御回路と、
    外部から入力される第２の外部制御信号に基づき、前記第２のロウデコーダを介して前記第２の活性化信号の出力を制御する第２の制御回路と、
    前記第２のポートから前記メモリセルにアクセスしているときに、前記第１のポートから前記メモリセルにアクセスする場合、前記第１の制御回路は、前記第２の外部制御信号に基づく出力信号を受けて、前記第１の活性化信号の出力時間を長くする制御動作遅延回路とを備える
    ことを特徴とする半導体記憶装置。
  12. 請求項１１記載の半導体記憶装置において、
    前記第１のポート、前記第１のアクセストランジスタ、前記第１のロウデコーダ、前記第１の活性化信号、前記第１のワード線、前記第１の外部制御信号、及び前記第１の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、
    前記第２のポート、前記第２のアクセストランジスタ、前記第２のロウデコーダ、前記第２の活性化信号、前記第２のワード線、前記第２の外部制御信号、及び前記第２の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路である
    ことを特徴とする半導体記憶装置。
  13. 請求項１２記載の半導体記憶装置において、
    １周期のアドレスデータをラッチする書き込み系のアドレスラッチと、
    １周期の入力データをラッチする書き込み系の入力データラッチとを備える
    ことを特徴とする半導体記憶装置。
  14. 請求項１２又は１３記載の半導体記憶装置において、
    前記読み出し制御回路は、外部から前記外部読み出し制御信号を受けたときに読み出し可能信号を出力すると共に、前記読み出しロウデコーダが前記読み出し活性化信号を前記読み出しワード線へ出力する動作に基づく信号として、読み出しワード線起動信号を出力し、
    前記読み出し可能信号は、前記ワード線起動信号との論理和演算により第２の読み出し可能信号となり、前記書き込み制御回路に入力される
    ことを特徴とする半導体記憶装置。
  15. 請求項１４記載の半導体記憶装置において、
    前記外部書込み制御信号は、書込み動作のクロック制御を行う書込みクロック信号を含み、
    前記書込みクロック信号は、前記外部入力遅延回路を介して前記書込み制御回路に入力され、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅延される
    ことを特徴とする半導体記憶装置。
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