JP2006134379A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 複数のポートを有するメモリにおける同一ロウアドレスに対する、同時リードライト動作時に、読出しビット線へ書込みビット線の負荷が上乗せされることによりデータ処理が不確実になることを防ぐ。
【解決手段】 同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号nre、リードクロック信号clkrに基づいて、リード制御回路116aがメモリアクセスのために出力するリードワード線パルス信号RPをライト制御回路106aに入力し、リード動作の終了までライト動作開始を遅延させる。これにより、ライトロウデコーダ101が書込みワード線WWLを活性化するタイミングを、リードロウデコーダ111が読出しワード線RWLを活性化するタイミングよりも遅らせて、先に読出しを行い、後から書込み動作を行うことで、書込みワード線を閉じたまま読出し動作を行う。
【選択図】 図1
【解決手段】 同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号nre、リードクロック信号clkrに基づいて、リード制御回路116aがメモリアクセスのために出力するリードワード線パルス信号RPをライト制御回路106aに入力し、リード動作の終了までライト動作開始を遅延させる。これにより、ライトロウデコーダ101が書込みワード線WWLを活性化するタイミングを、リードロウデコーダ111が読出しワード線RWLを活性化するタイミングよりも遅らせて、先に読出しを行い、後から書込み動作を行うことで、書込みワード線を閉じたまま読出し動作を行う。
【選択図】 図1
Description
本発明は、マルチポート型半導体記憶装置に関する。
図22に従来の2ポートRAMの例を示す。この2ポートRAMは、1サイクルを2つに時分割してそれぞれAポート12とBポート13とに専用のアクセス時間帯を設けたものである。即ち、サイクルの前半の時間帯にAポート12のチップイネーブル信号/CEAをローレベル(選択)にしてアドレスADRAによるアクセスを行い、後半の時間帯にBポート13のチップイネーブル信号/CEBをローレベル(選択)にしてアドレスADRBによるアクセスを行う。従って、双方のポート12、13が同一サイクルに同じアドレスへの書き込みアクセスを行ったとしても、理想的には、時分割処理によりこれらが競合することはない。このように異なるポートのアクセスを制御する方法が特許文献1に記載されている。
尚、図22には示していないが、2ポートのメモリセルアレイ11は複数のメモリセルを有し、各メモリセルは、それぞれ、アクセストランジスタのドレイン−ソース接続により読出し及び書込みを行う各ビット線と接続されている。ここで、前記アクセストランジスタのゲートには活性化信号を送信するワード線が接続され、アクセスしたいアドレスのワード線に各ポートから活性化信号が送信されることによりアクセストランジスタがオンし、前記読出し又は書込みを行うビット線とメモリセルとがアクセストランジスタを介して導通状態となり、データの読み出し又は書き込みが可能となる。
特開平7−175713号公報
しかしながら、理想的には時分割処理されていても、前記従来の2ポートの半導体記憶装置において、各ポートからの遅延時間の誤差等が原因で、一方のポートに対する処理が終わらないうちに他方のポートからのアクセスにより、同一サイクルにおいて同一ロウアドレスにアクセスが発生する場合があり、更に、一方のポートで読み出しが行われるような場合には、この読み出しポートのワード線が活性化されるとともに、他方のポートのワード線も活性化されてしまうため、この他方のポートに対するアクセストランジスタと、前記一方のポートに対するアクセストランジスタとが同時にオン状態になる。従って、前記一方及び他方のポートがアクセストランジスタを介してメモリセルの同一ノードに電気的に接続され、前記一方のポートの読み出し動作には不要な他方ポートのビット線がメモリセルと接続状態になってしまう。すなわち、前記一方及び他方のポートのビット線同士が導通状態になることにより、読み出しが行われる一方のポートのビット線上に、他方のポートに繋がるビット線の負荷が上乗せされることになる。
このように、先にアクセスしているポートの処理の最後と、それに続いてアクセスするポートの最初の処理とが同一サイクルにおいて重なり、前記読出しビット線に不要な他方ポートのビット線の負荷が上乗せされると、読み出しの信号が遅れるので読出しのデータ処理を確実に行うためには読み出し時間を長くする必要がある。
これを考慮せず、前記同一サイクルにおいて同一アドレスにアクセスが発生する場合を、これ以外の読出し時間を長くする必要のない処理と同様な時分割処理に合わせて固定してしまうと、先にアクセスしているポートが読み出しポートであるとき、これに続いて処理が重なってしまう他のポートからのアクセスの影響により十分な読出し時間を確保することができず、また、後に続いてアクセスするポートが読み出しポートのときは、他の先にアクセスしているポートの影響により、読出し時間が長くなり、設定されたサイクル内では十分な読出し時間を確保することができず、何れもデータ処理が不確実になるという課題がある。
この課題は2ポートに限らず、複数のポートを有するマルチポート半導体記憶装置に対しても同様に生じる。
本発明は、前記課題を解決するために、複数のポートを有する半導体記憶装置において、同一ロウアドレスに対して同時にアクセスするポート同士の干渉が発生し、これら干渉するアクセスの一方が、処理が重なったときに処理時間が長くなるという、他方の影響を受け易い読出し動作の場合であっても、読出しデータ処理を確実なものとすることを目的とする。
前記目的を達成するために、本発明では、複数ポートからのアクセスにより、同一ロウアドレスが選択される場合において、メモリセルとビット線とを接続する各アクセストランジスタを活性化するための活性化信号の出力タイミングを調整することに着目し、第1のポートからのアクセスに対して、更に第2のポートからのアクセスがあり、この第2のポートからのアクセスによる干渉が発生しそうな場合、第1のポートの制御回路がメモリアクセスのために出力する制御信号に基づく信号を、同時にアクセスしようとする第2のポートの制御回路にも送信し、第2のポートに対するアクセストランジスタを同時に活性化させないよう第2のポートの制御に遅延を生じさせる、すなわち、活性化信号の出力タイミングを制御する。
また、既に第2のポートからアクセスしている状態において、更に、同一ロウアドレスのメモリセルに対して第1のポートからアクセスする場合、この第1のポートのアクセスに対するデータ処理を確実なものとするため、第2のポートに対する制御回路がメモリアクセスのために出力している制御信号に基づく信号を、第1のポートの制御回路にも送信し、第1のポートからのアクセスに対するデータ処理時間を確実にデータ処理できる適当な時間になるように遅延制御する。
すなわち、請求項1記載の発明の半導体記憶装置は、複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、第1の活性化信号を受けて、前記複数のポートのうち第1のポートのビット線と前記メモリセルとを電気的に接続する第1のアクセストランジスタと、第2の活性化信号を受けて、前記複数のポートのうち第2のポートのビット線と前記メモリセルとを電気的に接続する第2のアクセストランジスタとを備え、前記第1のアクセストランジスタ及び前記第2のアクセストランジスタは、前記メモリセルの同一ノードに接続され、また、第1のワード線を介して、前記第1のアクセストランジスタに前記第1の活性化信号を入力する第1のロウデコーダと、第2のワード線を介して、前記第2のアクセストランジスタに前記第2の活性化信号を入力する第2のロウデコーダと、外部から入力される第1の外部制御信号に基づいて第1の制御信号を出力し、この第1の制御信号により、前記第1のロウデコーダの前記第1の活性化信号の出力を制御する第1の制御回路と、外部から入力される第2の外部制御信号に基づいて第2の制御信号を出力し、この第2の制御信号により、前記第2のロウデコーダの前記第2の活性化信号の出力を制御する第2の制御回路とを備え、前記第2の制御回路は、前記メモリセルが前記第1のポートからのアクセスを受けるとき、前記第1の制御回路が出力する前記第1の制御信号又は前記第1の制御信号に基づく信号を受けて、前記第2の制御信号を遅延させ、前記第2のロウデコーダが前記第2のアクセストランジスタに対して出力する前記第2の活性化信号を前記第1の活性化信号の出力よりも所定時間だけ遅延させることを特徴とする。
請求項2記載の発明は、請求項1記載の半導体記憶装置において、前記第1のポート、前記第1のアクセストランジスタ、前記第1のロウデコーダ、前記第1の活性化信号、前記第1のワード線、前記第1の外部制御信号、及び前記第1の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、前記第2のポート、前記第2のアクセストランジスタ、前記第2のロウデコーダ、前記第2の活性化信号、前記第2のワード線、前記第2の外部制御信号、及び前記第2の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路であることを特徴とする。
請求項3記載の発明は、請求項2記載の半導体記憶装置において、前記読み出しポートのビット線をプリチャージする読み出しプリチャージ回路と、前記読み出しプリチャージ回路に読み出しプリチャージ信号を入力してプリチャージ制御を行う読み出しプリチャージ制御回路とを備え、前記読み出しポートから前記メモリセルにアクセスするときに、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記プリチャージ制御回路から出力される前記読み出しプリチャージ信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項4記載の発明は、請求項2記載の半導体記憶装置において、前記メモリセルから読み出されたデータを増幅するセンスアンプを備え、前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センスアンプを起動させるために前記読み出し制御回路から出力されるセンスアンプ起動信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項5記載の発明は、請求項2記載の半導体記憶装置において、前記読み出しロウデコーダは、前記読み出し制御回路が出力する読み出しワード線起動信号に基づいて前記読み出しアクセストランジスタに前記読み出し活性化信号を入力し、前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記読み出しワード線起動信号とが入力されて、前記外部から入力される前記書き込み外部制御信号に基づき出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項6記載の発明は、請求項2記載の半導体記憶装置において、前記センスアンプは、センス動作が行われた場合にセンス動作確認信号を出力するセンス動作確認信号発生回路を備え、前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センス動作確認信号発生回路から出力される前記センス動作確認信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ出力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させることを特徴とする。
請求項7記載の発明は、請求項6記載の半導体記憶装置において、前記書き込み制御回路の最近接の前記センスアンプは、前記センス動作確認信号発生回路を備えることを特徴とする。
請求項8記載の発明は、請求項3〜7の何れか1項に記載の半導体記憶装置において、前記メモリセルにアクセスする前記複数ポートのロウアドレスを比較し、前記ロウアドレスの一致又は不一致の比較結果を前記書き込み制御回路へ入力するアドレス比較回路を備え、前記書き込み制御回路は、前記アドレス比較回路の前記比較結果に基づき、前記外部書き込み制御信号が入力されてから前記書き込み活性化信号が出力されるまでの時間を制御することを特徴とする。
請求項9記載の発明は、請求項2記載の半導体記憶装置において、前記書き込みポート及び前記読み出しポートのうち、一方のポートのロウデコーダは、他方のポートの同一ロウアドレスのワード線が接続され、前記他方のポートのワード線が非活性のときにのみ、前記一方のポートのワード線が活性化されることを特徴とする。
請求項10記載の発明は、請求項3〜9の何れか1項に記載の半導体記憶装置において、外部から入力されるライトアドレス信号を受け、前記書込み制御回路の制御により、前記ライトアドレス信号に基づくライトロウアドレス情報及びライトカラムアドレス情報を出力するライトアドレスラッチを備え、更に、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅らせて、前記外部書込み制御信号を前記書込み制御回路及び前記ライトアドレスラッチに入力する外部入力信号遅延回路を、前記書込み制御回路及び前記ライトアドレスラッチの外部入力側に備えることを特徴とする。
請求項11記載の発明の半導体記憶装置は、複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、第1の活性化信号を受けて、前記複数のポートのうち第1のポートのビット線と前記メモリセルとを電気的に接続する第1のアクセストランジスタと、第2の活性化信号を受けて、前記複数のポートのうち第2のポートのビット線と前記メモリセルとを電気的に接続する第2のアクセストランジスタとを備え、前記第1のアクセストランジスタ及び前記第2のアクセストランジスタは、前記メモリセルの同一ノードに接続され、また、第1のワード線を介して、前記第1のアクセストランジスタに前記第1の活性化信号を入力する第1のロウデコーダと、第2のワード線を介して、前記第2のアクセストランジスタに前記第2の活性化信号を入力する第2のロウデコーダと、外部から入力される第1の外部制御信号に基づき、前記第1のロウデコーダを介して前記第1の活性化信号の出力を制御する第1の制御回路と、外部から入力される第2の外部制御信号に基づき、前記第2のロウデコーダを介して前記第2の活性化信号の出力を制御する第2の制御回路と、前記第2のポートから前記メモリセルにアクセスしているときに、前記第1のポートから前記メモリセルにアクセスする場合、前記第1の制御回路は、前記第2の外部制御信号に基づく出力信号を受けて、前記第1の活性化信号の出力時間を長くする制御動作遅延回路とを備えることを特徴とする。
請求項12記載の発明は、請求項11記載の半導体記憶装置において、前記第1のポート、前記第1のアクセストランジスタ、前記第1のロウデコーダ、前記第1の活性化信号、前記第1のワード線、前記第1の外部制御信号、及び前記第1の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、前記第2のポート、前記第2のアクセストランジスタ、前記第2のロウデコーダ、前記第2の活性化信号、前記第2のワード線、前記第2の外部制御信号、及び前記第2の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路であることを特徴とする。
請求項13記載の発明は、請求項12記載の半導体記憶装置において、1周期のアドレスデータをラッチする書き込み系のアドレスラッチと、1周期の入力データをラッチする書き込み系の入力データラッチとを備えることを特徴とする。
請求項14記載の発明は、請求項12又は13記載の半導体記憶装置において、前記読み出し制御回路は、外部から前記外部読み出し制御信号を受けたときに読み出し可能信号を出力すると共に、前記読み出しロウデコーダが前記読み出し活性化信号を前記読み出しワード線へ出力する動作に基づく信号として、読み出しワード線起動信号を出力し、前記読み出し可能信号は、前記ワード線起動信号との論理和演算により第2の読み出し可能信号となり、前記書き込み制御回路に入力されることを特徴とする。
請求項15記載の発明は、請求項14記載の半導体記憶装置において、前記外部書込み制御信号は、書込み動作のクロック制御を行う書込みクロック信号を含み、前記書込みクロック信号は、前記外部入力遅延回路を介して前記書込み制御回路に入力され、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅延されることを特徴とする。
以上により、請求項1記載の半導体記憶装置では、同一メモリセルに対して第1のポート及び第2のポートからアクセスする場合、第1のポートに対する第1の制御回路が出力する信号に基づき、第2の制御回路が第2のポートからのアクセスの開始を所定時間遅延させ、先に第1のポートのみのアクセスを行わせるので、第1のポートが読み出しポートであり、同一サイクル内に第1及び第2のポートがアクセスのための第1及び第2の外部制御信号を受けた場合であっても、ビット線の負荷の増大を招くことがなく、目的とする読出しの動作を確実且つ高速に完了することができる。
また、請求項2記載の発明では、同一メモリセルに対して、読み出しポート及び書き込みポートからアクセスする場合、読み出し制御回路が出力する信号に基づき、書き込み制御回路が書き込み動作を所定時間遅延させ、読み出し動作を行わせるので、読み出し時に書き込みワード線を活性化しないため、書き込みビット線の負荷を上乗せすることなく確実に読み出し動作を行うことができ、読み出し時間を高速化することが可能となる。
更に、請求項3記載の発明では、読み出し制御回路から出力される信号に基づく読み出し可能信号とプリチャージ信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、読み出しビット線のプリチャージ開始と同時に書き込み動作を行うことができ、読み出し時間を高速化したまま、周波数特性を向上させることが可能となる。
続いて、請求項4記載の発明では、読み出し制御回路から出力される読み出し可能信号とセンスアンプを起動させるセンスアンプ起動信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、前記センスアンプ立ち上げと同時に書き込み動作を行うことができ、高速化した読み出し時間はそのままで、読出し動作の影響を受けずに書き込み動作を行うことができるという作用効果を有する。
また、請求項5記載の発明では、読み出し制御回路から出力される読み出し可能信号と読み出しワード線軌道信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、読み出し時間を高速化したまま、書き込み開始時間を早めることができ、周波数特性を向上させることが可能となる。
更に、請求項6記載の発明では、読み出し制御回路から出力される読み出し可能信号とセンス動作確認信号発生回路から出力されるセンス動作確認信号とを書き込み制御回路に作用させて、書き込み動作を所定時間遅延させるので、読み出し時間を高速化したまま、読み出しワード線が非活性状態になるのを待つことなく、書き込みを開始することができ、周波数特性を向上させることが可能となる。
続いて、請求項7記載の発明では、センス動作確認信号発生回路を、書き込み制御回路に最も近いセンスアンプに備えることにより、センス動作確認信号を用いて書き込み動作を所定時間遅延させる場合、配線等の引き回し距離が短くなり、レイアウト面積を縮小することが可能となる。
また、請求項8記載の発明では、メモリセルにアクセスするロウアドレスを比較し、これらロウアドレスが一致することを検知することができるので、同一ロウアドレスへのアクセスの場合だけ、書き込み動作を遅らせることで、同一ロウアドレスへのアクセス以外は周波数特性を向上させることが可能となる。
更に、請求項9記載の発明では、一方のロウデコーダの配線領域に、他方の同一ロウアドレスのワード線を接続することにより、他方のワード線の非活性状態を検知する素子を配置するので、面積の増加なしに同一ロウアドレスへのアクセスの場合だけ、書き込み動作を遅らせることが可能となる。
続いて、請求項10記載の発明では、書き込み制御回路に対しては、外部入力信号遅延回路を介して書き込み外部制御信号の入力するので、読み出し可能信号が書き込み制御回路に入力されるまでの遅延に対して、書込み外部制御信号が後から入力されるように調節され、2ポート同時アクセスの見逃しを防止することが可能となる。
また、請求項11記載の発明の半導体記憶装置では、同一メモリセルに対して第2のポートからアクセスされている場合において、第1のポートからアクセスをするとき、第2のポートの制御回路は、アクセス中であることを示す第2の外部制御信号に基づく出力信号を第1の制御回路に入力し、第1の制御回路中の制御動作遅延回路を動作させ、第1の活性化信号の出力時間を長くすることができるので、第2のポートからのアクセスが終了した直後に第1のアクセス動作が開始した場合においても、第1のポートが読み出しポートである場合は、読出しデータの処理を確実なものとすることが可能となる。
また、請求項12記載の発明では、同一メモリセルに対して書き込みポートからアクセスされている場合において、読み出しのポートからアクセスをするとき、書き込み制御回路は、アクセス中であることを示す信号を第2の遅延回路に作用させ、読み出し活性化信号の出力時間を長くすることができるので、書き込み直後に読み出しが始まってもデータの読出しを確実に行うことが可能となる。
更に、請求項13記載の発明では、書き込み系において、アドレスラッチと入力データラッチとにより、1周期のアドレスデータ及び入力データをラッチすることができるので、1周期の後半でも書き込みを行なうことができ、さらに周波数特性を向上させることを可能とする。
続いて、請求項14、15記載の発明では、読み出し可能信号と読み出しワード線起動信号との論理和を、読み出し可能信号に代わる第2の読み出し可能信号とするので、1周期の後半で読み出しが行われても、読み出しが終了するまでは書き込みせずに、同一ロウアドレスのワード線が選択されるのを防ぐことを可能とする。
以上説明したように、本発明の請求項1〜請求項10の記載によれば、複数のポートを有する半導体記憶装置の同一ワード線が選択された場合、一方のポートで読み出しが行われる際に他方のポートのビット線の負荷が上乗せされてビット線の振幅が遅れて、読み出し時間が遅くなるのを防ぎ、読み出し時間の高速化が図れる。
また、請求項11〜請求項15の記載によれば、複数のポートを有する半導体記憶装置の1つのワード線が選択され、この同一ワード線が更に他のポートにより選択された場合、前記ワード線を始めに選択していたポートからのアクセスが終了した後に前記他のポートのアクセス動作が開始した場合においても、アクセスを高速化して読み出すことが可能となる。
以下本発明の実施の形態について、以下図面を参照しながら説明する。尚、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。ここでは専用の読み出しポートと専用の書き込みポートとを備える2ポートメモリの例について説明するが、3つ以上の専用ポートを備える場合も、読み出し、書き込みのできるポートを2つ以上備える場合でも同様である。また、メモリアレイ内のワード線やビット線、データ入出力の数は以降の実施の形態に示す数に限るものではない。
(第1の実施の形態)
図1は本発明の第1の実施の形態の半導体記憶装置の全体構成図を示している。
図1は本発明の第1の実施の形態の半導体記憶装置の全体構成図を示している。
図1に示した2ポートメモリは、プリデコード方式のメモリである。メモリセルアレイ122とライトロウデコーダ101とはライトワード線WWLで接続され、前記メモリセルアレイ122とリードロウデコーダ111とはリードワード線RWLで接続され、前記メモリセルアレイ122とライトプリチャージ123とはライトビット線対WBL、NWBLで接続され、前記メモリセルアレイ122とリードプリチャージ127とはリードビット線対RBL、NRBLで接続される。
前記ライトロウデコーダ101はライトロウプリデコーダ103からライトロウプリデコード信号WRADを受ける。前記ライトロウプリデコーダ103は、ライトアドレスラッチ102からライトロウアドレスラッチ信号(ライトロウアドレス情報)wralが入力され、ライト制御回路106aからはライトワード線パルス信号WPが入力される。また、前記リードロウデコーダ111はリードロウプリデコーダ113からリードロウプリデコード信号RRADを受ける。前記リードロウプリデコーダ113はリードアドレスラッチ112からリードロウアドレスラッチ信号が入力され、リード制御回路116aからはリードワード線パルス信号RPが入力される。
前記ライトプリチャージ123はライトプリチャージ制御104からライトプリチャージ信号WPCGが入力され、前記ライトプリチャージ123とライトカラムセレクタ124とは前記ライトビット線対WBL、NWBLで接続される。また、前記リードプリチャージ127はリードプリチャージ制御114からリードプリチャージ信号RPCGが入力され、前記リードプリチャージ127とリードカラムセレクタ128とは前記リードビット線対RBL、NRBLで接続される。
前記ライトカラムセレクタ124とライトバッファ125とはライトデータ線で接続され、このライトカラムセレクタ124はライトカラムデコーダ105からライトカラムデコード信号WCADが入力される。また、前記リードカラムセレクタ128とセンスアンプ129aとはリードデータ線で接続され、前記リードカラムセレクタ128はリードカラムデコーダ115からリードカラムデコード信号RCADが入力される。
前記ライトカラムデコーダ105には、前記ライトアドレスラッチ102からライトカラムアドレスラッチ信号(ライトカラムアドレス情報)wcalが入力され、前記リードカラムデコーダ115には前記リードアドレスラッチ112からリードカラムアドレスラッチ信号が入力される。
前記ライトバッファ125は入力データラッチ126から入力データラッチ信号WDATAが入力され、前記ライトバッファ125は前記ライト制御回路106aからライトバッファ起動信号WENが入力される。
出力ラッチ130は前記センスアンプ129aからセンスアンプ出力信号RDATAが入力され、前記センスアンプ129aは前記リード制御回路116aからセンスアンプ起動信号SAEが入力される。この出力ラッチ130は出力バッファ131へ出力データラッチ信号を入力する。
前記入力データラッチ126は前記ライト制御回路106aからデータラッチ起動信号DICLKが入力されると共に、外部から外部入力データDIxが入力される。
前記出力バッファ131は外部にデータDOxを出力する。
前記ライトプリチャージ制御104は前記ライト制御回路106aからライトプリチャージ起動信号WPRが入力され、前記リードプリチャージ制御114は前記リード制御回路116aからリードプリチャージ起動信号RPRが入力される。
前記ライトアドレスラッチ102は前記ライト制御回路106aからライトアドレスラッチ起動信号intwclkが入力され、前記リードアドレスラッチ112は前記リード制御回路116aからリードアドレスラッチ起動信号intrclkが入力され、また、前記ライト制御回路106aは前記リード制御回路116aから、読み出し可能信号INTREと前記リードワード線パルス信号RPとが入力される。
以上の構成のうち、読出し処理に関わる前記リードロウデコーダ111、前記リードアドレスラッチ112、前記リードロウプリデコーダ113、前記リードプリチャージ制御114、前記リードカラムデコーダ115、前記リード制御回路116a、前記リードプリチャージ127、前記リードカラムセレクタ128、前記センスアンプ129a、前記出力ラッチ130及び前記出力バッファ131からなる前記メモリセルアレイ122の周辺回路は、読出しポートPO1(第1のポート)の構成であり、また、書込み処理に関わる前記ライトロウデコーダ101、前記ライトアドレスラッチ102、前記ライトロウプリデコーダ103、前記ライトプリチャージ制御104、前記ライトカラムデコーダ105、前記ライト制御回路106a、前記ライトプリチャージ123、前記ライトカラムセレクタ124、前記ライトバッファ125、及び前記入力データラッチ126からなる前記メモリセルアレイ122の周辺回路は、書込みポートPO2(第2のポート)の構成である。
ここで、前記書込みポートPO2の前記ライト制御回路106aが、前記読出しポートPO1の前記リード制御回路116aの出力する前記リードワード線パルス信号RPを、前記リードロウプリデコーダ113が受け取るのとほぼ同時に受けることができる構成は、本実施の形態における本発明の特徴点である。
図2は2ポートメモリセルC1と、これに接続される配線とを示しており、図1の前記メモリセルアレイ122内に行列状に配置されているメモリセルのうちの1つである。NL2、NL3、N2及びN3は、読出しポートPO1及び書込みポートPO2の各ポートからメモリセルC1に対するアクセスを切り替えるためのアクセストランジスタである。これらのアクセストランジスタNL2、NL3、N2及びN3は、それぞれのゲートに接続された前記ライトワード線WWL及び前記リードワード線RWLから活性化信号を受け、前記ライトビット線対WBL及びNWBLと前記メモリセルC1、または、前記リードビット線対RBL及びNRBLと前記メモリセルC1とを電気的に接続する。
図2には示していないが、前記メモリセルアレイ122において行列状に配置された前記各メモリセルC1には、複数のライトビット線対WBL0及びNWBL0〜WBLn及びNWBLnのうち1対と、複数のリードビット線対RBL0及びNRBL0〜RBLn及びNRBLnのうち1対と、複数のライトワード線WWL0〜WWLnのうち1本と、複数のリードワード線RWL0〜RWLnのうち1本とに接続されている。
PMOSトランジスタP1、PL1及びNMOSトランジスタN1、NL1からなる、図2に示した前記メモリセルC1に対して、前記書き込みポート(第2のポート)PO2が、書き込みのためにアクセスするとき、図1に示した前記ライトロウデコーダ(第2のロウデコーダ)101から前記ライトワード線(第2のワード線)WWLを介して活性化信号(第2の活性化信号)が送信される。この活性化信号は、前記ライトビット線対WBL、NWBL(第2のポートのビット線)と前記メモリセルC1とをドレイン−ソース接続する前記NMOSトランジスタN2、NL2(第2のアクセストランジスタ)のゲートに入力され、前記ライトビット線対WBL、NWBLと前記メモリセルC1とを電気的に接続する。
また、前記メモリセルC1に対して、前記読み出しポート(第1のポート)PO1が、読み出しのためにアクセスするとき、図1に示した前記リードロウデコーダ(第1のロウデコーダ)111から前記リードワード線(第1のワード線)RWLを介して活性化信号(第1の活性化信号)が送信される。この活性化信号は、リードビット線対RBL、NRBL(第1のポートのビット線)とメモリセルC1とをドレイン−ソース接続するNMOSトランジスタN3、NL3(第1のアクセストランジスタ)のゲートに入力され、リードワード線対RBL、NRBLとメモリセルとを電気的に接続する。
ここで、ライトビット線WBLに接続されるNMOSトランジスタNL2とリードビット線RBLに接続されるNMOSトランジスタNL3とは、メモリセルC1上の同一ノード(PMOSトランジスタPL1のドレイン)において接続され、また、ライトビット線NWBLに接続されるNMOSトランジスタN2とリードビット線NRBLに接続されるNMOSトランジスタN3とは、メモリセルC1上の同一ノード(PMOSトランジスタP1のドレイン)において接続される。
図3は、図1内の前記ライトプリチャージ123、前記ライトカラムセレクタ124、前記リードプリチャージ127及び前記リードカラムセレクタ128の詳細を示している。本実施の形態においては、前記ライトプリチャージ123及び前記リードプリチャージ127は、それぞれ3つのPMOSトランジスタ及び1つのインバータから構成され、書込み側は、前記ライトプリチャージ信号WPCGを受けて前記ライトビット線対WBL、NWBLをプリチャージし、読出し側は、前記リードプリチャージ信号RPCGを受けて前記リードビット線対RBL、NRBLをプリチャージする。
また、前記ライトカラムセレクタ124及び前記リードカラムセレクタ128は、それぞれ2つのトランスミッションゲート及び1つのインバータから構成され、前記ライトカラムセレクタ124は前記ライトカラムデコード信号WCADを受けて前記ライトビット線対WBL、NWBLと前記ライトバッファ125とを接続し、前記リードカラムセレクタ128は前記リードカラムデコード信号RCADを受けて前記リードビット線対RBL、NRBLと前記センスアンプ129aとを接続する。
図4は、図1内の前記ライトバッファ125の詳細を示す。本実施の形態においては、前記ライトバッファ125は2つのNMOSトランジスタNL7及びN7、2つのNAND回路NA1及びNA2、並びに3つのインバータI5、I6及びI7から構成され、入力された前記入力データラッチ信号WDATAを前記ライトバッファ起動信号WENの制御により前記ライトカラムセレクタ124へ出力する。
図5は、図1内の前記センスアンプ129aの詳細を示す。本実施の形態における前記センスアンプ129aは、図1のリードプリチャージ制御回路114から前記リードプリチャージ信号RPCGを受けると共に、前記リード制御回路116aが出力する前記センスアンプ起動信号SAEを受け、前記リードカラムセレクタ128から入力される信号を増幅した後、センスアンプ出力RDATAとして出力する。
図6は、図1内の前記入力データラッチ126の詳細を示す。また、本実施の形態においては、この構成は、図1内のライトアドレスラッチ102及び前記リードアドレスラッチ112と同じ構成であるものとする。この入力データラッチ126は、入力データDIを受け、前記データラッチ起動信号DICLKの制御により前記入力データラッチ信号WDATAを前記ライトバッファ125へ出力する。
図7は、図1内の前記リード制御回路(第1の制御回路)116aを示しており、外部から半導体記憶装置に入力される外部信号(第1の外部制御信号)のうち、リードイネーブル信号nreとリードクロックclkrとが入力される。リードイネーブル信号nreは、インバータI15を介してラッチ回路CELATCHにラッチされ、このラッチ回路CELATCHから読み出し可能信号INTREが出力信号として出力される。また、ラッチ回路CELATCHの出力は、インバータI16、I17を介したリードクロックclkrと共に2入力のNAND回路NA4に入力され、この出力は、インバータI19を通過した後分岐され、一方は、バッファB1を6段とインバータI20を介し、他方はそのまま送られ、両信号は共に2入力のNAND回路NA5に入力される。このNAND回路NA5の出力は3つに分岐され、1つはインバータI38を介して前記リードプリチャージ起動信号RPRとして出力され、1つはバッファB1とインバータI21とを介して前記リードワード線パルス信号RPとして出力され、残りの1つはバッファB1と3段とインバータI22とを介して前記センスアンプ起動信号SAEとして出力される。
ここで、出力された前記リードワード線パルス信号RPは、図1を用いて前記に示したように、前記リードロウプリデコーダ113に入力され、更に前記リードロウプリデコーダ113から出力された前記リードロウプリデコード信号RRADが前記リードロウデコーダ111に入力されて、前記リードロウデコーダ111が制御されることにより、前記メモリセルアレイ122に前記リードワード線RWLを介して活性化信号が入力される。また、このリードワード線パルス信号RP(第1の制御信号)は、前記リードロウプリデコーダ113に入力されると共に、前記ライト制御回路106aにも入力されることは、図1の説明において述べたが、次に、このリードワード線パルス信号RPを受けた前記ライト制御回路106aの内部構成について、図8を用いて説明する。
図8は、図1内のライト制御回路(第2の制御回路)106aを示しており、外部信号(第2の外部制御信号)のうちのライトイネーブル信号nwe及びライトクロックclkwの2信号と、前記リード制御回路116aの出力である読み出し可能信号INTREと、更に、前記リードワード線パルス信号RPとを入力し、書き込み可能信号INTWE、前記ライトプリチャージ起動信号WPR、前記ライトワード線パルス信号WP、前記ライトバッファ起動信号WENを出力する。ここで、書き込み可能信号INTWEは、入力されたライトイネーブル信号nweがインバータI23とラッチ回路CELATCHとを介して出力される出力信号であり、また、このラッチ回路CELATCHの出力信号は、インバータI24、I25を介したライトクロックclkwと、インバータI31を介した読み出し可能信号INTREと共に、3入力のNAND回路3NA1に入力される。このNAND回路3NA1の出力は、2入力NAND回路A1の一方の入力端子に入力される。
ここで、2入力NAND回路A1の他方の入力端子に入力される信号について説明する。先ず、3入力NAND回路3NA2に対してCELATCHの出力信号(書込み可能信号INTWE)、読出し可能信号INTRE及び前記リードワード線パルス信号RPが入力される。次に3入力NAND回路3NA2の出力は、2つに分岐され、一方は2つのバッファB1とインバータI32とによる直列回路を通過し、もう一方はそのままで2入力NAND回路NA10に入力される。そして、この2入力NAND回路NA10の出力が前記の2入力NAND回路A1の他方の入力端子に入力される。
このNAND回路A1の出力は、2つに分岐され、一方は2つのバッファB1とインバータI28とによる直列回路を通過し、もう一方はそのままで、それぞれ2入力のNAND回路NA6に入力される。そして、このNAND回路NA6の出力が3つに分岐され、1つはそのまま前記ライトプリチャージ起動信号WPRとなり、他の1つはインバータI29を介して前記ライトワード線パルス信号WPとして出力され、残り1つはバッファB1を2段とインバータI30とを介して前記ライトバッファ起動信号WENとして出力される。
ここで、外部信号に基づき前記ライト制御回路106aが出力する前記ライトワード線パルス信号WPは、前記において図1を用いて示したように、前記ライトロウプリデコーダ103に入力され、更に前記ライトロウプリデコーダ103から出力された前記ライトロウプリデコード信号WRADが前記ライトロウデコーダ101に入力されて、このライトロウデコーダ101が前記ライトワード線WWLを介して前記メモリセルアレイ122に活性化信号を入力する。このように前記ライト制御回路106aは、前記ライトロウデコーダ101を制御する。
以上のように構成された本発明の第1の実施の形態における2ポートメモリセルについての動作を図7のリード制御回路図、図8のライト制御回路図及び図21のタイムチャートを用いて説明する。
図21はREAD動作とWRITE動作のタイムチャートであり、211はREAD動作検知時の動作、212はREAD動作を未検知時の動作を示している。
2ポートメモリに外部より外部信号が入力され、読み出し、書き込みが行われるとき、リードイネーブル信号nreは“L”レベルとなり、リードクロック信号clkrは“H"レベルとなり、ライトイネーブル信号nweは“L”レベルとなり、また、ライトクロック信号clkwは“H"レベルとなる。このとき図7に示す前記リード制御回路116aにおいて、リードイネーブル信号nreのインバータI15とラッチ回路CELATCHとを介したラッチ出力信号である読み出し可能信号INTREが“H”レベルとなる。また、図8に示すように、この“H”レベルの読み出し可能信号INTREを受けて、前記ライト制御回路106aのインバータI31が“L”レベルを出力し、3入力NAND回路3NA1は“H”レベルを出力する。尚、前記ライトアドレスラッチ起動信号intwclk、xintwclkと前記データラッチ起動信号DICLKとは、ライトイネーブル信号nweとライトクロックclkwとの2信号のみに依存し、読み出し可能信号INTREの制御を受けないため、読出しポートPO1から読出しアクセスがあった場合でも影響を受けない。
図21には、ライトイネーブル信号nweは“L”レベル、ライトクロック信号clkwは“H”レベル、また、前記読出し可能信号INTREが“H”レベルのときに、前記リードワード線パルス信号RPが“L”レベルから“H”レベルに立ち上がると、この立ち上がりから遅延して前記ライトワード線パルス信号WPの“H”レベルのパルスが立ち上がり、更に遅延して前記ライトバッファ起動信号WENの“H”レベルのパルスが立ち上がる動作が示されている。これを図8を用いて説明すると、まず、3入力NAND回路3NA2の出力は、ライトイネーブル信号nweが“L”、ライトクロック信号clkwが“H”、また、前記読出し可能信号INTREが“H”のときには、前記リードワード線パルス信号RPに依存するので、前記リードワード線パルス信号RPが“L”レベルから“H”レベルに変化すると、“H”レベルから“L”レベルになる。しかしこのとき、2入力NAND回路NA10の出力は、“H”レベルのまま変化しない。従って、3入力NAND回路3NA1及び2入力NAND回路NA10から出力される2つの“H”レベルの出力により、2入力NAND回路NA1は“L”レベルのまま変化せず、2入力NAND回路NA6の出力も“H”レベルのままで変化しない。この時点で読み出しビット線対RBL、NRBLにはメモリセルからの電荷情報が受け渡される。続いて、前記リード制御回路116aが前記センスアンプ129aへ出力する前記センスアンプ起動信号SAEが“H”になるとビット線RBL、NRBLのデータが前記センスアンプ129aで増幅され、この増幅された前記センスアンプ出力信号RDATAが前記出力ラッチ130でラッチされ、前記出力バッファ131を介して出力前記データDOxが外部に出力される。
次に、ライトイネーブル信号nweは“L”レベル、ライトクロック信号clkwは“H”レベル、また、前記読出し可能信号INTREが“H”レベルのときに、前記リードワード線パルス信号RPが“H”レベルから“L”レベルに変化すると、図8の3入力NAND回路3NA2の出力は“L”レベルから“H”レベルに変化し、2入力NAND回路NA10の出力は2段のバッファB1とインバータI32の遅延時間分“L”レベルのパルスを発生する。ここで、3入力NAND回路3NA1の出力は“H”レベルであるから、2入力NAND回路A1の入力端子の一方には“H”が、また、他方には、2段のバッファB1とインバータI32とからなる遅延時間分だけ“L”のパルスが入力される。これにより、2入力NAND回路A1の出力は、“L”の状態から、2段のバッファB1とインバータI32の遅延時間分だけ“H”のパルスが発生し、更に、2入力NAND回路NA6の出力には、2段のバッファB1とインバータI28の遅延時間分の“L”パルスが発生する。この2入力NAND回路NA6の出力により、前記ライト制御回路106aからは、順次、ライトプリチャージ制御信号WPRの“L”のパルス、前記ライトワード線パルス信号WP及び前記ライトバッファ起動信号WENの“H”のパルスが発生される。これらの変化は図21に示されており、前記リードワード線パルス信号RPの“H”から“L”への立下りに応じて、所定時間だけ遅延して213のパルス、すなわち、前記ライトワード線パルス信号WPのパルスが立ち上がり、これより更に遅延して前記ライトバッファ起動信号WENのパルスが立ち上がる。
一方、前記READ動作検知時の動作と比較して、READ動作が未検知のときのWRITE動作の変化を図21の212に示す。
READ動作が未検知の場合、すなわち、前記リードワード線パルス信号RPが“L”レベルに固定状態となっている場合、図8の前記ライト制御回路106aの3入力3NA2は、他の入力信号の状態に関わらず、出力が“H”の一定値レベルに固定となる。従って、2入力NAND回路NA10の出力も“H”レベルに固定され、2入力NAND回路A1の出力は、3入力NAND回路3NA1に依存する状態となる。ここで、読出しを行わず書込みを行う場合、すなわち、前記読出し可能信号INTREが“L”、ライトイネーブル信号nweが“L”の状態においてライトクロック信号clkwが“H”に立ち上がったとき、3入力NAND回路3NA1の出力は“H”から“L”に変化する。これにより、2入力NAND回路A1の出力は、“L”から“H”に立ち上がり、2入力NAND回路NA6の出力には、2段のバッファB1及びインバータI28の遅延時間分の“L”レベルのパルスが発生する。よって、これと同じ遅延時間分の“H”レベルのパルスが前記ライトワード線パルス信号WPと前記ライトバッファ起動信号WENとして、順次発生する。この変化が図21にはパルス214に示されている。
以上のように、本発明の第1の実施の形態では、外部から入力されるリードイネーブル信号nre及びリードクロック信号clkrに基づいて前記リード制御回路116aが出力する前記リードワード線パルス信号RPを前記ライト制御回路106aに作用させることにより、外部から入力されるライトイネーブル信号nwe及びライトクロック信号clkwに基づいて前記ライト制御回路106aが出力する前記ライトワード線パルス信号WPの出力タイミングを所定時間遅延させ、書き込み系の遅延制御を行うよう構成される。
すなわち、前記リードワード線RWL活性化のあとに前記ライトワード線WWLを活性化する構成とすることにより、図2に示した読出し側のアクセスを行うNMOSトランジスタNL3、N3を介してメモリセルC1から読出しビット線対RBL、NRBLにデータが読み出され、これらNMOSトランジスタNL3、N3がオフした後、書込み側のアクセスを行うNMOSトランジスタNL2、N2をオンして新たなデータを書き込むので、NMOSトランジスタNL3及びN3と、NMOSトランジスタNL2及びN2とが同時にオンすることはなく、従って、前記リードビット線対RBL、NRBLに前記ライトビット線対WBL、NWBLが電気的に導通状態になることはなく、前記リードワード線RWL活性化時に前記ライトビット線対WBL、NWBLの負荷を無視して確実に読み出すことができ、且つ、読み出し時間を高速化することが可能でありその実用的効果は大きい。
また、図示していないが、本実施の形態で示したように、前記リードワード線パルス信号RPを用いて前記ライト制御回路106aの制御を行い、書き込み活性化信号の出力タイミングを制御する構成に対し、前記リードプリチャージ制御114の出力する前記リードプリチャージ信号RPCGを用いて、同様に前記ライト制御回路106aの制御を行い、書き込み活性化信号の出力タイミングを制御することも可能である。
(第2の実施の形態)
次に、本発明の第2の実施の形態について、以下図面を参照しながら説明する。
次に、本発明の第2の実施の形態について、以下図面を参照しながら説明する。
図9は第2の2ポートメモリのブロック図であり、前記リード制御回路116aが、前記センスアンプ129aを起動させるために前記センスアンプ129aに入力する前記センスアンプ起動信号SAEは、本実施の形態では、ライト制御回路106bにも入力され、このセンスアンプ起動信号SAEにより、書き込み活性化信号の出力タイミングが制御される点において、第1の実施の形態で示した図1の構成と異なる。
本実施の形態の前記ライト制御回路106bは、第1の実施の形態に示した図8の前記ライト制御回路106aにおいて、前記リードワード線パルス信号RPの代わりに前記センスアンプ起動信号SAEを入力するようにした構成である。他の構成は、第1の実施の形態と同様である。
本発明の第2の実施の形態において、前記ライト制御回路106bは前記センスアンプ起動信号(第1の制御信号)SAEを受けて、このセンスアンプ起動信号SAEが前記リード制御回路116aにより前記センスアンプ129aに入力された時点から所定時間の遅延の後、2段のバッファB1及びインバータI28の遅延時間分だけ、前記ライトプリチャージ起動信号WPR(“L”のパルス)、前記ライトワード線パルス信号WP(“H”のパルス)及び前記ライトバッファ起動信号WEN(“H”のパルス)のそれぞれを順次出力する。これにより、センスアンプ動作終了後ライト動作を開始するのでリード動作の影響を受けずにライト動作行うことができ、その実用的効果は大きい。
また、図15は前記ライト制御回路106bの詳細を示しており、2入力NAND回路A1の一方の入力に対して、前記リードワード線パルス信号RPを入力する代わりに、前記センスアンプ起動信号SAEを入力する点において、第1の実施の形態で示した図8の前記ライト制御回路106aの構成と異なる。他の構成は本発明の第1の実施の形態と同様である。
本発明の第2の実施の形態において、前記ライト制御回路106bは前記センスアンプ起動信号SAEを受けたときに、前記ライトプリチャージ起動信号WPRはバッファB1の2段分とインバータI28の遅延分だけ“L”のパルスを発生し、前記ライトワード線パルス信号WPと前記ライトバッファ起動信号WENとが順次“H”のパルスを発生する。このため、センスアンプ動作終了後ライト動作を開始するので、ライト動作の影響を受けずにリード動作を行うことができ、その実用的効果は大きい。
(第3の実施の形態)
次に、本発明の第3の実施の形態について、以下図面を参照しながら説明する。図10は第3の2ポートメモリのブロック図を示しており、前記リードワード線パルス信号RPの代わりに、センスアンプ129bがセンス動作を検知したときに出力するセンス動作確認信号ASA(第1の制御信号)がライト制御回路106cに入力される点において、第1の実施の形態で示した図1の構成と異なる。
次に、本発明の第3の実施の形態について、以下図面を参照しながら説明する。図10は第3の2ポートメモリのブロック図を示しており、前記リードワード線パルス信号RPの代わりに、センスアンプ129bがセンス動作を検知したときに出力するセンス動作確認信号ASA(第1の制御信号)がライト制御回路106cに入力される点において、第1の実施の形態で示した図1の構成と異なる。
図15は、このライト制御回路106cを示したものであり、3入力NAND回路3NA2の入力のうちの1つは、第1の実施の形態の図8に示した前記ライト制御回路106aへ入力される前記リードワード線パルス信号RPの代わりに、インバータI41を介したセンス動作確認信号ASAが入力されている。
また、図11は、リードデータ線RDBUS、NRDBUSのNAND演算によりセンス動作を検知し、センス動作確認信号ASAを発生する前記センスアンプ129bである。
本発明の第3の実施の形態において、センス動作確認信号ASAは前記センスアンプ129bでデータが増幅されると“H”レベルを出力し、前記センスアンプ129bが非活性状態のときは“L”レベルを出力する。後の動作は第1の実施の形態と同じである。このため、リードのワード線RWLが非活性状態になる前であり、且つ、確実にリードビット線RBL、NRBLの電位を増幅した後にライト動作を開始するので、確実にライトビット線WBL、NWBLの影響を排除して読み出し動作を行った上で、周波数特性を向上することが可能であり、その実用的効果は大きい。
また、前記ライト制御回路106cに最も近いセンスアンプに、センス動作確認信号ASAを出力する回路を備えることにより、配線の引き回しによる遅延の影響を抑え、且つ、面積を小さく抑えることが可能である。
(第4の実施の形態)
次に、本発明の第4の実施の形態について、以下図面を参照しながら説明する。図16は本実施の形態における2ポートメモリのブロック図を示しており、ライト制御回路106dの出力である書き込み可能信号INTWEがリード制御回路116bに入力されている点において、第3の実施の形態で示した図10の構成と異なる。また、図12は前記リード制御回路116bであり、図7に示す前記リード制御回路106aにおける、NAND回路NA5の入力直前に設置された6段のバッファB1とインバータI20とからなる直列回路に代わり、書き込み可能信号INTWE(第2の制御信号)の制御により遅延時間が変化する制御動作遅延回路D2が備えられている点において、第1の実施の形態と異なる。
次に、本発明の第4の実施の形態について、以下図面を参照しながら説明する。図16は本実施の形態における2ポートメモリのブロック図を示しており、ライト制御回路106dの出力である書き込み可能信号INTWEがリード制御回路116bに入力されている点において、第3の実施の形態で示した図10の構成と異なる。また、図12は前記リード制御回路116bであり、図7に示す前記リード制御回路106aにおける、NAND回路NA5の入力直前に設置された6段のバッファB1とインバータI20とからなる直列回路に代わり、書き込み可能信号INTWE(第2の制御信号)の制御により遅延時間が変化する制御動作遅延回路D2が備えられている点において、第1の実施の形態と異なる。
具体的には、この置き換えられた制御動作遅延回路D2は、インバータI19の出力を受け、2段のバッファB1を介した後2つに分岐され、一方はバッファなしでクロックドインバータCI2に接続され、他方はこれと並列に設けた2段のバッファB1とクロックドインバータCI3との直列回路に接続される。これらクロックドインバータCI2及びCI3は共にNAND回路NA5の一方の入力端子に接続される。この構成において、外部書込み制御信号に基づいて前記ライト制御回路106dから出力される書込み可能信号INTWE、及びこれをインバータI34により反転した信号により、2つのクロックドインバータCI2及びCI3を切り替えて、クロックドインバータCI2側の合計2段のバッファB1と、クロックドインバータCI3側の合計4段のバッファB1とによる遅延時間が選択される。
この回路構成によれば、前記リード制御回路116bに入力された書き込み可能信号INTWEが“H”レベル、すなわち書き込み状態の場合、クロックドインバータCI3が選択され、インバータI19とNAND回路NA5との間において2段のバッファB1分の遅延量を増加させて前記リードワード線パルス信号RPのパルス幅を増加させ、また、書込み状態ではない逆の場合には、クロックドインバータCI2が選択され、インバータI19からNAND回路NA5の間のバッファB1は2段分のみに遅延量が抑えられる。
これにより、前記リード制御回路116bは書き込み可能信号INTWEを受けたときに、遅延量を変更するためのクロックドインバータCI2あるいはCI3のいずれかを選択するので、書き込み直後に重ねて読み出しが起こった場合には、前記リードワード線パルス信号RPの幅を長くなるよう変更することにより確実に読み出しを行うことができ、その実用的効果は大きい。
(第5の実施の形態)
次に、本発明の第5の実施の形態について、以下に図面を参照しながら説明する。図13は、前記ライトワード線WWLと同じロウアドレスである読み出しポートの前記リードワード線RWLを前記ライトロウデコーダ101に接続し、前記リードワード線RWLの活性化状態を検知する前記ライトロウデコーダ101’を示す。このライトロウデコーダ101’は、前記リードワード線RWLの信号が“H”レベルの期間は、3入力NAND回路NA8の出力が“H”レベルとなり、前記ライトワード線WWLに“L”レベルを出力する回路構成である。これにより、読み出し動作と書き込み動作とのタイミングを調節するために前記ライトロウデコーダ101以外の回路に新たな素子を追加する必要がなく、また前記ライトロウデコーダ101’も従来の構成における配線領域を活用することにより、面積を増加させずに前記ライトワード線WWLと前記リードワード線RWLとの信号の時間的重なりをなくし、読み出しタイミングを高速化することが可能で、その実用的効果は大きい。
次に、本発明の第5の実施の形態について、以下に図面を参照しながら説明する。図13は、前記ライトワード線WWLと同じロウアドレスである読み出しポートの前記リードワード線RWLを前記ライトロウデコーダ101に接続し、前記リードワード線RWLの活性化状態を検知する前記ライトロウデコーダ101’を示す。このライトロウデコーダ101’は、前記リードワード線RWLの信号が“H”レベルの期間は、3入力NAND回路NA8の出力が“H”レベルとなり、前記ライトワード線WWLに“L”レベルを出力する回路構成である。これにより、読み出し動作と書き込み動作とのタイミングを調節するために前記ライトロウデコーダ101以外の回路に新たな素子を追加する必要がなく、また前記ライトロウデコーダ101’も従来の構成における配線領域を活用することにより、面積を増加させずに前記ライトワード線WWLと前記リードワード線RWLとの信号の時間的重なりをなくし、読み出しタイミングを高速化することが可能で、その実用的効果は大きい。
(第6の実施の形態)
次に、本発明の第6の実施の形態について、以下に図面を参照しながら説明する。図14はリード制御回路116b’を示しており、読み出し可能信号INTREと前記リードワード線パルス信号RPとをOR回路O1へ入力し、論理和を演算する。このOR回路O1の演算結果である出力INTRERPを読み出し可能信号INTREの代わりとして前記ライト制御回路106dに入力する点において、第4の実施の形態で図12に示した前記リード制御回路116bと異なる。
次に、本発明の第6の実施の形態について、以下に図面を参照しながら説明する。図14はリード制御回路116b’を示しており、読み出し可能信号INTREと前記リードワード線パルス信号RPとをOR回路O1へ入力し、論理和を演算する。このOR回路O1の演算結果である出力INTRERPを読み出し可能信号INTREの代わりとして前記ライト制御回路106dに入力する点において、第4の実施の形態で図12に示した前記リード制御回路116bと異なる。
本発明の第6の実施の形態において、読み出し可能信号INTREが“H”レベルであるか、又は前記リードワード線パルス信号RPが“H”レベルである期間は、出力INTRERPは“H”レベルとなる。すなわち、外部信号のリードクロック信号clkrが“L”レベルになっても、読み出し動作が継続している場合には、書き込み動作が開始することにより前記リードワード線RWLと前記ライトワード線WWLとが同時に活性化することを防止し、周波数特性を向上することが可能となり、その実用的効果は大きい。
(第7の実施の形態)
次に、本発明の第7の実施の形態について、以下に図面を参照しながら説明する。図17は本実施の形態における2ポートメモリのブロック図を示しており、ライト系の外部入力信号、すなわち、ライトクロックclkw、及びライトイネーブル信号nwe(外部書き込み制御信号)が、バッファB1による遅延回路(外部入力信号遅延回路)D1を介して前記ライト制御回路106dに入力され、また、ライト系の9外部入力信号の一つであるライトアドレス信号adwはバッファB1による遅延回路(外部入力信号遅延回路)D1を介してライトアドレスラッチ102に入力されている。ここで、前記バッファB1は前記リード制御回路116bの出力である読み出し可能信号INTREが前記ライト制御回路106dへ伝播されるまでの遅延と同じか、又は、それ以上の遅延を生じさせるものであり、前記リード制御回路116bから前記ライト制御回路106dに前記読出し可能信号INTREが入力されるタイミングよりも前記ライト制御回路106dに前記ライト系の外部入力信号が入力されるタイミング及びライトアドレスラッチ102にライトアドレス信号adwが入力されるタイミングを遅らせるために追加される。
次に、本発明の第7の実施の形態について、以下に図面を参照しながら説明する。図17は本実施の形態における2ポートメモリのブロック図を示しており、ライト系の外部入力信号、すなわち、ライトクロックclkw、及びライトイネーブル信号nwe(外部書き込み制御信号)が、バッファB1による遅延回路(外部入力信号遅延回路)D1を介して前記ライト制御回路106dに入力され、また、ライト系の9外部入力信号の一つであるライトアドレス信号adwはバッファB1による遅延回路(外部入力信号遅延回路)D1を介してライトアドレスラッチ102に入力されている。ここで、前記バッファB1は前記リード制御回路116bの出力である読み出し可能信号INTREが前記ライト制御回路106dへ伝播されるまでの遅延と同じか、又は、それ以上の遅延を生じさせるものであり、前記リード制御回路116bから前記ライト制御回路106dに前記読出し可能信号INTREが入力されるタイミングよりも前記ライト制御回路106dに前記ライト系の外部入力信号が入力されるタイミング及びライトアドレスラッチ102にライトアドレス信号adwが入力されるタイミングを遅らせるために追加される。
本実施の形態では、図17に示すように、前記センスアンプ129bからセンス動作確認信号ASAを前記ライト制御回路106dに入力し、また、前記ライト制御回路106dからは、前記リード制御回路116bに書き込み可能信号INTWEを入力する構成により、同時に読み出し、書き込みが起こった場合の対策を講じているが、何らかのタイミングのずれによる、同時の読み出し及び書き込み動作の見逃しを防ぐことが可能で、その実用的効果は大きい。
また、本実施の形態では、外部から入力されるライトクロックclkw又はライトイネーブル信号nweと前記ライト制御回路106dとの間及び外部から入力されるライトアドレスadwとライトアドレスラッチ102との間の全てにバッファB1を挿入したが、ライトクロックclkwのみにバッファB1を用いて遅延を生じさせ、前記ライト制御回路106dに入力する構成も可能である。
(第8の実施の形態)
次に、本発明の第8の実施の形態について、以下に図面を参照しながら説明する。図18はライトロウアドレスとリードロウアドレスとの一致又は不一致を検知するアドレス比較回路140を示している。このアドレス比較回路140では、ライトロウアドレスとリードロウアドレスとの排他的論理和が演算回路E1、E2及びE3で演算され、これら3つの出力の否定論理和をNOR回路NOR1で演算し、出力信号ADCを出力する。すなわちライトとリードのロウアドレスが一致した場合、アドレス比較回路140は“H”レベルを出力する。
次に、本発明の第8の実施の形態について、以下に図面を参照しながら説明する。図18はライトロウアドレスとリードロウアドレスとの一致又は不一致を検知するアドレス比較回路140を示している。このアドレス比較回路140では、ライトロウアドレスとリードロウアドレスとの排他的論理和が演算回路E1、E2及びE3で演算され、これら3つの出力の否定論理和をNOR回路NOR1で演算し、出力信号ADCを出力する。すなわちライトとリードのロウアドレスが一致した場合、アドレス比較回路140は“H”レベルを出力する。
また、図20は、本実施の形態の前記ライト制御回路106dを示している。このライト制御回路106dは、図15に示した前記ライト制御回路106bにおいて、3入力NAND回路3NA1に入力されていたインバータI31を介する読み出し可能信号INTREの代わりに、読み出し可能信号INTREと前記アドレス比較回路140の出力信号ADCとを2入力とするNAND回路NA9の出力信号を用いている点において第2の実施の形態と異なる。これにより、前記ライト制御回路106dでは、読み出し状態で、且つ、ロウアドレスが一致したときのみ、この読み出し動作の後に書き込み動作を行うことが可能となり、同一ロウアドレスのアクセス以外ではアクセスを高速化したまま、周波数特性を向上させることが可能で、その実用的効果は大きい。
(第9の実施の形態)
次に、本発明の第9の実施の形態について、以下に図面を参照しながら説明する。図19は1周期の間、書き込み系のアドレスをラッチするライトアドレスラッチ102であり、図6に示した前記入力データラッチ126と同様の構成であるクロックドインバータとラッチ回路との組み合わせを2組と、2つのインバータにより構成される。このような構成を用いて1周期の間入力データやアドレスをラッチすることにより、クロックの“L”期間でも書き込みを継続できるので、周波数特性の向上が可能で、その実用的効果は大きい。
次に、本発明の第9の実施の形態について、以下に図面を参照しながら説明する。図19は1周期の間、書き込み系のアドレスをラッチするライトアドレスラッチ102であり、図6に示した前記入力データラッチ126と同様の構成であるクロックドインバータとラッチ回路との組み合わせを2組と、2つのインバータにより構成される。このような構成を用いて1周期の間入力データやアドレスをラッチすることにより、クロックの“L”期間でも書き込みを継続できるので、周波数特性の向上が可能で、その実用的効果は大きい。
本発明にかかる半導体記憶装置は、同一ロウアドレスに対して同時に読み出し、書き込みのアクセスが生じる際には、読み出し後に書き込みを行う機能を有し、読み出し時間の高速化とデータ処理を確実に行うことが可能で、システムLSI上のデータRAM等に有用である。
101 ライトロウデコーダ(第2のロウデコーダ)
102 ライトアドレスラッチ
104 ライトプリチャージ制御
106a、106b、
106c、106d ライト制御回路(第2の制御回路)
111 リードロウデコーダ(第1のロウデコーダ)
112 リードアドレスラッチ
114 リードプリチャージ制御
116a、116b リード制御回路(第1の制御回路)
122 メモリセルアレイ
123 ライトプリチャージ
126 入力データラッチ
127 リードプリチャージ
129a、129b センスアンプ
B1 バッファ
C1 メモリセル
CELATCH Highラッチ、Lowスルーのデータラッチ
D1 遅延回路(外部入力信号遅延回路)
D2 制御動作遅延回路
O1 2入力OR
NL2、N2 アクセストランジスタ(第2のアクセストランジスタ)
NL3、N3 アクセストランジスタ(第1のアクセストランジスタ)
PO1 読出しポート(第1のポート)
PO2 書込みポート(第2のポート)
RBL、NRBL リードビット線(第1のビット線)
RWL リードワード線(第1のワード線)
WBL、NWBL ライトビット線(第2のビット線)
WWL ライトワード線(第2のワード線)
adr リードアドレス信号(第1の外部制御信号)
clkr リードクロック信号(第1の外部制御信号)
nre リードイネーブル信号(第1の外部制御信号)
adw ライトアドレス信号(第2の外部制御信号)
clkw ライトクロック信号(第2の外部制御信号)
nwe ライトイネーブル信号(第2の外部制御信号)
wcal ライトカラムアドレスラッチ信号
(ライトカラムアドレス情報)
wral ライトロウアドレスラッチ信号(ライトロウアドレス情報)
102 ライトアドレスラッチ
104 ライトプリチャージ制御
106a、106b、
106c、106d ライト制御回路(第2の制御回路)
111 リードロウデコーダ(第1のロウデコーダ)
112 リードアドレスラッチ
114 リードプリチャージ制御
116a、116b リード制御回路(第1の制御回路)
122 メモリセルアレイ
123 ライトプリチャージ
126 入力データラッチ
127 リードプリチャージ
129a、129b センスアンプ
B1 バッファ
C1 メモリセル
CELATCH Highラッチ、Lowスルーのデータラッチ
D1 遅延回路(外部入力信号遅延回路)
D2 制御動作遅延回路
O1 2入力OR
NL2、N2 アクセストランジスタ(第2のアクセストランジスタ)
NL3、N3 アクセストランジスタ(第1のアクセストランジスタ)
PO1 読出しポート(第1のポート)
PO2 書込みポート(第2のポート)
RBL、NRBL リードビット線(第1のビット線)
RWL リードワード線(第1のワード線)
WBL、NWBL ライトビット線(第2のビット線)
WWL ライトワード線(第2のワード線)
adr リードアドレス信号(第1の外部制御信号)
clkr リードクロック信号(第1の外部制御信号)
nre リードイネーブル信号(第1の外部制御信号)
adw ライトアドレス信号(第2の外部制御信号)
clkw ライトクロック信号(第2の外部制御信号)
nwe ライトイネーブル信号(第2の外部制御信号)
wcal ライトカラムアドレスラッチ信号
(ライトカラムアドレス情報)
wral ライトロウアドレスラッチ信号(ライトロウアドレス情報)
Claims (15)
- 複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、
第1の活性化信号を受けて、前記複数のポートのうち第1のポートのビット線と前記メモリセルとを電気的に接続する第1のアクセストランジスタと、
第2の活性化信号を受けて、前記複数のポートのうち第2のポートのビット線と前記メモリセルとを電気的に接続する第2のアクセストランジスタとを備え、
前記第1のアクセストランジスタ及び前記第2のアクセストランジスタは、前記メモリセルの同一ノードに接続され、
また、第1のワード線を介して、前記第1のアクセストランジスタに前記第1の活性化信号を入力する第1のロウデコーダと、
第2のワード線を介して、前記第2のアクセストランジスタに前記第2の活性化信号を入力する第2のロウデコーダと、
外部から入力される第1の外部制御信号に基づいて第1の制御信号を出力し、この第1の制御信号により、前記第1のロウデコーダの前記第1の活性化信号の出力を制御する第1の制御回路と、
外部から入力される第2の外部制御信号に基づいて第2の制御信号を出力し、この第2の制御信号により、前記第2のロウデコーダの前記第2の活性化信号の出力を制御する第2の制御回路とを備え、
前記第2の制御回路は、前記メモリセルが前記第1のポートからのアクセスを受けるとき、前記第1の制御回路が出力する前記第1の制御信号又は前記第1の制御信号に基づく信号を受けて、前記第2の制御信号を遅延させ、前記第2のロウデコーダが前記第2のアクセストランジスタに対して出力する前記第2の活性化信号を前記第1の活性化信号の出力よりも所定時間だけ遅延させる
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第1のポート、前記第1のアクセストランジスタ、前記第1のロウデコーダ、前記第1の活性化信号、前記第1のワード線、前記第1の外部制御信号、及び前記第1の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、
前記第2のポート、前記第2のアクセストランジスタ、前記第2のロウデコーダ、前記第2の活性化信号、前記第2のワード線、前記第2の外部制御信号、及び前記第2の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路である
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記読み出しポートのビット線をプリチャージする読み出しプリチャージ回路と、
前記読み出しプリチャージ回路に読み出しプリチャージ信号を入力してプリチャージ制御を行う読み出しプリチャージ制御回路とを備え、
前記読み出しポートから前記メモリセルにアクセスするときに、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記プリチャージ制御回路から出力される前記読み出しプリチャージ信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記メモリセルから読み出されたデータを増幅するセンスアンプを備え、
前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センスアンプを起動させるために前記読み出し制御回路から出力されるセンスアンプ起動信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記読み出しロウデコーダは、前記読み出し制御回路が出力する読み出しワード線起動信号に基づいて前記読み出しアクセストランジスタに前記読み出し活性化信号を入力し、
前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記読み出しワード線起動信号とが入力されて、前記外部から入力される前記書き込み外部制御信号に基づき出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ入力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記センスアンプは、センス動作が行われた場合にセンス動作確認信号を出力するセンス動作確認信号発生回路を備え、
前記読み出しポートから前記メモリセルにアクセスするとき、前記書き込み制御回路は、前記読み出し制御回路から出力される読み出し可能信号と前記センス動作確認信号発生回路から出力される前記センス動作確認信号とを受けて、前記外部から入力される前記書き込み外部制御信号に基づいて出力する出力信号を遅延させることにより、前記書き込みロウデコーダから前記書き込みアクセストランジスタへ出力される前記書き込み活性化信号を前記読み出し活性化信号よりも所定時間遅延させる
ことを特徴とする半導体記憶装置。 - 請求項6記載の半導体記憶装置において、
前記書き込み制御回路の最近接の前記センスアンプは、前記センス動作確認信号発生回路を備える
ことを特徴とする半導体記憶装置。 - 請求項3〜7の何れか1項に記載の半導体記憶装置において、
前記メモリセルにアクセスする前記複数ポートのロウアドレスを比較し、前記ロウアドレスの一致又は不一致の比較結果を前記書き込み制御回路へ入力するアドレス比較回路を備え、
前記書き込み制御回路は、前記アドレス比較回路の前記比較結果に基づき、前記外部書き込み制御信号が入力されてから前記書き込み活性化信号が出力されるまでの時間を制御する
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記書き込みポート及び前記読み出しポートのうち、一方のポートのロウデコーダは、他方のポートの同一ロウアドレスのワード線が接続され、
前記他方のポートのワード線が非活性のときにのみ、前記一方のポートのワード線が活性化される
ことを特徴とする半導体記憶装置。 - 請求項3〜9の何れか1項に記載の半導体記憶装置において、
外部から入力されるライトアドレス信号を受け、前記書込み制御回路の制御により、前記ライトアドレス信号に基づくライトロウアドレス情報及びライトカラムアドレス情報を出力するライトアドレスラッチを備え、
更に、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅らせて、前記外部書込み制御信号を前記書込み制御回路及び前記ライトアドレスラッチに入力する外部入力信号遅延回路を、前記書込み制御回路及び前記ライトアドレスラッチの外部入力側に備える
ことを特徴とする半導体記憶装置。 - 複数のポートからアクセスするメモリセルを複数有する半導体記憶装置であって、
第1の活性化信号を受けて、前記複数のポートのうち第1のポートのビット線と前記メモリセルとを電気的に接続する第1のアクセストランジスタと、
第2の活性化信号を受けて、前記複数のポートのうち第2のポートのビット線と前記メモリセルとを電気的に接続する第2のアクセストランジスタとを備え、
前記第1のアクセストランジスタ及び前記第2のアクセストランジスタは、前記メモリセルの同一ノードに接続され、
また、第1のワード線を介して、前記第1のアクセストランジスタに前記第1の活性化信号を入力する第1のロウデコーダと、
第2のワード線を介して、前記第2のアクセストランジスタに前記第2の活性化信号を入力する第2のロウデコーダと、
外部から入力される第1の外部制御信号に基づき、前記第1のロウデコーダを介して前記第1の活性化信号の出力を制御する第1の制御回路と、
外部から入力される第2の外部制御信号に基づき、前記第2のロウデコーダを介して前記第2の活性化信号の出力を制御する第2の制御回路と、
前記第2のポートから前記メモリセルにアクセスしているときに、前記第1のポートから前記メモリセルにアクセスする場合、前記第1の制御回路は、前記第2の外部制御信号に基づく出力信号を受けて、前記第1の活性化信号の出力時間を長くする制御動作遅延回路とを備える
ことを特徴とする半導体記憶装置。 - 請求項11記載の半導体記憶装置において、
前記第1のポート、前記第1のアクセストランジスタ、前記第1のロウデコーダ、前記第1の活性化信号、前記第1のワード線、前記第1の外部制御信号、及び前記第1の制御回路は、それぞれ、読み出しポート、読み出しのためのアクセストランジスタ、読み出しロウデコーダ、読み出しのための活性化信号、読み出しワード線、外部読み出し制御信号及び読み出し制御回路であり、
前記第2のポート、前記第2のアクセストランジスタ、前記第2のロウデコーダ、前記第2の活性化信号、前記第2のワード線、前記第2の外部制御信号、及び前記第2の制御回路は、それぞれ、書き込みポート、書き込みアクセストランジスタ、書き込みロウデコーダ、書き込み活性化信号、書き込みワード線、外部書き込み制御信号、及び書き込み制御回路である
ことを特徴とする半導体記憶装置。 - 請求項12記載の半導体記憶装置において、
1周期のアドレスデータをラッチする書き込み系のアドレスラッチと、
1周期の入力データをラッチする書き込み系の入力データラッチとを備える
ことを特徴とする半導体記憶装置。 - 請求項12又は13記載の半導体記憶装置において、
前記読み出し制御回路は、外部から前記外部読み出し制御信号を受けたときに読み出し可能信号を出力すると共に、前記読み出しロウデコーダが前記読み出し活性化信号を前記読み出しワード線へ出力する動作に基づく信号として、読み出しワード線起動信号を出力し、
前記読み出し可能信号は、前記ワード線起動信号との論理和演算により第2の読み出し可能信号となり、前記書き込み制御回路に入力される
ことを特徴とする半導体記憶装置。 - 請求項14記載の半導体記憶装置において、
前記外部書込み制御信号は、書込み動作のクロック制御を行う書込みクロック信号を含み、
前記書込みクロック信号は、前記外部入力遅延回路を介して前記書込み制御回路に入力され、前記読出し制御回路が出力する前記読出し可能信号が前記書込み制御回路に入力されるタイミングよりも遅延される
ことを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004319351A JP2006134379A (ja) | 2004-11-02 | 2004-11-02 | 半導体記憶装置 |
US11/338,670 US7254088B2 (en) | 2004-11-02 | 2006-01-25 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004319351A JP2006134379A (ja) | 2004-11-02 | 2004-11-02 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006134379A true JP2006134379A (ja) | 2006-05-25 |
Family
ID=36583627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004319351A Pending JP2006134379A (ja) | 2004-11-02 | 2004-11-02 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7254088B2 (ja) |
JP (1) | JP2006134379A (ja) |
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US9672872B2 (en) | 2007-08-31 | 2017-06-06 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
US9830975B2 (en) | 2007-08-31 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
US10224095B2 (en) | 2007-08-31 | 2019-03-05 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
US10566047B2 (en) | 2007-08-31 | 2020-02-18 | Renesas Electronics Corporation | Semiconductor device having multiport memory |
US7742350B2 (en) | 2007-09-10 | 2010-06-22 | Nec Electronics Corporation | Semiconductor device |
US10475521B2 (en) | 2013-09-19 | 2019-11-12 | Renesas Electronics Corporation | Semiconductor storage device and test method thereof using a common bit line |
JP2017182876A (ja) * | 2017-06-13 | 2017-10-05 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びそのテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060126420A1 (en) | 2006-06-15 |
US7254088B2 (en) | 2007-08-07 |
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