KR102008878B1 - Driving circuit for flat panel display device - Google Patents

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Abstract

본 발명의 실시예는 평판표시장치의 구동회로에 관한 것으로, 제 1 폭 및 제 1 길이를 갖는 제 1 영역, 상기 제 1 영역의 일 측에 배치되며 상기 제 1 폭 및 제 1 길이를 갖는 제 2 영역, 상기 제 2 영역의 일 측에 배치되며 상기 제 1 폭과 다른 제 2 폭 및 상기 제 1 길이와 다른 제 2 길이를 갖는 제 3 영역, 및 상기 제 3 영역의 일 측에 배치되며, 상기 제 2 폭 및 제 2 길이를 갖는 제 4 영역을 포함하며, 상기 제 1 영역과 상기 제 2 영역 및 상기 제 3 영역과 상기 제 4 영역에 각각 서로 다른 형의 트랜지스터가 배치된다.An embodiment of the present invention relates to a driving circuit of a flat panel display device, comprising: a first region having a first width and a first length, and a first region having a first width and a first length and disposed on one side of the first region. A second area, a third area having one side of the second area and having a second width different from the first width and a second length different from the first length, and one side of the third area, And a fourth region having the second width and the second length, wherein transistors of different types are disposed in the first region, the second region, the third region, and the fourth region, respectively.

Description

평판표시장치의 구동회로 {Driving circuit for flat panel display device}Driving circuit for flat panel display device

본 발명은 평판표시장치에 관한 것으로, 보다 상세하게는 평판표시장치에 사용되는 구동회로의 레이아웃(layout)에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display, and more particularly, to a layout of a driving circuit used in a flat panel display.

액정표시장치(LCD), 유기전계발광 표시장치(OLED) 등과 같은 평판표시장치는 복수의 화소가 배열된 표시패널과, 복수의 화소를 구동하여 표시패널에 화상을 표시하는 구동회로를 포함한다. 구동회로는 일반적으로 집적회로(integrated circuit)를 포함하기 때문에 DDI(Display Driver IC)라 불린다.A flat panel display such as a liquid crystal display (LCD), an organic light emitting display (OLED), or the like includes a display panel in which a plurality of pixels are arranged, and a driving circuit for driving an image to display an image on the display panel. The driving circuit is generally called a display driver IC (DDI) because it includes an integrated circuit.

표시패널은 복수의 주사 라인 및 데이터 라인 사이에 복수의 화소가 예를 들어, 매트릭스 방식으로 연결되어 구성되고, 구동회로(DDI)는 복수의 주사 라인을 구동하기 위한 주사 구동회로 및 복수의 데이터 라인을 구동하기 위한 데이터 구동회로를 포함한다. 주사 구동회로로부터 복수의 주사 라인으로 주사신호가 순차적으로 공급되어 화소가 선택되고, 데이터 구동회로로부터 선택된 화소와 연결된 데이터 라인으로 데이터 신호가 공급됨으로써 소정의 화상이 표시된다.The display panel includes a plurality of pixels connected in a matrix manner, for example, between a plurality of scan lines and data lines, and the driving circuit DDI includes a scan driving circuit and a plurality of data lines for driving the plurality of scan lines. It includes a data driving circuit for driving the. The scan signal is sequentially supplied from the scan driver circuit to the plurality of scan lines to select a pixel, and the data signal is supplied from the data driver circuit to the data line connected to the selected pixel to display a predetermined image.

구동회로(DDI)로서, 데이터 구동회로는 예를 들어, 계조전압 발생부로부터 64, 128, 256 등의 계조 전압들을 공급받고, 외부로부터 입력되는 영상 데이터에 따라 하나의 계조전압을 선택하여 해당 데이터 라인으로 공급하도록 구성된다. As the driving circuit DDI, the data driving circuit receives, for example, gray scale voltages of 64, 128, 256, etc. from the gray scale voltage generator, and selects one gray scale voltage according to image data input from the outside, and thereby the corresponding data. Configured to feed into the line.

상기와 같은 동작을 위해 구동회로는 디지털 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기(digital analog converter)와, 선택된 계조전압을 데이터 라인으로 전달하는 채널앰프(channel amplifier)를 포함한다. For the above operation, the driving circuit includes a digital-to-analog converter for converting digital image data into an analog signal, and a channel amplifier for transferring the selected gray voltage to a data line.

일반적으로 채널앰프는 수백에서 수천 개가 필요하다. 또한, 디지털-아날로그 변환기와 채널앰프는 많은 수의 박막 트랜지스터(TFT) 및 복잡한 배선들로 구성되기 때문에 큰 레이아웃 면적을 차지한다.Typically hundreds to thousands of channel amplifiers are needed. In addition, digital-to-analog converters and channel amplifiers occupy a large layout area because they consist of a large number of thin film transistors (TFTs) and complicated wirings.

최근 들어, 평판표시장치의 해상도가 계속 증가함에 따라 주사 라인 및 데이터 라인의 수도 증가하고 있으며, 이에 따라 구동회로가 차지하는 면적도 급격하게 증가하고 있다. 그러나 평판표시장치에서 구동회로가 차지하는 면적은 제한되기 때문에 제한된 면적에서 구동회로를 효율적으로 레이아웃(설계)하기 어려워진다.
Recently, as the resolution of a flat panel display device continues to increase, the number of scan lines and data lines also increases, and accordingly, the area occupied by the driving circuit increases rapidly. However, since the area occupied by the driving circuit in the flat panel display device is limited, it is difficult to efficiently layout (design) the driving circuit in the limited area.

본 발명의 실시예의 목적은 제한된 면적에서 효율적인 레이아웃이 가능하도록 한 평판표시장치의 구동회로를 제공하는 데 있다.It is an object of an embodiment of the present invention to provide a driving circuit of a flat panel display device which enables an efficient layout in a limited area.

본 발명의 실시예의 다른 목적은 면적을 감소시킬 수 있는 평판표시장치의 구동회로를 제공하는 데 있다.
Another object of an embodiment of the present invention is to provide a driving circuit of a flat panel display device capable of reducing an area.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 평판표시장치의 구동회로는 제 1 폭 및 제 1 길이를 갖는 제 1 영역, 상기 제 1 영역의 일 측에 배치되며 상기 제 1 폭 및 제 1 길이를 갖는 제 2 영역, 상기 제 2 영역의 일 측에 배치되며 상기 제 1 폭과 다른 제 2 폭 및 상기 제 1 길이와 다른 제 2 길이를 갖는 제 3 영역, 및 상기 제 3 영역의 일 측에 배치되며, 상기 제 2 폭 및 제 2 길이를 갖는 제 4 영역을 포함하며, 상기 제 1 영역과 상기 제 2 영역 및 상기 제 3 영역과 상기 제 4 영역에 각각 서로 다른 형의 트랜지스터가 배치된다.A driving circuit of a flat panel display device according to an embodiment of the present invention for achieving the above object is a first area having a first width and a first length, disposed on one side of the first area and the first width and A second region having a first length, a third region disposed on one side of the second region and having a second width different from the first width and a second length different from the first length, and the third region A transistor having a second region and a fourth region having a second width and a second length, wherein transistors of different types are respectively provided in the first region, the second region, the third region, and the fourth region; Is placed.

상기 제 3 영역의 트랜지스터에 의해 입력회로가 구성되고, 상기 제 4 영역의 트랜지스터에 의해 출력회로가 구성되거나, 상기 제 3 영역의 트랜지스터에 의해 출력회로가 구성되고, 상기 제 4 영역의 트랜지스터에 의해 입력회로가 구성될 수 있다.An input circuit is formed by the transistors in the third region, an output circuit is formed by the transistors in the fourth region, or an output circuit is formed by the transistors in the third region, and by the transistors in the fourth region. An input circuit can be constructed.

또한, 상기 각 채널이 상하로 배치되며, 상부에 배치된 채널의 상기 제 1 및 제 2 영역이 하부에 배치된 채널의 상기 제 1 및 제 2 영역과 대칭될 수 있으며, 상기 각 채널이 상하로 배치되며, 상부에 배치된 채널의 상기 제 3 및 제 4 영역이 하부에 배치된 채널의 상기 제 3 및 제 4 영역과 좌우로 대칭될 수 있다.
In addition, the respective channels are arranged up and down, the first and second regions of the channel disposed on the upper side may be symmetrical to the first and second regions of the channel disposed on the lower side, each of the channels up and down The third and fourth regions of the channel disposed in the upper portion may be symmetrically lateral to the third and fourth regions of the channel disposed in the lower portion.

본 발명의 실시예에 따른 채널앰프는 폭(가로) 및 길이(세로)가 거의 비슷하기 때문에 일 영역의 트랜지스터와 다른 영역의 트랜지스터 간의 연결경로 및 각 영역 내에서 트랜지스터들 간의 연결경로가 모두 짧아질 수 있다. 또한, 각 영역의 폭이 넓기 때문에 각 트랜지스터의 채널 폭이나 길이를 효율적으로 확보할 수 있으며, 공간도 충분하게 확보할 수 있다. 또한, 각 채널앰프 사이에 입력회로 및 출력회로를 배치할 수 있으므로 트랜지스터의 오프셋(offset)이 최소화되며, 패드부까지의 거리도 거의 같아지기 때문에 전체적으로 모든 채널앰프가 균일한 입출력 특성을 유지할 수 있다.
Since the channel amplifier according to the embodiment of the present invention has almost the same width (width) and length (length), the connection path between the transistor in one region and the transistor in the other region and the connection path between the transistors in each region may be shortened. Can be. In addition, since the width of each region is wide, the channel width and length of each transistor can be efficiently ensured, and sufficient space can be secured. In addition, since the input circuit and the output circuit can be arranged between each channel amplifier, the offset of the transistor is minimized and the distance to the pad part is almost the same, so that all the channel amplifiers can maintain uniform input / output characteristics as a whole. .

도 1은 본 발명의 실시예에 따른 평판표시장치의 구동회로를 설명하기 위한 개략적인 평면도.
도 2는 본 발명의 실시예에 따른 채널앰프를 설명하기 위한 평면도.
도 3은 본 발명의 실시예에 따른 채널앰프의 배열구조를 설명하기 위한 평면도.
도 4 및 도 5는 본 발명의 실시예에 따른 채널앰프의 배열 및 각 영역의 배열 예를 도시한 평면도.
도 6은 도 4 또는 도 5의 배열구조를 보다 구체적으로 도시한 평면도.
도 7은 본 발명의 비교예를 설명하기 위한 평면도.1 is a schematic plan view for explaining a driving circuit of a flat panel display device according to an embodiment of the present invention;
2 is a plan view illustrating a channel amplifier according to an embodiment of the present invention.
3 is a plan view for explaining the arrangement structure of the channel amplifier according to an embodiment of the present invention.
4 and 5 are plan views illustrating an arrangement of channel amplifiers and an arrangement of respective regions according to an embodiment of the present invention.
6 is a plan view illustrating the arrangement of FIG. 4 or 5 in more detail.
7 is a plan view for explaining a comparative example of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. no.

도 1은 본 발명의 실시예에 따른 평판표시장치의 구동회로를 설명하기 위한 개략적인 평면도이다.1 is a schematic plan view illustrating a driving circuit of a flat panel display device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 구동회로(100)는 전원을 공급하고 신호를 처리하는 회로부(120) 및 처리된 신호를 증폭하여 패드부(160)를 통해 출력하는 채널앰프(140)를 포함한다. 채널앰프(140)는 평판표시장치의 해상도에 따라 수백에서 수천 개가 구비될 수 있으며 회로부(120)의 주변에 배치된다.Referring to FIG. 1, the driving circuit 100 includes a circuit unit 120 for supplying power and processing a signal, and a channel amplifier 140 amplifying the processed signal and outputting the processed signal through the pad unit 160. The channel amplifier 140 may be provided in the hundreds to thousands depending on the resolution of the flat panel display device and is disposed around the circuit unit 120.

구동회로(100)는 데이터 구동회로로 동작될 경우, 계조전압 발생부(도시안됨)로부터 64, 128, 256 등의 계조 전압들을 공급받고, 외부로부터 입력되는 영상 데이터에 따라 하나의 계조전압을 선택하여 해당 데이터 라인으로 공급하도록 구성될 수 있다. When the driving circuit 100 is operated as a data driving circuit, the driving circuit 100 receives gray voltages such as 64, 128, and 256 from a gray voltage generator (not shown), and selects one gray voltage according to image data input from the outside. To be supplied to the corresponding data line.

회로부(120)는 구동회로(100)의 동작을 위한 전원을 공급하고, 외부로부터 입력되는 영상 데이터를 처리하여 데이터 신호를 생성하며, 채널앰프(140)는 상기 데이터 신호를 증폭하여 해당 데이터 라인으로 전달한다.The circuit unit 120 supplies power for the operation of the driving circuit 100 and generates a data signal by processing image data input from the outside, and the channel amplifier 140 amplifies the data signal to a corresponding data line. To pass.

도 2는 본 발명의 실시예에 따른 채널앰프(140)를 구체적으로 설명하기 위한 평면도이다.2 is a plan view illustrating the channel amplifier 140 in detail according to an embodiment of the present invention.

도 2를 참조하면, 채널앰프(140)는 제 1 폭(W1) 및 제 1 길이(L1)를 갖는 제 1 영역(10), 제 1 영역(10)의 일 측에 배치되며 제 1 폭(W1) 및 제 1 길이(L1)를 갖는 제 2 영역(20), 제 2 영역(20)의 일 측에 배치되며 제 1 폭(W1)과 다른 제 2 폭(W2) 및 제 1 길이(L1)와 다른 제 2 길이(L2)를 갖는 제 3 영역(30) 및 제 3 영역(30)의 일 측에 배치되며 제 2 폭(W2) 및 제 2 길이(L2)를 갖는 제 4 영역(40)을 포함한다.Referring to FIG. 2, the channel amplifier 140 is disposed on one side of the first region 10 and the first region 10 having a first width W1 and a first length L1, and has a first width ( The second area 20 having the first length L1 and the first length L1, and the second width W2 and the first length L1 which are disposed on one side of the second area 20 and are different from the first width W1. And a third region 30 having a second length L2 different from the third region 30 and a fourth region 40 having a second width W2 and a second length L2. ).

제 1 폭(W1) 및 제 1 길이(L1)는 제 2 폭(W2) 및 제 2 길이(L2)보다 큰 것이 바람직하고, 제 1 폭(W)은 제 1 및 제 2 영역(10 및 20)의 제 1 길이(L1)와 제 3 및 제 4 영역 (30 및 40)의 제 2 길이(L2)의 합과 같거나 큰 것이 바람직하다.Preferably, the first width W1 and the first length L1 are larger than the second width W2 and the second length L2, and the first width W is the first and second regions 10 and 20. It is preferable that the sum is equal to or greater than the sum of the first length L1 of) and the second length L2 of the third and fourth regions 30 and 40.

제 1 영역(10)과 제 2 영역(20) 및 제 3 영역(30)과 제 4 영역(40)에는 각각 서로 다른 형(type)의 트랜지스터(TFT)가 배치된다. 제 1 내지 제 4 영역(10 내지 40)에 다른 형의 트랜지스터(TFT)로서, N형 트랜지스터들 또는 P형 트랜지스터들을그룹으로 구분하여 배치함으로써 레이아웃(설계)을 용이하게 하며 면적을 효율적으로 감소시킬 수 있다.Different types of transistors TFTs are disposed in the first region 10, the second region 20, the third region 30, and the fourth region 40, respectively. As other types of transistors (TFTs) in the first to fourth regions 10 to 40, N-type transistors or P-type transistors are arranged in groups to facilitate layout (design) and to effectively reduce area. Can be.

예를 들어, 제 1 및 제 3 영역(10 및 30)에 N형 트랜지스터가 배치되고, 제 2 및 제 4 영역(20 및 40)에 P형 트랜지스터가 배치되거나, 제 1 및 제 4 영역(10 및 40)에 N형 트랜지스터가 배치되고, 제 2 및 제 3 영역(20 및 30)에 P형 트랜지스터가 배치될 수 있다.For example, the N-type transistors are disposed in the first and third regions 10 and 30, the P-type transistors are disposed in the second and fourth regions 20 and 40, or the first and fourth regions 10 are disposed. And an N-type transistor in 40, and a P-type transistor in the second and third regions 20 and 30.

또는, 제 1 및 제 3 영역(10 및 30)에 P형 트랜지스터가 배치되고, 제 2 및 제 4 영역(20 및 40)에 N형 트랜지스터가 배치되거나, 제 1 및 제 4 영역(10 및 40)에 P형 트랜지스터가 배치되고, 제 2 및 제 3 영역(20 및 30)에 N형 트랜지스터가 배치될 수 있다. Alternatively, the P-type transistors are disposed in the first and third regions 10 and 30, the N-type transistors are disposed in the second and fourth regions 20 and 40, or the first and fourth regions 10 and 40. The P-type transistor may be disposed in the N-type transistor, and the N-type transistor may be disposed in the second and third regions 20 and 30.

제 1 및 제 2 영역(10 및 20)에는 데이터 신호를 증폭하여 복수의 데이터 라인으로 전달하기 위한 회로들을 구성하는 복수의 트랜지스터들이 N형 및 P형으로 구분되어 배치되고, 제 3 및 제 4 영역(30 및 40)에는 입력회로 및 출력회로를 구성하는 복수의 트랜지스터들이 N형 및 P형으로 구분되어 배치될 수 있다.In the first and second regions 10 and 20, a plurality of transistors constituting circuits for amplifying a data signal and transferring the same to a plurality of data lines are divided into N-type and P-type, and the third and fourth regions are arranged. A plurality of transistors constituting the input circuit and the output circuit may be divided into N type and P type at 30 and 40.

상기와 같이 구성된 채널앰프(140)는 도 3에 도시된 바와 같이, 상하로 배치되는 것이 바람직하다. 이 때 상부에 배치된 채널앰프(140a)의 제 1 및 제 2 영역(10 및 20)이 하부에 배치된 채널앰프(140b)의 제 1 및 제 2 영역(10 및 20)과 대칭되고, 상부에 배치된 채널앰프(140a)의 제 3 및 제 4 영역(30 및 40)이 하부에 배치된 채널앰프(140b)의 제 3 및 제 4 영역(30 및 40)과 좌우로 대칭되는 것이 바람직하다.The channel amplifier 140 configured as described above is preferably arranged up and down, as shown in FIG. At this time, the first and second regions 10 and 20 of the channel amplifier 140a disposed at the upper portion are symmetrical with the first and second regions 10 and 20 of the channel amplifier 140b disposed at the lower portion thereof. It is preferable that the third and fourth regions 30 and 40 of the channel amplifier 140a disposed at the symmetrical side to the third and fourth regions 30 and 40 of the channel amplifier 140b disposed at the lower side. .

도 4 및 도 5는 본 발명의 실시예에 따른 채널앰프(140a)와 채널앰프(140b)의 배열 및 각 영역(10 내지 40)의 배열 예를 도시한 평면도이다.4 and 5 are plan views illustrating the arrangement of the channel amplifier 140a and the channel amplifier 140b and the arrangement of the respective regions 10 to 40 according to the embodiment of the present invention.

도 4를 참조하면, 상부에 배치된 채널앰프(140a)의 제 1 및 제 3 영역(10 및 30)에 N형 트랜지스터(NMOS)가 배치되고, 제 2 및 제 4 영역(20 및 40)에 P형 트랜지스터(PMOS)가 배치되며, 하부에 배치된 채널앰프(140b)의 제 1 및 제 4 영역(10 및 40)에 N형 트랜지스터(NMOS)가 배치되고, 제 2 및 제 3 영역(20 및 30)에 P형 트랜지스터(PMOS)가 배치된다.Referring to FIG. 4, N-type transistors (NMOS) are disposed in the first and third regions 10 and 30 of the channel amplifier 140a disposed thereon, and in the second and fourth regions 20 and 40. P-type transistors (PMOS) are disposed, N-type transistors (NMOS) are disposed in the first and fourth regions 10 and 40 of the channel amplifier 140b disposed below, and the second and third regions 20 are disposed. And a P-type transistor (PMOS) at 30).

도 5를 참조하면, 상부에 배치된 채널앰프(140a)의 제 1 및 제 4 영역(10 및 40)에 P형 트랜지스터(PMOS)가 배치되고, 제 2 및 제 3 영역(20 및 30)에 N형 트랜지스터(NMOS)가 배치되며, 하부에 배치된 채널앰프(140b)의 제 1 및 제 3 영역(10 및 30)에 P형 트랜지스터(PMOS)가 배치되고, 제 2 및 제 4 영역(20 및 40)에 N형 트랜지스터(NMOS)가 배치된다.Referring to FIG. 5, P-type transistors (PMOS) are disposed in the first and fourth regions 10 and 40 of the channel amplifier 140a disposed thereon, and in the second and third regions 20 and 30. N-type transistors (NMOS) are disposed, P-type transistors (PMOS) are disposed in the first and third regions 10 and 30 of the channel amplifier 140b disposed below, and the second and fourth regions 20 are disposed. And an N-type transistor (NMOS) at 40.

도 6은 도 4 또는 도 5의 배열구조를 보다 구체적으로 도시한 평면도로서, 제 1 내지 제 4 영역(10 내지 40)에 배치되는 트랜지스터들(NMOS 및 PMOS)의 게이트(G), 소스(S) 및 드레인(D) 전극과 배선의 배치구조의 일 예를 도시한다.FIG. 6 is a plan view illustrating the arrangement of FIG. 4 or 5 in more detail, and includes gates G and sources S of transistors NMOS and PMOS disposed in the first to fourth regions 10 to 40. ) And an example of the arrangement structure of the drain (D) electrode and the wiring.

평판표시장치에서 구동회로는 일 변(가로)이 다른 변(세로)보다 긴 직사각 형태로 제조되는 것이 바람직하다. 평판표시장치의 해상도가 증가함에 따라 더 많은 수의 채널앰프가 필요해지기 때문에 구동회로의 크기 증가는 불가피한데, 일 변으로만 크기를 증가시킬 경우 여러 가지의 문제점이 발생된다.In the flat panel display, the driving circuit is preferably manufactured in a rectangular shape in which one side (width) is longer than the other side (length). As the resolution of the flat panel display device increases, the size of the driving circuit is inevitably increased because a larger number of channel amplifiers are required. When the size of the flat panel display device is increased by only one side, various problems occur.

예를 들어, 도 7과 같이 하나의 채널앰프(240)를 길이 방향으로 나란히 배치된 제 1 영역(210) 및 제 2 영역(220)으로 구성할 경우, 길이(세로)를 증가시키는 데 한계가 있다. 또한, 제 1 영역(210)의 N형 트랜지스터와 제 2 영역(220)의 P형 트랜지스터의 연결경로는 짧지만, 각 영역(210 또는 220) 내에서 트랜지스터들 간의 연결경로는 증가하며, 각 트랜지스터의 채널 폭이나 길이도 제한된다. 이러한 문제점은 채널앰프의 수가 증가할수록 더 심각해진다.For example, when one channel amplifier 240 is configured as the first region 210 and the second region 220 arranged side by side in the longitudinal direction as shown in FIG. 7, there is a limit to increasing the length (length). have. Further, although the connection path between the N-type transistor in the first region 210 and the P-type transistor in the second region 220 is short, the connection path between the transistors in each region 210 or 220 increases, and each transistor The channel width or length of the channel is also limited. This problem becomes more serious as the number of channel amplifiers increases.

반면, 본 발명의 실시예에 따른 채널앰프(도 6 참조)는 도 7의 채널앰프에 비해 넓은 폭(가로)을 가지며 길이(세로)는 짧아지기 때문에 제 1 영역(10)의 트랜지스터와 제 2 영역(20)의 트랜지스터 간의 연결경로 및 각 영역(10 또는 20) 내에서 트랜지스터들 간의 연결경로가 모두 짧아질 수 있다. 또한, 각 영역(10 및 20)의 폭이 넓기 때문에 각 트랜지스터의 채널 폭이나 길이를 효율적으로 확보할 수 있으며, 공간도 충분하게 확보할 수 있다. 도 6의 채널앰프는 도 7의 채널앰프에 비해 면적이 20% 정도 감소될 수 있다.On the other hand, the channel amplifier (see FIG. 6) according to the embodiment of the present invention has a wider width (width) and a shorter length (length) than the channel amplifier of FIG. 7, so that the transistor and the second transistor of the first region 10 are short. The connection path between transistors in the region 20 and the connection path between transistors in each region 10 or 20 may be shortened. In addition, since the widths of the regions 10 and 20 are wide, the channel width and length of each transistor can be efficiently ensured, and sufficient space can be secured. The area of the channel amplifier of FIG. 6 may be reduced by about 20% compared to the channel amplifier of FIG. 7.

또한, 본 발명의 실시예에 따른 채널앰프(도 6 참조)를 사용하면 각 채널앰프(140a 및 140b) 사이에 제 3 및 제 4 영역(30 및 40)이 인접하게 배치되기 때문에 제 3 및 제 4 영역(30 및 40)에 입력회로 및 출력회로를 배치하면 트랜지스터의 오프셋(offset)이 최소화되고 패드부(160)까지의 거리가 거의 같아지기 때문에 전체적으로 모든 채널앰프가 균일한 입출력 특성을 유지할 수 있다.In addition, when the channel amplifier (see FIG. 6) according to the embodiment of the present invention is used, the third and fourth regions 30 and 40 are disposed adjacent to each other between the channel amplifiers 140a and 140b. Placing the input and output circuits in the four regions 30 and 40 minimizes the offset of the transistor and substantially equals the distance to the pad 160 so that all channel amplifiers can maintain uniform input / output characteristics as a whole. have.

이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적의 실시예를 개시하였다. 용어들은 단지 본 발명의 실시예를 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 실시예의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
As described above, the best embodiment of the present invention has been disclosed through the detailed description and drawings. The terms are used only for the purpose of describing the embodiments of the present invention, but are not used to limit the scope of the embodiments of the present invention described in the meaning or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

10, 210: 제 1 영역
20, 220: 제 2 영역
30: 제 3 영역
40: 제 4 영역
100: 구동회로
120: 회로부
140, 140a, 140b, 240: 채널앰프
160: 패드부10, 210: first region
20, 220: second area
30: third area
40: fourth area
100: drive circuit
120: circuit part
140, 140a, 140b, 240: channel amplifier
160: pad portion

Claims (11)

제 1 폭 및 제 1 길이를 갖는 제 1 영역;
길이 방향에서 상기 제 1 영역의 일 측에 배치되며, 상기 제 1 폭 및 제 1 길이를 갖는 제 2 영역;
상기 길이 방향에서 상기 제 2 영역의 일 측에 배치되며, 상기 제 1 폭과 다른 제 2 폭 및 상기 제 1 길이와 다른 제 2 길이를 갖는 제 3 영역; 및
상기 길이 방향에서 상기 제 3 영역의 일 측에 배치되며, 상기 제 2 폭 및 제 2 길이를 갖는 제 4 영역을 포함하며,
상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 배치되고, 상기 제 3 영역은 상기 제 2 영역과 상기 제 4 영역 사이에 배치되며,
상기 제 1 영역과 상기 제 2 영역에 각각 서로 다른 형의 트랜지스터가 배치되고, 상기 제 3 영역과 상기 제 4 영역에 각각 서로 다른 형의 트랜지스터가 배치된 평판표시장치의 구동회로.A first region having a first width and a first length;
A second region disposed on one side of the first region in a longitudinal direction and having the first width and the first length;
A third region disposed on one side of the second region in the longitudinal direction and having a second width different from the first width and a second length different from the first length; And
A fourth region disposed on one side of the third region in the length direction and having the second width and the second length;
The second region is disposed between the first region and the third region, the third region is disposed between the second region and the fourth region,
And transistors of different types are disposed in the first and second regions, respectively, and transistors of different types are disposed in the third and fourth regions, respectively. 제 1 항에 있어서, 상기 제 1 폭 및 제 1 길이는 상기 제 2 폭 및 제 2 길이보다 큰 평판표시장치의 구동회로.The driving circuit of claim 1, wherein the first width and the first length are larger than the second width and the second length. 제 1 항에 있어서, 상기 제 1 폭은 상기 제 1 및 제 2 영역의 제 1 길이와 상기 제 3 및 제 4 영역의 제 2 길이의 합과 같거나 큰 평판표시장치의 구동회로.The driving circuit of claim 1, wherein the first width is equal to or larger than a sum of first lengths of the first and second regions and second lengths of the third and fourth regions. 제 1 항에 있어서, 상기 제 1 및 제 3 영역에 N형 트랜지스터가 배치되고, 상기 제 2 및 제 4 영역에 P형 박막 트랜지스터가 배치된 평판표시장치의 구동회로.2. The driving circuit of claim 1, wherein an N-type transistor is disposed in the first and third regions, and a P-type thin film transistor is disposed in the second and fourth regions. 제 1 항에 있어서, 상기 제 1 및 제 4 영역에 N형 트랜지스터가 배치되고, 상기 제 2 및 제 3 영역에 P형 박막 트랜지스터가 배치된 평판표시장치의 구동회로.2. The driving circuit of claim 1, wherein an N-type transistor is disposed in the first and fourth regions, and a P-type thin film transistor is disposed in the second and third regions. 제 1 항에 있어서, 상기 제 1 및 제 3 영역에 P형 트랜지스터가 배치되고, 상기 제 2 및 제 4 영역에 N형 박막 트랜지스터가 배치된 평판표시장치의 구동회로. 2. The driving circuit of claim 1, wherein a P-type transistor is disposed in the first and third regions, and an N-type thin film transistor is disposed in the second and fourth regions. 제 1 항에 있어서, 상기 제 1 및 제 4 영역에 P형 트랜지스터가 배치되고, 상기 제 2 및 제 3 영역에 N형 박막 트랜지스터가 배치된 평판표시장치의 구동회로.2. The driving circuit of claim 1, wherein a P-type transistor is disposed in the first and fourth regions, and an N-type thin film transistor is disposed in the second and third regions. 제 1 항에 있어서, 상기 제 3 영역의 트랜지스터에 의해 입력회로가 구성되고, 상기 제 4 영역의 트랜지스터에 의해 출력회로가 구성되는 평판표시장치의 구동회로.2. The driving circuit of a flat panel display device according to claim 1, wherein an input circuit is constituted by transistors in the third region, and an output circuit is constituted by transistors in the fourth region. 제 1 항에 있어서, 상기 제 3 영역의 트랜지스터에 의해 출력회로가 구성되고, 상기 제 4 영역의 트랜지스터에 의해 입력회로가 구성되는 평판표시장치의 구동회로.2. The driving circuit of a flat panel display device according to claim 1, wherein an output circuit is formed by the transistor in the third region, and an input circuit is formed by the transistor in the fourth region. 제 1 항에 있어서, 상기 제 1 영역 내지 제 4 영역을 구비하는 각 채널앰프가 상하로 배치되며, 상부에 배치된 채널앰프의 상기 제 1 및 제 2 영역이 하부에 배치된 채널앰프의 상기 제 1 및 제 2 영역과 대칭되는 평판표시장치의 구동회로.The channel amplifier of claim 1, wherein each of the channel amplifiers having the first to fourth regions is disposed up and down, and wherein the first and second regions of the channel amplifier disposed above are positioned above the channel amplifier. A driving circuit of a flat panel display device which is symmetrical with the first and second regions. 제 1 항에 있어서, 상기 제 1 영역 내지 제 4 영역을 구비하는 각 채널앰프가 상하로 배치되며, 상부에 배치된 채널앰프의 상기 제 3 및 제 4 영역이 하부에 배치된 채널앰프의 상기 제 3 및 제 4 영역과 좌우로 대칭되는 평판표시장치의 구동회로.
2. The channel amplifier of claim 1, wherein each of the channel amplifiers having the first to fourth regions is disposed up and down, and the third and fourth regions of the channel amplifier disposed above are disposed under the channel amplifier. A driving circuit of a flat panel display device which is symmetrical with the third and fourth regions from side to side.
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