KR102008840B1 - 캐패시터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

캐패시터를 포함하는 반도체 소자가 제공된다. 상기 반도체 소자는, 기판상에 형성된 층간 절연막, 상기 층간 절연막의 상면에서 아래로 연장되는 하부 플러그, 상기 하부 플러그의 상면과 적어도 일부가 직접 접촉하는 제1 유전막 패턴, 상기 제1 유전막 패턴 상의 제1 상부 전극 패턴, 상기 제1 상부 전극 패턴과 전기적으로 연결되는 제1 상부 플러그, 그리고 상기 제1 상부 플러그로부터 이격되어 상기 하부 플러그의 상면에 형성되는 제2 상부 플러그를 포함할 수 있다.

Description

캐패시터를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device comprising capacitor and manufacturing method thereof}
본 발명은 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 시스템 온 칩의 응용제품, 유무선 통신의 아날로그 제품 및 고주파 회로를 포함하는 제품에 응용 가능하도록 MIM(Metal-Insulator-Metal) 캐패시터와 박막 저항(TFR; Thin Film Resistor)을 하나의 칩 내에 구현하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 씨모스 아이씨 로직 소자(CMOS IC Logic Device)에 적용되는 아날로그 캐패시터는 A/D 컨버터(Analog/Digital convertor)나 스위칭 캐패시터 필터(switching capacitor filter) 분야에 주로 사용된다. 이러한 캐패시터 구조로는, PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon), 또는 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용된다.
이들 중에서, MIM 캐패시터는 아날로그 캐패시터의 대표적 구조로 사용되고 있고, RF(Radio Frequency) 소자, 디램 소자(DRAM Device) 및 로직 소자(Logic Device) 등의 반도체 소자에서도 사용되고 있다.
한편, 박막 저항(Thin Film Resistor)은 MIM 캐패시터와 함께 RF 소자에 사용되는 대표적인 수동 소자로서, 매우 높은 선형성을 갖고 있기 때문에 반도체 소자에 많이 사용된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, MIM 캐패시터와 박막 저항을 하나의 반도체 소자에 구현하는데 있어서 그 제조 공정을 단순화하고 제조비용을 절감할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 다른 과제는, MIM 캐패시터와 박막 저항을 하나의 반도체 소자에 구현하는데 있어서 그 제조 공정을 단순화하고 제조비용을 절감할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 면(aspect)에 따른 반도체 소자는, 기판상에 형성된 층간 절연막; 상기 층간 절연막의 상면에서 아래로 연장되는 하부 플러그; 상기 하부 플러그의 상면과 적어도 일부가 직접 접촉하는 제1 유전막 패턴; 상기 제1 유전막 패턴 상의 제1 상부 전극 패턴; 상기 제1 상부 전극 패턴과 전기적으로 연결되는 제1 상부 플러그; 그리고 상기 제1 상부 플러그로부터 이격되어 상기 하부 플러그의 상면에 형성되는 제2 상부 플러그를 포함할 수 있다.
상기 기판 내에 형성된 소자분리영역을 더 포함하고, 상기 하부 플러그는 상기 층간 절연막을 관통하여 상기 소자분리영역과 물리적으로 연결된 것을 포함할 수 있다.
상기 유전막 패턴은 고유전물질을 포함할 수 있다.
상기 하부 플러그는 캐패시터 하부 전극이고, 상기 제1 상부 전극 패턴은 캐패시터 상부 전극인 것을 포함할 수 있다.
상기 하부 플러그와 상기 제1 상부 전극 패턴은 금속을 포함할 수 있다.
상기 하부 플러그는 텅스텐(W)을 포함하고, 그리고 상기 제1 상부 전극 패턴은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드, 텅스텐 실리사이드, 탄탈륨 실리콘 나이트라이드 및 텅스텐 나이트라이드 중 적어도 어느 하나를 포함할 수 있다.
상기 하부 플러그는 장벽 금속층을 더 포함할 수 있다.
상기 층간 절연막 상에, 상기 제1 유전막 패턴으로부터 이격되어 형성된 제2 유전막 패턴; 상기 제2 유전막 패턴 상의 제2 상부 전극 패턴; 상기 제2 상부 전극 패턴 상의 제3 상부 플러그; 그리고 상기 제3 상부 플러그로부터 이격되어 상기 제2 상부 전극 패턴 상에 형성된 제4 상부 플러그를 더 포함할 수 있다.
상기 제1, 제2, 제3 및 제4 상부 플러그의 상면의 높이는 동일한 것을 포함할 수 있다.
상기 제2 상부 전극 패턴은 박막 저항 패턴을 포함할 수 있다.
상기 제1 유전막 패턴과 상기 제2 유전막 패턴은 동일 레벨에 형성되고, 상기 제1 상부 전극 패턴과 상기 제2 상부 전극 패턴은 동일 레벨에 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 면(aspect)에 따른 반도체 소자는, 기판 상에 형성된 층간 절연막; 상기 층간 절연막 내에, 상면이 노출되도록 형성되고, 플러그 형상의 캐패시터 하부 전극; 상기 층간 절연막 및 상기 캐패시터 하부 전극 상에 형성된 제1 유전막 패턴; 상기 제1 유전막 패턴 상에 형성된 캐패시터 상부 전극; 상기 층간 절연막 상에, 상기 제1 유전막 패턴과 이격되어 배치된 제2 유전막 패턴; 및 상기 제2 유전막 패턴 상에, 상기 캐패시터 상부 전극과 이격되어 배치된 박막 저항을 포함하되, 상기 제1 유전막 패턴과 상기 제2 유전막 패턴은 동일 물질, 동일 두께로 형성되고, 상기 캐패시터 상부 전극과 상기 박막 저항은 동일 물질, 동일 두께로 형성될 수 있다.
상기 기판 내에 형성된 소자분리영역을 더 포함하고, 상기 캐패시터 하부 전극은 상기 층간 절연막을 관통하여 상기 소자분리영역과 물리적으로 연결된 것을 포함할 수 있다.
상기 층간 절연막의 상면, 상기 캐패시터 상부 전극의 측벽 및 상면, 상기 박막 저항의 측벽 및 상면을 따라서 컨포말하게 형성된 식각 정지막을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 면(aspect)에 따른 반도체 소자의 제조 방법은, 소자분리영역을 포함하는 기판을 제공하고; 상기 기판 및 소자분리영역 상에 층간 절연막을 형성하고; 상기 층간 절연막을 관통하는 하부 플러그를 형성하고; 상기 하부 플러그 상의 제1 유전막 패턴을 형성하되, 상기 제1 유전막 패턴은 상기 하부 플러그의 상면과 직접 접촉하고; 상기 제1 유전막 패턴 상에 제1 상부 전극 패턴을 형성하고; 상기 제1 상부 전극 패턴과 전기적으로 연결되는 제1 상부 플러그를 형성하고; 그리고 상기 하부 플러그 상에 상기 제1 상부 플러그로부터 이격하여 제2 상부 플러그를 형성하는 것을 포함할 수 있다.
상기 하부 플러그는 상기 소자분리영역과 물리적으로 연결된 것을 포함할 수 있다.
상기 제1 유전막 패턴으로부터 이격하여 제2 유전막 패턴을 형성하고; 상기 제2 유전막 패턴 상에, 박막 저항 패턴을 포함하는 제2 상부 전극 패턴을 형성하고; 상기 제2 상부 전극 패턴 상에 제3 상부 플러그를 형성하고; 그리고 상기 제2 상부 전극 패턴 상에 상기 제3 상부 플러그로부터 이격하여 제4 상부 플러그를 형성하는 것을 더 포함할 수 있다.
상기 제1, 제2, 제3 및 제4 상부 플러그는 동시에 형성되는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 본 발명의 기술적 사상에 의한 반도체 소자 및 그 제조 방법은, MIM 캐패시터와 박막 저항을 하나의 반도체 소자에 구현하는데 있어서 캐패시터 하부 전극을 형성하는 공정을 생략함으로써 그 제조 공정을 단순화하고 제조비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2a는 도 1의 A-A' 선에 따른 단면도이다.
도 2b는 도 1의 B-B' 선에 따른 단면도이다.
도 3 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 14은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템을 설명하기 위한 도면이다.
도 15은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
소자 분리 영역(110)이 기판(도 2a 및 도 2b의 100 참조) 내에 배치될 수 있다. 기판은 소자 분리 영역(110)의 형상에 대한 이해를 높이고자 본 사시도에서는 도시하지 않았다. 하부 플러그(161)가 소자 분리 영역(110) 상에 배치될 수 있다. 하부 플러그(161)는 소자 분리 영역(110) 상에 형성된 제1 층간 절연막(도 2a 및 도 2b의 120 참조)을 관통하여 소자 분리 영역(110)의 상면과 물리적으로 접촉될 수 있다. 하부 플러그(161)의 형상에 대한 이해를 높이고자 제1 층간 절연막은 본 사시도에서는 도시하지 않았다. 하부 플러그(161)는 텅스텐(W)과 같은 금속을 포함할 수 있고, 그 바닥면에 제1 장벽 금속층(도 2a 및 도 2b의 150 참조)을 더 포함할 수 있다. 하부 플러그(161)는 캐패시터 하부 전극으로 사용될 수 있다. 제1 유전막 패턴(171)이 하부 플러그(161) 상에 배치될 수 있다. 제1 유전막 패턴(171)은 그 일부가 하부 플러그(161)의 상면과 직접 접촉될 수 있고 고유전(high-k) 물질을 포함할 수 있다. 제1 유전막 패턴(171)은 캐패시터 유전막으로 사용될 수 있다. 제1 상부 전극 패턴(181)이 제1 유전막 패턴(171) 상에 배치될 수 있다. 제1 상부 전극 패턴(181)은 금속을 포함할 수 있다. 제1 상부 전극 패턴(181)은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드, 텅스텐 실리사이드, 탄탈륨 실리콘 나이트라이드 및 텅스텐 나이트라이드 중 적어도 어느 하나를 포함할 수 있다. 제1 상부 전극 패턴(181)과 제1 유전막 패턴(171)의 크기는 동일할 수 있다. 또는, 제1 상부 전극 패턴(181)의 측벽 프로파일과, 제1 유전막 패턴(171)의 측벽 프로파일이 서로 연결될 수 있다. 제1 상부 전극 패턴(181)이 형성될 때 제1 유전막 패턴(171)이 식각 정지막 역할을 할 경우, 제1 상부 전극 패턴(181)과 제1 유전막 패턴(171)은 서로 다른 크기를 가질 수 있다. 제1 상부 전극 패턴(181)은 캐패시터 상부 전극으로 사용될 수 있다. 제1 상부 플러그(251)가 제1 상부 전극 패턴(181) 상에 배치될 수 있다. 제1 상부 플러그(251)는 구리(Cu) 또는 텅스텐(W)과 같은 금속을 포함할 수 있고, 그 바닥면에 제2 장벽 금속층(도 2a 및 도 2b의 240 참조)을 포함할 수 있다. 제2 상부 플러그(252)가 제1 상부 플러그(251)로부터 이격되어 하부 플러그(161) 상에 배치될 수 있다. 이때, 제2 상부 플러그(252)는 제1 상부 전극 패턴(181)과 직접적으로 접촉하지 않으며, 그 바닥면에 제2 장벽 금속층(도 2b의 240 참조)을 포함할 수 있다.
제2 유전막 패턴(172)이 제1 유전막 패턴(171)으로부터 이격되어 제1 층간 절연막(도 2a의 120 참조) 상에 배치 될 수 있다. 제2 상부 전극 패턴(182)이 제2 유전막 패턴(172) 상에 배치될 수 있다. 제2 상부 전극 패턴(182)은 제1 상부 전극 패턴(181)과 동일 물질, 동일 두께일 수 있다. 후술하겠으나, 제1 유전막 패턴(171)과 제2 유전막 패턴(172)은 동일한 공정(도 8, 도 9 참조)을 통해서 제조될 수 있기 때문이다. 제2 상부 전극 패턴(182)은 박막 저항(Thin Film Resistor)으로 사용될 수 있다. 제2 상부 전극 패턴(182)은 제1 상부 전극 패턴(181)과 동일 물질, 동일 두께일 수 있다. 후술하겠으나, 제1 상부 전극 패턴(181)과 제2 상부 전극 패턴(182)은 동일한 공정(도 8, 도 9 참조)을 통해서 제조될 수 있기 때문이다. 제3 상부 플러그(253)가 제2 상부 전극 패턴(182) 상에 배치될 수 있고, 제4 상부 플러그(254)가 제3 상부 플러그(253)로부터 이격되어 제2 상부 전극 패턴(182) 상에 배치될 수 있다. 제1 내지 제4 상부 플러그(251, 252, 253, 254)의 상면은 동일한 높이를 가질 수 있다.
제1 유전막 패턴(171)과 제2 유전막 패턴(172)은 동일 레벨에 배치될 수 있다. 즉, 제1 유전막 패턴(171)과 제2 유전막 패턴(172)은 동일한 물질층(제1 층간절연막(120)) 상에 배치될 수 있다. 또한, 제1 유전막 패턴(171)과 제2 유전막 패턴(172)은 서로 동일 물질, 동일 두께일 수 있다.
유사하게, 제1 상부 전극 패턴(181)과 제2 상부 전극 패턴(182)은 동일 레벨에 배치될 수 있다.
도 2a는 도 1의 A-A' 선에 따른 단면도이고, 도 2b는 도 1의 B-B' 선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자에서 기판(100), 소자 분리 영역(110), 제1 층간 절연막(120), 하부 플러그(161), 그리고 제1 및 제2 유전막 패턴(171, 172)등의 배치 관계를 보다 명확히 알 수 있다. 또한, 제1 장벽 금속층(150)을 포함하는 하부 플러그(161)와 제2 장벽 금속층(240)을 포함하는 제1 내지 제4 상부 플러그(251, 252, 253, 253)의 배치 관계를 보다 명확히 알 수 있다. 도 2a 및 도 2b에서와 같이, 하부 플러그(161)의 바닥은 제1 층간 절연막(120)을 관통하여 소자 분리 영역(110)의 상면으로부터 일정 깊이 리세스되어 배치될 수 있으나, 이에 제한되지 않고, 하부 플러그(161)의 바닥이 소자 분리 영역(110)의 상면과 물리적으로 접촉하지 않고 그 사이에 제1 층간 절연막(120)의 일부가 남아 있을 수 있다.
도 3 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 11a 및 도 11b는 각각 A-A' 선, B-B'선을 따라서 절단한 단면도이다. 도 13a 및 도 13b는 각각 A-A' 선, B-B'선을 따라서 절단한 단면도이다.
우선, 도 3을 참조하여, 소자 분리 영역(110)이 기판(100) 내에 형성될 수 있다. 기판(100)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(100)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 소자 분리 영역(110)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 4를 참조하여, 제1 층간 절연막(120)이 기판(100) 및 소자 분리 영역(110) 상에 형성될 수 있다. 제1 층간 절연막(120)은 HDP(High Density Plasma), SOG(Spin on Glass), CVD(Chemical Vapor Deposition), 또는 FCVD(Flowable Chemical Vapor Deposition)등의 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 5를 참조하여, 제1 마스크 패턴(130)이 제1 층간 절연막(120) 상에 형성 될 수 있다. 제1 마스크 패턴(130)은 포토리지스트(photoresist)를 이용하여 형성될 수 있고, 또는 실리콘 질화막(SiN)과 같은 하드 마스크층을 이용하여 형성될 수 있다. 하부 콘택홀(140)이 제1 층간 절연막(120) 내에 형성될 수 있다. 하부 콘택홀(140)은 제1 마스크 패턴(130)을 식각 마스크로 이용하여 노출된 제1 층간 절연막(120)을 건식 식각하여 형성될 수 있다. 이때, 소자 분리 영역(110)의 상면이 노출되거나 리세스 될 수 있다. 이와는 달리, 소자 분리 영역(110)의 상면이 노출되지 않도록 제1 층간 절연막(120)의 일부가 남아 있는 상태에서 식각이 종료되어 하부 콘택홀(140)이 형성될 수 있다.
도 6을 참조하여, 하부 플러그층(160)이 하부 콘택홀(140) 내에 형성될 수 있다. 하부 플러그층(160)을 형성하기 전에, 제1 장벽 금속층(150)이 하부 콘택홀(140)의 측벽과 바닥을 따라 컨포말하게 먼저 형성될 수 있다. 하부 플러그층(160)은 텅스텐(W)과 같은 금속을 포함할 수 있고, 제1 장벽 금속층(150)은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 중 적어도 어느 하나를 포함할 수 있다.
도 7을 참조하여, 하부 플러그층(160)과 제1 장벽 금속층(150)은 제1 층간 절연막(120)의 상면이 노출되도록 평탄화 될 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 에치백(etch_back) 공정으로 수행될 수 있다. 평탄화 공정 후, 하부 콘택홀(140) 내에 하부 플러그(161)가 형성될 수 있다. 하부 플러그(161)는 하부 콘택홀(140)의 측벽과 바닥에 형성된 제1 장벽 금속층(150)을 포함할 수 있다. 하부 플러그(161)는 소자 분리 영역(110)의 상면과 물리적으로 연결될 수 있다.
도 8을 참조하여, 유전막(170)과 상부 전극층(180)이 제1 층간 절연막(120)과 하부 플러그(161)의 상면에 형성될 수 있다. 유전막(170)은 실리콘 산화막 또는 고유전 물질(high-k)이 포함된 산화막 중 적어도 어느 하나로 형성될 수 있다. 상부 전극층(180)은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드, 텅스텐 실리사이드, 탄탈륨 실리콘 나이트라이드 및 텅스텐 나이트라이드 중 적어도 어느 하나를 포함할 수 있다. 상부 전극층(180) 상에 제2 및 제3 마스크 패턴(191, 192)이 형성될 수 있다. 제2 및 제3 마스크 패턴(191, 192)은 포토리지스트(photoresist)로 형성될 수 있다. 제2 마스크 패턴(191)은 하부 플러그(161)와 일부 겹쳐지게 형성될 수 있고, 제3 마스크 패턴(192)는 제2 마스크 패턴(191)으로부터 이격되어 하부 플러그(161)와 겹치지 않게 형성될 수 있다.
도 9를 참조하여, 제2 및 제3 마스크 패턴(191, 192)을 식각 마스크로 이용하여 노출된 상부 전극층(180) 및 유전막(170)을 식각함으로써 제1 및 제2 유전막 패턴(171, 172), 그리고 제1 및 제2 상부 전극 패턴(181, 182)이 형성될 수 있다. 이후, 제2 및 제3 마스크 패턴(191, 192)은 제거될 수 있다.
도 10을 참조하여, 식각정지막(200)이 제1 및 제2 상부 전극 패턴(181, 182) 상에 형성될 수 있다. 식각 정지막(200)은 실리콘 나이트라이드막 또는 실리콘 옥시나이트라이드막 중 적어도 어느 하나를 포함할 수 있다.
도 11a를 참조하여, 제2 층간 절연막(210)이 식각 정지막(200) 상에 형성될 수 있다. 제2 층간 절연막(210)은 HDP(High Density Plasma), SOG(Spin on Glass), CVD(Chemical Vapor Deposition), 또는 FCVD(Flowable Chemical Vapor Deposition)등의 방법으로 형성된 실리콘 산화막을 포함할 수 있고, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 평탄화된 상면을 가질 수 있다. 제4 마스크 패턴(220)이 제2 층간 절연막(210) 상에 형성될 수 있다. 제4 마스크 패턴(220)은 포토리지스트(photoresist)로 형성될 수 있다. 제1, 제3 및 제4 상부 콘택홀(231, 233, 234)은 제4 마스크 패턴(220)을 식각 마스크로 이용하여 제1 및 제2 상부 전극 패턴(181, 182)의 상면이 노출되도록 제2 층간 절연막(210)과 식각 정지막(200)을 식각함으로써 형성될 수 있다.
도 11b를 참조하여, 제2 상부 콘택홀(232)이 제1 상부 콘택홀(231)로부터 이격되어 하부 플러그(161) 상에 형성될 수 있다. 제2 상부 콘택홀(232)은 제4 마스크 패턴(220)을 식각 마스크로 이용하여 하부 플러그(161)의 상면이 노출되도록 제2 층간 절연막(210)과 식각 정지막(200)을 식각 함으로써 형성될 수 있다.
제1 내지 제4 상부 콘택홀(231, 232, 233, 234)은 동시에 형성될 수 있다. 제1 내지 제4 상부 콘택홀(231, 232, 233, 234)을 형성한 후, 제4 마스크 패턴(220)은 제거될 수 있다.
도 12를 참조하여, 상부 플러그층(250)이 제1 내지 제4 상부 콘택홀(231, 232, 233, 234) 내에 형성될 수 있다. 상부 플러그층(250)을 형성하기 전에, 제2 장벽 금속층(240)이 제1 내지 제4 상부 콘택홀(231, 232, 233, 234)의 측벽과 바닥에 먼저 형성될 수 있다. 상부 플러그층(250)은 텅스텐(W) 또는 구리(Cu)와 같은 금속을 포함할 수 있고, 제2 장벽 금속층(240)은 코발트, 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 중 적어도 어느 하나를 포함할 수 있다.
도 13a를 참조하여, 상부 플러그층(250)과 제2 장벽 금속층(240)은 제2 층간 절연막(210)의 상면이 노출되도록 평탄화 될 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 에치백(etch_back) 공정으로 수행될 수 있다. 평탄화 공정을 진행함으로써, 제1, 제3 및 제4 상부 콘택홀(231, 233, 234) 내에 제1, 제3 및 제4 상부 플러그(251, 253, 254)가 동시에 형성될 수 있다. 제1, 제3 및 제4 상부 플러그(251, 253, 254)는 제1, 제3 및 제4 상부 콘택홀(234)의 측벽과 바닥에 형성된 제2 장벽 금속층(240)을 포함할 수 있다.
도 13b를 참조하여, 제2 상부 플러그(252)가 제2 상부 콘택홀(도 11b의 232 참조) 내에 형성될 수 있다. 제1 및 제2 상부 플러그(251, 252)는 동시에 형성될 수 있다. 제2 상부 플러그(252) 또한 제2 장벽 금속층(240)을 포함할 수 있다.
도 13a 및 도 13b를 참조하여, 제1 내지 제4 상부 플러그(251, 252, 253, 254)의 상면은 모두 동일한 높이를 가질 수 있다.
상기에서 언급된 공정들을 진행한 후, 추가적인 층간 절연막, 상호접속(interconnection) 및 배선 등을 형성하는 공정들을 더 진행하여 본 발명의 일 실시예에 따른 반도체 소자를 제조할 수 있다.
도 14는 본 발명의 실시예에 의한 반도체 소자를 포함하는 시스템(1000)을 설명하기 위한 도면이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030) 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 NMOS 또는 PMOS 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 13b에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030) 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 내비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)를 설명하기 위한 도면이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함할 수 있다. 기억 장치(1110)는 데이터를 저장할 수 있고, 도 1 내지 도 13b에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1 내지 도 13b를 이용하여 설명한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판상에 형성된 층간 절연막;
    상기 층간 절연막의 상면에서 아래로 연장되는 하부 플러그;
    상기 하부 플러그의 상면과 적어도 일부가 직접 접촉하는 제1 유전막 패턴;
    상기 제1 유전막 패턴 상의 제1 상부 전극 패턴;
    상기 제1 상부 전극 패턴과 전기적으로 연결되는 제1 상부 플러그; 그리고
    상기 제1 상부 플러그로부터 이격되어 상기 하부 플러그의 상면에 형성되는 제2 상부 플러그를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 기판 내에 형성된 소자분리영역을 더 포함하고,
    상기 하부 플러그는 상기 층간 절연막을 관통하여 상기 소자분리영역과 물리적으로 연결된 것을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 하부 플러그는 캐패시터 하부 전극이고, 상기 제1 상부 전극 패턴은 캐패시터 상부 전극인 것을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 층간 절연막 상에, 상기 제1 유전막 패턴으로부터 이격되어 형성된 제2 유전막 패턴;
    상기 제2 유전막 패턴 상의 제2 상부 전극 패턴;
    상기 제2 상부 전극 패턴 상의 제3 상부 플러그; 그리고
    상기 제3 상부 플러그로부터 이격되어 상기 제2 상부 전극 패턴 상에 형성된 제4 상부 플러그를 더 포함하는 반도체 소자.
  5. 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 내에, 상면이 노출되도록 형성되고, 플러그 형상의 캐패시터 하부 전극;
    상기 층간 절연막 및 상기 캐패시터 하부 전극 상에 형성된 제1 유전막 패턴;
    상기 제1 유전막 패턴 상에 형성된 캐패시터 상부 전극;
    상기 층간 절연막 상에, 상기 제1 유전막 패턴과 이격되어 배치된 제2 유전막 패턴; 및
    상기 제2 유전막 패턴 상에, 상기 캐패시터 상부 전극과 이격되어 배치된 박막 저항을 포함하되,
    상기 제1 유전막 패턴과 상기 제2 유전막 패턴은 동일 물질, 동일 두께로 형성되고,
    상기 캐패시터 상부 전극과 상기 박막 저항은 동일 물질, 동일 두께로 형성되는 반도체 소자.
  6. 제5 항에 있어서,
    상기 기판 내에 형성된 소자분리영역을 더 포함하고,
    상기 캐패시터 하부 전극은 상기 층간 절연막을 관통하여 상기 소자분리영역과 물리적으로 연결된 것을 포함하는 반도체 소자.
  7. 제 5항에 있어서,
    상기 층간 절연막의 상면, 상기 캐패시터 상부 전극의 측벽 및 상면, 상기 박막 저항의 측벽 및 상면을 따라서 컨포말하게 형성된 식각 정지막을 더 포함하는 반도체 소자.
  8. 소자분리영역을 포함하는 기판을 제공하고;
    상기 기판 및 소자분리영역 상에 층간 절연막을 형성하고;
    상기 층간 절연막을 관통하는 하부 플러그를 형성하고;
    상기 하부 플러그 상의 제1 유전막 패턴을 형성하되, 상기 제1 유전막 패턴은 상기 하부 플러그의 상면과 직접 접촉하고;
    상기 제1 유전막 패턴 상에 제1 상부 전극 패턴을 형성하고;
    상기 제1 상부 전극 패턴과 전기적으로 연결되는 제1 상부 플러그를 형성하고; 그리고
    상기 하부 플러그 상에 상기 제1 상부 플러그로부터 이격하여 제2 상부 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 유전막 패턴으로부터 이격하여 제2 유전막 패턴을 형성하고;
    상기 제2 유전막 패턴 상에, 박막 저항 패턴을 포함하는 제2 상부 전극 패턴을 형성하고;
    상기 제2 상부 전극 패턴 상에 제3 상부 플러그를 형성하고; 그리고
    상기 제2 상부 전극 패턴 상에 상기 제3 상부 플러그로부터 이격하여 제4 상부 플러그를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1, 제2, 제3 및 제4 상부 플러그는 동시에 형성되는 것을 포함하는 반도체 소자의 제조 방법.

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