KR101980661B1 - 스마트 ic 칩 패키지용 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 상부롤러와 하부롤러의 경계면이 형성하는 가상의 수평면(X)에 대하여 박막 절연층 및 접합층이 10˚~ 20˚의 각도로 로딩되어 라미네이팅되고, 상기 박막 절연층과 상기 접합층을 관통하는 관통홀을 형성하며, 상기 접합층 상에 회로패턴층을 형성하는 것을 포함하는 칩 패키지용 기판 제조방법을 제공한다.

Description

스마트 IC 칩 패키지용 기판 및 그 제조방법{SUBSTRATE FOR SMART IC CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 패키지용 기판을 제조하기 위한 방안에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조기술에 비하여 상대적으로 뒤쳐져 있는 상태이다. 따라서, 최근에는 반도체 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 크게 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 도시한 도면이다.
도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(20), 절연층(20)의 일면에 형성된 회로패턴층(10), 회로패턴층(10) 상에 실장된 IC 칩(30)을 포함하여 이루어진다.
IC 칩(30)은 와이어(40)에 의해 회로패턴층(10)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 절연층(20) 상에 형성된다.
이러한 경우, 절연층(20)은 그 표면에너지가 부족하여 몰딩부(50)와 접하는 경계면(52)에서 접착력(Adhesion Power)이 저하되는 문제점이 발생하며, 이에 따라, 몰딩부(50)와 절연층(20)이 서로 분리되는 박리현상이 발생하는 문제점, 결과적으로 제품의 신뢰도 및 내구성이 저하되는 문제점이 존재하였다.
또한, IC 칩을 실장하는 기판은 최대 160μm의 두께로 형성되기 때문에, 기판의 전체적인 두께가 두꺼워진다는 문제점이 있었다. 이 경우, 필름재질로 형성되는 절연층(20)이 매우 낮은 표면 에너지를 갖고 표면 접착력이 좋지 않아 박리현상이 더욱 부각될 수 있다.
본 발명의 일실시예는 기존대비 50% 이상 얇은 박막 절연층을 이용하여 기판을 형성함으로써, 상기 기판의 전체 두께를 줄일 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.
본 발명의 일실시예는 라미네이팅 장비에 박막 부재를 로딩하는 입사각도를 조절하여 박막 절연층, 접합층 또는 회로패턴층을 라미네이트함으로써, 상기 박막 절연층, 상기 접합층 또는 상기 회로패턴층의 두께가 얇아져서 발생하는 워페이지(Warpage)를 방지할 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.
본 발명의 일실시예는 기존대비 50% 이상 얇아진 박막 절연층, 접합층의 두께를 기존 35μm에서 20μm로 감소시키며, 회로패턴층의 두께를 25μm로 형성함으로써, 기판의 전체 두께를 100μm 이하로 감소시킬 수 있는 칩 패키지용 기판 및 그 제조방법을 제공한다.
본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법은 상부롤러와 하부롤러의 경계면이 형성하는 가상의 수평면에 대하여 박막 절연층 및 접합층이 10˚~ 20˚의 각도로 로딩되어 라미네이팅되고, 상기 박막 절연층과 상기 접합층을 관통하는 관통홀을 형성하며, 상기 접합층 상에 회로패턴층을 형성하는 것을 포함한다.
상기 박막 절연층 및 접합층을 라미네이팅 하는 것은 상기 박막 절연층 및 상기 접합층 중 어느 하나가 상부롤러와 하부롤러의 경계면이 형성하는 상기 수평면의 상부에서 로딩되는 각도가 10˚~20˚이며, 다른 하나는 상기 수평면의 하부에서 로딩되는 각도가 10˚~20˚로 라미네이팅할 수 있다.
상기 접합층 상에 회로패턴층을 형성하는 것은 상기 박막 절연층 및 상기 접합층이 라미네이팅된 구조물과, 상기 접합층이 상부롤러와 하부롤러의 경계 면이 형성하는 상기 수평면에 대하여 각각 10˚~ 20˚의 각도로 로딩되어 라미네이팅되는 것일 수 있다.
상기 박막 절연층 및 상기 접합층을 라미네이팅 하는 것은 상기 박막 절연층은 38 ~ 46μm, 상기 접합층은 18 ~ 22μm의 두께의 시트부재를 이용하는 것일 수 있다.
상기 접합층 상에 회로패턴층을 형성하는 것은 22 ~ 28μm의 두께의 구리(Cu) 시트부재를 이용하는 것일 수 있다.
상기 박막 절연층의 일면에 상기 접합층을 형성하는 것 또는 상기 접합층에 회로패턴층을 형성하는 것은 분당 0.4m/m ~ 0.9m/m로 상기 박막 절연층과 상기 접합층을 로딩하고, 상기 회로패턴층을 로딩하는 것을 포함할 수 있다.
본 발명의 일실시예에 따른 칩 패키지용 기판은 38 ~ 46μm의 두께를 가지는 박막 절연층, 상기 박막 절연층의 일면에 형성되는 접합층, 및 상기 접합층 상에 형성되는 회로패턴층을 포함한다.
상기 칩 패키지용 기판은 상기 회로패턴층의 일면 상에 니켈을 이용하여 형성되는 제1 도금층, 및 상기 제1 도금층 상에 금을 이용하여 형성되는 제2 도금층을 포함할 수 있다.
본 발명의 일실시예에 따르면, 기존대비 50% 이상 얇은 박막 절연층을 이용하여 기판을 형성함으로써, 상기 기판의 전체 두께를 줄일 수 있다.
본 발명의 일실시예에 따르면, 라미네이팅 장비에 박막 부재를 로딩하는 입사각도를 조절하여 박막 절연층, 접합층 또는 회로패턴층을 라미네이트함으로써, 상기 박막 절연층, 상기 접합층 또는 상기 회로패턴층의 두께가 얇아져서 발생하는 워페이지를 방지할 수 있다.
본 발명의 일실시예에 따르면, 기존대비 50% 이상 얇아진 박막 절연층, 접합층의 두께를 기존 35μm에서 20μm로 감소시키며, 회로패턴층의 두께를 25μm로 형성함으로써, 기판의 전체 두께를 100μm 이하로 감소시킬 수 있다.
도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 순서도이다.
도 4는 본 발명의 일실시예에 따른 박막 절연층의 물성표를 도시한 도면이다.
도 5는 본 발명과 종래기술의 칩 패키지용 기판의 두께를 비교한 일례를 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 칩 패키지용 기판의 워페이지 측정사진을 도시한 도면이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
본 발명에 따른 칩 패키지용 기판 제조방법은 박막재료를 이용한 기판의 제조시 발생하는 워페이지(warpage) 현상을 제거하여 신뢰성 있는 품질의 기판을 구현함과 동시에, 원소재의 두께를 낮추어 전체 기판 패키지의 박형화를 구현하는 것을 요지로 한다.
도 2a 및 도 2b를 참조하면, 본 발명은 상부롤러(1)와 하부롤러(2)의 경계 면이 형성하는 가상의 수평면(X)에 대하여 박막(Thin Film) 절연층(20) 및 접합층(60)이 각각 10˚~ 20˚의 각도로 로딩되어 라미네이팅되고, 박막 절연층(20)과 접합층(60)을 관통하는 관통홀을 형성하고, 접합층(60) 상에 회로패턴층을 형성하는 것을 포함하여 구성된다.
특히, 도 2a를 참조하면, 본 발명에 따른 기판 제조방법에서 이용되는 박막 절연층(20) 및 접합층(20)은 롤(roll) 형태의 원소재를 시트 형태로 풀어서 공급하되, 박막 절연층(20) 및 접합층(20)을 상부롤러(1)와 하부롤러(2)를 포함하여 구성되는 라미네이터로 로딩시키는 공정으로 구현될 수 있다. 이 경우 상부롤러(1)와 하부롤러(2)의 경계면이 형성하는 가상의 수평면(X)에 대하여 박막 절연층(20) 및 접합층(60)이 각각 10˚~ 20˚의 각도로 로딩되도록 하여 박막 형태의 원소재간에 워페이지의 발생을 줄임과 동시에 디라미네이션을 방지할 수 있도록 한다.
예컨대, 박막 절연층(20) 및 접합층(60) 중 어느 하나가 상부롤러(1)와 하부롤러(2)의 경계면이 형성하는 상기 수평면의 상부에서 로딩되는 각도가 10˚~20˚이며, 다른 하나는 상기 수평면의 하부에서 로딩되는 각도가 10˚~20˚로 라미네이팅될 수 있다.
참고로, 원소재의 로딩 각도가 10˚ 미만으로 되는 경우에는 라미네이션 강도가 떨어져 절연층과 접합층의 탈루되는 디라미네이션(delamination)이 발생하게 되며, 20˚를 초과하는 경우에는 접합되는 두 부재간에 워페이지 발생이 현저하게 증가하게 되는 문제가 발생하게 된다. 따라서, 롤 형태의 박막 절연층의 원소재(20A)와 접합층의 원소재(60A)에서 공급되는 박막 절연층(20) 및 접합층(60)이 상부롤러(1) 및 하부롤러(2)의 경계면에 로딩되는 각도(θ1, θ2)는 10˚~ 20˚의 각도로 형성됨이 바람직하다.
또한, 도 2b에 도시된 것과 같이, 추후 접합층(60) 상에 회로패턴층(10)을 형성하는 공정은 박막 절연층(20) 및 접합층(60)이 라미네이팅된 구조물과, 롤 형태의 회로패턴층의 원소재(10A)에서 공급되는 회로패턴층(10)이 상부롤러(1)와 하부롤러(2)의 경계면이 형성하는 상기 수평면에 대하여 역시 각각 10˚~ 20˚의 각도(θ3)로 로딩되어 라미네이팅 되도록 함이 바람직하다. 이러한 로딩 각도는 회로패턴층(10)의 원소재의 로딩 각도가 10˚ 미만으로 되는 경우에는 라미네이션 강도가 떨어져 절연층과 접합층의 탈루되는 디라미네이션이 발생하게 되며, 20˚를 초과하는 경우에는 접합되는 두 부재간에 워페이지 발생이 현저하게 증가하게 되는 문제가 발생하게 된다.
상술한 공정에 적용되는 본 발명에 따른 박막 절연층(20)은 38 ~ 46μm, 접합층(60)은 18 ~ 22μm의 두께, 회로패턴층(10)은 22 ~ 28μm의 두께를 적용할 수 있다. 아울러, 회로패턴층(10)은 구리를 포함하여 구성될 수 있다.
상술한 공정에서 박막 절연층(20)의 일면에 접합층(60)을 형성하는 공정이나, 박막 절연층(20) 및 접합층(60)에 회로패턴층(10)을 형성하는 공정은 각각의 원소재 시트(roll)에서 상부롤러(1) 및 하부롤러(2)로 로딩할 때, 분당 0.4m/m ~ 0.9m/m로 박막 절연층(20)과 접합층(60) 또는 회로패턴층(10)을 로딩하는 것이 바람직하다. 이러한 로딩 속도는 박막부재를 적용하는 본 발명에 따른 공정에서는 매우 중요한 조건이 되며, 로딩 속도가 0.4m/m 미만으로 공급되는 경우에는 공정속도가 너무 떨어지며 워페이지의 발생이 초래되게 되며, 0.9m/m를 초과하는 경우에는 워페이지 발생은 물론 접합신뢰성이 떨어져 불량률이 크게 증가하게 된다.
이하에서는, 도 2a 및 도 2b에서 상술한 본 발명의 핵심공정을 적용한 전체 공정도를 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 칩 패키지용 기판 제조방법을 도시한 공정도이다.
도 3을 참고하면, 단계 310에서, 칩 패키지용 기판 제조방법은 박막 절연층(20)의 일면에 접합층(60)을 형성한다(도 2a 공정). 이때, 상기 칩 패키지용 기판 제조방법은 분당 0.4m/m ~ 0.9m/m로 라미네이터에 로딩할 수 있음은 상술한 바와 같다. 본 실시예에서는 0.5m/m로 박막 절연층(20)과 접합층(60)을 라미네이트하는 것을 일예로 이하 설명하기로 한다. 여기서, 박막 절연층(20)은 38 ~ 46μm의 두께로 형성될 수 있고, 바람직하게 40μm로 형성될 수 있다. 또한, 접합층(60)은 18 ~ 22μm의 두께로 형성될 수 있고, 바람직하게 20μm로 형성될 수 있다. 아울러, 도 2에서 설명한 것과 같이, 라미네이터에 로딩되는 입사각도는 10˚~20˚의 범위에서 구현할 수 있다.
박막 절연층(20)과 접합층(60)의 두께가 상술한 수치 범위를 벗어나 너무 얇을 경우 워페이지(Warpage)가 발생할 수 있고, 상술한 수치를 초과하여 너무 두꺼울 경우 기판의 총 두께를 감소시키는데 의미가 없다. 이하, 본 발명에서는 박막 절연층(20)의 두께를 40μm로 형성하고, 접합층(60)의 두께를 20μm로 형성하는 것을 일실시예로 하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 박막 절연층의 물성표를 도시한 도면이다.
도 4를 참고하면, 상기 박막 절연층의 두께를 38 ~ 46μm로 형성하기 위하여, 상기 칩 패키지용 기판 제조방법은 G/F(Glass/Fabric) 1037˚ 기재를 사용할 수 있다. G/F 기재는 강도, 경도와 수축팽창안정성을 목적으로 한다. 상기 칩 패키지용 기판 제조방법은 최종 목적 두께인 38 ~ 46μm에 맞게 G/F 1037˚로 선택하여 반경화 상태의 Prepreg(박막 절연층)를 제조할 수 있다. 이때, 종래에는 C-stage 상태의 Epoxy 수지를 사용하지만, 본 발명에서는 B-stage 상태의 Epoxy 수지를 사용할 수 있다.
또한, 상기 칩 패키지용 기판 제조방법은 55 ~ 61%의 레진물질로 상기 박막 절연층을 구성할 수 있다. 예컨대, 상기 레진물질은 PET(polyethylene terephthalate), PC(polycarbonate), PES(polyether sulfone), PI(polyimide) 및 PMMA(PolyMethly MethaAcrylate) 중 적어도 하나로 구성될 수 있다.
이렇게 하면, 상기 칩 패키지용 기판 제조방법은 38 ~ 46μm의 두께로 상기 박막 절연층을 형성할 수 있다. 이후, 열을 가해 프레싱(pressing) 공정 후에는 상기 박막 절연층의 두께가 35 ~ 41 μm로 형성될 수 있다.
단계 320에서, 상기 칩 패키지용 기판 제조방법은 박막 절연층(20)과 접합층(60)을 관통하는 관통홀을 형성한다. 상기 관통홀은 펀칭(Punching) 공정 또는 레이저 드릴(Drill) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
단계 330에서, 상기 칩 패키지용 기판 제조방법은 접합층(60) 상에 회로패턴층(10)을 라미네이트한다(도 2b공정).
이때, 상기 칩 패키지용 기판 제조방법은 접합층 상에 입사각이 10˚~20˚의 범위로 라미네이터로 상기 회로패턴층의 원소재를 로딩할 수 있음을 상술한바 있으며, 본 발명의 일 실시예에서는 로딩 입사각도를 15˚로 회로패턴층(10)을 라미네이트하는 것으로 설명하기로 한다.
단계 340에서, 상기 칩 패키지용 기판 제조방법은 회로패턴에 따라 펀칭하여 회로패턴층(10)을 형성한다. 이때, 회로패턴층(10)은 22 ~ 28μm의 두께로 형성될 수 있으며, 바람직하게는 25μm의 두께로 형성될 수 있다.
단계 350에서, 상기 칩 패키지용 기판 제조방법은 회로패턴층(10)의 일면 상에 니켈(Ni)을 이용하여 형성되는 제1 도금층(70)과, 상기 제1 도금층 상에 금을 이용하여 형성되는 제2 도금층(도시하지 않음)을 형성할 수 있다.
도 5는 본 발명과 종래기술의 칩 패키지용 기판의 두께를 비교한 일례를 도시한 도면이다.
도 5를 참고하면, 종래기술에 따른 3세대 SIM(Subscriber Identity Module) 카드는 기판의 총 두께가 160 ± 30 μm 에 맞춰져 있었으나, 새로 개발된 4세대 SIM 카드는 기판의 총 두께가 100 μm 수준까지 낮아져야 하는 필요성이 대두 되었다. 이에, 본 발명에서는 기존 절연층(Pre-preg)의 두께 80 μm를 40 μm로 50%감소시키고, 접합층(Bonding Sheet)의 두께를 기존 35 μm 에서 20 μm 로 15 μm 감소시키면, 100 μm 수준의 SIM 카드용 기판 제작이 가능하다. 본 발명은 기존 SIM 카드용 기판 두께를 60 μm 낮춰서, 새로 개발된 4세대 SIM 카드용 기판의 전체 두께를 90 μm 이하로 형성할 수 있다.
도 6은 본 발명의 일실시예에 따른 칩 패키지용 기판의 워페이지 측정사진을 도시한 도면이다.
도 6을 참고하면, 본 발명에 따라 칩 패키지용 기판을 제조하는 경우, 좌측 에지부, 센터부, 우측 에지부의 워페이지가 줄어드는 경향이 있다. 도시한 바와 같이, 센터부와 우측 에지부에서 뒤틀리거나, 굽혀지는 등의 워페이지가 많이 줄어 평편한 모습인 것을 확인할 수 있다.
따라서, 본 발명에서는 기존대비 50% 이상 얇은 박막 절연층을 이용하고, 입사각도를 조절하여 회로패턴층을 라미네이트함으로써, 박막 절연층, 접합층, 회로패턴층의 두께가 얇아져서 발생하는 워페이지(Warpage)를 방지하면서, 칩 패키지용 기판의 전체 두께를 100μm 이하로 감소시킬 수 있도록 한다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 회로패턴층
20: 박막 절연층
60: 접합층
70: 도금층

Claims (13)

  1. 박막 절연층 및 접합층을 라미네이팅하는 단계;
    상기 박막 절연층 및 상기 접합층을 관통하는 관통홀을 형성하는 단계;
    상기 접합층 상에 회로패턴층을 형성하는 단계; 및
    상기 회로패턴층 상에 도금층을 형성하는 단계를 포함하고,
    상기 라미네이팅하는 단계에서, 상기 박막 절연층의 원소재는 상부롤러와 상기 상부롤러와 마주하는 하부롤러의 경계면이 형성하는 가상의 수평면(X)의 하부에 대하여 10도 내지 20도의 각도로 로딩되고, 상기 접합층의 원소재는 상기 수평면(X)의 상부에 대하여 10도 내지 20도의 각도로 로딩되어 서로 라미네이팅되고,
    상기 회로패턴층을 형성하는 단계에서 상기 회로패턴층의 원소재는 상기 수평면(X)의 상부에 대하여 10도 내지 20도의 각도로 로딩되어 상기 접합층의 일면 상에 라미네이팅되고,
    상기 회로패턴층은 상기 관통홀과 수직 방향으로 중첩되는 위치에 배치되고,
    상기 도금층을 형성하는 단계는,
    상기 관통홀에 의해 노출되는 상기 회로패턴층의 일면 상에 제 1 도금층을 형성하는 단계; 및
    상기 일면과 반대되는 상기 회로패턴층의 타면 상에 제 2 도금층을 형성하는 단계를 포함하고,
    상기 제 1 도금층의 너비는 상기 관통홀의 의해 노출되는 상기 회로패턴층의 일면의 너비와 대응되고,
    상기 제 2 도금층의 너비는 상기 회로패턴층의 타면 너비와 대응되고,
    상기 제 1 도금층의 너비는 상기 제 2 도금층의 너비보다 작고,
    상기 제 1 및 제 2 도금층 각각은,
    상기 회로패턴층 상에 배치되는 니켈(Ni)층; 및
    상기 니켈층 상에 배치되는 금(Au)층을 포함하는 스마트 IC 칩 패키지용 기판 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 박막 절연층의 두께는 38㎛ 내지 46㎛이고, 상기 접합층의 두께는 18㎛ 내지 22㎛인 스마트 IC 칩 패키지용 기판 제조방법.
  5. 제4항에 있어서,
    상기 회로패턴층은 구리(Cu)를 포함하며 22㎛ 내지 28㎛의 두께를 가지는 스마트 IC 칩 패키지용 기판 제조방법.
  6. 제1항에 있어서,
    상기 라미네이팅하는 단계 및 상기 회로패턴층을 형성하는 단계에서 상기 상부롤러 및 상기 하부롤러는, 0.4m/min ~ 0.9m/min의 속도로 상기 박막 절연층, 상기 접합층 및 상기 회로패턴층 각각을 로딩하는 스마트 IC 칩 패키지용 기판 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 박막 절연층을 프레싱(pressing)하는 단계를 더 포함하고,
    상기 프레싱하는 단계 이후 상기 박막 절연층의 두께는 35㎛ 내지 41㎛인 스마트 IC 칩 패키지용 기판 제조방법.
  12. 삭제
  13. 삭제
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