KR101973975B1 - 에칭 방법, 이것에 사용되는 실리콘 에칭액, 및 반도체 기판 제품의 제조 방법 - Google Patents
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Abstract
(과제)
다결정 실리콘 및/또는 어모퍼스 실리콘에 대해서 실리콘 등을 적확하고 또한 고속으로 제거하고, 한편으로 남겨지는 전극 부재 등을 손상시키지 않고 유지할 수 있는 실리콘 에칭액 및 이것을 사용한 에칭 방법, 이것을 사용한 반도체 기판 제품을 제공한다.
(해결 수단)
음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 준비하고, 상기 실리콘 에칭액을 다결정 실리콘 및/또는 어모퍼스 실리콘으로 이루어진 실리콘막에 적용하여 커패시터가 되는 요철 형상을 형성하는 에칭 방법.
다결정 실리콘 및/또는 어모퍼스 실리콘에 대해서 실리콘 등을 적확하고 또한 고속으로 제거하고, 한편으로 남겨지는 전극 부재 등을 손상시키지 않고 유지할 수 있는 실리콘 에칭액 및 이것을 사용한 에칭 방법, 이것을 사용한 반도체 기판 제품을 제공한다.
(해결 수단)
음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 준비하고, 상기 실리콘 에칭액을 다결정 실리콘 및/또는 어모퍼스 실리콘으로 이루어진 실리콘막에 적용하여 커패시터가 되는 요철 형상을 형성하는 에칭 방법.
Description
본 발명은 에칭 방법, 이것에 사용되는 실리콘 에칭액, 및 반도체 기판 제품의 제조 방법에 관한 것이다.
종래에는 DRAM의 커패시터 구조로서 콘케이브형이 채용되어 왔다. 이 구조에서는 실린더 구멍 내에 하부 전극막을 형성하고, 그 내측면만을 전극으로서 기능시킨다. 이것에 의하면, 확실히 커패시터가 차지하는 면적을 작게 할 수 있지만 실린더 구멍의 지름도 필연적으로 축소된다. 한편으로 DRAM의 디바이스 동작에 필요한 용량은 확보해야 한다. 이 양자를 만족시키기 위해서 실린더 구멍의 깊이는 점점 깊어지고, 그 미세 가공 기술면에서의 대응이 어려워지고 있다. 이러한 상황에 대응하여 실린더 구조의 하부 전극의 내측뿐만 아니라 외측도 사용하여 커패시터의 어스펙트비를 저감할 수 있는 크라운형 커패시터도 제안되어 있다(예를 들어 특허문헌 1 참조).
상기와 같이 커패시터 구조의 어스펙트비를 억제하려는 노력은 있으나 미세한 실린더 구조나 그 구멍을 고정밀도로 가공해서 형성하는 것은 그 자체가 용이한 것은 아니다. 통상, 이 가공은 웨트 에칭에 의해 행해지고 있다. 즉, 에칭액에 의해 나노미터~서브마이크로미터 사이즈로 깊이가 있는 실린더 벽을 갖는 통 형상 구조를 반도체 기판에 남기도록 그 내외의 부재를 제거해야 한다. 특히 실린더 구멍 내의 제거는 포위된 공간으로부터 재료를 도려내듯이 제거해야 해서 웨트 에칭에 의해 행하는 가공으로서 어려움이 따른다. 그 가공성을 중시해서 에칭력이 높은 용액을 적용하는 것도 고려되지만 그 작용에 의해 전극이나 그 이외의 부위를 부식시켜버릴 염려가 있다.
실리콘에 대하여 높은 에칭성을 나타내는 처리액으로서 질산과 불산을 조합한 것이 있다. 단, 이것만으로는 실리콘에 대한 반응성이 지나치게 높아 발포에 의한 불량 등이 있어 버퍼가 되는 아세트산이나 물 등을 상당량 첨가하여 단결정 실리콘의 반응성이 조정되어 있다(특허문헌 2 등 참조).
상기와 같이 최근 채용되고 있는 커패시터 구조를 비롯하여 실리콘 등의 양호한 제거를 가능하게 하는 에칭액에 대해서는 아직 충분한 연구 개발이 진척되지 않고 있다. 특히 본 발명자들은 실리콘 등을 적확하고 또한 고속으로 제거하고, 한편으로 남겨지는 전극 부재 등에는 손상을 주지 않는 선택적인 에칭을 하는 것이 소자로 했을 때의 제조 품질의 향상 등의 관점으로부터 중요하다고 생각했다. 그리고, 특히 최근 그 사용이 확대되고 있는 다결정 실리콘 및/또는 어모퍼스 실리콘의 에칭성에 대해서 연구를 행했다.
그래서, 본 발명은 다결정 실리콘 및/또는 어모퍼스 실리콘에 대해서 실리콘 등을 적확하고 또한 고속으로 제거하고, 한편으로 남겨지는 전극 부재 등을 손상시키지 않고 유지할 수 있는 실리콘 에칭액 및 이것을 사용한 에칭 방법, 이것을 사용한 반도체 기판 제품의 제공을 목적으로 한다.
상기 과제는 이하의 수단에 의해 해결되었다.
(1) 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 준비하고, 상기 실리콘 에칭액을 다결정 실리콘 및/또는 어모퍼스 실리콘으로 이루어지는 실리콘막에 적용하여 커패시터가 되는 요철 형상을 형성하는 에칭 방법.
(2) 상기 음이온성 기를 갖는 탄소수 3 이상인 화합물이 아미노산 화합물 또는 음이온 계면활성제인 (1)에 기재된 에칭 방법.
(3) 상기 음이온성 기를 갖는 탄소수 3 이상인 화합물의 액 전량 중의 농도를 20질량% 이하로 하는 (1)에 기재된 에칭 방법.
(4) 상기 음이온성 기를 갖는 탄소수 3 이상인 화합물이 염기성 아미노산 화합물 또는 탄소수 10 이상인 음이온 계면활성제인 (1)에 기재된 에칭 방법.
(5) 상기 실리콘 에칭액 중 상기 질산의 농도가 30질량%를 초과하는 (1)에 기재된 에칭 방법.
(6) 상기 실리콘 에칭액 중 상기 불화수소산의 농도가 6질량% 이하인 (1)에 기재된 에칭 방법.
(7) 상기 요철 형상부가 상기 실리콘 에칭액에 의해 제거되어서 형성되는 실린더 구멍을 가지고 이루어지는 (1)에 기재된 에칭 방법.
(8) 상기 커패시터 구조를 구성하는 요철 형상부가 상기 에칭액의 적용에 의한 에칭에 의해서도 제거되지 않는 Ti 화합물, Hf 화합물, SiN 및 W로부터 선택되는 적어도 1종을 포함하여 이루어지는 (1)에 기재된 에칭 방법.
(9) 상기 커패시터 구조를 구성하는 요철 형상부가 상기 에칭액의 적용에 의한 에칭에 의해서도 제거되지 않는 TiN인 (8)에 기재된 에칭 방법.
(10) 상기 실린더 구멍이 어스펙트비 15 이상인 (7)에 기재된 에칭 방법.
(11) 상기 음이온 계면활성제가 탄소수 10 이상인 카르복실산 화합물, 탄소수 10 이상인 술폰산 화합물 및 탄소수 10 이상인 포스폰산 화합물로 이루어지는 군으로부터 선택되는 적어도 1종인 (2)에 기재된 에칭 방법.
(12) 상기 염기성 아미노산 화합물이 아르기닌 또는 히스티딘인 (4)에 기재된 에칭 방법.
(13) 다결정 실리콘막 및/또는 어모퍼스 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정 및
상기 반도체 기판에 특정 에칭액을 적용하여 상기 실리콘막의 적어도 일부를 에칭하는 공정을 포함하는 반도체 기판 제품의 제조 방법으로서,
상기 특정 에칭액으로서 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 사용하는 반도체 기판 제품의 제조 방법.
(14) 상기 반도체 기판을 준비하는 공정에 있어서 상기 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 상기 반도체 기판에 요철을 형성해 두고, 그 후에
상기 요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,
상기 도전막 상에 매설막을 부여해서 상기 오목부를 상기 매설막으로 충전하는 공정과,
상기 상면에 부여된 도전막 부분 및 상기 매설막의 일부를 제거하여 상기 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서
상기 실리콘막의 에칭 공정에 있어서 상기 반도체 기판에 상기 에칭액을 부여하여 상기 오목부 벽면의 도전막은 남기면서 상기 노출된 실리콘막과 상기 매설막을 제거하는 (13)에 기재된 반도체 기판 제품의 제조 방법.
(15) 상기 도전막이 Ti 화합물, Hf 화합물, SiN 및 W로 이루어지는 군으로부터 선택되는 적어도 1종인 (14)에 기재된 반도체 기판 제품의 제조 방법.
(16) 반도체 기판으로서 실질적으로 평평한 면을 갖는 것을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용하고, 상기 실리콘막과 상기 매설막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 상기 도전막을 포함하는 볼록부를 커패시터 전극으로 하는 (13)에 기재된 반도체 기판 제품의 제조 방법.
(17) 다결정 실리콘막 및/또는 어모퍼스 실리콘막을 제거하는 실리콘 에칭액으로서, 상기 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액.
(18) 상기 질산의 농도가 30질량%를 초과하는 (l7)에 기재된 실리콘 에칭액.
(19) 상기 음이온성 기를 갖는 탄소수 3 이상인 화합물을 20질량% 이하로 하는 (17)에 기재된 실리콘 에칭액.
(20) (13)에 기재된 반도체 기판 제품의 제조 방법에 의해 얻어진 반도체 기판 제품.
(발명의 효과)
본 발명에 의하면 다결정 실리콘 및/또는 어모퍼스 실리콘의 구성 재료를 적확하고 또한 고속으로 제거할 수 있다. 또한, 필요에 따라 실린더 구조를 갖는 전극으로 구성된 커패시터 구조에도 대응할 수 있으며, 전극 부재 등의 손상을 억제하면서 다결정 실리콘막 및/또는 어모퍼스 실리콘막을 선택적으로 제거할 수 있다는 뛰어난 작용 효과를 얻는다.
도 1은 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다.
도 2는 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다(도 1의 연결).
도 3은 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다(도 2의 연결).
도 4는 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다(도 3의 연결).
도 5는 본 발명에 적용되는 커패시터 구조의 다른 예를 모식적으로 나타내는 단면도이다.
도 6은 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다.
도 7 은 본 발명에 적용되는 커패시터 구조의 평단면도(도 6 Ⅶ-Ⅶ선 단면)이다.
도 2는 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다(도 1의 연결).
도 3은 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다(도 2의 연결).
도 4는 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다(도 3의 연결).
도 5는 본 발명에 적용되는 커패시터 구조의 다른 예를 모식적으로 나타내는 단면도이다.
도 6은 본 발명에 적용되는 커패시터 구조의 제작 공정 예를 모식적으로 나타내는 단면도이다.
도 7 은 본 발명에 적용되는 커패시터 구조의 평단면도(도 6 Ⅶ-Ⅶ선 단면)이다.
[커패시터 구조의 형성]
우선 본 발명에 의한 에칭액에 대하여 설명하기 전에 본 발명에 있어서 적합하게 채용할 수 있는 커패시터 구조의 제조 예에 대해서 첨부된 도면에 의거하여 설명한다. 또한, 하기 상세한 설명에서는 커패시터 구조의 형성에 대해서 주로 설명하지만 본 발명이 이것에 한정되어 해석되는 것은 아니다.
(공정 a)
본 실시형태의 제조 예에 있어서는 실리콘 웨이퍼(3) 상에 제 1 성형막(1)과 제 2 성형막(2)이 형성되어 있다. 제 1 성형막(1)은 실린더 구멍의 개구 시의 에칭 스톱퍼막이고, 제 2 성형막(2)과 이방성 드라이 에칭 프로세스에 의해 에칭 레이트비를 갖는 막이다. 제 1 성형막(1)으로서는, 예를 들면 LP-CVD(Low-pressure Chemical Vapor Deposition) 프로세스로 형성한 질화막 등을 들 수 있다. 한편, 제 2 성형막(2)에는 다결정 실리콘 또는 어모퍼스 실리콘의 막을 들 수 있다. 또한 도시하고 있지 않으나 보호막을 형성해도 된다.
또한, 실리콘 웨이퍼(3)는 대폭 간략화해서 단층인 것으로 해서 나타내고 있지만 통상은 여기에 소정의 회로 구조가 형성되어 있다. 예를 들면 분리 절연막, 게이트 산화막, 게이트 전극, 확산층 영역, 폴리실리콘 플러그, 산화 실리콘막, 질화 실리콘막, 비트선, 금속 플러그, 질화막, 플라즈마 산화막, BPSG막 등을 사용한 것을 들 수 있다(예를 들면 상기 특허문헌 1 참조). 또한, 도 1~6에 있어서는 특히 해칭을 첨부해서 나타내고 있지 않지만 각 부재의 단면을 나타내고 있다.
(공정 b)
이어서, 포토리소그래피 공정을 이용하여 포토레지스트(4)를 패터닝한 후에 이방성 드라이 에칭으로 개구시킨다[오목부(Ka)]. 이 때의 포토레지스트(4) 및 드라이 에칭 방법에 대해서는 이러한 종류의 제품에 적용되는 일반적인 것 또는 방법을 적용하면 된다.
(공정 c), (공정 d)
또한, 개구 후에 오목부(Ka)의 벽면(Wa)과 성형막(실리콘막)(2)의 상면(Wb)을 따라 TiN으로 이루어지는 도전막(5) 및 도전막(5)을 보호하기 위한 매설막(6)(예를 들면 다결정 실리콘 또는 어모퍼스 실리콘의 막)을 순차적으로 성막한다. 이때 중간적으로[도전막(5) 형성 후에] 형성되는 오목부를 Kb로 나타내고 있다.
(공정 e)
매설막(6)의 성막 후에는 CMP(Chemical Mechanical Polishing)로 웨이퍼 표면의 매설막(6) 및 도전막(5)(도 2, 3)의 일부를 제거하고, 에치백라인(E)까지 노출시킨다. 여기에서, 제 2 성형막(2) 및 매설막(6)을 웨트 에칭에 의해 제거한다. 본 발명에 있어서는 이 공정이 중요하며, 후술하는 본 발명에 의한 에칭액이 높은 효과를 발휘한다. 이 공정을 거쳐 실린더 구멍(Kc)을 갖는 커패시터의 하부 전극(실린더 벽)(50)(도 3)이 형성된다. 실린더 구멍벽의 깊이(h2)는 특별히 한정되지 않지만 이러한 종류의 디바이스의 일반적인 구조를 고려하면 500~2000nm인 것이 실제적이다. 또한, 본 발명의 에칭액은 상기와 같이 에치백 등에 의해 평활하게 된 면에 적용하는 것이 바람직하고, 그곳으로부터 매설막을 제거하여 트렌치 구조를 형성하는 것이 바람직하다.
(공정 f)
상기와 같이 해서 형성한 커패시터의 하부 전극(50) 형성 후에 용량 절연막(9)을 형성하고, 이어서 플레이트 전극(상부 전극)(도시 생략)의 형성을 순차적으로 행함으로써 커패시터 구조(10)를 형성할 수 있다. 또한, 본 명세서에 있어서 커패시터 구조란 커패시터 그 자체여도, 커패시터의 일부를 구성하는 구조부여도 되며, 도 4에 나타낸 예에서는 하부 전극(50)과 용량 절연막(9)으로 구성되는 것으로 해서 커패시터 구조(10)를 나타내고 있다. 또한, 도시한 것에서는 하부 전극(50)과 웨이퍼(3)를 성형막(1)으로 떨어뜨린 구성으로 해서 나타내고 있지만, 필요에 따라 동 도면의 단면 또는 별도의 위치에서 양자가 전기적으로 접속된 구성인 것으로 해석해도 좋다. 예를 들면, 성형막(1)의 부분에 플러그 구조나 다마신 구조를 형성해서 도통을 확보하는 구조이거나, 하부 전극(50)을 성형막(1)을 관통하는 형태로 형성한 것이거나 해도 된다. 또한, 용량 절연막은 하부 전극(50)뿐만 아니라 그 이외의 기판 표면에 형성되어 있어도 된다.
도 5는 상기 실시형태의 커패시터 구조(20)의 변형 예를 나타내고 있다. 이 예에서는 하부 전극(실린더 구조)의 저부(81)와 주요부(82)는 다른 재료로 구성되어 있다. 예를 들면, 저부(81)를 Si3N4로 구성하고, 주요부(82)를 TiN으로 구성하는 예를 들 수 있다.
(공정 a')
도 6은 상기 실시형태의 제조 예의 변형 예를 나타내고 있다. 실리콘 웨이퍼(3) 상에 제 1 성형막(1), 제 2 성형막(2), 제 3 성형막(21) 및 제 4 성형막(31)이 순차적으로 형성되어 있다. 제 1 성형막(1)은 실린더 구멍의 개구 시의 에칭스톱퍼막이며, 제 2 성형막(2)은 이방성 드라이 에칭 프로세스에 의해 에칭 레이트비를 갖는 막이다. 제 1 성형막(1)으로서는, 예를 들면 LP-CVD 프로세스로 형성한 질화막 등을 들 수 있다. 제 2 성형막(2), 제 3 성형막(21) 및 제 4 성형막(31)은 이방성 드라이 에칭에 의한 에칭 레이트비가 없고, 등방성 에칭에 의해 에칭 레이트비가 얻어지는 막의 조합이 바람직하며, 또한 커패시터 형성 시에 제 2 성형막(2), 제 3 성형막(21) 및 제 4 성형막(31)을 같은 웨트 에칭액으로 한번에 제거할 수 있는 막으로 형성하는 것이 바람직하다.
등방성 에칭에 의한 에칭 레이트비는 제 2 성형막(2)과 제 4 성형막(31)이 동등한 에칭 레이트를 갖고, 제 3 성형막(21)은 제 2 성형막(2)과 제 4 성형막(31)에 비하여 큰 에칭 레이트를 갖는 막인 것이 바람직하다. 또한, 제 2 성형막(2)과 제 4 성형막(31)은 같은 막을 적용해도 되고 다른 막을 적용해도 된다. 또한, 도시하지 않으나 보호막을 형성해도 된다. 또한, 실리콘 웨이퍼(3)는 대폭 간략화해서 단층인 것으로 해서 나타내고 있지만 상술한 바와 같이 통상은 여기에 소정의 회로 구조가 형성되어 있다. 또한, 도 6에 있어서는 특히 해칭을 첨부해서 나타내고 있지 않지만 각 부재의 단면을 나타내고 있고, 도 7에 있어서는 평면도를 나타내고 있다.
(공정 b')
이어서, 포토리소그래피 공정을 이용하여 포토레지스트(4)를 패터닝한 후에 이방성 드라이 에칭으로 개구시킨다[오목부(Ka)]. 이때의 포토레지스트(4) 및 드라이 에칭 방법에 대해서는 이러한 종류의 제품에 적용되는 일반적인 것 또는 방법을 적용하면 된다.
개구 후에 등방성 에칭을 행하여 제 3 성형막(21) 부분에 오목부(Va)를 형성한 후 전극 보호막(7)을 성장시킨다. 전극 보호막(7)은 커패시터 형성 시의 제 2 성형막(2), 제 3 성형막(21) 및 제 4 성형막(31)의 제거에 사용하는 에칭액에 대하여 충분한 에칭 레이트비를 갖는 성형막인 것이 바람직하고, 또한 오목부(Ka) 전체에 균일하게 성막할 수 있으며, 또한 오목부(Ka)의 중복부에 형성한 오목부(7)를 완전히 매설할 수 있는 막인 것이 바람직하다. 예를 들면, ALD(Atomic Layer Deposition)법을 사용한 질화막이나 오산화탄탈(Ta2O5)막 등을 들 수 있다.
전극 보호막(7)의 성장 후에 등방성 에칭에 의해 전극 보호막(7)을 제거한다. 이때, 오목부(Va) 내의 전극 보호막(7)은 제거되지 않고 남는다.
(공정 c')
상기 공정 (c)~(f)와 마찬가지로 해서 실린더 구멍(Kc)을 갖는 커패시터의 하부 전극(실린더벽)(50)이 형성된다. 상기 제조 예와 마찬가지로 해서 커패시터의 하부 전극(50) 형성 후에 용량 절연막(9)을 형성하고, 이어서 플레이트 전극(상부 전극)(도시 생략)의 형성을 순차적으로 행함으로써 커패시터 구조를 형성할 수 있다. 또한, 본 명세서에 있어서 커패시터 구조란 커패시터 그 자체여도 되고, 커패시터의 일부를 구성하는 구조부여도 된다.
[실리콘 에칭액]
이어서, 상기 공정 e에서 설명한 웨트 에칭에 가장 효과적으로 사용할 수 있는 본원 발명의 실리콘 에칭액의 바람직한 실시형태에 대하여 설명한다. 본 실시형태의 에칭액에 있어서는 질산, 불화수소산 및 하기 특정 표면 보호제를 적용함으로써 전극 등의 부재를 흠집이 나지 않고, 상술한 바와 같은 요철 형상이 있는 커패시터 구조의 형성에 의한 다결정 실리콘막 또는 어모퍼스 실리콘막의 제거를 적확하게 행할 수 있게 했다. 특히 본 발명에 의하면 도 3 및 도 6에서 나타내는 바와 같이 어스펙트비가 높고 깊이가 있는 실린더 구멍(Kc)이나, 도 6의 Kd와 같은 복잡한 에칭 형상으로도 다결정 실리콘막 또는 어모퍼스 실리콘막의 제거를 적확하게 행할 수 있다.
(질산)
질산의 함유량은 본 실시형태의 에칭액의 전량에 대하여 30질량% 초과 70질량% 이하의 범위 내에서 함유하는 것이 바람직하고, 50~65질량%를 함유하는 것이 보다 바람직하다. 상기 하한치 이상으로 함으로써 다결정 실리콘이나 어모퍼스 실리콘에 대하여 공업적인 생산성을 고려해서 충분한 에칭 속도를 확보하는 점에서 바람직하다. 특히, 본 실시형태에 있어서는 상기 하한치를 경계로 에칭성이 비약적으로 향상하기 때문에 바람직하다. 이렇게 비교적 다량의 질산을 사용하는 것은 본 실시형태에 있어서의 다결정 실리콘 또는 어모퍼스 실리콘의 에칭에 특히 알맞은 사항이며, 후술하는 알루미늄계 금속의 에칭과 같이 소량으로 적용하는 것과는 특징을 달리하는 점이다.
상기 상한치 이하로 함으로써 요철 형상의 커패시터에 대한 방식 효과를 나타내고, 다결정 실리콘이나 어모퍼스 실리콘을 에칭한다고 하는 높은 에칭 선택성을 한층 효과적으로 나타내는 점에서 바람직하다.
(불화수소산)
불화수소산의 함유량은 본 실시형태의 에칭액의 전량에 대하여 6질량% 이하의 범위 내로 함유하는 것이 바람직하고, 0.5~2.0질량%를 함유하는 것이 보다 바람직하다. 상기 상한 이하로 함으로써 한층 뛰어난 에칭 선택성을 실현할 수 있고, 또한 안전하게 취급할 수 있으므로 바람직하다. 상기 하한 이상으로 함으로써 요철 형상의 커패시터에 대한 방식 효과를 나타내고, 다결정 실리콘이나 어모퍼스 실리콘을 에칭한다고 하는 높은 에칭 선택성을 한층 효과적으로 나타내는 점에서 바람직하다.
(표면 보호제)
본 발명에 있어서 다결정 실리콘 및/또는 어모퍼스 실리콘으로 이루어지는 실리콘막에 적용되는 실리콘 에칭액은 전극 부재 등의 표면 보호제로서 음이온성 기를 갖는 탄소수 3 이상인 화합물(이하 간단히 음이온성 기 함유 화합물이라고 하는 경우가 있다)을 함유한다. 본 발명에 있어서 음이온성 기란 특별히 한정되지는 않지만 전형적으로는 분자 내의 친수기 부분이 수용액 중에서 분해되서 음이온이 되거나, 또는 음이온성을 띠는 관능기를 의미한다. 여기에서 음이온성 기를 갖는 화합물은 수소 원자를 수반하는 산으로서 존재해도 되고, 그것이 해리된 음이온이어도 되며, 그 염이어도 된다. 음이온성을 띠고 있으면 비해리성인 것이어도 되고, 산 에스테르 등도 포함된다. 본 발명에 있어서의 음이온성 기를 갖는 화합물은 음이온 계면활성제 또는 아미노산 화합물인 것이 바람직하다. 또한, 음이온성 기를 갖는다는 것은 적어도 1개 음이온성 기를 갖고 있으면 되며, 복수의 음이온성 기를 포함하고 있어도 되는 것을 의미한다.
(음이온 계면활성제)
제 1 형태로서의 실리콘 에칭액은 전극 부재 등의 표면 보호제로서 음이온 계면활성제를 함유한다. 본 발명에 있어서 음이온 계면활성제란 특별히 한정되지 않지만 전형적으로는 친수기와 친유기를 분자 내에 갖고, 친수기 부분이 수용액 중에서 분해되서 음이온이 되거나, 또는 음이온성을 띠는 화합물을 의미한다. 여기에서 음이온 계면활성제는 수소 원자를 수반하는 산으로서 존재해도 되고, 그것이 해리된 음이온이어도 되며, 그 염이어도 된다. 음이온성을 띠고 있으면 비해리성인 것이어도 되고, 산 에스테르 등도 포함된다.
본 실시형태에 있어서의 음이온 계면활성제로서는 탄소수 3 이상이고, 탄소수 5 이상이 바람직하며, 탄소수 10 이상의 음이온 계면활성제가 보다 바람직하다. 상한은 특별히 없지만, 탄소수 20 이하인 것이 실제적이다. 상기 탄소수의 하한치 이상으로 함으로써 효과적인 에칭 선택성이 얻어지는 점에서 바람직하다.
탄소수 10 이상인 음이온 계면활성제의 구체 예로서 탄소수 10 이상인 카르복실산 화합물, 탄소수 10 이상인 포스폰산 화합물, 탄소수 10 이상인 술폰산 화합물을 들 수 있다. 그 중에서도 알킬술폰산, 알킬벤젠술폰산, 알킬나프탈렌술폰산, 알킬디페닐에테르술폰산, 지방산 아미드술폰산, 폴리옥시에틸렌알킬에테르카르복실산, 폴리옥시에틸렌알킬에테르아세트산, 폴리옥시에틸렌알킬 에테르프로피온산, 알킬포스폰산, 지방산 및 그것들의 염이 바람직하다.
또한, 구체적으로는 에말 E-27C, 네오페렉스 GS(이상 카오 케미컬제), W004, W005, W017[이상 유쇼(주)사제] 등을 들 수 있다. 이들 중 탄소수 10 이상인 술폰산 화합물로 이루어지는 음이온 계면활성제가 바람직하고, 그 중에서도 알킬술폰산, 알킬술폰산염, 알킬벤젠술폰산, 알킬벤젠술폰산염, 알킬포스폰산이 보다 바람직하고, 탄소수 10~16인 알킬술폰산 또는 알킬술폰산염이 특히 더 바람직하다. 「염」으로서는 암모늄염, 나트륨염, 칼륨염, 테트라메틸암모늄염을 들 수 있다.
본 발명에 있어서의 음이온 계면활성제는 전극 부재 등의 방식 효과를 나타낸다. 그 상세한 이유는 미해명인 점을 포함하지만, 이하의 것으로 추정된다.
우선, 다결정 실리콘이나 어모퍼스 실리콘은 질산에 의해 산화되고, 그 산화물을 불화수소산이 용해해 가는 기구가 고려된다. 이때, 질산 및 불화수소는 마찬가지로 상당 정도의 TiN 등의 전극 부재를 용해해 간다(후술하는 비교예 c11 참조). 이에 대하여, 본 발명에서는 상기 음이온 계면활성제가 그 친수기를 통하여 전하를 띤 전극 부재 표면에 흡착함으로써 그곳에 보호막이 형성되고, 이것에 의해 질산이나 불화수소산에 의한 용해를 방지하는 역할을 하고 있는 것이라고 추정된다. 또한, 음이온 계면활성제를 에칭액에 첨가함으로써 에칭액의 점도가 적합화되고, 필요에 따라 에칭의 면 내 균일성을 더욱 향상시키는 이점도 기대된다. 또한, 질산, 불화수소산, 계면활성제, 산화제이동 등을 혼합한 에칭액이 있지만(일본 특허 공고 평 5-30914호 공보) 이것은 알루미늄계 금속의 에칭을 행하는 것이다. 또한, 상술과 같이 질산 및 불산에 아세트산을 상당량 함유시켜서 사용한 예는 있지만(일본 특허 공개 2006-206374호 공보) 거기에 개시된 결과로부터 다결정 실리콘이나 어모퍼스 실리콘을 효과적으로 에칭하고, 또한 TiN 등과의 선택적 에칭을 달성할 수 있을지는 예측할 수 없다.
음이온 계면활성제의 함유량은 본 실시형태의 에칭액의 전량에 대하여 20질량% 이하로 함유시키는 것이 바람직하고, 10질량% 이하가 보다 바람직하며, 0.001~1.0질량%의 범위 내로 함유시키는 것이 더욱 바람직하고, 0.001~0.1질량% 함유시키는 것이 더욱 바람직하며, 0.005~0.05질량% 함유시키는 것이 특히 바람직하다. 상기 상한치 이하로 함으로써 에칭 속도와 에칭 선택성이 한층 양호하게 되고, 또한 발포의 억제가 가능하기 때문에 바람직하다. 상기 하한치 이상으로 하는 것은 부재의 부식 억제의 관점에서 바람직하다.
이들 음이온 계면활성제는 1종 단독 또는 2종 이상을 혼합해서 사용할 수 있다.
또한, 본 명세서에 있어서 「화합물」이라고 하는 단어를 말미에 붙여서 부를 때, 또는 특정 명칭 또는 화학식으로 나타낼 때에는 상기 화합물 그 자체에 추가하여 그 염, 착체, 그 이온을 포함하는 의미로 사용한다. 또한, 원하는 효과를 얻는 범위에서 소정의 형태로 수식된 유도체를 포함하는 의미이다. 또한, 본 명세서에 있어서 치환·무치환을 명기하고 있지 않은 치환기에 대해서는 그 기에 임의의 치환기를 갖고 있어도 된다는 의미이다. 이것은 치환·무치환을 명기하고 있지 않은 화합물에 대해서도 마찬가지이다. 바람직한 치환기로서는 하기 치환기(T)를 들 수 있다.
(치환기(T))
알킬기(바람직하게는 탄소 원자수 1~20인 알킬기, 예를 들면 메틸, 에틸, 이소프로필, t-부틸, 펜틸, 헵틸, 1-에틸펜틸, 벤질, 2-에톡시에틸, 1-카르복시메틸 등), 알케닐기(바람직하게는 탄소 원자수 2~20인 알케닐기, 예를 들면 비닐, 알릴, 오레일 등), 알키닐기(바람직하게는 탄소 원자수 2~20인 알키닐기, 예를 들면 에티닐, 부타디이닐, 페닐에티닐 등), 시클로알킬기(바람직하게는 탄소 원자수 3~20인 시클로알킬기, 예를 들면 시클로프로필, 시클로펜틸, 시클로헥실, 4-메틸시클로헥실 등), 아릴기(바람직하게는 탄소 원자수 6~26인 아릴기, 예를 들면 페닐, 1-나프틸, 4-메톡시페닐, 2-클로로페닐, 3-메틸페닐 등), 헤테로환기(바람직하게는 탄소 원자수 2~20인 헤테로환기, 예를 들면 2-피리딜, 4-피리딜, 2-이미다졸릴, 2-벤조이미다졸릴, 2-티아졸릴, 2-옥사졸릴 등), 알콕시기(바람직하게는 탄소 원자수 1~20인 알콕시기, 예를 들면 메톡시, 에톡시, 이소프로필옥시, 벤질옥시 등), 아릴옥시기(바람직하게는 탄소 원자수 6~26인 아릴옥시기, 예를 들면 페녹시, 1-나프틸옥시, 3-메틸페녹시, 4-메톡시페녹시 등), 알콕시카르보닐기(바람직하게는 탄소 원자수 2~20인 알콕시카르보닐기, 예를 들면 에톡시카르보닐, 2-에틸헥실옥시카르보닐 등), 아미노기(바람직하게는 탄소 원자수 0~20인 아미노기, 예를 들면 아미노, N,N-디메틸아미노, N,N-디에틸아미노, N-에틸아미노, 아닐리노 등), 술폰아미드기(바람직하게는 탄소 원자수 0~20인 술폰아미드기, 예를 들면 N,N-디메틸술폰아미드, N-페닐술폰아미드 등), 아실옥시기(바람직하게는 탄소 원자수 1~20인 아실옥시기, 예를 들면 아세틸옥시, 벤조일옥시 등), 카르바모일기(바람직하게는 탄소 원자수 1~20인 카르바모일기, 예를 들면 N,N-디메틸카르바모일, N-페닐카르바모일 등), 아실아미노기(바람직하게는 탄소 원자수 1~20인 아실아미노기, 예를 들면 아세틸아미노, 벤조일아미노 등), 시아노기 또는 할로겐 원자(예를 들면 불소 원자, 염소 원자, 브롬 원자, 요오드 원자 등)이고, 보다 바람직하게는 알킬기, 알케닐기, 아릴기, 헤테로환기, 알콕시기, 아릴옥시기, 알콕시카르보닐기, 아미노기, 아실아미노기, 시아노기 또는 할로겐 원자이며, 특히 바람직하게는 알킬기, 알케닐기, 헤테로환기, 알콕시기, 알콕시카르보닐기, 아미노기, 아실아미노기 또는 시아노기를 들 수 있다.
(아미노산 화합물)
본 실시형태의 제 2 형태로서의 실리콘 에칭액은 특정 표면 보호제로서 아미노산 화합물을 함유한다. 아미노산의 탄소수는 3 이상이지만 3~12가 바람직하고, 4~9가 보다 바람직하다. 상기 탄소수의 하한치 이상으로 함으로써 효과적인 에칭 선택성이 얻어지는 점에서 바람직하다. 상한치는 전형적으로는 아미노산의 통상의 탄소수에 의해 정해진다.
아미노산 화합물은 일반적으로 사용되는 아미노산 화합물을 사용할 수 있다. 구체적으로는 리신, 아르기닌, 히스티딘, 아스파르트산, 글루민산, 세린, 트레오닌, 아스파라긴, 글루타민, 알라닌, 글리신, 발린, 이소류신, 류신, 페닐알라닌, 티로신, 트립토판, 메티오닌, 시스테인, 프롤린, 오르니틴을 들 수 있다. 특히 염기성 아미노산 화합물이 바람직하고, 구체적으로는 리신, 아르기닌, 히스티딘을 들 수 있다. 이 중에서도 히스티딘, 아르기닌이 바람직하고, 히스티딘이 보다 바람직하다.
아미노산 화합물의 함유량은 본 실시형태의 에칭액의 전량에 대하여 20질량% 이하로 함유시키는 것이 바람직하고, 0.01~20질량%의 범위 내로 함유시키는 것이 보다 바람직하며, 0.1~10질량% 함유시키는 것이 더욱 바람직하고, 0.5~5질량% 함유시키는 것이 특히 바람직하다. 상기 상한치 이하로 함으로써 실리콘 용해성을 확보할 수 있고, 에칭 속도와 에칭 선택성이 한층 양호하게 되기 때문에 바람직하다. 상기 하한치 이상으로 하는 것은 부재의 부식 억제의 관점에서 바람직하다.
이들 아미노산 화합물은 1종 단독 또는 2종 이상을 혼합해서 사용할 수 있다.
본 발명에 있어서의 아미노산 화합물은 전극 부재의 방식 효과를 나타낸다. 그 상세한 이유는 미해명의 점을 포함하여 이하의 것으로 추정된다. 질산 및 불화수소산이 다결정 실리콘 및 어모퍼스 실리콘을 용해해 가는 기구는 상기 음이온 계면활성제의 항에서 설명한 것과 같다. 이때, 어떠한 흡착 양식에 의해(상기 음이온 계면활성제와 같지 않아도 된다) 상기 아미노산 화합물이 전극 부재 등의 표면에 부착되어 전극 표면에 보호막을 형성하고 있는 것이라고 추정된다. 또한, 아미노산 화합물이 에칭액의 점도의 적합화에 이바지하는 것 또한 상기 음이온 계면활성제와 마찬가지이다.
(수성 매체)
본 발명의 에칭액은 수성 매체를 매체로 하는 수계의 액 조성물인 것이 바람직하다. 수성 매체란 물 및 물에 가용인 용질을 용해한 수용액을 말한다. 용질로서는 상기 질산, 불화수소산, 표면 보호제는 포함되지 않고, 예를 들면 알코올이나 무기 화합물의 염을 들 수 있다. 단, 용질을 적용하는 경우라도 그 양은 원하는 효과를 얻는 범위로 억제되어 있는 것이 바람직하다. 또한, 상기 수계 조성물이란 수성 매체가 주된 매체가 되어 있는 것을 말하고, 고형분 이외의 매체의 과반이 수성 매체인 것이 바람직하며, 70질량% 이상이 보다 바람직하고, 90질량% 이상인 것이 특히 바람직하다.
또한, 본 명세서에 있어서 특정한 제(성분)를 조합시킨 액이란 상기 제를 함유하는 액 조성물을 의미하는 것 이외에 사용 전에 각각의 제 또는 그것을 함유하는 액을 혼합해서 사용하는 키트로서의 의미를 포함하는 것이다. 또한, 반도체 기판이란 웨이퍼뿐만 아니라 거기에 회로 구조가 형성된 기판 구조체 전체를 포함하는 의미로 사용된다. 반도체 기판 부재란 상기에서 정의된 반도체 기판을 구성하는 부재를 가리키며 하나의 재료로 이루어져 있어도 되고, 복수의 재료로 이루어져 있어도 된다. 또한, 가공이 완료된 반도체 기판을 반도체 기판 제품으로서 구별해서 칭하는 경우가 있고, 이것에 필요에 따라 더 가공을 추가하여 다이싱해서 인출한 칩 및 그 가공 제품을 반도체 소자라고 한다.
또한, 반도체 기판의 상하는 특별히 정하지 않아도 되지만 본 명세서에 있어서 도시한 것에 근거해서 말하면 웨이퍼(3)측을 하부(저부) 방향으로 하고, 도전막(5)측을 상부(천부) 방향으로 한다.
(pH)
본 발명의 실리콘 에칭액은 산성이며, pH5 이하로 조정되어 있는 것이 바람직하다. 이 조정은 상기 질산 및 불화수소산의 첨가량을 조정함으로써 행할 수 있다. 단, 본 발명의 효과를 손상시키지 않는 한에 있어서 다른 pH 조정제를 이용하여 상기 범위의 pH로 해도 된다. 실리콘 에칭액의 pH는 3 이하인 것이 더 바람직하고, 1 이하인 것이 보다 바람직하다. 이 pH가 상기 상한치 이하임으로써 충분한 에칭 속도를 얻을 수 있다. 상기 pH에 특별히 하한은 없지만 -2 이상인 것이 실제적이다. 또한, 본 발명에 있어서 pH는 특별히 규정하지 않는 한 실온(25℃)에서 HORIBA사제, F-51(상품명)로 측정한 값이다.
(기타 성분)
·유기 용제의 첨가
본 발명의 실리콘 에칭액에 있어서는 또한 수용성 유기 용제를 첨가해도 된다. 이것에 의해, 웨이퍼의 면 내에 있어서의 균일한 에칭성을 더욱 향상시킬 수 있는 점에서 유효하다. 수용성 유기 용제는 알코올류(예를 들면 에틸렌글리콜, 글리세린, 1,3-프로판디올, 1,3-부탄디올, 1,4-부탄디올, 프로필렌글리콜, 푸르푸릴알코올, 2-메틸-2,4-펜탄디올), 글리콜류(예를 들면 디에틸렌글리콜, 디프로필렌글리콜, 디프로필렌글리콜메틸에테르, 모노프로필렌글리콜), 디메틸술폭시드, 에테르류(예를 들면 에틸렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에테르, 트리에틸렌글리콜디메틸에테르, 테트라에틸렌글리콜디메틸에테르, 프로필렌글리콜디메틸에테르)가 바람직하다. 첨가량은 에칭액 전량에 대하여 0.1~20질량%인 것이 바람직하고, 1~15질량%인 것이 보다 바람직하다. 이 양이 상기 하한치 이상임으로써 상기 에칭의 균일성 향상을 효과적으로 실현할 수 있다. 한편으로, 상기 상한치 이하임으로써 다결정 실리콘막 또는 어모퍼스 실리콘막, 기타 금속막에 대한 습윤성을 확보할 수 있다.
·계면활성제의 첨가
본 발명의 실리콘 에칭액에는 또한 별도의 계면활성제를 함유시켜도 된다. 계면활성제로서는 비이온 계면활성제, 양이온 계면활성제, 및 양성 계면활성제를 사용할 수 있다.
비이온 계면활성제로서는, 예를 들면 폴리알킬렌옥사이드알킬페닐에테르계 계면활성제, 폴리알킬렌옥사이드알킬에테르계 계면활성제, 폴리에틸렌옥사이드와 폴리프로필렌옥사이드로 이루어지는 블록 폴리머계 계면활성제, 폴리옥시알킬렌디스틸렌화 페닐에테르계 계면활성제, 폴리알킬렌트리벤질페닐에테르계 계면활성제, 아세틸렌폴리알킬렌옥사이드계 계면활성제를 들 수 있다.
양이온 계면활성제로서는 제 4급 암모늄염계 계면활성제 또는 알킬피리듐계 계면활성제를 들 수 있다.
양성 계면활성제로서는 베타인형 계면활성제, 아미노산형 계면활성제, 이미다졸린형 계면활성제, 아민옥사이드형 계면활성제를 들 수 있다.
계면활성제의 함유량은 실리콘 에칭액의 전 질량에 대하여 바람직하게는 0.0001~5질량%이며, 보다 바람직하게는 0.001~1질량%이다. 계면활성제를 실리콘 에칭액에 첨가함으로써 실리콘 에칭액의 점도를 조정하여 에칭 대상물에의 습윤성을 개량할 수 있기 때문에 바람직하며, 또한 기판이나 절연막 등에 대한 부식성의 양자가 보다 뛰어나다고 하는 점으로부터도 바람직하다. 이러한 계면활성제는 일반적으로 상업적으로 입수 가능하다. 이들 계면활성제는 단독 또는 복수 조합하여 사용해도 된다.
(피가공물)
본 실시형태의 에칭액을 적용함으로써 에칭되는 재료는 어떤 것이라도 되지만, 일반적인 커패시터의 제조에 사용되는 기판 재료로서 다결정 실리콘 또는 어모퍼스 실리콘을 들 수 있다. 한편, 캐패시터 구조의 중핵을 이루는 전극 재료는 질화티타늄(TiN)을 들 수 있다. 즉, 본 실시형태의 에칭액은 상기 기판 재료의 에칭 레이트(RSi)와 전극 재료의 에칭 레이트(RTi)의 비율(RSi/RTi)이 큰 것이 바람직하다. 구체적인 비율의 값은 재료의 종류나 구조에도 의하므로 특별하게 한정되지 않지만 RSi/RTi가 100 이상인 것이 바람직하고, 200 이상인 것이 바람직하다. 또한, 본 명세서에 있어서는 반도체 기판을 에칭하도록 에칭액을 사용하는 것을 「적용」이라고 칭하지만 그 실시형태는 특별하게 한정되지 않는다. 예를 들면, 일괄식인 것으로 침지시켜서 에칭해도, 매엽식인 것으로 토출에 의해 에칭해도 된다.
가공되는 커패시터 구조의 형상이나 치수는 특별하게 한정되지 않지만, 상술한 바와 같은 실린더 구조를 갖는 것으로서 말하자면 그 실린더 구멍(Kc)(도 3)의 어스펙트비(h2/dc)가 5 이상일 경우에 특히 본 실시형태의 에칭액의 높은 효과가 발휘되어 바람직하다. 마찬가지의 관점에서 어스펙트비가 15 이상인 것이 바람직하고, 20 이상인 것이 보다 바람직하다. 상한은 특별히 없지만 50 이하인 것이 실제적이다. 실린더 구멍(Kc)의 개구 지름(dc)은 특별하게 한정되지 않지만 본 실시형태에 있어서 효과가 발휘되고, 최근의 커패시터 구조의 미세화를 고려하면 20~80nm인 것이 바람직하다.
하부 전극간 거리(dd)는 특별하게 한정되어 있지 않지만 최근의 커패시터 구조의 미세화를 고려하면 20~200nm인 것이 바람직하다.
본 명세서에 있어서의 커패시터의 요철 형상은 특별하게 한정되지 않지만 실린더(원기둥 형상) 구멍, 사각 기둥 형상, 테이퍼 형상, 역테이퍼 형상과 같은 구멍 형상이어도 된다.
또한, 상기 관점으로부터 본 발명에 있어서는 Ti 화합물(예를 들면 TiN, Ti 등), Hf 화합물(예를 들면 HfOx 등), SiN 또는 W로 이루어진 전극막을 적어도 상기 요철 구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 어모퍼스 실리콘막에 대해서 에칭을 행하는 것이 바람직하다.
또한, 상기 다결정 실리콘막 또는 어모퍼스 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용하여 상기 다결정 실리콘막 또는 어모퍼스 실리콘막 및 매설막을 제거하고, 그 제거된 부분을 오목부로 하고 기판 내에 남겨진 볼록부를 커패시터로 하는 것이 바람직하다. 이때, 상기 오목부의 벽면에 TiN 등의 전극막이 존재하고 있는 것이 바람직하다.
본 발명의 에칭 방법은 이들의 제조 공정에만 적용되는 것은 아니고, 특별한 제한 없이 여러 가지 에칭에 사용할 수 있다.
(에칭 방식)
본 발명에서 사용되는 에칭 장치로서는 특별하게 한정되지 않지만 매엽식이나 일괄식을 사용할 수 있다. 매엽식은 웨이퍼를 1매씩 에칭 처리하는 방식이다. 매엽식의 실시형태의 하나로서는 스핀코터로 웨이퍼 표면 전체에 에칭액을 고루 퍼지게 하여 에칭하는 방법이다. 일괄식은 수 매~수십 매의 웨이퍼를 한 번에 에칭하는 방법이다. 일괄식의 실시형태의 하나로서는 에칭액으로 채워진 통 속에 복수의 웨이퍼를 침지시켜서 에칭하는 방법이다.
에칭액의 액온, 에칭액의 스프레이 토출량, 스핀코터의 웨이퍼의 회전수는 에칭 대상이 되는 웨이퍼의 선택에 따라 알맞은 값으로 선택해서 사용된다.
본 실시형태에 있어서 에칭을 행하는 조건은 특별하게 한정되지 않지만 스프레이식(매엽식)의 에칭이어도 되고, 일괄식(침지식)의 에칭이어도 된다. 스프레이식 에칭에 있어서는 반도체 기판을 소정의 방향으로 반송 또는 회전시키고, 그 공간에 에칭액을 분사해서 상기 반도체 기판에 상기 에칭액을 접촉시킨다. 필요에 따라 스핀코터를 이용하여 반도체 기판을 회전시키면서 에칭액을 분무해도 된다. 한편, 일괄식 에칭에 있어서는 에칭액으로 이루어지는 액욕에 반도체 기판을 침지시켜 상기 액욕 내에서 반도체 기판과 에칭액을 접촉시킨다. 이들 에칭 방식은 소자의 구조나 재료 등에 따라 적당하게 구분하여 사용하면 된다.
에칭을 행하는 환경 온도는 스프레이식의 경우 분사 공간을 15~100℃로 하는 것이 바람직하고, 20~80℃로 하는 것이 보다 바람직하다. 에칭액 쪽은 20~80℃로 하는 것이 바람직하고, 30~70℃로 하는 것이 보다 바람직하다. 상기 하한치 이상 으로 함으로써 금속층에 대한 충분한 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한치 이하로 함으로써 에칭의 선택성을 확보할 수 있어 바람직하다. 에칭액의 공급 속도는 특별히 한정되지 않지만 0.05~1L/min으로 하는 것이 바람직하고, 0.1~0.5L/min으로 하는 것이 보다 바람직하다. 상기 하한치 이상으로 함으로써 에칭면 내의 균일성을 확보할 수 있어 바람직하다. 상기 상한치 이하로 함으로써 연속 처리 시에 안정된 선택성을 확보할 수 있어 바람직하다. 반도체 기판을 회전시킬 때에는 그 크기 등에도 의하지만 상기와 같은 관점으로부터 50~400rpm으로 회전시키는 것이 바람직하다.
일괄식의 경우 액욕을 20~80℃로 하는 것이 바람직하고, 30~70℃로 하는 것이 보다 바람직하다. 상기 하한치 이상으로 함으로써 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한치 이하로 함으로써 에칭의 선택성을 확보할 수 있어 바람직하다. 반도체 기판의 침지 시간은 특별히 한정되지 않지만 0.5~30분으로 하는 것이 바람직하고, 1~10분으로 하는 것이 보다 바람직하다. 상기 하한치 이상으로 함으로써 에칭면 내의 균일성을 확보할 수 있어 바람직하다. 상기 상한치 이하로 함으로써 연속 처리 시에 안정된 선택성을 확보할 수 있어 바람직하다.
일반적으로 실리콘 재료로서 단결정 실리콘, 다결정 실리콘(폴리실리콘) 및 어모퍼스 실리콘(비정질 실리콘)을 들 수 있다. 본 발명에서는 이 중 다결정 실리콘 또는 어모퍼스 실리콘을 사용한다.
단결정 실리콘이란, 결정 전체에 걸쳐 원자 배열의 방향이 일치하는 실리콘 결정이지만 실제로는 원자 레벨에서 관찰하면 여러 가지 결함이 존재한다.
다결정 실리콘이란, 결정 방위가 다른 다수의 단결정 입자로 구성된 블록 또는 층 형상의 실리콘이다. Si만으로 이루어지는 것이어도 되고, 붕소나 인 등이 도핑된 것이어도 된다. 기타 원하는 효과를 얻는 범위에서 상기와 같은 여러 가지 결함이나 불순물이 존재하는 것이라도 된다. 그 제조 방법도 특별하게 한정되지 않고, CVD법에 의해 형성된 것 등을 들 수 있다.
어모퍼스 실리콘이란 비정질 반도체 중 구성 원소가 실리콘인 것을 말한다. 구체적으로는 이하와 같은 장거리 주기 구조를 갖지 않는 상태의 실리콘이다. 원자 배열이 완전히 무질서하게 결합된 것은 아니고, 국소적으로는 어떠한 배열 질서는 유지되어 있는 것을 포함한다. 무질서하게 결합하고 있기 때문에 실리콘 원자는 공유 결합의 결합 상대를 상실하고, 결합에 관여하지 않는 전자로 점유된 미결합손(단글링 본드)이 존재하고 있다. 이 미결합손을 수소로 결합시킨(수소화한) 것을 수소화 어모퍼스 실리콘이라고 하고, 안정된 고체 형상을 갖는다. 본 명세서에서는 간단히 어모퍼스 실리콘이라고 표기하지만 수소화되어 있지 않은 어모퍼스 실리콘과 수소화되어 있는 어모퍼스 실리콘의 어느 경우나 가리킨다.
재차 설명하지만, 본 발명에 있어서는 다결정 실리콘 또는 어모퍼스 실리콘을 에칭 대상으로 삼는다. 여기서 그 의미에 대해서 서술해 둔다.
우선 단결정 실리콘은 면 선택성이 있고, 특정한 면에 있어서의 에칭 속도가 빠르다. 그 한편으로, 특정한 면 이외의 면에서는 에칭 속도가 매우 느리거나 또는 에칭되지 않는다. 다결정 실리콘이나 어모퍼스 실리콘에 있어서의 에칭 속도에는 그러한 면 선택성은 없지만, 일반적으로 단결정 실리콘의 에칭 속도가 빠른 특정 면에 비해 에칭 속도가 느려지는 경향이 있다. 본 발명의 실리콘 에칭액은 이렇게 단결정 실리콘과는 다른 에칭 기구에 의한 다결정 실리콘막이나 어모퍼스 실리콘막이어도 고속으로 에칭할 수 있고, 또한 TiN 등과의 선택적인 에칭을 달성할 수 있다.
(실시예)
<실시예 1, 비교예 1>
이하의 표 1에 나타내는 성분 및 하기 처방에 나타낸 조성(질량%)으로 함유시켜서 에칭액을 조액했다.
<에칭 시험>
시험 웨이퍼 : 단결정 <100> 실리콘 상에 제막된 500nm 막 두께의 다결정 실리콘 또는 500nm 막 두께의 어모퍼스 실리콘 웨이퍼를 준비했다. TiN 기판은 SVM제 standard 200mm Test wafers 5000A SiO2/3000A TiN +/-5%를 준비했다. 이것들에 대하여, 매엽식 장치[SPS-Europe B.V.사제, POLOS(상품명)]에서 하기의 조건으로 에칭을 행하고, 평가 시험을 실시했다. SEM(Scaning Electron Microscope)으로 웨이퍼 단면을 촬영하고, 잔존 막 두께를 측정하여 에칭 속도를 구했다.
·약액 온도 : 30℃
·토출량 : 1L/min.
·웨이퍼 회전수 : 500rpm
상기 결과로부터 본 발명의 에칭액에 의하면 다결정 실리콘 및/또는 어모퍼스 실리콘의 공업적으로 충분히 빠른 에칭이 가능하고, 또한 질화티타늄의 에칭은 억제한다고 하는 뛰어난 에칭 선택성을 나타내는 것을 알 수 있었다. 또한, c13은 일본 특허 공개 2006-206347호 공보에 개시된 에칭액에 상당한다.
(실시예 2, 비교예 2)
이어서, 이하의 표 2에 나타내는 성분 및 하기 처방에 나타낸 조성(질량%)으로 함유시켜서 에칭액을 조액했다. 얻어진 에칭액을 사용하여 실시예 1과 마찬가지의 에칭 시험을 실시했다. 이 결과를 하기 표 2에 나타냈다.
상기 결과로부터 본 발명의 에칭액에 의하면 그 아미노산 화합물을 사용한 실시형태에 있어서도 다결정 실리콘 및/또는 어모퍼스 실리콘의 공업적으로 충분히 빠른 에칭이 가능하고, 또한 질화티타늄의 에칭은 억제한다고 하는 뛰어난 에칭 선택성을 나타내는 것을 알 수 있었다. 또한, 비교예로서는 표 1의 c11~c13이 그것에 상당하고, 이들과 대비할 수 있다.
상기 표와 같이, 음이온 계면활성제 또는 아미노산 화합물을 포함하지 않는 비교예에서는 TiN의 선택적인 에칭을 할 수 없었다. 본 발명의 실리콘 에칭액에 의하면 다결정 실리콘이나 어모퍼스 실리콘에 대하여 높은 에칭 속도를 나타내고, 한편으로 TiN에 대하여는 손상을 주지 않는다고 하는 높은 에칭 선택성을 나타냈다.
1 : 제 1 성형막 2 : 제 2 성형막
3 : 실리콘 웨이퍼 4 : 포토레지스트
5 : 도전막 6 : 매설막
7 : 전극 보호막 9 : 용량 절연막
10, 20 : 커패시터 구조 21 : 제 3 성형막
31 : 제 4 성형막 50 : 하부 전극(실린더 벽)
81 : 하부 전극(실린더 구조)의 저부
82 : 하부 전극(실린더 구조)의 주요부
3 : 실리콘 웨이퍼 4 : 포토레지스트
5 : 도전막 6 : 매설막
7 : 전극 보호막 9 : 용량 절연막
10, 20 : 커패시터 구조 21 : 제 3 성형막
31 : 제 4 성형막 50 : 하부 전극(실린더 벽)
81 : 하부 전극(실린더 구조)의 저부
82 : 하부 전극(실린더 구조)의 주요부
Claims (23)
- 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 준비하고, 상기 실리콘 에칭액을 다결정 실리콘 및 어모퍼스 실리콘으로부터 선택된 적어도 하나로 이루어지는 실리콘막에 적용하여 커패시터가 되는 요철 형상을 형성하고,
상기 실리콘 에칭액 중의 상기 질산의 농도는 30질량%를 초과하고,
상기 커패시터 구조를 구성하는 요철 형상부는 상기 실리콘 에칭액의 적용에 의한 에칭에 의해서도 제거되지 않는 Ti 화합물, Hf 화합물, SiN 및 W로부터 선택되는 적어도 1종을 포함하여 이루어지는 것을 특징으로 하는 에칭 방법. - 제 1 항에 있어서,
상기 음이온성 기를 갖는 탄소수 3 이상인 화합물은 아미노산 화합물 또는 음이온 계면활성제인 것을 특징으로 하는 에칭 방법. - 제 1 항에 있어서,
상기 음이온성 기를 갖는 탄소수 3 이상인 화합물의 액 전량 중의 농도를 20질량% 이하로 하는 것을 특징으로 하는 에칭 방법. - 제 1 항에 있어서,
상기 음이온성 기를 갖는 탄소수 3 이상인 화합물은 염기성 아미노산 화합물 또는 탄소수 10 이상인 음이온 계면활성제인 것을 특징으로 하는 에칭 방법. - 삭제
- 제 1 항에 있어서,
상기 실리콘 에칭액 중 상기 불화수소산의 농도는 6질량% 이하인 것을 특징으로 하는 에칭 방법. - 제 1 항에 있어서,
상기 커패시터 구조를 구성하는 요철 형상부는 상기 실리콘 에칭액에 의해 제거되어서 형성되는 실린더 구멍을 가지고 이루어지는 것을 특징으로 하는 에칭 방법. - 삭제
- 제 1 항에 있어서,
상기 커패시터 구조를 구성하는 요철 형상부는 상기 실리콘 에칭액의 적용에 의한 에칭에 의해서도 제거되지 않는 TiN인 것을 특징으로 하는 에칭 방법. - 제 7 항에 있어서,
상기 실린더 구멍은 어스펙트비 15 이상인 것을 특징으로 하는 에칭 방법. - 제 2 항에 있어서,
상기 음이온 계면활성제는 탄소수 10 이상인 카르복실산 화합물, 탄소수 10 이상인 술폰산 화합물 및 탄소수 10 이상인 포스폰산 화합물로 이루어지는 군으로부터 선택되는 적어도 1종인 것을 특징으로 하는 에칭 방법. - 제 4 항에 있어서,
상기 염기성 아미노산 화합물은 아르기닌 또는 히스티딘인 것을 특징으로 하는 에칭 방법. - 다결정 실리콘막 및 어모퍼스 실리콘막으로부터 선택된 적어도 하나로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정, 및
상기 반도체 기판에 특정 에칭액을 적용하여 상기 실리콘막의 적어도 일부를 에칭하는 공정을 포함하는 반도체 기판 제품의 제조 방법으로서:
상기 특정 에칭액으로서 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 사용하고,
상기 음이온성 기를 갖는 탄소수 3 이상인 화합물은 염기성 아미노산 화합물인 것을 특징으로 하는 반도체 기판 제품의 제조 방법. - 제 13 항에 있어서,
상기 반도체 기판을 준비하는 공정에 있어서 상기 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 상기 반도체 기판에 요철을 형성해 두고, 그 후에
상기 요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,
상기 도전막 상에 매설막을 부여해서 상기 오목부를 상기 매설막으로 충전하는 공정과,
상기 상면에 부여된 도전막 부분 및 상기 매설막의 일부를 제거하여 상기 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서
상기 실리콘막의 에칭 공정에 있어서 상기 반도체 기판에 상기 에칭액을 부여하여 상기 오목부 벽면의 도전막은 남기면서 상기 노출된 실리콘막과 상기 매설막을 제거하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법. - 제 14항에 있어서,
상기 도전막은 Ti 화합물, Hf 화합물, SiN 및 W로 이루어지는 군으로부터 선택되는 적어도 1종인 것을 특징으로 하는 반도체 기판 제품의 제조 방법. - 제 13 항에 있어서,
상기 반도체 기판으로서 실질적으로 평평한 면을 갖는 것을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용하여 상기 실리콘막과 상기 매설막을 제거하고, 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 상기 도전막을 포함하는 볼록부를 커패시터 전극으로 하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법. - 삭제
- 삭제
- 삭제
- 제 13 항에 기재된 반도체 기판 제품의 제조 방법에 의해 얻어진 것을 특징으로 하는 반도체 기판 제품.
- 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 준비하고, 상기 실리콘 에칭액을 다결정 실리콘 및 어모퍼스 실리콘으로부터 선택된 적어도 하나로 이루어지는 실리콘막에 적용하여 커패시터가 되는 요철 형상을 형성하고,
상기 커패시터 구조를 구성하는 요철 형상부는 상기 실리콘 에칭액의 적용에 의한 에칭에 의해서도 제거되지 않는 Ti 화합물, Hf 화합물, SiN 및 W로부터 선택되는 적어도 1종을 포함하여 이루어지는 것을 특징으로 하는 에칭 방법. - 다결정 실리콘막 및 어모퍼스 실리콘막으로부터 선택된 적어도 하나로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정, 및
상기 반도체 기판에 특정 에칭액을 적용하여 상기 실리콘막의 적어도 일부를 에칭하고, 커패시터가 되는 요철 형상을 형성하는 공정을 포함하는 반도체 기판 제품의 제조 방법으로서:
상기 특정 에칭액으로서 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하는 실리콘 에칭액을 사용하고,
상기 커패시터 구조를 구성하는 요철 형상부는 상기 실리콘 에칭액에 의해 제거되어서 형성되는 실린더 구멍을 가지고 이루어지고,
상기 실린더 구멍은 어스펙트비 15 이상인 것을 특징으로 하는 반도체 기판 제품의 제조 방법. - 다결정 실리콘막 및 어모퍼스 실리콘막으로부터 선택된 적어도 하나를 제거하는 실리콘 에칭액으로서: 음이온성 기를 갖는 탄소수 3 이상인 화합물과 질산과 불화수소산을 수성 매체 중에 함유하고,
상기 음이온성 기를 갖는 탄소수 3 이상인 화합물은 염기성 아미노산 화합물인 것을 특징으로 하는 실리콘 에칭액.
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