KR101955337B1 - 문턱전압 변동을 줄인 고 전자 이동도 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
문턱전압의 변동을 줄인 고 전자 이동도 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 HEMT는 화합물 반도체를 포함하는 기판 상에 형성되고, 2DEG 채널과 디플리션 영역(depletion area)을 포함하는 채널층과, 상기 2DEG 채널에 대응하도록 상기 채널층 상에 형성된 제1 채널 공급층과, 상기 채널층의 디플리션 영역 및 상기 제1 채널 공급층의 일부 영역 상에 형성된 디플리션층과, 상기 제1 채널 공급층 상에 형성되고, 상기 디플리션 영역을 사이에 두고 마주하는 소스 및 드레인 전극과, 상기 디플리션층 상에 형성된 게이트를 포함한다. 상기 제1 채널 공급층보다 분극률이 작은 제2 채널 공급층을 상기 채널층의 디플리션 영역 및 상기 제1 채널 공급층의 일부 영역 상에 구비하고, 상기 디플리션층은 상기 제2 채널 공급층 상에 구비될 수 있다.
Description
본 발명의 일 실시예는 전력소자 및 그 제조방법에 관한 것으로써, 보다 자세하게는 문턱전압 변동을 줄인 고 전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT)는 전력 소자의 하나이다. HEMT는 분극률이 다른 화합물 반도체를 포함하고, 채널층에는 캐리어로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas)(2DEG)가 형성된다. HEMT에서 AlGaN 배리어층의 두께를 두껍게 형성하면, 채널층에 2DEG의 농도를 높일 수 있어 턴온(turn on)시의 전류, 곧, 온 전류(ON current)를 증가시킬 수 있다. 그러나 AlGaN 배리어층의 두께가 두꺼울 경우, 게이트와 AlGaN 배리어층 사이에 형성되는 디플리션층(depletion layer)에 의한 AlGaN 배리어층의 에너지 밴드의 들려지는 정도가 작다. 따라서 게이트 아래의 채널층에서 2DEG가 완전히 제거되지 못할 수 있어 HEMT의 E-모드(Enhanced mode) 동작이 어려울 수 있다.
이와 같은 HEMT에서 게이트 아래의 AlGaN 배리어층에 리세스(reccess)를 형성하여 게이트 아래의 채널층에서 2DEG를 완전히 제거할 수 있다. 그러나 상기 리세스를 형성하기 위한 식각 과정에서 상기 리세스 후 상기 리세스 아래에 남은 AlGaN 배리어층의 두께가 HEMT 마다 달라질 수 있다. 이에 따라 HEMT 마다 턴온을 위한 문턱전압(threshold voltage)(Vth)이 달라질 수 있는데, 이는 HEMT 동작의 신뢰성 저하의 원인의 하나가 될 수 있다.
본 발명의 일 실시예는 제품별 문턱전압 편차를 줄일 수 있는 HEMT를 제공한다.
본 발명의 일 실시예는 이러한 HEMT의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 HEMT는 화합물 반도체를 포함하는 기판 상에 형성되고, 2DEG 채널과 디플리션 영역(depletion area)을 포함하는 채널층과, 상기 2DEG 채널에 대응하도록 상기 채널층 상에 형성된 제1 채널 공급층과, 상기 채널층의 디플리션 영역 및 상기 제1 채널 공급층의 일부 영역 상에 형성된 디플리션층과, 상기 제1 채널 공급층 상에 형성되고, 상기 디플리션 영역을 사이에 두고 마주하는 소스 및 드레인 전극과, 상기 디플리션층 상에 형성된 게이트를 포함한다.
이러한 HEMT에서, 상기 제1 채널 공급층보다 분극률이 작은 제2 채널 공급층을 상기 채널층의 디플리션 영역 및 상기 제1 채널 공급층의 일부 영역 상에 구비하고, 상기 디플리션층은 상기 제2 채널 공급층 상에 구비될 수 있다.
상기 소스 및 드레인 전극은 상기 디플리션층과 접촉 또는 이격될 수 있다.
상기 게이트와 상기 디플리션층 사이에 절연층이 더 구비될 수 있다.
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, p형 도핑물질로 도핑된 화합물 반도체층일 수 있다.
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, 분극 유발 주요 성분의 함량이 두께에 따라 달라지는 화합물 반도체층일 수 있다.
상기 제1 채널 공급층은 n형 도핑물질로 도핑된 것으로, Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층일 수 있다.
상기 디플리션층은 p형 도핑물질이 도핑된 또는 도핑되지 않은 것으로 Al, Ga 및 In 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 채널 공급층은 조성이 동일하고, 조성비가 다른 화합물 반도체층일 수 있다.
상기 제 1 채널 공급층의 두께는 20nm ~ 200nm이고, 상기 제2 채널 공급층의 두께는 5~20nm일 수 있다.
상기 게이트는 금속 또는 질화물일 수 있다.
상기 제1 및 제2 채널 공급층은 동일한 분극률을 가질 수 있다.
본 발명의 일 실시예에 의한 트랜지스터는 2DEG 채널과 디플리션 영역을 포함하는 채널층과, 상기 디플리션 영역을 노출시키는 개구(opening)를 한정하고, 상기 2DEG 채널 상에 형성된 제1 채널 공급층과, 상기 제1 채널 공급층 및 상기 디플리션 영역 상에 형성된 디플리션층과, 상기 제1 채널 공급층 상에 형성되고, 서로 이격된 소스 및 드레인 전극과, 상기 디플리션층 상에 형성된 게이트 전극을 포함하고, 상기 디플리션층은 질소(N)를 함유하고, 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 함유하는 화합물 반도체를 포함한다.
이러한 트랜지스터에서 상기 디플리션층과 상기 디플리션 영역 사이에 제2 채널 공급층을 더 포함할 수 있다.
상기 제2 채널 공급층의 분극률은 상기 제1 채널 공급층의 분극률보다 작을수 있다.
상기 게이트 전극과 상기 디플리션층 사이에 절연층이 더 구비될 수 있다.
상기 디플리션층은 p형 도펀트를 포함할 수 있다.
상기 디플리션층의 분극률은 상기 제1 채널 공급층의 분극률보다 작을 수 있다.
본 발명의 다른 실시예에 의한 HEMT는 기판 상에 형성되고, 서로 이격된 소스전극, 드레인 전극 및 게이트 전극과, 상기 게이트 전극 상에 형성된 디플리션층과, 상기 디플리션층의 적어도 일부 상에 형성된 제1 채널 공급층과, 상기 디플리션층 및 상기 제1 채널 공급층 상에 형성된 채널층을 포함하고, 상기 채널층은 상기 제1 채널 공급층에 대응하는 2DEG 채널과 상기 디플리션층에 대응하는 디플리션 영역을 포함할 수 있다.
본 발명의 일 실시예에 의한 HEMT의 제조방법은 기판 상에 채널층을 형성하고, 상기 채널층 상에 상기 채널층보다 분극률이 큰 제1 채널 공급층을 형성하고, 상기 제1 채널 공급층의 일부를 제거하여 상기 채널층의 일부를 노출시키고, 상기 제1 채널 공급층 상에 상기 채널층의 노출된 영역을 덮는 디플리션층을 형성하고, 상기 제1 채널 공급층 상에 상기 디플리션층을 사이에 두고 마주하는 소스 및 드레인 전극을 형성하고, 상기 디플리션층 상에 게이트를 형성하는 과정을 포함한다.
이러한 제조방법에서, 상기 디플리션층을 형성하기 전에, 상기 제1 채널 공급층 상에 상기 채널층의 노출된 영역을 덮고 상기 제1 채널 공급층보다 분극률이 작은 제2 채널 공급층을 형성하고, 상기 디플리션층은 상기 제2 채널 공급층 상에 형성할 수 있다.
상기 게이트와 상기 디플리션층 사이에 절연층을 형성할 수 있다.
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, p형 도핑물질로 도핑된 화합물 반도체층으로 형성할 수 있다.
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, 분극 유발 주요 성분의 함량이 두께에 따라 달라지는 화합물 반도체층으로 형성할 수 있다.
상기 제1 채널 공급층은 n형 도핑물질로 도핑된 것으로, Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층일 수 있다.
상기 디플리션층은 p형 도핑물질이 도핑된 또는 도핑되지 않은 것으로 Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층일 수 있다.
상기 제1 및 제2 채널 공급층은 조성이 동일하고, 조성비가 다른 화합물 반도체층으로 형성할 수 있다.
상기 게이트는 금속 또는 질화물로 형성할 수 있다.
상기 디플리션층과 상기 제2 채널 공급층은 에피텍시 방법으로 형성할 수 있다.
상기 소스 및 드레인 전극은 상기 디플리션층과 이격되게 형성할 수 있다.
상기 디플리션층을 형성하기 전에 습식식각으로 상기 채널층의 노출된 영역의 표면 거칠기 완화시킬 수 있다.
상기 제1 및 제2 채널 공급층의 분극률은 동일할 수 있다.
본 발명의 일 실시예에 의한 HEMT에서 채널층 상에 채널 공급층이 형성된 다음, 상기 채널 공급층의 게이트 아래에 형성된 부분은 완전히 제거된다. 이후, 상기 채널 공급층이 제거된 채널층 상에 에피텍시 방법으로 디플리션층을 직접 성장시키거나 상기 채널 공급층과 분극률이 같거나 작은 다른 채널 공급층과 디플리션층을 순차적으로 성장시킨다.
게이트 아래의 디플리션 영역 상에 형성되는 디플리션층 또는 다른 채널 공급층과 디플리션층은 에피텍시 방법으로 성장되므로, 게이트와 채널층 사이에 형성되는 물질층의 두께를 정확히 조절할 수 있다. 이에 따라 게이트와 채널층 사이에 형성되는 물질층의 두께는 오차범위 내에서 HEMT 별로 일정하게 유지할 수 있다. 따라서 HEMT 별로 게이트 문턱전압의 변화를 최소화할 수 있는 바, HEMT의 동작 신뢰성이 높아질 수 있다.
또한, 상기 다른 채널 공급층은 게이트와 드레인 전극 사이의 상기 채널 공급층 상에도 성장되므로, 게이트와 드레인 전극 사이의 채널 공급층의 두께는 게이트 아래보다 두껍게 된다. 이에 따라 게이트와 드레인 전극 사이에 디플리션층이 존재하더라도 게이트와 드레인 전극 사이의 채널층에서 2DEG 밀도는 낮아지지 않는다.
도 1은 본 발명의 일 실시예에 의한 HEMT의 단면도이다.
도 2a 내지 도 2c는 도 1에서 디플리션층이 소스 및 드레인 전극 중 적어도 하나와 이격된 경우를 나타낸 단면도들이다.
도 3은 도 1에서 게이트와 디플리션층 사이에 절연층(게이트 절연막)이 더 구비된 경우를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 HEMT의 단면도이다.
도 5는 도 4에서 게이트와 디플리션층 사이에 절연층(게이트 절연막)이 더 구비된 경우를 나타낸 단면도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 19 내지 도 22는 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 23은 본 발명의 일 실시예에 의한 HEMT를 대상으로 실시한 시뮬레이션에서 측정된, 게이트와 드레인 전극 사이의 2DEG와 2DHG 밀도를 나타낸 그래프이다.
도 24a 내지 도 24c는 도 4에서 디플리션층이 소스 및 드레인 전극 중 적어도 하나와 이격된 경우를 나타낸 단면도들이다.
도 25a 및 도 25b 본 발명의 또 다른 실시예에 의한 HEMT를 나타낸 단면도들이다.
도 26a 내지 도 26g는 본 발명의 또 다른 실시예에 의한 HEMT의 제조 방법을 단계별로 나타낸 단면도들이다.
도 2a 내지 도 2c는 도 1에서 디플리션층이 소스 및 드레인 전극 중 적어도 하나와 이격된 경우를 나타낸 단면도들이다.
도 3은 도 1에서 게이트와 디플리션층 사이에 절연층(게이트 절연막)이 더 구비된 경우를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 HEMT의 단면도이다.
도 5는 도 4에서 게이트와 디플리션층 사이에 절연층(게이트 절연막)이 더 구비된 경우를 나타낸 단면도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 19 내지 도 22는 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 23은 본 발명의 일 실시예에 의한 HEMT를 대상으로 실시한 시뮬레이션에서 측정된, 게이트와 드레인 전극 사이의 2DEG와 2DHG 밀도를 나타낸 그래프이다.
도 24a 내지 도 24c는 도 4에서 디플리션층이 소스 및 드레인 전극 중 적어도 하나와 이격된 경우를 나타낸 단면도들이다.
도 25a 및 도 25b 본 발명의 또 다른 실시예에 의한 HEMT를 나타낸 단면도들이다.
도 26a 내지 도 26g는 본 발명의 또 다른 실시예에 의한 HEMT의 제조 방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 HEMT 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 HEMT에 대해 설명한다.
도 1을 참조하면, 기판(30) 상에 버퍼층(32)이 형성되어 있다. 기판(30)은, 예를 들면 실리콘 기판, 실리콘 카바이드(SiC) 기판 또는 알루미늄 산화물(예컨대, Al2O3) 기판일 수 있다. 버퍼층(32)은 화합물 반도체층일 수 있다. 예를 들면, 버퍼층(32)은 GaN층, AlGaN층 또는 AlGaInN층일 수 있다. 기판(30)과 버퍼층(32) 사이에 씨드층(seed layer)이 더 구비될 수 있다. 이때, 상기 씨드층은, 예를 들면 AlN층, AlGaN층일 수 있다. 버퍼층(32) 상에는 2DEG(G1)를 포함하는 물질층(34)이 존재한다. 물질층(34)은 화합물 반도체층일 수 있는데, 예를 들면 GaN층일 수 있다. 2DEG(G1)는 물질층(34)의 상부면 아래에 위치할 수 있다. 2DEG(G1)는 채널 캐리어로 사용될 수 있다. 이와 같이 물질층(34)은 채널 캐리어로 사용되는 2DEG(G1)를 포함하는 바, 채널을 포함하는 물질층이라는 의미로 이하에서 채널층(34)이라 한다. 채널층(34)의 상부면 아래의 일부 영역(A1)에는 2DEG가 존재하지 않는다. 이 영역(A1)은 2DEG가 제거된 영역으로써, 이하, 디플리션 영역(depletion area)(A1)이라 한다. 채널층(34) 상에 제1 채널 공급층(36)이 존재한다. 제1 채널 공급층(36)의 두께는 20nm 이상일 수 있는데, 예를 들면 20nm~200nm일 수 있다. 제1 채널 공급층(36)의 분극률에 따라 그 두께는 20nm이하일 수도 있다. 제1 채널 공급층(36)은 화합물 반도체층일 수 있다. 제1 채널 공급층(36)의 분극률과 밴드갭은 채널층(34)보다 클 수 있다. 채널층(34)과 제1 채널 공급층(36) 사이의 이러한 차이에 따라 채널층(34)에 2DEG(G1)가 나타나게 된다. 제1 채널 공급층(36)의 화합물 반도체는 AlxGa(1-x-y)InyN일 수 있다. 여기서, x는 0<x≤1, y는 0≤y<1, 0<x+y≤1일 수 있다. 예를 들면, 제1 채널 공급층(36)은 AlN, AlGaN, AlInN 및 AlGaInN 중 어느 하나를 포함할 수 있다. 제1 채널 공급층(36)은 2DEG(G1)에 대응하는 채널층(34)의 상부면 상에 존재한다. 채널층(34)의 디플리션 영역(A1) 상에는 제1 채널 공급층(36)이 존재하지 않는다. 제1 채널 공급층(36) 상에 채널층(34)의 디플리션 영역(A1)을 덮는 제2 채널 공급층(38)이 존재한다. 제2 채널 공급층(38)은 제1 채널 공급층(36)의 상부면의 일부 영역을 덮을 수 있다. 제1 채널 공급층(36)보다는 미치는 영향이 적지만, 제2 채널 공급층(38)은 채널층(34)의 2DEG(G1) 생성에 영향을 줄 수 있다. 제2 채널 공급층(38)의 두께는 20nm이하일 수 있는데, 예를 들면 1nm보다 두껍고 20nm보다 얇을 수 있다.
제1 채널 공급층(36) 상에 제2 채널 공급층(38)이 구비됨에 따라 2DEG(G1) 위에 존재하는 채널 공급층(36+38)의 두께는 디플리션 영역(A1) 상에 형성된 채널 공급층(38)보다 두껍게 된다. 디플리션 영역(A1)의 경계에서의 제1 채널 공급층(36)의 단차에 따라 디플리션 영역(A1) 상에서 제2 채널 공급층(38)은 리세스(recess)된 형태가 된다. 이러한 제2 채널 공급층(38)은 화합물 반도체층일 수 있다. 제2 채널 공급층(38)의 화합물 반도체는 AlxGa(1-x-y)InyN일 수 있다. 여기서, x는 0<x≤1, y는 0≤y<1, 0<x+y≤1일 수 있다. 제2 채널 공급층(38)의 분극률은 제1 채널 공급층(36)보다 작을 수 있다. 제1 및 제2 채널 공급층(36, 38)의 분극률은 동일할 수도 있는데, 예를 들면 제2 채널 공급층(38)의 분극률이 제1 채널 공급층(36)의 분극률과 동일할 수 있다. 제1 및 제2 채널 공급층(36, 38)은 동일한 화합물 반도체층일 수 있는데, 이 경우에 제1 및 제2 채널 공급층(36, 38)의 특정 성분, 예를 들면 알루미늄(Al) 또는 인듐(In)의 함량은 다를 수 있다. 예를 들면, 제1 및 제2 채널 공급층(36, 38)이 모두 AlGaN층일 때, 제1 채널 공급층(36)의 알루미늄 함량은 35%이고, 제2 채널 공급층(38)의 알루미늄 함량은 20%일 수 있고, 그 반대일 수도 있다. 제1 및 제2 채널 공급층(36, 38)은 n형 도핑물질으로 도핑된 것일 수도 있다. 실리콘(Si)이 상기 n형 도핑물질로 사용될 수 있으나, 이러한 것으로 제한되지는 않는다.
제2 채널 공급층(38) 상에 디플리션층(40)이 존재한다. 디플리션층(40)은 제2 채널 공급층(38)의 리세스된 부분과 그 둘레를 덮을 수 있다. 2DEG(G1) 위에 존재하는 채널 공급층(36+38)의 전체 두께는 채널층(34)의 디플리션 영역(A1) 상에 형성된 제2 채널 공급층(38)보다 두껍다. 따라서 디플리션층(40)에 의한 영향은 디플리션 영역(A1)으로 제한되는 바, 디플리션층(40)의 존재는 2DEG(G1)의 밀도에 영향을 주지 않는다. 디플리션층(40)의 두께는, 예를 들면 5~500nm일 수 있다.
제2 채널 공급층(38)에 의해 채널층(34)의 디플리션 영역(A1)에 2DEG가 나타나지만, 이렇게 나타난 2DEG는 디플리션층(40)에 의해 제거된다. 이렇게 해서, 디플리션 영역(A1)에는 2DEG가 존재하지 않게 된다. 존재하더라도 그 양은 2DEG(G1)와 비교해서 극히 적을 수 있는 바, 그 영향은 무시할 수 있다. 디플리션층(40)은 화합물 반도체층 또는 질화물층일 수 있다. 이때, 상기 화합물 반도체층은 p형 도핑물질로 도핑된 것일 수 있는데, 예를 들면 GaN층, AlGaN층, AlInN층, AlInGaN층 및 InGaN층 중 어느 하나일 수 있다. 이러한 화합물 반도체층 중에서 InGaN층의 경우는 도핑물질을 포함하지 않을 수 있다. 디플리션층(40)의 질화물층인 경우, 디플리션층(40)은, 예를 들면 InN층일 수 있다. 이때, 상기 InN층은 p형 도핑물질로 도핑된 것일 수 있으나, 이러한 도핑물질을 포함하지 않을 수도 있다. 마그네슘(Mg)이 상기 p형 도핑물질로 사용될 수 있으나, 이것으로 제한되지 않는다. 디플리션층(40)은 또한 p형 반도체층 또는 유전체층을 포함할 수 있다.
디플리션층(40)은 제1 채널 공급층(36)과의 분극률 차에 따른 2차원 홀 가스(2-Dimensional Hole Gas)(2DHG)(G2)를 포함할 수 있다. 2DHG(G2)의 형성에 제2 채널 공급층(38)도 영향을 줄 수 있다. 2DHG(G2)는 제2 채널 공급층(38)과 디플리션층(40)의 계면 근처에 존재한다. 2DEG(G1)를 제거할 때, 2DHG(G2)를 함께 제거하면, 도 1의 HEMT의 공간전하(space charge)는 전체적으로 중성(neutral)이 된다. 따라서 도 1의 HEMT는 절연파괴 전압(breakdown voltage)이 훨씬 큰 수퍼 접합(super junction) HEMT가 될 수 있다.
계속해서, 제1 채널 공급층(36)에서 제2 채널 공급층(38)이 형성되지 않은 영역 상에 소스전극(42S)과 드레인 전극(42D)이 형성되어 있다. 소스 전극(42S)과 드레인 전극(42D)은 디플리션 영역(A1)을 사이에 두고 마주한다. 채널층(34)의 디플리션 영역(A1)은 드레인 전극(42D)보다 소스 전극(42S)에 가까울 수 있다. 소스 전극(42S)과 드레인 전극(42D)은 제2 채널 공급층(38) 및 디플리션층(40)에 접촉된다.
한편, 도면에 도시하지는 않았지만, 제1 채널 공급층(36)에서 소스 전극(42S)과 드레인 전극(42D) 아래에 형성된 부분이 제거되어 소스 전극(42S)과 드레인 전극(42D)이 채널층(34) 상에 형성될 수도 있다. 이러한 경우는 하기될 다른 실시예에도 적용될 수 있다.
계속 도 1을 참조하면, 디플리션층(40) 상에 게이트 전극(44)이 존재한다. 게이트 전극(44)은 채널층(34)의 디플리션 영역(A1) 위에 위치할 수 있다. 게이트(44)는 금속 게이트 또는 질화물 게이트일 수 있다. 게이트(44)가 금속 게이트일 때, 게이트(44)는 디플리션층(40)과 오믹 콘택(Ohmic contact)을 이루는 제1 금속 또는 디플리션층(40)과 쇼트기 콘택(Schottky contact)을 이루는 제2 금속으로 형성된 것일 수 있다. 상기 제1 금속은 일함수(workfunction)가 4.5eV 이상인 금속으로써, 예를 들면 니켈(Ni), 이리듐(Ir), 백금(Pt) 및 골드(Au) 중 어느 하나일 수 있다. 상기 제2 금속은 일함수가 4.5eV보다 작은 금속으로써, 예를 들면 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나일 수 있다. 게이트(44)가 질화물 게이트일 때, 게이트(44)는 전이금속 질화물로 형성된 것일 수 있다. 상기 전이금속 질화물은, 예를 들면 TiN, TaN 또는 WN일 수 있다. 또한, 게이트(44)는 도전성 불순물을 포함하는 폴리 실리콘 또는 게르마늄(Ge)으로 형성된 게이트일 수 있다.
한편, 도 2a에 도시한 바와 같이, 디플리션층(40A)은 소스 전극(42S) 및 드레인 전극(42D)과 이격될 수 있다. 또한 도 2b에 도시한 바와 같이, 디플리션층(40B)은 소스 전극(42S)과 이격되고, 드레인 전극(42D)과는 이격되지 않을 수 있다. 또한 도 2c에 도시한 바와 같이, 디플리션층(40C)은 드레인 전극(42D)과 이격되고, 소스 전극(42S)과는 이격되지 않을 수 있다. 소스 전극(42S)과 드레인 전극(42D)은 적어도 하나의 금속 또는 금속 질화물을 포함할 수 있는데, 예를 들면 Au, Ni, Pt, Ti, Al, Pd, Ir, W, Mo, Ta, Cu, TiN, TaN 및 WN 중 적어도 하나를 포함할 수 있다. 소스 전극(42S)과 드레인 전극(42D)은 이러한 것으로 제한되지 않는다.
또한, 도 3에 도시한 바와 같이, 게이트(44)와 디플리션층(40) 사이에는 누설전류(leakage current)를 방지하기 위한 절연층(46)이 더 구비될 수 있다. 절연층(46)은 실리콘 산화물층 또는 질화물층일 수 있다. 절연층(46)은 도 2a 내지 도 2c에 도시한 고 전자 이동도 트랜지스터에 적용될 수 있다.
도 4는 본 발명의 다른 실시예에 의한 고 전자 이동도 트랜지스터를 보여준다. 도 1의 경우와 다른 부분에 대해서만 설명한다.
도 4를 참조하면, 제1 채널 공급층(36)의 일부 영역 상에 채널층(34)의 디플리션 영역(A1)을 덮는 제2 디플리션층(50)이 구비되어 있다. 제2 디플리션층(50)의 두께는, 예를 들면 1~100nm일 수 있다. 제2 디플리션층(50)은 p형 도핑물질이 도핑된 화합물 반도체층일 수 있는데, 예를 들면 p형 AlGaN층일 수 있다. 제2 디플리션층(50)은 또한 분극 유발 원소의 함량이 점진적으로 변하는 화합물 반도체층일 수 있는데, 예를 들면 알루미늄(Al)의 함량이 밑면에서 윗면으로 갈수록 점점 작아져서 분극밀도가 점점 작아지는, p 도핑 효과를 갖는 AlGaN층일 수 있다. 이러한 제2 디플리션층(50)은 AlGaN층외에도 AlInN층 또는 AlInGaN층이 있을 수 있다. 제2 디플리션층(50)은 도 1의 제2 채널 공급층(38)와 동일한 위치에 구비될 수 있다. 제1 채널 공급층(36)의 상부면에서 제2 디플리션층(50)이 존재하지 않는 영역 상에 소스 전극(42S)과 드레인 전극(42D)이 존재한다. 소스 전극(42S)과 드레인 전극(42D)은 제2 디플리션층(50)과 접촉될 수 있다. 제2 디플리션층(50) 상에 게이트(44)가 존재한다.
한편, 도 5에 도시한 바와 같이, 제2 디플리션층(50)과 게이트(44) 사이에 절연층(46)이 더 구비될 수 있다.
도 24a에 도시한 바와 같이, 디플리션층(50A)은 소스 전극(42S)과 드레인 전극(42D)으로부터 이격될 수 있다. 또한 도 24b에 도시한 바와 같이, 디플리션층(50B)은 소스 전극(42S)과 이격되고, 드레인 전극(42D)과는 이격되지 않을 수 있다. 또한 도 24c에 도시한 바와 같이, 디플리션층(50C)은 드레인 전극(42D)과 이격되고, 소스 전극(42S)과는 이격되지 않을 수 있다.
다음에는 도 6 내지 도 11을 참조하여 본 발명의 일 실시예에 의한 고 전자 이동도 트랜지스터의 제조방법을 설명한다. 이 과정에서, 도 1 내지 도 5의 설명에서 언급된 부재에 대해서는 동일 참조번호를 사용하고 관련된 설명은 생략한다.
도 6을 참조하면, 기판(30) 상에 버퍼층(32)을 형성한다. 기판(30)과 버퍼층(32) 사이에 씨드층(미도시)을 형성할 수 있다. 버퍼층(32) 상에 채널층(34)을 형성한다. 채널층(34)은 에피택시(epitaxy) 방법을 이용하여 형성할 수 있다. 채널층(34) 상에 제1 채널 공급층(36')을 형성한다. 제1 채널 공급층(36')과 채널층(34)의 분극률 차이에 따라 채널층(34)의 상부면 아래에 2DEG(G1)가 나타난다. 제1 채널 공급층(36')은 에피텍시 방법을 이용하여 형성할 수 있다. 제1 채널 공급층(36')이 n형 도핑물질, 예를 들면 실리콘(Si)이 도핑된 물질층인 경우, 제1 채널 공급층(36')을 성장시키는 과정에서 상기 n형 도핑물질을 주입시켜 형성할 수 있다. 이때, 제1 채널 공급층(36')의 성장과 상기 n형 도핑물질의 주입은 인-시츄(in-situ)로 수행할 수 있다. 제1 채널 공급층(36')을 형성한 후, 제1 채널 공급층(36')의 상부면 상에 마스크(M1)를 형성한다. 마스크(M1)는 제1 채널 공급층(36')의 상부면의 일부 영역(A2)이 노출되도록 형성한다. 마스크(M1) 형성 후, 제1 채널 공급층(36)의 상부면의 노출된 일부 영역(A2)은 도 1의 채널층(34)의 디플리션 영역(A1)에 대응된다. 마스크(M1)를 형성한 다음, 제1 채널 공급층(36')의 상부면의 노출된 영역(A2)을 제거한다. 이어서 마스크(M1)도 제거한다.
이렇게 해서, 도 7에 도시한 바와 같이, 채널층(34)의 상부면의 일부 영역(A3)이 노출된다. 그리고 일부 영역(A3)을 사이에 두고 이격된 제1 채널 공급층(36")이 형성된다. 도 6의 제1 채널 공급층(36')에서 채널층(34)의 노출된 영역(A3) 상에 형성된 부분이 제거됨에 따라 채널층(34)의 노출된 영역(A3)에서 2DEG(G1)는 사라진다. 이러한 채널층(34)의 노출된 영역(A3)은 도 1의 디플리션 영역(A1)에 해당된다.
도 6의 제1 채널 공급층(36')의 일부 영역(A2)은 이방성 건식식각으로 제거될 수 있는데, 이러한 식각에 의해 채널층(34)의 상부면의 노출된 영역(A3)의 표면의 거칠기는 커질 수 있다. 따라서 채널층(34)의 상부면의 노출된 영역(A3)의 표면 거칠기를 줄이기 위해 도 7의 결과물을 습식식각한다. 이때, 습식식각 에쳔트(etchant)로 TMAH 또는 KOH를 사용한다. 상기 습식식각에 의해 채널층(34)의 노출된 영역(A3)의 표면 거칠기(rms)는 도 6의 제1 채널 공급층(36')을 이방성 건식식각하기 전과 비슷한 수준으로 줄일 수 있다. 예를 들면, 상기 이방성 건식식각 전에 채널층(34)의 상부면의 표면 거칠기는 1옹스트롱(Å) 정도인데, 상기 이방성 건식식각 후, 채널층(34)의 상부면의 노출된 영역(A3)의 표면 거칠기는 2Å 정도로 커진다. 그러나 상기 습식식각 후, 노출된 영역(A3)의 표면 거칠기는 다시 1Å 정도로 작아진다.
다음, 도 8을 참조하면, 상기 습식식각 후, 제1 채널 공급층(36") 상에 채널층(34)의 상부면의 노출된 영역(A3)을 덮는 제2 채널 공급층(38')을 형성한다. 제2 채널 공급층(38')은 에피텍시 방법으로 형성할 수 있다. 제2 채널 공급층(38')은 제1 채널 공급층(36")과 동일한 조성으로 형성할 수 있으나, 조성 중 한 성분의 함량은 제1 채널 공급층(36")과 다르게 할 수 있다. 예를 들면, 제2 채널 공급층(38')은 제1 채널 공급층(36")과 마찬가지로 AlGaN층을 성장시켜 형성할 수 있는데, Al의 함량은 제1 채널 공급층(36")보다 작게 하여 형성할 수 있다. 채널층(34)의 노출된 영역(A3)과 제1 채널 공급층(36") 사이에는 단차가 존재한다. 이러한 단차는 제2 채널 공급층(38')에도 그대로 전사된다. 이에 따라 제2 채널 공급층(38')이 형성된 후, 채널층(34)의 노출된 영역(A3) 위에서 제2 채널 공급층(38')은 리세스된 형태로 형성된다. 제2 채널 공급층(38')이 형성된 후, 채널층(34)의 노출된 영역(A3)에는 제2 채널 공급층(38')과 채널층(34) 사이의 분극률 차이로 인한 제2 2EDG(G3)가 나타날 수 있다. 제2 2DEG(G3)의 밀도는 제1 채널 공급층(36")에 의해 제1 채널 공급층(36") 아래의 채널층(34)에 나타나는 2DEG(G1)에 비해 낮다.
다음, 도 9를 참조하면, 제2 채널 공급층(38') 상에 디플리션층(40')을 형성한다. 디플리션층(40')은 에피텍시 방법으로 형성할 수 있다. 제2 채널 공급층(38')의 리세스된 형태는 디플리션층(40')에도 전사된다. 이에 따라 채널층(34)의 노출된 영역(A3) 위에서 디플리션층(40')은 리세스된 형태로 형성된다. 채널층(34)의 노출된 영역(A3)에 나타나는 제2 2DEG(G3)는 디플리션층(40')이 형성되면서 사라진다.
디플리션층(40') 상에 마스크(M2)를 형성한다. 마스크(M2)는 채널층(34)의 디플리션 영역(A3)과 그 둘레의 영역에 대응하는 디플리션층(40')의 일부 영역을 덮는다. 마스크(M2)에 의해 소스 및 드레인 전극이 형성될 영역이 한정될 수 있다.
도 10을 참조하면, 마스크(M2) 둘레의 디플리션층(40) 및 제2 채널 공급층(38")이 순차적으로 식각되어 디플리션층(40)과 제2 채널 공급층(38)이 형성된다. 이러한 식각은 제1 채널 공급층(36)의 상부면이 노출될 때까지 실시할 수 있다. 식각 후, 마스크(M2)를 제거한다. 이러한 식각에서 제1 채널 공급층(36)의 일부가 식각될 수도 있다. 이러한 식각으로 제1 채널 공급층(36)의 상부면의 제1 영역(36A)과 제2 영역(36B)이 노출된다. 제1 및 제2 영역(36A, 36B)은 이격되어 있고, 채널층(34)의 디플리션 영역(A3)을 사이에 두고 마주한다. 제2 영역(36B)보다 제1 영역(36A)이 디플리션 영역(A3)에 가까울 수 있다. 제1 영역(36A) 상에는 도 11에 도시한 바와 같이 소스 전극(42S)을 형성하고, 제2 영역(36B) 상에는 드레인 전극(42D)을 형성한다. 이러한 소스 및 드레인 전극(42S, 42D)은 도 10의 결과에서 마스크(M2)를 제거하기 전에 제1 및 제2 영역(36A, 36B)과 마스크(M2) 상에 전극 물질층(미도시)을 형성한 다음, 마스크(M2)를 제거하는 리프트 오프 방식으로 형성할 수 있다.
도 11을 참조하면, 소스 전극(42S)과 드레인 전극(42D)은 제2 채널 공급층(38) 및 디플리션층(40)과 접촉된다.
한편, 도 10의 제1 채널 공급층(36)의 상부면이 노출되는 상기 식각에서, 상기 식각은 채널층(34)이 노출될 때까지 실시할 수도 있다. 이 경우, 소스 전극(42S)과 드레인 전극(42D)은 채널층(34) 상에 형성될 수도 있다.
도 12를 참조하면, 디플리션층(40) 상에 게이트(44)를 형성한다. 게이트(44)와 디플리션층(40) 사이에 절연층(게이트 절연막)(미도시)을 더 형성할 수도 있다.
다음에는 도 2a에 도시한 HEMT의 제조방법을 도 13 내지 도 18을 참조하여 설명한다. 도 6-도 12를 참조하여 설명한 제조방법과 다른 부분에 대해서만 설명한다.
도 13을 참조하면, 기판(30) 상에 버퍼층(32), 채널층(34), 제1 채널 공급층(36) 및 제2 채널 공급층(38)을 형성하는 과정은 도 6 내지 도 8에서 설명한 과정과 동일할 수 있다.
제2 채널 공급층(38) 상에 제2 채널 공급층(38)의 리세스 부분과 그 둘레의 일부를 덮는 디플리션층(40A)을 형성한다. 이때, 디플리션층(40A)이 덮는 제2 채널 공급층(38)의 면적은 도 10에서 디플리션층(40)이 덮는 제2 채널 공급층(38)의 면적보다 작다. 다시 말하면, 도 13의 디플리션층(40A)의 크기는 도 10의 디플리션층(40)의 크기보다 작다.
도 14를 참조하면, 제2 채널 공급층(38) 상에 디플리션층(40A)을 덮고, 그 둘레의 제2 채널 공급층(38)의 일부도 덮는 마스크(M3)를 형성한다. 이어서, 마스크(M3) 둘레의 제2 채널 공급층(38)을 식각하여 도 15에 도시한 바와 같이, 제1 채널 공급층(36)을 노출시킨다. 제1 채널 공급층(36)이 노출된 후, 제1 채널 공급층(36)의 노출된 부분은 일정 두께 범위내에서 더 식각될 수 있다.
도 16을 참조하면, 제1 채널 공급층(36)의 노출된 영역 상에 도전층(42)을 형성한다. 도전층(42)은 소스 및 드레인 전극(42S, 42D)을 형성하는 물질일 수 있다. 도전층(42)은 마스크(M3) 상에도 형성된다. 도전층(42)을 형성한 다음, 마스크(M3)를 제거한다. 마스크(M3)를 제거하는 과정에서 도전층(42)의 마스크(M3) 상에 형성된 부분도 제거된다. 마스크(M3)가 제거된 후, 디플리션층(40A)의 양측에 남은 도전층(42)은 도 17에 도시한 바와 같이 소스 전극(42S)과 드레인 전극(42D)으로 사용된다. 도 16에서 디플리션층(40A)과 도전층(42)은 마스크(M3)에 의해 이격된 상태가 된다. 따라서 마스크(M3)가 제거된 후, 디플리션층(40A)과 소스 및 드레인 전극(42S, 42D)은 도 17에 도시한 바와 같이 이격된 상태가 된다. 마스크(M3)를 제거한 후, 도 18에 도시한 바와 같이, 디플리션층(40A) 상에 게이트(44)를 형성한다.
다음에는 도 4에 도시한 HEMT의 제조방법을 도 19 내지 도 22를 참조하여 설명한다. 앞서 설명한 제조방법과 다른 부분에 대해서만 설명한다.
도 19를 참조하면, 제1 채널 공급층(36) 상에 채널층(34)의 상부면의 노출된 영역(A3)을 덮는 제2 디플리션층(50')을 형성한다. 제2 디플리션층(50)은 에피텍시 방법으로 형성할 수 있다. 제2 디플리션층(50)에서 채널층(34)의 노출된 영역(A3) 상에 형성된 부분은 제1 채널 공급층(36)의 단차로 인해 리세스된 형태가 된다. 제2 디플리션층(50') 상에 마스크(M4)를 형성한다. 마스크(M4)는 제2 디플리션층(50')의 리세스된 부분과 그 둘레를 덮어 제2 디플리션층(50')에서 소스 및 드레인 전극이 형성될 영역을 한정한다. 이와 같이 마스크(M4)를 형성한 다음, 도 20에 도시한 바와 같이 마스크(M4) 둘레의 제2 디플리션층(50)의 노출된 부분을 식각한다. 이 식각은 제1 채널 공급층(36)이 노출될 때까지 실시한다.
도 21을 참조하면, 상기 식각에서 노출된 제1 채널 공급층(36)의 영역 상에 도전층(42)을 형성한다. 도전층(42)은 마스크(M4) 상에도 형성된다. 도전층(42) 형성후, 마스크(M4)를 제거하면, 마스크(M4) 상에 형성된 도전층(42)은 마스크(M4)와 함께 제거된다. 이렇게 해서, 도전층(42)은 제1 채널 공급층(36) 상에만 남게 된다. 제2 디플리션층(50) 양쪽의 제1 채널 공급층(36) 상에 남은 도전층(42)은 도 22에 도시한 바와 같이 소스전극(42S)과 드레인 전극(42D)으로 사용된다. 제1 채널 공급층(36) 상에 남은 도전층(42)은 제2 디플리션층(50)의 측면과 접촉된다.
마스크(M4)를 제거한 다음, 도 22에 도시한 바와 같이 제2 디플리션층(50) 상에 게이트(44)를 형성한다.
한편, 도 20에서 마스크(M4)를 제거한 다음, 제2 디플리션층(50)을 덮는 다른 마스크를 형성한 다음, 후속 공정을 진행할 수 있는데, 이렇게 함으로써, 소스 및 드레인 전극(42S, 42D)과 제2 디플리션층(50)이 이격되는 HEMT를 형성할 수 있다.
도 23은 채널층(34)이 GaN층, 제1 채널 공급층(36)이 Al35GaN15층(또는 Al20GaN15층), 제2 채널 공급층(38)이 Al20GaN15층(또는 Al35GaN15층), 디플리션층(40)이 p-GaN층일 때, 측정한 게이트(44)와 소스 및 드레인 전극(42S, 42D) 사이의 2DEG(G1)와 2DHG(G2)의 밀도에 대한 시뮬레이션 결과를 보여준다.
도 23에서 제1 피크(P1)는 2DEG 밀도를 나타내고, 제2 피크(P2)는 2DHG 밀도를 나타낸다.
도 23을 참조하면, 제1 및 제2 채널 공급층(36, 38)의 조성이 동일할 때, 각 층의 성분비가 다른 경우에도 2DEG와 2DHG의 밀도는 1018/cm3 이상으로 높은 것을 알 수 있다. 따라서 제1 및 제2 채널 공급층(36, 38)의 조성이 동일한 경우에도 각 층의 성분비를 다르게 하면, 게이트(44)와 드레인 전극(42D) 사이의 채널층(34)에서 2DEG 밀도는 높게 유지할 수 있고, 게이트(44)와 드레인 전극(42D) 사이의 디플리션층(40)에서 2DHG 밀도도 높게 유지할 수 있음을 알 수 있다.
도 25a는 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.
도 25a를 참조하면, HEMT는 기판(105) 상에 이격되게 형성된 소스전극(110), 게이트 전극(112) 및 드레인 전극(114)을 포함한다. 디플리션층(104)이 게이트 전극(112) 상에 형성되어 있다. 제1 채널 공급층(103)이 디플리션층(104)의 측면 상에 존재한다. 채널층(102)과 패시베이션층(101)이 제1 채널 공급층(103)과 디플리션층(104) 상에 형성되어 있다.
도 25a에 도시한 바와 같이, 제1 채널층(102)은 디플리션층(104)과의 계면에디플리션 영역(A1)을 포함하고, 2DEG를 포함하는 제1 채널 공급층(103)과의 계면에 영역(G1)을 포함할 수 있다.
도 25b는 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다. 도 25a에 도시한 HEMT와 다른 부분에 대해서만 설명한다.
도 25b에 도시된 바와 같이, 디플리션층(104) 대신에 디플리션층(107)과 제1 채널 공급층(103) 사이에 제2 채널 공급층(106)을 포함한다.
도 26a 내지 도 26g는 본 발명의 또 다른 실시예에 의한 HEMT의 제조 방법을 단계별로 보여준다.
도 26a를 참조하면, 전극층(116)이 기판(105) 상에 형성된다. 기판(105)은, 예를 들면 실리콘 기판, 실리콘 카바이드(SiC) 기판 또는 알루미늄 기판(예컨대, Al2O3)일 수 있다. 그러나 기판(105)은 이러한 기판으로 한정되지 않는다. 전극층(116)은 금속 또는 금속 질화물을 포함할 수 있다. 도 26b에 도시한 바와 같이, 전극(116)은 소스 전극(110), 게이트 전극(112) 및 드레인 전극(114)으로 패터닝된다. 도 26c에 도시한 바와 같이, 디플리션층(104')은 소스 전극(110), 게이트 전극(112) 및 드레인 전극(114) 상에 형성된다. 디플리션층(104')은 도 4에서 설명한 디플리션층(50)과 동일한 물질을 포함할 수 있으나, 이러한 물질로 제한되지는 않는다.
다음, 도 26d에 도시한 바와 같이, 소스전극(110), 게이트 전극(112) 및 드레인 전극(114) 상에 형성된 디플리션층(104')을 에치백(etch back)하여 디플리션층(104)을 형성한다. 도 26e에 도시한 바와 같이, 제1 채널공급층(103')이 디플리션층(104) 상에 형성된다. 제1 채널 공급층(103)은 도 4에서 설명한 제1 채널 공급층(36)과 동일한 물질을 포함할 수 있으나, 이러한 물질로 제한되지는 않는다. 도 26f에 도시한 바와 같이, 제1 채널 공급층(103')을 에치백함으로써 제1 채널 공급층(103)이 형성된다. 제1 채널 공급층(103)은 디플리션층(104)을 부분적으로 노출시킬 수도 있다.
다음, 도 26g에 도시한 바와 같이, 채널층(102) 및 패시베이션층(101)이 제1 채널 공급층(103) 상에 순차적으로 형성된다. 채널층(102)은 도 4에서 설명한 채널층(34)과 동일한 물질을 포함할 수 있으나, 이러한 물질로 제한되지는 않는다. 패시베이션층(101)은 절연물질 또는 절연 폴리머 물질을 포함할 수 있으나, 이러한 물질로 한정되지는 않는다. 이때, 상기 절연물질은, 실리콘 산화물과 같은 산화물일 수 있다.
도 26a 내지 도 26g은 디플리션층(104)를 포함하는 HEMT를 형성하는 방법의 일예를 보여주지만, 디플리션층(104)을 형성하는 대신, 도 25b에 도시한 바와 같이 디플리션층(107)이 제2 채널 공급층(106) 상에 형성될 수도 있다.
도 25b를 참조하면, 제2 채널 공급층(106)과 디플리션층(107)은 각각 도 1에서 설명한 제2 채널 공급층(38)과 디플리션층(40)과 동일한 물질을 포함할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32:버퍼층
34:채널층 36, 38, 50:제1 내지 제3 채널 공급층
40:디플리션층 42:도전층
42S:소스 전극 42D:드레인 전극
44:게이트 50:제2 디플리션층
A1:디플리션 영역
A2:제1 채널 공급층(36)의 상부면의 일부 영역
A3:채널층(34)의 상부면의 일부영역
G1:2DEG G2:2DHG
P1, P2:제1 및 제2 피크
34:채널층 36, 38, 50:제1 내지 제3 채널 공급층
40:디플리션층 42:도전층
42S:소스 전극 42D:드레인 전극
44:게이트 50:제2 디플리션층
A1:디플리션 영역
A2:제1 채널 공급층(36)의 상부면의 일부 영역
A3:채널층(34)의 상부면의 일부영역
G1:2DEG G2:2DHG
P1, P2:제1 및 제2 피크
Claims (37)
- 화합물 반도체를 포함하는 기판;
상기 기판 상에 형성되고, 2DEG 채널과 디플리션 영역을 포함하는 채널층;
상기 2DEG 채널에 대응하도록 상기 채널층 상에 형성된 제1 채널 공급층;
상기 채널층의 디플리션 영역 및 상기 제1 채널 공급층의 일부 영역 상에 형성되어 상기 디플리션 영역에 2DEG를 발생시키는 제2 채널 공급층;
상기 제2 채널 공급층 상에 형성되고, 상기 제2 채널 공급층에 의해 상기 디플리션 영역에 발생된 상기 2DEG를 제거하는 디플리션층;
상기 제1 채널 공급층 및 상기 채널층 중 어느 하나의 상에 형성되고, 상기 디플리션 영역을 사이에 두고 마주하는 소스 및 드레인 전극; 및
상기 디플리션층 상에 형성된 게이트;를 포함하고,
상기 디플리션층은 상기 제1 채널 공급층과 직접 접촉되지 않는 HEMT. - 제 1 항에 있어서,
상기 제2 채널 공급층은 상기 제1 채널 공급층보다 분극률이 작은 HEMT. - 제 1 항 또는 제 2 항에 있어서,
상기 소스 및 드레인 전극은 상기 디플리션층과 접촉 또는 이격된 HEMT. - 제 1 항 또는 제 2 항에 있어서,
상기 게이트와 상기 디플리션층 사이에 절연층이 더 구비된 HEMT. - 제 1 항에 있어서,
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, p형 도핑물질로 도핑된 화합물 반도체층인 HEMT. - 제 1 항에 있어서,
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, 분극 유발 주요 성분의 함량이 두께에 따라 달라지는 화합물 반도체층인 HEMT. - 제 1 항에 있어서,
상기 제1 채널 공급층은 n형 도핑물질로 도핑된 것으로, Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층인 HEMT. - 제 1 항에 있어서,
상기 제1 채널 공급층의 두께는 20nm ~ 200nm인 HEMT. - 제 2 항에 있어서,
상기 디플리션층은 p형 도핑물질이 도핑된 또는 도핑되지 않은 것으로 Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층인 HEMT. - 제 2 항에 있어서,
상기 제1 및 제2 채널 공급층은 조성이 동일하고, 조성비가 다른 화합물 반도체층인 HEMT. - 제 2 항에 있어서,
상기 제 1 채널 공급층의 두께는 20nm ~ 200nm이고, 상기 제2 채널 공급층의 두께는 5~20nm인 HEMT. - 제 1 항 또는 제 2 항에 있어서,
상기 게이트는 금속 또는 질화물인 HEMT. - 제 1 항에 있어서,
상기 제1 및 제2 채널 공급층은 동일한 분극률을 갖는 HEMT. - 2DEG 채널과 디플리션 영역을 포함하는 채널층;
상기 디플리션 영역을 노출시키는 개구(opening)를 한정하고, 상기 2DEG 채널 상에 형성된 제1 채널 공급층;
상기 제1 채널 공급층 및 상기 디플리션 영역 상에 형성되어 상기 디플리션 영역에 2DEG를 발생시키는 제2 채널 공급층;
상기 제2 채널 공급층 상에 형성되고, 상기 제2 채널 공급층에 의해 상기 디플리션 영역에 발생된 상기 2DEG를 제거하는 디플리션층;
상기 제1 채널 공급층 상에 형성되고, 서로 이격된 소스 및 드레인 전극; 및
상기 디플리션층 상에 형성된 게이트 전극을 포함하고,
상기 디플리션층은 질소(N)를 함유하고, 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 함유하는 화합물 반도체를 포함하고,
상기 디플리션층은 상기 제1 채널 공급층과 직접 접촉되지 않는 트랜지스터. - 삭제
- 제 14 항에 있어서,
상기 제2 채널 공급층의 분극률은 상기 제1 채널 공급층의 분극률보다 작은 트랜지스터. - 제 14 항에 있어서,
상기 게이트 전극과 상기 디플리션층 사이에 절연층이 더 구비된 트랜지스터. - 제 14 항에 있어서,
상기 디플리션층은 p형 도펀트를 포함하는 트랜지스터. - 제 14 항에 있어서,
상기 디플리션층의 분극률은 상기 제1 채널 공급층의 분극률보다 작은 트랜지스터. - 기판;
상기 기판 상에 형성되고, 서로 이격된 소스전극, 드레인 전극 및 게이트 전극;
상기 게이트 전극 상에 형성된 디플리션층;
상기 디플리션층의 적어도 일부 상에 형성된 제1 채널 공급층;
상기 디플리션층 및 상기 제1 채널 공급층 상에 형성된 채널층; 및
상기 디플리션층과 상기 제1 채널 공급층 및 상기 채널층 사이에 존재하고, 상기 채널층의 디플리션 영역(상기 제1 채널 공급층과 접촉되지 않는 영역)에 2DEG를 발생시키는 다른 채널 공급층;을 포함하고,
상기 채널층은 상기 제1 채널 공급층에 대응하는 2DEG 채널과 상기 디플리션층에 대응하는 상기 디플리션 영역을 포함하고,
상기 디플리션층은 상기 다른 채널 공급층에 의해 상기 디플리션 영역에 발생되는 상기 2DEG를 제거하는 물질층이면서 상기 제1 채널 공급층과 직접 접촉되지 않는 HEMT. - 기판 상에 채널층을 형성하는 단계;
상기 채널층 상에 상기 채널층보다 분극률이 큰 제1 채널 공급층을 형성하는 단계;
상기 제1 채널 공급층의 일부를 제거하여 상기 채널층의 일부를 노출시키는 단계;
상기 제1 채널 공급층 상에 상기 채널층의 노출된 영역을 덮고, 상기 채널층의 상기 노출된 영역에 2DEG를 발생시키는 제2 채널 공급층을 형성하는 단계;
상기 채널층의 상기 노출된 영역에 발생되는 상기 2DEG를 제거하는 디플리션층을 상기 제2 채널 공급층 상에 형성하는 단계;
상기 제1 채널 공급층 상에 상기 디플리션층을 사이에 두고 마주하는 소스 및 드레인 전극을 형성하는 단계; 및
상기 디플리션층 상에 게이트를 형성하는 단계;를 포함하고,
상기 디플리션층은 상기 제1 채널 공급층과 직접 접촉되지 않는 HEMT의 제조방법. - 제 21 항에 있어서,
상기 제2 채널 공급층은 상기 제1 채널 공급층보다 분극률이 작은 HEMT의 제조방법. - 제 21 항 또는 제 22 항에 있어서,
상기 게이트와 상기 디플리션층 사이에 절연층을 형성하는 단계를 더 포함하는 HEMT의 제조방법. - 제 21 항에 있어서,
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, p형 도핑물질로 도핑된 화합물 반도체층 HEMT의 제조방법. - 제 21 항에 있어서,
상기 디플리션층은 분극률이 상기 제1 채널 공급층보다 작고, 분극 유발 주요 성분의 함량이 두께에 따라 달라지는 화합물 반도체층인 HEMT의 제조방법. - 제 21 항에 있어서,
상기 제1 채널 공급층은 n형 도핑물질로 도핑된 것으로, Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층인 HEMT의 제조방법. - 제 21 항에 있어서,
상기 제1 채널 공급층의 두께는 20nm ~ 200nm이고, 상기 디플리션층의 두께는 5~20nm인 HEMT의 제조방법. - 제 22 항에 있어서,
상기 디플리션층은 p형 도핑물질이 도핑된 또는 도핑되지 않은 것으로 Al, Ga 및 In 중 적어도 하나를 포함하는 질화물층인 HEMT의 제조방법. - 제 22 항에 있어서,
상기 제1 및 제2 채널 공급층은 조성이 동일하고, 조성비가 다른 화합물 반도체층인 HEMT의 제조방법. - 제 21 항에 있어서,
상기 제 1 채널 공급층의 두께는 20nm ~ 200nm이고, 상기 제2 채널 공급층의 두께는 5~20nm인 HEMT의 제조방법. - 제 21 항 또는 제 22 항에 있어서,
상기 게이트는 금속 또는 질화물인 HEMT의 제조방법. - 제 21 항에 있어서,
상기 디플리션층은 에피텍시 방법으로 형성하는 HEMT의 제조방법. - 제 22 항에 있어서,
상기 제2 채널 공급층 및 상기 디플리션층은 에피텍시 방법으로 형성하는 HEMT의 제조방법. - 제 21 항 또는 제 22 항에 있어서,
상기 소스 및 드레인 전극은 상기 디플리션층과 이격되게 형성하는 HEMT의 제조방법. - 제 21 항 또는 제 22 항에 있어서,
상기 디플리션층을 형성하기 전에 상기 채널층의 노출된 영역의 표면 거칠기를 완화시키는 HEMT의 제조방법. - 제 35 항에 있어서,
상기 채널층의 노출된 영역을 습식식각하여 상기 표면 거칠기를 완화시키는 HEMT의 제조방법. - 제 21 항에 있어서,
상기 제1 및 제2 채널 공급층의 분극률은 동일한 HEMT의 제조방법.
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| US11081485B2 (en) * | 2019-10-23 | 2021-08-03 | Win Semiconductors Corp. | Monolithic integrated circuit device having gate-sinking pHEMTs |
| KR20210158252A (ko) | 2020-06-23 | 2021-12-30 | 삼성전자주식회사 | 고 전자 이동도 트랜지스터 및 그 제조방법 |
| CN114078966B (zh) * | 2020-08-13 | 2023-12-01 | 复旦大学 | 一种复合沟道结构的射频AlGaN/GaN器件及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512775A (ja) * | 2003-01-02 | 2006-04-13 | クリー インコーポレイテッド | 半導体デバイスの作製方法及びフリップチップ集積回路 |
| US20090057720A1 (en) * | 2007-08-29 | 2009-03-05 | Sanken Electric Co., Ltd. | Field-Effect Semiconductor Device, and Method of Fabrication |
| JP2010103425A (ja) * | 2008-10-27 | 2010-05-06 | Sanken Electric Co Ltd | 窒化物半導体装置 |
| JP2010147347A (ja) * | 2008-12-19 | 2010-07-01 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| US20100264461A1 (en) * | 2005-09-16 | 2010-10-21 | Siddharth Rajan | N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor |
-
2012
- 2012-06-01 KR KR1020120059433A patent/KR101955337B1/ko active IP Right Grant
- 2012-10-19 JP JP2012231776A patent/JP2013089973A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512775A (ja) * | 2003-01-02 | 2006-04-13 | クリー インコーポレイテッド | 半導体デバイスの作製方法及びフリップチップ集積回路 |
| US20100264461A1 (en) * | 2005-09-16 | 2010-10-21 | Siddharth Rajan | N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor |
| US20090057720A1 (en) * | 2007-08-29 | 2009-03-05 | Sanken Electric Co., Ltd. | Field-Effect Semiconductor Device, and Method of Fabrication |
| JP2010103425A (ja) * | 2008-10-27 | 2010-05-06 | Sanken Electric Co Ltd | 窒化物半導体装置 |
| JP2010147347A (ja) * | 2008-12-19 | 2010-07-01 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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