KR101941439B1 - 산화물 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 구성은 기판; 상기 기판 상부에 형성되는 게이트 전극; 상기 게이트 전극의 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상부에서, 상기 게이트 전극과 중첩하며 산화물 반도체로 형성된 액티브층; 상기 게이트 절연막 상부에 형성되며, 상기 액티브층에서 연장된 드레인 전극 및 상기 드레인 전극에서 연장된 화소 전극; 상기 액티브층의 상부에 형성되는 에치 스탑퍼; 및 상기 에치 스탑퍼 상부에 형성되며, 상기 액티브층과 접촉하는 소스전극;을 포함하며, 상기 화소 전극 및 드레인 전극은 플라즈마 처리를 통해 상기 산화물 반도체를 금속화한 도전성 금속으로 형성된 것을 특징으로 한다.

Description

산화물 박막트랜지스터 어레이 기판 및 그 제조방법{Oxide Thin Film Transistor Array Substrate and the method of manufacturing the same}
본 발명의 실시예들은 산화물 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로서, 보다 상세하게는 공정 마스크 수를 줄이는 산화물 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정표시소자(Liquid Crystal Display Device)와 같은 평판표시장치(Flat Panel Display)에서는 각각의 화소에 박막트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동한다. 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스(Active Matrix) 구동방식이라 하는데 상기 액티브 매트릭스방식에서는 상기 박막트랜지스터가 각각의 화소에 배치되어 해당 화소를 구동하게 된다.
한편, 일반적인 박막트랜지스터는 반도체층으로 비정질 실리콘을 이용하여 왔으나, 상기 비정질 실리콘은 전자 이동속도가 느려서 초대형 화면에서는 고해상도 및 고속구동 능력을 실현하기가 어려웠다. 그래서 비정질 실리콘보다 전자 이동속도가 10배 이상 빠른 산화물 박막트랜지스터가 등장하였고 이것은 최근 UD(Ultra Definition) 이상의 고해상도 및 240Hz이상의 고속구동에 적합한 소자로 각광받고 있다.
상기 액정표시소자는 주로 마스크를 이용한 포토리소그래피공정과 같은 복잡한 공정에 의해 제작되는데, 여기서 종래의 산화물 산화물 박막트랜지스터 어레이 기판의 구성 및 제조과정을 도 1 및 도 2를 통하여 상세하게 알아본다.
도 1은 종래 산화물 산화물 박막트랜지스터 어레이 기판의 단면도이며, 도 2는 종래 산화물 산화물 박막트랜지스터 어레이 기판의 제작과정에 대한 순서도이다.
도 1에 도시된 바와 같이, 먼저 기판(10) 위에 금속을 적층하여 금속층(미도시)을 형성한 후 제 1 마스크공정으로 제1감광막패턴(미도시)을 형성한다.
이어서, 상기 제1감광막패턴으로 상기 금속층(미도시)을 블로킹한 상태에서 식각공정을 진행하여 상기 기판(10)상에 게이트라인(미도시)과 게이트 전극(20)을 형성한다.(S1)
그 다음, 상기 제1감광막패턴을 제거한후 상기 게이트 전극(20)을 포함한 기판(10) 전체에 게이트 절연막(25)과, 산화물 반도체 및 에치 스탑퍼(35)층(etch stopper)을 차례로 증착한다.(S2, S3, S4)
이어서, 상기 에치 스탑퍼(35)층상에 제2감광막(미도시)을 도포한후 상기 제2감광막위에 제2마스크공정으로 제2감광막패턴(미도시)을 형성한다. 그 다음, 상기 제2감광막패턴(미도시)으로 상기 채널영역상에 위치하는 에치 스탑퍼(35)부분을 블로킹한 상태에서 식각하여 에치 스탑퍼(35)를 형성한다.(S5)
이어서, 제3감광막(미도시)을 도포한후 제3마스크(미도시)를 이용하여 제3감광막패턴(미도시)을 형성한다. 그다음, 상기 제3감광막패턴(미도시)으로 상기 산화물 반도체층의 일정부분을 블로킹시킨 상태에서 식각하여 액티브층(30)을 형성한다.(S6)
이어서, 기판(10) 전체에 금속도전물질을 증착한후 상기 금속도전물질층상에 제4감광막(미도시)을 도포한후 제4마스크공정으로 제4감광막패턴(미도시)을 형성한다. 그다음, 상기 제4감광막패턴으로 상기 금속도전물질층의 일부분을 블로킹한 채로 식각하여 소스 전극(41) 및 드레인 전극(42)을 형성한다.(S7)
그리고 이어서, 상기 기판(10)상에 패시베이션층(passivation layer) (50)을 일정두께 이상으로 증착한다.(S8)
그 후, 상기 패시베이션층(50) 위에 제5감광막(미도시)을 도포하고, 제5마스크공정으로 제5감광막패턴(미도시)을 형성한다. 이어서, 상기 제5감광막패턴(미도시)을 이용하여 상기 패시베이션층(50)을 선택적으로 식각하여 상기 드레인 전극(42)을 노출시키는 콘택홀(미도시)과 외부의 게이트 패드 및 데이터 패드의 콘택홀(미도시)을 형성한다.(S9)
그다음, 상기 제5감광막패턴을 제거한후, 상기 콘택홀(미도시)을 포함한 패시베이션층(50)상에 ITO와 같은 투명도전물질을 증착한다. 이어서, 상기 투명도전물질층상에 제6마스크공정으로 제6감광막패턴(미도시)을 형성하고, 식각하여 상기 드레인 전극(42)과 전기적으로 연결되는 화소 전극 (P)을 형성한다.(S10)
마스크 공정은 박막 증착, 감광막(미도시) 도포, 포토리소그래피 공정, 감광막패턴 형성 공정, 에칭 공정을 포함하므로 하나의 마스크 공정에는 많은 시간 및 비용이 요구된다.
따라서 상기와 같은 공정방식은 종래의 비정질 실리콘을 이용한 산화물 박막트랜지스터 어레이 기판의 제조 방식을 따른 것으로서 많은 마스크 공정으로 인해 비용 및 시간이 많이 소모되는 단점이 있었다.
따라서 위와 같은 문제를 해결하기 위하여 본 발명의 실시예들은 산화물 박막트랜지스터 어레이 기판의 마스크 공정 수를 줄이는 것을 목적으로 한다. 또한, 본 발명의 다른 목적 및 특징들은 후술되는 발명을 실시하기 위한 구체적 내용 및 특허청구범위에서 설명될 것이다.
이와 같은 본 발명의 해결 과제를 달성하기 위하여, 본 발명의 일 실시예에 따르는 산화물 박막트랜지스터 어레이 기판은 기판; 상기 기판 상부에 형성되는 게이트 전극; 상기 게이트 전극의 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상부에서, 상기 게이트 전극과 중첩하며 산화물 반도체로 형성된 액티브층; 상기 게이트 절연막 상부에 형성되며, 상기 액티브층에서 연장된 드레인 전극 및 상기 드레인 전극에서 연장된 화소 전극; 상기 액티브층의 상부에 형성되는 에치 스탑퍼; 및 상기 에치 스탑퍼 상부에 형성되며, 상기 액티브층과 접촉하는 소스전극;을 포함하며, 상기 화소 전극 및 드레인 전극은 플라즈마 처리를 통해 상기 산화물 반도체를 금속화한 도전성 금속으로 형성된 것을 특징으로 한다.
바람직하게는, 상기 에치 스탑퍼는 상기 플라즈마 처리시에 상기 액티브층이 금속화되는 것을 차단하는 것을 특징으로 한다.
또한, 상기 액티브층은 a-IGZO 반도체(In-Ga-Zn-O 계 복합 산화물 반도체)로 형성되는 것을 특징으로 한다.
또한, 상기 화소 전극 및 드레인 전극은 상기 a-IGZO 반도체를 금속화한 도전성 금속으로 형성되는 것을 특징으로 한다.
또한, 상기 소스전극의 상부이며 상기 기판의 전면에 걸쳐 형성되는 패시베이션층; 및 상기 패시베이션층의 상부에 화소전극과 중첩하여 형성되는 공통전극을 추가로 포함하는 것을 특징으로 한다.
또한, 상기 공통전극은 상기 화소 전극의 상부에서 복수의 슬릿(slit)을 두며 형성되어 상기 화소 전극과 프린지 필드를 형성하는 것을 특징으로 한다.
한편, 또 다른 일 실시예에 따르는 산화물 박막트랜지스터 어레이 기판은 기판; 상기 기판 상부에 형성되는 소스전극; 상기 기판 상부에서, 상기 소스 전극과 중첩하며 산화물 반도체로 형성된 액티브층; 상기 기판 상부에 형성되며, 상기 액티브층에서 연장된 드레인 전극 및 상기 드레인 전극에서 연장된 화소 전극; 상기 액티브층의 상부에 형성된 에치 스탑퍼; 상기 에치 스탑퍼의 상부이며 상기 기판의 전면에 형성된 절연층; 및 상기 절연층 상부에 형성되며, 상기 액티브층과 중첩하는 게이트 전극;을 포함하며, 상기 화소 전극 및 드레인 전극은 플라즈마 처리를 통해 상기 산화물 반도체를 금속화한 도전성 금속으로 형성된 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따르는 산화물 박막트랜지스터 어레이 기판 제조방법은 기판의 상부에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 상부이며 상기 기판의 전면에 게이트 절연막, 산화물 반도체층을 순차적으로 증착하는 단계; 하나의 마스크로 상기 산화물 반도체층을 패터닝하여 상호간에 연결된 액티브층, 드레인 전극 패턴 및 화소 전극 패턴을 형성하는 단계; 상기 액티브층의 상부에 에치 스탑퍼를 형성하는 단계; 상기 드레인 전극 패턴 및 화소 전극 패턴을 플라즈마 처리하여 금속화함으로써 드레인 전극 및 화소 전극을 형성하는 단계; 및 상기 에치 스탑퍼의 상부에 상기 액티브층과 접촉하는 소스 전극을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 드레인 전극 및 화소 전극을 형성하는 단계는 상기 에치 스탑퍼가 상기 플라즈마 처리로부터 상기 액티브층의 금속화를 차단하는 것을 특징으로 한다.
또한, 상기 산화물 반도체층은 a-IGZO 반도체인 것을 특징으로 한다.
또한, 상기 소스 전극의 상부이며 상기 기판의 전면에 패시베이션층을 형성하는 단계; 및 상기 패시베이션층의 상부이며, 상기 화소 전극과 중첩하는 영역에 공통전극을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
상기와 같이 구성되는 본 발명의 적어도 하나의 실시예에 관련된 산화물 박막트랜지스터 어레이 기판 및 그 제조방법은,
화소전극을 드레인 전극 및 액티브층과 동일한 마스크를 이용하여 패터닝함으로써, 종래에 화소 전극을 형성하기 위한 별도의 마스크 공정을 제거 할 수 있다.
또한, 한 개의 마스크 공정을 줄임으로써, 공정의 단순화, 생산성 향상, 비용 및 시간 감축을 달성할 수 있다.
또한, 종래에서 드레인 전극 및 컨택홀이 형성되던 영역을 투명한 도전성 물질로 형성함으로써, 개구율을 향상시킬 수 있다.
도 1은 종래 산화물 산화물 박막트랜지스터 어레이 기판의 단면도이다.
도 2는 종래 산화물 산화물 박막트랜지스터 어레이 기판의 제작과정에 대한 순서도이다.
도 3a는 본 발명의 제 1 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 평면도이다.
도 3b는 도 3a의 박막트랜지스터와 화소 영역을 나타낸 A1~A1', 게이트 패드를 나타낸 B1~B1', 데이터 패드를 나타낸 C1~C1'의 절단면을 도시한 단면도이다.
도 4a는 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 평면도이다.
도 4b는 도 4a의 박막트랜지스터와 화소 영역을 나타낸 A2~A2', 게이트 패드를 나타낸 B2~B2', 데이터 패드를 나타낸 C2~C2'의 절단면을 도시한 단면도이다.
도 5a는 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 평면도이다.
도 5b는 도 5a의 박막트랜지스터와 화소 영역을 나타낸 A3~A3', 게이트 패드를 나타낸 B3~B3', 데이터 패드를 나타낸 C3~C3'의 절단면을 도시한 단면도이다.
도 6a부터 도6g까지는 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 제조방법의 단면도이다.
도 7은 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 순서도이다.
이하, 본 발명의 실시예에 따르는 산화물 박막트랜지스터 어레이 기판 및 그 제조방법에 대하여 도면을 참조하여 보다 상세하게 설명한다.
본 명세서에서는 서로 다른 실시예라도 동일 ㅇ 유사한 구성에 대해서는 동일 ㅇ 유사한 참조번호를 부여하고, 그 설명은 처음 설명으로 갈음한다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
또한, 본 명세서에 첨부된 도면의 구성요소들은 설명의 편의를 위해 확대 또는 축소되어 도시되어 있을수 있음이 고려되어야 한다.
도 3a는 본 발명의 제 1 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 평면도이며, 도 3b는 도 3a의 박막트랜지스터와 화소 영역을 나타낸 A1~A1', 게이트 패드를 나타낸 B1~B1', 데이터 패드를 나타낸 C1~C1'의 절단면을 도시한 단면도이다.
본 발명의 제 1 실시예는 TN모드인 것을 특징으로 하며, 상기 도면은 어레이 기판의 한 화소 영역만을 도시하였다.
먼저 도 3a를 보면, 데이터 라인(143)과 교차되는 게이트 라인(123)사이의 공간을 화소영역으로 정의하며, 상기 화소 영역의 일 공간에는 박막트랜지스터(미도시)가 형성된다.
상기 박막트랜지스터는 스위칭 소자로서, 기판의 최하층에 상기 게이트 라인(123)과 연결된 게이트 전극(120)과, 그 상층으로 게이트 절연막과, 상기 게이트 절연막 상층의 액티브층과, 상기 액티브층 상부에 형성되는 에치 스탑퍼(135), 상기 데이터 라인(143)의 일 영역에서 게이트 전극(120)의 방향으로 연장되어 형성된 소스 전극(141), 상기 액티브층을 중심으로 상기 소스 전극(141)의 반대편에 형성된 드레인 전극(142) 및 상기 드레인 전극(142)으로 구성될 수 있다.
상기 박막트랜지스터의 동작은 게이트 라인(123)으로부터 전송된 게이트 전압에 의해 액티브층에 채널이 도통되는 경우, 데이터 라인(143)으로부터 전송된 데이터 전압이 소스 전극(141), 액티브층을 통하여 드레인 전극(142)으로 전달되어 화소 전극(137)에 인가되는 형식으로 구동된다.
여기서 상기 드레인 전극(142)의 일 면은 일 방향으로 연장되어 화소 전극(137)과 연결될 수 있다. 상기 화소 전극(137)은 산화물 박막트랜지스터 어레이 기판과 대향하는 컬러 필터 기판(미도시)의 상면에 형성된 공통전극과 전계를 형성할 수 있으며, 상기 공통전극과 화소 전극(137) 사이에 개재되는 액정층에 상기 전계를 가하여 액정층의 분자배열을 변화시킬 수 있다.
상기 화소 전극(137)은 박막트랜지스터가 형성된 영역을 제외한 사각형 형상을 가지며 한 화소에 대응되는 크기를 가질 수 있다.
한편, 상기 도면에는 도시하지 않았으나, 화소 전극(137)의 일 영역과 중첩하는 부분에 스토리지 커패시터가 형성되어, 박막트랜지스터가 오프(off) 동작하는 동안 액정에 인가된 데이터를 다음 데이터가 인가되기 전 까지 상기 화소 전극(137)의 전압을 유지할 수 있다. 상기 스토리지 커패시터는 데이터 라인(143)과 동일층을 이루며 상기 화소 전극(137)의 일 영역과 중첩하는 제 1 스토리지전극(미도시)과 화소 전극(137)과 동일한 제 2 스토리지 전극으로 구성될 수 있다.
그리고 데이터 라인(143)에서 연장된 끝 부분에는 데이터 패드가 형성될 수 있으며, 게이트 라인(123)에서 연장된 끝 부분에는 게이트 패드가 형성될 수 있다.
상기 데이터 패드 및 게이트 패드는 각각 데이터 라인(143), 게이트 라인(123)과 연결되어 있으며, 상기 라인들과 연결된 투명한 도전성 금속이 데이터 드라이버, 게이트 드라이버와 연결되어 신호전압을 각 라인에 전달할 수 있다.
이하, 도 3b를 통하여 박막트랜지스터의 단면을 상세하게 살펴본다.
상기 박막트랜지스터는 게이트 전극(120), 게이트 절연막, 액티브층, 드레인 전극(142), 에치 스탑퍼(135), 소스 전극(141)이 차례로 적층된 구성을 가질 수 있다.
게이트 전극(120)은 게이트 패드부의 게이트 라인(123)과 동시에 형성될 수 있다.
그리고, 상기 액티브층은 게이트 전극(120)과 중첩하는 영역에서 게이트 절연막의 상부에 형성될 수 있다.
한편, 상기 액티브층은 산화물 반도체로 형성될 수 있으며, 상기 산화물 반도체의 종류에는 제한이 없다. 예를 들어 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등과 여기에 유기물 등 다른 물질을 더 포함한 물질로 형성된 것일 수 있다.
바람직하게는, 상기 산화물 반도체는 ZnO에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 a-IGZO 반도체가 될 수 있다.
상기 a-IGZO 반도체는 가시광선을 통과시킬 수 있어 투명하며, 또한 상기 a-IGZO 반도체로 제작된 산화물 박막트랜지스터는 1 ~ 100cmㅂ/Vs의 이동도를 가져 비정질 실리콘 박막트랜지스터에 비해 높은 이동도 특성을 나타낸다.
또한, 상기 a-IGZO 반도체는 넓은 밴드 갭을 가져 높은 색순도를 갖는 UV 발광 다이오드(Light Emitting Diode; LED), 백색 LED와 그밖에 다른 부품들을 제작할 수 있으며, 저온에서 공정이 가능하여 가볍고 유연한 제품을 생산할 수 있는 특징을 가지고 있다.
더욱이 상기 a-IGZO 반도체로 제작된 산화물 박막트랜지스터는 비정질 실리콘 박막트랜지스터와 비슷한 균일한 특성을 나타냄에 따라 부품 구조도 비정질 실리콘 박막트랜지스터처럼 간단하며, 대면적 디스플레이에 적용할 수 있는 장점을 가지고 있다.
한편, 상기 액티브층의 일편으로 드레인 전극(142)이 전기적으로 연결되어 형성되며, 상기 드레인 전극(142)은 화소 전극(137)과 연결되어 있다.
여기서 드레인 전극 패턴 및 화소 전극 패턴, 액티브층은 동일한 산화물 반도체로 형성되며, 한 개의 마스크를 이용하여 동시에 패터닝될 수 있다.
그리고 상기 드레인 전극 패턴과 상기 화소 전극 패턴은 플라즈마 처리에 의하여 금속화되어 도전성 금속의 드레인 전극(142)과 화소 전극(137)이 될 수 있다.
상기 플라즈마 처리로 인하여 드레인 전극(142)과 화소 전극(137)은 투명한 산화물 반도체에서 투명한 도전성 금속으로 바뀌어 질 수 있다.
다만, 상기 액티브층의 상부에는 에치 스탑퍼(135)가 존재하기 때문에 상기 에치 스탑퍼(135)가 플라즈마 처리의 차단 역할을 하여 상기 액티브층은 플라즈마 처리가 이루어지지 않는다.
한편, 상기 에치 스탑퍼(135)는 식각 공정시에 채널이 형성되는 액티브층의 상부가 데미지(damage)를 입지 않도록 하는 역할을 하기도 한다.
이상으로 검토한 바와 같이 종래기술에서는 화소 전극(137)을 별도의 마스크를 이용하여 형성하였으나, 본 발명의 제 1 실시예는 액티브층(130)과 드레인 전극(142), 화소 전극(137)을 하나의 마스크를 이용하여 패터닝함으로써 화소 전극(137)에 대한 독립적인 마스크가 필요하지 않게 되어 마스크 공정수를 감소시킬 수 있다.
한편, 상기 에치 스탑퍼(135)의 상부에는 소스 전극(141)이 액티브층과 전기적으로 접촉하며 형성될 수 있으며, 데이터 패드부에 데이터 라인(143)이 동시에 형성될 수 있다.
이어서, 상기 소스 전극(141)의 상부이며 기판의 전면에 해당하는 영역에는 패시베이션층(passivation layer)가 평탄하게 형성될 수 있으며, 데이터 패드와 게이트 패드에는 각각 제 1 컨택홀(171) 및 제 2 컨택홀(172)이 형성될 수 있다. 상기 제 1 및 제 2 컨택홀(172)은 투명한 도전성 금속막으로 형성되어 각각 게이트 라인(123) 및 데이터 라인(143)과 접촉한다.
이하, 본 발명의 제 2 실시예 및 제 3 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 구조에 대하여 상세하게 살펴본다.
본 발명의 제 2 및 제 3 실시예는 FFS(Fringe Field Switching) 모드인 것을 특징으로 하며, 제 2 실시예는 바텀 게이트 타입(Bottom Gate Type)이며 제 3 실시예는 탑 게이트 타입(Top Gate Tye)이다.
먼저 본 발명의 제 2 실시예부터 설명하기로 한다.
도 4a는 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 평면도이며, 도 4b는 도 4a의 박막트랜지스터와 화소 영역을 나타낸 A2~A2', 게이트 패드를 나타낸 B2~B2', 데이터 패드를 나타낸 C2~C2'의 절단면을 도시한 단면도이다.
본 발명의 제 2 실시예에 따른 산화물 박막트랜지스터 어레이 기판은, 게이트 라인, 데이터 라인, 박막트랜지스터, 공통 전극, 및 화소 전극, 게이트 패드 및 데이터 패드를 포함하여 이루어진다.
상기 게이트 라인은 제1 방향, 예를 들어 가로 방향으로 배열되어 있고, 상기 데이터 라인은 상기 제 2 방향, 예를 들어 세로 방향으로 배열되어 있다. 그리고 상기 데이터 라인은 제 2 방향으로 배열되되, 각이 진 S 모양으로 굴곡져 형성될 수 있다. 이때, 상기 게이트 라인과 상기 데이터 라인이 교차 배열되어 화소 영역이 정의된다.
상기 박막트랜지스터는 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성된다. 그리고 상기 박막트랜지스터는 게이트 전극, 게이트 절연막, 액티브층, 에치 스탑퍼, 소스 전극 및 드레인 전극(340)을 포함하여 이루어진다.
그리고 상기 게이트 전극은 상기 게이트 라인과 동시에 형성되며 상기 도면에서는 상기 소스 전극과 중첩하는 상기 게이트 라인의 일 영역을 지칭할 수 있다. 한편, 상기 게이트 전극은 상기 게이트 라인에서 제 2 방향으로 연장되어 형성될 수도 있다.
그리고 상기 게이트 전극의 상부로 일반적인 반도체 소자에 사용되는 절연 물질, 예를 들어 산화물 또는 질화물을 이용하여 게이트 절연막이 증착된다.
이어서, 상기 게이트 절연막의 상부에 액티브층이 형성된다. 상기 액티브층은 상기 게이트 전극과 상기 소스 및 드레인 전극(320, 340) 사이의 중간층에 산화물 반도체로 형성되어 박막트랜지스터가 동작할 때 전자가 이동하는 채널을 형성하는 역할을 한다.
이때, 상기 산화물 반도체는 ZnO에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 a-IGZO 반도체가 될 수 있다.
한편, 본 발명의 제 2 실시예에 따르면, 상기 액티브층은 한 개의 마스크 공정을 통하여 드레인 전극 및 화소 전극과 동시에 패턴될 수 있다.
이때, 상기 드레인 전극 및 화소 전극은 상기 액티브층과 동일한 산화물 반도체로 형성되어, 동일한 마스크를 통해 액티브층과 함께 동시에 패턴된 다음 플라즈마 처리를 통하여 투명한 도전성 금속으로 금속화될 수 있다.
다만 여기서, 상기 플라즈마 처리시에 액티브층도 그 영향을 받을 수 있으나, 상기 액티브층의 상부에 에치 스탑퍼가 형성되어 플라즈마처리에 의한 금속화가 차단될 수 있다. 그리고, 상기 에치 스탑퍼는 상기 액티브층의 채널 형성 영역에 가해질수있는 데미지를 방지하는 역할을 하기도 한다.
따라서 종래기술에서는 별도의 마스크 공정으로 투명한 ITO(In-Tin-Oxide), IZO(InZnO) 도전막을 사용하여 화소 전극을 형성였으나, 본 발명의 제 2 실시예는 IGZO가 플라즈마 처리에 의하여 금속화(metallization)될 수 있다는 특성을 이용하여, 산화물 반도체의 패턴시에 드레인 전극 및 화소 전극까지 동시에 패터닝하게 되므로 화소 전극에 대한 별도의 마스크가 필요없어지게되어 마스크 공정 수를 줄일 수 있다.
이러한 마스크 공정 수를 줄임으로써 공정을 단순화시키고 공정에 들어가는 비용 및 시간도 줄일수 있으며, 생산성도 향상시킬 수 있다.
또한, 종래에는 드레인 전극 및 화소 전극과 드레인 전극이 접촉하기위한 컨택홀 영역을 불투명 도전성금속으로 형성하였었다. 그러나 본 발명의 제 2 실시예는 IGZO의 투명한 특성을 이용하기 때문에 박막트랜지스터 영역에서 빛이 투과하는 영역을 확장시키게되어 개구율도 향상시킬 수 있다.
한편, 상기 소스 전극은 상기 데이터 라인에서 게이트 라인이 향하는 제 1 방향으로 연장되어 상기 에치 스탑퍼의 상부까지 형성될 수 있다. 이때, 상기 소스 전극은 액티브층과 전기적으로 접촉하며, 데이터 라인의 데이터 전압을 액티브층의 채널을 통해 드레인 전극으로 공급할 수있다.
그리고 상기 드레인 전극은 상기 액티브층의 측면에서 연결되어 형성되며 상기 액티브층과 전기적으로 접촉되어 형성될 수 있다.
한편, 상기 화소 전극은 상기 드레인 전극과 연결되어 데이터 라인과 게이트 라인이 테두리를 형성하는 화소 영역의 전면에 형성될 수 있다.
또한, 상기 공통전극은 도 4a상에 도시되지는 않았으나 상기 화소 전극과 중첩하는 상부에서 데이터 라인과 동일한 모양을 갖는 복수의 슬릿(slit)모양의 제 2 개구부와 박막트랜지스터가 형성된 영역과 중첩하지 않는 제 2 개구부를 제외하고 화소 영역의 전면에 형성될 수 있다.
따라서, 상기 도 4b의 단면도에서는, 상기 화소 전극이 전면 형성된것에 반해 상기 공통전극은 복수의 슬릿에 대응하는 복수의 제 2 개구부를 두며, 박막트랜지스터 영역에 제 1 개구부를 두는 형태로 형성될 수 있다.
이때, 제 1 개구부를 두는 이유는 상기 공통 전극이 상기 박막 트랜지스터 영역에 형성될 경우, 상기 액티브층의 채널 영역에서 전자의 이동에 간섭이 발생할 수 있기 때문이다.
다만 상기 예에 한정되는 것은 아니며, 상기 공통전극과 화소 전극이프린지 필드를 형성하는 것이라면 상기 공통전극이 판 형상으로 형성되고, 상기 화소 전극이 화소 영역 내에 복수 개의 슬릿을 구비하는 형상을 가질수도 있다.
그리고 상기 게이트 라인과 연장하는 끝 부분에는 게이트 패드가, 상기 데이터 라인과 연장하는 끝 부분에는 데이터 패드가 형성되어 있다.
상기 게이트 패드는 상부에 게이트 라인과 접촉할수 있는 제 1 컨택홀을 형성하고 상기 제 1 컨택홀 상부에 투명한 도전성 금속막을 형성하여 게이트 전압이 게이트 라인으로 인가될 수 있도록 한다.
그리고 상기 데이터 패드는 상부에 데이터 라인과 접촉할수 있는 제 2 컨택홀을 형성하고 상기 제 2 컨택홀 위에 투명한 도전성 금속막을 형성하여 데이터 전압이 데이터 라인으로 인가될 수 있도록 한다.
이상으로 검토한, 본 발명의 제 2 실시예는 FFS 타입의 산화물 박막트랜지스터 어레이 기판을 선택함으로써 제 1 실시예보다 보다 향상된 상,하,측면 시야각을 확보할 수 있다.
이하, 본 발명의 제 3 실시예에 따르는 산화물 박막트랜지스터 어레이 기판에 대하여 상세히 설명해본다.
도 5a는 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 평면도이며, 도 5b는 도 5a의 박막트랜지스터와 화소 영역을 나타낸 A3~A3', 게이트 패드를 나타낸 B3~B3', 데이터 패드를 나타낸 C3~C3'의 절단면을 도시한 단면도이다.
상기 산화물 박막트랜지스터 어레이 기판은 제 2 실시예와 마찬가지로 게이트 라인과 데이터 라인이 각각 제 1 방향, 제 2 방향으로 교차하며 화소영역을 정의하고, 상기 화소 영역에서는 하부에 화소 전극이 사각 판 형상으로 형성되며, 상부에 공통 전극이 형성되되, 박막트랜지스터 영역 상부의 제 1 개구부와 복수의 슬릿 형상의 제 2 개구부를 제외한 전면에 형성된다.
그리고 상기 게이트 패드와 데이터 패드는 각각 게이트 라인 및 데이터 라인과 제 1 컨택홀 및 제 2 컨택홀의 상부에 형성된 투명한 도전성 금속막을 통하여 접속하는 형태로 구성될 수 있다.
여기서 상기 제 2 실시예와 크게 다른 부분은 박막트랜지스터 영역인바 이하 제 3 실시예에 따르는 박막트랜지스터를 보다 상세히 검토한다.
본 발명의 제 3 실시예에 따르는 산화물 박막트랜지스터는 탑 게이트 형태로서 소스 및 드레인 전극, 액티브층, 에치 스탑퍼, 절연층, 게이트 전극이 순차적으로 적층되어 구성되는 형태를 가진다.
여기서 상기 소스 전극은 상기 기판의 상부에서 형성되며, 데이터 라인의 일 면에서 제 1 방향으로 연장되어 형성될 수 있다.
이어서, 상기 산화물 반도체를 증착하여 액티브층, 드레인 전극 패턴, 화소 전극 패턴을 형성할 수 있다. 상기 드레인 전극 패턴 및 화소 전극패턴은 제 1 및 제 2 실시예에서 상술된 바와 같은 플라즈마 처리 공정을 통하여 드레인 전극 및 화소 전극으로 금속화될 수 있다.
다만 이때, 상기 액티브층의 상부에는 에치 스탑퍼가 형성되어 있어 플라즈마 처리 공정시에 액티브층은 금속화가 이루어지지 않음은 앞에서 살펴본 바와 같다.
그리고 상기 에치 스탑퍼의 상부이며 상기 기판의 전면에 걸쳐 평탄한 절연층이 형성될 수 있다.
상기 절연층의 상부로, 상기 액티브층과 중첩하는 위치에 게이트 전극이 형성될 수 있다. 상기 게이트 전극은 게이트 라인의 일 부분일 수 있으며, 또는 게이트 라인으로부터 일 방향으로 연장되어 형성될수도 있다.
그리고 상기 게이트 라인의 상부로 게이트 절연막이 형성될 수 있으며, 상기 게이트 절연막의 상부에는 제 2 실시예에서 설명한바와 같은 제 1 개구부 및 제 2 개구부를 남겨둔채 공통 전극이 형성될 수 있다.
이상으로 검토한 제 3 실시예에 따르는 산화물 박막트랜지스터 어레이 기판은 제 2 실시예와 마찬가지로 드레인 전극과 화소 전극을 한 마스크 공정으로 동시에 형성하여 종래기술에 비하여 마스크 공정수를 줄일 수 있다.
이하, 본 발명의 실시예들에 따르는 산화물 박막트랜지스터의 제조방법을 공정 단면도와 순서도를 통하여 상세하게 설명한다.
여기서 상기 제조방법을 설명함에 있어, 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판을 선택하여 설명한다.
도 6a부터 도6g까지는 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 제조방법의 단면도이며 도 7은 본 발명의 제 2 실시예에 따르는 산화물 박막트랜지스터 어레이 기판의 순서도이다.
먼저 도 6a을 참조하여 설명한다.
투명한 절연물질로 이루어진 기판 상부에는 게이트전극 및 게이트 라인이 형성될 수 있다. 상기 게이트전극은 제 1 도전막(미도시)을 상기 기판 전면에 증착한 후 제 1 감광막 및 제 1 마스크를 이용하는 포토리소그래피공정을 통해 선택적으로 패터닝하여 형성한다. 여기서, 상기 제 1 도전막으로 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.(SS1)
다음으로, 상기 게이트전극이 형성된 기판 전면에 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막 등으로 이루어진 게이트절연막을 증착한다. 이때, 상기 게이트절연막은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD)으로 형성할 수 있다. (SS2)
그리고 상기 게이트 절연막이 형성된 기판 전면에 산화물 반도체층을 증착한다. 이때, 상기 산화물 반도체층의 종류에는 제한이 없다. 예를 들어 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등과 여기에 유기물 등 다른 물질을 더 포함한 물질로 형성된 것일 수 있다. (SS3)
그러나 바람직하게는, 상기 산화물 반도체층은 ZnO에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 a-IGZO 반도체가 될 수 있다. 상기 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하는 것도 가능하다.
이어서, 도 6b와 같이 산화물 반도체층을 패터닝한다. 이때, 상기 산화물 반도체층 상에 제 2 감광막(미도시)을 도포한 후 제 2 마스크공정으로 제 2 감광막패턴을 형성한다. 상기 제 2 감광막패턴은 액티브층과 화소 전극 패턴, 드레인 전극 패턴을 형성하기 위한 패턴이다. 다음으로, 식각 공정을 거쳐 액티브층과 화소 전극 패턴, 드레인 전극 패턴을 형성한다. 상기 산화물 반도체층 패턴들은 모두 연결되어 있는 형상을 가질 수 있다.(SS4)
그리고, 상기 산화물 반도체층의 상부에 에치 스탑퍼층을 형성할 수 있다.(SS5)
그 후, 도 6c와 같이 에치스톱퍼를 패터닝할 수 있다. 이때, 상기 에치스톱퍼층 상에 제 3 감광막(미도시)을 도포한후 상기 제 3 감광막위에 제 3 마스크공정으로 제 3 감광막패턴(미도시)을 형성한다. 그 다음, 상기 제 3 감광막패턴(미도시)으로 상기 게이트 전극과 중첩하는 영역을 블로킹한 상태에서 식각하여 에치스톱퍼를 형성한다.(SS6)
그리고 도 6d와 같이 플라즈마 처리를 통하여 상기 드레인 전극 패턴과 화소 전극 패턴을 금속화하는 공정을 거친다.
상기 플라즈마 처리는 기체분자, 예를 들면 He, H2, SF6, Ag, N2, SiH4 등을 챔버내로 주입하고 전장(electrical field)을 인가하여 생성한 플라즈마를 이용하여 타깃(target)을 이온화하는 방식으로 진행될 수 있다.
한편, 상기 액티브층의 상부에는 에치 스탑퍼가 형성되어 있어 블로킹 역할을 하므로, 상기 액티브층은 플라즈마 처리에 영향을 받지 않고 산화물 반도체로 그대로 남을 수 있다.(SS7)
다음으로, 도 6e 와 같이, 소스 전극 및 데이터 라인을 형성하기 위하여 상기 액티브층이 형성된 기판 전면에 제 2 도전막을 형성한다. 이때, 상기 제 2 도전막으로 게이트 전극과 같이 불투명 도전물질을 사용할 수 있다. 그리고, 제 4 감광막을 도포하고 제 4 마스크공정을 이용하여, 제 4 감광막을 패터닝한 다음 식각 공정을 거쳐 소스 전극과 데이터 라인을 형성할 수 있다. 여기서 상기 소스 전극은 에치 스탑퍼의 상부에 형성되며, 액티브층과 전기적으로 접촉하게 형성될 수 있다.(SS8)
이어서, 도 6f 와 같이, 상기 액티브층과 소스 및 드레인전극이 형성된 기판 전면에 유기 또는 무기 절연물질로 패시베이션층을 형성할 수 있다.(SS9)
그 다음 게이트 패드 및 데이터 패드의 컨택홀을 형성하기 위하여, 제 5 도전막을 도포하고 제 5 마스크공정을 이용하여 제 5 감광막패턴을 형성한 다음 식각 공정을 통해 제 1 컨택홀 및 제 2 컨택홀을 형성할 수 있다.(SS10)
마지막으로 도 6g와 같이, 상기 패시베이션층이 형성된 기판 전면에 제 3 도전막을 형성한 후, 제 6 마스크 공정 및 식각 공정을 통해 공통전극 및 제 1 컨택홀 금속막, 제 2 컨택홀 금속막을 형성할 수 있다. 이때, 상기 제 3 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 도전물질로 형성할 수 있다.(SS11)
이상으로 검토한 바와 같이 본 발명의 일 실시예에 따르는 산화물 박막트랜지스터 어레이 기판 제조방법은 화소 전극을 형성하는 독립적인 마스크 공정을 필요로하지 않는다. 여기서, 종래기술로 언급된 도 2의 순서도와 비교해보면, 공통전극을 형성하기 전까지의 공정이 종래기술은 6개의 마스크를 사용하나 본 발명의 일 실시예는 5개의 마스크를 이용하므로 종래기술보다 더 적은 수의 마스크 공정을 거친다는 것을 알 수 있다.
이에 따라, 공정 시간 및 비용을 감소시키고 생산성을 향상시킬 수 있다.
지금까지 설명한 본 발명의 실시예들은 TN모드 및 FFS모드 뿐만 아니라 VA모드, IPS모드의 경우에도 이용될 수 있으며, 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 유기전계발광 디스플레이장치에도 이용될 수 있다.
이상에서 본 발명의 바람직한 실시 예들에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210, 310 : 기판 120, 220, 320 : 게이트 전극
123, 223, 323 : 게이트 라인 130, 230, 330 : 액티브층
135, 235, 335 : 에치 스탑퍼 137, 237, 337 : 화소 전극
141, 241, 341 : 소스 전극 142, 242, 342 : 드레인 전극
143, 243, 343 : 데이터 라인 265, 365 : 공통 전극

Claims (11)

  1. 기판 상에 위치하는 게이트 전극;
    상기 기판 상에 위치하고, 상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 위치하며, 산화물 반도체를 포함하는 액티브층;
    상기 게이트 절연막 상에 위치하고, 상기 액티브층에서 연장된 드레인 전극;
    상기 게이트 절연막 상에 위치하고, 상기 드레인 전극에서 연장된 화소 전극;
    상기 액티브층 상에 위치하고, 상기 드레인 전극 및 상기 화소 전극을 노출하는 에치 스탑퍼; 및
    상기 게이트 절연막 상에 위치하고, 상기 액티브층과 접촉하는 소스전극을 포함하되,
    상기 기판과 대향하는 상기 액티브층의 상부면은 상기 에치 스탑퍼에 의해 덮이고,
    상기 화소 전극 및 드레인 전극은 플라즈마 처리를 통해 상기 산화물 반도체를 금속화한 도전성 금속인 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 드레인 전극 및 상기 화소 전극은 상기 액티브층과 동일한 물질을 포함하는 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 액티브층은 a-IGZO 반도체(In-Ga-Zn-O 계 복합 산화물 반도체)를 포함하는 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 소스 전극은 상기 드레인 전극 및 상기 화소 전극과 다른 물질을 포함하되,
    상기 드레인 전극 및 상기 화소 전극은 상기 소스 전극보다 투명한 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 게이트 절연막 상에 위치하고, 상기 드레인 전극, 상기 화소 전극, 상기 에치 스탑퍼 및 상기 소스 전극을 덮는 패시베이션층; 및
    상기 패시베이션층 상에 위치하고, 상기 화소전극과 중첩하는 공통전극을 추가로 포함하는 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 공통전극은 상기 화소 전극과 중첩하는 복수의 슬릿(slit)을 갖는 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  7. 기판 상에 위치하는 소스전극;
    상기 기판 상에, 상기 소스 전극과 중첩하도록 위치하며, 산화물 반도체를 포함하는 액티브층;
    상기 기판 상에 위치하고, 상기 액티브층에서 연장된 드레인 전극;
    상기 기판 상에 위치하고, 상기 드레인 전극에서 연장된 화소 전극;
    상기 액티브층 상에 위치하고, 상기 드레인 전극 및 상기 화소 전극을 노출하는 에치 스탑퍼;
    상기 소스 전극, 상기 드레인 전극, 상기 화소 전극 및 상기 에치 스탑퍼 상에 위치하는 절연층; 및
    상기 절연층 상에 위치하고, 상기 액티브층과 중첩하는 게이트 전극을 포함하되,
    상기 기판과 대향하는 상기 액티브층의 상부면은 상기 에치 스탑퍼에 의해 덮이고,
    상기 화소 전극 및 드레인 전극은 플라즈마 처리를 통해 상기 산화물 반도체를 금속화한 도전성 금속인 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판.
  8. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 상기 기판의 전면 상에 게이트 절연막 및 산화물 반도체층을 순차적으로 증착하는 단계;
    상기 산화물 반도체층을 패터닝하여 상호간에 연결된 액티브층, 드레인 전극 패턴 및 화소 전극 패턴을 형성하는 단계;
    상기 액티브층 상에 위치하고, 상기 드레인 전극 패턴 및 상기 화소 전극 패턴을 노출하는 에치 스탑퍼를 형성하는 단계;
    상기 에치 스탑퍼에 의해 노출된 상기 드레인 전극 패턴 및 상기 화소 전극 패턴을 플라즈마 처리하여 금속화함으로써 드레인 전극 및 화소 전극을 형성하는 단계; 및
    상기 에치 스탑퍼가 형성된 상기 기판 상에 상기 액티브층과 접촉하는 소스 전극을 형성하는 단계를 포함하되,
    상기 기판과 대향하는 상기 액티브층의 상부면은 상기 에치 스탑퍼에 의해 덮이는 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판 제조방법.
  9. 제 8 항에 있어서,
    상기 소스 전극은 상기 드레인 전극 및 상기 화소 전극과 다른 물질로 형성되되,
    상기 드레인 전극 및 상기 화소 전극은 상기 소스 전극보다 투명한 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판 제조방법.
  10. 제 8 항에 있어서,
    상기 산화물 반도체층은 a-IGZO 반도체인 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판 제조방법.
  11. 제 8 항에 있어서,
    상기 소스 전극이 형성된 상기 기판 상에 패시베이션층을 형성하는 단계; 및
    상기 패시베이션층 상에 상기 화소 전극과 중첩하는 공통전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 산화물 박막트랜지스터 어레이 기판 제조방법.
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