KR101939385B1 - Method of preparing array of thin film transistor - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 어레이 형성 방법에 관한 것으로서, 보다 상세하게는 과산화수소 5 내지 25중량%, 불소 함유 화합물 5 내지 20중량%, 아졸 화합물 0.1 내지 15중량%, 유기산 또는 그의 염 1 내지 15중량%, 및 잔량의 물을 포함하는 식각액 조성물로 소스/드레인 전극층, n+도핑층 및 활성층을 모두 일괄 식각하는 단계를 포함함으로써, 1회의 식각 공정에서 소스/드레인 전극층 n+도핑층 및 활성층을 모두 식각할 수 있는 박막 트랜지스터의 어레이 형성 방법에 관한 것이다.The present invention relates to a method of forming an array of thin film transistors, and more particularly, to a method of forming an array of thin film transistors, which comprises 5 to 25% by weight of hydrogen peroxide, 5 to 20% by weight of a fluorine-containing compound, 0.1 to 15% by weight of an azole compound, Doped layer and the active layer with the etchant composition including the remaining amount of water and the remaining amount of water, all of the source / drain electrode layer n + doping layer and the active layer can be etched in one etching process To a method of forming an array of thin film transistors.

Description

박막 트랜지스터의 어레이 형성 방법 {METHOD OF PREPARING ARRAY OF THIN FILM TRANSISTOR}TECHNICAL FIELD [0001] The present invention relates to a method of forming an array of thin film transistors,

본 발명은 박막 트랜지스터의 어레이 형성 방법에 관한 것이다. 보다 상세하게는 박막 트랜지스터의 어레이(array)를 간단하고 용이하게 형성할 수 있는 방법에 관한 것이다.
The present invention relates to a method of forming an array of thin film transistors. And more particularly, to a method of easily and easily forming an array of thin film transistors.

오늘날, 정보통신의 발달과 더불어 표시장치는 현대인에게 있어 필수품으로 자리잡고 있다. 표시장치는 내부광을 외부로 방출하여 사용자에게 영상을 제공한다. 여기서, 내부광은 외부의 조명장치로부터 제공된 광이거나 자 체에서 형성된 광일 수 있다.Today, along with the development of information communication, display devices have become a necessity for modern people. The display device emits the internal light to the outside and provides the image to the user. Here, the internal light may be light provided from an external illuminator or light formed in itself.

표시장치의 예들로서는 액정표시장치 및 유기발광다이오드 표시장치등을 들 수 있다. 이와 같은 표시장치는 영상을 표시하기 위한 다수의 화소들을 구비한다. 여기서, 각 화소는 박막 트랜지스터를 포함하는 구동소자들이 배치되어 있다. 여기서, 박막 트랜지스터는 각 화소를 제어하는 구동 박막트랜지스터일 수 있다. 이에 더하여, 박막 트랜지스터는 상기 구동 박막 트랜지스터를 스위칭하는 스위칭 박막 트랜지스터일 수 있다.Examples of the display device include a liquid crystal display device and an organic light emitting diode display device. Such a display device has a plurality of pixels for displaying an image. Here, driving elements including thin film transistors are disposed in each pixel. Here, the thin film transistor may be a driving thin film transistor for controlling each pixel. In addition, the thin film transistor may be a switching thin film transistor for switching the driving thin film transistor.

도 1은 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically showing the structure of a general thin-film transistor.

도면에 도시된 바와 같이, 일반적인 박막 트랜지스터는 소정의 기판(10) 위에 형성된 게이트전극(21), 상기 게이트전극(21) 위에 형성된 게이트 절연막(15a), 상기 게이트 절연막(15a) 위에 반도체로 형성된 활성층(24), 상기 활성층(24)의 상부에는 반도체에 n형 불순물이 고농도로 도핑된 n+도핑층(25), 상기 n+도핑층(25)의 소정영역과 전기적으로 접속하는 소스/드레인전극(22, 23), 상기 소스/ 드레인전극(22, 23) 위에 형성된 보호막(15b) 및 상기 드레인전극(23)과 전기적으로 접속하는 화소전극(18)으로 이루어져 있다.A general thin film transistor includes a gate electrode 21 formed on a predetermined substrate 10, a gate insulating film 15a formed on the gate electrode 21, an active layer 15b formed on the gate insulating film 15a, An n + doping layer 25 in which an n-type impurity is heavily doped into a semiconductor and a source / drain electrode 22 electrically connected to a predetermined region of the n + doping layer 25 are formed on the active layer 24, A protective film 15b formed on the source / drain electrodes 22 and 23 and a pixel electrode 18 electrically connected to the drain electrode 23.

종래에 박막 트랜지스터의 어레이를 형성하는 방법은 기판(10) 상에 게이트 전극(21)을 형성한 후에, 그 위에 게이트 절연막(15a)을 형성한다. 그 후에, 상기 게이트 절연막(15a) 위에 활성층(반도체층), n+도핑층 및 소스/드레인 전극층을 순차적으로 형성한 후에, 포토레지스트를 이용하여 소스/드레인 전극층을 식각하고, 다시 활성층(반도체층) 및 n+도핑층을 식각하는 방식으로 수행된다. 이와 같이 박막 트랜지스터의 어레이를 형성하기 위해서는 여러 단계의 식각 공정을 거쳐야 하는 번거로움이 있다.Conventionally, a method of forming an array of thin film transistors includes forming a gate electrode 21 on a substrate 10, and then forming a gate insulating film 15a thereon. Thereafter, the active layer (semiconductor layer), the n + doping layer, and the source / drain electrode layer are sequentially formed on the gate insulating film 15a, the source / drain electrode layer is etched using the photoresist, And the n + doped layer are etched. In order to form an array of thin film transistors, it is troublesome to perform etching processes at various stages.

또한, 소스/드레인 전극층을 식각하기 위해서는 플라즈마 식각법과 같은 건식 식각을 사용하는데, 건식 식각은 반도체의 백-스퍼터링 및 산소 결핍(oxygen deficiency)으로 인해 활성층(및 n+도핑층)이 변성되게 되는 문제가 있을 뿐만 아니라, 장비 구축과 운용 측면에서 경제성이 저하되는 문제가 있다.
In addition, dry etching such as plasma etching is used to etch the source / drain electrode layer. The dry etching has a problem that the active layer (and the n + doping layer) is denatured due to back-sputtering and oxygen deficiency of the semiconductor In addition, there is a problem that the economic efficiency is lowered in terms of equipment construction and operation.

본 발명은 박막 트랜지스터의 어레이를 용이하고 간단하게 식각하여 제조할 수 있는 어레이 형성 방법을 제공하는 것을 목적으로 한다.It is an object of the present invention to provide an array forming method capable of easily and simply etching an array of thin film transistors.

본 발명은 소스/드레인 전극층, n+도핑층 및 활성층을 일괄적으로 식각할 수 있는 박막 트랜지스터의 어레이 형성 방법을 제공하는 것을 목적으로 한다.
An object of the present invention is to provide a method of forming an array of thin film transistors capable of collectively etching a source / drain electrode layer, an n + doping layer, and an active layer.

1. 과산화수소 5 내지 25중량%, 불소 함유 화합물 0.5 내지 20중량%, 아졸 화합물 0.1 내지 15중량%, 유기산 또는 그의 염 1 내지 15중량%, 및 잔량의 물을 포함하는 식각액 조성물로 소스/드레인 전극층, n+도핑층 및 활성층을 모두 일괄 식각하는 단계를 포함하는 박막 트랜지스터의 어레이 형성 방법.1. An etchant composition comprising 5 to 25% by weight of hydrogen peroxide, 0.5 to 20% by weight of a fluorine-containing compound, 0.1 to 15% by weight of an azole compound, 1 to 15% by weight of an organic acid or a salt thereof, , the n + doped layer, and the active layer.

2. 위 1에 있어서, 상기 소스/드레인 전극층은 구리계 금속막으로 형성된 박막 트랜지스터의 어레이 형성 방법.2. The method of claim 1, wherein the source / drain electrode layer is formed of a copper-based metal film.

3. 위 2에 있어서, 상기 구리계 금속막은 구리 또는 구리 합금의 단일막, 몰리브덴층과 상기 몰리브덴층 상에 형성된 구리층을 포함하는 구리 몰리브덴막 또는 몰리브덴 합금층과 상기 몰리브덴 합금층 상에 형성된 구리층을 포함하는 구리 몰리브덴 합금막인 박막 트랜지스터의 어레이 형성 방법.3. The copper-based metal film according to 2 above, wherein the copper-based metal film comprises a single layer of copper or a copper alloy, a copper molybdenum film or molybdenum alloy layer including a molybdenum layer and a copper layer formed on the molybdenum layer, Layer is a copper molybdenum alloy film.

4. 위 3에 있어서, 상기 구리 합금 또는 몰리브덴 합금은 서로 독립적으로 구리 또는 몰리브덴과 Ti, Ta, Cr, Ni, Nd 및 In으로 이루어진 군에서 선택되는 적어도 1종의 금속과의 합금인 박막 트랜지스터의 어레이 형성 방법.4. The thin film transistor of claim 3, wherein the copper alloy or molybdenum alloy is an alloy of copper or molybdenum with at least one metal selected from the group consisting of Ti, Ta, Cr, Ni, Nd and In / RTI >

5. 위 1에 있어서, 상기 불소 함유 화합물은 HF, NaF, NH4F, NH4BF4, NH4FHF, NaFHF, KF, KHF2, CaF2, AlF3, H2SiF6 및 HBF4로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법. 5. The method of claim 1, wherein the fluorine-containing compound is selected from the group consisting of HF, NaF, NH 4 F, NH 4 BF 4 , NH 4 FHF, NaFHF, KF, KHF 2 , CaF 2 , AlF 3 , H 2 SiF 6 and HBF 4 Wherein the thin film transistor is a thin film transistor.

6. 위 1에 있어서, 상기 아졸 화합물은 벤조트리아졸계 화합물, 아미노테트라졸계 화합물, 이미다졸계 화합물, 인돌계 화합물, 푸린계 화합물, 피라졸계 화합물, 피리딘계 화합물, 피리미딘계 화합물, 피롤계 화합물, 피롤리딘계 화합물 및 피롤린계 화합물로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법. 6. The azole compound according to item 1, wherein the azole compound is at least one compound selected from the group consisting of a benzotriazole compound, an aminotetrazole compound, an imidazole compound, an indole compound, a purine compound, a pyrazole compound, a pyridine compound, a pyrimidine compound, , A pyrrolidine-based compound, and a pyrroline-based compound.

7. 위 1에 있어서, 상기 유기산은 아세트산(acetic acid), 부탄산(butanoic acid), 시트르산(citric acid), 포름산(formic acid), 글루콘산(gluconic acid), 글리콜산(glycolic acid), 말론산(malonic acid), 메탄술폰산(methanesulfonic acid), 펜탄산(pentanoic acid) 및 옥살산(oxalic acid)으로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법.7. The composition of claim 1, wherein the organic acid is selected from the group consisting of acetic acid, butanoic acid, citric acid, formic acid, gluconic acid, glycolic acid, Wherein at least one element selected from the group consisting of malonic acid, methanesulfonic acid, pentanoic acid and oxalic acid is used.

8. 위 1에 있어서, 상기 유기산의 염은 유기산의 칼륨염, 나트륨염 및 암모늄염으로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법.
8. The method for forming an array of thin film transistors according to 1 above, wherein the salt of the organic acid is at least one selected from the group consisting of a potassium salt, a sodium salt and an ammonium salt of an organic acid.

본 발명의 박막 트랜지스터의 어레이 형성 방법은 소스/드레인 전극층 n+도핑층 및 활성층을 한 단계의 식각 공정에서 식각하여 어레이를 형성할 수 있다.In the method of forming an array of thin film transistors according to the present invention, the source / drain electrode layer n + doping layer and the active layer can be etched in a single etching process to form an array.

본 발명의 박막 트랜지스터의 어레이 형성 방법에 따르면, 종래의 여러 차례의 식각 공정을 수행해야 했던 어레이 형성 방법을 1회의 습식 식각 공정만으로 완료할 수 있으므로 경제적이면서 생산성을 향상시킬 수 있다.According to the method for forming an array of thin film transistors of the present invention, an array forming method which requires performing a plurality of conventional etching processes can be completed only by one wet etching process, thereby improving the productivity and productivity.

본 발명의 채널 형성 방법은 건식 식각 방식이 아닌 습식 식각 방식이므로 고가의 장비 등이 필요 없으므로 경제적이다.
Since the channel forming method of the present invention is a wet etching method, not a dry etching method, expensive equipment and the like are not required, which is economical.

도 1은 통상적인 박막 트랜지스터의 수직 단면도이다.
도 2는 종래의 박막 트랜지스터의 어레이 형성 방법을 개략적으로 나타낸 모식도이다.
도 3은 본 발명의 박막 트랜지스터의 어레이 형성 방법을 개략적으로 나타낸 모식도이다.1 is a vertical cross-sectional view of a conventional thin film transistor.
2 is a schematic diagram schematically showing a conventional thin film transistor array forming method.
3 is a schematic view schematically showing a method of forming an array of thin film transistors according to the present invention.

본 발명은 과산화수소 5 내지 25중량%, 불소 함유 화합물 5 내지 20중량%, 아졸 화합물 0.1 내지 15중량%, 유기산 또는 그의 염 1 내지 15중량%, 및 잔량의 물을 포함하는 식각액 조성물로 소스/드레인 전극층, n+도핑층 및 활성층을 모두 일괄 식각하는 단계를 포함함으로써, 1회의 식각 공정에서 소스/드레인 전극층 n+도핑층 및 활성층을 모두 식각할 수 있는 박막 트랜지스터의 어레이 형성 방법에 관한 것이다.
The present invention relates to an etchant composition comprising 5 to 25% by weight of hydrogen peroxide, 5 to 20% by weight of a fluorine-containing compound, 0.1 to 15% by weight of an azole compound, 1 to 15% by weight of an organic acid or a salt thereof, The present invention relates to a method of forming an array of thin film transistors capable of etching both the source / drain electrode layer n + doping layer and the active layer in a single etching process by batch etching all of the electrode layer, the n + doping layer and the active layer.

이하, 본 발명을 상세하게 설명하도록 한다.Hereinafter, the present invention will be described in detail.

도 2에는 종래의 박막 트랜지스터의 채널 형성 방법의 일 예시가 개략적으로 도시되어 있다. 종래에는 소스/드레인 전극층(22')을 먼저 식각한 후에(도 2의 (b)), n+도핑층(25) 및 활성층(24)을 식각하였다(도 2의 (c)). 이와 같이 2번의 식각 공정을 거처야 하므로 공정이 복잡하였을 뿐만 아니라, 소스/드레인 전극층(22')을 식각하기 위해서는 플라즈마 식각과 같은 건식 식각 공정을 거쳐야 했으므로, 식각 공정 자체가 복잡하고 고가의 장비를 마련해야만 했다.FIG. 2 schematically shows an example of a channel forming method of a conventional thin film transistor. The n + doping layer 25 and the active layer 24 are etched (FIG. 2 (c)) after the source / drain electrode layer 22 'is etched first (FIG. 2 (b)). In order to etch the source / drain electrode layer 22 ', a dry etching process such as plasma etching has to be performed. Thus, the etching process itself is complicated and expensive. I had to prepare.

하지만, 본 발명의 채널 형성 방법은 도 3에 나타난 바와 같이, 소스/드레인 전극층(22'), n+도핑층(25) 및 활성층(24)를 일괄적으로 1번의 식각 공정을 통해 식각하므로 식각 공정의 횟수를 줄이며, 전술한 본 발명의 식각액 조성물을 사용하는 습식 식각 방법이므로 식각 공정 자체도 매우 간단하다.However, as shown in FIG. 3, the channel forming method of the present invention etches the source / drain electrode layer 22 ', the n + doping layer 25, and the active layer 24 together through one etching process, And since the wet etching method using the etching composition of the present invention is used, the etching process itself is very simple.

도 3을 참고하여, 본 발명의 박막 트랜지스터의 어레이 형성 방법의 일 구현예를 구체적으로 설명하도록 한다.An embodiment of a method of forming an array of thin film transistors of the present invention will be described in detail with reference to FIG.

먼저, 기판(10) 상에 게이트 전극(21)을 형성한다. 게이트 전극(21)은 게이트 라인(미도시) 을 통하여 전달된 전기적 신호에 따라 소스/드레인 사이의 전류를 제어하는 기능을 한다. 게이트 전극(21)은 다음과 같이 형성된다. 통상적으로는 몰리브덴(Mo)막이 스퍼터링 방법 등에 의해 상기 기판(10) 위에 균일하게 형성된다. 이후, 상기 몰리브덴 막은 식각되어 소정의 형 태로 패터닝된다. 상기 소정의 형태로 패터닝되는 것은 포토리소그라피 방법 등에 의해 이루어진다. 상기 게이트 전극(21)은 반드시 몰리브덴으로 형성될 필요는 없고, 이후 공정에서 비정질 실리콘으로 형성되는 활성층(24)이 결정화될 때 발생하는 열에 의해 변화하지 않도록 높은 융점을 가지는 금속으로 형성될 수 있다.First, a gate electrode 21 is formed on a substrate 10. The gate electrode 21 functions to control a current between the source and the drain in accordance with an electrical signal transmitted through a gate line (not shown). The gate electrode 21 is formed as follows. A molybdenum (Mo) film is uniformly formed on the substrate 10 by a sputtering method or the like. Thereafter, the molybdenum film is etched and patterned in a predetermined shape. The patterning in the predetermined form is performed by a photolithography method or the like. The gate electrode 21 is not necessarily formed of molybdenum and may be formed of a metal having a high melting point so as not to be changed by heat generated when the active layer 24 formed of amorphous silicon is crystallized in a subsequent process.

다음으로, 게이트 전극(21) 위에 게이트 절연막(15a)를 형성한다. 게이트 절연막(15a)은 상부의 활성층(24)과 게이트 전극(21)을 분리하여 활성층(24)으로 흐르는 전류가 게이트 전극(21)으로 흘러들어가지 않도록 하는 기능을 한다.Next, a gate insulating film 15a is formed on the gate electrode 21. Then, The gate insulating film 15a separates the active layer 24 and the gate electrode 21 from each other and functions to prevent a current flowing to the active layer 24 from flowing into the gate electrode 21. [

게이트 절연막(15a)은 다음과 같이 형성된다. 즉, 플라즈마 화학기상증착(CVD) 방법 등에 의해서, 상기 게이트 전극(21)을 포함하는 기판(10) 위에 균일하게 형성된다. 상기 게이트 절연막(12)은 반드시 실리콘 산화물(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiONx) 등 중에서 적어도 하나의 물질로 형성되는 절연 재료로 형성될 수 있다.The gate insulating film 15a is formed as follows. That is, it is uniformly formed on the substrate 10 including the gate electrode 21 by a plasma chemical vapor deposition (CVD) method or the like. The gate insulating film 12 may be formed of an insulating material formed of at least one material selected from the group consisting of silicon oxide (SiO 2 ), silicon nitride (SiN x ), and silicon oxide nitride (SiON x ).

다음으로, 상기 게이트 절연막(15a) 위에 반도체층인 활성층(24)을 형성한다. 활성층(24)는 게이트 전극(21)의 전기적 진호에 따라 전류의 통로가 된다. 통상적으로 비정질 실리콘을 사용하여 플라즈마 CVD 방법 등에 의해 상기 게이트 절연막(12) 위에 균일 하게 형성될 수 있다.Next, an active layer 24, which is a semiconductor layer, is formed on the gate insulating layer 15a. The active layer 24 becomes a current path in accordance with the electrical conduction of the gate electrode 21. It can be uniformly formed on the gate insulating film 12 by a plasma CVD method or the like using amorphous silicon.

다음으로, 상기 활성층(24) 상에 n+도핑층(25)을 형성한다. n+도핑층(25)은 활성층(24)과 소스/드레인 전극(23, 24) 사이에 전류가 흐를 수 있도록 한다. 통상적으로는 n형 불순물이 도핑된 비정질 실리콘층으로 형성된다.Next, an n + doping layer 25 is formed on the active layer 24. The n + doped layer 25 allows current to flow between the active layer 24 and the source / drain electrodes 23 and 24. And is typically formed of an amorphous silicon layer doped with an n-type impurity.

다음으로, 상기 n+도핑층(25) 상에 소스/드레인 전극층(22')을 형성한다. 소스/드레인 전극층(22')은 추후에 채널(30)이 형성됨으로써 소스 전극(22)과 드레인 전극(23)으로 분리된다. 소스 전극(22)과 드레인 전극(23)은 화소(픽셀)로 가는 전기적 신호를 전달하는 역할을 한다.Next, a source / drain electrode layer 22 'is formed on the n + -doped layer 25. The source / drain electrode layer 22 'is separated into the source electrode 22 and the drain electrode 23 by forming the channel 30 later. The source electrode 22 and the drain electrode 23 serve to transmit an electrical signal to a pixel (pixel).

소스/드레인 전극층(22')으로는 예를 들면 구리계 금속막이 사용될 수 있다. 본 발명에서 구리계 금속막은 막의 구성성분 중에 구리가 포함되는 금속막을 의미하는 것으로서, 단일막 및 이중막 등의 다층막을 포함하는 개념이다. 보다 구체적인 예를 들면, 상기 구리계 금속막은 구리 또는 구리 합금의 단일막, 몰리브덴층과 상기 몰리브덴층 상에 형성된 구리층을 포함하는 구리 몰리브덴막 또는 몰리브덴 합금층과 상기 몰리브덴 합금층 상에 형성된 구리층을 포함하는 구리 몰리브덴 합금막일 수 있다. 상기 구리 합금 또는 몰리브덴 합금은 서로 독립적으로 구리 또는 몰리브덴과 Ti, Ta, Cr, Ni, Nd 및 In으로 이루어진 군에서 선택되는 적어도 1종의 금속과의 합금일 수 있다.As the source / drain electrode layer 22 ', for example, a copper-based metal film may be used. In the present invention, the copper-based metal film means a metal film containing copper in the constituent components of the film, and is a concept including a multilayer film such as a single film and a double film. More specifically, for example, the copper-based metal film may be a single film of copper or a copper alloy, a copper molybdenum film or a molybdenum alloy layer including a molybdenum layer and a copper layer formed on the molybdenum layer and a copper layer formed on the molybdenum alloy layer Or a copper molybdenum alloy film. The copper alloy or the molybdenum alloy may be an alloy of copper or molybdenum and at least one metal selected from the group consisting of Ti, Ta, Cr, Ni, Nd and In.

다음으로, 박막 트렌지스터의 어레이 패턴에 따라 포토레지스트(50)를 형성한다. 포토레지스트(50)는 소스/드레인 전극층(22'), n+도핑층(25) 및 활성층(24) 중에서 식각될 부분은 노출시킨 패턴으로 형성된다(도 3의 (a)).Next, a photoresist 50 is formed in accordance with the array pattern of the thin film transistor. The photoresist 50 is formed in a pattern in which portions to be etched are exposed in the source / drain electrode layer 22 ', the n + doping layer 25, and the active layer 24 (FIG. 3 (a)).

포토레지스트(50)가 형성된 후에는, 과산화수소 5 내지 25중량%, 불소 함유 화합물 5 내지 20중량%, 아졸 화합물 0.1 내지 15중량%, 유기산 또는 그의 염 1 내지 15중량%, 및 잔량의 물을 포함하는 식각액 조성물로 소스/드레인 전극층(22'), n+도핑층(25) 및 활성층(24)을 모두 일괄 식각하여 박막 트렌지스터의 어레이를 형성한다(도 3의 (b)).After the photoresist 50 is formed, 5 to 25% by weight of hydrogen peroxide, 5 to 20% by weight of a fluorine-containing compound, 0.1 to 15% by weight of an azole compound, 1 to 15% by weight of an organic acid or a salt thereof, The source / drain electrode layer 22 ', the n + doping layer 25, and the active layer 24 are etched together with the etchant composition to form an array of thin film transistors (FIG. 3 (b)).

본 발명에서 사용되는 식각액 조성물에 있어서, 과산화수소는 식각에 직접 참여하는 산화제일 뿐만 아니라 불소 함유 화합물의 활성도를 상승시키는 역할을 한다. 과산화수소(H2O2)는 조성물 총 중량에 대하여, 5 내지 25중량%로 포함되고, 바람직하게는 10 내지 23중량%로 포함된다. 함량이 5중량% 미만이면, 식각력이 부족하여 충분한 식각이 이루어지지 않을 수 있으며, 25중량% 초과이면, 식각 속도가 전체적으로 빨라지기 때문에 공정 컨트롤이 어렵다.In the etchant composition used in the present invention, hydrogen peroxide not only acts as an oxidizing agent directly participating in etching, but also enhances the activity of the fluorine-containing compound. Hydrogen peroxide (H 2 O 2 ) is included in an amount of 5 to 25 wt%, preferably 10 to 23 wt%, based on the total weight of the composition. If the content is less than 5% by weight, the etching force may be insufficient and sufficient etching may not be performed. If the content is more than 25% by weight, the etching speed is entirely accelerated.

본 발명의 식각액 조성물에 있어서, 불소 함유 화합물은 물에 해리되어 F-이온을 낼 수 있는 화합물을 의미한다. 상기 불소 함유 화합물은 소스/드레인 전극층(22'), n+도핑층(25) 및 활성층(24)을 식각하는 주성분이며, 식각 과정 중에 발생하는 잔사의 제거한다. In the etching solution composition of the present invention, the fluorine-containing compound means a compound dissociated in water and capable of emitting F - ions. The fluorine-containing compound is a main component for etching the source / drain electrode layer 22 ', the n + doping layer 25, and the active layer 24, and removes residues generated during the etching process.

불소 함유 화합물은 조성물 총 중량에 대하여, 0.5 내지 20중량%, 바람직하게는 0.5 내지 15중량%로 포함될 수 있다. 그 함량이 0.5중량% 미만이면 소스/드레인 전극층(22')에 대한 식각 속도가 저하되어 부분적으로 식각이 되지 않거나 잔사가 발생할 수 있으며, 20중량% 초과이면 소스/드레인 전극층(22')이 과다하게 식각되어 활성층(24)이 기판(10)으로부터 리프트-오프(lift-off)될 수 있다.The fluorine-containing compound may be contained in an amount of 0.5 to 20% by weight, preferably 0.5 to 15% by weight, based on the total weight of the composition. If the content is less than 0.5% by weight, the etching rate with respect to the source / drain electrode layer 22 'may be lowered and the etching may not be partly performed or residues may be formed. When the content exceeds 20% by weight, the source / drain electrode layer 22' So that the active layer 24 can be lifted off from the substrate 10.

불소 함유 화합물은 F-이온을 낼 수 있는 화합물이라면 특별한 제한없이 사용될 수 있다. 예를 들면, HF, NaF, NH4F, NH4BF4, NH4FHF, NaFHF, KF, KHF2, CaF2, AlF3, H2SiF6, HBF4 등을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있으며, 바람직하게는 KHF2를 사용할 수 있다.The fluorine-containing compound can be used without any particular limitation as long as it is a compound capable of emitting F - ions. For example, HF, NaF, NH 4 F , NH 4 BF 4, NH 4 FHF, NaFHF, KF, KHF 2, CaF 2, AlF 3, H 2 SiF 6, HBF 4 , etc., each alone or in combinations of two or more And KHF 2 can be preferably used.

본 발명의 식각액 조성물에 있어서, 아졸 화합물은 식각 속도를 조절하며 패턴의 시디로스(CD Loss)를 줄여주어 공정상의 마진을 높이는 역할을 하며, 게이트 절연막(15a)에 미세 핀홀(pin hole)이나 크랙이 있을 경우에 게이트 전극(21)에 발생할 수 있는 어택을 최소화하는 역할을 한다.In the etchant composition of the present invention, the azole compound controls the etch rate and reduces the CD loss of the pattern, thereby enhancing the process margin. In the etchant composition of the present invention, fine pinholes or cracks It is possible to minimize an attack that may occur in the gate electrode 21.

상기 아졸 화합물의 함량은 조성물 총 중량에 대하여 0.1 내지 15중량%, 바람직하게는 0.5 내지 10중량%로 포함될 수 있다. 그 함량이 0.1중량% 미만인 경우, CD Loss가 너무 크게 발생되거나 게이트 전극(21)에 손상이 발생할 수 있으며, 15중량% 초과인 경우, 소스/드레인 전극층의 식각속도가 너무 느려지기 때문에 공정시간이 지나치게 길어질 수 있다.The content of the azole compound may be 0.1 to 15% by weight, preferably 0.5 to 10% by weight based on the total weight of the composition. If the content is less than 0.1 wt%, the CD loss may be too large or the gate electrode 21 may be damaged. If the content exceeds 15 wt%, the etching speed of the source / drain electrode layer becomes too slow, It can be too long.

아졸 화합물은 당분야에서 사용되는 것이라면 특별한 제한없이 사용될 수 있다. 예를 들면, 아졸 화합물은 탄소수가 1 내지 30인 아졸 화합물인 것이 바람직하다. 보다 바람직하게는 벤조트리아졸계 화합물, 아미노테트라졸계 화합물, 톨릴트리아졸계 화합물, 이미다졸계 화합물, 인돌계 화합물, 푸린계 화합물, 피라졸계 화합물, 피리딘계 화합물, 피리미딘계 화합물, 피롤계 화합물, 피롤리딘계 화합물, 피롤린계 화합물 등을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있다. The azole compound can be used without any particular limitation as long as it is used in the art. For example, the azole compound is preferably an azole compound having 1 to 30 carbon atoms. More preferred examples of the compound include a benzotriazole compound, an aminotetrazole compound, a tolyltriazole compound, an imidazole compound, an indole compound, a purine compound, a pyrazole compound, a pyridine compound, a pyrimidine compound, A pyrroline-based compound, a pyrroline-based compound, etc. may be used alone or in combination of two or more.

상기 이미다졸계 화합물로는 이미다졸, 2-메틸이미다졸, 2-에틸이미다졸, 2-프로필이미다졸, 2-아미노이미다졸, 4-메틸이미다졸, 4-에틸이미다졸, 4-프로필이미다졸을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있다.Examples of the imidazole compound include imidazole, 2-methylimidazole, 2-ethylimidazole, 2-propimidazole, 2-aminoimidazole, , And 4-propylimidazole may be used alone or in combination of two or more.

상기 아미노테트라졸계 화합물로는, 예를 들면, 아미노테트라졸, 5-아미노-1-페닐테트라졸, 5-아미노-1(1-나프틸)테트라졸, 1-메틸-5-아미노테트라졸, 1,5-디아미노테트라졸 등을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있다.Examples of the aminotetrazole compound include aminotetrazole, 5-amino-1-phenyltetrazole, 5-amino-1 (1-naphthyl) tetrazole, Diaminotetrazole, 1,5-diaminotetrazole, and the like, or a mixture of two or more thereof.

본 발명의 식각액 조성물에 있어서, 유기산 또는 그의 염은 소스/드레인 전극층(22')의 테이퍼각을 조절하고 구리를 포함하는 막의 식각속도를 조절하여 원하는 사이드 에칭(side etching)을 얻기 위하여, 식각 공정이 수행되는 경우 Cu2 +농도 증가시에 일정한 식각 프로파일을 유지할 수 있게 한다. 또한 n+도핑층(25)과 활성층(24)을 포함하는 하부막에 대한 에칭 속도를 향상시켜 상부의 소스/드레인 전극층(22')과 함께 일괄 식각이 가능하게 한다. 또한 식각 후 잔사가 남아 있지 않도록 한다.In the etchant composition of the present invention, the organic acid or salt thereof may be subjected to an etching process to adjust the taper angle of the source / drain electrode layer 22 'and to adjust the etching rate of the film containing copper to obtain a desired side etching. If this done and to maintain a constant etch profile at the time of Cu 2 + concentration. Further, the etching rate for the lower film including the n + doping layer 25 and the active layer 24 is improved to enable batch etching together with the upper source / drain electrode layer 22 '. Also, do not leave residue after etching.

유기산 또는 그의 염의 함량은 조성물 총 중량에 대하여, 1 내지 15중량%, 바람직하게는 3 내지 12중량%로 포함될 수 있다. 상기 함량이 1중량% 미만으로 포함되면 식각속도가 저하되어 식각 프로파일에 불량이 발생할 수 있으며, 잔사가 발생할 수 있다. 또한 15중량%를 초과하면 과식각이 발생할 수 있고, 포토레지스트에 크랙이 발생하여, 크랙으로 식각액이 침투되어 배선이 단락될 수 있다.The content of the organic acid or its salt may be in the range of 1 to 15% by weight, preferably 3 to 12% by weight, based on the total weight of the composition. If the content is less than 1% by weight, the etching rate may be lowered, and the etching profile may be defective and residue may be formed. On the other hand, if it exceeds 15% by weight, an overexposure angle may occur, cracks may be generated in the photoresist, and the etching solution may infiltrate into cracks, thereby shorting the wiring.

사용가능한 유기산 화합물로는 예를 들면, 아세트산(acetic acid), 부탄산(butanoic acid), 시트르산(citric acid), 포름산(formic acid), 글루콘산(gluconic acid), 글리콜산(glycolic acid), 말론산(malonic acid), 메탄술폰산(methanesulfonic acid), 펜탄산(pentanoic acid), 옥살산(oxalic acid)등을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있다. 사용가능한 유기산의 염 화합물로는 예를 들면, 유기산의 칼륨염, 유기산의 나트륨염, 유기산의 암모늄염 등을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있다. 바람직하게는 아세트산(acetic acid), 부탄산(butanoic acid), 시트르산(citric acid), 포름산(formic acid), 글루콘산(gluconic acid), 글리콜산(glycolic acid), 말론산(malonic acid), 메탄술폰산(methanesulfonic acid), 펜탄산(pentanoic acid) 및 옥살산(oxalic acid)으로 이루어진 군에서 선택되는 적어도 하나의 칼륨염, 나트륨염 또는 암모늄염을 각각 단독으로 또는 2종 이상 혼합하여 사용할 수 있다.Examples of the organic acid compounds that can be used include organic acids such as acetic acid, butanoic acid, citric acid, formic acid, gluconic acid, glycolic acid, Malonic acid, methanesulfonic acid, pentanoic acid and oxalic acid may be used alone or in admixture of two or more. Examples of usable organic acid salt compounds include a potassium salt of an organic acid, a sodium salt of an organic acid, and an ammonium salt of an organic acid, either singly or in combination. But are not limited to, acetic acid, butanoic acid, citric acid, formic acid, gluconic acid, glycolic acid, malonic acid, methane At least one potassium salt, sodium salt or ammonium salt selected from the group consisting of methanesulfonic acid, pentanoic acid and oxalic acid may be used alone or in combination of two or more.

본 발명에서 사용되는 식각액 조성물에 있어서, 물은 조성물 총 중량이 100 중량%가 되도록 상기 성분들의 함량 외의 잔량으로 포함된다. 상기 물은 특별히 한정하지 않으나, 탈이온수를 이용하는 것이 바람직하다. 그리고, 상기 물은 물속에 이온이 제거된 정도를 보여주는 물의 비저항값이 18㏁·㎝ 이상인 탈이온수를 이용하는 것이 보다 바람직하다.In the etchant composition used in the present invention, water is included as the balance other than the content of the components so that the total weight of the composition is 100% by weight. The water is not particularly limited, but it is preferable to use deionized water. Further, it is more preferable to use deionized water having a specific resistance of water of 18 M OMEGA. Or more to show the degree of removal of ions in water.

본 발명에서 사용되는 식각액 조성물은 전술한 성분 이외에 통상의 첨가제를 더 포함할 수 있으며, 예를 들면 계면활성제를 더 포함할 수 있다. 계면활성제는 표면장력을 저하시켜 식각의 균일성을 증가시키는 역할을 한다. 상기 계면활성제는 본 발명에 따른 식각액 조성물에 견딜 수 있고, 상용성이 있는 것이라면 특별히 한정되지 않으나, 음이온성 계면활성제, 양이온성 계면활성제, 양쪽 이온성 계면활성제, 비이온성 계면활성제 및 다가알코올형 계면활성제로 이루어진 군에서 선택되는 1종 또는 2종 이상인 것이 바람직하다.The etchant composition used in the present invention may further contain conventional additives in addition to the above-mentioned components, and may further include, for example, a surfactant. Surfactants decrease the surface tension and increase the uniformity of etching. The surfactant is not particularly limited as long as it is compatible with the etchant composition according to the present invention and is compatible with the surfactant. However, it is preferable that the surfactant is an anionic surfactant, a cationic surfactant, a zwitterionic surfactant, a nonionic surfactant and a polyhydric alcohol- And at least one selected from the group consisting of active agents.

상기 계면 활성제 외에도 금속 이온 봉쇄제, 및 부식 방지제 등을 첨가제로서 더 포함할 수 있다.
In addition to the above surfactants, metal ion sequestrants and corrosion inhibitors may further be included as additives.

이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시하나, 이들 실시예는 본 발명을 예시하는 것일 뿐 첨부된 특허청구범위를 제한하는 것이 아니며, 본 발명의 범주 및 기술사상 범위 내에서 실시예에 대한 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다. It is to be understood that both the foregoing general description and the following detailed description of the present invention are exemplary and explanatory and are intended to be illustrative of the invention and are not intended to limit the scope of the claims. It will be apparent to those skilled in the art that such variations and modifications are within the scope of the appended claims.

실시예Example

하기 표 1에 나타낸 조성에 따라 실시예 1 내지 8, 비교예 1 내지 7의 식각액 조성물을 제조하였다(전체 100중량%).The etching solution compositions of Examples 1 to 8 and Comparative Examples 1 to 7 were prepared according to the compositions shown in Table 1 below (total 100% by weight).

H2O2 H 2 O 2 불소 함유 화합물Fluorine-containing compound 아졸 화합물Azole compound 유기산(염)Organic acid (salt) 탈이온수Deionized water 종류Kinds 함량content 종류Kinds 함량content 종류Kinds 함량content 실시예1Example 1 7.0 7.0 A-1 A-1 10.0 10.0 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 실시예2Example 2 23.0 23.0 A-1 A-1 10.0 10.0 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 실시예3Example 3 10.0 10.0 A-1A-1 0.6 0.6 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 실시예4Example 4 10.0 10.0 A-1A-1 18.0 18.0 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 실시예5Example 5 10.0 10.0 A-1A-1 10.010.0 B-1B-1 0.3 0.3 C-1C-1 5.0 5.0 잔량Balance 실시예6Example 6 10.0 10.0 A-1A-1 10.010.0 B-1B-1 14.0 14.0 C-1C-1 5.0 5.0 잔량Balance 실시예7Example 7 10.0 10.0 A-1 A-1 10.010.0 B-1B-1 5.05.0 C-1C-1 1.2 1.2 잔량Balance 실시예8Example 8 10.0 10.0 A-1 A-1 10.010.0 B-1B-1 5.05.0 C-1C-1 14.0 14.0 잔량Balance 비교예1Comparative Example 1 -- A-1 A-1 0.5 0.5 B-1B-1 3.0 3.0 C-1C-1 2.0 2.0 잔량Balance 비교예2Comparative Example 2 15.0 15.0 -- -- B-1B-1 3.0 3.0 C-1C-1 2.0 2.0 잔량Balance 비교예3Comparative Example 3 3.03.0 A-1 A-1 10.0 10.0 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 비교예4Comparative Example 4 28.028.0 A-1 A-1 10.0 10.0 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 비교예5Comparative Example 5 10.0 10.0 A-1A-1 23.0 23.0 B-1B-1 5.0 5.0 C-1C-1 5.0 5.0 잔량Balance 비교예6Comparative Example 6 10.0 10.0 A-1A-1 10.010.0 B-1B-1 18.0 18.0 C-1C-1 5.0 5.0 잔량Balance 비교예7Comparative Example 7 10.0 10.0 A-1 A-1 10.010.0 B-1B-1 5.05.0 C-1C-1 18.0 18.0 잔량Balance A-1: 불화 암모늄
B-1: 아미노테트라졸
C-1: 아세트산A-1: Ammonium fluoride
B-1: Aminotetrazole
C-1: Acetic acid

시험예Test Example

실시예 1 내지 6 및 비교예 1 내지 7의 식각액 조성물을 각각 사용하여 식각 공정을 실시하였다. 소스/드레인 전극층은 구리/몰리브렌-티타늄 이중막, n+도핑층은 비정질 실리콘에 인(Phosphorus)을 도핑한 층, 활성층은 비정질 실리콘층을 사용하였다.The etching process was carried out using the etching solution compositions of Examples 1 to 6 and Comparative Examples 1 to 7, respectively. The source / drain electrode layer is a copper / molybrene-titanium double layer, the n + doping layer is a layer doped with phosphorus in amorphous silicon, and the active layer is an amorphous silicon layer.

분사식 식각 방식의 실험장비(모델명: ETCHER(TFT), SEMES사)를 이용하였고, 식각 공정시 식각액 조성물의 온도는 약 30℃ 내외로 하였다. 식각 시간은 100초 정도로 진행하였다. 상기 식각 공정에서 식각된 소스/드레인 전극층의 프로파일을 단면 SEM(Hitachi사 제품, 모델명 S-4700)을 사용하여 검사하였고, 결과를 하기 표 2에 기재하였다.(ETCHER (TFT), manufactured by SEMES) was used as the etchant, and the temperature of the etchant composition was set to about 30 캜 in the etching process. The etching time was about 100 seconds. The profiles of the source / drain electrode layers etched in the etching process were inspected using a cross-sectional SEM (product of Hitachi, model name S-4700) and the results are shown in Table 2 below.

○: 좋음, (식각프로파일: 배선형성각도(T/A)45~55°, 배선폭 산포: 5%이하)Good: (etching profile: wiring forming angle (T / A) 45 to 55 degrees, wiring width: not more than 5%)

△: 보통, (식각프로파일: 배선형성각도(40이상~45°미만, 55초과~60°이하), 배선폭 산포: 5% 초과 내지 10%이하)(Etching profile: wiring forming angle (less than 40 to less than 45 degrees, more than 55 to less than 60 degrees), wiring width dispersion: more than 5% to less than 10%

Х: 나쁨, (식각프로파일: 배선형성각도(40°미만, 60°초과), 배선폭 산포: 10%초과)Х: poor, (etching profile: wiring forming angle (less than 40 °, more than 60 °), wiring width dispersion: more than 10%)

Unetch : 식각불가
Unetch: No etching

식각 프로파일Etching profile 구리계 금속막 잔사유무Presence of copper-based metal film residue n+도핑층 및 활성층 식각유무n + doped layer and active layer etch 실시예1Example 1 ○○ 무radish 유U 실시예2Example 2 ○○ 무radish 유U 실시예3Example 3 ○○ 무radish 유U 실시예4Example 4 ○○ 무radish 유U 실시예5Example 5 ○○ 무radish 유U 실시예6Example 6 ○○ 무radish 유U 실시예7Example 7 ○○ 무radish 유U 실시예8Example 8 ○○ 무radish 유U 비교예1Comparative Example 1 UnetchUnetch UnetchUnetch UnetchUnetch 비교예2Comparative Example 2 ХХ 유U UnetchUnetch 비교예3Comparative Example 3 ХХ 무radish 유U 비교예4Comparative Example 4 △△ 무radish 유U 비교예5Comparative Example 5 ХХ 무radish 유U 비교예6Comparative Example 6 ХХ 유U 유U 비교예7Comparative Example 7 ХХ 무radish 유U

상기 표 2를 참고하면, 실시예들의 식각액이 비교예들보다 성능이 전반적으로 우수한 것을 확인할 수 있다. 특히 과산화수소를 포함하지 않는 비교예 1과 불소화합물을 포함하지 않은 비교예 2의 경우에는 식각 자체가 진행되지 않은 것을 알 수 있다.Referring to Table 2 above, it can be seen that the etching solution of the Examples is generally superior in performance to the Comparative Examples. In particular, in the case of Comparative Example 1 which does not contain hydrogen peroxide and Comparative Example 2 which does not contain a fluorine compound, it can be understood that the etching itself has not proceeded.

또한, 본 발명의 식각액에 대해서 과산화수소, 불소화합물 또는 유기산(염)의 함량이 벗어난 비교예 3-5 및 7은 식각 프로파일이 좋지 않고, 아졸화합물의 함량이 벗어난 비교예 6은 구리계 금속막의 잔사가 남아 있는 문제점이 있었다.
Comparative Examples 3-5 and 7, in which the content of hydrogen peroxide, fluorine compound or organic acid (salt) was out of the etchant of the present invention, had poor etching profiles and Comparative Example 6 in which the content of azole compounds was out of the range, There is a problem that remains.

10: 기판 15a: 게이트 절연막
15b: 보호막 18: 화소전극
21: 게이트 전극 22: 소스 전극
23: 드레인전극 22': 소스/드레인 전극층
24: 활성층 25: n+도핑층
30: 채널10: substrate 15a: gate insulating film
15b: protective film 18: pixel electrode
21: gate electrode 22: source electrode
23: drain electrode 22 ': source / drain electrode layer
24: active layer 25: n + doped layer
30: Channel

Claims (8)

과산화수소 5 내지 25중량%, 불소 함유 화합물 0.5 내지 20중량%, 아졸 화합물 0.1 내지 15중량%, 유기산 또는 그의 염 1 내지 15중량%, 및 잔량의 물을 포함하는 식각액 조성물로 1회의 습식 식각 공정을 통해 소스/드레인 전극층, n+도핑층 및 활성층을 모두 일괄 식각하는 단계를 포함하는 박막 트랜지스터의 어레이 형성 방법.
A single wet etching process is performed with an etchant composition comprising 5 to 25 wt% of hydrogen peroxide, 0.5 to 20 wt% of a fluorine-containing compound, 0.1 to 15 wt% of an azole compound, 1 to 15 wt% of an organic acid or a salt thereof, And a step of collectively etching the source / drain electrode layer, the n + doping layer, and the active layer all through the gate electrode layer.
청구항 1에 있어서, 상기 소스/드레인 전극층은 구리계 금속막으로 형성된 박막 트랜지스터의 어레이 형성 방법.
The method of claim 1, wherein the source / drain electrode layer is formed of a copper-based metal film.
청구항 2에 있어서, 상기 구리계 금속막은 구리 또는 구리 합금의 단일막, 몰리브덴층과 상기 몰리브덴층 상에 형성된 구리층을 포함하는 구리 몰리브덴막 또는 몰리브덴 합금층과 상기 몰리브덴 합금층 상에 형성된 구리층을 포함하는 구리 몰리브덴 합금막인 박막 트랜지스터의 어레이 형성 방법.
The copper-based metal film according to claim 2, wherein the copper-based metal film comprises a single layer of copper or a copper alloy, a copper molybdenum layer or a molybdenum alloy layer including a molybdenum layer and a copper layer formed on the molybdenum layer and a copper layer formed on the molybdenum alloy layer Wherein the copper-molybdenum alloy film is a copper-molybdenum alloy film.
청구항 3에 있어서, 상기 구리 합금 또는 몰리브덴 합금은 서로 독립적으로 구리 또는 몰리브덴과 Ti, Ta, Cr, Ni, Nd 및 In으로 이루어진 군에서 선택되는 적어도 1종의 금속과의 합금인 박막 트랜지스터의 어레이 형성 방법.
4. The method of claim 3, wherein the copper alloy or molybdenum alloy is an alloy of copper or molybdenum and at least one metal selected from the group consisting of Ti, Ta, Cr, Ni, Nd and In Way.
청구항 1에 있어서, 상기 불소 함유 화합물은 HF, NaF, NH4F, NH4BF4, NH4FHF, NaFHF, KF, KHF2, CaF2, AlF3, H2SiF6 및 HBF4로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법.
The fluorine-containing compound according to claim 1, wherein the fluorine-containing compound is selected from the group consisting of HF, NaF, NH 4 F, NH 4 BF 4 , NH 4 FHF, NaFHF, KF, KHF 2 , CaF 2 , AlF 3 , H 2 SiF 6 and HBF 4 Wherein the thin film transistor is formed on the substrate.
청구항 1에 있어서, 상기 아졸 화합물은 벤조트리아졸계 화합물, 아미노테트라졸계 화합물, 이미다졸계 화합물, 인돌계 화합물, 푸린계 화합물, 피라졸계 화합물, 피리딘계 화합물, 피리미딘계 화합물, 피롤계 화합물, 피롤리딘계 화합물 및 피롤린계 화합물로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법.
The azole compound according to claim 1, wherein the azole compound is selected from the group consisting of a benzotriazole compound, an aminotetrazole compound, an imidazole compound, an indole compound, a purine compound, a pyrazole compound, a pyridine compound, a pyrimidine compound, A pyrroline-based compound, and a pyrroline-based compound.
청구항 1에 있어서, 상기 유기산은 아세트산(acetic acid), 부탄산(butanoic acid), 시트르산(citric acid), 포름산(formic acid), 글루콘산(gluconic acid), 글리콜산(glycolic acid), 말론산(malonic acid), 메탄술폰산(methanesulfonic acid), 펜탄산(pentanoic acid) 및 옥살산(oxalic acid)으로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법.The method of claim 1, wherein the organic acid is selected from the group consisting of acetic acid, butanoic acid, citric acid, formic acid, gluconic acid, glycolic acid, malonic acid, malonic acid, methanesulfonic acid, pentanoic acid, and oxalic acid. 2. The method of claim 1, 청구항 1에 있어서, 상기 유기산의 염은 유기산의 칼륨염, 나트륨염 및 암모늄염으로 이루어진 군에서 선택되는 적어도 1종인 박막 트랜지스터의 어레이 형성 방법.
The method according to claim 1, wherein the salt of the organic acid is at least one selected from the group consisting of potassium salts, sodium salts and ammonium salts of organic acids.
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