KR101920722B1 - 반도체 소자의 제조에서 전하축적 방지방법 - Google Patents

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Abstract

반도체 소자의 제조 과정에서 전하축적 방지방법에 관해 개시되어 있다. 본발명의 일 실시예에 의한 전하축적 방지방법은 기판 상에 물질층을 형성하고, 상기 물질층을 패터닝(가공)하는 과정을 포함하고, 상기 물질층을 패터닝하기 전에 상기 물질층의 하부 또는 상부에 그래핀층을 형성하는 과정을 포함한다. 상기 기판은 절연성 기판일 수 있다. 또한 상기 기판은 복수의 층 구조를 갖는 적층물일 수 있다.

Description

반도체 소자의 제조에서 전하축적 방지방법{Method of preventing charge accumulation in manufacture of semiconductor device}
본 발명의 일 실시예는 반도체 소자의 제조와 관련된 것으로써, 보다 자세하게는 반도체 소자의 제조에서 그래핀층을 이용하여 전하축적을 방지하는 방법에 관한 것이다.
강한 전기장 하에 놓인 물제의 표면 혹은 다량의 전하가 인가된 물체의 표면은 그 물체가 금속이 아닌 한 표면에 전하가 분포되어 후속 공정의 순탄한 진행을 방해할 수 있다.
전자빔 리소그래피(E-beam lithography) 혹은 포커스 이온 빔(Focused Ion Beam)을 이용한 공정에서는 다량의 전하를 가하여 원하는 구조를 가공하는 것이 기본적인 원리인데, 대상 물질층에 축적된 전하가 존재할 경우, 상기 대상 물질층에 대한 패턴 형성과 가공이 왜곡될 수도 있다.
이러한 이슈를 극복하기 위한 방법의 하나는 대상 물질층 표면에 금속 박막을 형성하는 것인데, 이렇게 형성된 금속 박막은 기판을 손상시킬 수도 있고, 형성된 패턴을 손상시킬 수도 있다. 또한 이러한 금속 박막은 형성된 패턴을 기판으로 옮기는데 종종 방해물로 작용하기도 한다.
금속 박막의 전도도를 확보하기 위해 상기 금속 박막으로 금이나 은과 같은 귀금속을 사용하기도 하는데, 이 경우에는 전체 제조 비용이 증가되기도 한다.
이를 개선하고자 전도성 폴리머(conducting polymer)를 이용한 제품이 소개되고 있으나, 짧은 보존기간 및 특정 상황에서의 변질 (예를 들면 FIB 공정 등에서의 변성으로 인한 찌꺼기 문제)등이 문제점으로 대두되고 있다.
본 발명의 일 실시예는 반도체 소자의 제조 과정에서 대상 물질층의 손상이나 패턴의 왜곡을 방지할 수 있는 전하축적 방지방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 과정에서 전하축적 방지방법은 기판 상에 물질층을 형성하고, 상기 물질층을 패터닝(가공)하는 과정을 포함하고, 상기 물질층을 패터닝하기 전에 상기 물질층의 하부 또는 상부에 그래핀층을 형성하는 과정을 포함한다.
이러한 방법에서, 상기 기판은 절연성 기판일 수 있다. 또한 상기 기판은 복수의 층 구조를 갖는 적층물일 수 있다.
상기 물질층은 실리콘 산화물층 또는 실리콘 질화물층일 수도 있고, 전자빔이나 FIB으로 패터닝 될 수 있는 절연층일 수도 있다.
상기 그래핀층은 단일층일 수도 있고, 단일층이 여러 개 적층된 구조인 복층일 수도 있다.
상기 그래핀층은 상기 물질층의 하부 또는 상부면 전면에 형성될 수도 있고, 하부 또는 상부면의 일부 영역에만 형성될 수도 있다.
상기 그래핀층은 전사방식으로 전사될 수 있다.
상기 그래핀층을 형성하는 과정은,
상기 그래핀층이 형성될 면에 그래핀 조각(graphene flake)을 포함하는 솔벤트(solvent)를 코팅하는 과정과, 상기 솔벤트가 코팅된 결과물을 베이크(bake) 하는 과정을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조에서의 전하 축적 방지방법은 대상 물질층의 상부 또는 하부에 그래핀층을 형성한다. 그래핀은 금속 수준의 전도도를 보이며 극히 얇은 구조이어서 기판으로 패턴 전사(pattern transfer)시 장애물로 작용하지 않는다. 또한 플라즈마 등으로 쉽게 제거할 수 있고, 보존기한이 길고, 거의 변질되지 않으며, 타 물질과의 반응성도 낮다.
이러한 그래핀층을 이용함으로써, 다량의 전하를 인가하는 상황에서 표면에 전하의 축적을 방지함과 동시에 전하의 추가 이동 경로를 제공할 수 있다. 따라서 전자빔 리소그래피나 FIB 가공 등에 있어 문제가 되는 패턴의 왜곡 및 패턴의 손상 혹은 파괴 등을 방지할 수 있다. 또한 전자파의 차폐 및 강한 전기장 하에서의 구조물의 보호 등에도 이용될 수 있다.
도 1은 본 발명의 일 실시예에 의한, 반도체 소자의 제조과정에서 전하축적 방지방법을 나타낸 단면도이다.
도 2는 도 1에서 그래핀층이 일부 영역에만 형성된 경우를 나타낸 단면도이다.
도 3은 발명의 다른 실시예에 의한, 반도체 소자의 제조과정에서 전하축적 방지방법을 나타낸 단면도이다.
도 4는 도 3에서 그래핀층이 대상 물질층 상의 일부 영역에만 형성된 경우를 나타낸 단면도이다.
도 5 및 도 6은 발명의 또 다른 실시예에 의한, 반도체 소자의 제조과정에서 전하축적 방지방법을 나타낸 단면도이다.
이하, 본 발명의 일 실시예에 의한, 반도체 소자의 제조과정에서 전하축적 방지방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 발명의 일 실시예에 의한, 반도체 소자의 제조과정에서 전하축적 방지방법을 보여준다.
기판(20)의 상부면에 그래핀층(22)을 형성한다. 그래핀층(22)은 외부에서 형성한 다음, 기판(20)의 상부면에 전사된 것일 수 있다. 예를 들면, 그래핀층(22)은CVD(Chemical Vapor Deposition)로 형성된 것을 전사한 것일 수 있다. 기판(20) 상에 그래핀층(22)이 형성된 경우, 기판(20)은 영구 전도성을 갖는 효과를 나타낼 수 있다. 그래핀층(22)은 단일층일 수도 있고, 복층일 수도 있다. 복층인 경우, 그래핀층(22)은 복수의 단일 그래핀층이 적층된 것일 수 있다. 그래핀층(22) 상에 물질층(24)을 형성한다. 물질층(24)은 전자빔 또는 FIB를 이용한 패터닝 혹은 가공 대상 물질층이다. 물질층(24)은 절연층일 수 있는데, 예를 들면 실리콘 산화물층이나 실리콘 질화물층일 수 있다. 물질층(24)은 전도성을 갖는 것이 아니라면, 전자빔 또는 FIB를 이용하여 패터닝되는 모든 물질층이 될 수 있다.
한편, 그래핀층(22)은 기판(20)의 상부면 전체에 형성될 수도 있지만, 도 2에 도시한 바와 같이, 기판(20)의 상부면의 일부 영역 상에만 형성될 수도 있다. 그래핀층(22)의 전도성으로 인해, 그래핀층(22)의 존재 여부가 중요하며, 그래핀층(22)이 기판(20)의 상부면 전체에 형성되는냐 일부에만 형성되느냐는 문제가 되지 않는다.
도 1 및 도 2에서 물질층(24)에 대한 패터닝 공정이 진행된 후, 후속 공정으로 반도체 소자를 구성하는 적층물, 예를 들면 게이트 적층물을 형성하는 공정과 소스 및 드레인을 형성하는 공정이 진행되어 트랜지스터가 형성될 수도 있다.
도 3은 본 발명의 다른 실시예에 의한, 반도체 소자의 제조 과정에서 전하 축적을 방지하는 방법을 보여준다. 도 1에서 설명한 부재에 대해서는 동일한 부재를 사용하고, 그에 대한 설명은 생략한다.
도 3을 참조하면, 기판(30) 상에 물질층(24)을 형성한다. 물질층(24)의 상부면 상에 그래핀층(22)을 형성한다. 기판(30)은 절연성 기판일 수 있는데, 예를 들면 사파이어 기판일 수 있다.
도 3에서 그래핀층(22)은 물질층(24)의 상부면 전체를 덮도록 형성되어 있으나, 도 4에 도시한 바와 같이, 그래핀층(22)은 물질층(24)의 상부면의 일부 영역 상에만 형성될 수도 있다. 이유는 도 2에서 설명한 바와 같다.
도 3 및 도 4와 같이, 그래핀층(24)의 물질층(24) 상부면 상에 직접 형성된 경우, 기판(30)에는 전도성이 부여되지 않는다.
도 3 및 도 4의 경우는 일시적인 표면 전도성이 필요할 경우에 적용될 수 있다.
도 5는 본 발명의 또 다른 실시예에 의한, 반도체 소자의 제조 과정에서 전하 축적을 방지하는 방법을 보여준다. 도 1에서 설명한 부재에 대해서는 동일한 부재를 사용하고, 그에 대한 설명은 생략한다.
도 5를 참조하면, 기판(30) 상에 물질층(24)을 형성한다. 물질층(24) 상에 물질 패턴(46)이 형성될 수 있다. 물질 패턴(46)은 절연성 패턴일 수 있다. 물질 패턴(46)은 물질층(24)의 일부 일 수도 있다. 이와 같이 평평한 물질층(24) 상에 물질 패턴(46)과 같이 볼록한 부분, 곧 굴곡진 대상이 존재할 경우에는 도 1 및 도 3의 경우와 같이 그래핀층(22)를 전사하는 방식이 아니라 다른 방식으로 그래핀층을 형성할 수 있다.
일 예로 도 5에 도시한 바와 같이, 물질층(24) 상에 물질 패턴(46)을 덮는 솔벤트(40)를 코팅한다. 솔벤트(40)는 그래핀 조각(graphene flake)을 포함할 수 있다. 솔벤트(40)로는, 예를 들면 Dimethylformamide 또는 N-Methylpyrrolidone가 사용될 수 있다. 솔벤트(40)에 포함된 그래핀 조각의 사이즈는, 예를 들면 10nm ~ 10um일 수 있다.
솔벤트(40)를 코팅한 후, 솔벤트(40)가 코팅된 결과물을 베이크(bake) 한다. 베이크는 소정의 온도에서 실시할 수 있는데, 예를 들면 110℃~ 140℃에서 실시할 수 있다.
이러한 베이크에 의해, 물질층(24)의 상부면에는 도 6에 도시한 바와 같이 그래핀층(40A)이 형성된다. 그래핀층(40A)을 형성한 다음, 물질층(24)을 원하는 형태로 패터닝한다. 이때, 그래핀층(40A)도 함께 패터닝될 수 있다.
도 5 및 도 6에서 설명한 그래핀층(40A)은 도 1의 그래핀층(22)으로 사용될 수도 있다.
도 5 및 도 6에 도시한 방법은 물질층(24)에 오목한 부분이 존재하는 경우에도 적용될 수 있다.
도 5 및 도 6의 방법은 솔벤트 코팅을 이용하므로, 평탄하지 않은 부분에서도 균일한 그래핀층을 형성할 수 있다.
도 1 내지 도 6에서 기판(20, 30)은 단순히 단일층의 기판일 수도 있으나, 복수의 층 구조를 갖는 적층 구조물을 포함하는, 반도체 소자의 하부 구조물일 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20, 30:기판 22, 40A:그래핀층
24:물질층 40:솔벤트 코팅
46:물질 패턴

Claims (8)

  1. 기판 상에 물질층을 형성하는 단계; 및
    상기 물질층을 패터닝하는 단계;를 포함하고,
    상기 물질층을 패터닝하기 전에 상기 물질층의 상부에 그래핀층을 형성하고,
    상기 물질층은 상기 기판의 상부면에 직접 접촉되는 반도체 소자의 제조 과정에서 전하축적 방지방법.
  2. 제 1 항에 있어서,
    상기 기판은 절연성 기판인 반도체 소자의 제조 과정에서 전하축적 방지방법.
  3. 제 1 항에 있어서,
    상기 기판은 복수의 층을 포함하는 적층 구조물인 반도체 소자의 제조 과정에서 전하축적 방지방법.
  4. 제 1 항에 있어서,
    상기 물질층은 실리콘 산화물층, 실리콘 질화물층 또는 전자빔이나 FIB으로 패터닝될 수 있는 절연층으로 형성하는 반도체 소자의 제조 과정에서 전하축적 방지방법.
  5. 제 1 항에 있어서,
    상기 그래핀층은 단일층 또는 복층으로 형성하는, 반도체 소자의 제조 과정에서 전하축적 방지방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 그래핀층은 상기 물질층의 상부면의 일부 영역 상에만 형성하는 반도체 소자의 제조 과정에서 전하축적 방지방법.
  8. 제 1 항에 있어서,
    상기 그래핀층을 형성하는 과정은,
    상기 그래핀층이 형성될 면에 그래핀 조각(graphene flake)을 포함하는 솔벤트(solvent)를 코팅하는 단계; 및
    상기 솔벤트가 코팅된 결과물을 베이크 하는 단계;를 더 포함하는 반도체 소자의 제조 과정에서 전하축적 방지방법.
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