KR101906922B1 - Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same - Google Patents

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Abstract

본 발명은 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 제1 패시베이션막 전면에 형성되고, 박막트랜지스터를 노출시키는 개구부를 구비한 공통전극, 공통전극을 포함한 제1 패시베이션막 상부에 형성된 제2 패시베이션막 및 제2 패시베이션막 상부에 형성되고, 공통전극의 개구부를 통해 박막트랜지스터와 전기적으로 접속되며, 일단이 서로 분리되어 게이트배선과 오버랩된 다수의 수직전극들을 구성하고, 타단이 수평전극에 의해 서로 연결되는 화소전극을 포함하여 구성된다. The present invention relates to an array substrate for an FFE-type liquid crystal display device and a method of manufacturing the same. The disclosed invention relates to a common electrode formed on the entire surface of a first passivation film and having an opening for exposing a thin film transistor, A plurality of vertical electrodes formed on the second passivation film and the second passivation film formed on the passivation film and electrically connected to the thin film transistor through the openings of the common electrode, And a pixel electrode whose other ends are connected to each other by a horizontal electrode.

Description

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR FRINGE FIELD SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an array substrate for an FFE-type liquid crystal display device and a method of manufacturing the array substrate.

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an FFS (Fringe Field Switching) type liquid crystal display device and a method of manufacturing the same.

일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.Generally, the driving principle of a liquid crystal display device utilizes the optical anisotropy and polarization properties of a liquid crystal. Since the liquid crystal has a long structure, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Therefore, when the molecular alignment direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular alignment direction of the liquid crystal by optical anisotropy, so that image information can be expressed.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, an active matrix liquid crystal display (AM-LCD: liquid crystal display) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner has excellent resolution and moving picture performance, It is attracting attention.

상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display comprises a color filter substrate (i.e., an upper substrate) on which a common electrode is formed, an array substrate (i.e., a lower substrate) on which pixel electrodes are formed, and a liquid crystal filled between the upper substrate and the lower substrate. In the device, the liquid crystal is driven by an electric field in which the common electrode and the pixel electrode are arranged in an up-down direction, and the characteristics such as transmittance and aperture ratio are excellent.

그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.However, liquid crystal driving by an electric field applied in an up-down direction has a disadvantage that the viewing angle characteristic is not excellent. Therefore, in order to overcome the above disadvantages, a newly proposed technique is a liquid crystal driving method using a transverse electric field. The liquid crystal driving method using the transverse electric field has an advantage of excellent viewing angle characteristics.

이러한 횡전계 방식 액정표시장치는 컬러필터기판과 어레이기판이 서로 대향하여 구성되며, 컬러필터기판 및 어레이기판 사이에는 액정층이 개재되어 있다.In such a transverse electric field type liquid crystal display device, the color filter substrate and the array substrate are opposed to each other, and a liquid crystal layer is interposed between the color filter substrate and the array substrate.

상기 어레이기판에는 투명한 절연기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극으로 구성된다.The array substrate includes a thin film transistor, a common electrode, and a pixel electrode for each of a plurality of pixels defined in a transparent insulating substrate.

또한, 상기 공통전극과 화소전극은 동일 기판상에 서로 평행하게 이격하여 구성된다.In addition, the common electrode and the pixel electrode are formed on the same substrate in parallel to each other.

그리고, 상기 컬러필터기판은 투명한 절연기판상에 게이트배선과 데이터배선과 박막 트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구성된다.In the color filter substrate, a black matrix is formed on a portion of the transparent insulating substrate corresponding to the gate wiring, the data wiring, and the thin film transistor, and a color filter is formed corresponding to the pixel.

상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.The liquid crystal layer is driven by a horizontal electric field between the common electrode and the pixel electrode.

상기 구성으로 이루어지는 횡전계 방식 액정표시장치에서, 휘도를 확보하기 위해 상기 공통전극과 화소전극은 통상적으로 투명전극으로 형성한다. In the transverse electric field type liquid crystal display device configured as described above, the common electrode and the pixel electrode are usually formed as transparent electrodes in order to secure luminance.

따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 FFS (Fringe Field Switching) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있다. Therefore, the FFS (Fringe Field Switching) technique is proposed to maximize the luminance improvement effect. The FFS technique can precisely control the liquid crystal to obtain no color shift and a high contrast ratio.

이러한 특성을 가진 종래기술에 따른 FFS(Fringe Field Switching) 방식 액정표시장치에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.A conventional FFS (Fringe Field Switching) type liquid crystal display having such characteristics will now be described with reference to FIGS. 1 and 2. FIG.

도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.1 is a plan view of an array substrate for an FFS type liquid crystal display according to the prior art.

도 2는 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도로서, 게이트배선과 오버랩되는 화소전극의 수평전극 부분을 확대 도시한 평면도이다.FIG. 2 is a plan view of an array substrate for an F-FFS type liquid crystal display according to the prior art, showing a horizontal electrode portion of a pixel electrode overlapping with a gate wiring in an enlarged scale.

도 3은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도로서, 박막트랜지스터의 드레인전극과 전기적으로 접속되는 화소전극의 수평전극 부분을 확대 도시한 평면도이다.FIG. 3 is a plan view of an array substrate for an FFS type liquid crystal display according to the prior art, and is a plan view showing an enlarged view of a horizontal electrode portion of a pixel electrode electrically connected to a drain electrode of the thin film transistor.

도 4는 도 1의 Ⅳ-Ⅳ선에 따른 단면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판의 단면도이다.FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 1, and is a cross-sectional view of an array substrate for an FFS type liquid crystal display according to the prior art.

종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 1 내지 4에 도시된 바와 같이, 기판(11) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(13)과; 상기 게이트배선(13)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(21)과; 상기 게이트배선 (13)과 데이터배선(21)의 교차지점에 마련되고, 게이트전극(13a), 게이트절연막 (15), 액티브층(17), 소스전극(21a) 및 드레인전극(21b)을 포함하는 박막 트랜지스터(T)를 포함하여 구성된다.As shown in Figs. 1 to 4, an array substrate for an FEF (FFS) type liquid crystal display according to the related art includes a plurality of gate wirings 13 extending in one direction on a substrate 11 and spaced apart from each other in parallel )and; A plurality of data lines (21) intersecting with the gate lines (13) and defining pixel regions in the intersecting regions; A gate electrode 13a, a gate insulating film 15, an active layer 17, a source electrode 21a, and a drain electrode 21b which are provided at intersections of the gate wiring 13 and the data line 21 And a thin film transistor (T)

여기서, 상기 화소영역의 전면에는 상기 게이트배선(13) 및 데이터배선(21)과 이격된 공간을 두고 대면적의 투명한 공통전극(25)이 배치되어 있으며, 상기 공통전극(25) 상부에는 제2 보호막(27)을 사이에 두고 화소전극(31)이 배치되어 있다. A transparent common electrode 25 having a large area is disposed on the front surface of the pixel region and spaced apart from the gate wiring 13 and the data wiring 21, And the pixel electrode 31 is disposed with the protective film 27 therebetween.

이때, 상기 공통전극(25)과 화소전극(31)은 투명 도전물질인 ITO(Indium Tin Oxide)로 형성된다. 또한, 상기 공통전극(25)은 상기 화소전극(31)과 상기 드레인전극(21b)을 전기적으로 연결시켜 주는 드레인 콘택홀(29) 형성부분을 제외한 화소영역 전면에 형성되어 있다. 즉, 상기 공통전극(25)은 상기 드레인 콘택홀(29) 형성부분과 함께 박막 트랜지스터(T) 상부와 오버랩되는 지역에 개구부(미도시)가 형성되어 있다. At this time, the common electrode 25 and the pixel electrode 31 are formed of ITO (Indium Tin Oxide), which is a transparent conductive material. The common electrode 25 is formed on the entire surface of the pixel region except for a portion for forming the drain contact hole 29 for electrically connecting the pixel electrode 31 and the drain electrode 21b. That is, the common electrode 25 is formed with an opening (not shown) in a region overlapping with the upper portion of the thin film transistor T together with the drain contact hole 29 forming portion.

또한, 상기 화소전극(31)은 핑거(finger) 형태의 다수의 수직전극(31a)과, 이들 수직전극(31b)의 양단을 연결시켜 주는 수평전극(31b)으로 구성된다. 이때, 상기 화소전극(31)은 제1 보호막(23)과 제2 보호막(27) 내에 형성된 드레인 콘택홀 (29)을 통해 상기 드레인전극(21b)과 전기적으로 연결된다. The pixel electrode 31 includes a plurality of finger-shaped vertical electrodes 31a and a horizontal electrode 31b connecting both ends of the vertical electrodes 31b. The pixel electrode 31 is electrically connected to the drain electrode 21b through a drain contact hole 29 formed in the first passivation layer 23 and the second passivation layer 27. [

이때, 도 2에 도시된 바와 같이, 상기 화소전극(31)을 구성하는 수평전극 (31b)은 상기 게이트배선(13)과 오버랩되어 배치된다. At this time, as shown in FIG. 2, the horizontal electrode 31b constituting the pixel electrode 31 is overlapped with the gate wiring 13.

또한, 상기 화소전극(31)의 상하부 수평전극(31b)은 동일 전압을 형성하기 위해 모두 폐쇄형으로 형성되어 있다.In addition, the upper and lower horizontal electrodes 31b of the pixel electrode 31 are all formed in a closed shape to form the same voltage.

상기 구성으로 이루어진 종래의 액정표시장치는, 데이터 신호가 박막트랜지스터(T)를 거쳐 수직전극(31a)과 수평전극(31b)으로 이루어진 화소전극(31)에 공급되면, 공통전압이 공급된 공통전극(25)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판인 상기 기판(11)과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. When the data signal is supplied to the pixel electrode 31 composed of the vertical electrode 31a and the horizontal electrode 31b via the thin film transistor T, the conventional liquid crystal display device having the above- The liquid crystal molecules 25 form a fringe field so that liquid crystal molecules arranged in a horizontal direction between the substrate 11 as a thin film transistor substrate and a color filter substrate (not shown) are rotated by dielectric anisotropy.

이렇게 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.The light transmittance of the liquid crystal molecules passing through the pixel region is changed according to the degree of rotation, thereby realizing the gradation.

그러나, 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치에 따르면, 도 2에서와 같이, 상기 화소전극(31)의 상, 하부 수평전극(31b)이 동일 전압을 형성하기 위해 모두 폐쇄형으로 형성되어 있어, 화소전극의 상부에 위치하는 가장자리부 폐쇄형 수평전극부의 동일 전계에 의한 왜곡 현상으로 디스클리네이션 (disclination)이 발생하며, 이로 인해 가장자리부의 투과율 저하가 발생하게 된다.However, according to the FFS type liquid crystal display according to the related art, as shown in FIG. 2, the upper and lower horizontal electrodes 31b of the pixel electrode 31 are both closed And a disclination occurs due to a distortion caused by the same electric field in the edge portion closed type horizontal electrode portion located at the upper portion of the pixel electrode, thereby lowering the transmittance of the edge portion.

이에 본 발명은 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트배선과 오버랩되는 화소전극의 수평전극부를 제거하여 수직전극부들의 상단을 분리시켜 화소전극의 수직전극부들 간의 동일한 전계에 의한 디스클리네이션 (disclination)을 방지함으로써 투과율을 향상시킬 수 있는 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to eliminate the horizontal electrode portion of the pixel electrode overlapping with the gate wiring to separate the upper ends of the vertical electrode portions, Which can improve the transmittance by preventing disclination caused by a light-emitting layer, and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판은, 기판 위에 서로 교차하여 화소영역을 정의하는 게이트배선과 데이터배선, 상기 게이트배선과 상기 데이터배선의 교차 지점에 형성된 박막트랜지스터, 상기 박막트랜지스터를 포함한 상기 기판 전면에 형성된 제1 패시베이션막, 상기 제1 패시베이션막 전면에 형성되고, 상기 박막트랜지스터를 노출시키는 개구부를 구비한 공통전극, 상기 공통전극을 포함한 상기 제1 패시베이션막 상부에 형성된 제2 패시베이션막 및 상기 제2 패시베이션막 상부에 형성되고, 상기 공통전극의 개구부를 통해 상기 박막트랜지스터와 전기적으로 접속되며, 일단이 서로 분리되어 상기 게이트배선과 오버랩된 다수의 수직전극들을 구성하고, 타단이 수평전극에 의해 서로 연결되는 화소전극을 포함하여 구성될 수 있다.According to an aspect of the present invention, there is provided an array substrate for an FPC-type liquid crystal display, including: a gate wiring and a data wiring crossing each other on a substrate to define a pixel region; A first passivation film formed on the entire surface of the substrate including the thin film transistor, a common electrode formed on the entire surface of the first passivation film and having an opening exposing the thin film transistor, a second passivation film formed on the first passivation film including the common electrode, And a plurality of vertical electrodes formed on the second passivation film and electrically connected to the thin film transistor through openings of the common electrode and having one ends separated from each other and overlapped with the gate wiring, And the other ends are connected to each other by horizontal electrodes It may be configured to include a pixel electrode.

상기 목적을 달성하기 위한 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 제조방법은, 기판의 일면에 게이트배선을 형성하는 단계, 상기 게이트배선을 포함한 상기 기판 전면에 게이트절연막, 액티브층, 소스전극 및 드레인전극으로 구성된 박막트랜지스터와 함께 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선을 형성하는 단계, 상기 박막트랜지스터를 포함한 상기 기판 전면에 제1 패시베이션막을 형성하는 단계, 상기 제1 패시베이션막 전면에 상기 박막트랜지스터를 노출시키는 개구부를 구비한 공통전극을 형성하는 단계, 상기 공통전극을 포함한 상기 제1 패시베이션막 상부에 제2 패시베이션막을 형성하는 단계, 상기 제2 패시베이션막과 상기 제1 패시베이션막 내에 상기 공통전극의 개구부를 통해 상기 드레인전극을 노출시키는 드레인 콘택홀을 형성하는 단계 및 상기 제2 패시베이션막 상부에 상기 공통전극의 개구부를 통해 상기 박막트랜지스터와 전기적으로 접속되며, 일단이 서로 분리되어 상기 게이트배선과 오버랩된 다수의 수직전극들을 구성하고, 타단이 수평전극에 의해 서로 연결되는 화소전극을 형성하는 단계를 포함하여 구성될 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing an array substrate for an FPC-type liquid crystal display device, including the steps of: forming a gate wiring on one surface of a substrate; forming a gate insulating film, Forming a data line that crosses the gate line and defines a pixel region together with a thin film transistor composed of an electrode and a drain electrode; forming a first passivation film on the entire surface of the substrate including the thin film transistor; Forming a second passivation film over the first passivation film including the common electrode, forming a second passivation film on the first passivation film, Through the opening of the common electrode, Forming a drain contact hole for exposing the first and second passivation films and a plurality of vertical electrodes which are electrically connected to the thin film transistor through openings of the common electrode on the second passivation film, And forming pixel electrodes whose other ends are connected to each other by horizontal electrodes.

본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면 다음과 같은 효과들이 있다.According to the array substrate for an FFE-type liquid crystal display and the method of manufacturing the same according to the present invention, there are the following effects.

본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 게이트배선과 오버랩되는 화소전극의 수평전극부를 제거하여 수직전극부들의 상단을 분리시켜 화소전극의 수직전극부들 간의 동일 전계에 의한 디스클리네이션 (disclination)을 방지함으로써 투과율을 향상시킬 수 있다. According to the array substrate for an FFC-type liquid crystal display and the method of manufacturing the same, the horizontal electrode portion of the pixel electrode overlapping with the gate wiring is removed to separate the upper ends of the vertical electrode portions, It is possible to improve the transmittance by preventing disclination caused by the above-mentioned problems.

따라서, 본 발명은 수직전극부들의 상단을 분리시켜 화소전극의 수직전극부들 간의 동일 전계에 의한 디스클리네이션(disclination)을 방지함으로써 투과율을 향상시킬 수 있으므로, 소비전력을 감소시킬 수 있다.Therefore, the present invention can improve the transmissivity by preventing the disclination due to the same electric field between the vertical electrode portions of the pixel electrode by separating the upper ends of the vertical electrode portions, thereby reducing the power consumption.

도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 2는 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도로서, 게이트배선과 오버랩되는 화소전극의 수평전극 부분을 확대 도시한 평면도이다.
도 3은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도로서, 박막트랜지스터의 드레인전극과 전기적으로 접속되는 화소전극의 수평전극부 부분을 확대 도시한 평면도이다.
도 4는 도 1의 Ⅳ-Ⅳ선에 따른 단면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 5는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.
도 6은 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도로서, 게이트배선과 오버랩되는 화소전극의 수평전극부 부분을 확대 도시한 평면도이다.
도 7은 도 5의 Ⅶ-Ⅶ선에 따른 단면도로서, 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판의 단면도이다.
도 8a 내지 8p는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
도 9는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 있어서, 게이트배선과 오버랩되는 화소전극의 수평전극부의 유무에 따른 종래기술과 본 발명의 투과율을 비교한 도면이다.1 is a plan view of an array substrate for an FFS type liquid crystal display according to the prior art.
FIG. 2 is a plan view of an array substrate for an F-FFS type liquid crystal display according to the prior art, showing a horizontal electrode portion of a pixel electrode overlapping with a gate wiring in an enlarged scale.
3 is a plan view of an array substrate for an FFS type liquid crystal display according to the prior art, and is a plan view showing an enlarged view of a horizontal electrode portion of a pixel electrode electrically connected to a drain electrode of a thin film transistor.
FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 1, and is a cross-sectional view of an array substrate for an FFS type liquid crystal display according to the prior art.
5 is a plan view of an array substrate for an FFS type liquid crystal display according to the present invention.
FIG. 6 is a plan view of an array substrate for an F-FFS type liquid crystal display according to the present invention, which is an enlarged view of a horizontal electrode portion of a pixel electrode overlapping a gate wiring.
7 is a cross-sectional view taken along the line VII-VII in FIG. 5, and is a cross-sectional view of an array substrate for an F-FFS type liquid crystal display according to the present invention.
8A to 8P are cross-sectional views illustrating manufacturing steps of an array substrate for an F-FFS type liquid crystal display according to the present invention.
FIG. 9 is a diagram comparing the transmittance of the present invention with the prior art according to the presence or absence of a horizontal electrode portion of a pixel electrode overlapping with a gate wiring, in an array substrate for an F-FFS type liquid crystal display according to the present invention.

이하, 본 발명의 바람직한 실시 예에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an array substrate for an FFS type liquid crystal display according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도이다.5 is a plan view of an array substrate for an FFS type liquid crystal display according to the present invention.

도 6은 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 평면도로서, 게이트배선과 오버랩되는 화소전극의 수평전극부 부분을 확대 도시한 평면도이다.FIG. 6 is a plan view of an array substrate for an F-FFS type liquid crystal display according to the present invention, which is an enlarged view of a horizontal electrode portion of a pixel electrode overlapping a gate wiring.

도 7은 도 5의 Ⅶ-Ⅶ선에 따른 단면도로서, 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치용 어레이기판의 단면도이다.7 is a cross-sectional view taken along the line VII-VII in FIG. 5, and is a cross-sectional view of an array substrate for an F-FFS type liquid crystal display according to the present invention.

본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 5 내지 7에 도시된 바와 같이, 투명한 기판(101)의 일면에 일 방향으로 형성된 게이트 배선(103a)과; 상기 게이트 배선(103a)과 교차하여 화소영역을 정의하는 데이터배선(113a)과; 상기 게이트배선(103a)과 데이터배선(113a)의 교차 지점에 형성된 박막트랜지스터(T)와; 상기 박막트랜지스터(T)를 포함한 기판 전면에 형성된 제1 패시베이션막(119)과; 상기 기판 전면에 형성되고, 상기 박막트랜지스터(T)의 일부분을 노출시키는 개구부(미도시)를 구비한 공통전극(121a)과; 상기 공통전극(121a)을 포함한 제1 패시베이션막(119) 상부에 형성된 제2 패시베이션막(125)과; 상기 제2 패시베이션막(125) 상부에 형성되어 상기 공통전극(121a)의 개구부를 통해 상기 박막트랜지스터(T)와 전기적으로 접속된 화소전극(131)을 포함하여 구성된다. As shown in FIGS. 5 to 7, the array substrate for an F-FFS type liquid crystal display according to the present invention includes a gate wiring 103a formed on one surface of a transparent substrate 101 in one direction; A data line 113a crossing the gate line 103a and defining a pixel region; A thin film transistor T formed at the intersection of the gate wiring 103a and the data wiring 113a; A first passivation film 119 formed on the entire surface of the substrate including the thin film transistor T; A common electrode 121a formed on the entire surface of the substrate and having an opening (not shown) exposing a portion of the thin film transistor T; A second passivation film 125 formed on the first passivation film 119 including the common electrode 121a; And a pixel electrode 131 formed on the second passivation film 125 and electrically connected to the thin film transistor T through an opening of the common electrode 121a.

여기서, 상기 게이트배선(103a) 및 데이터배선(113a)이 교차하여 이루는 화소영역을 포함한 기판(101)의 전면에 대면적의 투명한 공통전극(121a)이 배치되어 있다. Here, a large-area transparent common electrode 121a is disposed on the entire surface of the substrate 101 including the pixel region formed by crossing the gate wiring 103a and the data wiring 113a.

또한, 상기 공통전극(121a)은 상기 화소전극(131)과 상기 드레인전극(111c)을 전기적으로 접속시켜 주는 드레인 콘택홀(129) 형성부분을 제외한 화소영역 전면에 형성되어 있다. 즉, 상기 공통전극(121a)의 개구부(미도시)는 상기 드레인 콘택홀(129) 형성부분과 오버랩되는 지역에 형성되어 있다. 이때, 상기 공통전극 (121a)은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 픽셀(pixel)에 공급한다. The common electrode 121a is formed on the entire surface of the pixel region except for the portion where the drain contact hole 129 is formed to electrically connect the pixel electrode 131 and the drain electrode 111c. That is, an opening (not shown) of the common electrode 121a is formed in an area overlapping with the drain contact hole 129 forming part. At this time, the common electrode 121a supplies a reference voltage for driving liquid crystal, that is, a common voltage to each pixel.

그리고, 상기 화소전극(131)은 핑거(finger) 형태의 다수의 수직전극(131a)과, 이들 수직전극(131b)의 일단을 연결시켜 주는 수평전극(131b)으로 구성된다. 이때, 상기 수직전극(131b)들은 서로 일정간격 이격되어 배치되어 있으며, 상기 수평전극(131b)은 상기 수직전극(131a)들의 일단, 즉 상기 드레인전극(111c)과 전기적으로 접속되는 부분을 의미한다. 상기 핑거 형태의 수직전극(131a)들의 끝단부는 전극의 각도와 같거나, 일정 부분은 전극의 각도와 다르게 꺾여 있도록 형성될 수도 있다.The pixel electrode 131 includes a plurality of finger-shaped vertical electrodes 131a and a horizontal electrode 131b connecting one end of the vertical electrodes 131b. Here, the vertical electrodes 131b are spaced apart from each other by a predetermined distance, and the horizontal electrode 131b is a portion electrically connected to one end of the vertical electrodes 131a, that is, the drain electrode 111c . The end portions of the finger-shaped vertical electrodes 131a may be formed to have an angle equal to the angle of the electrode, or a certain portion may be bent differently from the angle of the electrode.

또한, 도 6에 도시된 바와 같이, 상기 서로 이격된 수직전극(131b)들의 타단은 서로 분리되어 있는 상태로 상기 게이트배선(103a)과 오버랩되어 있다. In addition, as shown in FIG. 6, the other ends of the vertical electrodes 131b spaced apart from each other overlap with the gate wiring 103a while being separated from each other.

상기 화소전극(131)은 제1 패시베이션막(119)과 제2 패시베이션막 (123) 내에 형성된 드레인 콘택홀(129)을 통해 상기 드레인전극(111c)과 전기적으로 연결된다. The pixel electrode 131 is electrically connected to the drain electrode 111c through a first passivation film 119 and a drain contact hole 129 formed in the second passivation film 123. [

이렇게 하여, 상기 박막트랜지스터(T)를 통해 제1 및 2 화소전극(131a, 131b)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극(121a)이 프린지 필드(fringe field)를 형성하여 박막트랜지스터 기판인 기판(101)과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.When the data signal is supplied to the first and second pixel electrodes 131a and 131b through the thin film transistor T, the common electrode 121a to which the common voltage is supplied forms a fringe field, The liquid crystal molecules arranged in the horizontal direction between the substrate 101 as the transistor substrate and the color filter substrate (not shown) rotate due to the dielectric anisotropy. The light transmittance of the liquid crystal molecules passing through the pixel region changes according to the degree of rotation, thereby realizing the gradation.

상기 구성으로 이루어지는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조방법에 대해 도 8a 내지 도 8p를 참조하여 설명하면 다음과 같다.A method of fabricating an array substrate for an FFS type liquid crystal display according to the present invention will be described with reference to FIGS. 8A to 8P.

도 8a 내지 8p는 본 발명에 따른 에프에프에스(FFS)(AH-IPS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도들이다.8A to 8P are cross-sectional views illustrating manufacturing steps of an array substrate for an FFS (AH-IPS) type liquid crystal display according to the present invention.

도 8a에 도시된 바와 같이, 투명한 기판(101) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 투명한 기판(101) 상에 불투명한 제1 도전 금속층(103)을 스퍼터링 방법에 의해 증착한다. 이때, 상기 제1 도전 금속층(103) 형성 타겟 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다. 8A, a plurality of pixel regions including a switching region are defined on a transparent substrate 101, and an opaque first conductive metal layer 103 is formed on the transparent substrate 101 by a sputtering method Lt; / RTI > As the target material for forming the first conductive metal layer 103, aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum ), Moly titanium (MoTi), and copper / moly titanium (Cu / MoTi).

그 다음, 도면에는 도시하지 않았지만, 상기 제1 도전 금속층(103) 상부에 제1 감광막(미도시)을 도포한 후, 노광마스크를 이용한 포토리소그래피 공정기술을 통해 상기 제1 감광막(미도시)을 노광 및 현상하여 제1 감광막패턴(104)을 형성한다. Then, a first photoresist layer (not shown) is coated on the first conductive metal layer 103, and then the first photoresist layer (not shown) is formed through a photolithography process using an exposure mask And the first photoresist pattern 104 is formed by exposure and development.

이어서, 도 8b에 도시된 바와 같이, 상기 제1 감광막패턴(104)를 차단막으로 상기 제1 도전 금속층(103)을 선택적으로 식각하여 게이트배선(103a)과 함께 이 게이트배선(미도시, 도 3의 103a 참조)으로부터 돌출된 게이트전극(103b)을 동시에 형성한다.8B, the first conductive metal layer 103 is selectively etched using the first photoresist pattern 104 as a blocking layer to form gate wirings (not shown in FIG. 3B) together with the gate wirings 103a, The gate electrode 103b protruding from the gate electrode 103a is formed at the same time.

그 다음, 도 8c에 도시된 바와 같이, 상기 제1 감광막패턴(104)을 제거한 후, 상기 게이트배선(103a)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(105)을 형성하고, 상기 게이트절연막(105) 상에 비정질실리콘층(a-Si:H)(107)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(109) 및 불투명한 제2 도전 금속층(113)를 차례로 적층한다. 이때, 상기 비정질실리콘층(a-Si:H)(107)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (109)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전 금속층(111)은 스퍼터링 방법으로 증착한다. 여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착 방법을 사용할 수도 있다. 이때, 상기 제2 도전 금속층(111) 형성 타겟 물질로는, 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다. Then, as shown in Fig. 8c, the first after removing the photoresist pattern 104, a gate consisting of a substrate surface including said gate wire (103a), a silicon nitride (SiNx) or silicon oxide (SiO 2) insulating layer (N + or p +) 109 including an amorphous silicon layer (a-Si: H) 107 and impurities on the gate insulating film 105 and an opaque second And the metal layer 113 are sequentially stacked. At this time, the amorphous silicon layer (n + or p +) 109 including the amorphous silicon layer (a-Si: H) 107 and the impurities is deposited by a CVD method (Chemical Vapor Deposition method) 2 conductive metal layer 111 is deposited by a sputtering method. Although only the chemical vapor deposition method and the sputtering method are described above as the deposition method, other deposition methods may be used if necessary. As the target material for forming the second conductive metal layer 111, a conductive material such as aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum ), Moly titanium (MoTi), and copper / moly titanium (Cu / MoTi).

이어서, 도 8d에 도시된 바와 같이, 상기 제2 도전 금속층(111) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제2 감광막(113)을 형성한다.Then, as shown in FIG. 8D, a photo-resist having a high transmittance is applied on the second conductive metal layer 111 to form a second photoresist layer 113.

그 다음, 광차단부(115a)와 반투과부(115b) 및 투과부(115c)로 이루어진 회절마스크(113)를 이용하여 상기 제2 감광막(113)에 노광 공정을 진행한다. 이때, 상기 회절마스크(115)의 광차단부(115a)는 소스 및 드레인전극 형성 지역과 대응하는 상기 제2 감광막(113) 상측에 위치하며, 상기 회절마스크(115)의 반투과부 (115b)는 박막트랜지스터의 채널 형성 지역과 대응하는 상기 제2 감광막(113) 상측에 위치한다. 또한, 상기 회절마스크(115) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다. Then, the second photoresist 113 is exposed using the diffraction mask 113 consisting of the light intercepting portion 115a, the transflective portion 115b and the transmissive portion 115c. At this time, the light shielding part 115a of the diffraction mask 115 is located on the second photoresist 113 corresponding to the source and drain electrode formation areas, and the transflective part 115b of the diffraction mask 115 And is located above the second photoresist layer 113 corresponding to the channel formation region of the thin film transistor. In addition to the above diffraction mask 115, a mask using a light diffraction effect, for example, a half-tone mask or another mask may be used.

이어서, 도 8e에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제2 감광막(113)을 식각하여 소스 및 드레인전극 형성지역과 채널 형성지역에 대응하는 제2 감광막패턴(113a, 113b)을 형성한다. 이때, 상기 소스 및 드레인전극 형성지역의 제2 감광막패턴(113a)은 광이 투과되지 않은 상태이기 때문에 제2 감광막(113) 두께를 그대로 유지하고 있지만, 상기 채널 형성지역의 제2 감광막패턴(113b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 채널 형성지역의 제2 감광막패턴(113b)은 상기 소스 및 드레인전극 형성지역(113a)보다 얇은 두께를 갖는다. Next, as shown in FIG. 8E, the second photoresist layer 113 is etched through the exposure process and then a development process to form a second photoresist pattern 113a corresponding to the source and drain electrode formation regions and the channel formation region , 113b are formed. At this time, since the second photoresist pattern 113a in the source and drain electrode formation regions does not transmit light, the thickness of the second photoresist layer 113 is maintained, but the second photoresist pattern 113b ) Is transmitted through a part of the light and is removed by a predetermined thickness. That is, the second photoresist pattern 113b of the channel forming region has a thickness thinner than the source and drain electrode forming regions 113a.

그 다음, 도 8f에 도시된 바와 같이, 상기 소스 및 드레인전극 형성지역 (113a)과 채널 형성지역(113b)을 마스크로 상기 제2 도전 금속층(111), 불순물이 포함된 비정질실리콘층(109) 및 비정질실리콘층(107)을 순차적으로 패터닝하여 상기 게이트배선(103a)과 수직되게 교차하는 데이터배선(111a)과, 상기 게이트전극 (103b)에 대응하는 게이트절연막(105) 상부에 액티브층(107a)과 오믹콘택층(109a)을 형성한다. 8F, the second conductive metal layer 111 and the amorphous silicon layer 109 containing impurities are formed using the source and drain electrode formation regions 113a and the channel formation region 113b as a mask, And an amorphous silicon layer 107 are sequentially patterned to vertically cross the gate wiring 103a and an active layer 107a is formed on the gate insulating film 105 corresponding to the gate electrode 103b. And an ohmic contact layer 109a are formed.

이어서, 8g에 도시된 바와 같이, 애싱(ashing) 공정을 통해 상기 채널 형성지역의 제2 감광막패턴(113b) 전부와 상기 소스 및 드레인전극 형성지역의 제2 감광막패턴(113a)의 두께 일부를 제거한다. 이때, 상기 채널영역 상부에 오버랩되는 제2 도전 금속층(111) 상면이 외부로 노출된다. Subsequently, as shown in 8g, a part of the second photoresist pattern 113b of the channel forming region and a portion of the thickness of the second photoresist pattern 113a of the source and drain electrode forming regions are removed through an ashing process do. At this time, the upper surface of the second conductive metal layer 111 overlapping the channel region is exposed to the outside.

그 다음, 소스 및 드레인전극 형성지역과 대응하는 상기 두께 일부가 제거된 제2 감광막패턴(113a) 부위를 마스크로 상기 제2 도전 금속층(111)의 노출된 부분을 식각하여 상기 채널영역으로부터 서로 이격된 소스전극 (111b) 및 드레인전극 (111c)을 형성한다. Then, the exposed portion of the second conductive metal layer 111 is etched using the portion of the second photoresist pattern 113a corresponding to the region where the source and drain electrodes are formed, Thereby forming the source electrode 111b and the drain electrode 111c.

이어서, 상기 소스전극(111b) 및 드레인전극(111c) 사이에 노출된 오믹콘택층(109a)도 추가로 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층 (109a) 하부에 있는 액티브층(107a)에는 채널영역이 형성된다. The ohmic contact layer 109a exposed between the source electrode 111b and the drain electrode 111c is further etched to be spaced apart from each other. At this time, a channel region is formed in the active layer 107a under the etched ohmic contact layer 109a.

그 다음, 도 8h에 도시된 바와 같이, 잔류하는 상기 제3 감광막(113a)을 완전 제거한 다음, 기판 전면에 무기 절연물질 또는 유기 절연물질을 증착하여 제1 패시베이션막(119)을 형성한다.Then, as shown in FIG. 8H, the remaining third photoresist layer 113a is completely removed, and then an inorganic insulating material or an organic insulating material is deposited on the entire surface of the substrate to form a first passivation layer 119. Next, as shown in FIG.

이어서, 도 8i에 도시된 바와 같이, 상기 제1 패시베이션막(119) 상부에 투명 도전물질을 증착하여 제1 투명 도전물질층(121)을 형성한다. 이때, 상기 제1 투명 도전물질층(121) 형성 타겟 물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 그룹 중에서 선택된 어느 하나를 사용한다. Next, as shown in FIG. 8I, a transparent conductive material is deposited on the first passivation film 119 to form a first transparent conductive material layer 121. Here, the target material for forming the first transparent conductive material layer 121 may be any one selected from the group consisting of indium tin oxide (ITO) and indium zinc oxide (IZO).

그 다음, 상기 제1 투명 도전물질층(121) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제3 감광막(123)을 형성한다.Then, a photo-resist having a high transmittance is coated on the first transparent conductive material layer 121 to form a third photoresist layer 123.

이어서, 도 8j에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 통해 상기 제3 감광막(123)을 선택적으로 제거하여 제3 감광막패턴(123a)을 형성한다. Next, as shown in FIG. 8J, the third photoresist pattern 123 is selectively removed through an exposure and development process by a photolithography process technique using an exposure mask (not shown) to form a third photoresist pattern 123a .

그 다음, 도 8k에 도시된 바와 같이, 제3 감광막패턴(123a)을 마스크로 상기 제1 투명 도전물질층(121)을 선택적으로 패터닝하여, 기판(101) 전면에 공통전극 (121a)을 형성한다. 이때, 상기 공통전극(121a)은 상기 게이트배선(103a) 및 데이터배선(111a)이 교차하여 이루는 화소영역을 포함한 기판(101)의 전면에 대면적으로 형성된다. 특히, 상기 공통전극(121a)은 후속 공정에서 형성될 화소전극(미도시, 도 8p의 131 참조)과 상기 드레인전극(111c)을 전기적으로 접속시켜 주는 드레인 콘택홀(미도시, 도 8m의 129 참조) 형성부분을 제외한 화소영역 전면에 형성되어 있다. 즉, 상기 공통전극(121a)의 개구부(미도시)는 상기 드레인 콘택홀 (129) 형성부분과 오버랩되는 지역에 형성되어 있다. 이때, 상기 공통전극(121a)은 액정 구동을 위한 기준 전압, 즉 공통전압을 각 픽셀(pixel)에 공급한다. 8K, the first transparent conductive material layer 121 is selectively patterned using the third photoresist pattern 123a as a mask to form a common electrode 121a on the entire surface of the substrate 101 do. At this time, the common electrode 121a is formed in a large area on the entire surface of the substrate 101 including the pixel region formed by intersecting the gate wiring 103a and the data wiring 111a. Specifically, the common electrode 121a includes a drain contact hole (not shown in FIG. 8 (m)) for electrically connecting the pixel electrode (see 131 in FIG. 8P) to be formed in the subsequent process and the drain electrode 111c Is formed on the entire surface of the pixel region except for the portion for forming the pixel region. That is, an opening (not shown) of the common electrode 121a is formed in an area overlapping with the drain contact hole 129 forming part. At this time, the common electrode 121a supplies a reference voltage for driving liquid crystal, that is, a common voltage to each pixel.

이어서, 상기 제3 감광막패턴(123a)을 제거한 후, 상기 공통전극(121a)을 포함한 상기 제1 패시베이션막(119) 상부에 무기 절연물질 또는 유기 절연물질을 증착하여 제2 패시베이션막(125)을 형성한다. Subsequently, after the third photoresist pattern 123a is removed, an inorganic insulating material or an organic insulating material is deposited on the first passivation film 119 including the common electrode 121a to form a second passivation film 125 .

그 다음, 상기 제2 패시베이션막(125) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제4 감광막(127)을 형성한다.Then, a photo-resist having a high transmittance is applied on the second passivation film 125 to form a fourth photoresist film 127.

이어서, 도 8l에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 통해 상기 제4 감광막(127)을 선택적으로 제거하여 제4 감광막패턴(127a)을 형성한다. Then, as shown in FIG. 8L, the fourth photoresist pattern 127 is selectively removed through an exposure and development process by a photolithography process technique using an exposure mask (not shown) to form a fourth photoresist pattern 127a .

그 다음, 도 8m에 도시된 바와 같이, 상기 제4 감광막패턴(127a)을 마스크로 상기 제2 패시베이션막(125) 및 그 하부의 제1 패시베이션막(119)을 순차적으로 식각하여 상기 드레인전극(113c)을 노출시키는 드레인 콘택홀(129)을 형성한다. 8M, the second passivation film 125 and the first passivation film 119 under the first passivation film 119 are sequentially etched using the fourth photoresist pattern 127a as a mask, Drain contact holes 129 exposing the source and drain electrodes 113a and 113c.

이어서, 도 8n에 도시된 바와 같이, 상기 제4 감광막패턴(127a)을 제거한 후, 상기 드레인 콘택홀(129)을 포함한 제2 패시베이션막(125) 상부에 제2 투명 도전물질층(131)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 투명 도전물질층 (131) 형성 타겟 물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 그룹 중에서 선택된 어느 하나를 사용한다. 8N, after the fourth photoresist pattern 127a is removed, a second transparent conductive material layer 131 is formed on the second passivation film 125 including the drain contact hole 129. Next, as shown in FIG. And is deposited by a sputtering method. At this time, the target material for forming the second transparent conductive material layer 131 may be any one selected from the group consisting of indium tin oxide (ITO) and indium zinc oxide (IZO).

이어서, 상기 제2 투명 도전물질층(131) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제5 감광막(133)을 형성한다. Then, a photo-resist having high transmittance is applied on the second transparent conductive material layer 131 to form a fifth photoresist layer 133.

그 다음, 도 8o에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 통해 상기 제5 감광막(133)을 제거함으로써 제5 감광막패턴(133a)을 형성한다. Next, as shown in FIG. 8O, the fifth photoresist pattern 133 is removed through an exposure and development process by a photolithography process technique using an exposure mask (not shown) to form a fifth photoresist pattern 133a do.

이어서, 도 8p에 도시된 바와 같이, 상기 제5 감광막패턴(133a)을 마스크로 상기 제2 투명 도전물질층(131)을 선택적으로 식각하여, 서로 이격된 핑거(finger) 형태인 다수의 수직전극(131a)과 함께 이들 수직전극(131a)의 일단, 예를 들어 상기 드레인전극(111c)과 전기적으로 접속되는 부위를 연결시켜 주는 수평전극(131b)으로 구성된 화소전극(131)을 형성한다. 이때, 상기 서로 이격된 수직전극(131b)들의 타단은 서로 분리되어 있는 상태로 상기 게이트배선(103a)과 오버랩되어 있다. 또한, 상기 핑거 형태의 수직전극(131a)들의 끝단부는 전극의 각도와 같거나, 일정 부분은 전극의 각도와 다르게 꺾여 있도록 형성될 수도 있다.Next, as shown in FIG. 8P, the second transparent conductive material layer 131 is selectively etched using the fifth photoresist pattern 133a as a mask to form a plurality of vertical electrodes And a horizontal electrode 131b connecting the one end of the vertical electrode 131a with the one end of the vertical electrode 131a, for example, a portion electrically connected to the drain electrode 111c. At this time, the other ends of the vertical electrodes 131b spaced apart from each other are overlapped with the gate wiring 103a while being separated from each other. The end portions of the finger-shaped vertical electrodes 131a may be formed to be the same as the angle of the electrodes, or a certain portion may be bent differently from the angle of the electrodes.

이렇게, 상기 서로 이격된 수직전극(131b)들의 타단은 서로 분리되어 있는 상태로 상기 게이트배선(103a)과 오버랩되도록 형성함으로써, 기존에 발생하였던 디스클리네이션(disclination) 영역이 제거되어 투과율이 향상되고, 그로 인해 소비 전력을 감소시킬 수 있게 된다. In this way, the other ends of the vertical electrodes 131b spaced apart from each other are formed to overlap with the gate wiring 103a in a state in which they are separated from each other, so that the disclination region, which has already occurred, is removed, , Thereby reducing power consumption.

또한, 상기 서로 이격된 핑거(finger) 형태인 다수의 수직전극(131a)과 수평전극(131b)으로 구성된 화소전극(131)은 상기 공통전극(121a)의 개구부(미도시)를 통해 상기 박막트랜지스터(T)의 드레인전극(111c)와 전기적으로 접속된다. The pixel electrode 131 including the plurality of vertical electrodes 131a and the horizontal electrodes 131b spaced apart from each other is electrically connected to the common electrode 121a through an opening (not shown) And is electrically connected to the drain electrode 111c of the transistor T.

따라서, 상기 다수의 수직전극(131a)과 수평전극(131b)으로 구성된 화소전극 (131)은 각 화소영역에서 제2 패시베이션막(125)을 사이에 두고 상기 공통전극 (121a)과 중첩되어 프린지 필드(fringe field)를 형성한다. Accordingly, the pixel electrode 131 composed of the plurality of vertical electrodes 131a and the horizontal electrode 131b overlaps the common electrode 121a via the second passivation film 125 in each pixel region, thereby forming a fringe field.

그 다음, 도면에는 도시하지 않았지만, 상기 제5 감광막패턴(133a)을 제거함으로써 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조공정을 완료하게 된다. Then, although not shown in the drawing, the fifth photoresist pattern 133a is removed to complete the array substrate fabrication process for the FFS type liquid crystal display according to the present invention.

이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 본 발명에 따른 에프에프에스 방식 액정표시장치를 제조하게 된다.Thereafter, although not shown in the drawings, the FPC method liquid crystal display device according to the present invention is manufactured by performing the process of filling the liquid crystal layer between the array substrate and the color filter substrate together with the color filter substrate manufacturing process.

한편, 도 9는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판에 있어서, 게이트배선과 오버랩되는 화소전극의 수평전극부의 유무에 따른 종래기술과 본 발명의 투과율을 비교한 도면이다.9 is a diagram showing a comparison between the transmittance of the present invention and the prior art depending on the presence or absence of the horizontal electrode portion of the pixel electrode overlapping the gate wiring in the array substrate for the FFS type liquid crystal display according to the present invention .

도 9를 참조하면, 종래기술의 경우, 다수의 수직전극의 일단을 연결시켜 주는 수평전극이 게이트배선과 오버랩되게 배치됨으로 인하여, 수평전극과 수직전극의 가장자리부에서의 투과율이 약 0.1488 정도로 나타났지만, 본 발명의 경우에는 다수의 수직전극의 일단이 수평전극 없이 독립되게 배치되어 게이트배선과 오버랩되게 배치됨으로 인하여, 수직전극의 가장자리부에서의 투과율이 약 0.1930 정도로 나타남을 알 수 있다.Referring to FIG. 9, in the related art, since the horizontal electrode connecting one end of the plurality of vertical electrodes overlaps with the gate wiring, the transmittance at the edges of the horizontal electrode and the vertical electrode is about 0.1488 In the case of the present invention, one end of a plurality of vertical electrodes is disposed independently of a horizontal electrode and overlapped with the gate wiring, so that the transmittance at the edge of the vertical electrode is about 0.1930.

따라서, 본 발명의 경우에, 기존에 비해 수직전극의 가장자리부에서 투과율이 약 29.7% 정도 상승하는 것을 알 수 있다.Accordingly, in the case of the present invention, the transmittance of the edge portion of the vertical electrode is increased by about 29.7% compared to the conventional case.

또한, 하나의 픽셀을 기준으로 비교해 볼 때도, 기존에는 약 0.1327 정도로 나타났지만, 본 발명의 경우에는 약 0.1415 정도로 나타남을 알 수 있다.Also, when compared with one pixel, it is about 0.1327 in the conventional case, but it is about 0.1415 in the case of the present invention.

따라서, 하나의 픽셀을 기준으로 비교해 볼 때, 본 발명의 경우에 기존에 비해 약 6% 이상 투과율이 높게 나타남을 알 수 있다. Therefore, when comparing one pixel, it can be seen that the transmittance of the present invention is higher than that of the conventional one by about 6%.

이상에서와 같이, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 게이트배선과 오버랩되는 화소전극의 수평전극부를 제거하여 수직전극부들의 상단을 분리시켜 화소전극의 수직전극부들 간의 동일한 전계에 의한 디스클리네이션 (disclination)을 방지함으로써 투과율을 향상시킬 수 있다. As described above, according to the array substrate for an FFC-type liquid crystal display device and the method of manufacturing the same, the horizontal electrode portions of the pixel electrodes overlapping with the gate wiring are removed to separate the upper ends of the vertical electrode portions, It is possible to prevent disclination due to the same electric field between the electrode portions, thereby improving the transmittance.

따라서, 본 발명은 수직전극부들의 상단을 분리시켜 화소전극의 수직전극부들 간의 동일한 전계에 의한 디스클리네이션 (disclination)을 방지함으로써 투과율을 향상시킬 수 있으므로, 소비전력을 감소시킬 수 있다.Therefore, the present invention can improve the transmissivity by preventing the disclination by the same electric field between the vertical electrode portions of the pixel electrode by separating the upper end of the vertical electrode portions, thereby reducing the power consumption.

이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments.

따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것이다.Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also within the scope of the present invention.

101: 기판 103a: 게이트배선
103b: 게이트전극 105: 게이트절연막
107a: 액티브층 109a: 오믹콘택층
111a: 데이터배선 111b: 소스전극
111c: 드레인전극 115: 회절마스크
119: 제1 패시베이션막 121a: 공통전극
125: 제2 패시베이션막 129: 드레인콘택홀
131: 화소전극 131a: 수직전극
131b: 수평전극
101: substrate 103a: gate wiring
103b: gate electrode 105: gate insulating film
107a: active layer 109a: ohmic contact layer
111a: data line 111b: source electrode
111c: drain electrode 115: diffraction mask
119: first passivation film 121a: common electrode
125: second passivation film 129: drain contact hole
131: pixel electrode 131a: vertical electrode
131b: horizontal electrode

Claims (10)

기판 위에 서로 교차하여 화소영역을 정의하는 게이트배선과 데이터배선;
상기 게이트배선과 상기 데이터배선의 교차 지점에 형성된 박막트랜지스터;
상기 박막트랜지스터를 포함한 상기 기판 전면에 형성된 제1 패시베이션막;
상기 제1 패시베이션막 전면에 형성되고, 상기 박막트랜지스터를 노출시키는 개구부를 구비한 공통전극;
상기 공통전극을 포함한 상기 제1 패시베이션막 상부에 형성된 제2 패시베이션막; 및
상기 제2 패시베이션막 상부에 형성되고, 상기 공통전극의 개구부를 통해 상기 박막트랜지스터와 전기적으로 접속되며, 일단이 서로 분리되어 상기 게이트배선과 오버랩된 다수의 수직전극들을 구성하고, 타단이 수평전극에 의해 서로 연결되는 화소전극을 포함하여 구성되는 액정표시장치용 어레이기판.A gate wiring and a data wiring crossing each other on the substrate to define a pixel region;
A thin film transistor formed at an intersection of the gate line and the data line;
A first passivation film formed on the entire surface of the substrate including the thin film transistor;
A common electrode formed on the entire surface of the first passivation film and having an opening exposing the thin film transistor;
A second passivation film formed on the first passivation film including the common electrode; And
A plurality of vertical electrodes formed on the second passivation film and electrically connected to the thin film transistors through openings of the common electrode and having one ends separated from each other to overlap with the gate wiring, And a pixel electrode connected to the pixel electrode. 삭제delete 삭제delete 제1 항에 있어서, 상기 화소전극의 수평전극은 상기 박막트랜지스터의 드레인전극과 전기적으로 접속되는 액정표시장치용 어레이기판.The array substrate of claim 1, wherein the horizontal electrode of the pixel electrode is electrically connected to the drain electrode of the thin film transistor. 제1 항에 있어서, 상기 화소전극의 수직전극들의 끝단부는 상기 수직전극의 각도와 같거나, 일정 부분은 상기 수직전극의 각도와 다르게 꺾여 있는 액정표시장치용 어레이기판.The array substrate of claim 1, wherein an end portion of the vertical electrodes of the pixel electrode is equal to an angle of the vertical electrode, or a certain portion of the vertical electrode is bent differently from an angle of the vertical electrode. 기판의 일면에 게이트배선을 형성하는 단계;
상기 게이트배선을 포함한 상기 기판 전면에 게이트절연막, 액티브층, 소스전극 및 드레인전극으로 구성된 박막트랜지스터와 함께 상기 게이트배선과 교차하여 화소영역을 정의하는 데이터배선을 형성하는 단계;
상기 박막트랜지스터를 포함한 상기 기판 전면에 제1 패시베이션막을 형성하는 단계;
상기 제1 패시베이션막 전면에 상기 박막트랜지스터를 노출시키는 개구부를 구비한 공통전극을 형성하는 단계;
상기 공통전극을 포함한 상기 제1 패시베이션막 상부에 제2 패시베이션막을 형성하는 단계;
상기 제2 패시베이션막과 상기 제1 패시베이션막 내에 상기 공통전극의 개구부를 통해 상기 드레인전극을 노출시키는 드레인 콘택홀을 형성하는 단계; 및
상기 제2 패시베이션막 상부에 상기 공통전극의 개구부를 통해 상기 박막트랜지스터와 전기적으로 접속되며, 일단이 서로 분리되어 상기 게이트배선과 오버랩된 다수의 수직전극들을 구성하고, 타단이 수평전극에 의해 서로 연결되는 화소전극을 형성하는 단계를 포함하여 구성되는 액정표시장치용 어레이기판 제조방법. Forming a gate wiring on one surface of a substrate;
Forming a data line that crosses the gate line and defines a pixel region, together with a thin film transistor including a gate insulating layer, an active layer, a source electrode, and a drain electrode over the entire surface of the substrate including the gate line;
Forming a first passivation film on the entire surface of the substrate including the thin film transistor;
Forming a common electrode on an entire surface of the first passivation film, the common electrode having an opening exposing the thin film transistor;
Forming a second passivation film over the first passivation film including the common electrode;
Forming a drain contact hole exposing the drain electrode through the opening of the common electrode in the second passivation film and the first passivation film; And
A plurality of vertical electrodes which are electrically connected to the thin film transistor through openings of the common electrode on the second passivation film and whose ends are separated from each other to overlap with the gate wiring, And forming a pixel electrode to be formed on the substrate. 삭제delete 삭제delete 제6 항에 있어서, 상기 화소전극의 수평전극은 상기 드레인전극과 전기적으로 접속되도록 형성하는 액정표시장치용 어레이기판 제조방법.The method according to claim 6, wherein the horizontal electrode of the pixel electrode is electrically connected to the drain electrode. 제6 항에 있어서, 상기 화소전극의 수직전극들의 끝단부는 상기 수직전극의 각도와 같거나, 일정 부분은 상기 수직전극의 각도와 다르게 꺾여 있도록 형성하는 액정표시장치용 어레이기판 제조방법.
The method according to claim 6, wherein an end of the vertical electrodes of the pixel electrode is formed to be equal to an angle of the vertical electrode, or a certain portion of the vertical electrode is bent differently from an angle of the vertical electrode.
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