KR101892751B1

KR101892751B1 - 칩 저항기 및 그 제조 방법

Info

Publication number: KR101892751B1
Application number: KR1020110145246A
Authority: KR
Inventors: 김해인; 서기원
Original assignee: 삼성전기주식회사
Priority date: 2011-12-28
Filing date: 2011-12-28
Publication date: 2018-08-29
Also published as: KR20130076599A

Abstract

본 발명은 기판, 상기 기판의 상부 전체면에 순차적으로 적층되어 형성된 제1 저항체 및 제2저항체, 상기 제2저항체에 전기적으로 접속되고 상기 제2저항체의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극 및 상기 기판의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극을 포함하는 적층체; 및 상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극;을 포함하는 칩 저항기를 제공한다.
본 발명에 따르면, 낮은 저항체 두께로 초저저항 값을 구현할 수 있으며, 소성 시 기판의 휨 현상을 개선할 수 있다.

Description

칩 저항기 및 그 제조 방법{RESISTOR AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 낮은 막후로 낮은 저항값을 구현할 수 있는 칩 저항기 및 그 제조 방법에 관련된 것이다.

일반적으로, 전자부품에 사용되는 칩 저항기는 크게 저항체의 두께에 따라 후막 칩 저항기와 박막 칩 저항기로 구분된다. 이 중 박막 칩 저항기는 후막 칩 저항기에 비해 저항으로서 요구되는 가장 중요한 특성인 저항온도계수(Temperature Coefficient of Resistance)가 뛰어나기 때문에, 정밀저항을 구현하는데 적합하여 엠피쓰리(MP3) 플레이어, 캠코더, 디지털 카메라 등의 소형 정밀 디지털 기기에서 점차 수요가 확대되고 있다.

최근 전자제품 시장은 전자제품의 휴대성이 강조되면서, 이들 시스템에 실장되는 회로 소자들의 소형화 및 경량화가 요구되고 있다.

종래 칩 저항기는 선행기술문헌 1과 같이, 절연 기판과 상기 절연 기판 양단에 형성된 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극 및 제2 전극에 연결된 저항체, 상기 저항체를 보호하는 내부 보호층과 외부 보호층과 절연기판의 외부를 둘러싸는 도금층으로 구성되었다.

초저저항기를 제공하기 위해서는 저항체층을 두껍게 형성하여야 하나, 상기 저항체를 구리-니켈 페이스트로 인쇄시 저항체의 막후가 높아지고 이에 따라 소성 후 기판이 휘는 현상이 발생한다.

일본특허공개공보 제2000-173801호

본 발명은 상기 문제점을 해결하기 위한 것으로, 저항체 및 전극의 면적을 넓게 하여 낮은 막후로 초저저항값을 구현할 수 있으며 공정시 기판이 휘는 현상을 방지할 수 있다.

본 발명의 일 실시 형태는 기판, 상기 기판의 상부 전체면에 순차적으로 적층되어 형성된 제1 저항체 및 제2저항체, 상기 제2저항체에 전기적으로 접속되고 상기 제2저항체의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극 및 상기 기판의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극을 포함하는 적층체; 및 상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극;을 포함하는 칩 저항기를 제공한다.

상기 기판과 상기 제1저항체 사이에 일정 간격 이격되도록 형성된 한 쌍의 상면전극을 더 포함할 수 있다.

상기 제2저항체 상에 형성되며 상기 한 쌍의 상면전극 사이에 형성된 절연 보호층을 더 포함할 수 있다.

상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 형성된 도금층을 더 포함할 수 있다.

상기 제1저항체는 글라스 물질을 포함할 수 있다.

본 발명의 다른 실시 형태는 기판을 마련하는 단계; 상기 기판 전체를 덮도록 상기 기판 상부에 제1저항체 및 제2저항체를 순차적으로 적층하여 형성하는 단계; 상기 제2저항체에 전기적으로 접속되고, 상기 제2저항체의 상부에 일정 간격 이격되도록 한 쌍의 상면전극을 형성하는 단계; 상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극을 형성하는 단계; 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하도록 한 쌍의 측면전극을 형성하는 단계;를 포함하는 칩 저항기 제조방법을 제공한다.

상기 기판과 상기 제1저항체 사이에 일정 간격 이격되도록 형성된 한 쌍의 상면전극을 형성하는 단계를 더 포함할 수 있다.

상기 제1저항체 및 제2저항체는 구리-니켈 페이스트를 인쇄하는 방식으로 형성될 수 있다.

상기 제1저항체는 글라스 물질을 포함할 수 있다.

상기 한 쌍의 측면전극은 스퍼터링 방식으로 형성될 수 있다.

상기 제2 저항체 상부에 형성되며 상기 한 쌍의 상면전극 사이에 절연 보호층을 형성하는 단계를 더 포함할 수 있다.

상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 도금층을 형성하는 단계를 더 포함할 수 있다.

본 발명에 따른 칩 저항기는 저항체의 면적을 넓게 하여 두께가 얇으면서 초저저항 값을 구현할 수 있다. 또한, 저항체와 대향하여 배치된 하면전극의 면적을 넓게 하여 기판이 휘는 현상을 방지할 수 있다.

도 1은 본 발명의 일 실시형태를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시형태를 설명하기 위한 공정별 단면도이다.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 일 실시형태를 설명하기 위한 칩 저항기의 단면도이다.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 칩 저항기는 기판(1), 상기 기판(1)의 상부 전체면에 순차적으로 적층되어 형성된 제1 저항체(10) 및 제2저항체(15), 상기 제2저항체(15)에 전기적으로 접속되고 상기 제2저항체(15)의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극(25,27) 및 상기 기판(1)의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극(20,23)을 포함하는 적층체; 및 상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극(30);을 포함할 수 있다.

칩 저항기에 있어서 초저저항 값을 구현하기 위해서는 저항체의 두께를 두껍게 형성하여야 한다. 다만, 저항체의 두께가 두껍게 되면 칩 저항기를 소형 크기로 구현하는 것이 어렵고, 기판에 저항체 물질 도포 후 소성 시 기판이 휘는 현상이 발생한다.

종래 칩 저항기는 기판의 상부에 한 쌍의 전극이 형성되고, 상기 전극 단부의 일부가 노출되도록 기판 및 전극의 상부에 저항체를 형성하였다. 이에 따라, 저항체의 두께가 두꺼워지면 소성 시 저항체가 기판에 미치는 힘에 의해 기판의 휨 현상이 발생하게 된다.

본 발명은 저항체(10,15)를 기판(1) 상부 전체면에 형성하고 제2 저항체(15)의 상부와 기판(1)의 하부에 상면전극(25,27) 및 하면전극(20,23)을 각각 형성함으로써, 상기 상면전극 및 하면전극이 저항체가 기판에 미치는 힘을 상쇄하여 기판이 휘는 현상을 방지할 수 있다.

하면전극(20,23)은 기판(1)의 하부면에 일정 간격 이격되어 형성될 수 있으며 소성 시 기판이 휘는 것을 지지하기 위해 하면전극의 면적을 넓게 하는 것이 바람직하다. 한 쌍의 하면전극 사이의 길이는 0.1 mm 이상일 수 있으나, 이에 제한되는 것은 아니며 상기 한 쌍의 하면전극 사이의 길이가 0.1mm 미만일 경우 양 전극이 쇼트되어 불량이 발생할 수 있다.

본 발명의 한 쌍의 상면전극(25,27)은 제2 저항체의 상부면에 일정 간격 이격되어 형성될 수 있으며, 상기 한 쌍의 상면전극 사이의 길이는 0.5 mm 내지 2.5mm 일 수 있다. 상기 한 쌍의 상면전극 사이의 길이가 0.5 mm 미만이면 양 전극이 쇼트되어 불량이 발생할 수 있고, 2.5 mm 보다 길게 되면 소성 시 저항체가 기판에 미치는 힘을 지지하지 못하여 기판의 휨 불량이 발생할 수 있다.

상기 제2 저항체층(15)을 외부로부터 보호하도록 제2 저항체층(15)의 상부의 상기 한 쌍의 상면전극(25,27) 사이에 절연 보호층(40)을 형성할 수 있다.

상기 절연 보호층(40)을 형성한 뒤에 상기 기판(1)의 측면과 상기 한 쌍의 상면전극(25,27), 하면전극(20,23) 및 측면전극(30) 상에 ㄷ자 형상의 도금층(43, 45)을 형성할 수 있다.

상기 도금층은 기판에 인접한 제1 도금층(43)과 상기 제1 도금층(43) 위에 형성된 제2 도금층(45)을 포함할 수 있다. 그리고 도금층은 내산성 및 내열성이 우수한 물질로 이루어질 수 있고, 본 발명의 일 실시예에 따르면 상기 제1 도금층(43)은 주석(Sn)으로 이루어질 수 있으며, 제2 도금층(45)은 니켈(Ni)로 이루어진 도금층일 수 있다.

상기 제1저항체(10) 및 제2저항체(15)는 구리-니켈과 같은 물질을 포함할 수 있으나 이제 제한되는 것은 아니다.

본 발명은 저항체를 제1저항체(10)와 제2저항체(15)로 나누어 제1저항체(10)는 글라스 물질을 포함하고, 제2저항체(15)는 글라스 물질을 포함하지 않도록 형성할 수 있다.

글라스 물질은 소성 시 기판과 저항체 사이의 접착력을 높이기 위한 것으로, 저항체 전체에 글라스 물질을 포함시키게 되면 저항체의 두께가 두꺼워져 소성시 기판이 휘어지는 불량이 발생할 수 있다. 이에 제1저항체에만 글라스 물질을 포함함으로써 소성 시 기판과 저항체 사이의 접착력을 높이면서 저항층의 두께는 얇게 형성할 수 있다.

도 2는 본 발명의 일 실시예를 설명하기 위한 칩 저항기의 단면도이다.

도 2를 참조하면, 본 발명은 기판(1)과 제1 저항체(10) 사이에 한 쌍의 상면전극(50,53)을 더 포함할 수 있다. 상기 한 쌍의 상면전극(50,53)은 기판(1)의 상부에 일정 간격 이격되어 형성될 수 있다.

상기 한 쌍의 상면전극(50,53)은 이에 제한되는 것은 아니나 구리(Cu) 또는 구리-니켈(CuNi) 페이스트로 형성될 수 있으며, 구리(Cu) 또는 구리-니켈(CuNi) 페이스트로 형성된 한 쌍의 상면전극(50,53)은 기판(1)과 제1 저항체(10) 사이에 포함되어 저항값을 낮출 수 있다.

또한, 일반적으로 금속 층 소성 시 금속 자체의 수축 응력에 의해 기판과 금속 층 간의 고착 강도 저하로 인한 층분리가 발생할 수 있는 바, 본 발명의 상면전극은 기판과 금속 층의 고착 강도를 증가시키는 접착제 역할을 하여 기판과 저항체층이 분리되는 현상을 방지할 수 있다.

도 3은 본 발명의 칩 저항기 제조 방법을 설명하기 위한 공정도이다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 칩 저항기의 제조 방법은 기판(1)을 마련하는 단계; 상기 기판(1) 전체를 덮도록 상기 기판(1) 상부에 제1저항체(10) 및 제2저항체(15)를 순차적으로 적층하여 형성하는 단계; 상기 제2저항체(15)에 전기적으로 접속되고, 상기 제2저항체(15)의 상부에 일정 간격 이격되도록 한 쌍의 상면전극(25,27)을 형성하는 단계; 상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극(20,23)을 형성하는 단계; 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하도록 한 쌍의 측면전극(30)을 형성하는 단계;를 포함할 수 있다.

본 발명의 다른 실시예에 따른 제조방법에서, 상술한 본 발명의 일 실시예에 따른 칩 저항기의 특징과 동일한 내용은 생략하도록 한다.

도 3의 (a)를 참조하면, 본 발명은 저항체 및 전극을 적층하기 위한 기판(1)을 마련하고, 상기 기판(1)은 이에 제한되는 것은 아니나 알루미나(Al₂O₃) 기판일 수 있다.

도 3의 (b)를 참조하면, 상기 제1 저항체(10) 및 제2 저항체(15)는 기판 전체를 덮도록 상기 기판 상부에 순차적으로 적층되어 형성될 수 있으며, 이에 제한되는 것은 아니나 구리-니켈 페이스트로 인쇄하여 형성될 수 있다.

본 발명은 저항체를 제1저항체(10)과 제2저항체(15)로 나누어 제1저항체(10)는 글라스 물질을 포함하고, 제2저항체(15)는 글라스 물질을 포함하지 않도록 형성할 수 있다. 제1 저항체(10)에 포함된 글라스 물질은 소성 시 기판과 저항체 사이의 접착력을 높이기 위한 접착제 역할을 한다.

도 3의 (c)를 참조하면, 제1 및 제2 저항체 형성 후 상기 제2 저항체의 상부에 일정 간격 이격되도록 한 쌍의 상면전극(25,27)을 형성하고, 상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극(20,23)을 형성할 수 있다.

상기 상면전극 및 하면전극 형성 후 750-850℃의 온도에서 소성할 수 있다.

상기 한 쌍의 상면전극 및 하면전극은 소성 시 저항체가 기판에 미치는 힘을 상쇄하여 기판의 휨 현상을 방지할 수 있다.

상기 제1 및 제2 저항체 형성 후 정확한 저항값을 구현하기 위하여 레이저를 통한 트리밍 공정을 더 포함할 수 있다.

도 3의 (d)를 참조하면, 상기 한 쌍의 상면전극 및 하면전극 형성 후 한 쌍의 측면전극(30)을 형성할 수 있다. 상기 측면전극(30)은 상기 상면전극 및 하면전극을 전기적으로 연결할 수 있도록 형성되며 기판과 저항체의 측면을 덮도록 형성될 수 있다.

이에 제한되는 것은 아니나, 상기 상면 전극 및 하면전극을 인쇄방식으로 형성하고, 상기 측면전극은 스퍼터링 방식으로 형성할 수 있다.

상면전극, 하면전극 및 측면전극은 전술한 저항체와는 다른 재질의 도전성 금속으로 형성되며, 예를 들어 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항체와 같은 성분의 금속을 이용할 수도 있다.

도 3의 (e)를 참조하면, 상기 칩 저항기를 기판에 실장하기 위해 상기 상면전극, 하면전극 및 측면전극을 모두 덮도록 도금층(43,45)을 형성하고, 제2 저항체를 외부로부터 보호하기 위해 제2 저항체 상에서 한 쌍의 상면전극 사이에 절연 보호층(40)을 형성할 수 있다.

본 발명에 따르면, 기판 상부 전체를 덮도록 저항체를 형성하고 상기 저항체의 상부에 상면전극을, 상기 기판의 하부면에 하면전극을 넓게 형성함으로써, 소성 시 저항체가 기판에 미치는 힘에 의해 기판의 휨 현상이 발생하는 것을 방지할 수 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

1: 기판 10,15: 제1 및 제2 저항체
20,23: 하면전극 25,27,50,53: 상면전극
30: 측면전극 40: 절연 보호층
43,45: 도금층

Claims

기판, 상기 기판의 상부 전체면에 순차적으로 적층되어 형성된 제1저항체 및 제2저항체, 상기 제2저항체에 전기적으로 접속되고 상기 제2저항체의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극 및 상기 기판의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극을 포함하는 적층체; 및
상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극; 을 포함하며,
상기 제1저항체와 상기 제2저항체는 동일한 면적을 가지며 서로 접하는 칩 저항기.
제1항에 있어서,
상기 기판과 상기 제1저항체 사이에 일정 간격 이격되어 형성된 한 쌍의 상면전극을 더 포함하는 칩 저항기.
제1항에 있어서,
상기 제2 저항체 상에 형성되며 상기 한 쌍의 상면전극 사이에 형성된 절연 보호층을 더 포함하는 칩 저항기.
제1항에 있어서,
상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 형성된 도금층을 더 포함하는 칩 저항기.
제1항에 있어서,
상기 한 쌍의 상면전극은 0.5 mm 내지 2.5 mm의 간격으로 이격되며,
상기 한 쌍의 하면전극은 0.1 mm 이상의 간격으로 이격된 칩 저항기.
기판을 마련하는 단계;
상기 기판 전체를 덮도록 상기 기판 상부에 동일한 면적을 가지며 서로 접하는 제1저항체 및 제2저항체를 순차적으로 적층하여 형성하는 단계;
상기 제2저항체에 전기적으로 접속되고, 상기 제2저항체의 상부에 일정 간격 이격되도록 한 쌍의 상면전극을 형성하는 단계;
상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극을 형성하는 단계;
상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하도록 한 쌍의 측면전극을 형성하는 단계;를 포함하는 칩 저항기 제조방법.
제6항에 있어서,
상기 기판과 상기 제1저항체 사이에 일정 간격 이격되도록 한 쌍의 상면전극을 형성하는 단계를 더 포함하는 칩 저항기 제조방법.
제6항에 있어서,
상기 제1저항체 및 제2저항체는 구리-니켈 페이스트를 인쇄하는 방식으로 형성하는 칩 저항기 제조방법.
제6항에 있어서,
상기 제1저항체는 글라스 물질을 포함하는 칩 저항기 제조방법.
제6항에 있어서,
상기 한 쌍의 측면전극은 스퍼터링 방식으로 형성하는 칩 저항기 제조방법.
제6항에 있어서,
상기 제2 저항체 상부에 형성되며 상기 한 쌍의 상면전극 사이에 형성되는 절연 보호층을 형성하는 단계를 더 포함하는 칩 저항기 제조방법.
제6항에 있어서,
상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 도금층을 형성하는 단계를 더 포함하는 칩 저항기 제조방법.