KR101874327B1 - 표시장치 - Google Patents

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요코 치바
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

표시 패널에 설치되는 공통 접속부에 적합한 구조를 제공한다. 화소부의 외측 영역에 설치되는 공통 접속부는, 게이트 절연층과 같은 층으로 형성된 절연층과, 제2산화물 반도체층과 같은 층으로 형성된 산화물 반도체층과, 도전층과 같은 층으로 형성된 도전층(공통 전위선이라고도 부른다)의 적층 구성을 갖고, 제1산화물 반도체층 위에 설치된 층간절연층의 개구부를 통해 도전층(공통 전위선이라고도 부른다)이 공통 전극과 접속되어 있고, 화소 전극과 대향하는 전극이 도전성 입자를 통해 공통 전극과 전기적으로 접속된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은, 산화물 반도체를 사용하는 표시장치에 관한 것이다.
액정 표시장치로 대표되는 것 같이, 유리 기판 등의 평판에 형성되는 박막 트랜지스터는, 아모퍼스 실리콘 또는 다결정 실리콘에 의해 제조되고 있다. 아모퍼스 실리콘 박막 트랜지스터는 전계 효과 이동도가 낮지만, 대면적 유리 기판 위에 형성할 수 있다. 한편, 다결정 실리콘 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정으로 인해, 대면적 유리 기판 위에 항상 형성할 수는 없다.
산화물 반도체를 사용해서 박막 트랜지스터를 제조하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 산화물 반도체막으로서 산화 아연 또는 In-Ga-Zn-O계 산화물 반도체를 사용해서 박막 트랜지스터를 제조하고, 화상 표시장치의 스위칭 소자 등에 사용하는 기술의 예가 특허문헌 1 및 특허문헌 2에 개시되어 있다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 일본국 특개 2007-123861호 공보
(특허문헌 2) 일본국 특개 2007-096055호 공보
채널 형성 영역에 산화물 반도체를 사용하는 박막 트랜지스터는, 아모퍼스 실리콘 박막 트랜지스터보다도 높은 전계 효과 이동도가 얻어지고 있다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 막형성이 가능하다. 다결정 실리콘을 사용한 박막 트랜지스터보다도 제조공정이 간단하다.
이와 같은 산화막 반도체를 사용하여 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 형성하고, 액정 디스플레이, 일렉트로루미네센스 디스플레이 또는 전자 페이퍼 등에의 응용이 기대되고 있다.
산화물 반도체 박막 트랜지스터는 동작 특성이 우수하고, 저온에서 제조가능하다. 이들 특성을 살리기 위해서는, 소자의 구조나 제조 조건을 최적화할 뿐만 아니라, 신호의 입출력에 필요한 배선 구조 및 배선의 접속 구조를 고려할 필요가 있다. 산화물 반도체막이 저온에서 성막가능하다는 사실에도 불구하고, 배선이나 전극을 형성하는 금속 등의 박막, 또는 층간 절연막 등의 절연막이 박리되면 제품 불량이 되어 버린다. 또한, 표시 패널의 소자 기판측에 설치되는 공통 접속부의 전극의 접속 저항이 높으면, 표시 화면에 스폿이 생겨 버려 휘도가 저하한다고 하는 문제가 발생한다.
본 발명의 일 실시형태의 목적은, 표시 패널에 설치되는 공통 접속부에 적합한 구조를 제공하는 것이다.
본 발명의 일 실시형태의 또 다른 목적은, 산화물 반도체, 절연막 및 도전막을 적층해서 제조되는 각종 용도의 표시장치에 있어서 박막의 박리에 기인하는 불량을 방지하는 것이다.
본 발명의 일 실시형태는, 매트릭스 형상으로 배치되고 주사선과 신호선이 교차하는 화소 전극을 갖는 화소부를 갖고, 상기 화소 전극에 대응해서 박막 트랜지스터가 설치되고, 산소의 함유량이 다른 적어도 2종류의 산화물 반도체층을 적층시켜 박막 트랜지스터가 형성된 표시장치다. 이 표시장치에 있어서, 화소부의 외측 영역에는, 공통 접속부가 설치된다. 공통 접속부는, 주사선, 신호선, 또는 공통 전위선을 구성하는 도전층과, 박막 트랜지스터를 구성하는 산화물 반도체층과 같은 재료를 사용하여 형성된 반도체층과, 화소 전극과 대향하는 전극과 전기적으로 접속된 공통 전극을 갖는다.
본 발명의 일 실시형태의 예는, 화소 전극에 접속되는 박막 트랜지스터를 포함하는 화소부와, 공통 전극을 갖고, 공통 전극이 화소 전극과 대향하는 전극과 전기적으로 접속되는 표시장치로서, 이하의 구성을 갖는다.
화소부에서는, 주사선과 신호선이 교차하고, 화소 전극이 매트릭스 형상으로 배열하고 있다.
화소 전극에 대응해서 설치되는 박막 트랜지스터는, 채널 형성 영역으로의 역할을 하는 제1산화물 반도체층과, 주사선과 접속하는 게이트 전극과, 상기 게이트 전극을 피복하는 게이트 절연층과, 신호선과 접속하고 제1산화물 반도체층에 접하고 제2산화물 반도체층(소스 영역이라고도 부른다)과 도전층(소스 전극층이라고도 부른다)을 적층하여 형성된 제1배선층과, 화소 전극과 접속하고 제1산화물 반도체층에 접하고 제1배선층과 같은 적층 구조를 갖는 제2배선층을 갖는다.
화소부의 외측 영역에 설치되는 공통 접속부는, 게이트 절연층과 같은 층으로 형성된 절연층 위에, 제2산화물 반도체층과 같은 층으로 형성된 산화물 반도체층과, 도전층과 같은 층으로 형성된 도전층(공통 전위선이라고도 부른다)이 적층 된 구성을 갖는다. 제1산화물 반도체층 위에 설치된 층간절연층 내부의 개구부를 통해 도전층(공통 전위선이라고도 부른다)이 공통 전극과 접속되어 있고, 화소 전극과 대향하는 전극이, 금으로 도금 처리한 플라스틱 입자 등의 도전성 입자를 거쳐 공통 전극과 전기적으로 접속한다.
이때, "화소 전극과 대향하는 전극"이란 용어는, 대향 기판에 설치되는 대향 전극을 가리키고 있다.
본 발명의 일 실시형태의 예에서는, 화소부의 외측 영역에 설치되는 공통 접속부의 다른 구성으로서, 게이트 전극과 같은 층으로 형성된 제1도전층과, 게이트 절연층과 같은 절연층 위에, 제2산화물 반도체층과 같은 층으로 형성된 산화물 반도체층과, 상기 도전층과 같은 층으로 형성된 제2도전층(공통 전위선이라고도 부른다)이 적층된 구성을 갖는다. 제1산화물 반도체층 위에 설치된 층간절연층의 복수의 개구부를 통해 제1도전층 및 제2도전층이 공통 전극과 전기적으로 접속되고, 공통 전극이 제1도전층과 겹치는 영역에 배치된 도전성 입자를 거쳐 화소 전극과 대향하는 전극과 전기적으로 접속한다.
여기에서, 제1산화물 반도체층의 산소 농도는 제2산화물 반도체층의 산소 농도보다도 높다. 즉, 제1산화물 반도체층은 산소 과잉형이며, 제2산화물 반도체층은 산소 결핍형이다. 제2산화물 반도체층은 n형의 도전형을 갖고, 제1산화물 반도체층의 전기 전도도는 제2산화물 반도체층의 전기 전도도보다도 낮다. 제2산화물 반도체층은, 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다. 제1산화물 반도체층은 비정질 구조를 가지며, 제2산화물 반도체층은 비정질 구조 중에 결정립(나노 크리스탈)이 포함되는 경우가 있다. 이때, 제2산화물 반도체층은 비단결정 반도체층이며, 적어도 아모퍼스 성분을 포함한다.
이때, "제1" 및 "제2" 등의 서수사는 편의상 사용하는 것이다. 따라서, 공정순서, 적층순서 및 발명을 특정하기 위한 고유의 명칭을 나타내는 것은 아니다.
화소 전극 및 상기 화소 전극과 전기적으로 접속하는 박막 트랜지스터를 표면 위에 갖는 기판은, 씰재로 불리는 접착재를 사용하여 대향 기판과 고정된다.
액정 표시장치에 있어서, 액정 재료는 씰재로 2매의 기판 사이에 봉지된다.
씰재는 금 도금된 플라스틱 입자 등의 복수의 도전성 입자와 혼합하여, 대향 기판에 설치된 대향 전극(공통 전극이라고도 부른다)과, 다른 기판에 설치된 공통 전극 또는 공통 전위선의 도통을 행한다.
공통 전위선은 박막 트랜지스터와 동일한 공정을 통해 동일 기판 위에 제조할 수 있다.
또한, 공통 전위선과 씰재의 도전성 입자가 겹치는 부분을 공통 접속부로 부를 수 있다. 공통 전위선이 도전성 입자와 겹치는 부분을 공통 전극으로 부를 수 있다.
박막 트랜지스터와 동일 기판 위에 형성하는 공통 전위선은, 액정을 교류 구동시킬 때에 기준으로 사용되는 기준 전압을 제공하는 선이라고도 할 수 있다.
대향 전극과 접속하는 공통 전위선 이외에도, 유지용량의 한쪽의 전극과 접속하는 용량배선도 공통 전위선의 일종으로도 간주할 수 있고, 마찬가지로 박막 트랜지스터와 동일 기판 위에 설치할 수 있다.
전기영동 표시 소자를 사용하는 전자 페이퍼로도 불리는 표시장치는, 한 쌍의 기판 사이에, 백색 입자와, 이 백색 입자와 반대의 극성을 갖는 흑색 입자 및 그것들을 분산하는 분산매(기체 또는 액체)를 수용하는 구조를 갖는다. 한 쌍의 기판의 한쪽의 기판에 설치된 전극은 공통 전극이다. 이 공통 전극에 대향해서 화소 전극이 다른 기판에 설치된다. 그 기판에는 화소 전극과 전기적으로 접속하는 박막 트랜지스터가 복수 배치된다. 예를 들면, 이 전기영동 표시 소자를 사용한 표시장치의 구동에 있어서, 백 표시로부터 흑 표시로 변화시키기 위한 화소 전극에 대하여, 공통 전극에 인가되어 있는 공통 전위에 대하여 양의 전압을 인가하고, 흑 표시로부터 백 표시로 변화시키기 위한 화소 전극에 대하여, 공통 전극에 인가되어 있는 공통 전위에 대하여 음의 전압을 인가하거나, 또는 표시를 변화시키지 않는 화소 전극은 공통 전극과 동전위로 설정한다.
박막 트랜지스터와 동일 기판 위에 형성하는 공통 전위선은, 전기영동 표시 소자를 구동시킬 때에 기준으로 사용되는 기준 전압을 제공하는 선이라고도 할 수 있다.
이때, 전기영동 표시 소자를 사용한 표시장치는, 한 쌍의 기판 및 이 한쌍의 기판 사이에 설치되는 격벽에 의해 형성된 일정한 크기를 갖는 복수의 독립 공간을 갖는다. 한개의 독립 공간이 단위 화소로 기능하여, 화상의 일부를 표시한다. 한개의 독립 공간은, 복수의 백색 입자와, 이 백색 입자들과 반대의 극성을 갖는 복수의 흑색 입자 및 그것들을 분산하는 분산매(기체 또는 액체)를 갖는다.
전기영동 표시 소자를 사용한 표시장치에 있어서도, 다른 극성을 갖는 복수의 유색 입자 및 그것들을 분산하는 분산매는, 씰재로 2매의 기판 사이에 봉지된다. 또한, 전기영동 표시 소자를 사용한 표시장치에 있어서도, 한쪽의 기판에 설치된 공통 전극과, 다른 기판에 형성하는 공통 전위선은 공통 접속부 내부의 도전성 입자를 통해 전기 접속을 행한다.
액정 표시장치 또는 전기영동 표시 소자를 사용한 표시장치에 있어서, 프로세스 온도에도 따라, 사용하는 한 쌍의 기판의 재료로서 플라스틱 필름을 사용할 수도 있다.
본 발명의 일 실시형태에 따르면, 화소부의 외측 영역에 설치되는 공통 접속부에 있어서 산화물 반도체층과 도전층을 적층함으로써, 박막의 박리에 기인하는 불량을 방지할 수 있다.
또한, 산화물 반도체층과 도전층을 적층함으로써, 공통 접속부가 후막화되어, 저저항화가 도모되고, 튼튼한 구조로 할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따른 반도체장치의 단면도 및 평면도를 도시한 도면.
도 2a 및 도 2b는 본 발명의 일 실시형태에 따른 반도체장치의 단면도 및 평면도를 도시한 도면.
도 3a 및 도 3b는 본 발명의 일 실시형태에 따른 반도체장치의 단면도 및 평면도를 도시한 도면.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 반도체장치의 제조공정에 있어서의 단면도.
도 5a 내지 도 5c는 본 발명의 일 실시형태에 따른 반도체장치의 제조공정에 있어서의 단면도.
도 6은 본 발명의 일 실시형태에 따른 반도체장치의 평면도.
도 7은 본 발명의 일 실시형태에 따른 반도체장치의 평면도.
도 8은 본 발명의 일 실시형태에 따른 반도체장치의 평면도.
도 9는 본 발명의 일 실시형태에 따른 반도체장치의 평면도.
도 10a1, 도 10a2, 도 10b1 및 도 10b2는 각각 본 발명의 일 실시형태에 따른 반도체장치의 일 단부의 평면도 및 단면도.
도 11은 본 발명의 일 실시형태에 따른 반도체장치의 화소의 평면도.
도 12a 내지 도 12c는 본 발명의 일 실시형태에 따른 반도체장치의 단면도.
도 13a 내지 도 13c는 본 발명의 일 실시형태에 따른 반도체장치의 제조공정에 있어서의 단면도.
도 14a 내지 도 14c는 본 발명의 일 실시형태에 따른 반도체장치의 제조공정에 있어서의 단면도.
도 15a 내지 도 15c는 본 발명의 일 실시형태에 따른 반도체장치의 단면도.
도 16a 내지 도 16c는 본 발명의 일 실시형태에 따른 반도체장치의 단면도.
도 17은 본 발명의 일 실시형태에 따른 전자 페이퍼의 단면도.
도 18a 및 도 18b는 본 발명의 일 실시형태에 따른 반도체장치를 각각 나타낸 블록도.
도 19는 본 발명의 일 실시형태에 따른 신호선 구동회로의 구성을 설명하는 도면.
도 20은 신호선 구동회로의 동작을 설명하는 타이밍 차트.
도 21은 신호선 구동회로의 동작을 설명하는 타이밍 차트.
도 22는 시프트 레지스터의 구성을 설명하는 도면.
도 23은 도 22에 나타낸 플립플롭의 접속 구성을 설명하는 도면.
도 24a1, 도 24a2 및 도 24b는 본 발명의 일 실시형태에 따른 반도체장치의 평면도 및 단면도.
도 25는 본 발명의 일 실시형태에 따른 반도체장치를 설명하는 단면도.
도 26은 본 발명의 일 실시형태에 따른 반도체장치의 화소의 등가회로도.
도 27a 내지 도 27c는 본 발명의 일 실시형태에 따른 반도체장치를 설명하는 도면.
도 28a 및 도 28b는 본 발명의 일 실시형태에 따른 반도체장치의 평면도 및 단면도.
도 29a 및 도 29b는 본 발명의 일 실시형태에 따른 전자 페이퍼의 적용예를 설명하는 도면.
도 30은 본 발명의 일 실시형태에 따른 전자서적 리더의 일례를 나타낸 외관도.
도 31a 및 도 31b는 본 발명의 일 실시형태에 따른 텔레비젼 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 32a 및 도 32b는 본 발명의 일 실시형태에 따른 게임기의 예를 나타낸 외관도.
도 33은 본 발명의 일 실시형태에 따른 휴대전화기의 일례를 나타낸 외관도.
본 발명의 실시형태에 대해, 이하에서 설명한다.
(실시형태 1)
본 실시형태는, 제1 기판과 제2 기판 사이에 액정층을 봉입하는 액정 표시장치에 있어서, 제2 기판에 설치된 대향 전극과 전기적으로 접속하기 위해 공통 접속부가 제1 기판 위에 형성되는 예를 나타낸 것이다. 이때, 제1 기판에는 스위칭 소자로서 박막 트랜지스터가 형성되어 있고, 공통 접속부를 화소부의 스위칭 소자와 동일한 제조공정을 통해 형성하여 제공공정을 복잡하지 않게 한다.
공통 접속부는, 제1 기판과 제2 기판을 접착하기 위한 씰재와 겹치는 위치에 배치되고, 씰재 내부의 도전성 입자를 거쳐 대향 전극과 전기적인 접속이 행해진다. 또는, 씰재와 겹치지 않는 개소(화소부를 제외한다)에 공통 접속부를 설치하고, 공통 접속부에 겹치도록 도전성 입자를 포함하는 페이스트를 씰재와는 별도 설치하여, 공통 접속부를 대향 전극과 전기적인 접속을 행할 수 있다.
도 1a는 박막 트랜지스터와 공통 접속부를 동일 기판 위에 제조하는 반도체장치의 단면 구조도를 도시한 도면이다. 이때, 도 1a에 나타낸 박막 트랜지스터는, 게이트 절연층(102) 위에 소스 영역(106a) 및 드레인 영역(106b)을 개재하여 소스 전극층(105a) 및 드레인 전극층(105b)이 설치된다. 본 실시형태의 박막 트랜지스터는 소스 전극층(105a) 및 드레인 전극층(105b) 위에 IGZO 반도체층(103)이 더 설치된다. IGZO 반도체층(103)은, In, Ga, Zn, 및 O를 포함하는 비단결정 반도체층이며, 적어도 아모퍼스 성분을 포함한다. 또한, 소스 영역(106a) 및 드레인 영역(106b)은, In, Ga, Zn, 및 O를 포함하는 산화물층이다. 이 산화물층은 IGZO 반도체층(103)의 성막 조건과는 다른 성막 조건에서 형성되고, IGZO 반도체층(103)보다도 낮은 산소 농도와 낮은 저항을 갖는다. 소스 영역(106a) 및 드레인 영역(106b)은, n형의 도전형을 갖고, 활성화 에너지(ΔE)가 0.01eV 이상 0.1eV 이하인 n+ 영역으로도 부를 수 있다. 이때, 소스 영역(106a) 및 드레인 영역(106b)은 비단결정 반도체층이며, 적어도 아모퍼스 성분을 포함한다.
도 1b는 공통 접속부의 평면도의 일례를 나타낸 도면이다. 도 1b의 쇄선 D1-D2가 도 1a의 공통 접속부의 단면에 해당한다. 이때, 도 1b에 있어서 도 1a와 동일한 부분에는 동일한 부호를 사용하여 설명한다.
산화물 반도체층(186)은, 게이트 절연층(102) 위에 설치되고, 소스 영역(106a) 및 드레인 영역(106b)과 같은 재료 및 같은 공정을 사용하여 제조된다.
공통 전위선(185)은, 산화물 반도체층(186) 위에 설치되고, 소스 전극층(105a) 및 드레인 전극층(105b)과 같은 재료 및 같은 공정을 사용하여 제조된다.
공통 전위선(185)은, 공통 전위선(185)과 겹치는 위치에 복수의 개구부를 갖고 있는 보호 절연막(107)으로 덮인다. 이 개구부는, 드레인 전극층(105b)과 화소 전극(110)을 접속하는 콘택홀과 같은 공정을 거쳐 제조된다.
이때, 사이즈가 크게 다르기 때문에, 화소부에 있어서의 콘택홀과, 공통 접속부의 개구부를 구별하여 서술한다. 도 1a에서는, 화소부와 공통 접속부가 같은 축척으로 도시하고 있지 않다. 예를 들면, 공통 접속부의 쇄선 D1-D2의 길이가 500㎛ 정도이고, 박막 트랜지스터의 폭은 50㎛ 미만이므로, 공통 접속부의 면적이 박막 트랜지스터의 면적의 10배 이상 크다. 그러나, 간략을 기하기 위해, 도 1a에서는 화소부와 공통 접속부의 축척을 각각 변화시켜 도시하고 있다.
공통 전극(190)은, 보호 절연막(107) 위에 설치되고, 화소부의 화소 전극(110)과 같은 재료 및 같은 공정을 사용하여 제조된다.
이와 같이, 화소부의 스위칭 소자와 동일한 공정을 통해 공통 접속부를 제조한다.
화소부와 공통 접속부가 설치된 제1 기판과, 대향 전극을 갖는 제2 기판을 씰재로 고정한다.
씰재에 도전성 입자를 포함시키는 경우에는, 씰재와 공통 접속부가 겹치도록 한 쌍의 기판이 고정된다. 예를 들면, 소형의 액정 패널에 있어서는, 화소부의 대각 등에 2개의 공통 접속부가 씰재와 겹쳐서 배치된다. 대형의 액정 패널에 있어서는, 4개 이상의 공통 접속부가 씰재와 겹쳐서 배치된다.
이때, 공통 전극(190)은, 씰재 내부의 도전성 입자와 접촉하여, 제2 기판의 대향 전극과 전기적으로 접속이 행해진다.
액정 주입법을 사용하는 경우에는, 씰재로 한 쌍의 기판을 고정한 후, 액정을 한 쌍의 기판 사이에 주입한다. 액정 적하법을 사용하는 경우에는, 제2 기판 또는 제1 기판 위에 씰재를 묘화하고, 액정을 적하시킨 후, 감압 하에서 한 쌍의 기판을 부착한다.
본 실시형태에서는, 대향 전극과 전기적으로 접속하는 공통 접속부의 예를 나타내었지만, 본 발명은 상기한 경우에 한정되지 않는다. 본 발명은, 다른 배선에 접속부가 접속하는 경우나, 외부 접속 단자에 접속부가 접속하는 경우 등에 적용할 수 있다.
예를 들면, 발광 표시장치를 제조하는 경우, 액정 표시장치와는 다르게, 대향 전극과 접속하기 위한 접속 부분은 없다. 그 대신에, 발광 표시장치는, 발광소자의 캐소드(음극)를 공통 배선에 접속하는 부분을 갖는다. 그 부분을 도 1a에 나타낸 접속 구조와 같은 구조로 해도 된다. 발광소자의 캐소드는 화소마다 접속 부분을 설치하면 된다. 또는 화소부와 구동회로부 사이에 접속 부분을 설치하면 된다.
(실시형태 2)
본 실시형태에서는, 공통 전위선으로서, 게이트 배선과 같은 재료 및 같은 공정으로 형성되는 배선을 사용해서 공통 접속부를 제조하는 예를 도 2a 및 도 2b에 나타낸다.
도 2b는 공통 접속부의 평면도의 일례를 나타낸 도면이다. 도 2b 중의 쇄선 E1-E2가 도 2a의 공통 접속부의 단면에 해당한다.
이때, 도 2a에 나타낸 것과 같이, 실시형태 1과 화소부의 박막 트랜지스터의 구조는 동일하므로, 도 1a와 유사한 부분에는 동일한 부호를 사용하고, 여기에서는 상세한 설명은 생략하는 것으로 한다.
공통 전위선(181)은, 기판(100) 위에 설치되고, 게이트 전극(101)과 같은 재료 및 같은 공정으로 제조된다.
또한, 공통 전위선(181)은, 게이트 절연층(102) 및 보호 절연막(107)으로 덮인다. 게이트 절연층(102) 및 보호 절연막(107)은 공통 전위선(181)과 겹치는 위치에 복수의 개구부를 갖고 있다. 이 개구부는, 실시형태 1과는 다르게, 2층의 절연막의 두께에 해당하는 큰 깊이를 갖는다. 이때, 이 개구부는, 드레인 전극층(105b)과 화소 전극(110)을 접속하는 콘택홀과 같은 공정을 통해 에칭한 후, 게이트 절연층을 선택적으로 더 에칭함으로써 제조된다.
공통 전극(190)은, 보호 절연막(107) 위에 설치되고, 화소부의 화소 전극(110)과 같은 재료 및 같은 공정을 사용하여 제조된다.
이와 같이, 화소부의 스위칭 소자와 동일한 제조공정을 통해 공통 접속부를 제조한다.
그리고, 화소부와 공통 접속부가 설치된 제1 기판(100)을, 대향 전극을 갖는 제2 기판에 씰재로 고정한다.
씰재에 도전성 입자를 포함시키는 경우에는, 씰재와 공통 접속부가 겹치도록 한 쌍의 기판의 위치맞춤이 행해진다.
이때, 공통 전극(190)은, 씰재에 포함되는 도전성 입자와 접촉하는 전극이며, 제2 기판의 대향 전극과 전기적으로 접속이 행해진다.
액정주입법을 사용하는 경우에는, 씰재로 한 쌍의 기판을 고정한 후, 액정을 한 쌍의 기판 사이에 주입한다. 액정적하법을 사용하는 경우에는, 제2 기판 또는 제1 기판 위에 씰재를 묘화하고, 액정을 적하시킨 후, 감압 하에서 한 쌍의 기판을 부착시킨다.
본 실시형태에서는, 대향 전극과 전기적으로 접속하는 공통 접속부의 예를 나타내었지만, 본 발명은 상기한 경우에 한정되지 않는다. 본 발명은, 다른 배선에 접속부가 접속되는 경우나, 외부 접속 단자에 접속부가 접속되는 경우 등에 적용할 수 있다.
(실시형태 3)
본 실시형태에서는, 게이트 배선과 같은 재료 및 같은 공정으로 형성되는 전극을 설치하고, 이 전극 위에 공통 전위선으로서, 소스 전극층과 같은 재료 및 같은 공정으로 형성되는 배선을 설치한, 공통 접속부를 제조하는 예를 도 3a 및 도 3b에 나타낸다.
도 3b는 공통 접속부의 평면도의 일례를 나타낸 도면이다. 도 3b의 쇄선 F1-F2가 도 3a의 공통 접속부의 단면에 해당한다.
이때, 도 3a에 나타낸 것과 같이, 화소부의 박막 트랜지스터는 실시형태 1과 구조가 동일하므로, 도 1a와 유사한 부분에는 동일한 부호를 사용하고, 여기에서는 상세한 설명은 생략하는 것으로 한다.
접속 전극(191)은, 기판(100) 위에 설치되고, 게이트 전극(101)과 같은 재료 및 같은 공정으로 제조된다.
또한, 접속 전극(191)은, 게이트 절연층(102) 및 보호 절연막(107)으로 덮인다. 게이트 절연층(102) 및 보호 절연막(107)은, 공통 전극(190)과 겹치는 위치에 개구부를 갖고 있다. 이 개구부는, 실시형태 1과는 다르게, 2층의 절연막의 두께에 해당하는 큰 깊이를 갖는다. 이때, 이 개구부는, 드레인 전극층(105b)과 화소 전극(110)을 접속하는 콘택홀과 같은 공정을 통해 에칭한 후, 게이트 절연층을 선택적으로 더 에칭함으로써 제조된다.
산화물 반도체층(186)은, 게이트 절연층(102) 위에 설치되고, 소스 영역(106a) 및 드레인 영역(106b)과 같은 재료 및 같은 공정으로 제조된다.
공통 전위선(185)은, 산화물 반도체층(186) 위에 설치되고, 소스 전극층(105a) 및 드레인 전극층(105b)과 같은 재료 및 같은 공정으로 제조된다.
공통 전위선(185)은 보호 절연막(107)으로 덮이고, 보호 절연막(107)은 공통 전위선(185)과 겹치는 위치에 복수의 개구부를 갖고 있다. 이 개구부는, 드레인 전극층(105b)과 화소 전극(110)을 접속하는 콘택홀과 같은 공정으로 제조된다.
공통 전극(190)은, 보호 절연막(107) 위에 설치되고, 화소부의 화소 전극(110)과 같은 재료 및 같은 공정으로 제조된다.
이와 같이, 화소부의 스위칭 소자와 동일한 공정을 통해 공통 접속부를 제조한다.
그리고, 화소부와 공통 접속부가 설치된 제1 기판(100)과, 대향 전극을 갖는 제2 기판을 씰재로 고정한다.
이때, 본 실시형태에 있어서는, 복수의 도전성 입자를 게이트 절연층의 개구부에 선택적으로 배치한다. 즉, 공통 전극(190)과 접속 전극(191)이 접하고 있는 영역에 복수의 도전성 입자를 배치한다. 접속 전극(191) 및 공통 전위선(185)의 양쪽과 접촉하는 공통 전극(190)은, 도전성 입자와 접촉하는 전극이며, 제2 기판의 대향 전극과 전기적으로 접속이 행해진다.
액정주입법을 사용하는 경우에는, 씰재로 한 쌍의 기판을 고정한 후, 액정을 한 쌍의 기판 사이에 주입한다. 또한, 액정적하법을 사용하는 경우에는, 제2 기판 또는 제1 기판 위에 씰재를 묘화하고, 액정을 적하시킨 후, 감압 하에서 한 쌍의 기판을 부착시킨다.
본 실시형태에서는, 대향 전극과 전기적으로 접속하는 공통 접속부의 예를 나타내었지만, 본 발명은 상기한 경우에 한정되지 않는다. 본 발명은, 다른 배선과 접속부가 접속되는 경우나, 외부 접속 단자와 접속부가 접속되는 경우 등에 적용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 1a, 도 2a 및 도 3a에 나타낸 박막 트랜지스터(170), 접속부 및 단자부와 그들의 제조공정에 대해 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6 내지 도 9와, 도 10a 및 도 10b를 사용하여 설명한다.
도 4a에 있어서, 투광성 기판(100)으로서는, 코닝사제의 #7059 유리나 #1737 유리 등으로 대표되는 바륨 보로실리케이트 유리나 알로미노보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
도전층을 기판(100) 전체면에 형성한 후, 제1 포토리소그래피 공정을 통해 레지스트 마스크를 형성한다. 그후, 에칭에 의해 불필요한 부분을 제거해서 배선 및 전극(게이트 전극(101)을 포함하는 게이트 배선, 용량 배선(108) 및 제1 단자(121))를 형성한다. 이때, 적어도 게이트 전극(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 4a에 나타내었다. 이때, 이 단계에서의 평면도를 도 6에 나타낸다.
게이트 전극(101)을 포함하는 게이트 배선, 용량 배선(108), 단자부의 제1 단자(121)는, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 그러나, Al 단체로는 내열성이 떨어지고, 또한 부식하기 쉬운 것 등의 문제점이 있으므로 내열성 도전성 재료와 조합해서 형성한다. 내열성을 갖는 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 원소, 또는 전술한 원소를 성분으로 포함하는 합금이나, 전술한 원소를 조합한 합금막, 또는 전술한 원소를 성분으로 하는 질화물로 형성한다.
이어서, 게이트 전극(101) 위에 게이트 절연층(102)을 전체면에 성막한다. 게이트 절연층(102)은 스퍼터링법 등을 사용하여, 막두께를 50∼250nm를 갖도록 형성한다.
예를 들면, 게이트 절연층(102)으로서, 스퍼터링법에 의해 산화 실리콘막을 사용하여, 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이와 같은 산화 실리콘막에 한정되는 것은 아니고, 산화질화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 탄탈 막 등의 다른 절연막을 사용하여 단층 또는 적층 구조를 형성해도 된다.
다음에, 게이트 절연층(102) 위에 제1 IGZO막을 스퍼터링법으로 성막한다. 여기에서는, In2O3:Ga2O3:ZnO=1:1:1인 타겟을 사용하고, 압력을 0.4Pa로 하고, 전력을 500W로 하고, 성막 온도를 실온으로 하고, 아르곤 가스 유량 40sccm을 도입해서 스퍼터 성막을 행한다. In2O3:Ga2O3:ZnO=1:1:1인 타겟을 의도적으로 사용하고 있는 것에도 불구하고, 성막 직후에 1nm∼10nm의 직경을 갖는 결정립을 포함하는 IGZO막이 형성되는 일이 있다. 이때, 타겟의 성분비, 성막 압력(0.1Pa∼2.0Pa), 전력(250W∼3000W: 8인치 φ), 온도(실온∼100℃) 등, 반응성 스퍼터의 성막 조건 등을 적절히 조절함으로써 결정립의 유무나, 밀도와 직경을 조절할 수 있다. 결정립의 직경은 1nm∼10nm의 범위에서 조절된다. 제1 IGZO막의 막두께, 5nm∼20nm이다. 물론, 막 중에 결정립이 포함되는 경우, 결정립의 직경이 막두께를 초과하지 않는다. 본 실시형태에서는, 제1 IGZO막의 막두께는 5nm이다.
다음에, 제1 IGZO막 위에 금속재료로 이루어진 도전막을 스퍼터링법이나 진공증착법으로 형성한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금이나, 전술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 200℃∼600℃의 열처리를 행하는 경우에는, 이 열처리에 견디는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 단체는 내열성이 떨어지고, 부식하기 쉬운 것 등의 문제점이 있으므로, 내열성을 갖는 도전성 재료와 조합해서 사용한다. Al과 조합하는 내열성을 갖는 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금이나, 전술한 원소를 조합한 합금막, 또는 전술한 원소를 성분으로 하는 질화물을 사용할 수 있다. 여기에서는, Ti막과, Nd를 포함하는 알루미늄(Al-Nd)막과, Ti막을 이 순서로 적층한 3층 구조의 도전막을 사용한다. 또는, 도전막은, 알루미늄막 위에 티타늄막을 적층한 2층 구조로 해도 된다. 또는, 도전막은, 실리콘을 포함하는 알루미늄막의 단층 구조나, 티타늄막의 단층 구조로 해도 된다.
게이트 절연층, 제1 IGZO막, 및 도전막은, 스퍼터링법으로, 챔버에 도입할 가스 또는 설치할 타겟을 적절히 전환하는 것에 의해 대기에 노출되지 않고 연속 성막할 수 있다. 대기에 노출되지 않고 연속 성막하면, 불순물의 혼입을 방지할 수 있다. 이와 같은 경우, 멀티 챔버 방식의 제조장치를 사용하는 것이 바람직하다.
다음에, 제2 포토리소그래피 공정을 통해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이와 같은 에칭 공정에서는 웨트 에칭 또는 드라이 에칭을 사용한다. 여기에서는, SiCl4과 Cl2과 BCl3의 혼합 가스를 반응 가스로 사용하여 Ti막과 Al막과 Ti막을 순차 적층한 도전막을 에칭해서 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다.
제2 포토리소그래피 공정에 있어서, 소스 전극층(105a) 및 드레인 전극층(105b)과 같은 재료를 사용하여 형성된 제2 단자(122)를 단자부에 남긴다. 이때, 제2 단자(122)는 소스 배선(소스 전극층(105a)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
다음에, 소스 전극층(105a) 및 드레인 전극층(105b)을 마스크로 사용하는 자기정합 방법으로 제1 IGZO막을 에칭한다. 여기에서는, ITO07N(KANTO CHEMICAL Co., INC.)을 사용하여 웨트에칭을 행하고, 에칭에 의해 불필요한 부분을 제거해서 소스 영역(106a) 및 드레인 영역(106b)을 형성한다. 여기에서의 에칭은, 웨트에칭에 한정되지 않고 드라이 에칭을 사용해도 된다. 이 단계에서의 단면도를 도 4b에 나타내었다. 이때, 이 단계에서의 평면도가 도 7에 해당한다.
용량부에 있어서는, 용량 배선(108)과 겹치는 제1 IGZO막이 제거된다. 단자부에 있어서는, 제2 단자(122)의 아래쪽에 존재하고 제2 단자(122)와 겹치는 제1 IGZO막(130)은 잔존한다.
레지스트 마스크를 제거한 후, 플라즈마 처리를 행한다. 이 단계에서의 단면도를 도 4c에 나타낸다. 여기에서는, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터를 행하여, 표면에 부착되어 있는 먼지를 제거한다. 이와 같이 해서, 표면에 부착되어 있는 레지스트 마스크의 에칭 잔류물 등의 먼지를 제거한다. 플라즈마 처리는 아르곤만을 사용한 것에 한정되지 않고, N2O 가스나 산소 가스를 사용해도 된다. 또는, 산소를 포함하는 질소 분위기하, 산소를 포함하는 He 분위기하, 또는 산소를 포함하는 Ar 분위기하에서 플라즈마처리를 행해도 된다. 산소를 포함하는 Ar 분위기 하에서의 플라즈마 처리에서는, 아르곤 가스와 산소 가스를 도입해서 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것이다. 전계가 인가되어 방전 플라즈마가 발생하고 있는 반응 공간 중의 Ar 원자(Ar)는, 방전 플라즈마 중의 전자(e)에 의해 여기 또는 전리되어, 아르곤 라디칼(Ar*)이나 아르곤 이온(Ar+)이나 전자(e)로 변환된다. 아르곤 라디칼(Ar*)은 에너지가 높은 준안정상태에 있고, 주변에 있는 동종 또는 이종의 원자와 반응하여, 그들 원자를 여기 또는 전리시켜 안정 상태로 되돌아오려는 경향이 있어, 애벌란시와 같은 반응이 발생한다. 그 때에 주변에 산소가 있으면, 산소 원자(O)가 여기 또는 전리되어, 산소 라디칼(O*)이나 산소 이온(O+)이나 산소(O)로 변환된다. 그 산소 라디칼(O*)이 피처리물인 박막 표면의 재료와 반응한다. 이와 같은 플라즈마 처리에서는, 산소 라디칼이 표면에 있는 유기물과 반응해서 유기물을 제거하는 방식으로 표면 개질이 행해진다. 이때, 헬륨이나 아르곤 등의 불활성 가스의 라디칼은, 반응성 가스의 라디칼과 비교해서 준안정상태가 길게 유지된다고 하는 특징이 있으며, 이에 따라, 플라즈마를 발생시키는데 불활성 가스를 사용하는 것이 일반적이다. 게이트 절연층의 표면에 산소 라디칼 처리를 행하여, 표면을 산소 과잉 영역을 형성하는 것은, 그후의 공정에서의 신뢰성 향상을 위한 열처리(200℃∼600℃)에 있어서, IGZO 반도체층 계면의 개질을 위한 산소의 공급원을 만드는데 유효하다. 또는, 산소 라디칼은, 산소를 포함하는 가스를 사용해서 플라즈마 발생장치에 의해 공급되어도 되고, 또는 오존 발생장치에 의해 공급되어도 된다. 공급된 산소 라디칼 또는 산소에 노출될 때 박막 표면을 개질할 수 있다.
플라즈마 처리후, 대기에 노출시키지 않고 제2 IGZO막을 성막한다. 플라즈마처리후 대기에 노출시키지 않고 제2 IGZO막을 성막하는 것은, 게이트 절연층과 반도체막의 계면에 먼지나 수분을 부착시키지 않는 점에서 유용하다. 여기에서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타겟의 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기 하에서 제2 IGZO막을 성막한다. 이때, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막두께도 균일하게 되기 때문에 바람직하다. 제2 IGZO막의 막두께는, 5nm∼200nm이다. 본 실시형태에서는, 제2 IGZO막은 100nm의 막두께를 갖도록 형성한다.
제2 IGZO막은, 제1 IGZO막과 다른 성막 조건에서 형성함으로써, 제1 IGZO막의 막중의 산소 농도보다 많은 산소 농도를 제2 IGZO막 중에 포함시킨다. 예를 들면, 제1 IGZO막의 성막시의 산소의 유량 비율보다도 제2 IGZO막의 성막시의 산소의 가스 유량 비율이 더 높다. 구체적으로는, 제1 IGZO막은, 아르곤 또는 헬륨 등의 희가스 분위기 하(또는 산소 가스 10% 이하, 아르곤 가스 90% 이상을 포함하는 분위기)에서 형성하고, 제2 IGZO막은, 산소 분위기 하(또는 아르곤 가스 유량이 산소 가스 유량율과 같거나 혹은 그 이하인 분위기)에서 형성한다. 많은 산소를 제2 IGZO막중에 포함시킴으로써, 제1 IGZO막보다도 제 2 IGZO막의 도전율을 낮게 할 수 있다. 또한, 많은 산소를 제2 IGZO막 중에 포함시킴으로써 오프 전류의 저감을 도모할 수 있으므로, 온/오프비가 높은 박막 트랜지스터를 얻을 수 있다.
제2 IGZO막의 성막은, 앞서 역스퍼터를 행한 챔버와 동일 챔버를 사용해도 된다. 또는, 대기에 노출시키지 않고 성막할 수 있는 것이라면, 앞서 역스퍼터를 행한 챔버와 다른 챔버를 사용하여 제2 IGZO막을 성막해도 된다.
이어서, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는, 로에 넣고 질소 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 IGZO막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형 에너지가 해방되기 때문에, 광 어닐을 포함하는 이 열처리는 중요하다. 이때, 열처리를 행하는 타이밍은, 제2 IGZO막의 성막후이면 특별하게 한정되지 않는다. 예를 들면, 화소 전극 형성후에 열처리를 행해도 된다.
다음에, 제3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 IGZO 반도체층(103)을 형성한다. 그후, 레지스트 마스크를 제거한다. 이상의 공정으로 IGZO 반도체층(103)이 채널 형성 영역으로 기능하는 박막 트랜지스터(170)를 제조할 수 있다. 이 단계에서의 단면도를 도 5a에 나타내었다. 이때, 이 단계에서의 평면도가 도 8에 해당한다. 여기에서는, ITO07N(KANTO CHEMICAL CO., INC.제)을 사용한 웨트에칭에 의해, 제2 IGZO막을 제거해서 IGZO 반도체층(103)을 형성한다. 이때, 제1 IGZO막과 제2 IGZO막의 에칭에는 같은 에천트를 사용하기 때문에, 여기에서의 에칭에 의해 제1 IGZO막이 제거된다. 따라서, 도 5a에 나타낸 것과 같이, 제2 IGZO막으로 덮인 제1 IGZO막의 일 측면은 보호되지만, 또 한쪽의 제1 IGZO막의 측면은 노출되어, 에칭공정을 통해 그것의 형상이 약간 변화한다. IGZO 반도체층(103)의 에칭은, 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용해도 된다.
레지스트 마스크를 제거한 후에, IGZO 반도체층(103)을 덮는 보호 절연막(107)을 형성한다. 보호 절연막(107)은 스퍼터링법 등을 사용해서 얻어지는 질화 실리콘막, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화 탄탈막 등을 사용할 수 있다. 또한, 보호 절연막(107)을 형성하기 전에 산소 라디칼 처리를 IGZO 반도체층(103) 표면에 행하는 것이 바람직하다. IGZO 반도체층(103) 표면의 산소 라디칼 처리로서는, 플라즈마 처리, 예를 들면, 역스퍼터 등을 행하면 된다. 역스퍼터란, 타겟측 대신에, 산소 분위기하, 또는 산소 및 아르곤 분위기 하에서 기판측에 전압을 인가해서 플라즈마를 형성해서 기판 위의 박막 표면을 개질하는 방법이다. 산소 라디칼 처리를 IGZO 반도체층(103) 표면에 행함으로써, 박막 트랜지스터(170)의 임계 전압값을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 얻을 수 있다. 양의 값을 갖고 0V에 가능한 한 가까운 임계전압에서 채널이 형성되는 것이 표시장치에는 바람직하다. 이때, 박막 트랜지스터의 임계 전압값이 마이너스이면, 노멀리 온이 되기 쉬운데, 즉 게이트 전압이 0V일 때에도 소스 전극과 드레인 전극 사이에 전류가 흐른다.
다음에, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연막(107)의 에칭에 의해 드레인 전극층(105b)에 이르는 콘택홀 125를 형성한다. 또한, 동일한 에칭에 의해 제2 단자(122)에 이르는 콘택홀 127도 형성한다. 이때, 마스크 수를 줄이기 위해, 같은 레지스트 마스크를 사용해서 게이트 절연층을 에칭해서 게이트 전극에 이르는 콘택홀 126도 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 5b에 나타낸다.
이어서, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막은, 산화 인듐(In2O3), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기한다) 등을 스퍼터링법이나 진공증착법 등을 사용해서 형성한다. 이와 같은 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭에서는 잔류물이 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐 산화 아연 합금(In2O3-ZnO)을 사용해도 된다.
다음에, 제5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 투명 도전막의 불필요한 부분을 제거해서 화소 전극(110)을 형성한다.
이 제5 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연막(107)을 유전체로 사용하여, 용량 배선(108)과 화소 전극(110) 사이에 유지용량이 형성된다.
또한, 이 제5 포토리소그래피 공정에 있어서, 제1 단자 및 제2 단자를 레지스트 마스크로 덮어 단자부에 투명 도전막 128, 129를 남긴다. 투명 도전막 128, 129는 FPC에 접속되는 전극 또는 배선으로 기능한다. 제2 단자(122) 위에 형성된 투명 도전막 129는, 소스 배선의 입력 단자로서 기능하는 접속용의 단자전극이다.
이어서, 레지스트 마스크를 제거한다. 이 단계에서의 단면도를 도 5c에 나타낸다. 이때, 이 단계에서의 평면도가 도 9에 해당한다.
도 10a1 및 도 10a2는, 이 단계에서의 게이트 배선 단자부의 단면도 및 평면도를 각각 도시하고 있다. 도 10a1은 도 10a2 중의 C1-C2선에 따른 단면도에 해당한다. 도 10a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 10a1의 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 개재하여 겹치고, 투명 도전막(155)을 통해 전기 접속되고 있다. 이때, 도 5c에 도시한 투명 도전막(128)과 제1 단자(121)가 접촉하고 있는 부분이, 도 10a1의 투명 도전막(155)과 제1 단자(151)가 접촉하고 있는 부분에 대응하고 있다. 또한, 게이트 절연층(152)과 접속 전극(153) 사이에는 제1 IGZO막(157)이 설치되어 있다.
도 10b1, 및 도 10b2는, 도 5c에 나타낸 소스 배선 단자부와는 다른 소스 배선 단자부의 단면도 및 평면도를 각각 도시하고 있다. 도 10b1은 도 10b2 중의 G1-G2선에 따른 단면도에 해당한다. 도 10b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 10b1의 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제2 단자(150)의 아래쪽에 형성되고 게이트 절연층(152)을 개재하여 제2 단자(105)와 겹친다. 전극(156)은 제2 단자(150)와는 전기적으로 접속되어 있지 않고, 전극(156)의 전위를 제2 단자(150)와 다른 전위, 예를 들면, 플로팅, GND 또는 0V 등으로 설정하면, 노이즈 또는 정전기 대책을 위한 용량을 형성할 수 있다. 제2 단자(150)는, 보호 절연막(154)을 개재하여 투명 도전막(155)과 전기적으로 접속하고 있다. 또한, 게이트 절연층(152)과 제2 단자(150) 사이에는 제1 IGZO막(158)이 설치되어 있다.
게이트 배선, 소스 배선 및 용량 배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동전위의 제1 단자, 소스 배선과 동전위의 제2 단자, 용량 배선과 동전위의 제3 단자 등이 복수 배치된다. 각각의 단자의 수에는 특별한 제한이 없으며, 단자의 수는 실시자가 적절히 결정하면 된다.
5매의 포토마스크를 사용하는 이와 같은 5회의 포토리소그래피 공정에 의해, 보텀 게이트형의 n채널형의 박막 트랜지스터(170)를 갖는 화소 박막 트랜지스터 부분, 및 유지용량을 완성시킬 수 있다. 그리고, 이것 화소 박막 트랜지스터 부분 및 유지용량을 각각의 화소에 대응해서 매트릭스 형상으로 배치해서, 화소부를 구성할 수 있으며, 액티브 매트릭스형의 표시장치를 제조하는 위한 한쪽의 기판을 얻을 수 있다. 본 명세서에서는, 편의상 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시장치를 제조하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 설치된 대향 기판은 액정층을 개재하여 접착된다. 이때, 대향 기판에 설치된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속하는 제4 단자를 단자부에 설치한다. 이 제4 단자는, 공통 전극을 소정의 전위, 예를 들면, GND 또는 0V 등으로 고정하기 위해 설치된다.
본 발명의 일 실시형태는 도 9의 화소 구성에 한정되지 않고, 도 9와는 다른 평면도의 예를 도 11에 나타낸다. 도 11에서는 용량 배선을 설치하지 않고, 화소 전극을 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층를 개재하여 겹쳐 유지용량을 형성하는 예를 나타낸 것이다. 이 경우, 용량 배선 및 용량 배선과 접속하는 제3 단자는 생략할 수 있다. 이때, 도 11에 있어서, 도 9와 같은 부분에는 동일한 부호를 사용하여 설명한다.
액티브 매트릭스형의 액정 표시장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동함으로써 화면 위에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학변조가 행해지고, 이 광학변조가 표시 패턴으로서 관찰자에게 인식된다.
동화상 표시에 있어서, 액정 표시장치는, 액정분자 자체의 응답이 느리기 때문에 잔상이 생기거나 또는 동화상의 블러가 생긴다고 하는 문제가 있다. 액정 표시장치의 동화상 특성을 개선하기 위해, 전체 화면에 흑 표시를 1프레임 걸러 행하는, 흑 삽입으로 불리는 구동방법을 채용한다.
또는, 수직 주기를 통상의 수직 주기의 1.5배 이상(바람직하게는 2배 이상)으로 함으로써 동화상 특성을 개선하는, 배속 구동으로 불리는 구동기술도 있다.
또한, 이와 달리, 액정 표시장치의 동화상 특성을 개선하기 위해, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용해서 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립하여 1 프레임 기판 내에서 간헐 점등 구동하는 구동기술을 채용해도 된다. 면광원으로서, 3종류 이상의 LED를 사용해도 되고, 백색 발광의 LED를 사용해도 된다. 독립하여 복수의 LED를 제어할 수 있기 때문에, 액정층이 광학변조되는 타이밍에 맞춰서 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동기술에 따르면, LED를 부분적으로 소등할 수 있으므로, 특히 흑색을 표시하는 영역이 많은 영상표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들 구동기술을 조합함으로써, 액정 표시장치의 동화상 특성 등의 표시 특성을 종래의 액정 표시장치보다도 개선할 수 있다.
본 실시형태의 n채널형의 트랜지스터는, IGZO 반도체층을 채널 형성 영역에 갖고, 양호한 동특성을 갖는다. 따라서, 이들 구동방법을 본 실시형태의 n채널형 트랜지스터와 조합할 수 있다.
발광 표시장치를 제조하는 경우, 유기발광소자의 한쪽의 전극(캐소드라고도 부른다)은, 저전원 전위, 예를 들면, GND, 0V 등으로 설정되어, 단자부에, 캐소드를 저전원 전위, 예를 들면, GND, 0V 등으로 설정하기 위한 제4 단자가 설치된다. 또한, 발광 표시장치를 제조하는 경우에는, 소스 배선 및 게이트 배선 이외에 전원공급선을 설치한다. 따라서, 단자부에는, 전원공급선과 전기적으로 접속하는 제5 단자를 설치한다.
본 실시형태는 실시형태 1 내지 3 중 어느 한 개와 조합할 수 있다.
(실시형태 5)
본 실시형태는, 실시형태 1 내지 3에 나타낸 박막 트랜지스터(170)와는 다른 구조를 갖는 박막 트랜지스터(171)와 공통 접속부를 동일 기판 위에 설치하는 예를 도 12a 내지 도 12c, 도 13a 내지 도 13c, 및 도 14a 내지 도 14c에 나타낸다.
도 12a는, 실시형태 1에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예를 나타낸 것이다. 실시형태 1과 박막 트랜지스터의 구조가 다른 것 뿐이므로, 도 1a 및 도 1b와 유사한 개소에는 동일한 부호를 사용하고 있다.
도 12b는, 실시형태 2에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예이다. 실시형태 2와 박막 트랜지스터의 구조가 다른 것 뿐이므로, 도 2a 및 도 1b와 유사한 개소에는 동일한 부호를 사용하고 있다.
도 12c는, 실시형태 3에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예이다. 실시형태 3과 박막 트랜지스터의 구조가 다른 것 뿐이므로, 도 3a 및 도 3b와 유사한 개소에는 동일한 부호를 사용하고 있다.
공통 접속부를 설계하는 경우, 상기 3종류의 공통 접속부 중 1개를 선택해서 사용한다.
이하에서 공통 접속부와 동일 기판 위에 형성하는 박막 트랜지스터(171)의 제조공정을 설명한다.
실시형태 1 내지 3은 소스 전극층 또는 드레인 전극층의 아래쪽에 소스 영역 또는 드레인 영역을 설치하는 예를 나타내었지만, 본 실시형태는, 소스 전극층 또는 드레인 전극층의 상하에 소스 영역 또는 드레인 영역을 설치하는 예를 나타낸다.
본 실시형태와 실시형태 4가 일부만 다른 것 뿐이기 때문에, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6 내지 도 9, 도 10a 및 도 10b와 도 11과 유사한 개소에는 동일한 부호를 사용하고, 같은 공정의 설명을 생략한다.
우선, 실시형태 4에서와 같이, 기판(100) 위에 도전층을 형성한 후, 제1 포토리소그래피 공정을 통해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 배선 및 전극(게이트 전극(101)을 포함하는 게이트 배선, 용량 배선(108) 및 제1 단자(121))을 형성한다. 이 단계에서의 단면도가 도 13a이며, 도 13a는 도 4a와 동일하다. 따라서, 도 6의 평면도와 도 13a는 대응하고 있다.
이어서, 실시형태 4와 마찬가지로, 게이트 전극(101)의 전체면 위에 게이트 절연층(102)을 성막한다. 게이트 절연층(102)은 스퍼터링법 등을 사용하여, 막두께를 50∼250nm로 형성한다. 예를 들면, 게이트 절연층(102)으로서 스퍼터링법에 의해 산화 실리콘 막을 100nm의 두께로 형성한다.
이어서, 실시형태 4와 마찬가지로, 게이트 절연층(102) 위에 제1 IGZO막을 스퍼터링법으로 성막한다.
실시형태 4와 마찬가지로, 제1 IGZO막 위에 금속 재료로 이루어진 도전막을 스퍼터링법이나 진공증착법으로 형성한다. 여기에서는, 티타늄 막, 네오디뮴을 포함하는 알루미늄 막, 티타늄 막의 3층 구조를 형성한다.
다음에, 도전막 위에 제2 IGZO막을 스퍼터링법으로 성막한다. 이 제2 IGZO막은, 제1 IGZO막과 같은 성막 조건하에서 형성할 수 있다. 본 실시형태에서는, 제2 IGZO막의 막두께는 5nm로 한다.
제2 포토리소그래피 공정을 통해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이때의 에칭방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 본 실시형태에서는, Ti막의 에천트로서 암모니아 과수 혼합물(과산화 수소:암모니아:물=5:2:2)을 사용하고, Nd를 포함하는 알루미늄 막의 에칭에는 인산과 초산과 질산을 섞은 용액을 사용한다. 이 웨트에칭에서는, Ti막과 Al-Nd막과 Ti막을 순차 적층한 도전막을 에칭해서 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이때, 암모니아 과수 혼합물를 사용해서 제1 IGZO막 및 제2 IGZO막도 웨트 에칭하여, 제1 소스 영역(106a) 및 제1 드레인 영역(106b), 제2 IGZO막인 IGZO층 111a, 111b도 형성할 수 있다. 상기한 공정을 행했을 때의 단면도를 도 13b에 나타내었다.
용량부에 있어서는, 용량 배선(108)과 겹치는 제1 IGZO막 및 제2 IGZO막은 제거된다.
단자부에 있어서는, 제2 단자(122) 위에 제2 IGZO막인 IGZO층(123)이 잔존한다. 제2 단자(122)의 아래쪽에 존재하고 제2 단자(122)와 겹치는 제1 IGZO막(130)은 잔존한다.
레지스트 마스크를 제거한 후, 플라즈마처리를 행한다. 이 처리가 행해졌을 때의 단면도를 도 13c에 나타낸다. 본 실시형태에서는, 산소 가스와 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터를 행하고, 노출되어 있는 게이트 절연층에 산소 라디칼 또는 산소에 노출시킨다.
소스 전극층(105a) 및 드레인 전극층(105b) 위에는 제2 IGZO막인 IGZO층 111a, 11lb이 설치되어, 플라즈마 데미지가 저감된다.
플라즈마처리 후, 대기에 노출시키지 않고 제3 IGZO막을 성막한다. 플라즈마처리후, 대기에 노출시키지 않고 제3 IGZO막을 성막하는 것은, 게이트 절연층과 반도체막의 계면에 먼지나 수분을 부착시키지 않는 점에서 유용하다. 제3 IGZO막의 막두께는 5nm∼200nm이다. 본 실시형태에서는 제3 IGZO막의 막두께는 100nm이다.
제3 IGZO막은, 성막 조건을 다르게 함으로써, 제3 IGZO막은 제1 및 제2 IGZO막보다 높은 산소 농도를 갖는다. 예를 들면, 제1 및 제2 IGZO막의 성막 조건에 있어서 산소와 아르곤의 가스 유량비보다도 제3 IGZO의 성막시에 산소와 아르곤의 가스 유량비가 더 크다.
구체적으로는, 제1 및 제2 IGZO막은, 아르곤 또는 헬륨 등의 희가스 분위기 하(또는 산소 가스 10% 이하 또는 아르곤 가스 90% 이상을 포함하는 분위기하)에서 성막한다. 제3 IGZO막은 산소 분위기 하(또는 아르곤 가스 유량이 산소 가스 유량과 같거나 혹은 그 이하인 분위기하)에서 성막한다.
제3 IGZO막은 먼저 역스퍼터를 행한 챔버와 동일 챔버를 사용하여 성막해도 된다. 또는, 제3 IGZO막은, 대기에 노출시키지 않고 성막할 수 있는 것이라면, 앞서 역스퍼터를 행한 챔버와 다른 챔버에서 성막해도 된다.
이어서, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는, 로에 넣고, 질소 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리를 통해, IGZO막의 원자 레벨의 재배열이 행해진다. 광 어닐을 포함하는 이 열처리는, 캐리어의 이동을 저해하는 변형을 해방하기 때문에 중요하다. 이때, 열처리를 행하는 타이밍은, 제3 IGZO막의 성막후에 행해지는 한 특별히 한정되지 않는다. 이 열처리는, 예를 들면, 화소 전극 형성후에 행해도 된다.
제3 포토리소그래피 공정을 통해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 IGZO 반도체층(103)을 형성한다. 이상의 공정을 통해, IGZO 반도체층(103)이 채널 형성 영역으로 기능하는 박막 트랜지스터(171)를 제조한다. 이 단계에서의 단면도를 도 14a에 나타내었다. 이때, 이 단계에서의 평면도가 도 8에 해당한다. 제1 IGZO막, 제2 IGZO막, 및 제3 IGZO막은 에칭 공정에서 선택적으로 제거되기 때문에, 제1 IGZO막의 일부 및 제2 IGZO막의 일부가 제거된다. 제3 IGZO막으로 덮인 제2 IGZO막의 잔존하는 부분은 제2 소스 영역(104a) 및 제2 드레인 영역(104b)으로 기능한다. 또한, 도 14a에 나타낸 것과 같이, 제3 IGZO막으로 덮인 제1 IGZO막의 일측면은 보호되지만, 다른 측면은 노출되고, 에칭공정을 통해 그것의 형상이 약간 변화한다.
또한, 단자부에 있어서는, 에칭을 통해 제2 단자(122) 위에 설치된 제2 IGZO막인 IGZO층(123)은 제거된다.
실시형태 4와 마찬가지로, IGZO 반도체층(103)을 덮는 보호 절연막(107)을 형성한다. 이후의 공정은 실시형태 4와 동일하기 때문, 여기에서는 간략한 설명만 주어진다.
보호 절연막(107)을 형성한 후, 제4 포토리소그래피 공정을 통해 레지스트 마스크를 형성하고, 보호 절연막(107)의 부분을 에칭하여 콘택홀 125, 126, 127을 형성한다. 이 단계에서의 단면도를 도 14b에 나타내었다.
레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 제5 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 화소 전극(110)을 형성한다. 단자부에 투명 도전막 128, 129를 남긴다. 이어서, 레지스트 마스크를 제거한다. 이 단계에서의 단면도를 도 14c에 나타낸다. 이때, 이 단계에서의 평면도가 도 9에 해당한다.
5매의 포토마스크를 사용하는 이들 5회의 포토리소그래피 공정에 의해, 보텀 게이트형의 n채널형 박막 트랜지스터(171)를 갖는 화소 박막 트랜지스터부와, 유지용량을 완성시킬 수 있다.
본 실시형태의 n채널형 박막 트랜지스터(171)는, 복수의 소스 영역 및 복수의 드레인 영역을 포함하여, 온 전류를 실시형태 4보다도 크게 할 수 있다.
이때, 본 실시형태는 실시형태 4와 자유롭게 조합할 수 있다.
(실시형태 6)
본 실시예는, 실시형태 1 내지 5에 나타낸 박막 트랜지스터와는 다른 구조의 박막 트랜지스터(172)와 공통 접속부를 동일 기판 위에 설치하는 예를 도 15a, 도 15b, 및 도 15c에 나타낸다.
이때, 박막 트랜지스터(172)는, 소스 전극층(105a) 및 드레인 전극층(105b) 위에 소스 영역(104a) 및 드레인 영역(104b)을 개재하여 IGZO 반도체층(103)을 포함하는 박막 트랜지스터의 예이다.
도 15a는, 실시형태 1에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예이다. 실시형태 1과 박막 트랜지스터의 구조가 다른 점과, 공통 접속부에 있어서 산화물 반도체층(186)이 존재하지 않는 점이 다른 것 뿐이므로, 도 1a 및 도 1b와 유사한 개소에는 동일한 부호를 사용하고 있다.
도 15b는, 실시형태 2에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예다. 실시형태 2와 박막 트랜지스터의 구조가 다른 점과, 공통 접속부에 있어서 산화물 반도체층(186)이 존재하지 않는 점이 다른 것 뿐이므로, 도 2a 및 도 2b와 유사한 개소에는 동일한 부호를 사용하고 있다.
도 15c는, 실시형태 3에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예다. 실시형태 3과 박막 트랜지스터의 구조가 다른 점과, 공통 접속부에 있어서 산화물 반도체층(186)이 존재하지 않는 점이 다른 것 뿐이므로, 도 3 및 도 3b와 유사한 개소에는 동일한 부호를 사용하고 있다.
(실시형태 7)
본 실시예는, 실시형태 1 내지 6에서 설명한 박막 트랜지스터와는 다른 구조의 박막 트랜지스터(173)와 공통 접속부를 동일 기판 위에 설치하는 예를 도 16a, 도 16b 및 도 16c에 나타낸다.
도 16a, 도 16b, 및 도 16c는, 소스 전극층(105a) 및 드레인 전극층(105b) 위에 직접 접해서 IGZO 반도체층(103)이 설치되는 박막 트랜지스터의 일례로서 박막 트랜지스터(173)를 나타낸 것이다. 도 16a, 도 16b, 및 도 16c에 나타낸 박막 트랜지스터(173)에 있어서도 IGZO 반도체층(103)을 성막하기 전에 플라즈마 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 아르곤 분위기 하에서 기판측에 전압을 인가하고 플라즈마를 형성해서 기판 위의 박막 표면을 개질한다. 이 공정은, 노출되어 있는 게이트 절연층(102), 소스 전극층(105a) 및 드레인 전극층(105b)에 부착되어 있는 먼지를 제거할 수 있다. 도 16a, 도 16b, 및 도 16c에 나타낸 박막 트랜지스터(173)에 있어서도 보호 절연막을 형성하기 전에 산소 라디칼 처리를 IGZO 반도체층(103) 표면에 행하는 것이 바람직하다. IGZO 반도체층(103) 표면의 산소 라디칼 처리로서는, 플라즈마 처리, 예를 들면, 역스퍼터를 행하면 된다. 역스퍼터란, 산소 분위기 또는 산소 및 아르곤을 포함하는 분위기 하에서, 타겟측 대신에, 기판측에 전압을 인가해서 플라즈마를 형성해서 기판 위의 박막 표면을 개질하는 방법이다. 산소 라디칼 처리를 IGZO 반도체층(103) 표면에 행함으로써, 박막 트랜지스터(173)의 임계전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 얻을 수 있다. 양의 값을 갖고 0V에 가능한 한 가까운 임계전압에서 채널이 형성되는 것이 표시장치에는 바람직하다. 박막 트랜지스터의 임계전압값이 마이너스이면, 게이트 전압이 0V라도, 노멀리 온이 되기 쉬운데, 즉 소스 전극과 드레인 전극 사이에 전류가 흐른다.
도 16a는, 실시형태 1에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예이다. 실시형태 1과 박막 트랜지스터의 구조가 다른 점과, 공통 접속부에 있어서 산화물 반도체층(186)이 존재하지 않는 점이 다른 것 뿐이므로, 도 1a 및 도 1b와 유사한 개소에는 동일한 부호를 사용하고 있다.
도 16b는, 실시형태 2에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예다. 실시형태 2와 박막 트랜지스터의 구조가 다른 점과, 공통 접속부에 있어서 산화물 반도체층(186)이 존재하지 않는 점이 다른 것 뿐이므로, 도 2a 및 도 2b와 유사한 개소에는 동일한 부호를 사용하고 있다.
도 16c는, 실시형태 3에서 설명한 공통 접속부를 박막 트랜지스터와 동일 기판 위에 제조하는 예다. 실시형태 3과 박막 트랜지스터의 구조가 다른 점과, 공통 접속부에 있어서 산화물 반도체층(186)이 존재하지 않는 점이 다른 것 뿐이므로, 도 3a 및 도 3b와 유사한 개소에는 동일한 부호를 사용하고 있다.
(실시형태 8)
본 실시형태는, 본 발명의 일 실시형태에 따른 반도체장치로서 전자 페이퍼의 예를 나타낸 것이다.
도 17은, 본 발명의 일 형태를 적용한 반도체장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체장치에 사용되는 박막 트랜지스터(581)는, 실시형태 4에서 나타낸 박막 트랜지스터(170)와 유사하게 제조할 수 있고, 게이트 절연층과, 소스 영역 및 드레인 영역 위에 형성된 소스 전극층 및 드레인 전극층과, 게이트 절연층, 소스 전극층 및 드레인 전극층 위의 IGZO 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터다.
도 17의 전자 페이퍼는 트위스트 볼 표시방식을 사용한 표시장치의 예이다. 트위스트 볼 표기방식이란, 백과 흑으로 각각 칠해진 구형 입자를 표시 소자에 사용되는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 생기게 해서 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법을 말한다.
기판 580과 기판 596 사이에 봉지되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층이 제1 전극층(587)과 절연층(585)에 형성된 개구에서 접하고 있어, 박막 트랜지스터(581)가 제1 전극층(587)과 전기적으로 접속되어 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는, 흑색 영역(590a) 및 백색 영역(590b)과 주변에 액체로 채워져는 캐비티(594)를 갖는 구형 입자(589)가 설치되어 있다. 구형 입자(589)의 주위의 공간은 수지 등의 충전재(595)로 충전되어 있다(도 17 참조). 본 실시형태에 있어서는, 제1 전극층(587)이 화소 전극에 해당하고, 제2 전극층(588)이 공통 전극에 해당한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 실시형태 1 내지 3에 나타낸 어느 한 개의 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 거쳐 제2 전극층(588)과 공통 전위선이 전기적으로 접속된다.
또한, 트위스트 볼의 대신에, 전기영동소자를 사용하는 것도 가능하다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10㎛∼200㎛ 정도의 마이크로 캡슐을 사용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로 캡슐에서는, 제1 전극층과 제2 전극층에 의해 전기장이 주어지면, 흰 미립자와 검은 미립자가 반대의 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기영동 표시 소자이며, 일반적으로 전자 페이퍼로 불리고 있다. 전기영동 표시 소자는, 액정 표시 소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체장치(간단히 표시장치, 또는 표시장치를 구비한 반도체장치라고도 한다)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능해 진다.
이상의 공정을 통해, 반도체장치로서 높은 신뢰성을 갖는 전자 페이퍼를 제조할 수 있다.
본 실시형태는, 실시형태 1 내지 3의 어느 한개에 기재한 공통 접속부와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 9)
이하, 본 실시형태는, 본 발명의 일 실시형태에 따른 반도체장치의 일례로서 표시장치에 있어서 동일 기판 위에 적어도 구동회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 형성하는 예를 나타낸다.
화소부에 배치하는 박막 트랜지스터는 실시형태 4에 따라 형성한다. 또한, 실시형태 4에 나타낸 박막 트랜지스터(170)는 n채널형 TFT이므로, 구동회로 중 n채널형 TFT를 포함할 수 있는 구동회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
본 발명의 일 실시형태에 따른 반도체장치의 일례로서 액티브 매트릭스형 액정 표시장치의 블록도의 일례를 도 18a에 나타낸다. 도 18a에 나타낸 표시장치는, 기판(5300) 위에, 표시 소자를 구비한 화소를 복수 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동회로(5302)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(5303)를 갖는다.
실시형태 4에 나타낸 박막 트랜지스터(170)는 n채널형 TFT이다. n채널형 TFT를 구성하는 신호선 구동회로에 대해 도 19를 사용하여 설명한다.
도 19에 나타낸 신호선 구동회로는, 드라이버 IC(5601), 스위치군(5602_1∼5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선 5621_1∼5621_M을 갖는다. 스위치군(5602_1∼5602_M) 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 갖는다.
화소부(5301)는, 신호선 구동회로(5303)로부터 열방향으로 연장해서 배치된 복수의 신호선 S1∼Sm(미도시)을 거쳐 신호선 구동회로(5303)와 접속되고, 주사선 구동회로(5302)로부터 행방향으로 연장해서 배치된 복수의 주사선 G1∼Gn(미도시)을 거쳐 주사선 구동회로(5302)와 접속된다. 화소부(5301)는, 신호선 S1∼Sm과 주사선 G1∼Gn에 대응해서 매트릭스 형상으로 배치된 복수의 화소(미도시)를 갖는다. 각 화소는, 신호선 Sj(신호선 S1∼Sm 중 어느 한 개)와 주사선 Gi(주사선 G1∼Gn 중 어느 한 개)에 접속된다.
드라이버 IC(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선 5621_1∼5621_M에 접속된다. 스위치군(5602_1∼5602_M) 각각은, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 스위치군(5602_1∼5602_M) 각각에 대응한 배선 5621_1∼5621_M에 접속된다. 배선 5621_1∼5621_M 각각은, 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐, 3개의 신호선에 접속된다. 예를 들면, J열째의 배선 5621_J(배선 5621_1∼배선 5621_M 중 어느 한개)는, 스위치군 5602_J에 포함되는 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속된다.
제1 배선(5611), 제2 배선(5612) 및 제3 배선(5613)에는, 각각 신호가 입력된다.
이때, 드라이버 IC(5601)는, 단결정 기판 위에 형성되어 있는 것이 바람직하다. 스위치군(5602_1∼5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)과 스위치군(5602_1∼5602_M)은 FPC 등를 거쳐 접속하면 바람직하다.
다음에, 도 19에 나타낸 신호선 구동회로의 동작에 대해서, 도 20의 타이밍 차트를 참조해서 설명한다. 도 20의 타이밍 차트는, i행째의 주사선 Gi가 선택되어 있는 경우의 타이밍 차트를 나타내고 있다. i행째의 주사선 Gi의 선택 기간은, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3로 분할되어 있다. 더구나, 도 19의 신호선 구동회로는, 다른 행의 주사선이 선택된 경우에도 도 20과 유사하게 동작한다.
이때, 도 20의 타이밍 차트는, J열째의 배선 5621_J가 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속되는 경우에 대해 나타내고 있다.
도 20의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5703a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c) 및 J열째의 배선 5621_J에 입력되는 신호 5721_J를 나타내고 있다.
제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에 있어서, 배선 5621_1∼배선 5621_M에는 각각 다른 비디오 신호가 입력된다. 예를 들면, 제1 서브 선택 기간 T1에 있어서 배선 5621_J에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제2 서브 선택 기간 T2에 있어서 배선 5621_J에 입력되는 비디오 신호는 신호선 Sj에 입력되고, 제3 서브 선택 기간 T3에 있어서 배선 5621_J에 입력되는 비디오 신호는 신호선 Sj+1에 입력된다. 더구나, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에 있어서 배선 5621_J에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j+1으로 표시한다.
도 20에 나타낸 것과 같이, 제1 서브 선택 기간 T1에 있어서. 제1 박막 트랜지스터(5603a)가 온하고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선 5621_J에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 거쳐 신호선 Sj-1에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 박막 트랜지스터(5603b)가 온하고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선 5621_J에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 거쳐 신호선 Sj에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 박막 트랜지스터(5603c)가 온하고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프한다. 이때, 배선 5621_J에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)를 거쳐 신호선 Sj+1에 입력된다.
이상으로부터, 도 19의 신호선 구동회로에서는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간에 1개의 배선 5621로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 19의 신호선 구동회로에서는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수에 비해 약 1/3로 할 수 있다. 그 결과, 도 19의 신호선 구동회로는, 신뢰성, 수율 등을 향상시킬 수 있다.
이때, 도 19와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에, 어떤 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우에는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 된다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 21의 타이밍 차트에 나타낸 것과 같이, 1개의 선택 기간을 프리차지 기간 Tp, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2, 제3 서브 선택 기간 T3로 분할해도 된다. 도 21의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5803a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c) 및 J열째의 배선 5621_J에 입력되는 신호 5821_J를 나타내고 있다. 도 21에 나타낸 것과 같이, 프리차지 기간 Tp에 있어서 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 온한다. 이때, 배선 5621_J에 입력되는 프리차지 전압 Vp이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 거쳐 각각 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 입력된다. 제1 서브 선택 기간 T1에 있어서 제1 박막 트랜지스터(5603a)가 온하고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선 5621_J에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 거쳐 신호선 Sj-1에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 박막 트랜지스터(5603b)가 온하고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선 5621_J에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 거쳐 신호선 Sj에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 박막 트랜지스터(5603c)가 온하고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프한다. 이때, 배선 5621_J에 입력되는 Data_j+1이, 제3 박막 트랜지스터(5603c)를 거쳐 신호선 Sj+1에 입력된다.
전술한 것과 같이, 도 21의 타이밍 차트를 적용한 도 19의 신호선 구동회로에서는, 서브 선택 기간 이전에 프리차지 기간을 설치함으로써, 신호선을 프리차지할 수 있기 때문에, 화소에의 비디오 신호의 기록을 고속으로 행할 수 있다. 이때, 도 21에 있어서, 도 20과 유사한 부분에 관해서는 동일한 부호를 사용해서 나타내고, 동일 부분 또는 유사한 기능을 갖는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동회로의 구성에 대해 설명한다. 주사선 구동회로는, 시프트 레지스터와 버퍼를 갖고 있다. 또한, 경우에 따라서는 주사선 구동회로는 레벨 시프터를 갖고 있어도 된다. 주사선 구동회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력될 때, 선택신호가 생성된다. 생성된 선택신호는 버퍼에 의해 완충 증폭되어, 그 결과 얻어진 신호가 대응하는 주사선에 공급된다. 주사선에는, 1라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 더구나, 1라인 분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안되므로, 큰 전류를 흘리는 것이 가능한 버퍼가 사용된다.
주사선 구동회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해 도 22 및 도 23을 사용하여 설명한다.
도 22에 시프트 레지스터의 회로 구성을 나타낸다. 도 22에 나타낸 시프트 레지스터는, 복수의 플립플롭(플립플롭 5701_1∼5701_n)으로 구성된다. 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호 및/또는 리셋트 신호가 입력되어 시프트 레지스터가 동작한다.
도 22의 시프트 레지스터의 접속 관계에 대해 설명한다. 도 22의 시프트 레지스터에서 i단째의 플립플롭 5701_i(플립플롭 5701_1∼5701_n 중 어느 한개)는, 도 23에 나타낸 제1 배선(5501)이 제7 배선(5717_i-1)에 접속되고, 도 23에 나타낸 제2 배선(5502)이 제7 배선(5717_i+1)에 접속되고, 도 23에 나타낸 제3 배선(5503)이 제7 배선(5717_i)에 접속되고, 도 23에 나타낸 제6 배선(5506)이 제5 배선(5715)에 접속된다.
또한, 도 23에 나타낸 제4 배선(5504)이 홀수단째의 플립플롭에서는 제2 배선(5712)에 접속되고, 짝수단째의 플립플롭에서는 제3 배선(5713)에 접속된다. 도 23에 나타낸 제5 배선(5505)이 제4 배선(5714)에 접속된다.
단, 1단째의 플립플롭(5701_1)의 도 23에 나타낸 제1 배선(5501)은 제1 배선(5711)에 접속된다. 또한, n단째의 플립플롭(5701_n)의 도 23에 나타낸 제2 배선(5502)은 제6 배선(5716)에 접속된다.
이때, 제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 제6 배선(5716)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선으로 불러도 된다. 제4 배선(5714) 및 제5 배선(5715)을 각각 제1 전원선, 제2 전원선으로 불러도 된다.
다음에, 도 22에 나타낸 플립플롭의 상세에 대해서, 도 23에 나타낸다. 도 23에 나타낸 플립플롭은, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 갖는다. 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계전압(Vth)을 상회했을 때 도통 상태가 된다.
다음에, 도 23에 나타낸 플립플롭의 접속을 이하에서 설명한다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제4 배선(5504)에 접속된다. 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극이 제6 배선(5506)에 접속된다. 제2 박막 트랜지스터(5572)의 제2 전극이 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극이 제5 배선(5505)에 접속된다. 제3 박막 트랜지스터(5573)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제3 박막 트랜지스터(5573)의 게이트 전극이 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극이 제6 배선(5506)에 접속된다. 제4 박막 트랜지스터(5574)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제4 박막 트랜지스터(5574)의 게이트 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극이 제5 배선(5505)에 접속된다. 제5 박막 트랜지스터(5575)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제5 박막 트랜지스터(5575)의 게이트 전극이 제1 배선(5501)에 접속된다.
제6 박막 트랜지스터(5576)의 제1 전극이 제6 배선(5506)에 접속된다. 제6 박막 트랜지스터(5576)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제6 박막 트랜지스터(5576)의 게이트 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극이 제6 배선(5506)에 접속된다. 제7 박막 트랜지스터(5577)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다. 제7 박막 트랜지스터(5577)의 게이트 전극이 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극이 제6 배선(5506)에 접속된다. 제8 박막 트랜지스터(5578)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다. 제8 박막 트랜지스터(5578)의 게이트 전극이 제1 배선(5501)에 접속된다.
이때, 제1 박막 트랜지스터(5571)의 게이트 전극, 제4 박막 트랜지스터(5574)의 게이트 전극, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극 및 제7 박막 트랜지스터(5577)의 제2 전극의 접속 개소를 노드 5543으로 부른다. 제2 박막 트랜지스터(5572)의 게이트 전극, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극 및 제8 박막 트랜지스터(5578)의 제2 전극의 접속 개소를 노드 5544로 부른다.
이때, 제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선으로 불러도 된다. 제5 배선(5505) 및 제6 배선(5506)을 각각 제1 전원선 및 제2 전원선으로 불러도 된다.
또한, 신호선 구동회로 및 주사선 구동회로를 실시형태 4에 나타낸 n채널형 TFT만으로 제조하는 것도 가능하다. 실시형태 4에 나타낸 n채널형 TFT는 트랜지스터의 이동도가 크므로, 구동회로의 구동주파수를 높게하는 것이 가능해 진다. 또한, 인듐, 갈륨, 및 아연을 포함하는 산소 결핍형의 산화물 반도체층인 소스 영역 또는 드레인 영역에 의해 기생 용량이 저감되기 때문에, 실시형태 4에 나타낸 n채널형 TFT는 주파수 특성(f 특성으로 불린다)이 높다. 예를 들면, 실시형태 4에 나타낸 n채널형 TFT를 사용한 주사선 구동회로는 고속에서 동작시킬 수 있으므로, 프레임 주파수를 높게 할 수 있고 흑 화면 삽입을 실현할 수 있다.
더구나, 주사선 구동회로의 트랜지스터의 채널 폭을 증가시키거나, 복수의 주사선 구동회로를 배치할 때, 더욱 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동회로를 설치하는 경우에는, 짝수행의 주사선을 구동하기 위한 주사선 구동회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동회로를 그 반대측에 배치함으로써, 프레임 주파수를 증가시킬 수 있다.
또한, 본 발명의 일 실시형태에 따른 반도체장치의 일례인 액티브 매트릭스형 발광 표시장치를 제조하는 경우, 적어도 한개의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 주사선 구동회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시장치의 블록도의 일례를 도 18b에 나타낸다.
도 18b에 나타낸 발광 표시장치는, 기판(5400) 위에, 표시 소자를 구비한 화소를 복수 갖는 화소부(5401)와, 각 화소를 선택하는 제1 주사선 구동회로(5402) 및 제2 주사선 구동회로(5404)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(5403)를 갖는다.
도 18b에 나타낸 발광 표시장치의 화소에 입력되는 비디오 신호가 디지털 신호인 경우, 화소는 트랜지스터의 온/오프의 전환에 의해, 발광 혹은 비발광의 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용해서 계조의 표시를 행할 수 있다. 면적 계조법은, 1 화소를 복수의 부화소로 분할하고, 각 부화소를 독립하여 비디오 신호에 근거하여 구동시킴으로써 계조표시를 행하는 구동법을 말한다. 시간 계조법은, 화소가 발광하는 기간을 제어함으로써, 계조 표시를 행하는 구동법을 말한다.
발광소자는, 액정소자 등에 비해 응답 속도가 높으므로, 발광소자는 액정소자보다도 시간 계조법에 더 적합하다. 구체적으로, 시간 계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브프레임 기간으로 분할한다. 그리고, 비디오 신호에 따라, 각 서브프레임 기간중에 화소의 발광소자를 발광 또는 비발광의 상태로 설정한다. 1 프레임을 복수의 서브프레임으로 분할함으로써, 1 프레임 기간 동안에 화소가 실제로 발광하는 기간의 전체 길이를, 비디오 신호에 의해 제어하여, 계조를 표시할 수 있다.
도 18b에 나타낸 발광 표시장치에서는, 한개의 화소에 스위칭용 TFT와 전류제어용 TFT의 2개를 배치하는 경우, 스위칭용 TFT의 게이트 배선으로 기능하는 제1 주사선에 입력되는 신호를 제1주사선 구동회로(5402)가 생성하고, 전류제어용 TFT의 게이트 배선으로 기능하는 제2 주사선에 입력되는 신호를 제2 주사선 구동회로(5404)가 생성하지만, 제1 주사선 및 제2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동회로가 생성하도록 해도 된다. 또한, 예를 들면, 스위칭 소자가 갖는 각 트랜지스터의 수에 의존하여, 스위칭 소자의 동작을 제어하는데 사용되는 제1 주사선이 각 화소에 복수 설치될 수도 있다. 이 경우, 복수의 제1 주사선에 입력되는 신호를 모두 1개의 주사선 구동회로가 생성해도 되고, 또는 복수의 제1 주사선에 입력되는 신호를 복수의 각 주사선 구동회로에서 생성해도 된다.
또한, 발광 표시장치에 있어서도, 구동회로 중, n채널형 TFT를 포함할 수 있는 구동회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또는, 신호선 구동회로 및 주사선 구동회로를 실시형태 4에 나타낸 n채널형 TFT만으로 제조하는 것도 가능하다.
또한, 전술한 구동회로는, 액정 표시장치나 발광 표시장치에의 응용에 한정되지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용해서 전자 잉크를 구동시키는 전자 페이퍼에 사용해도 된다. 전자 페이퍼는, 전기영동 표시장치(전기영동 디스플레이)도 불리고 있고, 종이와 같은 읽기 쉬움, 다른 표시장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다고 하는 이점을 갖고 있다.
전기영동 디스플레이는 다양한 형태를 가질 수 있다. 전기영동 디스플레이는, 플러스의 전하를 갖는 제1 입자와, 마이너스의 전하를 갖는 제2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽측에 집합한 입자의 색만을 표시하는 것이다. 이때, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없으면 이동하지 않는다. 또한, 제1 입자의 색과 제2 입자의 색은 다른 것(무색을 포함한다)으로 한다
이와 같이, 전기영동 디스플레이는, 유전상수가 높은 물질이 높은 전계영역 으로 이동하는, 소위 유전영동적 효과를 이용한다. 액정 표시장치와 달리, 전기영동 디스플레이는 편광판 및 대향 기판을 가질 필요가 없으므로, 전기영동 표시장치의 두께와 무게를 액정 표시장치의 절반으로 할 수 있다.
상기 마이크로 캡슐을 용매 중에 분산시킨 용액은 전자 잉크로 불린다. 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 칼라필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
액티브 매트릭스 기판 위에 적절히 두개의 전극의 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면, 액티브 매트릭스형의 표시장치가 완성되고, 마이크로 캡슐에 전계를 인가하여 표시를 행할 수 있다. 예를 들면, 실시형태 4에서 설명한 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
이때, 마이크로 캡슐 중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기영동 재료로부터 선택된 1종의 재료, 또는 이들의 복합재료를 사용하면 된다.
이상의 공정에 의해, 반도체장치로서 신뢰성이 높은 표시장치를 제조할 수 있다.
본 실시형태는, 다른 실시형에 따른 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 10)
본 명세서에 개시된 본 발명의 일 실시형태의 박막 트랜지스터를 제조하고, 상기 박막 트랜지스터를 화소부, 더구나 구동회로에 사용해서 표시 기능을 갖는 반도체장치(표시장치라고도 한다)를 제조할 수 있다. 또한, 본 발명의 일 실시형태인 박막 트랜지스터를 사용하여 구동회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 얻을 수 있다.
표시장치는 표시소자를 포함한다. 표시소자로서는 액정소자(액정 표시소자라고도 한다), 발광소자(발광 표시소자라고도 한다)를 사용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 일렉트로루미네센스(EL) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시장치는 표시소자가 봉지된 상태에 있는 패널과, 상기 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 본 발명의 일 실시형태는, 상기 표시장치의 제조공정에 있어서 표시 소자가 완성되기 전의 소자 기판의 일 실시형태에 관한 것으로서, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시소자의 화소 전극만 형성된 상태이어도 되고, 화소 전극이 되는 도전막을 성막한 후이며, 도전막을 에칭해서 화소 전극을 형성하기 전의 상태이어도 되고, 다른 상태이어도 된다.
이때, 본 명세서 중에 있어서의 표시장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명장치를 포함한다)을 가리킨다. 또한, 표시장치는, 커넥터, 예를 들면, flexible printed circuit(FPC), tape automated bonding(TAB) 테이프 혹은 tape carrier package(TCP)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시소자에 chip on glass(COG) 방식에 의해 집적회로(IC)가 직접 실장된 모듈을 포함한다.
본 실시형태는, 본 발명의 반도체장치의 일 실시형태의 반도체장치로서 액정 표시 패널의 외관 및 단면에 대해서 도 24a1, 도 24a2 및 도 24b를 참조하여 나타낸다. 도 24a1 및 도 24a2는, 제1 기판(4001) 위에 형성된 게이트 절연층과, 소스 영역 및 드레인 영역 위에 소스 전극층 및 드레인 전극층과, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 IGZO 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터 4010 및 4011과, 액정소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 씰재(4005)로 밀봉한 패널의 평면도를 나타낸 것이다. 도 24b는, 도 24a1 및 도 24a2의 M-N 라인에 따른 단면도에 해당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동회로(4004)를 둘러싸도록 하여 씰재(4005)가 설치되어 있다. 화소부(4002)와 주사선 구동회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동회로(4004)는, 제1 기판(4001)과 제2 기판(4006) 사이에 씰재(4005)에 의해 액정층(4008)과 함께 봉지되어 있다. 제1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 신호선 구동회로(4003)가 실장되어 있다.
이때, 별도 형성한 구동회로의 접속방법은, 특별히 한정되는 것은 아니고, COG 방법, 와이어본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 24a1은 COG 방법에 의해 신호선 구동회로(4003)를 실장하는 예이며, 도 24a2는 TAB 방법에 의해 신호선 구동회로(4003)를 실장하는 예이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동회로(4004)는 박막 트랜지스터를 복수 갖고 있다. 도 24b는, 화소부(4002)에 포함되는 박막 트랜지스터 4010과, 주사선 구동회로(4004)에 포함되는 박막 트랜지스터 4011을 예시하고 있다. 박막 트랜지스터 4010 및 4011 위에는 절연층 4020 및 4021이 설치되어 있다.
박막 트랜지스터 4010, 4011 각각은, 게이트 절연층과, 소스 영역 및 드레인 영역 위에 소스 전극층 및 드레인 전극층과, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 IGZO 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터에 해당하고, 박막 트랜지스터 4010 및 4011로서 실시형태 4에서 설명한 박막 트랜지스터(170)를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터 4010 및 4011은 n채널형 박막 트랜지스터다.
액정소자(4013)에 포함되는 화소 전극층(4030)은, 박막 트랜지스터 4010과 전기적으로 접속되어 있다. 액정소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹쳐 있는 부분이 액정소자(4013)에 해당한다. 이때, 화소 전극층(4030) 및 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층 4032 및 4033을 구비하고, 화소 전극층(4030)과 대향 전극층(4031) 사이에 절연층 4032 및 4033을 개재하여 액정층(4008)을 끼우고 있다.
이때, 제1 기판(4001) 및 제2 기판(4006)은, 유리, 금속(대표적으로는 스테인레스 스틸), 세라믹, 또는 fiberglass-reinforced plastics(FRP) 판, 폴리비닐 플루오라이드(PVF) 필름, 폴리에스테르 필름 또는 아크릴수지 필름 등의 플라스틱을 사용하여 형성할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조를 갖는 시이트를 사용할 수도 있다.
참조부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형의 스페이서로서, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 설치된다. 더구나, 구형의 스페이서를 사용하고 있어도 된다. 대향 전극층(4031)은, 박막 트랜지스터 4010과 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 실시형태 1 내지 3에서 설명한 어느 한개의 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 거쳐 대향 전극층(4031)과 공통 전위선이 전기적으로 접속된다. 이때, 도전성 입자는 씰재(4005)에 함유시킨다.
또는, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 된다. 블루상은 액정상의 한 개이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도범위에서만 발현되기 때문에, 온도범위를 개선하기 위해 5중량% 이상의 카이럴제를 포함한 액정 조성물을 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μs∼100μs로 짧고, 액정 조성물이 광학적 등방성이기 때문에 배향처리가 불필요하고, 시야각 의존성이 작다.
본 실시형태에서는 투과형 액정 표시장치의 예를 나타냈지만, 반사형 액정 표시장치와 반투과형 액정 표시장치에서도 본 발명을 적용할 수 있다.
본 실시형태의 액정 표시장치의 일례는, 기판의 외측(시인측)에 편광판을 설치하고, 기판의 내측에 착색층과 전극층이 이 순서로 적층되지만, 편광판이 기판의 내측에 설치되어도 된다. 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료 또는 제조공정 조건에 의해 적절히 설치하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 설치해도 된다.
본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 또한 박막 트랜지스터의 신뢰성을 향상시키기 위해, 실시형태 4에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층 4020 및 절연층 4021)으로 덮는다. 이때, 보호막은, 대기 중에 부유하는 유기물, 금속물, 수증기 등의 오염 불순물의 침입을 막기 위해 설치된 것이며, 치밀한 막이 바람직하다. 보호막은, 스퍼터링법을 사용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 및/또는 질화산화 알루미늄막의 단층, 또는 적층으로 형성하면 된다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 이 막의 형성방법은 특별하게 한정되지 않고 다양한 방법을 채용할 수 있다.
보호막으로서, 적층 구조를 갖는 절연층 4020을 형성한다. 여기에서는, 절연층 4020의 1층째로서, 스퍼터링법을 사용해서 산화 규소막을 형성한다. 보호막으로서 산화 규소막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
보호막의 2층째로서, 또 다른 절연층을 형성한다. 여기에서는, 절연층 4020의 2층째로서 질화 규소막을 형성한다. 보호막으로서 질화 규소막을 사용하면, 나트륨 등의 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제 할 수 있다.
보호막을 형성한 후에, IGZO 반도체층의 어닐(300℃∼400℃)을 행해도 된다.
또한, 평탄화 절연막으로서 절연층 4021을 형성한다. 절연층 4021로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, 인 글라스(PSG), 인 붕소 글라스(BPSG) 등을 사용할 수 있다. 실록산계 수지는, 치환기로서, 수소 이외에 불소, 알킬기, 또는 아릴기 중 적어도 1종을 갖고 있어도 된다. 이때, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층 4021을 형성해도 된다.
이때, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지이다. 실록산계 수지는, 치환기로서, 수소 이외에, 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 1종을 갖고 있어도 된다.
절연층 4021의 형성법은, 특별히 한정되지 않고, 그것의 재료에 따라, 스퍼터링법, SOG법, 스핀코트, 딥, 스프레이 도포, 액적토출법(예를 들면, 잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층 4021을 재료액으로 사용해서 형성하는 경우, 베이크하는 공정과 동시에, IGZO 반도체층의 어닐(300℃∼400℃)을 행해도 된다. 절연층 4021의 소성공정과 IGZO 반도체층의 어닐을 겸하는 것으로 효율적으로 반도체장치를 제조하는 것이 가능해진다.
화소 전극층(4030)과 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타낸다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용해서 형성할 수도 있다. 도전성 조성물을 사용해서 형성한 화소 전극은, 시이트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들 2종 이상의 공중합체 등을 들 수 있다.
별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 입력되는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4015)이, 액정소자(4013)에 포함되는 화소 전극층(4030)과 같은 도전막을 사용하여 형성되고, 단자 전극(4016)은, 박막 트랜지스터 4010 및 4011의 소스 전극층 및 드레인 전극층과 같은 도전막을 사용하여 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)에 포함된 갖는 단자와 이방성 도전막(4019)을 거쳐 전기적으로 접속되어 있다.
도 24a 및 도 24b는, 신호선 구동회로(4003)를 별도 형성하여 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 실장해도 되고, 또는 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 실장해도 된다.
도 25는, 본 발명의 일 형태를 적용한 TFT 기판(2600)을 사용해서 반도체장치로서 액정 표시 모듈을 구성하는 일례를 나타내고 있다.
도 25는 액정 표시 모듈의 일례이며, TFT 기판(2600)이 대향 기판(2601)에 씰재(2602)에 의해 고정되고, TFT 기판(2600)과 대향 기판(2601) 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치되어 표시 영역을 형성하는 것을 나타낸다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하다. RGB 방식의 경우에는, 적색, 녹색, 청색의 각색에 대응하는 착색층이 각 화소에 대해 설치되어 있다. 대향 기판(2601)의 외측에는 편광판 2606이 설치되고, TFT 기판(2600)의 외측에는 편광판 2607 및 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)을 거쳐 TFT 기판(2600)의 배선회로부(2608)와 접속되고, 콘트롤 회로나 전원회로 등의 외부회로를 포함한다. 편광판과 액정층은 그 사이에 위상차판을 개재하여 적층해도 된다.
액정 표시 모듈은, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti-ferroelectric liquid crystal) 등을 사용할 수 있다.
이상의 공정에 의해, 반도체장치로서 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하는 것이 가능하다.
(실시형태 11)
본 실시형태는, 본 발명의 일 형태의 반도체장치로서 발광 표시장치의 예를 나타낸다. 표시장치에 포함된 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광소자를 사용해서 나타낸다. 일렉트로루미네센스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별된다. 일반적으로, 전자는 유기 EL 소자로 부르고, 후자는 무기 EL 소자로 부르고 있다.
유기 EL 소자에서는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 캐리어들(전자 및 정공)이 재결합함으로써, 발광성의 유기 화합물이 여기한다. 유기 화합물이 여기상태가 기저상태로 되돌아올 때에 발광한다. 이와 같은 메커니즘으로부터, 이와 같은 발광소자는, 전류여기형의 발광소자로 불린다.
무기 EL 소자는, 그것의 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 그것을 전극으로 더 끼운 구조를 가지며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 이때, 이하의 설명에서는, 발광소자로서 유기 EL 소자를 사용한다.
도 26은, 본 발명의 일 실시형태를 적용한 반도체장치의 예로서 디지털 시간계조법에 의해 구동될 수 있는 화소 구성의 일례를 도시한 도면이다.
디지털 시간 계조법에 의해 구동될 수 있는 화소의 구성 및 화소의 동작에 대해 설명한다. 여기에서는 IGZO 반도체층을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량소자(6403)를 갖고 있다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속된다. 스위칭용 트랜지스터(6401)의 제1전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속된다. 스위칭용 트랜지스터(6401)의 제2전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)의 게이트는 용량소자(6403)를 통해 전원선(6407)에 접속된다. 구동용 트랜지스터(6402)의 제1전극이 전원선(6407)에 접속된다. 구동용 트랜지스터(6402)의 제2전극이 발광소자(6404)의 제1전극(화소 전극)에 접속되어 있다. 발광소자(6404)의 제2전극은 공통 전극(6408)에 해당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 전극(6408)이 공통 전위선과 접속되는 부분은 도 1a, 도 2a, 또는 도 3a에 나타낸 구조를 얻기 위한 공통 접속부일 수 있다.
이때, 발광소자(6404)의 제2전극(공통 전극(6408))은 저전원 전위로 설정되어 있다. 저전원 전위는, 전원선(6407)에 설정되는 고전원 전위보다 낮다. 예를 들어, 저전원 전위로서는 예를 들면 GND, 0V 등이 설정될 수 있다. 이 고전원 전위와 저전원 전위의 전위차를 발광소자(6404)에 인가하여 발광소자(6404)에 전류를 흘려 발광소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위의 전위차가 발광소자(6404)의 순방향 임계전압 이상이 되도록 각각의 전위를 조정하는 것이 필요하다.
이때, 용량소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용해서 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량은, 채널 영역과 게이트 전극 사이에서 형성될 수 있다.
전압입력 전압구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분하게 온하거나 오프하기 위한 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작하므로, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 이때, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
디지털 시간 계조법 대신에 아날로그 계조법을 사용하는 경우, 신호의 입력을 다르게 함으로써, 도 26과 같은 화소 구성을 사용할 수 있다.
아날로그 계조법을 사용하는 경우, 구동용 트랜지스터(6402)의 게이트에 (발광소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다. 발광소자(6404)의 순방향 전압이란, 원하는 휘도를 얻기 위한 전압으로, 적어도 순방향 임계전압을 포함한다. 이때, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오 신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호가 아날로그 신호이기 때문에, 발광소자(6404)에 비디오 신호에 따른 전류를 흘려보내, 아날로그 계조법을 행할 수 있다.
이때, 도 26에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 26에 나타낸 화소는 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 더 구비할 수 있다.
다음에, 발광소자의 구성에 대해, 도 27a 내지 도 27c를 사용하여 설명한다. 여기에서는, n형 구동용 TFT를 사용하는 경우의 화소의 단면 구조에 대해 설명한다. 도 27a 내지 도 27c에 도시된 반도체장치에 사용되는 구동용 TFT인 TFT 7001, 7011, 7021은, 실시형태 4에 나타낸 박막 트랜지스터와 유사하게 제조할 수 있고, 게이트 절연층과, 소스 전극층과, 드레인 전극층과, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산소 과잉 산화물 반도체층과, 소스 영역 및 드레인 영역으로서 산소 결핍 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터다.
발광소자로부터 발광을 추출하기 위해서, 적어도 양극 또는 음극의 한쪽이 투명하면 된다. 기판 위에 박막 트랜지스터 및 발광소자를 형성한다. 발광소자는, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 출사 구조나, 기판측의 면으로부터 발광을 추출하는 하면 출사 구조나, 기판과는 반대측의 면과 기판측의 면을 통해 발광을 추출하는 양면 출사 구조를 가질 수 있다. 본 명세서에서 개시된 본 발명의 화소 구성은 어느 출사 구조의 발광소자에도 적용할 수 있다.
상면 출사 구조의 발광소자에 대해 도 27a를 사용하여 설명한다.
도 27a에, 구동용 TFT(7001)가 n형 TFT이고, 발광소자(7002)로부터 공통 전극(양극(7005))측으로 빛이 발생하는 경우의 화소의 단면도를 나타낸다. 도 27a에서는, 발광소자(7002)의 화소 전극(음극(7003))과 구동용 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004) 및 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은, 일함수가 작고 빛을 반사하는 한, 다양한 도전막 재료를 사용하여 형성할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되어 구성되어 있어도 된다. 발광층(7004)을 복수의 층을 사용하여 구성하는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층하여 발광층(70004)이 형성된다. 이들 층을 모두 설치할 필요는 없다. 양극(7005)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로도 나타낸다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전막를 사용해서 형성한다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광소자(7002)에 해당한다. 도 27a에 나타낸 화소의 경우, 발광소자(7002)로부터 발생하는 빛은 화살표로 도시한 것과 같이 양극(7005)측으로 출사한다.
다음에, 하면 출사 구조의 발광소자에 대해 도 27b를 사용하여 설명한다. 도 27b는, 구동용 TFT(7011)가 n형 트랜지스터이고 발광소자(7012)로부터 발생하는 빛이 화소 전극(음극(7013))측으로 출사하는 경우의, 화소의 단면도를 나타낸다. 도 27b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014)과 공통 전극(양극(7015))이 순서대로 적층되어 있다. 양극(7015)이 투광성을 갖는 경우, 양극(7015) 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 된다. 음극(7013)에 대해서는, 도 27a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 음극(7013)은, 빛을 투과할 수 있는 막두께(바람직하게는, 5nm∼30nm 정도)를 갖도록 형성된다. 예를 들면, 20nm의 막두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 발광층(7014)은, 도 27a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 된다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 27a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다. 차폐막(7016)으로서는, 예를 들면 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 흑의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼우고 있는 영역이 발광소자(7012)에 해당한다. 도 27b에 나타낸 화소의 경우, 발광소자(7012)로부터 발생하는 빛은, 화살표로 도시한 것과 같이 음극(7013)측으로 출사한다.
다음에, 양면 출사 구조의 발광소자에 대해서 도 27c를 사용하여 설명한다. 도 27c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에 발광소자(7022)의 화소 전극(음극(7023))이 성막되어 있고, 음극(7023) 위에 발광층(7024)과 공통 전극(양극(7025))이 순서대로 적층되어 있다. 음극(7023)은, 도 27a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 음극(7023)은 빛을 투과할 수 있는 두께를 갖도록 형성된다. 예를 들면, 20nm의 막두께를 갖는 Al 막을 음극(7023)으로서 사용할 수 있다. 발광층(7024)은, 도 27a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 된다. 양극(7025)은, 도 27a와 마찬가지로 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹쳐 있는 부분이 발광소자(7022)에 해당한다. 도 27c에 나타낸 화소의 경우, 발광소자(7022)로부터 발생하는 빛은, 화살표로 도시한 것과 같이 양극(7025)측과 음극(7023)측의 양쪽으로 출사한다.
이때, 여기에서는 발광소자로서 유기 EL 소자에 대해 서술했지만, 발광소자로서 무기 EL 소자를 설치하는 것도 가능하다.
본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광소자 사이에 전류제어용 TFT가 접속되어 있는 구성을 채용하여도 된다.
본 실시형태에서 나타낸 반도체장치는 도 27a 내지 도 27c에 나타낸 구성에 한정되는 것은 아니고, 본 명세서에 개시된 본 발명의 기술적 사상에 근거하는 각종의 변형이 가능하다.
다음에, 본 발명의 반도체장치의 일 실시형태에 해당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해 도 28a 및 도 28b를 사용하여 설명한다. 도 28a는, 제1 기판 위에 형성된 게이트 절연층과, 소스 영역 및 드레인 영역 위에 소스 전극층 및 드레인 전극층과, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 IGZO 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터 및 발광소자를 제 1 기판과 제2 기판 사이에 씰재에 의해 밀봉한 패널의 평면도이다. 도 28b는, 도 28a의 H-I선에 있어서의 단면도에 해당한다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는 제 1 기판(4501)과 제 2 기판(4506) 사이에 씰재(4505)로 충전재(4507)와 함께 밀봉되어 있다. 이와 같이, 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은, 부착 필름, 자외선 경화 수지 필름 등의 보호 필름이나 커버재로 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)를 패키징(봉입)하는 것이 바람직하다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는, 박막 트랜지스터를 복수 갖고 있고, 도 28b에서는 화소부(4502)에 포함되는 박막 트랜지스터 4510과, 신호선 구동회로 4503a에 포함되는 박막 트랜지스터 4509를 예시하고 있다.
박막 트랜지스터 4509 및 4510 각각은, 게이트 절연층과, 소스 영역 및 드레인 영역 위에 소스 전극층 및 드레인 전극층과, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 IGZO 반도체층을 포함하는 전기 특성이 높은 박막 트랜지스터에 해당하고, 박막 트랜지스터 4509 및 4510으로서 실시형태 4에서 설명한 박막 트랜지스터(170)를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터 4509, 4510은 n채널형 박막 트랜지스터다.
또한, 참조부호 4511은 발광소자를 나타낸다. 발광소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)이, 박막 트랜지스터 4510의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 이때, 발광소자(4511)의 구성은, 제1 전극층(4517), 전계발광층(4512), 제2 전극층(4513)의 적층 구조를 나타낸 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)로부터 추출하는 빛의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용해서 형성한다. 특히 감광성의 재료를 사용하여, 제1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 격벽(4520)을 형성하는 것이 바람직하다.
전계발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 된다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 규소막, 질화산화 규소막, DLC(diamond like carbon)막 등을 형성할 수 있다.
또한, FPC(4518a, 4518b)로부터 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b) 또는 화소부(4502)에 각종 신호 및 전위가 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광소자(4511)에 포함된 제1 전극층(4517)과 같은 도전막을 사용하여 형성되고, 단자 전극(4516)은, 박막 트랜지스터 4509, 4510에 포함되는 소스 전극층 및 드레인 전극층과 같은 도전막을 사용하여 형성된다.
접속 단자 전극(4515)은, FPC 4518a에 포함된 단자와 이방성 도전막(4519)을 통해 전기적으로 접속되어 있다.
발광소자(4511)로부터의 빛의 추출 방향에 위치하는 제2 기판은 투광성이 아니면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있다. 예를 들면, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 사용할 수 있다. 본 실시형태는, 충전재(4507)로서 질소를 사용하였다.
또한, 필요하면, 발광소자의 출사면에, 편광판, 또는 타원 편광판을 포함한 원편광판, 위상차판(λ/4판, λ/2판), 칼라필터 등의 광학 필름을 적절히 형성해도 된다. 또한, 편광판 또는 원편광판에 반사방지막을 설치해도 된다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동회로로 실장되어 있어도 된다. 또한, 신호선 구동회로만 또는 일부, 또는 주사선 구동회로만 또는 일부만을 별도 형성해서 실장해도 된다. 본 실시형태는 도 28a 및 도 28b에 나타낸 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체장치로서 신뢰성이 높은 표시장치(표시 패널)를 제조할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하는 것이 가능하다.
(실시형태 12)
본 발명의 일 실시형태의 반도체장치는 전자 페이퍼에 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이면 다양한 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 전자 페이퍼는, 전자서적(전자 북) 리더, 포스터, 전차 등의 탈것의 차내광고, 크레딧 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 29a 및 도 29b와 도 30에 나타낸다.
도 29a는, 전자 페이퍼로 만들어진 포스터(2631)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 발명의 일 실시형태를 적용한 전자 페이퍼를 사용하면, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 상이 왜곡되지 않고 안정적으로 표시될 수 있다. 이때, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다.
또한, 도 29b는, 전차 등의 탈것의 차내광고(2632)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 발명의 일 실시형태를 적용한 전자 페이퍼를 사용하면, 사람의 손을 많이 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 상이 왜곡되지 않고 안정적으로 표시될 수 있다. 이때, 차내광고는 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다.
도 30은, 전자서적 리더(2700)의 일례를 나타내고 있다. 예를 들면, 전자서적 리더(2700)는, 하우징 2701 및 하우징 2703의 2개의 하우징으로 구성되어 있다. 하우징 2701 및 하우징 2703은 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 전자서적 리더(2700)의 개폐 동작을 행할 수 있다. 이와 같은 구성에 의해, 종이 서적과 같이 전자서적 리더(2700)를 작동시킬 수 있다.
하우징 2701 및 하우징 2703에는 표시부 2705 및 표시부 2707이 삽입되어 있다. 표시부 2705 및 표시부 2707은 한 화면 또는 다른 화면들을 표시하도록 구성해도 된다. 표시부 2705와 표시부 2707이 다른 화면을 표시하는 경우에는, 예를 들면, 우측의 표시부(도 30에서는 표시부 2705)에 문장을 표시하고, 좌측의 표시부(도 30에서는 표시부 2707)가 화상을 표시할 수 있다.
도 30은, 하우징 2701에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 하우징 2701에, 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 이때, 표시부가 설치되는 하우징의 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 해도 된다. 더구나, 전자서적 리더(2700)는 전자사전으로서의 기능을 갖게 한 구성으로 해도 된다.
전자서적 리더(2700)는, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선으로, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여 다운로드하는 구성으로 하는 것도 가능하다.
(실시형태 13)
본 발명의 일 실시형태에 따른 반도체장치는, 오락기를 포함하는 다양한 전자기기에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 한다), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 31a는, 텔레비젼 장치(9600)의 일례를 나타내고 있다. 텔레비젼 장치(9600)에서는, 하우징(9601)에 표시부(9603)가 삽입되어 있다. 표시부(9603)는 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)이 지지된다.
텔레비젼 장치(9600)의 조작은, 하우징(9601)의 조작 스위치나, 별체의 리모트 콘트롤러(9610)에 의해 행할 수 있다. 리모트 콘트롤러(9610)의 조작 키(9609)에 의해 채널과 음량의 조작을 행할 수 있어, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 콘트롤러(9610)에, 해당 리모트 콘트롤러(9610)로부터 출력된 정보를 표시하는 표시부(9607)를 설치하는 구성으로 해도 된다.
이때, 텔레비젼 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해, 일반의 텔레비젼 방송의 수신을 행할 수 있다. 더구나, 모뎀를 거쳐 유선 또는 무선에 의해 텔레비젼 장치(9600)를 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자간, 혹은 수신자간끼리 등)의 데이터 통신을 행하는 것도 가능하다.
도 31b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)에서는, 하우징(9701)에 표시부(9703)가 삽입되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하다. 예를 들면, 표시부(9703)는 디지털 카메라 등에서 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진틀로서 기능시킬 수 있다.
이때, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용부(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성요소는, 표시부가 설치되는 면에 설치되어 있어도 되지만, 측면이나 이면에 구비하면 디지털 포토 프레임(9700)의 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에 디지털 카메라에서 촬영한 화상 데이터를 기억한 메모리를 삽입함으로써, 화상 데이터를 전달한 후 표시부(9703)에 표시시킬 수 있다.
디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 원하는 화상 데이터를 전달하여, 표시시키는 구성으로 할 수도 있다.
도 32a는 휴대형 게임기이며, 하우징 9881과 하우징 9891의 2개의 하우징으로 구성되어 있고, 이들 하우징은 연결부(9893)에 의해, 휴대형 게임기가 개폐 가능하게 연결되어 있다. 하우징 9881에는 표시부 9882가 삽입되고, 하우징 9891에는 표시부 9883이 삽입되어 있다. 더구나, 도 32a에 나타낸 휴대형 게임기는, 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키 9885), 접속 단자(9887), 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 센서(9888), 마이크로폰(9889) 등을 구비하고 있다. 물론, 휴대형 게임기의 구성은 상기한 것에 한정되지 않는다. 휴대형 게임기는, 적어도 본 발명의 일 실시형태에 따른 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 32a에 나타낸 휴대형 게임기는, 기록매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능과, 다른 휴대형 게임기와 무선통신을 행해서 정보를 공유하는 기능을 갖는다. 이때, 도 32a에 나타낸 휴대형 게임기가 갖는 기능은 전술한 것에 한정되지 않고, 휴대형 게임기는 다양한 기능을 가질 수 있다.
도 32b는 대형 오락기인 슬롯머신(9900)의 일례를 나타내고 있다. 슬롯머신(9900)에서는, 하우징(9901)에 표시부(9903)가 삽입되어 있다. 더구나, 슬롯머신(9900)은, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯머신(9900)의 구성은 상기한 구성에 한정되지 않는다. 슬롯 머신은, 적어도 본 발명의 일 실시형태에 따른 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 33은, 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 하우징(1001)에 삽입된 표시부(1002)와, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 33에 나타낸 휴대전화기(1000)의 표시부(1002)를 손가락 등으로 접촉함으로써, 데이터를 휴대전환기(1000)에 입력할 수 있다. 또한, 전화를 거는 것과 문자 메시지를 보내는 것 등의 조작은, 표시부(1002)를 손가락 등으로 접촉하는 것에 의해 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 제1 모드는, 화상의 표시를 주로 하는 표시 모드이다. 제2 모드는, 문자 등의 데이터의 입력을 주로 하는 입력 모드다. 제3 모드는 2가지 모드의 조합, 즉 표시 모드와 입력 모드의 조합인 표시-입력 모드이다.
예를 들면, 전화를 걸거나, 또는 문자를 메지시를 작성하는 경우에는, 표시부(1002)에 대해 문자의 입력을 주로 하는 문자 입력 모드를 선택하여, 화면에 표시시킨 문자의 입력 조작을 행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분의 영역에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
휴대전화기(1000) 내부에, 자이로스코프 또는 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출장치를 설치함으로써, 휴대전화기(1000)의 방향(휴대 전화기(1000)의 긴 변 또는 짧은 변이 바닥에 있는지 여부)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또는, 화면 모드를 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상신호가 동화상의 데이터이면, 화면 모드를 표시 모드로 전환한다, 신호가 텍스트 데이터이면, 화면 모드를 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광센서에서 검출되는 신호를 검지하는 동안, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 행해지지 않는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 된다.
표시부(1002)는, 이미지센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 접촉하여, 손바닥 무늬, 지문 등을 촬상함으로써, 본인인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 센싱용 광원을 설치함으로써, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
본 출원은, 2008년 9월 19일자 일본 특허청에 출원된 일본 특허출원 2008-241557에 근거한 것으로, 이 출원의 전체내용은 참조를 위해 본 출원에 원용한다.
100: 기판, 101: 게이트 전극, 102: 게이트 절연층, 103: IGZO 반도체층, 104a: 소스 영역, 104b: 드레인 영역, 105a: 소스 전극층, 105b: 드레인 전극층, 106a: 소스 영역, 106b: 드레인 영역 107: 보호 절연막, 108: 용량 배선, 110: 화소 전극, 111a, 11lb: IGZO층, 121: 제1 단자, 122: 제2 단자, 123: IGZO층, 125: 콘택홀, 126: 콘택홀, 127: 콘택홀, 128: 투명 도전막, 129: 투명 도전막, 130: 제1 IGZO막, 150: 제2 단자, 151: 제1 단자, 152: 게이트 절연층, 153: 접속 전극, 154: 보호 절연막, 155: 투명 도전막, 156: 전극, 157: 제1 IGZO막, 158: 제1 IGZO막, 170∼173: 박막 트랜지스터, 181: 공통 전위선, 185: 공통 전위선, 186: 산화물 반도체층, 190: 공통 전극, 191: 접속 전극, 580: 기판, 581: 박막 트랜지스터, 585 절연층, 587 전극층, 588 전극층, 589 구형 입자, 590a 흑색 영역, 590b 백색 영역, 594 캐비티, 595 충전재, 596 기판, 1000 휴대전화기, 1001 하우징, 1002 표시부, 1003 조작 버튼, 1004 외부 접속 포트, 1005 스피커, 1006 마이크, 2600 TFT 기판, 2601 대향 기판, 2602 씰재, 2603 화소부, 2604 표시 소자, 2605 착색층, 2606 편광판, 2607 편광판, 2608 배선회로부, 2609 플렉시블 배선 기판, 2610 냉음극관, 2611 반사판, 2612 회로 기판, 2613 확산판, 2631 포스터, 2632 차내광고, 2700 전자서적 리더, 2701 하우징, 2703 하우징, 2705 표시부, 2707 표시부, 2711 축부, 2721 전원, 2723 조작 키, 2725 스피커, 4001 기판, 4002 화소부, 4003 신호선 구동회로, 4004 주사선 구동회로, 4005 씰재, 4006 기판, 4008 액정층, 4010 박막 트랜지스터, 4011 박막 트랜지스터, 4013 액정소자, 4015 접속 단자, 4016 단자 전극, 4018 FPC, 4019 이방성 도전막, 4020 절연층, 4020 절연층, 4021 절연층, 4030 화소 전극층, 4031 대향 전극층, 4032 절연층, 4033 절연층, 4501 기판, 4502 화소부, 4503a, 4503b 신호선 구동회로, 4504a, 4504b 주사선 구동회로, 4505 씰재, 4506 기판, 4507 충전재, 4509 박막 트랜지스터, 4510 박막 트랜지스터, 4511 발광소자, 4512 전계발광층, 4513 전극층, 4515 접속 단자 전극, 4516 단자 전극, 4517 전극층, 4519 이방성 도전막, 4520 격벽, 5300 기판, 5301 화소부, 5302 주사선 구동회로, 5303 신호선 구동회로, 5400 기판, 5401 화소부, 5402 주사선 구동회로, 5403 신호선 구동회로, 5404 주사선 구동회로, 5501 제1 배선, 5502 제2 배선, 5503 제3 배선, 5504 제4 배선, 5505 제5 배선, 5506 제6 배선, 5543 노드, 5544 노드, 5571 제1 박막 트랜지스터, 5572 제2 박막 트랜지스터, 5573 제3 박막 트랜지스터, 5574 제4 박막 트랜지스터, 5575 제5 박막 트랜지스터, 5576 제6 박막 트랜지스터, 5577 제7 박막 트랜지스터, 5578 제8 박막 트랜지스터, 5601 드라이버 IC, 5602 스위치군, 5603a 제1 박막 트랜지스터, 5603b 제2 박막 트랜지스터, 5603c 제3 박막 트랜지스터, 5611 제1 배선, 5612 제2 배선, 5613 제3 배선, 5621_1∼5621_M 배선, 5701_1∼5701_n 플립플롭, 5701_i 플립플롭, 5703a 제1 박막 트랜지스터의 온/오프의 타이밍, 5703b 제2 박막 트랜지스터의 온/오프의 타이밍, 5703c 제3 박막 트랜지스터의 온/오프의 타이밍, 5803a 제1 박막 트랜지스터의 온/오프의 타이밍, 5803b 제2 박막 트랜지스터의 온/오프의 타이밍, 5803c 제3 박막 트랜지스터의 온/오프의 타이밍, 5711 제1 배선, 5712 제2 배선, 5713 제3 배선, 5714 제4 배선, 5715 제5 배선, 5716 제6 배선, 5717 제7 배선, 5721 신호, 5821 신호, 6400 화소, 6401 스위칭용 트랜지스터, 6402 구동용 트랜지스터, 6403 용량소자, 6404 발광소자, 6405 신호선, 6406 주사선, 6407 전원선, 6408 공통 전극, 7001 구동용 TFT, 7002 발광소자, 7003 음극, 7004 발광층, 7005 양극, 7011 구동용 TFT, 7012 발광소자, 7013 음극, 7014 발광층, 7015 양극, 7016 차폐막, 7017 도전막, 7021 구동용 TFT, 7022 발광소자, 7023 음극, 7024 발광층, 7025 양극, 7027 도전막, 9600 텔레비젼 장치, 9601 하우징, 9603 표시부, 9605 스탠드, 9607 표시부, 9609 조작 키, 9610 리모트 콘트롤러, 9700 디지털 포토 프레임, 9701 하우징, 9703 표시부, 9881 하우징, 9882 표시부, 9883 표시부, 9884 스피커부, 9885 조작 키, 9886 기록매체 삽입부, 9887 접속 단자, 9888 센서, 9889 마이크로폰, 9890 LED 램프, 9891 하우징, 9893 연결부, 9900 슬롯머신, 9901 하우징, 9903 표시부

Claims (7)

  1. 화소부의 외측에 설치된 접속부를 갖고,
    상기 접속부는,
    제 1 도전층과,
    상기 제 1 도전층 위쪽의 제 1 절연층과,
    상기 제 1 절연층 위쪽의 제 2 도전층과,
    상기 제 2 도전층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 3 도전층을 갖고,
    상기 제 3 도전층은, 상기 제 2 절연층의 제 1 개구를 통해서 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 제 1 절연층의 제 2 개구와, 상기 제 2 도전층의 제 3 개구와, 상기 제 2 절연층의 제 4 개구를 통해서 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 2 도전층은, 상기 제 3 도전층의 단부보다 연장된 영역을 갖고,
    상기 접속부를 위쪽에서 보았을 때, 상기 영역의 선폭은, 상기 제 2 개구의 장변 방향의 폭보다 작은, 표시장치.
  2. 화소부의 외측에 설치된 접속부를 갖고,
    상기 접속부는,
    제 1 도전층과
    상기 제 1 도전층 위쪽의 제 1 절연층과,
    상기 제 1 절연층 위쪽의 제 2 도전층과,
    상기 제 2 도전층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 3 도전층을 갖고,
    상기 제 3 도전층은, 상기 제 2 절연층의 제 1 개구를 통해서 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 제 1 절연층의 제 2 개구와, 상기 제 2 도전층의 제 3 개구와, 상기 제 2 절연층의 제 4 개구를 통해서 상기 제 1 도전층과 전기적으로 접속되고,
    상기 접속부를 위쪽에서 보았을 때, 상기 제 1 개구의 장변 방향의 폭은, 상기 제 2 개구의 장변 방향의 폭보다 작은, 표시장치.
  3. 삭제
  4. 화소부의 외측에 설치된 접속부를 갖고,
    상기 접속부는,
    제 1 도전층과,
    상기 제 1 도전층 위쪽의 제 1 절연층과,
    상기 제 1 절연층 위쪽의 제 2 도전층과,
    상기 제 2 도전층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 3 도전층을 갖고,
    상기 제 3 도전층은, 상기 제 2 절연층의 제 1 개구를 통해서 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 제 1 절연층의 제 2 개구와, 상기 제 2 도전층의 제 3 개구와, 상기 제 2 절연층의 제 4 개구를 통해서 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 도전성 입자를 통해서 외부 접속 단자와 전기적으로 접속되고,
    상기 제 2 도전층은, 상기 제 3 도전층과 겹치는 제 1 영역과, 상기 제 3 도전층의 단부보다 연장된 제 2 영역을 갖고,
    상기 접속부를 위쪽에서 보았을 때, 상기 제 2 영역의 선폭은, 상기 제 2 개구의 장변 방향의 폭 및 상기 제 1 영역의 선폭보다 작은, 표시장치.
  5. 화소부의 외측에 설치된 접속부를 갖고,
    상기 접속부는,
    제 1 도전층과,
    상기 제 1 도전층 위쪽의 제 1 절연층과,
    상기 제 1 절연층 위쪽의 제 2 도전층과,
    상기 제 2 도전층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 3 도전층을 갖고,
    상기 제 3 도전층은, 상기 제 2 절연층의 제 1 개구 및 상기 제 2 절연층의 제 5 개구를 통해서 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 제 1 절연층의 제 2 개구와, 상기 제 2 도전층의 제 3 개구와, 상기 제 2 절연층의 제 4 개구를 통해서 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 2 도전층은, 상기 제 3 도전층의 단부보다 연장된 영역을 갖고,
    상기 접속부를 위쪽에서 보았을 때,
    상기 영역의 단변 방향의 폭은, 상기 제 2 개구의 장변 방향의 폭보다 작고,
    상기 영역의 장변 방향에 있어서, 상기 제 2 내지 제 4 개구는, 상기 제 1 개구와 상기 제 5 개구의 사이에 위치하는 영역을 가지는, 표시장치.
  6. 화소부의 외측에 설치된 접속부를 갖고,
    상기 접속부는,
    제 1 도전층과,
    상기 제 1 도전층 위쪽의 제 1 절연층과,
    상기 제 1 절연층 위쪽의 제 2 도전층과,
    상기 제 2 도전층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의 제 3 도전층을 갖고,
    상기 제 3 도전층은, 상기 제 2 절연층의 제 1 개구를 통해서 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 제 1 절연층의 제 2 개구와, 상기 제 2 도전층의 제 3 개구와, 상기 제 2 절연층의 제 4 개구를 통해서 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 2 도전층은, 상기 제 3 도전층의 단부보다 연장된 영역을 갖고,
    상기 접속부를 위쪽에서 보았을 때, 상기 영역의 선폭은, 상기 제 2 개구의 장변 방향의 폭보다 작고,
    FFS 모드로 구동하는 기능을 가지는, 표시장치.
  7. 화소부의 외측에 설치된 접속부를 갖고,
    상기 접속부는,
    상기 화소부의 게이트 배선과 같은 재료를 가지는 제 1 도전층과,
    상기 제 1 도전층 위쪽의 제 1 절연층과,
    상기 제 1 절연층 위쪽의, 상기 화소부의 소스 배선과 같은 재료를 가지는 제 2 도전층과,
    상기 제 2 도전층 위쪽의 제 2 절연층과,
    상기 제 2 절연층 위쪽의, 투광성을 가지는 제 3 도전층을 갖고,
    상기 제 3 도전층은, 상기 제 2 절연층의 제 1 개구를 통해서 상기 제 2 도전층과 전기적으로 접속되고,
    상기 제 3 도전층은, 상기 제 1 절연층의 제 2 개구와, 상기 제 2 도전층의 제 3 개구와, 상기 제 2 절연층의 제 4 개구를 통해서 상기 제 1 도전층과 전기적으로 접속되고,
    상기 제 2 도전층은, 상기 제 3 도전층의 단부보다 연장된 영역을 갖고,
    상기 접속부를 위쪽에서 보았을 때, 상기 영역의 선폭은, 상기 제 2 개구의 장변 방향의 폭보다 작은, 표시장치.

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