KR101855339B1 - DC-DC converter having a device to cope with change of input voltage - Google Patents

DC-DC converter having a device to cope with change of input voltage Download PDF

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Abstract

The present invention relates to a technology of correcting an output voltage in accordance with a change in an input voltage of a DC-DC converter. The DC-DC converter comprises: a switching-type DC voltage converting unit; a PWM waveform signal control unit for generating a PWM waveform signal provided for an operation of a switch included in the DC voltage converting unit, wherein a duty of the PWM waveform signal is determined by a feedback voltage input to the PWM waveform signal control unit; and a feedback circuit unit for generating the feedback voltage. The feedback voltage is generated by subtracting a value proportional to a DC input voltage input to the DC voltage converting unit from a value proportional to an error voltage proportional to the difference between a value of a DC output voltage output by the DC voltage converting unit and a predetermined reference voltage.

Description

입력전압의 변화에 대해 대처하는 장치를 갖는 DC-DC 컨버터{DC-DC converter having a device to cope with change of input voltage}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a DC-DC converter having a device for coping with a change in an input voltage.

본 발명은 DC-DC 컨버터에 관한 기술로서, DC-DC 컨버터의 입력전압의 변화값을 이용하여 출력전압을 보정하는 기술에 관한 것이다.The present invention relates to a DC-DC converter, and relates to a technique for correcting an output voltage using a change value of an input voltage of a DC-DC converter.

AMOLED 패널에 입력되는 DC 전압을 제공하기 위해서는, 배터리 또는 소정의 DC 전원으로부터 제공되는 DC 입력전압의 레벨을 변화시켜 상기 AMOLED 패널에 적합한 DC 출력전압으로 바꾸어 제공할 필요가 있으며, 이러한 기능은 DC-DC 컨버터에 의해 수행될 수 있다.In order to provide the DC voltage to be input to the AMOLED panel, it is necessary to change the level of the DC input voltage provided from the battery or a predetermined DC power supply to convert it into a DC output voltage suitable for the AMOLED panel. DC converter.

또는, 무선충전 시 충전되는 배터리 셀에 입력되는 DC 출력전압을 제공하기 위해서는, 무선충전 장치로부터 제공되는 DC 입력전압의 레벨을 변화시켜 상기 배터리 셀에 적합한 DC 출력전압으로 바꿀 필요가 있으며, 이러한 기능도 DC-DC 컨버터에 의해 수행될 수 있다.In order to provide the DC output voltage to be input to the battery cell to be charged in the wireless charging, it is necessary to change the DC input voltage supplied from the wireless charging device to a DC output voltage suitable for the battery cell. Can also be performed by a DC-DC converter.

이 밖에도 DC-DC 컨버터가 활용되는 어플리케이션은 다양하다. DC-DC 컨버터는 주로 배터리로부터 전력을 제공받는 휴대폰 및 랩톱 컴퓨터와 같은 휴대형 전자장치들에서 사용된다. 이러한 전자장치들은 종종 몇몇 서브회로들을 포함하는데, 각각의 서브회로들은 그 자신만의 전압 수준 요구사항을 갖고 있으며, 이러한 전압 수준은 배터리에 의해 제공되는 것과 다르다. There are many other applications where DC-DC converters are used. DC-DC converters are primarily used in portable electronic devices such as cell phones and laptop computers powered by batteries. These electronic devices often include several subcircuits, each of which has its own voltage level requirement, which is different from that provided by the battery.

예컨대 모바일 디스플레이 장치들은 배터리를 전원으로 사용한다. 배터리 전압은 장치를 사용함에 따라 서서히 떨어지게 된다. 이는 DC-DC 컨버터의 입력전압의 변화, 즉 라인(Line) 변화를 야기하게 된다. 예컨대 특히 AMOLED 용의 DC-DC 컨버터의 경우, DC 출력전압의 미세한 흔들림은 화면 떨림 현상(flicker)을 야기하기 때문에, AMOLED 패널용의 DC-DC 컨버터는 좋은 라인 레귤레이션 특성을 제공하는 것이 바람직하다.For example, mobile display devices use batteries as a power source. The battery voltage gradually drops as you use the device. This causes a change in the input voltage of the DC-DC converter, that is, a line change. For example, particularly in the case of a DC-DC converter for an AMOLED, a DC-DC converter for an AMOLED panel preferably provides good line regulation characteristics because a slight fluctuation of the DC output voltage causes a flicker of the screen.

DC-DC 컨버터는 DC 입력전압을 받아들여 DC 출력전압을 제공할 수 있다. 이때, DC 입력전압이 변화하는 경우 DC 출력전압의 값이 설정된 목표값에 정확하게 고정되지 않고, 이로부터 소정의 오차를 값는 값을 나타내는 현상이 발생할 수 있는데, 이러한 DC 출력전압의 변화는 상기 DC 출력전압을 받아들이는 장치의 작동 특성을 변화시킬 수 있다는 문제가 있다.The DC-DC converter can accept a DC input voltage and provide a DC output voltage. At this time, when the DC input voltage varies, the value of the DC output voltage may not be accurately fixed to the set target value, and a value indicating a predetermined error may be generated. There is a problem that the operating characteristics of the device that receives the voltage can be changed.

본 발명에서는 상술한 문제점을 해결하기 위하여, DC 입력전압의 변화에 따라 DC-DC 컨버터의 DC 출력단자로부터 제공되는 DC 출력전압의 변동을 최소화할 수 있도록 하기 위한 기술을 제공하고자 한다. 즉, DC-DC 컨버터의 라인 레귤레이션(line regulation) 특성을 향상시키는 기술을 제공하고자 한다.In order to solve the above-described problems, the present invention provides a technique for minimizing the variation of the DC output voltage provided from the DC output terminal of the DC-DC converter according to the change of the DC input voltage. That is, a technique for improving the line regulation characteristic of the DC-DC converter is provided.

본 발명의 일 관점에 따르면, PWM 파형 신호 제어부를 갖는 DC-DC 컨버터에 입력되는 DC 입력전압의 변화를 감지하여, 상기 감지된 DC 입력전압의 변화를 PWM 제어에 이용한다. 이로써, DC 입력전압이 흔들리더라도 DC 출력전압의 흔들림을 방지함으로써 DC-DC 컨버터의 라인 레귤레이션 특성을 향상시킬 수 있다.According to an aspect of the present invention, a change in DC input voltage input to a DC-DC converter having a PWM waveform signal controller is detected, and a change in the sensed DC input voltage is used for PWM control. Thus, even when the DC input voltage fluctuates, it is possible to improve the line regulation characteristic of the DC-DC converter by preventing the DC output voltage from fluctuating.

본 발명의 일 관점에 따라 제공되는 DC-DC 컨버터는, 스위칭 타입의 직류전압 변환부; 상기 직류전압 변환부에 포함된 스위치의 동작을 제어하는 PWM 파형 신호를 생성하는 PWM 파형 신호 제어부로서, 상기 PWM 파형 신호의 듀티는 PWM 파형 신호 제어부에 입력되는 피드백전압(VC)에 의해 결정되는, PWM 파형 신호 제어부; 및 에러전압을 생성하는 피드백 회로부를 포함한다. 이때. 상기 피드백전압(VC)은, 상기 직류전압 변환부가 출력하는 DC 출력전압(VOUT)에 관한 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이에 비례하는 상기 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부에 입력되는 DC 입력전압(VBAT)에 비례하는 값(b*VBAT을 차감하여 생성한 것이다. A DC-DC converter provided according to an aspect of the present invention includes: a switching type DC voltage converting unit; A PWM waveform signal control unit for generating a PWM waveform signal for controlling operation of a switch included in the DC voltage conversion unit, the duty of the PWM waveform signal being determined by a feedback voltage (V C ) input to the PWM waveform signal control unit A PWM waveform signal controller; And a feedback circuit portion for generating an error voltage. At this time. Wherein the feedback voltage V C is a ratio of the error voltage V ERR which is proportional to a difference between a value V SENSE related to the DC output voltage V OUT and a predetermined reference voltage V REF , (B * V BAT ) that is proportional to the DC input voltage (V BAT ) input to the DC voltage converting unit from a value (a * V ERR ) proportional to the DC input voltage

이때, 상기 피드백전압을 생성하는 피드백전압 생성부를 더 포함할 수 있다. 그리고 상기 피드백전압 생성부는 제1커런트미러, 제2커런트미러, 및 제3커런트미러를 포함할 수 있다. 그리고 제1커런트미러는 상기 에러전압에 비례하는 에러전류(IERR)를 미러링하여 복제된 에러전류(IERR)를 생성하고, 제3커런트미러는 상기 DC 입력전압(VBAT)에 비례하는 입력전류(IBAT)를 미러링하여 복제된 입력전류(IBAT)를 생성하고, 상기 제2커런트미러는 상기 복제된 입력전류(IBAT)를 미러링하여 복제된 제2입력전류(IBAT)를 생성하고, 상기 복제된 에러전류(IERR)로부터 상기 복제된 제2입력전류(IBAT)를 차감한 피드백전류(IC)를 출력하도록 되어 있을 수 있다. 그리고 상기 피드백전류(IC)로부터 상기 피드백전압(VC)을 생성하도록 되어 있을 수 있다.Here, the feedback voltage generator may further include a feedback voltage generator for generating the feedback voltage. The feedback voltage generator may include a first current mirror, a second current mirror, and a third current mirror. And the first current mirror mirrors the error current I ERR proportional to the error voltage to produce a duplicated error current I ERR , and the third current mirror has an input proportional to the DC input voltage V BAT generating a current (I BAT) for mirroring the replicated input current (I BAT) and the second current mirror generates a second input current replicated mirrors the duplicated input current (I BAT) (I BAT) And output a feedback current I C obtained by subtracting the replicated second input current I BAT from the replicated error current I ERR . And to generate the feedback voltage (V C ) from the feedback current (I C ).

이때, 상기 피드백전압(VC)은 상기 DC 입력전압(VBAT)에 반비례하도록 되어있을 수 있다.At this time, the feedback voltage V C may be inversely proportional to the DC input voltage V BAT .

이때, 상기 피드백전압의 크기와 상기 PWM 파형 신호의 튜티값은 비례할 수 있다. At this time, the magnitude of the feedback voltage and the duty value of the PWM waveform signal may be proportional.

이때, 상기 제1커런트미러는 제11PMOS 트랜지스터 및 제12PMOS 트랜지스터를 포함할 수 있다. 그리고 상기 제11PMOS 트랜지스터의 소스단자 및 상기 제12PMOS 트랜지스터의 소스 단자는 공급단자에 연결되어 있을 수 있다. 그리고 상기 제11PMOS 트랜지스터의 게이트단자는 상기 제12PMOS 트랜지스터의 게이트단자 및 상기 제11PMOS 트랜지스터의 드레인단자에 각각 연결되어 있을 수 있다. 그리고 상기 제2커런트미러는 제13PMOS 트랜지스터 및 제14PMOS 트랜지스터를 포함할 수 있다. 그리고 상기 제13PMOS 트랜지스터의 소스단자 및 상기 제14PMOS 트랜지스터의 소스 단자는 상기 공급단자에 연결되어 있을 수 있다. 그리고 상기 제13PMOS 트랜지스터의 게이트단자는 상기 제14PMOS 트랜지스터의 게이트단자 및 상기 제14PMOS 트랜지스터의 드레인단자에 각각 연결되어 있을 수 있다. 그리고 상기 제3커런트미러는 제11NMOS 트랜지스터 및 제12NMOS 트랜지스터를 포함할 수 있다. 그리고 상기 제11NMOS 트랜지스터의 소스단자 및 상기 제12NMOS 트랜지스터의 소스단자는 제1기준전위에 연결되어 있을 수 있다. 그리고 상기 제11NMOS 트랜지스터의 게이트단자는 상기 제12NMOS 트랜지스터의 게이트 단자 및 상기 제12NMOS 트랜지스터의 드레인단자에 각각 연결되어 있을 수 있다. 그리고 상기 제11NMOS 트랜지스터의 드레인단자는 상기 제12PMOS 트랜지스터의 드레인단자에 연결되어 있을 수 있다. 그리고 상기 제12NMOS 트랜지스터의 드레인단자는 상기 제13PMOS 트랜지스터의 드레인단자에 연결되어 있을 수 있다.In this case, the first current mirror may include an eleventh PMOS transistor and a twelfth PMOS transistor. And a source terminal of the eleventh PMOS transistor and a source terminal of the twelfth PMOS transistor may be connected to a supply terminal. And a gate terminal of the eleventh PMOS transistor may be connected to a gate terminal of the twelfth PMOS transistor and a drain terminal of the eleventh PMOS transistor, respectively. And the second current mirror may include a thirteenth PMOS transistor and a fourteenth PMOS transistor. And a source terminal of the thirteenth PMOS transistor and a source terminal of the fourteenth PMOS transistor may be connected to the supply terminal. And a gate terminal of the thirteenth PMOS transistor may be connected to a gate terminal of the fourteenth PMOS transistor and a drain terminal of the fourteenth PMOS transistor, respectively. And the third current mirror may include an eleventh NMOS transistor and a twelfth NMOS transistor. And a source terminal of the 11 < th > NMOS transistor and a source terminal of the 12 < th > NMOS transistor may be connected to a first reference potential. And a gate terminal of the 11th NMOS transistor may be connected to a gate terminal of the 12th NMOS transistor and a drain terminal of the 12th NMOS transistor, respectively. The drain terminal of the 11th NMOS transistor may be connected to the drain terminal of the 12th PMOS transistor. The drain terminal of the 12 < th > NMOS transistor may be connected to the drain terminal of the 13 < th > PMOS transistor.

이때, 상기 직류전압 변환부는, 인덕터, 제1NMOS 트랜지스터, 및 제1PMOS 트랜지스터를 포함할 수 있다. 그리고 인덕터의 일 단자는 상기 DC-DC 컨버터의 입력단자에 연결되며, 상기 인덕터의 타 단자는 상기 제1NMOS 트랜지스터의 드레인단자 및 상기 제1PMOS 트랜지스터의 드레인단자에 연결되어 있고, 상기 제1PMOS 트랜지스터의 소스단자는 상기 DC-DC 컨버터의 출력단자에 연결되어 있을 수 있다.In this case, the DC voltage converting unit may include an inductor, a first NMOS transistor, and a first PMOS transistor. A first terminal of the inductor is connected to a drain terminal of the first NMOS transistor and a drain terminal of the first PMOS transistor, and a source of the first PMOS transistor is connected to a drain of the first PMOS transistor, Terminal may be connected to an output terminal of the DC-DC converter.

이때, PWM 파형 신호 제어부는 게이트 구동부를 포함하고, 상기 게이트 구동부의 PWM전압값을 이용하여 상기 제1NMOS 트랜지스터, 및 제1PMOS 트랜지스터를 제어하도록 되어 있을 수 있다. In this case, the PWM waveform signal control unit may include a gate driving unit, and may control the first NMOS transistor and the first PMOS transistor using the PWM voltage value of the gate driving unit.

이때, PWM 파형 신호 제어부는 전류 감지부, 및 기울기 보상부를 더 포함할 수 있다. 그리고 상기 전류 감지부는, 상기 제1NMOS 트랜지스터의 소스단자의 전류를 감지하고, 상기 감지한 전류의 피크값을 검출하여 출력하도록 되어 있을 수 있다. 그리고 상기 기울기 보상부는, 상기 전류 감지부의 출력값 및 미리 결정된 주기를 갖는 톱니파 전압을 입력받아 보상전압을 출력하도록 되어 있을 수 있다.At this time, the PWM waveform signal control unit may further include a current sensing unit and a slope compensation unit. The current sensing unit senses a current of a source terminal of the first NMOS transistor, and detects and outputs a peak value of the sensed current. The slope compensating unit may receive the sawtooth voltage having the predetermined period and the output value of the current sensing unit to output the compensation voltage.

이때, 상기 PWM 파형 신호 제어부는 비교부, 랫치부, 및 게이트 구동부를 더 포함할 수 있다. 그리고 상기 비교부는 상기 보상전압 및 상기 피드백전압을 입력받아 로지컬 값을 출력하도록 되어 있으며, 상기 랫치부는 상기 로지컬값 및 클록신호를 입력받아 상기 게이트 구동부에 상기 PWM전압값을 출력하도록 되어 있을 수 있다.In this case, the PWM waveform signal controller may further include a comparator, a latch part, and a gate driver. The comparator may receive the compensation voltage and the feedback voltage to output a logical value and the latch unit may receive the logical value and the clock signal and output the PWM voltage value to the gate driver .

이때, 상기 피드백 회로부는 제1저항, 제2저항, 및 에러 증폭기를 포함할 수 있다. 그리고 상기 제1저항의 일 단자는 상기 DC-DC 컨버터의 출력단자에 연결되어 있고, 상기 제1저항의 타 단자 및 제2저항의 일 단자는 공통으로 상기 에러 증폭기의 반전 입력단자에 연결되어 있을 수 있다. 그리고 상기 제2저항의 타 단자는 제1기준전위에 연결되어 있으며, 상기 에러 증폭기의 비반전 입력단자는 제2기준전위에 연결되어 있을 수 있다.At this time, the feedback circuit section may include a first resistor, a second resistor, and an error amplifier. And one terminal of the first resistor is connected to an output terminal of the DC-DC converter, and the other terminal of the first resistor and one terminal of the second resistor are commonly connected to the inverting input terminal of the error amplifier . And the other terminal of the second resistor is connected to the first reference potential, and the non-inverting input terminal of the error amplifier is connected to the second reference potential.

본 발명에 따르면, DC-DC 컨버터에 입력되는 DC 입력전압(ex: 배터리의 전압, 또는 무선충전코일의 다음 단에 있는 정류기(Rectifier)의 출력전압)의 변화를 감지하고, 상기 감지된 값을 PWM 제어에 이용함으로써 DC-DC 컨버터의 라인 레귤레이션 특성을 향상시킬 수 있고, 이를 통해 상기 DC-DC 컨버터의 DC 출력전압을 제공받는 장치의 동작 품질을 향상시킬 수 있다.According to the present invention, it is possible to detect a change in the DC input voltage (ex: voltage of the battery or output voltage of the rectifier at the next stage of the wireless charging coil) input to the DC-DC converter, By using the DC-DC converter for PWM control, it is possible to improve the line regulation characteristic of the DC-DC converter, thereby improving the operation quality of the device receiving the DC output voltage of the DC-DC converter.

따라서 예컨대 배터리를 사용하는 장치 등에 입력되는 전압의 변화에 민감한 장치에 사용되는 컨버터를 본 발명에 따라 설계함으로써, 라인 레귤레이션 특성이 향상된 제품을 얻을 수 있다.Therefore, by designing, for example, a converter used in a device sensitive to a change in voltage input to a device using a battery or the like according to the present invention, a product with improved line regulation characteristics can be obtained.

도 1a 및 도 1b는 종래의 일 실시예에 따른 DC-DC 컨버터의 내부구조를 나타낸 것이다.
도 2는 종래의 일 실시예에 따라 인덕터(50)의 전류값, 노드 N2~N4 및 PWM 신호의 전압값을 시간에 따라 그래프로 나타낸 것이다.
도 3a는 본 발명의 일 실시예에 따른 DC-DC 컨버터(200)의 구성도를 나타낸 것이며, 도 3b는 본 발명의 일 실시예에 따른 DC-DC 컨버터의 회로도를 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 피드백전압 생성부(60)의 내부 회로를 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따라 입력전류의 크기에 따른 피드백전압의 차이를 설명하기 위한 도면이다.FIGS. 1A and 1B show an internal structure of a DC-DC converter according to a conventional example.
FIG. 2 is a graph showing the current value of the inductor 50, the voltages of the nodes N2 to N4, and the voltage of the PWM signal according to the conventional art.
FIG. 3A is a configuration diagram of a DC-DC converter 200 according to an embodiment of the present invention, and FIG. 3B is a circuit diagram of a DC-DC converter according to an embodiment of the present invention.
4 shows an internal circuit of the feedback voltage generator 60 according to an embodiment of the present invention.
5 is a diagram for explaining a difference in feedback voltage according to the magnitude of an input current according to an embodiment of the present invention.

이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein, but may be implemented in various other forms. The terminology used herein is for the purpose of understanding the embodiments and is not intended to limit the scope of the present invention. Also, the singular forms as used below include plural forms unless the phrases expressly have the opposite meaning.

도 1a 및 도 1b는 종래의 일 실시예에 따른 DC-DC 컨버터의 내부구조를 나타낸 것이다.FIGS. 1A and 1B show an internal structure of a DC-DC converter according to a conventional example.

도 1a는 DC-DC 컨버터의 개략적인 구성을 블록도로 나타낸 것이다.FIG. 1A is a block diagram illustrating a schematic configuration of a DC-DC converter.

도 1a에 제시한 DC-DC 컨버터(100)는 그 내부에 직류전압 변환부(30), PWM 파형 신호 제어부(10), 및 피드백 회로부(20)를 포함한다.The DC-DC converter 100 shown in FIG. 1A includes a DC voltage conversion unit 30, a PWM waveform signal control unit 10, and a feedback circuit unit 20 therein.

직류전압 변환부(30)은 예컨대 두 개의 트랜지스터를 포함할 수 있다. 직류전압 변환부(30)를 통해 입력된 전류는 상기 두 개의 트랜지스터 중 제1트랜지스터를 통해 흐르거나 또는 그렇지 않을 때에는 상기 두 개의 트랜지스터 중 제2트랜지스터를 흐르도록 제어될 수 있다. 상기 두 개의 트랜지스터는 주기적으로 온오프가 반복되는 스위칭 동작을 하도록 제어될 수 있다. 또한, 상기 두 개의 트랜지스터가 동시에 온 상태가 되지 않도록 제어될 수 있다. 또한, 상기 제1트랜지스터가 온 상태일 때에는 상기 제2트랜지스터는 오프 상태이고, 반대로 상기 제1트랜지스터가 오프 상태일 때에는 상기 제2트랜지스터는 온 상태가 되도록 제어될 수도 있다. 상기 각 트랜지스터의 스위칭 클록의 듀티비에 따라 DC-DC 컨버터의 출력전압이 변화할 수 있다. 여기서 '듀티비'는 상기 제1트랜지스터 또는 상기 제2트랜지스터의 게이트에 제공되는 스위칭 클록의 온 구간의 시간길이와 오프 구간의 시간길이 간의 비율로 정의될 수도 있다. 또는 상기 '듀티비'는 제1트랜지스터가 온 상태를 유지하는 시구간과 상기 제2트랜지스터가 온 상태를 유지하는 시구간의 시간비율로 정의될 수도 있다.The DC voltage converting section 30 may include, for example, two transistors. The current input through the direct current voltage converter 30 may flow through the first transistor of the two transistors or may be controlled to flow through the second transistor of the two transistors when not. The two transistors can be controlled to perform a switching operation in which the on and off are periodically repeated. Also, the two transistors can be controlled so as not to be in the ON state at the same time. The second transistor may be turned off when the first transistor is on, and may be turned on when the first transistor is off. The output voltage of the DC-DC converter may vary according to the duty ratio of the switching clock of each transistor. The 'duty ratio' may be defined as a ratio between a time length of an ON interval and a time interval of an OFF interval of a switching clock provided to the gates of the first transistor or the second transistor. Alternatively, the 'duty ratio' may be defined as a time ratio between a time period during which the first transistor maintains the on state and a period during which the second transistor maintains the on state.

상기 제1트랜지스터와 상기 제2트랜지스터는 예컨대 각각 NMOS 트랜지스터 및 PMOS 트랜지스터일 수 있다. The first transistor and the second transistor may be, for example, NMOS transistors and PMOS transistors, respectively.

직류전압 변환부(30)의 입력단자(TI1 = IN)에 DC-DC 컨버터의 DC 입력전압(VIN)이 제공될 수 있다. 직류전압 변환부는 그 입력단에 제공된 인덕터(50)를 포함하여 정의되거나 또는 상기 인덕터(50)를 제외하고 정의될 수도 있다. 직류전압 변환부(30)의 제1출력터미널(TO1)의 전압값(Vst) 또는 상기 전압값(Vst)에 비례하는 전류값은 PWM 파형 신호 제어부(10)로 입력되며, 직류전압 변환부(30)의 제2출력터미널(TO2 = OUT)의 전압값(VOUT)은 피드백 회로부의 입력단자(TI2)로 입력될 수 있다. The DC input voltage V IN of the DC-DC converter may be provided at the input terminal TI1 = IN of the DC voltage converting section 30. [ The DC voltage converting unit may be defined including the inductor 50 provided at its input terminal or may be defined excluding the inductor 50. [ The voltage value Vst of the first output terminal TO1 of the DC voltage converting unit 30 or a current value proportional to the voltage value Vst is input to the PWM waveform signal controller 10 and the DC voltage converting unit The voltage value (V OUT ) of the second output terminal (TO2 = OUT) of the feedback circuit section (30) can be input to the input terminal (TI2) of the feedback circuit section.

피드백 회로부(20)는 직류전압 변환부(30)의 출력전압 즉, DC-DC 컨버터(100)의 출력전압을 입력받아, 상기 입력된 출력전압을 스케일링한 값과 미리 설정된 기준값 간의 차이값을 증폭함으로써 에러 전압(VERR)을 제공할 수 있다. 도 1a 및 도 1b에서 상기 에러 전압(VERR)은 피드백 전압(VC)와 동일하다.The feedback circuit unit 20 receives the output voltage of the DC-DC voltage converting unit 30, that is, the output voltage of the DC-DC converter 100, and amplifies the difference value between the scaled value of the input output voltage and a predetermined reference value Thereby providing an error voltage (V ERR ). 1A and 1B, the error voltage V ERR is equal to the feedback voltage V C.

PWM 파형 신호 제어부(10)는 직류전압 변환부(30) 등으로부터 입력받은 값들을 이용하여 생성한 보상전압을 상기 피드백 전압(VC)과 비교하여, 그에 따른 PWM 전압을 출력할 수 있으며, 상기 PWM 전압을 기초로 상기 직류전압 변환부(30)의 상기 두 개의 트랜지스터(예컨대: NMOS 트랜지스터 및 PMOS 트랜지스터)의 게이트 전압을 제공함으로써, DC-DC 컨버터(100)의 출력전압을 보상할 수 있다.The PWM waveform signal controller 10 may compare the compensation voltage generated using the values input from the DC voltage converter 30 or the like with the feedback voltage V C to output the PWM voltage corresponding thereto, The output voltage of the DC-DC converter 100 can be compensated by providing the gate voltages of the two transistors (for example, NMOS transistor and PMOS transistor) of the DC voltage converting section 30 based on the PWM voltage.

도 1b는 도 1a에서 제시한 DC-DC 컨버터의 내부 회로를 나타낸 것이다.FIG. 1B shows the internal circuit of the DC-DC converter shown in FIG. 1A.

도 2는 종래의 일 실시예에 따라 인덕터(50)의 전류값, 노드 N2~N4 및 PWM 신호의 전압값을 시간에 따라 그래프로 나타낸 것이다.FIG. 2 is a graph showing the current value of the inductor 50, the voltages of the nodes N2 to N4, and the voltage of the PWM signal according to the conventional art.

이하, 도 1b 및 도 2를 함께 참조하여 설명한다.Hereinafter, FIG. 1B and FIG. 2 will be described together.

도 1b에 예시한 DC-DC 컨버터(100)는 그 내부에 직류전압 변환부(30), PWM 파형 신호 제어부(10), 및 피드백 회로부(20)를 포함한다. The DC-DC converter 100 illustrated in FIG. 1B includes a DC voltage converting unit 30, a PWM waveform signal control unit 10, and a feedback circuit unit 20 therein.

직류전압 변환부(30)은 인덕터(50), NMOS 트랜지스터(31) 및 PMOS 트랜지스터(32)를 포함할 수 있다. PWM 파형 신호 제어부(10)는 전류 감지부(11), 기울기 보상부(12), 비교부(13), 랫치(latch)(14), 게이트 구동부(15)를 포함할 수 있다. 그리고 피드백 회로부(20)는 제1저항(23), 제2저항(24), 기준전위부(22), 및 에러 증폭기(21)를 포함할 수 있다.The DC voltage converting unit 30 may include an inductor 50, an NMOS transistor 31, and a PMOS transistor 32. The PWM waveform signal control unit 10 may include a current sensing unit 11, a slope compensation unit 12, a comparison unit 13, a latch 14, and a gate driving unit 15. The feedback circuit portion 20 may include a first resistor 23, a second resistor 24, a reference potential portion 22, and an error amplifier 21.

<직류전압 변환부><DC voltage conversion unit>

직류전압 변환부(30)의 입력단자(IN)에 DC 입력전압(VIN)이 제공될 수 있다. 상기 DC 입력전압(VIN)은 예컨대, 배터리 또는 무선충전의 무선충전파워 제공코일의 다음 단의 Rectifier로부터 제공될 수 있다. 상기 인덕터(50)의 일 단자는 상기 배터리 또는 상기 무선충전파워 제공코일의 다음 단의 Rectifier에 연결될 수 있고, 상기 인덕터(50)의 타 단자(N1)는 LX단자에 각각 연결될 수 있다. LX단자는 NMOS 트랜지스터(31)의 드레인 단자 및 PMOS 트랜지스터(32)의 드레인 단자에 각각 연결될 수 있다. NMOS 트랜지스터(31)의 게이트 단자와 PMOS 트랜지스터의 게이트 단자는 각각 게이트 구동부(15)의 제1단자 및 제2단자에 각각 연결될 수 있다. 그리고 NMOS 트랜지스터(31)의 소스단자는 저항(33)의 일 단자에 연결될 수 있으며, 저항(33)의 타 단자는 기준전위(GND)에 연결될 수 있다. 그리고 PMOS 트랜지스터(32)의 드레인 단자는 출력단자(OUT)에 연결될 수 있다. The DC input voltage V IN may be provided to the input terminal IN of the DC voltage converting unit 30. [ The DC input voltage V IN may be provided, for example, from a Rectifier of the next stage of a battery or a wireless charging power providing coil of wireless charging. One terminal of the inductor 50 may be connected to the Rectifier of the next stage of the battery or the wireless charging power providing coil and the other terminal N1 of the inductor 50 may be connected to the LX terminal. The LX terminal may be connected to the drain terminal of the NMOS transistor 31 and the drain terminal of the PMOS transistor 32, respectively. The gate terminal of the NMOS transistor 31 and the gate terminal of the PMOS transistor may be respectively connected to the first terminal and the second terminal of the gate driver 15, respectively. The source terminal of the NMOS transistor 31 may be connected to one terminal of the resistor 33 and the other terminal of the resistor 33 may be connected to the reference potential GND. And the drain terminal of the PMOS transistor 32 may be connected to the output terminal OUT.

도 1b에서는 직류전압 변환부(30)에 포함된 두 개의 트랜지스터가 각각 NMOS 트랜지스터(31)와 PMOS 트랜지스터(32)인 예를 설명하였지만, 이에 한정되지는 않는다.1B, the two transistors included in the DC voltage converting unit 30 are the NMOS transistor 31 and the PMOS transistor 32, respectively, but the present invention is not limited thereto.

DC 입력전압(VIN)이 직류전압 변환부의 입력단자(IN)에 제공되면, NMOS 트랜지스터 및 PMOS 트랜지스터의 스위칭 동작에 의해 인덕터(50)를 통해 흐르는 전류의 값은 도 2의 (a)의 그래프(111)와 같이 제공될 수 있다. NMOS 트랜지스터 및 PMOS 트랜지스터는 서로 교대로 온오프 상태가 변화할 수 있다. NMOS 트랜지스터(31)의 소스와 기준전위 사이에는 저항(33)이 연결되어 있을 수 있다. 상기 스위칭 동작은 별도의 게이트 구동부(15)에 의해 제공될 수 있다.When the DC input voltage V IN is provided to the input terminal IN of the DC voltage conversion unit, the value of the current flowing through the inductor 50 by the switching operation of the NMOS transistor and the PMOS transistor is represented by the graph (111) &lt; / RTI &gt; The NMOS transistor and the PMOS transistor may be alternately turned on and off. A resistor 33 may be connected between the source of the NMOS transistor 31 and the reference potential. The switching operation may be provided by a separate gate driver 15.

<PWM 파형 신호 제어부><PWM waveform signal controller>

PWM 파형 신호 제어부(10)의 전류 감지부(11)는 상기 저항(33)에 흐르는 전류의 값을 감지하여 전압으로 출력할 수 있다. 이때, 노드(N2)에서의 전압(VN2)은 도 2의 (b)의 그래프(112)와 같을 수 있다. 이때, T1~T3 구간에서 노드(N2)의 전압이 0으로 떨어진 이유는 Tl, T2, T3 각 구간의 시작시점에 NMOS 트랜지스터가 닫히고, PMOS 트랜지스터가 동작하여, 인덕터(50)로 흐르는 전류가 PMOS 트랜지스터로 흐르기 때문이다. 즉, 각 구간(Tl, T2, T3)에서는 NMOS 트랜지스터로 전류가 흐르지 않기 때문에 전압이 0으로 떨어진다.The current sensing unit 11 of the PWM waveform signal control unit 10 can sense the value of the current flowing through the resistor 33 and output it as a voltage. At this time, the voltage V N2 at the node N2 may be the same as the graph 112 of FIG. 2 (b). The reason why the voltage of the node N2 drops to 0 in the interval between T1 and T3 is that the NMOS transistor is closed at the beginning of each period of Tl, T2 and T3 and the PMOS transistor is operated and the current flowing in the inductor 50 is PMOS Because it flows into the transistor. That is, since the current does not flow to the NMOS transistor in each of the sections T1, T2, and T3, the voltage falls to zero.

전류 감지부(11)는 인덕터(50)를 통해 흐르는 전류(IL)의 피크값을 검출하도록 되어 있다. 상기 피크값의 검출시점은 기울기 보상부(12)에 제공될 수 있다. 예컨대, 인덕터(50)가 피크값을 갖는 시점은 t1, t2, t3일 수 있으며, 상기 t1, t2, 및 t3 값이 기울기 보상부(12)에 제공될 수 있다. The current detection unit 11 is configured to detect a peak value of the current I L flowing through the inductor 50. The time point of detection of the peak value may be provided to the slope compensating unit 12. For example, the time points at which the inductor 50 has the peak values may be t1, t2, and t3, and the values of t1, t2, and t3 may be provided to the slope compensation unit 12. [

PWM 파형 신호 제어부(10)의 기울기 보상부(12)에는 노드(N2)에서의 전압(VN2)과 미리 결정된 주기를 갖는 톱니파 전압(VN3)이 입력될 수 있다. 상기 톱니파 전압은 도 2의 그래프(113)과 같을 수 있다. The voltage V N2 at the node N2 and the sawtooth voltage V N3 having a predetermined period may be input to the slope compensation unit 12 of the PWM waveform signal controller 10. [ The sawtooth voltage may be the same as the graph 113 of FIG.

기울기 보상부(12)는 상기 노드(N2)의 전압(VN2)과 상기 톱니파 전압(VN3)의 합인 보상전압(VN4)을 출력할 수 있다. 단, 기울기 보상부(12)는, 상기 피크값이 검출된 시점(t1, t2, t3)으로부터 상기 톱니파 전압(VN3)이 최저값으로 떨어지는 시점(t11, t12, t13) 사이의 구간에서는 상기 보상전압(VN4)이 예컨대 기준전위 값과 같은 상수값이 되도록 강제로 제어할 수 있다. 즉, 상기 보상전압(VN4)은 도 2의 (d)의 그래프(114)와 같을 수 있다. 기울기 보상부(12)를 이용함으로써 출력전압의 오실레이션을 방지할 수 있다.The slope compensation unit 12 may output the compensation voltage V N4 which is the sum of the voltage V N2 of the node N2 and the sawtooth voltage V N3 . However, the slope compensating unit 12 compensates for the compensations at the time t11, t12, and t13 when the sawtooth voltage V N3 falls from the time t1, t2, t3 when the peak value is detected to the lowest value The voltage V N4 can be forcibly controlled to be a constant value such as a reference potential value. That is, the compensation voltage V N4 may be the same as the graph 114 of FIG. 2 (d). Oscillation of the output voltage can be prevented by using the slope compensating unit 12. [

PWM 파형 신호 제어부(10)의 비교부(13)는, 상기 보상전압(VN4)이 상기 피드백 회로부(20)에서 제공된 피드백전압(VC)보다 큰 경우에는 로지컬 '1' 값을 출력하고 그렇지 않은 경우에는 로지컬 '0'의 값을 출력하거나, 또는 상기 보상전압(VN4)이 상기 피드백 회로부(20)에서 제공된 피드백전압(VC)보다 큰 경우에는 로지컬 '0' 값을 출력하고 그렇지 않은 경우에는 로지컬 '1'의 값을 출력할 수 있다.The comparator 13 of the PWM waveform signal controller 10 outputs a logical '1' value when the compensation voltage V N4 is greater than the feedback voltage V C provided by the feedback circuit 20, , Or outputs a logical '0' value when the compensation voltage V N4 is greater than the feedback voltage V C provided by the feedback circuit section 20, and outputs a logical '0' The value of the logical '1' can be output.

PWM 파형 신호 제어부(10)의 랫치부(14)는 클록신호 및 상기 비교부(13)에 출력한 값을 입력받아, 그 결과 게이트 구동부(15)에 제공되는 PWM 전압(VPWM)을 출력할 수 있다. 상기 클록신호의 주기는 미리 설정된 값을 가지며, 상기 톱니파 전압의 주기 및 상기 인덕터 전류의 주기는 상기 클록신호의 주기와 동일할 수 있다.The latch unit 14 of the PWM waveform signal controller 10 receives the clock signal and the value output to the comparator 13 and outputs the PWM voltage V PWM provided to the gate driver 15 . The period of the clock signal has a predetermined value, and the period of the sawtooth voltage and the period of the inductor current may be the same as the period of the clock signal.

PWM 파형 신호 제어부(10)의 게이트 구동부(15)는 상기 PWM 전압(VPWM)을 입력받아, 이를 기초로 하여 상기 NMOS 트랜지스터(31) 및 상기 PMOS 트랜지스터(32)의 게이트 전압을 제공할 수 있다. The gate drive unit 15 of the PWM waveform signal controller 10 receives the PWM voltage V PWM and provides the gate voltages of the NMOS transistor 31 and the PMOS transistor 32 based on the received PWM voltage V PWM .

<피드백 회로부><Feedback circuit part>

피드백 회로부(20)의 제1저항(23) 및 제2저항(24)은 전압 디바이더(voltage divider)를 형성할 수 있다.The first resistor 23 and the second resistor 24 of the feedback circuit section 20 may form a voltage divider.

제1저항(R1)(23)의 일단부는 직류전압 변환부(30)의 DC 출력단자(OUT) 연결되고, 제1저항(R1)(23)의 타단부는 제2저항(R2)(24)의 일단부에 연결될 수 있다. 제2저항(R2)(24)의 타단부는 기준전위에 연결될 수 있다.One end of the first resistor R1 23 is connected to the DC output terminal OUT of the DC voltage converting part 30 and the other end of the first resistor Rl 23 is connected to the second resistor R2 24 To the other end. The other end of the second resistor (R2) (24) may be connected to the reference potential.

제1저항(R1)(23)과 제2저항(R2)(24) 사이에 정의되는 노드(Nsense)에서의 전압인 감지전압(VSENSE)과, 기준전위부(22)에서 제공하는 기준전위(VREF) 간의 차이값은 에러 증폭기(21)에 의해 증폭될 수 있다.The sense voltage V SENSE which is the voltage at the node Nsense defined between the first resistor R1 23 and the second resistor R2 24 and the sense potential V SENSE provided from the reference potential section 22, (V REF ) can be amplified by the error amplifier 21.

이때, 감지전압(VSENSE)은, 예컨대 상기 전압 디바이더를 이용하여, 상기 DC 출력전압으로부터 스케일링 된 값일 수 있다. 그리고 예컨대, 상기 기준전위는(VREF)는, 상기 DC 출력전압이 미리 설정된 바람직한 값을 갖는 경우에 발생하는 상기 감지전압과 동일한 값으로 설정될 수 있다. 예컨대 상기 바람직한 미리 설정된 값이 4.6V이고, 이때, 상기 감지전압이 2.3V를 갖도록 회로가 구성되어 있다면, 상기 기준전위는 2.3V로 설정될 수 있다.At this time, the sense voltage V SENSE may be a value scaled from the DC output voltage, for example, using the voltage divider. For example, the reference potential (V REF ) may be set to the same value as the sense voltage that occurs when the DC output voltage has a predetermined preferable value. For example, if the predetermined preset value is 4.6V and the circuit is configured so that the sensing voltage is 2.3V, the reference potential may be set to 2.3V.

이때, 에러 증폭기(21)에 의해 증폭되어 출력된 전압은 에러 전압(VERR)이고, 도 1b의 예에서는 상기 에러 전압(VERR)이 PWM 파형 신호 제어부(10)에 입력되는 피드백 전압(VC)으로서 제공될 수 있다.In this case, the voltage amplified by the error amplifier 21 is the error voltage V ERR . In the example of FIG. 1B, the error voltage V ERR is the feedback voltage V C ).

도 3a는 본 발명의 일 실시예에 따른 DC-DC 컨버터(200)의 구성도를 나타낸 것이며, 도 3b는 본 발명의 일 실시예에 따른 DC-DC 컨버터의 회로도를 나타낸 것이다.FIG. 3A is a configuration diagram of a DC-DC converter 200 according to an embodiment of the present invention, and FIG. 3B is a circuit diagram of a DC-DC converter according to an embodiment of the present invention.

도 3a의 DC-DC 컨버터의 기본적인 내부 구성은 직류전압 변환부(30), PWM 파형 신호 제어부(10), 및 피드백 회로부(20)로써 도 1b의 구성과 동일할 수 있다.The basic internal configuration of the DC-DC converter of FIG. 3A can be the same as the configuration of FIG. 1B as the DC voltage converting unit 30, the PWM waveform signal controlling unit 10, and the feedback circuit unit 20.

이때, 도 3a가 도 1a와 다른점은 피드백 회로부(20)의 출력단자와 PWM 파형 신호 제어부(10)의 입력단자 사이에 피드백전압 생성부(60)가 추가된다는 것이다. 따라서, 도 1b에서는 피드백전압(VC)과 에러전압(VERR)이 동일한 값이었다면, 상기 피드백전압 생성부(60)로 인해 도 3에서 피드백전압(VC)과 에러전압(VERR)은 서로 다른 값일 수 있다.3A differs from FIG. 1A in that a feedback voltage generator 60 is added between the output terminal of the feedback circuit 20 and the input terminal of the PWM waveform signal controller 10. Therefore, in FIG. 1B, if the feedback voltage V C and the error voltage V ERR have the same value, the feedback voltage V C and the error voltage V ERR in FIG. Can be different values.

즉 피드백전압 생성부(60)는 직류전압 변환부(30)에 입력되는 입력전압(VIN)을 감지하고, 감지된 상기 입력전압과 상기 에러 전압(VERR)을 이용하여 피드백전압(VC)를 생성하다. 상기 피드백전압(VC)은, 상기 직류전압 변환부(30)이 출력하는 DC 출력전압(VOUT)을 스케일링한 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이를 증폭하여 얻은 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부(30)에 입력되는 DC 입력전압(VBAT=ViIN)에 비례하는 값(b*VIN=b*VBAT)을 차감하여 생성한 것일 수 있다. That is, the feedback voltage generating unit 60 detects the input voltage V IN input to the DC voltage converting unit 30 and outputs the feedback voltage V C (V) using the sensed input voltage and the error voltage V ERR ). The feedback voltage V C is obtained by amplifying a difference between a value V SENSE obtained by scaling the DC output voltage V OUT output from the DC voltage converter 30 and a predetermined reference voltage V REF (B * V IN = b *) proportional to the DC input voltage (V BAT = Vi IN ) input to the DC voltage converter 30 from a value (a * V ERR ) proportional to the error voltage V ERR , V BAT ).

본 발명의 실시예에 따르면, 필요한 피드백전압을 얻기 위해 사용되는 에러전압(VERR)의 변화를 감소시킬 수 있다. 즉, 에러전압(VERR)의 변화가 작다는 것은 출력전압(VOUT)과 원래 설정된 바람직한 값의 차이가 작다는 것을 의미한다. 따라서 상기 입력전압(VIN)의 변화에도 불구하고 미리 설정된 출력전압에 더 가까운 일정한 출력전압(VOUT)을 얻을 수 있다.According to embodiments of the present invention, it is possible to reduce the variation of the error voltage (V ERR ) used to obtain the necessary feedback voltage. That is, the small change in the error voltage V ERR means that the difference between the output voltage V OUT and the initially set desired value is small. Therefore, a constant output voltage (V OUT ) closer to the preset output voltage can be obtained despite the change of the input voltage (V IN ).

도 4는 본 발명의 일 실시예에 따른 피드백전압 생성부(60)의 내부 회로를 나타낸 것이다.4 shows an internal circuit of the feedback voltage generator 60 according to an embodiment of the present invention.

피드백전압 생성부(60)는 제1커런트미러(61), 제2커런트미러(62), 및 제3커런트미러(63)를 포함할 수 있다. The feedback voltage generator 60 may include a first current mirror 61, a second current mirror 62, and a third current mirror 63.

피드백전압 생성부(60)로 에러전압(VERR)이 입력되면, 제1커런트미러(61)는 상기 에러전압(VERR)에 비례하는 에러전류(IERR)(611)를 미러링하여 복제된 에러전류(IERR)(612)를 생성할 수 있다. When the error voltage V ERR is input to the feedback voltage generator 60, the first current mirror 61 mirrors the error current I ERR 611 proportional to the error voltage V ERR , An error current I ERR 612 can be generated.

제1커런트 미러(61)는 두 개의 PMOS 트랜지스터를 포함할 수 있다. 제11PMOS 트랜지스터(PM1)의 소스단자 및 제12PMOS 트랜지스터(PM2)의 소스단자는 각각 공급전압(VDD)에 연결될 수 있다. 제11PMOS 트랜지스터(PM1)의 게이트 단자는 제12PMOS 트랜지스터(PM2)의 게이트단자에 연결될 수 있으며, 또한 제11PMOS 트랜지스터(PM1)의 게이트 단자는 제11PMOS 트랜지스터(PM1)의 드레인 단자에도 연결될 수 있다. The first current mirror 61 may include two PMOS transistors. The source terminal of the eleventh PMOS transistor PM1 and the source terminal of the twelfth PMOS transistor PM2 may be connected to the supply voltage VDD, respectively. The gate terminal of the eleventh PMOS transistor PM1 may be connected to the gate terminal of the twelfth PMOS transistor PM2 and the gate terminal of the eleventh PMOS transistor PM1 may be connected to the drain terminal of the eleventh PMOS transistor PM1.

제11PMOS 트랜지스터(PM1)의 드레인 단자는 NMOS 트랜지스터(NM0)의 드레인 단자에 연결될 수 있으며, NMOS 트랜지스터(NM0)의 게이트 단자에 상기 에러전압(VERR)이 입력될 수 있다. NMOS 트랜지스터(NM0)의 소스 단자에는 저항의 일 단부가 연결되며, 상기 저항의 타단부에는 기준전위(GND)가 연결될 수 있다.The drain terminal of the eleventh PMOS transistor PM1 may be connected to the drain terminal of the NMOS transistor NM0 and the error voltage V ERR may be input to the gate terminal of the NMOS transistor NM0. One end of a resistor may be connected to the source terminal of the NMOS transistor NM0 and a reference potential GND may be connected to the other end of the resistor.

입력전압(VBAT=VIN)이 제13NMOS트랜지스터(NM3)의 게이트 단자로 입력되면, 제13NMOS트랜지스터(NM3)의 드레인 단자를 통해 입력전류(IBAT)가 흐를 수 있다. 이때, 제13NMOS트랜지스터(NM3)의 소스 단자에는 저항의 일 단부가 연결되며, 상기 저항의 타단부에는 기준전위(GND)가 연결될 수 있다. 상기 입력전압(VBAT)은 제3커런트미러(63)에 동일하게 흐를 수 있다.When the input voltage V BAT = V IN is input to the gate terminal of the thirteenth NMOS transistor NM3, the input current I BAT can flow through the drain terminal of the thirteenth NMOS transistor NM3. At this time, one end of the resistor is connected to the source terminal of the thirteenth NMOS transistor NM3, and a reference potential (GND) is connected to the other end of the resistor. The input voltage V BAT may flow through the third current mirror 63 in the same manner.

제3커런트미러(63)는 DC 입력전압(VBAT)에 비례하는 입력전류(IBAT)(631)를 미러링하여 복제된 입력전류(IBAT)(632)를 생성할 수 있다. The third current mirror 63 may mirror the input current I BAT 631 proportional to the DC input voltage V BAT to produce a duplicated input current I BAT 632.

제3커런트미러(63)는 두 개의 PMOS 트랜지스터를 포함할 수 있다. 제13PMOS트랜지스터(PM3)의 소스단자 및 제14PMOS 트랜지스터(PM4)의 소스단자는 각각 공급전압(VDD)에 연결될 수 있다. 제13PMOS 트랜지스터(PM3)의 게이트 단자는 제14PMOS 트랜지스터(PM4)의 게이트단자에 연결될 수 있으며, 또한 제13PMOS 트랜지스터(PM3)의 게이트 단자는 제14PMOS 트랜지스터(PM4)의 드레인 단자에도 연결될 수 있다. The third current mirror 63 may include two PMOS transistors. The source terminal of the thirteenth PMOS transistor PM3 and the source terminal of the fourteenth PMOS transistor PM4 may be connected to the supply voltage VDD, respectively. The gate terminal of the thirteenth PMOS transistor PM3 may be connected to the gate terminal of the fourteenth PMOS transistor PM4 and the gate terminal of the thirteenth PMOS transistor PM3 may be connected to the drain terminal of the fourteenth PMOS transistor PM4.

상기 복제된 입력전류(IBAT)(632)는 제2커런트미러(62)로 흐를 수 있다. 상기 제2커런트미러(62)는 상기 복제된 입력전류(IBAT)(632, 621)를 미러링하여 복제된 제2입력전류(IBAT)(622)를 생성할 수 있다.The replicated input current I BAT 632 may flow to the second current mirror 62. The second current mirror 62 may mirror the replicated input current I BAT 632 621 to produce a duplicated second input current I BAT 622.

제2커런트미러(62)는 두 개의 NMOS 트랜지스터를 포함할 수 있다. 제11NMOS트랜지스터(NM1)의 소스단자 및 제12NMOS 트랜지스터(NM2)의 소스단자는 각각 기준전위(GND)에 연결될 수 있다. 제11NMOS 트랜지스터(NM1)의 게이트 단자는 제12NMOS 트랜지스터(NM2)의 게이트단자에 연결될 수 있으며, 또한 제12NMOS 트랜지스터(NM2)의 드레인 단자에도 연결될 수 있다. The second current mirror 62 may include two NMOS transistors. The source terminal of the eleventh NMOS transistor NM1 and the source terminal of the twelfth NMOS transistor NM2 may be connected to the reference potential GND, respectively. The gate terminal of the eleventh NMOS transistor NM1 may be connected to the gate terminal of the twelfth NMOS transistor NM2 and may also be connected to the drain terminal of the twelfth NMOS transistor NM2.

결과적으로, 피드백전압 생성부(60)는 상기 복제된 에러전류(IERR)(612)로부터 상기 복제된 제2입력전류(IBAT)(622)를 차감한 피드백전류(Ic)를 출력하도록 되어 있고, 상기 피드백전류(Ic)로부터 상기 피드백전압(VC)을 생성할 수 있다.As a result, the feedback voltage generator 60 outputs the feedback current Ic obtained by subtracting the replicated second input current I BAT 622 from the replicated error current I ERR 612 , And can generate the feedback voltage (V C ) from the feedback current (Ic).

즉, 피드백전압(VC)는 에러전압(VERR)에 비례하는 값(a*VERR)에서 입력전압(VBAT)에 비례하는 값(b*VBAT)을 차감한 값에 비례할 수 있다(VC∝(a*VERR-b*VBAT)). That is, the feedback voltage V C can be proportional to a value (a * V ERR ) proportional to the error voltage V ERR minus a value (b * V BAT ) proportional to the input voltage V BAT (V C ? (A * V ERR -b * V BAT )).

도 5는 본 발명의 일 실시예에 따라 입력전압의 크기에 따른 피드백전압의 차이를 설명하기 위한 도면이다.5 is a diagram for explaining a difference in feedback voltage according to the magnitude of an input voltage according to an embodiment of the present invention.

도 5의 (a)는 서로 다른 크기의 입력전압이 인가되었을 때의 인덕터 전류의 변화 패턴을 비교한 것이다. 도 5의 (b)는 시간에 따라 상기 각각의 서로 다른 크기의 입력전압이 입력될 때의 피드백전압(VC)과 에러전압(VERR)의 신호의 크기를 비교한 것이다. 도 5의 (c)는 시간에 따라 상기 각각의 피드백전압(VC)에 따른 PWM의 전압(VPWM)의 신호를 나타낸 것이다.FIG. 5 (a) compares patterns of change in inductor current when input voltages of different sizes are applied. 5B is a graph comparing the magnitudes of the signals of the feedback voltage V C and the error voltage V ERR when the input voltages of the different sizes are inputted with time. FIG. 5C shows a signal of the PWM voltage V PWM according to the respective feedback voltages V C with time.

도 5의 (a)에서, 예컨대 제1 수준의 입력전압이 입력되었을 때의 인덕터 전류의 변화가 참조번호 211에 따른 그래프를 나타낸다면, 상기 제1 수준보다 높은 수준을 갖는 제2 수준의 입력전압이 입력되었을 때에 인덕터 전류의 변화는 참조번호 212에 따른 그래프를 따를 수 있다.In FIG. 5A, for example, if the change in the inductor current when the input voltage of the first level is input shows a graph according to the reference numeral 211, the input voltage of the second level having a level higher than the first level The change in inductor current may follow the graph according to reference numeral 212. &lt; RTI ID = 0.0 &gt;

이때, 상기 제1 수준의 입력전압이 인가되는 경우 피드백 회로부(20)에서 출력되는 에러전압(VERR)(215)의 크기는, 상기 제1 수준보다 높은 상기 제2 수준의 입력전압이 인가되는 경우 피드백 회로부(20)에서 출력되는 에러전압(VERR)(216)보다 클 수 있다. At this time, when the input voltage of the first level is applied, the magnitude of the error voltage (V ERR ) 215 output from the feedback circuit unit 20 is larger than the magnitude of the input voltage of the second level May be greater than the error voltage (V ERR ) 216 output from the feedback circuit section 20.

본 발명은 피드백전압(VC)의 값은 종래 기술과 같이 그대로 유지하지만(즉, PWM의 듀티비를 종래와 같이 조절) 추가로 입력전압의 변화를 감지하여 라인 레귤레이션을 향상시키는 것이다. 이를 참고하여 계속해서 설명한다.The present invention is to maintain the value of the feedback voltage (V C ) as it is in the prior art (i.e., to adjust the duty ratio of the PWM conventionally), but further to improve the line regulation by sensing the change of the input voltage. This will be described with reference to this.

도 1b에 설명한 비교기술 및 도3b를 함께 참조하여 설명하면, 제1입력전압이 입력되었을 때에 발생하는 에러전압(VERR)(215)의 크기는 제2입력전압이 입력되었을 때에 발생하는 에러전압(VERR)(216)의 크기와 다를 수 있다. 상기 에러전압(VERR)(215) 피드백전압 생성부(60)에 입력되면 피드백전압(VC)(213)이 출력될 수 있다. 또한, 상기 에러전압(VERR)(216)이 피드백전압 생성부(60)에 입력되면 피드백전압(VC)(214)이 출력될 수 있다. 도 2에 나타낸 종래기술과 비교해 보면, 종래기술에 따르면 에러전압은 피드백전압과 동일한 전압이므로, 서로 다른 입력전압에 따른 에러전압의 변화값은 상기 서로 다른 입력전압에 따른 피드백전압의 변화값과 동일하다. 이에 비하여, 도 5에 나타낸 것과 같이, 본 발명의 일 실시예에 따르면 서로 다른 입력전압에 따른 에러전압의 변화값(예컨대 에러전압(215)과 에러전압(216)의 차이값)은 상기 서로 다른 입력전압에 따른 피드백전압의 변화값(예컨대, 피드백전압(213)가 피드백전압(214)의 차이값)보다 작다는 것을 알 수 있다.3B, the magnitude of the error voltage (V ERR ) 215 generated when the first input voltage is input corresponds to the magnitude of the error voltage V ERR generated when the second input voltage is input (V ERR ) &lt; RTI ID = 0.0 &gt; 216 &lt; / RTI &gt; When the error voltage V ERR 215 is input to the feedback voltage generator 60, the feedback voltage V c 213 may be output. When the error voltage V ERR 216 is input to the feedback voltage generator 60, the feedback voltage V c 214 may be output. 2, since the error voltage is equal to the feedback voltage, the change value of the error voltage according to the different input voltage is equal to the change value of the feedback voltage according to the different input voltage Do. 5, according to an embodiment of the present invention, a change value of an error voltage according to different input voltages (for example, a difference value between an error voltage 215 and an error voltage 216) It can be seen that the change value of the feedback voltage according to the input voltage (e.g., the feedback voltage 213 is smaller than the difference value of the feedback voltage 214).

본 발명은, 상술한 비교기술에서 얻은 피드백전압(VC)과 동일한 피드백전압(VC)을 요구하는 상황에 있어서, 본 발명에서는 피드백전압(VC)을 생성하기 위하여 에러전압(VERR)을 입력전압(VIN)의 변화에 대하여 보상하여 사용하므로, 종래의 기술과 동일한 피드백전압(VC) 값을 만들어 내면서 에러전압(VERR)의 차이값(입력전압이 서로 다를 때의 에러전압(VERR)의 차이값)은 줄일 수 있다. 즉, 에러전압(VERR)의 차이값이 줄어든다는 것은 라인 레귤레이션이 향상된다는 것을 의미한다. The present invention, an error voltage (V ERR) to in generating a feedback voltage (V C) in the present invention in requiring the same feedback voltage (V C) and the feedback voltage (V C) obtained in the above-described comparison techniques situation error voltage at the input, so the voltage used to compensate for changes in (V iN), throwing an identical feedback voltage (V C) value of the prior art the difference (input voltage of the error voltage (V ERR) differ from each other (V ERR )) can be reduced. That is, decreasing the difference value of the error voltage (V ERR ) means that the line regulation is improved.

즉, 종래에는 피드백전압(VC)과 에러전압(VERR)이 같은 값이었다면, 본 발명에서는 피드백전압(VC)과 에러전압(VERR)은 서로 다른 값이다(예컨대, VC=k1*VERR+k2*VIN). 여기서 k1 및 k2는 실수일 수 있다.That is, conventionally, if the feedback voltage V C and the error voltage V ERR have the same value, the feedback voltage V C and the error voltage V ERR are different values (for example, V C = k 1 * V ERR + k2 * V IN ). Where k1 and k2 may be real numbers.

상술한 에러전압(VERR)은 출력전압의 DC Variation이 반영된 값이다. 따라서 출력전압의 DC Variation을 줄이기 위해서는 에러전압(VERR)의 변화를 줄이는 방법을 찾아야 한다. 종래기술에서는 에러전압(VERR)을 이용해서 듀티비를 조절해야했는데 본 발명에서는 입력전압의 변화를 감지하여 보상하는 구성을 취함으로써 동일 조건에서 에러전압(VERR)의 변화를 줄일 수 있다. The above-mentioned error voltage (V ERR ) is a value reflecting the DC Variation of the output voltage. Therefore, in order to reduce the DC variation of the output voltage, a method of reducing the change of the error voltage (V ERR ) must be found. In the prior art, the duty ratio has to be adjusted by using the error voltage (V ERR ). In the present invention, the change of the error voltage (V ERR ) under the same condition can be reduced by adopting a configuration for sensing and compensating for a change in the input voltage.

상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the essential characteristics thereof. The contents of each claim in the claims may be combined with other claims without departing from the scope of the claims.

Claims (11)

스위칭 타입의 직류전압 변환부(30);
상기 직류전압 변환부에 포함된 스위치의 동작을 제어하는 PWM 파형 신호를 생성하는 PWM 파형 신호 제어부(10)로서, 상기 PWM 파형 신호의 듀티는 PWM 파형 신호 제어부에 입력되는 피드백전압(VC)에 의해 결정되는, PWM 파형 신호 제어부; 및
에러전압을 생성하는 피드백 회로부(20);
를 포함하며,
상기 피드백전압(VC)은, 상기 직류전압 변환부가 출력하는 DC 출력전압(VOUT)에 관한 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이에 비례하는 상기 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부에 입력되는 DC 입력전압(VBAT)에 비례하는 값(b*VBAT)을 차감하여 생성한 것인,
DC-DC 컨버터.A switching type DC voltage converting unit 30;
A PWM waveform signal control unit (10) for generating a PWM waveform signal for controlling operation of a switch included in the DC voltage conversion unit, wherein the duty of the PWM waveform signal is a feedback voltage (V C ) input to the PWM waveform signal control unit A PWM waveform signal controller; And
A feedback circuit section (20) for generating an error voltage;
/ RTI &gt;
Wherein the feedback voltage V C is a ratio of the error voltage V ERR which is proportional to a difference between a value V SENSE related to the DC output voltage V OUT and a predetermined reference voltage V REF , (B * V BAT ) proportional to the DC input voltage (V BAT ) input to the DC voltage converting unit from a value (a * V ERR ) proportional to the DC input voltage
DC-DC converter. 제1항에 있어서,
상기 피드백전압을 생성하는 피드백전압 생성부(60)를 더 포함하며,
상기 피드백전압 생성부(60)는 제1커런트미러(61), 제2커런트미러(62), 및 제3커런트미러(63)를 포함하며,
제1커런트미러(61)는 상기 에러전압에 비례하는 에러전류(IERR)(611)를 미러링하여 복제된 에러전류(IERR)(612)를 생성하고,
제3커런트미러(63)는 상기 DC 입력전압(VBAT)에 비례하는 입력전류(IBAT)(631)를 미러링하여 복제된 입력전류(IBAT)(632)를 생성하고,
상기 제2커런트미러(62)는 상기 복제된 입력전류(IBAT)(632, 621)를 미러링하여 복제된 제2입력전류(IBAT)(622)를 생성하고,
상기 복제된 에러전류(IERR)(612)로부터 상기 복제된 제2입력전류(IBAT)(622)를 차감한 피드백전류(IC)를 출력하도록 되어 있고,
상기 피드백전류(IC)로부터 상기 피드백전압(VC)을 생성하도록 되어 있는,
DC-DC 컨버터.The method according to claim 1,
Further comprising a feedback voltage generator (60) for generating the feedback voltage,
The feedback voltage generating unit 60 includes a first current mirror 61, a second current mirror 62, and a third current mirror 63,
The first current mirror 61 mirrors the error current I ERR 611 proportional to the error voltage to generate a duplicated error current I ERR 612,
The third current mirror 63 mirrors the input current I BAT 631 proportional to the DC input voltage V BAT to generate a replicated input current I BAT 632,
The second current mirror 62 mirrors the replicated input current I BAT 632 and 621 to produce a duplicated second input current I BAT 622,
And outputs the feedback current I C obtained by subtracting the replicated second input current I BAT 622 from the replicated error current I ERR 612,
And to generate the feedback voltage (V C ) from the feedback current (I C )
DC-DC converter. 제1항에 있어서, 상기 피드백전압(VC)은 상기 DC 입력전압(VBAT)에 반비례하도록 되어있는, DC-DC 컨버터.2. The DC-DC converter of claim 1, wherein the feedback voltage (V C ) is inversely proportional to the DC input voltage (V BAT ). 제1항에 있어서, 상기 피드백전압의 크기와 상기 PWM 파형 신호의 튜티값은 비례하는, DC-DC 컨버터. The DC-DC converter according to claim 1, wherein a magnitude of the feedback voltage is proportional to a duty value of the PWM waveform signal. 제2항에 있어서,
상기 제1커런트미러(61)는 제11PMOS 트랜지스터 및 제12PMOS 트랜지스터를 포함하며,
상기 제11PMOS 트랜지스터의 소스단자 및 상기 제12PMOS 트랜지스터의 소스 단자는 공급단자에 연결되어 있고,
상기 제11PMOS 트랜지스터의 게이트단자는 상기 제12PMOS 트랜지스터의 게이트단자 및 상기 제11PMOS 트랜지스터의 드레인단자에 각각 연결되어 있으며,
상기 제2커런트미러(62)는 제13PMOS 트랜지스터 및 제14PMOS 트랜지스터를 포함하며,
상기 제13PMOS 트랜지스터의 소스단자 및 상기 제14PMOS 트랜지스터의 소스 단자는 상기 공급단자에 연결되어 있고,
상기 제13PMOS 트랜지스터의 게이트단자는 상기 제14PMOS 트랜지스터의 게이트단자 및 상기 제14PMOS 트랜지스터의 드레인단자에 각각 연결되어 있으며,
상기 제3커런트미러(63)는 제11NMOS 트랜지스터 및 제12NMOS 트랜지스터를 포함하며,
상기 제11NMOS 트랜지스터의 소스단자 및 상기 제12NMOS 트랜지스터의 소스단자는 제1기준전위에 연결되어 있고,
상기 제11NMOS 트랜지스터의 게이트단자는 상기 제12NMOS 트랜지스터의 게이트 단자 및 상기 제12NMOS 트랜지스터의 드레인단자에 각각 연결되어 있으며,
상기 제11NMOS 트랜지스터의 드레인단자는 상기 제12PMOS 트랜지스터의 드레인단자에 연결되어 있으며, 상기 제12NMOS 트랜지스터의 드레인단자는 상기 제13PMOS 트랜지스터의 드레인단자에 연결되어 있는,
DC-DC 컨버터.3. The method of claim 2,
The first current mirror 61 includes an eleventh PMOS transistor and a twelfth PMOS transistor,
A source terminal of the eleventh PMOS transistor and a source terminal of the twelfth PMOS transistor are connected to a supply terminal,
A gate terminal of the eleventh PMOS transistor is connected to a gate terminal of the twelfth PMOS transistor and a drain terminal of the eleventh PMOS transistor,
The second current mirror 62 includes a thirteenth PMOS transistor and a fourteenth PMOS transistor,
A source terminal of the thirteenth PMOS transistor and a source terminal of the fourteenth PMOS transistor are connected to the supply terminal,
A gate terminal of the thirteenth PMOS transistor is connected to a gate terminal of the fourteenth PMOS transistor and a drain terminal of the fourteenth PMOS transistor,
The third current mirror 63 includes an eleventh NMOS transistor and a twelfth NMOS transistor,
A source terminal of the 11th NMOS transistor and a source terminal of the 12th NMOS transistor are connected to a first reference potential,
A gate terminal of the 11th NMOS transistor is connected to a gate terminal of the 12th NMOS transistor and a drain terminal of the 12th NMOS transistor,
A drain terminal of the 12th NMOS transistor is connected to a drain terminal of the 12th PMOS transistor, and a drain terminal of the 12th NMOS transistor is connected to a drain terminal of the 13th PMOS transistor.
DC-DC converter. 제1항에 있어서,
상기 직류전압 변환부(30)는,
인덕터(50), 제1NMOS 트랜지스터(31), 및 제1PMOS 트랜지스터(32)을 포함하며,
상기 인덕터(50)의 일 단자는 상기 DC-DC 컨버터의 입력단자에 연결되며, 상기 인덕터의 타 단자는 상기 제1NMOS 트랜지스터(31)의 드레인단자 및 상기 제1PMOS 트랜지스터(32)의 드레인단자에 연결되어 있고, 상기 제1PMOS 트랜지스터(32)의 소스단자는 상기 DC-DC 컨버터의 출력단자에 연결되어 있는,
DC-DC 컨버터.The method according to claim 1,
The DC voltage converting unit (30)
An inductor 50, a first NMOS transistor 31, and a first PMOS transistor 32,
One terminal of the inductor 50 is connected to the input terminal of the DC-DC converter, and the other terminal of the inductor is connected to the drain terminal of the first NMOS transistor 31 and the drain terminal of the first PMOS transistor 32 And a source terminal of the first PMOS transistor (32) is connected to an output terminal of the DC-DC converter.
DC-DC converter. 제6항에 있어서,
상기 PWM 파형 신호 제어부(10)는 게이트 구동부(15)를 포함하며,
상기 게이트 구동부의 PWM전압값을 이용하여 상기 제1NMOS 트랜지스터(31), 및 제1PMOS 트랜지스터(32)를 제어하도록 되어 있는,
DC-DC 컨버터.The method according to claim 6,
The PWM waveform signal controller 10 includes a gate driver 15,
The first PMOS transistor 32 and the first NMOS transistor 31 are controlled using the PWM voltage value of the gate driver.
DC-DC converter. 제7항에 있어서,
상기 PWM 파형 신호 제어부는 전류 감지부(11), 및 기울기 보상부(12)를 더 포함하며,
상기 전류 감지부는, 상기 제1NMOS 트랜지스터(31)의 소스단자의 전류를 감지하고, 상기 감지한 전류의 피크값을 검출하여 출력하도록 되어 있으며,
상기 기울기 보상부는, 상기 전류 감지부의 출력값 및 미리 결정된 주기를 갖는 톱니파 전압을 입력받아 보상전압을 출력하도록 되어 있는,
DC-DC 컨버터.8. The method of claim 7,
The PWM waveform signal control unit further includes a current sensing unit 11 and a tilt compensation unit 12,
The current sensing unit senses a current of a source terminal of the first NMOS transistor 31 and detects and outputs a peak value of the sensed current.
Wherein the slope compensation unit is configured to receive a sawtooth voltage having an output value of the current sensing unit and a predetermined period to output a compensation voltage,
DC-DC converter. 제8항에 있어서,
상기 PWM 파형 신호 제어부는 비교부(13), 랫치부(14), 및 게이트 구동부(15)를 더 포함하며,
상기 비교부는 상기 보상전압 및 상기 피드백전압을 입력받아 로지컬 값을 출력하도록 되어 있으며,
상기 랫치부는 상기 로지컬값 및 클록신호를 입력받아 상기 게이트 구동부에 상기 PWM전압값을 출력하도록 되어 있는,
DC-DC 컨버터.9. The method of claim 8,
The PWM waveform signal control unit further includes a comparison unit 13, a latch unit 14, and a gate driver 15,
Wherein the comparator receives the compensation voltage and the feedback voltage to output a logical value,
Wherein the latch unit receives the logical value and the clock signal and outputs the PWM voltage value to the gate driver,
DC-DC converter. 제1항에 있어서,
상기 피드백 회로부는 제1저항, 제2저항, 및 에러 증폭기를 포함하며,
상기 제1저항의 일 단자는 상기 DC-DC 컨버터의 출력단자에 연결되어 있고, 상기 제1저항의 타 단자 및 제2저항의 일 단자는 공통으로 상기 에러 증폭기의 반전 입력단자에 연결되어 있고,
상기 제2저항의 타 단자는 제1기준전위에 연결되어 있으며,
상기 에러 증폭기의 비반전 입력단자는 제2기준전위에 연결되어 있는,
DC-DC 컨버터.The method according to claim 1,
Wherein the feedback circuit portion includes a first resistor, a second resistor, and an error amplifier,
One terminal of the first resistor is connected to an output terminal of the DC-DC converter, one terminal of the first resistor and one terminal of the second resistor are commonly connected to the inverting input terminal of the error amplifier,
The other terminal of the second resistor is connected to the first reference potential,
Inverting input terminal of the error amplifier is connected to a second reference potential,
DC-DC converter. 스위칭 타입의 직류전압 변환부(30);
상기 직류전압 변환부에 포함된 스위치의 동작을 제어하는 PWM 파형 신호를 생성하는 PWM 파형 신호 제어부(10)로서, 상기 PWM 파형 신호의 듀티는 PWM 파형 신호 제어부에 입력되는 피드백전압(VC)에 의해 결정되는, PWM 파형 신호 제어부; 및
에러전압을 생성하는 피드백 회로부(20);
를 포함하며,
상기 에러전압은 상기 직류전압 변환부가 출력하는 DC 출력전압(VOUT)에 비례하는 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이값에 비례하며,
상기 피드백전압(VC)은, 상기 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부에 입력되는 DC 입력전압(VBAT)에 비례하는 값(b*VBAT)을 차감하여 생성한 것인,
DC-DC 컨버터.A switching type DC voltage converting unit 30;
A PWM waveform signal control unit (10) for generating a PWM waveform signal for controlling operation of a switch included in the DC voltage conversion unit, wherein the duty of the PWM waveform signal is a feedback voltage (V C ) input to the PWM waveform signal control unit A PWM waveform signal controller; And
A feedback circuit section (20) for generating an error voltage;
/ RTI &gt;
The error voltage is proportional to a difference between a value V SENSE proportional to the DC output voltage V OUT output from the DC voltage converter and a predetermined reference voltage V REF ,
The feedback voltage V C is a value (b * V) proportional to the DC input voltage V BAT input to the DC voltage converter from a value (a * V ERR ) proportional to the error voltage V ERR , BAT ). &Lt; / RTI &gt;
DC-DC converter.
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