KR101799667B1 - 반도체 디바이스 모듈 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 두개의 솔더볼을 이용하여 기판의 양면에 반도체 디바이스를 형성한 반도체 디바이스 및 그 제조 방법을 제공한다.
일 예로, 제1면과 제2면에 배선 패턴이 형성된 기판; 상기 기판의 제1면 및 상기 제1면의 반대면인 제2면에 배치된 반도체 디바이스; 상기 기판의 제2면에 결합된 제1솔더볼; 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부; 및 상기 기판의 제2면의 반도체 디바이스를 인캡슐레이션하고, 상기 제1솔더볼의 일부가 노출되어 랜드부가 형성된 제2몰딩부를 포함하는 반도체 디바이스 모듈이 개시된다.

Description

반도체 디바이스 모듈 및 그 제조 방법{Semiconductor Device Module And Method For Fabricating The Same}
본 발명은 반도체 디바이스 모듈 및 그 제조 방법에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
일반적으로 배선패턴이 형성되어 있는 기판 상면에 IC(Integrated Circuit) 반도체를 부착하고, 그 하면에 I/O 전극을 전기적, 물리적으로 연결시킬 수 있는 솔더 범프를 접합한다. 솔더 범프의 형성에는 솔더볼을 이용하는 방법이 있다. 솔더 볼은 일반적으로 주석-납(Sn-Pb)계 솔더가 이용되고, 용도와 공정에 맞게 그 재질이 선택되어 사용될 수 있다.
본 발명은 두개의 솔더볼을 이용하여 기판의 양면에 반도체 디바이스를 배치한 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 디바이스 모듈은 제1면과 제2면에 배선 패턴이 형성된 기판; 상기 기판의 제1면 및 상기 제1면의 반대면인 제2면에 배치된 반도체 디바이스; 상기 기판의 제2면에 결합된 제1솔더볼; 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부; 및 상기 기판의 제2면의 반도체 디바이스를 인캡슐레이션하고, 상기 제1솔더볼의 일부가 노출되어 랜드부가 형성된 제2몰딩부를 포함할 수 있다.
여기서 상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 결합된 솔더범프를 더 포함할 수 있다.
그리고 상기 솔더범프는 제2솔더볼일 수 있다.
또한, 상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 솔더층을 포함할 수 있다.
또한, 상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질일 수 있다.
또한, 상기 코어볼이 상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 의해서 노출될 수 있다.
또한, 상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높을 수 있다.
또한, 상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각일 수 있다.
또한, 상기 기판의 제1면에 형성된 제1몰딩부에 형성된 금속 차폐막을 더 포함할 수 있다.
본 발명에 따른 반도체 디바이스 모듈 제조 방법은 제1면과 제2면에 배선 패턴이 형성된 기판을 준비하는 단계(S1); 상기 기판의 제1면에 반도체 디바이스를 배치하고, 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부를 형성하며, 상기 기판의 제2면에 반도체 디바이스를 배치하고, 제1솔더볼을 결합하며, 상기 기판의 제2면의 반도체 디바이스 및 제1솔더볼을 인캡슐레이션하는 제2몰딩부를 형성하는 단계(S2); 및 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)를 포함할 수 있다.
여기서 상기 제1솔더볼의 랜드부에 솔더범프를 결합하는 단계(S4)를 더 포함할 수 있다.
그리고 상기 솔더범프는 제2솔더볼일 수 있다.
또한, 상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 솔더층을 포함할 수 있다.
또한, 상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질일 수 있다.
또한, 상기 코어볼의 재질은 구리일 수 있다.
또한, 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서, 상기 코어볼은 상기 제1솔더볼의 랜드부에 의해서 노출되도록 그라인딩될 수 있다.
또한, 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서, 상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높도록 그라인딩될 수 있다.
또한, 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서, 상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각을 이루도록 그라인딩될 수 있다.
또한, 상기 기판의 제1면에 형성된 제1몰딩부에 금속막을 증착시켜 금속 차폐막을 형성하는 단계(S5)를 더 포함할 수 있다.
본 발명의 반도체 디바이스 모듈 및 그 제조 방법은 기판의 양면에 반도체 디바이스를 배치하기 위하여 두개의 솔더볼을 이용할 때, 금속 재질로 이루어진 코어볼이 포함된 하나의 솔더볼을 사용함으로써, 그 솔더볼이 기판위에 안정적이게 결합될 수 있고, 다른 솔더볼을 결합시키기 위하여 그라인딩되는 높이를 줄일 수 있으며, 그라인딩된 솔더볼이 결합된 면에 배치되는 반도체 디바이스를 위한 공간이 확보될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면을 몰딩한 것의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 제1솔더볼을 결합한 것의 단면도이다.
도 5b는 도 5a의 A 부분을 확대하여 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면을 몰딩한 것의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 형성된 몰딩부에 금속 차폐막을 형성한 것의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 형성된 몰딩부를 그라인딩한 것의 단면도이다.
도 8b는 도 8a의 B 부분을 확대하여 도시한 것이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 단면도를 도시한 것이다.
도 9b는 도 9의 C 부분을 확대하여 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다.
다음은 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 디바이스 모듈 및 그 제조 방법을 설명한다.
상기 도 1, 도 2, 도 3, 도 4, 도 5a, 도 6, 도 7, 도 8a 및 도 9는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈 제조 방법을 순차적으로 도시한 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 단면도이다.
도 1을 참조하면, 우선 기판(110)을 준비한다. 상기 기판(110)은 절연층(111), 배선 패턴(112), 보호층(113) 및 관통 전극(114)을 포함할 수 있다.
상기 절연층(111)은 층간 절연소재로 사용되는 복합 고분자 수지수지(프리프레그, ABF(Ajinomoto Buildup Film), FR-4 또는 BT(Bismaleimide Triazine) 등의 에폭시계 수지)일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.
상기 배선 패턴(112) 및 보호층(113)은 상기 절연층(111)의 상면과 하면에 형성될 수 있다. 상기 배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등으로 이루어질 수 있고, 상기 보호층(113)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 등으로 이루어질 수 있으며, 이를 상기 재질로 한정하는 것은 아니다.
상기 배선 패턴(112)은 상기 보호층(113)을 통하여 그 일부가 외부로 노출될 수 있다. 즉, 상기 절연층(111)의 상면에는 제1보호층(113a)을 통하여 제1배선 패턴(112a)의 일부가 외부로 노출될 수 있고, 상기 절연층(111)의 하면에는 제2보호층(113b)를 통하여 제2배선 패턴(112b)의 일부가 외부로 노출될 수 있다.
상기 관통 전극(114)은 상기 절연층(111)을 관통하여 형성되고, 상기 배선 패턴(112)과 동일한 재질로 형성될 수 있다. 상기 절연층(111)의 상면과 하면에 형성된 제1배선 패턴(112a) 및 제2배선 패턴(112b)은 상기 관통 전극(114)을 통하여 전기적으로 연결될 수 있다.
따라서, 상기 기판(110)의 제1면(110a)에 제1배선 패턴(112a)의 일부가 외부로 노출되어 형성되고, 상기 제1면(110a)에 배치된 반도체 다이와 전기적으로 연결될 수 있다. 그리고 상기 기판(110)의 제1면(110a)과 반대면인 제2면(110b)에는 제2배선 패턴(112b)의 일부가 외부로 노출되어 상기 제2면(110b)에 배치된 반도체 다이와 전기적으로 연결될 수 있다. 또한, 상기 제1배선 패턴(112a) 및 제2배선 패턴(112b)에 전기적으로 연결된 반도체 다이는 상기 관통 전극(114)를 통하여 전기적으로 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.
도 2를 참조하면, 상기 기판(110)의 제1면(110a)에 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)가 배치될 수 있다.
상기 제1반도체 디바이스(120)는 상기 제1반도체 다이(121), 제2반도체 다이(122), 제1접착층(123), 제2접착층(124), 제1도전성 와이어(125) 및 제2도전성 와이어(126)를 포함할 수 있다.
상기 제1반도체 다이(121)는 상기 기판(110)의 제1면(110a)에 배치될 수 있고, 상기 제2반도체 다이(122)는 상기 제1반도체 다이(121)의 상면에 적층될 수 있다. 상기 제1반도체 다이(121)는 상기 기판(110)의 제1면(110a)에 형성된 제1보호층(113a)에 제1접착층(123)을 형성하여 접착될 수 있다. 상기 제2반도체 다이(122)는 상기 제1반도체 다이(121)에 가로방향 단면적의 넓이가 작고, 상기 제1반도체 다이(121)의 상면에 제2접착층(124)에 의하여 접착될 수 있다. 상기 제2접착층(124)은 상기 제1반도체 다이(121)와 제2반도체 다이(122)가 상기 제2접착층(124)을 통하여 접촉된 부분을 절연시키기 위하여 절연성 재질로 이루어 진다. 한편, 상기 제2접착층(124)도 절연성 재질로 이루어 질 수 있다. 또한, 상기 접착층(123,124)은 에폭시 접착제, 양면접착 테이프 등일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.
상기 제1반도체 다이(121)는 제1도전성 와이어(125)를 통하여 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1배선 패턴(112a)에 전기적으로 연결된다. 상기 제1도전성 와이어(125)의 일단은 상기 제1반도체 다이(121)의 상면에 형성되어 있는 본드패드에 전기적·기계적으로 연결되고, 그 타단은 상기 제1배선 패턴(112a)과 전기적·기계적으로 연결된다. 상기 제2반도체 다이(122)는 제2도전성 와이어(126)를 통하여 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1배선 패턴(112a)에 전기적으로 연결된다. 상기 제2도전성 와이어(126)의 일단은 상기 제2반도체 다이(122)의 상면에 형성되어 있는 본드패드에 전기적·기계적으로 연결되고, 그 타단은 상기 제1배선 패턴(112a)과 전기적·기계적으로 연결된다. 한편, 상기 도전성 와이어(125,126)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금으로 이루어질 수 있고, 이를 상기 재질로 한정하는 것은 아니다.
상기 제2반도체 디바이스(130)는 제3반도체 다이(131), 도전성 범프(132) 및 언더필(133)을 포함할 수 있다.
상기 제3반도체 다이(131)는 상기 기판(110)의 제1면(110a)에 배치될 수 있고, 상기 도전성 범프(132)를 통하여 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1배선 패턴(112a)에 전기적으로 연결된다. 상기 도전성 범프(132)는 주석-납(Sn-Pb), 납없는 주석(Leadless Sn)의 금속 재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있고, 이를 상기 재질로 한정하는 것은 아니다.
상기 제3반도체 다이(131)와 상기 기판(110)의 제1면(110a) 사이에는 언더필(133)이 충진 후 경화될 수 있다. 상기 언더필(133)은 제조 공정상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 상기 도전성 범프(132)의 접합부를 보호한다. 상기 언더필(133)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있고, 이를 상기 재질로 한정하는 것은 아니다.
상기 제1수동소자(141)는 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1도전성 패턴(112a)에 연결될 수 있다. 상기 제1수동소자(141)는 커패시터, 저항 등일 수 있으며, 이를 상기 구성으로 한정하는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면을 몰딩한 것의 단면도이다.
도 3을 참조하면, 상기 기판(110)의 제1면(110a)에 제1몰딩부(151)가 형성될 수 있다.
상기 기판(110)의 제1면(110a)에 배치된 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 밀봉하기 위하여 인캡슐런트로 제1몰딩부(151)를 형성할 수 있다. 또한, 상기 제1몰딩부(151)를 형성하기 위한 인캡슐런트는 에폭시 컴파운드, 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 이를 상기 재질로 한정하는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.
도 4를 참조하면, 상기 기판(110)의 제2면(110b)에 제3반도체 디바이스(160) 및 제2수동소자(142)가 배치될 수 있다.
상기 제3반도체 디바이스(160)는 상기 제4반도체 다이(161), 접착층(162) 및 도전성 와이어(163)를 포함할 수 있다.
상기 제4반도체 다이(161)는 상기 기판(110)의 제2면(110b)에 배치될 수 있고, 상기 제4반도체 다이(161)는 상기 기판(110)의 제2면(110b)에 형성된 제2보호층(113b)에 접착층(162)을 형성하여 접착될 수 있다. 상기 접착층(162)은 절연성 재질로 이루어 질 수 있다. 또한, 상기 접착층(162)은 에폭시 접착제, 양면접착 테이프 등일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.
상기 제4반도체 다이(161)는 도전성 와이어(163)를 통하여 상기 기판(110)의 제2면(110b)에 노출되어 있는 상기 제2배선 패턴(112b)에 전기적으로 연결된다. 상기 도전성 와이어(125)의 일단은 상기 제4반도체 다이(161)의 상면에 형성되어 있는 본드패드에 전기적·기계적으로 연결되고, 그 타단은 상기 제2배선 패턴(112b)과 전기적·기계적으로 연결된다. 한편, 상기 도전성 와이어(163)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금으로 이루어질 수 있고, 이를 상기 재질로 한정하는 것은 아니다.
상기 제2수동소자(142)는 상기 기판(110)의 제2면(110b)에 노출되어 있는 상기 제2도전성 패턴(112b)에 연결될 수 있다. 상기 제2수동소자(142)는 커패시터 저항 등일 수 있으며, 이를 상기 구성으로 한정하는 것은 아니다.
도 5a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 제1솔더볼을 결합한 것의 단면도이다. 도 5b는 도 5a의 A 부분을 확대하여 도시한 것이다.
도 5a를 참조하면, 상기 기판(110)의 제2면(110b)에는 제1솔더볼(170)이 결합될 수 있다. 상기 제1솔더볼(170)은 상기 기판(110)의 제2면(110b)에 노출된 상기 제2배선 패턴(112b)에 전기적·기계적으로 연결된다.
도 5b를 참조하면, 상기 제1솔더볼(170)은 코어볼(Core ball,171) 및 솔더층(172)을 포함할 수 있다. 상기 코어볼(171)은 금속 재질로 이루어질 수 있고, 구리-코어볼(Cu-core ball)일 수 있다. 상기 솔더층(172)은 상기 코어볼(171)의 표면에 형성될 수 있다. 상기 솔더층(172)은 금속 재질인 주석-납(Sn-Pb) 및 납없는 주석(Leadless Sn)으로 이루어질 수 있고, 주석-은(Sn-Ag)계, 주석-비스무스(Sn-Bi)계, 주석-구리(Sn-Cu)계, 주석-아연(Sn-Zn)계 및 여기에 다시 은(Ag), 구리(Cu), 아연(Zn), 인듐(In), 니켈(Ni), 인(P), 갈륨(Ga), 크롬(Cr) 등을 용도에 맞춰 첨가될 수 있다. 또한, 상기 코어볼(171)의 재질은 상기 솔더층(172)의 재질보다 용융점이 높고, 그 강성이 높을 수 있다.
따라서, 상기 코어볼(171)은 상기 제1솔더볼(170)의 전체 강성을 높일 수 있다. 그리고 상기 솔더층(172)은 제1솔더볼(170)을 연결시키기 위한 리플로우(Reflow)과정에서 용융되어 상기 제1솔더볼(170)을 상기 기판(110)의 제2면(110b)에 결합시킬 수 있다. 또한, 상기 솔더층(172)은 외부로부터의 충격을 완화시킬 수 있다.
한편, 상기 기판(110)의 제2면(110b)에 상기 제3반도체 디바이스(160)가 배치되는 것보다, 상기 제1솔더볼(170)이 먼저 결합될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면을 몰딩한 것의 단면도이다.
도 6를 참조하면, 상기 기판(110)의 제2면(110b)에 제2몰딩부(152)가 형성될 수 있다.
상기 기판(110)의 제2면(110b)에 배치된 제3반도체 디바이스(160), 제2수동소자(142) 및 제1솔더볼(170)을 밀봉하기 위하여 인캡슐런트로 이용하여 제2몰딩부(152)를 형성할 수 있다. 또한, 상기 제2몰딩부(152)를 형성하기 위한 인캡슐런트는 에폭시 컴파운드, 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 이를 상기 재질로 한정하는 것은 아니다.
한편, 상기 기판(110)의 제1면(110a)에 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 배치하고, 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 밀봉하기 위하여 제1몰딩부(151)가 형성되는 것보다, 먼저 상기 기판(110)의 제2면(110b)에 상기 제3반도체 디바이스(160) 및 제2수동소자(142)를 배치하고, 제1솔더볼(170)이 결합되며, 상기 제3반도체 디바이스(160), 제2수동소자(142) 및 제1솔더볼(170)을 밀봉하기 위하여 제2몰딩부(152)가 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 형성된 몰딩부에 금속 차폐막을 형성한 것의 단면도이다.
도 7을 참조하면, 상기 기판(110)의 제1면(110a)에 형성된 제1몰딩부(151)의 표면에 금속 차폐막(180)을 형성할 수 있다. 상기 금속 차폐막(180)은 금속 스퍼터링(Sputtering)으로 형성될 수 있다. 즉, 상기 금속 차폐막(180)은 레이져를 이용하여 금속막을 증착시킬 수 있다. 따라서, 상기 제1몰딩부(151)에 의해서 밀봉된 전기적 소자가 전자파로부터 보호될 수 있다.
또한, 상기 금속막은 상기 기판(110)의 측면 및 상기 제2몰딩부(152)의 측면까지 연장되어 형성될 수 있다. 상기 금속막이 연장됨으로써, 상기 기판(110), 및 제2몰딩부(152)에 의해서 밀봉된 전기적 소자도 전자파로부터 보호될 수 있다.
한편, 상기 기판(110)의 제1면(110a)에 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 밀봉하기 위하여 제1몰딩부(151)를 형성한 바로 다음에 상기 제1몰딩부(151)의 표면에 상기 금속 차폐막(180)을 형성할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 형성된 몰딩부를 그라인딩한 것의 단면도이다. 도 8b는 도 8a의 B 부분을 확대하여 도시한 것이다. 도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 단면도를 도시한 것이다. 도 9b는 도 9의 C 부분을 확대하여 도시한 것이다.
도 8a, 도 8b 및 도 9b를 참조하면, 상기 기판(110)의 제2면(110b)에 형성된 제2몰딩부(152´)가 그라인딩된다. 상기 제2몰딩부(152´)는 상기 제1솔더볼(170´)의 코어볼(171´) 및 솔더층(172´)이 상기 제2몰딩부(152´)의 외부로 노출될되도록 그라인딩될 수 있다. 따라서, 상기 제2몰딩부(152´)를 그라인딩 함으로써, 상기 제1솔더볼(170´)이 상기 제2몰딩부(152´)의 표면에 노출되어 랜드부(170´a) 및 상기 랜드부(170´a)의 경계선(170´b)이 형성될 수 있다.
또한, 상기 기판(110)의 제2면(110b)으로부터 상기 제2몰딩부(152´)의 그라인딩되어 랜드부(170´a)가 형성된 면까지의 높이를 제1높이(h1)로 하고, 상기 기판(110)의 제2면(110b)으로부터 상기 제1솔더볼(170´)의 중심까지의 높이를 제2높이(h2)로 하였을 때, 상기 제1높이(h1)가 상기 제2높이(h2)보다 클 수 있다. 그리고 상기 제1높이(h1)가 상기 제2높이(h2)보다 높은 경우, 상기 제1솔더볼(170´)에 제2솔더볼(190)이 결합될 때 상기 제1솔더볼(170´)과 상기 제2솔더볼(190)의 결합부(CP)에 솔더넥(Solder Neck,SN)이 형성될 수 있다. 즉, 상기 랜드부(170´a)와 경계선(170´b)에서 상기 제1솔더볼(170´)의 표면으로 그려진 접선이 이루는 각도(θ)는 둔각인 경우 상기 결합부(CP)에 솔더넥(SN)이 형성될 수 있다. 따라서, 상기 솔더넥(SN)이 형성된다면 상기 랜드부(170´a)에 다른 솔더볼이 결합되거나 표면실장기술(SMT,Surface Mount Technology)에 의하여 반도체 디바이스 모듈을 다른 기판에 실장한 이후 신뢰성 테스트에 의한 피로도 누적에 의하여 상기 솔더넥(SN)에 물리적 스트레스가 집중될 수 있다. 그러나 상기 제1솔더볼(170´)이 상기 강성이 높은 금속 재질로된 코어볼(171´)을 포함함으로써, 상기 솔더넥(SN)에 물리적 스트레스가 집중되더라도 상기 솔더볼(170´)이 상기 기판(110)과 전기적·기계적으로 단절되지 않을 수 있다.
한편, 상기 코어볼(171´)을 포함하지 않는 솔더볼의 경우 다른 솔더볼이 상기 랜드부(170´a)에 결합되어 상기 솔더넥(SN)이 형성된다면, 표면실장기술(SMT)에 의하여 반도체 디바이스 모듈을 다른 기판에 실장한 이후 상황에서 추가 공정에 의한 열 스트레스나 혹은 신뢰성 테스트에 의한 피로도 누적에 따라 상기 솔더넥(SN)에 물리적 스트레스가 집중되어 기판과의 전기적·기계적으로 단절될 수 있다. 따라서, 상기 솔더넥(SN)이 형성되지 않게 하기 위하여, 그라인딩된 면까지의 높이인 제1높이(h1)가 솔더볼의 중심까지의 높이인 제2높이(h2)보다 낮도록 그라인딩될 수 있다. 즉, 몰딩부의 외부로 노출되는 솔더볼의 랜드부와, 경계선에서 상기 솔더볼의 표면으로 그려진 접선과 이루는 각도(θ)는 예각일 수 있다. 따라서, 다른 솔더볼이 랜드부에 결합되어도 상기 솔더넥(SN)이 형성되지 않아서, 상기 솔더볼의 한곳에 물리적 스트레스가 집중되지 않는다. 그러나 상기 제1높이(h1)가 상기 제2높이(h2)보다 낮을 경우, 상기 제3반도체 디바이스(160)를 상기 기판(110)의 제2면(110b)에 배치하기 위한 충분한 공간이 형성되지 않을 수 있다.
따라서, 상기 제1솔더볼(170´)이 상기 코어볼(171´)을 포함함으로써, 상기 제2몰딩부(152´)의 그라인딩된 면까지의 제1높이(h1)가 상기 제1솔더볼(170´)의 중심까지의 제2높이(h2)보다 높게 형성될 수 있으므로, 상기 제3반도체 디바이스(160)를 상기 기판(110)의 제2면(110b)에 배치하기 위한 충분한 공간이 확보할 수 있다.
도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 단면도를 도시한 것이다. 도 9b는 도 9의 C 부분을 확대하여 도시한 것이다.
도 9를 참조하면, 상기 제2몰딩부(152´)의 외부로 노출된 상기 제1솔더볼(170´)의 랜드부(170´a)에 상기 제2솔더볼(190)이 결합될 수 있다. 상기 제2솔더볼(190)은 상기 제1솔더볼(170´)과 전기적·기계적으로 연결될 수 있다. 상기 제2솔더볼(180)은 주석-납(Sn-Pb) 및 납없는 주석(Leadless Sn)으로 이루어질 수 있고, 주석-은(Sn-Ag)계, 주석-비스무스(Sn-Bi)계, 주석-구리(Sn-Cu)계, 주석-아연(Sn-Zn)계 및 여기에 다시 은(Ag), 구리(Cu), 아연(Zn), 인듐(In), 니켈(Ni), 인(P), 갈륨(Ga), 크롬(Cr) 등을 용도에 맞춰 첨가될 수 있다. 따라서, 반도체 디바이스 모듈(100)은 상기 제1솔더볼(170´) 및 제2솔더볼(190)로 이루어진 두개의 솔더볼을 포함할 수 있고, 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제3반도체 디바이스(160)는 상기 제1솔더볼(170´) 및 제2솔더볼(190)을 통하여, 다른 기판에 전기적으로 접속할 수 있다.
한편, 제2솔더볼(190)로 BGA(Ball Grid Array)를 형성하는 것을 대신하여, 상기 제1솔더볼(170´)의 랜드부(170´a)에 LGA(Land Grid Array)의 솔더범프(Solder Bump)를 형성할 수 있다.
따라서, 상기 반도체 디바이스 모듈(100)은 상기 기판(110)의 양면에 반도체 디바이스(120,130,160)를 배치하기 위하여 두개의 솔더볼을 이용할 때, 제1솔더볼(170,170´)이 금속 재질로된 코어볼(171,171´)을 포함함으로써, 제1솔더볼(170,170´)이 기판위에 안정적이게 결합될 수 있고, 다른 솔더볼을 결합시키기 위한 그라인딩 높이를 줄일 수 있으며, 그라인딩된 제1솔더볼(160,160´)이 결합된 면에 배치되는 제3반도체 디바이스(160)를 위한 공간이 확보될 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 모듈 및 그 제조 방법를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 반도체 디바이스 모듈 110 : 기판
120 : 제1반도체 디바이스 130 : 제2반도체 디바이스
141 : 제1수동소자 142 : 제2수동소자
151 : 제1몰딩부 152,152´: 제2몰딩부
160 : 제3반도체 디바이스 170,170´: 제1솔더볼
180 : 금속 차폐막 190 : 제2솔더볼

Claims (20)

  1. 제1면과 제2면에 배선 패턴이 형성된 기판;
    상기 기판의 제1면 및 상기 제1면의 반대면인 제2면에 배치된 반도체 디바이스;
    상기 기판의 제2면에 결합된 제1솔더볼;
    상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부;
    상기 기판의 제2면의 반도체 디바이스를 인캡슐레이션하고, 상기 제1솔더볼의 일부가 노출되어 랜드부가 형성된 제2몰딩부; 및
    상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 결합된 제2솔더볼을 포함하고,
    상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 상기 코어볼의 표면에 형성된 솔더층으로 이루어지며,
    상기 제2솔더볼은 솔더층으로만 이루어지고,
    상기 코어볼 및 상기 솔더층은 그라인딩에 의해 상기 제2몰딩부의 표면으로 노출되며,
    상기 제2몰딩부의 표면으로 노출된 코어볼은 상기 제2솔더볼과 전기적으로 연결된 반도체 디바이스 모듈.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질인 반도체 디바이스 모듈.
  6. 제 1 항에 있어서,
    상기 코어볼의 재질은 구리인 반도체 디바이스 모듈.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높은 반도체 디바이스 모듈.
  9. 제 1 항에 있어서,
    상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각인 반도체 디바이스 모듈.
  10. 제 1 항에 있어서,
    상기 기판의 제1면에 형성된 제1몰딩부에 형성된 금속 차폐막을 더 포함하는 반도체 디바이스 모듈.
  11. 제1면과 제2면에 배선 패턴이 형성된 기판을 준비하는 단계(S1);
    상기 기판의 제1면에 반도체 디바이스를 배치하고, 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부를 형성하며,
    상기 기판의 제2면에 반도체 디바이스를 배치하고, 제1솔더볼을 결합하며, 상기 기판의 제2면의 반도체 디바이스 및 제1솔더볼을 인캡슐레이션하는 제2몰딩부를 형성하는 단계(S2);
    상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3); 및
    상기 제1솔더볼의 랜드부에 제2솔더볼을 결합하는 단계(S4)를 포함하고,
    상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 상기 코어볼의 표면에 형성된 솔더층으로 이루어지며,
    상기 제2솔더볼은 솔더층으로만 이루어지고,
    상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서,
    상기 코어볼 및 상기 솔더층은 그라인딩에 의해 상기 제2몰딩부의 표면으로 노출되며,
    상기 제2몰딩부의 표면으로 노출된 코어볼은 상기 제2솔더볼과 전기적으로 연결된 반도체 디바이스 모듈 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 11 항에 있어서,
    상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질인 반도체 디바이스 모듈 제조 방법.
  16. 제 11 항에 있어서,
    상기 코어볼의 재질은 구리인 반도체 디바이스 모듈 제조 방법.
  17. 삭제
  18. 제 11 항에 있어서,
    상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서,
    상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높도록 그라인딩되는 반도체 디바이스 모듈 제조 방법.
  19. 제 11 항에 있어서,
    상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서,
    상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각을 이루도록 그라인딩되는 반도체 디바이스 모듈 제조 방법.
  20. 제 11 항에 있어서,
    상기 기판의 제1면에 형성된 제1몰딩부에 금속막을 증착시켜 금속 차폐막을 형성하는 단계(S5)를 더 포함하는 반도체 디바이스 모듈 제조 방법.
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