KR101799017B1 - 전압 안정화 회로를 구비한 반도체 집적 회로 - Google Patents

전압 안정화 회로를 구비한 반도체 집적 회로 Download PDF

Info

Publication number
KR101799017B1
KR101799017B1 KR1020110082318A KR20110082318A KR101799017B1 KR 101799017 B1 KR101799017 B1 KR 101799017B1 KR 1020110082318 A KR1020110082318 A KR 1020110082318A KR 20110082318 A KR20110082318 A KR 20110082318A KR 101799017 B1 KR101799017 B1 KR 101799017B1
Authority
KR
South Korea
Prior art keywords
voltage
unit
clamping
abandoned
registration fee
Prior art date
Application number
KR1020110082318A
Other languages
English (en)
Other versions
KR20130019988A (ko
Inventor
김종수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110082318A priority Critical patent/KR101799017B1/ko
Priority to US13/244,169 priority patent/US8797093B2/en
Priority to TW101101395A priority patent/TWI543529B/zh
Priority to CN201210041982.XA priority patent/CN102956633B/zh
Publication of KR20130019988A publication Critical patent/KR20130019988A/ko
Priority to US14/318,173 priority patent/US20140306747A1/en
Application granted granted Critical
Publication of KR101799017B1 publication Critical patent/KR101799017B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

전압 안정화 회로를 포함하는 반도체 집적 회로는 제 1 전압 제공부, 상기 제 1 전압 제공부와 상이한 레벨의 전압을 제공하는 제 2 전압 제공부, 및 상기 제 1 및 제 2 전압 제공부 사이에 연결되고 상기 제 1 또는 제 2 전압 제공부로부터 유입되는 전압을 일시적으로 강하시키는 클램핑부, 및 상기 클램핑부를 통과한 전압을 상기 제 2 또는 제 1 전압 제공부로 디스차지시키는 디스차지부로 구성되는 적어도 하나의 디스차지 패스를 포함하는 전압 안정화부를 포함한다.

Description

전압 안정화 회로를 구비한 반도체 집적 회로{Semiconductor Integrated Circuit Having Voltage Stabilizing Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 면적을 감소시키면서 정전기를 용이하게 배출시킬 수 있는 전압 안정화 회로를 구비한 반도체 집적 회로에 관한 것이다.
현재, 5V 이하로 설계된 반도체 집적 회로에서, 정전기의 유입 및 발생은 반도체 집적 회로 전체를 파괴시킬 수 있는 치명적인 문제점이다.
이에 따라, 이러한 정전기가 반도체 집적 회로의 내부 회로에 유입되지 않도록, 대부분의 반도체 집적 회로 장치는 정전기 방지 회로를 구비하고 있다.
일반적인 정전기 방지 회로는 패드와 전원 터미널 사이에 리버스 다이오드(Reverse diode)를 설치하여, 정전기를 배출시키고 있다. 이와 같은 역방향 다이오드는 모스 트랜지스터 구조로 형성되는 것이 일반적이다.
하지만, 모스 트랜지스터 형태의 리버스 다이오드는 정전기로 인한 손상을 완충시키기 위하여 대형 사이즈가 요구된다. 이로 인해, 반도체 집적 밀도를 감소시키는 데 저해 요소가 된다.
(인용 문헌 US 2008197415)
따라서, 본 발명은 면적을 감소시키면서, 정전기를 효과적으로 배출시킬 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로는, 제 1 전압 제공부, 상기 제 1 전압 제공부와 상이한 레벨의 전압을 제공하는 제 2 전압 제공부, 및 상기 제 1 및 제 2 전압 제공부 사이에 연결되고 상기 제 1 또는 제 2 전압 제공부로부터 유입되는 전압을 일시적으로 강하시키는 클램핑부, 및 상기 클램핑부를 통과한 전압을 상기 제 2 또는 제 1 전압 제공부로 디스차지시키는 디스차지부로 구성되는 적어도 하나의 디스차지 패스를 포함하는 전압 안정화부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 전원 전압 제공부와 패드 사이에 연결되며, 상기 패드와 연결되는 제 1 클램핑부 및 상기 제 1 클램핑부와 상기 전원 전압 제공부 사이에 연결되는 제 1 디스차지부를 포함하는 제 1 디스차지 패스, 및 상기 패드와 접지 전압 제공부 사이에 연결되며, 상기 패드와 연결되는 제 2 클램핑부 및 상기 제 2 클램핑부와 상기 접지 전압 제공부 사이에 연결되는 제 2 디스차지부를 포함하는 제 2 디스차지 패스를 포함한다.
본 발명은 정전기가 유일될 수 있는 전압원들 사이에 1차적으로 정전기를 클램핑 및 버퍼링하는 포워드 다이오드로 구성된 클램핑부 및 버퍼링 및 클램핑된 정전기를 배출시키는 리버스 다이오드로 구성된 디스차지부로 구성된 전압 안정화 회로를 설치하는 것이다.
클램핑부에 의해 정전기와 같이 슈팅된 전압이 일정 레벨로 클램핑됨에 따라, 안정된 클램핑 전압이 디스차지부로 제공된다. 이에 따라, 디스차지부의 면적을 전체 정전기를 제거할 만큼으로 크게 제작하지 않아도 된다. 이에, 정전기 방지 회로의 면적을 크게 줄일 수 있으며, 반도체 회로의 고집적화에 기여할 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 블록도,
도 2a는 본 발명의 일 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도,
도 2b는 도 2a의 등가 회로도,
도 2c는 도 2b의 접합 캐패시턴스 개념을 설명하기 위한 반도체 집적 회로의 요부 단면도,
도 3a는 본 발명의 다른 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도,
도 3b는 도 3a의 등가 회로도,
도 3c 및 도 3d는 도 3a의 클램핑부를 구성하는 모스 트랜지스터의 평면도들,
도 4a는 본 발명의 다른 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도,
도 4b는 도 4a의 클램핑부를 구성하는 모스 트랜지스터의 평면도,
도 5는 본 발명의 다른 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도,
도 6a는 본 발명의 또 다른 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도,
도 6b는 도 6a의 등가 회로도,
도 7a는 본 발명의 또 다른 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도,
도 7b는 도 7a의 등가 회로도,
도 8a는 본 발명의 또 다른 실시예에 따른 전압 안정화 회로를 구비한 반도체 집적 회로를 보여주는 회로도, 및
도 8b는 도 8a의 등가 회로도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도 1을 참조하면, 본 실시예의 반도체 집적 회로로 장치(100)는 제 1 전압 제공부(120), 제 2 전압 제공부(150) 및 전압 안정화부(200)를 포함한다.
제 1 전압 제공부(120) 및 제 2 전압 제공부(150)는 서로 상이한 전압 레벨을 제공 또는 출력하는 블록일 수 있다. 예를 들어, 제 1 및 제 2 전압 제공부(120)는 전원 전압 제공부(VDD), 접지 전압 제공부(VSS), 및 외부 신호가 제공되는 터미널(terminal), 즉 패드(pad) 중 선택되는 하나일 수 있으며, 서로 중복되지 않도록 선택된다.
전압 안정화부(200)는 제 1 및 제 2 전압 제공부(120,150) 사이에 연결된다. 전압 안정화부(200)는 클램핑부(250a) 및 디스차지부(250b)를 포함할 수 있다.
클램핑부(250a) 및 디스차지부(250b)의 위치는 상기 제 1 및 제 2 전압 제공부(120,150)의 전압 레벨에 따라 달라질 수 있다.
예를 들어, 클램핑부(250a) 및 디스차지부(250b)의 연결 노드를 "A"라 정하는 경우, 클램핑부(250a)는 연결 노드(A)를 기준으로 상대적으로 높은 레벨의 전압 제공부 측에 위치되고, 디스차지부(250b)는 연결 노드(A)를 기준으로 상대적으로 낮은 레벨의 전압 제공부측에 위치될 수 있다.
클램핑부(250a)는 상대적으로 높은 레벨의 전압 제공부, 예를 들어, 제 1 전압 제공부(120)로부터 유입되는 정전기와 같은 슈팅 전압(shooting voltage)이 입력되는 경우, 상기 슈팅 전압을 일시적으로 다운 버퍼링시키는 역할을 한다. 다시 말해, 클램핑부(250a)에 전달되는 전하를 일시적으로 배출시켜 슈팅 전압을 클램핑한다. 이러한 클램핑부(250a)는 포워드(forward) 다이오드, 예컨대 포워드 다이오드 형태로 연결된 NMOS 또는 PMOS 트랜지스터로 구성될 수 있다. 하지만, 여기에 한정되지 않고, 일반적인 폴리실리콘 저항 또는 메탈 저항등도 이용할 수 있다.
디스차지부(250b)는 연결 노드(A)와 상대적으로 낮은 전압 제공부, 예를 들어 제 2 전압 제공부(150) 사이에 연결될 수 있고, 버퍼링된 슈팅 전압을 디스차지시키는 역할을 한다. 디스차지부(250b)는 리버스(reverse) 다이오드, 예를 들어, 리버스 다이오드 형태로 연결된 NMOS 또는 PMOS 트랜지스터 형태로 구성될 수 있다. 이때, 도면의 Cj는 리버스 다이오드의 접합 영역에 형성되는 기생 접합 캐패시터이다. 이러한 디스차지부(250b)는 상기 클램핑부(250a)에 의해 1차적으로 전압 강하된 레벨의 슈팅 전압을 디스차지시키게 된다. 그러므로, 디스차지부(250b)는 종래 보다 좁은 면적만으로도 쉽게 정전기를 제거할 수 있다.
즉, 종래의 경우, 슈팅 전압 전체를 디스차지시키도록 상당량의 면적을 갖는 모스 트랜지스터가 리버스 다이오드로서 이용되었다. 하지만, 본 실시예의 경우, 1차적으로 전압을 낮춰주는 클램핑부(250a)에 의해 상대적으로 낮은 전압 및 전하가 유입되므로, 넓은 면적이 제공되지 않으면서도 용이하게 정전기를 배출시킬 수 있다.
이와 같은 전압 안정화 회로부를 구비한 집적 회로 장치의 동작은 다음과 같다. 이하 설명에서는 제 1 전원 제공부(120)의 전압 레벨이 제 2 전원 제공부(150)의 전압 레벨보다 높다는 가정하에 설명하기로 한다.
제 1 전원 제공부(120)로부터 제공되는 상대적으로 높은 전압, 혹은 정전기 전압이 유입되면, 클램핑부(250a)는 입력되는 전압의 전하를 일시적으로 강하시킨다. 다시 말해, 클램핑부(250a)는 유입되는 전압을 클램핑시킨다. 그후, 클램핑된 전압은 상기 디스차지부(250b)를 통해 디스차징이 이루어진다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 집적 회로를 설명하기 위한 도면이다. 본 실시예는 전원 전압 제공부(121) 및/또는 접지 전압 제공부(151)를 통해 정전기가 유입되는 경우의 정전기 배출에 대해 설명할 것이다.
본 실시예의 반도체 집적 회로(100a)는 전원 전압 제공부(121,VDD) 및 접지 전압 제공부(151) 사이에 형성되는 2개의 디스차지 패스(path 1, path2)로 구성된 전압 안정화부(210)를 포함할 수 있다.
상기 전압 안정화부(210)는 전원 전압 제공부(121)로 부터 유입되는 슈팅 전압을 배출시키기 위한 제 1 디스차지 패스(path 1), 및 접지 전압 제공부(151)로 부터 유입되는 슈팅 전압을 배출시키기 위한 제 2 디스차지 패스(path 2)를 포함할 수 있다.
제 1 디스차지 패스(path 1)는 클램핑부(250a) 역할을 하는 제 1 NMOS 트랜지스터(N1) 및 디스차지부(250b) 역할을 하는 제 1 PMOS 트랜지스터(P1)로 구성될 수 있다. 제 1 NMOS 트랜지스터(N1)은 실질적인 저항의 역할을 하도록 포워드 다이오드 형태로 연결될 수 있다. 즉, 제 1 NMOS 트랜지스터(N1)는 전원 전압 제공부(121)에 연결되는 드레인, 상기 드레인에 연결되는 게이트 및 제 1 PMOS 트랜지스터의 소스에 연결되는 소스를 포함한다. 반면, 제 1 PMOS 트랜지스터(P1)는 전하 디스차지가 될 수 있도록 리버스 다이오드 형태로 연결될 수 있다. 즉, 제 1 PMOS 트랜지스터(P1)는 제 1 NMOS 트랜지스터의 소스에 연결되는 소스, 상기 소스에 연결되는 게이트 및 접지 전압 제공부(151)에 연결되는 드레인을 포함한다.
제 2 디스차지 패스(path 2)는 디스차지부(250b)의 역할을 하는 제 2 NMOS 트랜지스터(N2) 및 클램핑부(250a) 역할을 하는 제 2 PMOS 트랜지스터(P2)로 구성될 수 있다. 제 2 NMOS 트랜지스터(N2)는 리버스 다이오드 형태로 연결될 수 있도록, 게이트와 소스가 공통으로 형성된다. 반면, 제 2 PMOS 트랜지스터(P2)는 저항 즉, 포워드 다이오드 형태로 연결될 수 있도록, 그것의 게이트와 드레인이 공통으로 연결될 수 있다.
이와 같은 제 1 디스차지 패스(path 1)는 도 2b에 도시된 바와 같이, 전원 전압 제공부(VDD)와 접지 전압 제공부(VSS) 사이에 포워드 다이오드(FD) 및 디스차지부(250b)가 순차적으로 연결된 형태의 등가 회로를 갖는다. 이러한 제 1 디스차지 패스(path 1)는 전원 전압 제공부(VDD)로 부터 입력되는 전압이 슈팅되는 경우, 상기 포워드 다이오드(FD)에 의해 전압 강하, 다시 말해, 일시적인 차지 배출이 이루어진다. 이에 따라, 도면의 X1으로 표시된 바와 같이, 슈팅 부분 즉, 전압의 피크에 해당되는 부분이 클램핑된다. 그후, 클램핑된 전압은 디스차지부(250b)로 전달되어 디스차지가 이루어진다.
접합 캐패시터(Cj)는 도 2c에 도시된 바와 같이, 견딜 수 있을 만큼의 전압 인가시 공핍 영역(D)이 점진적으로 감소되어, 접합 캐패시턴스가 증대된다. 만일, 정전기와 같이 수백 내지 수천 볼트에 이르는 슈팅 전압이 그대로 입력되는 경우, 상기 접합 캐패시터를 생성하는 리버스 다이오드(RD)가 손상을 입을 수 있다. 하지만, 본 실시예와 같이, 피크치가 클램핑된 전압이 디스차지부(250b)의 소스에 제공되는 경우, 오히려 공핍 영역을 감소시켜, 접합 캐패시터(Cj)가 손상되지 않는 범위에서 접합 캐패시턴스가 증대되어, 전하 배출 능력이 개선된다.
한편, 제 2 디스차지 패스(path 2)는 전원 전압 제공부(VDD)와 접지 전압 제공부(VSS) 사이에 리버스 다이오드(RD) 및 포워드 다이오드(FD)가 순차적으로 연결된 형태의 등가 회로를 갖는다. 이러한 제 2 디스차지 패스(path 2)는 접지 전압 제공부(VSS)로 부터 입력되는 전압이 슈팅되는 경우, 이를 디스차지시키는 패스로서, 그 원리는 상기 제 1 디스차지 패스와 동일하다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 정전기 방지 회로를 포함하는 반도체 집적 회로를 보여준다.
먼저, 도 3a를 참조하면, 본 실시예에 따른 반도체 집적 회로(100b)는 패드(125) 및 접지 전압 제공부(151) 사이에 제 1 및 제 2 디스차지 패스(path 1, path2)를 구비하는 전압 안정화부(220)를 포함할 수 있다. 여기서, 상기 패드(125)는 데이터 또는 신호가 입력되는 패드일 수 있다.
제 1 및 제 2 디스차지 패스(path 1, path 2)는 도 3a 및 도 3b에 도시된 바와 같이, 패드(125)에서 유입되는 전압 또는 신호에서 슈팅이 일어나는 경우, 배출시키기 위한 패스들로서, 모두 접지 전압 제공부(151)쪽으로 디스차지가 이루어질 수 있도록 구성될 수 있다, 이에 따라, 제 1 및 제 2 디스차지 패스(path 1, path 2)는 실질적으로 동일한 구성 및 연결 관계를 가질 수 있다.
즉, 패드(125)와 접지 전압 제공부(151) 사이의 제 1 및 제 2 디스차지 패스(path 1, path 2) 각각은 클램핑부(250a) 및 디스차지부(250b)로 구성될 수 있다. 상기 클램핑부(250a)는 패드(125)와 디스차지부(250b) 사이에 연결되는 포워드 다이오드 형태의 제 1 및 제 2 NMOS 트랜지스터(N1,N2)로 구성될 수 있다. 상기 디스차지부(250b)는 클램핑부(250a)와 접지 전압 제공부(151) 사이에 연결되는 제 1 및 제 2 PMOS 트랜지스터(P1,P2)로 구성될 수 있다.
이때, 본 실시예에서는 버퍼링 효율을 보다 증대시키기 위하여, 클램핑부(250a)를 구성하는 제 1 및 제 2 NMOS 트랜지스터(N1,N2)의 폭(width)를 달리 설정할 수 있다. 예를 들어, 제 1 NMOS 트랜지스터(N1)의 폭(W1)을 제 2 NMOS 트랜지스터(N2)의 폭(W2)보다 크게 설정할 수 있다.
알려진 바와 같이, NMOS 트랜지스터의 경우, 폭이 증대될수록 누설 전류가 증대되는 특징이 있다. 그러므로, 상기와 같이 클램핑부(250a)를 구성하는 제 1 또는 제 2 NMOS 트랜지스터(N1,N2)의 폭(W1,W2)을 증대시키는 경우, 누설 전류가 증대되기 때문에, 차지 배출이 가속되어, 높은 클램핑 효율을 얻을 수 있다.
MOS 트랜지스터의 폭을 증대시키는 방법은 크게 액티브 영역의 폭(W1)을 직접적으로 연장시키는 방법과(도 3c), 액티브 영역의 폭(W)은 동일한 상태에서 게이트 전극(GATE 1)을 빗(comb) 형태로 형성하여 유효 폭을 증대시키는 방법(도 3d)이 있을 수 있다. 여기서, GATE는 정상 상태의 MOS 트랜지스터의 게이트 구조이다.
또한, 도 4a에 도시된 바와 같이, 제 1 및 제 2 NMOS 트랜지스터(N1,N2)의 채널 길이(channel length, L1,L2)를 선택적으로 감소시켜, 클램핑부(250a)의 누설 전류를 증대시킬 수 있다.
예를 들어, 도 4b에 도시된 바와 같이, 제 2 NMOS 트랜지스터(N2)의 게이트 전극 선폭, 즉, 채널 길이(L2)가 제 1 NMOS 트랜지스터(N1)의 채널 길이(L1)보다 좁게 설계되어, 누설 전류를 증대시킬 수 있다.
또한, 도 5에 도시된 바와 같이, 패드(125)에 고전압 또는 슈팅 전압이 인가되는 경우, 클램핑부(250a)로서 PMOS 트랜지스터(P1,P2)가 이용될 수 있다.
즉, 본 실시예의 반도체 집적 회로(100c)는 접지 전압 제공부(151) 및 패드(125) 사이에 동일한 구조의 제 1 및 제 2 디스차지 패스(path 1, path2)를 구비하는 전압 안정화부(220a)를 포함할 수 있다.
제 1 및 제 2 디스차지 패스(path 1, path 2)는 접지 전압 제공부(151) 및 패드(125) 사이에 순차적으로 연결된 디스차지부(250b) 및 클램핑부(250a)로 구성될 수 있다.
디스차지부(250b)는 접지 전압 제공부(151) 및 해당 디스차지 패스의 클램핑부(250a) 사이에 연결되는 NMOS 트랜지스터(N1,N2)로 구성될 수 있다. NMOS 트랜지스터(N1,N2)는 각각 게이트와 드레인이 공통으로 연결되는 리버스 다이오드 형태로 구성될 수 있다.
상기 클램핑부(250a)는 해당 디스차지 패스의 디스차지부(250b) 및 패드(125) 사이에 연결되는 PMOS 트랜지스터(P1,P2)로 구성될 수 있다. PMOS 트랜지스터는 포워드 다이오드 형태로 연결될 수 있도록, 게이트와 소스가 연결된 형태를 가질 수 있다.
앞서 설명된 실시예와 같이, PMOS 트랜지스터(P1,P2)로 구성된 클램핑부(250a)는 버퍼링 효율 및 클램핑 효율이 증대되도록, 폭(W1,W2) 및 채널 길이(L1,L2)를 누설 전류가 증대되는 방향으로 모디파이(modify)할 수 있다.
도 6a 및 도 6b는 도 2a에 대한 실시예의 변형예를 제시한다.
본 실시예에서는 전원 전압 제공부(121) 및 접지 전압 제공부(151) 사이의 제 1 및 제 2 디스차지 패스(path 1, path 2)별 클램핑부(250a)의 구성을 변경한다.
예를 들어, 도 6a 및 도 6b에 도시된 반도체 집적 회로(100d)는 제 1 및 제 2 디스차지 패스(path 1, path 2)의 클램핑부(250a)는 직렬로 연결된 한 쌍의 포워드 다이오드(FD)로 구성될 수 있다.
이때, 제 1 디스차지 패스(path 1)의 포워드 다이오드(FD)는 게이트 및 드레인(VDD에 연결되는 접합 터미널)이 공통으로 연결된 NMOS 트랜지스터들(N11,N12)로 구성될 수 있다. 제 2 디스차지 패스(path 2)의 포워드 다이오드(FD)는 게이트와 드레인(VSS에 연결되는 접합 터미널)이 공통으로 연결된 PMOS 트랜지스터들(P21,P22)로 구성될 수 있다.
이와 같이, 클램핑부(250a)를 직렬 연결된 포워드 다이오드들(FD)로 구성함에 따라, 전압 강하량을 증대시킬 수 있다.
또한, 본 실시예에서는 클램핑부(250a)로서 한 쌍의 포워드 다이오드(FD)를 예를 들어 설명하였지만, 더 많은 수의 포워드 다이오드를 연결하는 예 역시 여기에 포함될 수 있다.
도 7a 및 도 7b 역시 도 2a에 대한 실시예의 변형예를 제시한다.
도 7a 및 도 7b를 참조하면, 반도체 집적 회로(100e)는 클램핑부(250a)를 구비하는 제 1 및 제 2 디스차지 패스(path 1, path 2)를 포함한다. 각각의 클램핑부(250a)는 포워드 다이오드(FD) 및 포워드 다이오드(FD)에 병렬로 연결되는 저항(R1,R2)을 추가로 포함할 수 있다. 이에 따라, 클램핑부(250a)의 전압 강하 효율을 보다 증대시킬 수 있다. 여기서, 미설명 도면부호 230은 전압 안정화부를 나타낸다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예를 설명하기 위한 회로도이다.
도 8a 및 도 8b를 참조하면, 본 실시예의 반도체 집적 회로(100f)는 전원 전압 제공부(121), 패드(125), 접지 전압 제공부(151) 및 통합 전압 안정화부(240)를 포함할 수 있다.
통합 전압 안정화부(240)은 제 1 디스차지부(242) 및 제 2 디스차지부(245)를 포함할 수 있다.
제 1 디스차지부(242)는 패드(125)와 전원 전압 제공부(121) 사이에 발생되는 정전기를 배출시키기 위한 것으로, 전원 전압 제공부(121) 및 패드(125) 사이에 순차적으로 연결되는 제 1 디스차지부(250b_1) 및 제 1 클램핑부(250a_1)로 구성될 수 있다. 제 1 디스차지부(250b_1)는 리버스 다이오드 형태가 되도록 게이트 및 소스가 공통 연결된 NMOS 트랜지스터로 구성될 수 있고, 제 1 클램핑부(250a_1)는 포워드 다이오드 형태가 되도록 게이트와 드레인이 공통 연결된 PMOS 트랜지스터로 구성될 수 있다.
제 2 디스차지부(235)는 패드(125)와 접지 전압 제공부(151) 사이에 발생되는 정전기를 배출하기 위한 것으로, 패드(125)와 접지 전압 제공부(151) 사이에 순차적으로 연결되는 제 2 클램핑부(250a_1) 및 제 2 디스차지부(250_2)로 구성될 수 있다. 제 2 클램핑부(250a_1)는 게이트와 드레인이 연결된 NMOS 트랜지스터일 수 있고, 제 2 디스차지부(250_2)는 게이트와 소스가 연결된 PMOS 트랜지스터일 수 있다.
이와 같은 본 실시예의 반도체 집적 회로는 패드(125)로 부터 정전기 유입시, 정전기의 형태에 따라 전원 전압 제공부(121) 또는 접지 전압 제공부(151) 방향으로 각각 배열된 제 1 또는 제 2 클램핑부(250a_1,250a_2)에 의해 1차적으로 전압 강하 즉, 일시 차지 배출이 진행된다. 이어서, 클램핑 구동이 일어난 제 1 또는 제 2 클램핑부(250a_1,250a_2)와 연결된 제 1 또는 제 2 디스차지부(250b_1,250b_2)에 의해 최종 디스차지가 일어난다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 정전기가 유일될 수 있는 전압원들 사이에 1차적으로 정전기를 클램핑 및 버퍼링하는 포워드 다이오드로 구성된 클램핑부 및 버퍼링 및 클램핑된 정전기를 배출시키는 리버스 다이오드로 구성된 디스차지부로 구성된 전압 안정화 회로를 설치한다.
클램핑부에 의해 정전기와 같이 슈팅된 전압이 일정 레벨로 클램핑됨에 따라, 안정된 클램핑 전압이 디스차지부로 제공된다. 이에 따라, 디스차지부의 면적을 전체 정전기를 제거할 만큼으로 크게 제작하지 않아도 된다. 이에, 정전기 방지 회로의 면적을 크게 줄일 수 있으며, 반도체 회로의 고집적화에 기여할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100, 100a, 100b, 100c, 100d, 100e, 100f: 반도체 집적 회로
120 : 제 1 전압 제공부 121 : 전원 전압 제공부
125 : 패드 150 : 제 2 전압 제공부
151 : 접지 전압 제공부 200,210,220,230,240 : 전압 안정화 회로부
250a : 클램핑부 250b : 디스차지부

Claims (20)

  1. 제 1 전압 제공부;
    상기 제 1 전압 제공부와 상이한 레벨의 전압을 제공하는 제 2 전압 제공부; 및
    상기 제 1 및 제 2 전압 제공부 사이에 연결되고, 상기 제 1 또는 제 2 전압 제공부로부터 유입되는 전압을 일시적으로 강하시키는 클램핑부, 및 상기 클램핑부를 통과한 전압을 상기 제 2 또는 제 1 전압 제공부로 디스차지시키는 디스차지부로 구성되는 적어도 하나의 디스차지 패스를 포함하는 전압 안정화부를 포함하는 반도체 집적 회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제 1 전압 제공부는 전원 전압 제공부이고,
    상기 제 2 전압 제공부는 접지 전압 제공부인 반도체 집적 회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 2 항에 있어서,
    상기 전압 안정화부의 상기 디스차지 패스는,
    상기 전원 전압 제공부에서 유입되는 정전기를 상기 접지 전압 제공부로 배출시키기는 제 1 디스차지 패스, 및
    상기 접지 전압 제공부에서 유입되는 정전기를 상기 전원 전압 제공부로 배출시키는 제 2 디스차지 패스를 포함하는 반도체 집적 회로.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 3 항에 있어서,
    상기 제 1 디스차지 패스는,
    상기 전원 전압 제공부와 연결되는 제 1 클램핑부, 및
    상기 제 1 클램핑부 및 상기 접지 전압 제공부 사이에 연결되는 제 1 디스차지부로 구성되는 반도체 집적 회로.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 3 항에 있어서,
    상기 제 2 디스차지 패스는,
    상기 전원 전압 제공부와 연결되는 제 1 디스차지부, 및
    상기 제 1 디스차지부 및 상기 접지 전압 제공부 사이에 연결되는 제 1 클램핑부로 구성되는 반도체 집적 회로.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 4 항 또는 제 5 항에 있어서,
    상기 제 1 및 제 2 디스차지 패스를 구성하는 상기 클램핑부는 포워드 다이오드를 포함하며,
    상기 포워드 다이오드는 MOS 트랜지스터 구조를 기초로 하여 형성되는 반도체 집적 회로.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 6 항에 있어서,
    상기 클램핑부를 구성하는 상기 포워드 다이오드는 복수 개가 직렬로 연결되는 반도체 집적 회로.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 6 항에 있어서,
    상기 클램핑부는,
    상기 포워드 다이오드와 병렬로 연결되는 저항을 더 포함하는 반도체 집적 회로.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제 1 전압 제공부는 패드이고,
    상기 제 2 전압 제공부는 접지 전압 제공부인 반도체 집적 회로.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 전압 안정화부는,
    상기 패드로 부터 상기 접지 전압 제공부로 정전기를 배출하는 제 1 및 제 2 디스차지 패스를 포함하는 반도체 집적 회로.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 10 항에 있어서,
    상기 제 1 디스차지 패스는 상기 패드에 연결되는 제 1 클램핑부, 및 상기 제 1 클램핑부와 상기 접지 전압 제공부 사이에 연결되는 제 1 디스차지부로 구성되고,
    상기 제 2 디스차지 패스는 상기 패드에 연결되는 제 2 클램핑부, 및 상기 제 2 클램핑부와 상기 접지 전압 제공부 사이에 연결되는 제 2 디스차지부로 구성되는 반도체 집적 회로.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 11 항에 있어서,
    상기 제 1 및 제 2 클램핑부는 포워드 다이오드 형태로 연결된 MOS 트랜지스터인 반도체 집적 회로.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 12 항에 있어서,
    상기 제 1 클램핑부를 구성하는 상기 MOS 트랜지스터는 상기 제 2 클램핑부를 구성하는 상기 MOS 트랜지스터보다 누설 전류가 큰 반도체 집적 회로.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 12 항에 있어서,
    상기 제 1 클램핑부를 구성하는 상기 MOS 트랜지스터의 폭은 상기 제 2 클램핑부를 구성하는 상기 MOS 트랜지스터의 폭보다 큰 반도체 집적 회로.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 12 항에 있어서,
    상기 제 1 클램핑부를 구성하는 상기 MOS 트랜지스터의 채널 길이는 상기 제 2 클램핑부를 구성하는 상기 MOS 트랜지스터의 채널 길이보다 작은 반도체 집적 회로.
  16. 전원 전압 제공부와 패드 사이에 연결되며, 상기 패드와 연결되는 제 1 클램핑부 및 상기 제 1 클램핑부와 상기 전원 전압 제공부 사이에 연결되는 제 1 디스차지부를 포함하는 제 1 디스차지 패스; 및
    상기 패드와 접지 전압 제공부 사이에 연결되며, 상기 패드와 연결되는 제 2 클램핑부 및 상기 제 2 클램핑부와 상기 접지 전압 제공부 사이에 연결되는 제 2 디스차지부를 포함하는 제 2 디스차지 패스를 포함하는 반도체 집적 회로.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제 16 항에 있어서,
    상기 제 1 및 제 2 클램핑부는 각각 포워드 다이오드인 반도체 집적 회로.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제 16 항에 있어서,
    상기 제 1 클램핑부는 포워드 다이오드 형태로 연결된 PMOS 트랜지스터이고,
    상기 제 2 클램핑부는 상기 포워드 다이오드 형태로 연결된 NMOS 트랜지스터인 반도체 집적 회로.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제 16 항에 있어서,
    상기 제 1 및 제 2 디스차지부는 각각 리버스 다이오드인 반도체 집적 회로.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제 18 항에 있어서,
    상기 제 1 디스차지부는 리버스 다이오드 형태로 연결된 NMOS 트랜지스터이고,
    상기 제 2 디스차지부는 상기 리버스 다이오드 형태로 연결된 PMOS 트랜지스터인 반도체 집적 회로.
KR1020110082318A 2011-08-18 2011-08-18 전압 안정화 회로를 구비한 반도체 집적 회로 KR101799017B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020110082318A KR101799017B1 (ko) 2011-08-18 2011-08-18 전압 안정화 회로를 구비한 반도체 집적 회로
US13/244,169 US8797093B2 (en) 2011-08-18 2011-09-23 Semiconductor integrated circuit having voltage stabilizing circuit
TW101101395A TWI543529B (zh) 2011-08-18 2012-01-13 具有電壓穩定電路的半導體積體電路
CN201210041982.XA CN102956633B (zh) 2011-08-18 2012-02-23 具有稳压电路的半导体集成电路
US14/318,173 US20140306747A1 (en) 2011-08-18 2014-06-27 Semiconductor integrated circuit having voltage stabilizing circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110082318A KR101799017B1 (ko) 2011-08-18 2011-08-18 전압 안정화 회로를 구비한 반도체 집적 회로

Publications (2)

Publication Number Publication Date
KR20130019988A KR20130019988A (ko) 2013-02-27
KR101799017B1 true KR101799017B1 (ko) 2017-11-20

Family

ID=47712238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110082318A KR101799017B1 (ko) 2011-08-18 2011-08-18 전압 안정화 회로를 구비한 반도체 집적 회로

Country Status (4)

Country Link
US (2) US8797093B2 (ko)
KR (1) KR101799017B1 (ko)
CN (1) CN102956633B (ko)
TW (1) TWI543529B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7383343B2 (ja) * 2019-12-24 2023-11-20 エイブリック株式会社 静電保護回路及び半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625916B1 (ko) 1999-05-05 2006-09-20 실리코닉스 인코퍼레이티드 전압-클램프된 게이트를 가진 파워 ｍｏｓｆｅｔ
US20090179590A1 (en) 2008-01-14 2009-07-16 Tai-Her Yang Bi-directional light emitting diode drive circuit in pulsed power parallel resonance

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121448A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 電流源回路
KR101034614B1 (ko) 2007-02-15 2011-05-12 주식회사 하이닉스반도체 정전기 보호 회로
US8681458B2 (en) * 2007-08-23 2014-03-25 Semiconductor Components Industries, Llc Method of forming an ESD detector and structure therefor
US7719363B2 (en) * 2008-08-01 2010-05-18 Nuvoton Technology Corporation Method and apparatus for output amplifier protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625916B1 (ko) 1999-05-05 2006-09-20 실리코닉스 인코퍼레이티드 전압-클램프된 게이트를 가진 파워 ｍｏｓｆｅｔ
US20090179590A1 (en) 2008-01-14 2009-07-16 Tai-Her Yang Bi-directional light emitting diode drive circuit in pulsed power parallel resonance
JP2009170913A (ja) 2008-01-14 2009-07-30 Tai-Her Yang 並列共振ｌｅｄ二方向性駆動回路

Also Published As

Publication number Publication date
KR20130019988A (ko) 2013-02-27
US8797093B2 (en) 2014-08-05
CN102956633B (zh) 2016-08-10
CN102956633A (zh) 2013-03-06
TWI543529B (zh) 2016-07-21
US20140306747A1 (en) 2014-10-16
TW201310912A (zh) 2013-03-01
US20130043925A1 (en) 2013-02-21

Similar Documents

Publication Publication Date Title
US8243403B2 (en) Electrostatic discharge clamp circuit
JP5577082B2 (ja) 半導体装置
US20080217650A1 (en) Semiconductor circuit including electrostatic discharge circuit having protection element and trigger transistor
US20030076636A1 (en) On-chip ESD protection circuit with a substrate-triggered SCR device
US9013843B2 (en) Multiple device voltage electrostatic discharge clamp
KR101034614B1 (ko) 정전기 보호 회로
US7859807B2 (en) ESD protection circuit and method thereof
KR101039856B1 (ko) 정전기 방전 회로
JP2018064082A (ja) 静電放電回路
JP6028097B2 (ja) 半導体集積回路装置
JPH09181196A (ja) 静電気保護素子
US20100309593A1 (en) Semiconductor device and electrostatic discharge protection method for the semiconductor device
US6529035B2 (en) Arrangement for improving the ESD protection in a CMOS buffer
US20110194218A1 (en) ESD Clamp for High Voltage Operation
US8743517B2 (en) ESD protection circuit
KR100878439B1 (ko) 출력 드라이버단의 ｅｓｄ 보호 장치
KR101799017B1 (ko) 전압 안정화 회로를 구비한 반도체 집적 회로
US8405151B2 (en) Protection circuit for semiconductor device
KR100885375B1 (ko) 정전기 방지 회로를 포함하는 반도체 소자
US8749931B2 (en) Electrostatic discharge protection apparatus
JP2006313814A (ja) 半導体装置
Stockinger et al. RC-triggered ESD clamp with low turn-on voltage
US20110102954A1 (en) Semiconductor integrated circuit
CN107452734A (zh) 半导体器件
KR100937652B1 (ko) 반도체 장치의 정전기방전 보호회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal