KR101796909B1 - 비선형 소자, 표시 장치, 및 전자 기기 - Google Patents
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Abstract
작은 역방향 포화 전류를 갖는 비선형 소자(예로서, 다이오드)가 제공된다. 비선형 소자는 기판 위에 제공된 제 1 전극과, 상기 제 1 전극 상에 제공되고 그것과 접하는 산화물 반도체막과, 상기 산화물 반도체막 상에 접하여 제공되는 제 2 전극과, 상기 제 1 전극, 상기 산화물 반도체막, 및 상기 제 2 전극을 덮는 게이트 절연막과, 상기 게이트 절연막과 접하여 제공되고, 그 사이에 개재된 상기 게이트 절연막을 갖는 상기 산화물 반도체막의 측 표면에 인접한 제 3 전극 또는 상기 게이트 절연막과 접하여 제공되고 상기 제 2 전극을 둘러싸는 제 3 전극을 포함한다. 상기 제 3 전극은 상기 제 1 전극 또는 상기 제 2 전극에 접속된다.
Description
본 발명은 산화물 반도체를 포함한 비선형 소자 및 표시 장치와 같이 상기 비선형 소자를 포함한 반도체 장치에 관한 것이다. 더욱이, 본 발명은 상기 반도체 장치를 포함한 전자 기기에 관한 것이다.
반도체 장치들 중에서, 다이오드들은 높은 내전압, 작은 역방향 포화 전류 등을 갖도록 요구된다. 이러한 요건을 충족시키기 위해, 탄화 실리콘(SiC)이 사용되는 다이오드가 연구되고 있다. 반도체 재료로서 사용된 탄화 실리콘은 3eV 이상의 금지대역(forbidden band)의 폭, 고온의 전기 도전성에 대한 뛰어난 통제력을 가지며 실리콘보다 절연 파괴에 더 저항력 있다. 그러므로, 산화 실리콘은 역방향 포화 전류가 작고 내전압이 높은 다이오드에 적용되도록 기대된다. 예를 들면, 탄화 실리콘이 사용되고 역방향 누설 전류가 감소되는 쇼트키 장벽 다이오드(Schottky barrier diod)가 알려져 있다(특허 문서 1).
그러나, 탄화 실리콘을 사용하는 경우에, 양호한 품질을 갖는 결정들을 획득하는 것이 어려우며, 또한 디바이스는 단지 높은 프로세스 온도로만 제조될 수 있다. 예를 들면, 이온 주입법은 탄화 실리콘에 불순물 영역을 형성하기 위해 사용되며; 이러한 경우에, 1500℃ 이상의 열 처리가 도펀트를 활성화시키거나 또는 이온 주입에 의해 야기된 결정 결함들을 복구하기 위해 필요하다.
또한, 탄소가 탄화 실리콘에서의 구성요소로서 포함되기 때문에, 양호한 품질을 갖는 절연막은 열적 산화에 의해 형성될 수 없다. 더욱이, 탄화 실리콘은 화학적으로 매우 안정되며 보통의 웨트 에칭에 의해 쉽게 에칭되지 않는다.
[참조]
[특허 문헌 1] 일본 공개 특허 출원번호 제2000-133819호
상술된 바와 같이, 탄화 실리콘이 사용되는 비선형 소자(예로서, 다이오드)가 높은 내전압 및 작은 역방향 포화 전류를 갖는 것으로 기대되지만, 이러한 소자를 제조하고 달성하는데 많은 문제점들이 존재한다.
상기를 고려하여, 본 발명의 일 실시예의 목적은 작은 역방향 포화 전류를 갖는 비선형 소자를 제공하는 것이다. 또한, 낮은 프로세스 온도(예로서, 800℃보다 작거나 동일한)에서 작은 역방향 포화 전류를 갖는 비선형 소자를 제조하는 것이 목적이다.
본 발명의 일 실시예는 소형화될 수 있고 낮은 프로세스 온도로 제조될 수 있고 큰 온-상태 전류(on-state current) 및 작은 오프-상태 전류를 갖는 전계 효과 트랜지스터(예를 들면, 박막 트랜지스터)를 포함하는 비선형 소자(예로서, 다이오드)를 제공한다. 비선형 소자는 기판 위에 제공된 제 1 전극, 상기 제 1 전극 상에 제공되고 그것과 접하며 정제된 산화물 반도체막, 상기 산화물 반도체막상에 제공되고 그것과 접하는 제 2 전극, 상기 제 1 전극, 상기 산화물 반도체막, 및 상기 제 2 전극을 덮는 게이트 절연막, 및 상기 게이트 절연막과 접하여 제공되고 상기 제 1 전극, 상기 산화물 반도체막, 및 상기 제 2 전극을 그 사이에 개재하여 대향하는 제 3 전극들 또는 상기 게이트 절연막과 접하여 제공되고 상기 제 2 전극을 둘러싸는 제 3 전극을 포함한다. 상기 비선형 소자에서, 상기 제 3 전극들 또는 제 3 전극은 상기 제 1 전극 또는 상기 제 2 전극에 연결되며, 상기 제 1 전극과 상기 제 2 전극 사이에 전류가 흐른다.
소형화될 수 있고 큰 온-상태 전류 및 작은 오프-상태 전류를 갖는 전계 효과 트랜지스터(예를 들면, 박막 트랜지스터)를 갖고, 매우 작은 역방향 전류를 갖는 다이오드를 획득하는 것이 가능하다. 따라서, 파괴(breakdown)에 저항력 있는(즉, 높은 내전압을 갖는) 다이오드가 제조될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 2a 및 도 2b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 3a 및 도 3b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 4a 및 도 4b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 6a 및 도 6b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 7a 내지 도 7e는 본 발명의 일 실시예인 다이오드를 제조하기 위한 방법을 도시한 단면도들.
도 8a 및 도 8b는 본 발명의 일 실시예인 다이오드를 제조하기 위한 방법을 도시한 단면도들.
도 9는 본 발명의 일 실시예인 표시 장치를 도시한 도면.
도 10a 내지 도 10f는 본 발명의 일 실시예인 표시 장치에 제공된 보호 회로를 각각 도시한 도면들.
도 11a 내지 도 11c는 본 발명의 일 실시예인 전자 기기를 각각 도시한 도면들.
도 2a 및 도 2b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 3a 및 도 3b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 4a 및 도 4b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 6a 및 도 6b는 본 발명의 일 실시예인 다이오드를 도시한 평면도 및 단면도.
도 7a 내지 도 7e는 본 발명의 일 실시예인 다이오드를 제조하기 위한 방법을 도시한 단면도들.
도 8a 및 도 8b는 본 발명의 일 실시예인 다이오드를 제조하기 위한 방법을 도시한 단면도들.
도 9는 본 발명의 일 실시예인 표시 장치를 도시한 도면.
도 10a 내지 도 10f는 본 발명의 일 실시예인 표시 장치에 제공된 보호 회로를 각각 도시한 도면들.
도 11a 내지 도 11c는 본 발명의 일 실시예인 전자 기기를 각각 도시한 도면들.
본 발명의 실시예들은 상기 도면들을 참조하여 상세히 기술될 것이다. 본 발명은 이하의 설명에 제한되지 않으며 이것은 그 모드들 및 세부사항들이 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 방식들로 변경될 수 있음을 이 기술분야의 숙련자들에 의해 쉽게 이해될 수 있음을 주의하자. 그러므로, 본 발명은 상기 실시예들의 설명에 제한되는 것으로서 해석되어서는 안된다. 이하에 기술된 본 발명의 구조들에서, 유사한 부분들 또는 유사한 기능들을 갖는 부분들은 상이한 도면들에서 동일한 참조 부호들로 표시되고 그 설명은 반복되지 않음을 주의하자.
본 명세서에 기술된 각각의 도면에서, 각각의 구성요소의 크기 또는 각 계층 또는 영역의 두께는 명확함을 위해 일부 경우들에서 과장됨을 주의하자. 그러므로, 본 발명의 실시예들은 이러한 규모들에 제한되지 않는다.
본 명세서에서 "제 1", "제 2", 및 "제 3"과 같은 용어들은 구성요소들 간의 혼동을 회피하기 위해 사용되며, 상기 용어들은 구성요소들을 계수적으로 제한하지 않음을 주의하자. 그러므로, 예를 들면, 심지어 "제 1"이 "제 2" 또는 제 3"으로 대체될 때에도 설명이 적절하게 이루어질 수 있다.
전압은 두 개의 포인트들의 전위들 간의 차이를 나타내며, 전위는 정전기장에서의 주어진 포인트에서 단위 전하의 정전기 에너지(전기 전위 에너지)를 나타냄을 주의하자. 일반적으로, 하나의 포인트의 전위 및 기준 전위(예로서, 접지 전위) 간의 차이는 간단하게 전위 또는 전압으로 불리우며, 전위 및 전압은 많은 경우들에서 같은 뜻을 가진 단어들로서 사용됨을 주의하자. 따라서, 본 명세서에서, 전위는 전압으로서 바꾸어 말할 수 있으며, 전압은 달리 특정되지 않는다면 전위로서 바꾸어 말할 수 있다.
(실시예 1)
이 실시예에서, 본 발명의 일 실시예인 다이오드의 구조의 일 예가 도 1a 및 도 1b를 참조하여 기술될 것이다. 이 실시예에서 기술되는 상기 다이오드는 전계 효과 트랜지스터, 예를 들면 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 연결함으로써 획득될 수 있다.
도 1a 및 도 1b에 도시된 상기 다이오드에서, 배선(125)은 제 3 전극(113), 제 3 전극(115), 및 제 2 전극(109)에 접속되며, 상기 제 2 전극(109)은 산화물 반도체막(107)을 통해 제 1 전극(105)에 접속된다. 상기 제 1 전극(105)은 배선(131)에 접속된다.
도 1a는 다이오드-접속된 박막 트랜지스터(133)의 평면도이다. 도 1b는 도 1a에서 짧은 선과 점으로 연결된 선을 따르는 단면도이다.
도 1b에 도시된 바와 같이, 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)은 기판(101) 위에 형성되는 절연막(103) 위에 적층된다. 게이트 절연막(111)은 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)을 덮도록 제공된다. 상기 제 3 전극(113) 및 상기 제 3 전극(115)은 상기 게이트 절연막(111) 위에 제공된다. 층간 절연막으로서 기능하는 절연막(117)은 상기 게이트 절연막(111), 상기 제 3 전극(113), 및 상기 제 3 전극(115) 위에 제공된다. 개구부들은 상기 게이트 절연막(111) 및 상기 절연막(117)에 형성되고 상기 제 1 전극(105)에 접속된 상기 배선(131)(도 1a 참조) 및 상기 제 2 전극(109), 상기 제 3 전극(113), 및 상기 제 3 전극(115)에 접속된 상기 배선(125)은 상기 개구부들에 형성된다. 상기 제 1 전극(105)은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 상기 제 2 전극(109)은 상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 다른 하나로서 기능한다. 상기 제 3 전극(113) 및 상기 제 3 전극(115)은 상기 박막 트랜지스터의 게이트 전극으로서 기능한다.
이 실시예에 따른 상기 박막 트랜지스터는 종형 박막 트랜지스터(vertical thin film transistor)이며, 이것은 게이트 전극으로서 기능하는 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 분리되고 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 그 사이에 개재된 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)을 갖고 대향하는 특징들을 갖는다.
박막 트랜지스터는 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자들을 포함하는 소자임을 주의하자. 상기 박막 트랜지스터는 드레인 영역 및 소스 영역 사이에 채널 형성 영역을 포함하고, 전류가 상기 드레인 영역, 상기 채널 형성 영역, 및 상기 소스 영역을 통해 흐를 수 있다. 여기에서, 상기 박막 트랜지스터의 상기 소스 및 상기 드레인은 상기 박막 트랜지스터의 구조, 동작 조건들 등에 의존하여 변할 수 있기 때문에, 어떤 것이 소스 또는 드레인인지를 정의하는 것은 어려운 일이다. 그러므로, 소스 및 드레인으로서 기능하는 영역은 몇몇 경우들에서 상기 소스 또는 상기 드레인으로 불리우지 않는다. 이러한 경우에, 예를 들면, 상기 소스 및 상기 드레인 중 하나는 제 1 단자로서 불리울 수 있으며, 다른 하나는 제 2 단자로서 불리울 수 있다. 대안적으로, 상기 소스 및 상기 드레인 중 하나는 제 1 전극으로서 불리울 수 있으며, 다른 하나는 제 2 전극으로서 불리울 수 있다. 또한 대안적으로, 상기 소스 및 상기 드레인 중 하나는 제 1 영역으로서 불리울 수 있고, 다른 하나는 제 2 영역으로서 불리울 수 있다.
상기 기판(101)은 적어도 나중에 형성될 열 처리를 견디기에 충분한 내열성을 갖는 것이 필요하다. 기판(101)으로서, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 유리 기판이 사용될 수 있다.
상기 유리 기판으로서, 나중에 수행될 상기 열 처리의 온도가 높은 경우에, 바람직하게는 변형점(strain point)이 730℃ 이상인 것이 사용된다. 유리 기판으로서, 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료가 사용된다. 일반적으로, 산화 붕소보다 많은 양의 산화 바륨(BaO)을 포함함으로써, 보다 실용적인 내열 유리 기판이 획득될 수 있다는 것을 주의한다. 그러므로, 바람직하게는 BaO의 양이 B2O3의 것보다 많도록 BaO 및 B2O3를 포함한 유리 기판이 사용된다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은 절연체로 형성된 기판이 상기 유리 기판 대신에 사용될 수 있음을 주의하자. 대안적으로, 결정화된 유리 기판 등이 사용될 수 있다.
상기 절연막(103)은 산화 실리콘막 또는 산화질화 실리콘막과 같은 산화 절연막, 또는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막과 같은 질화 절연막을 사용하여 형성된다. 또한, 상기 절연막(103)은 적층 구조, 예를 들면 상기 질화물 절연막들 중 하나 이상 및 상기 산화물 절연막 중 하나 이상이 상기 기판(101) 위에 순서대로 적층되는 적층 구조를 가질 수 있다.
상기 제 1 전극(105) 및 상기 제 2 전극(109)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 및 이트륨으로부터 선택된 하나의 원소, 구성요소로서 이들 원소들 중 임의의 것을 포함한 합금, 이들 원소들의 임의의 것을 결합하여 포함하는 합금 등을 사용하여 형성된다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 게다가, 상기 제 1 전극(105)은 단층 구조 또는 두 개 이상의 층들을 갖는 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막의 단층 구조, 알루미늄 막 및 그 위에 적층된 티타늄 막의 2-층 구조, 텅스텐 막 및 그 위에 적층된 티타늄 막의 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 순서대로 적층된 3-층 구조 등이 제공될 수 있다. 대안적으로, 알루미늄 및 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들을 포함한 막, 합금 막, 또는 질화막이 사용될 수 있다.
상기 산화물 반도체막(107)으로서, InMO3(ZnO)m(m>0, 여기서 m은 정수가 아니다)로 표현된 재료의 박막이 사용될 수 있다. 여기서, M은 Ga, Fe, Ni, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Ni, Ga 및 Fe 등일 수 있다. 상기 산화물 반도체막은 M으로서 포함된 상기 금속 원소 외에 불순물 원소로서 전이 금속 원소 또는 상기 전이 금속 원소의 산화물을 포함할 수 있다. 조성식이 InMO3(ZnO)m(m>0, m은 정수가 아니다)로 표현되는 산화물 반도체는 여기서, Ga은 M으로서 포함되고, In-Ga-Zn-O계 산화물 반도체로서 칭하여지고, 그 박막은 In-Ga-Zn-O계 막으로서 칭하여진다.
상기 산화물 반도체막(107)으로서, 다음의 산화물 반도체막들 중 임의의 것이 상기 In-Ga-Zn-O계 산화물 반도체막 외에 사용될 수 있다: In-Sn-Zn-O계 산화물 반도체막; In-Al-Zn-O계 산화물 반도체막; Sn-Ga-Zn-O계 산화물 반도체막; Al-Ga-Zn-O계 산화물 반도체막; Sn-Al-Zn-O계 산화물 반도체막; In-Zn-O계 산화물 반도체막; Sn-Zn-O계 산화물 반도체막; Al-Zn-O계 산화물 반도체막; In-O계 산화 반도체막; Sn-O계 산화물 반도체막; 및 Zn-O계 산화물 반도체막. 또한, Si는 상기 산화물 반도체막에 포함될 수 있다.
이 실시예에서 사용된 상기 산화물 반도체막(107)에서, 수소는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 보다 바람직하게는 5×1017 원자/㎤ 이하로 포함되고, 수소는 상기 산화물 반도체막으로부터 제거된다. 달리 말하면, 상기 산화물 반도체막은 상기 산화물 반도체막의 주요 구성요소들이 아닌 불순물들이 가능한 한 적게 포함되도록 정제된다. 상기 산화물 반도체막(107)의 캐리어 농도는 5×1014 원자/㎤ 이하, 바람직하게는 1×1014 원자/㎤ 이하, 보다 바람직하게는 5×1012 원자/㎤ 이하, 더욱 더 바람직하게는 1×1012 원자/㎤ 이하이다. 즉, 상기 산화물 반도체막의 상기 캐리어 농도는 0에 가깝다. 더욱이, 에너지 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 상기 산화물 반도체막의 수소 농도는 2차 이온 질량 분석(secondary ion mass spectrometry; SIMS)에 의해 측정될 수 있음을 주의하자. 또한, 상기 캐리어 밀도는 홀 효과(Hall effect) 측정에 의해 측정될 수 있다.
상기 산화물 반도체막(107)의 두께는 30nm 내지 3000nm일 수 있다. 상기 산화물 반도체막(107)의 두께가 작을 때, 상기 박막 트랜지스터의 채널 길이는 감소될 수 있으며, 따라서 큰 온 전류 및 높은 전계-효과 이동도를 갖는 박막 트랜지스터가 제조될 수 있다. 다른 한편, 상기 산화물 반도체막(107)의 두께가 큰, 통상적으로 100nm 내지 3000nm일 때, 고-전력 반도체 장치가 제조될 수 있다.
상기 게이트 절연막(111)은 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 및 산화 알루미늄막 중 임의의 것을 사용하여 형성된 단층 또는 적층일 수 있다. 상기 산화물 반도체막(107)과 접하는 상기 게이트 절연막(111)의 부분은 바람직하게는 산소를 포함하며, 특히 상기 게이트 절연막(111)의 부분은 바람직하게는 산화 실리콘막을 사용하여 형성된다. 산화 실리콘막을 사용함으로써, 산소가 상기 산화물 반도체막(107)에 공급될 수 있고, 유리한 특성들이 획득될 수 있다. 상기 게이트 절연막(111)의 두께는 50nm 내지 500nm일 수 있다. 상기 게이트 절연막(111)의 두께가 작을 때, 높은 전계-효과 이동도를 갖는 박막 트랜지스터가 제조될 수 있으며; 따라서, 구동기 회로가 상기 박막 트랜지스터로서 동일한 기판 위에 제조될 수 있다. 다른 한편으로, 상기 게이트 절연막(111)의 두께가 클 때, 게이트 누설 전류가 감소될 수 있다.
상기 게이트 절연막(111)이 N이 부가되는 하프늄 실리케이트(HfSiOx(x>0),(HfSiOx(x>0)), 하프늄 알루미네이트(HfAlOx(x>0)), 산화 하프늄, 또는 산화 이트륨과 같은 하이-k 재료를 사용하여 형성될 때, 게이트 누설이 감소될 수 있다. 또한, 하이-k 재료 및 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 및 산화 알루미늄막 중 하나 이상이 적층되는 적층 구조가 사용될 수 있다.
게이트 전극으로서 기능하는 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 하나의 원소, 성분으로서 이들 원소들 중 임의의 것을 포함한 합금, 이들 원소들의 임의의 것을 결합하여 포함하는 합금 등을 사용하여 형성된다. 대안적으로, 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 게다가, 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 단층 구조 또는 두 개 이상의 층들을 갖는 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함한 알루미늄 막의 단층 구조, 알루미늄 막 및 그 위에 적층된 티타늄 막의 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 순서대로 적층되는 3-층 구조 등이 제공될 수 있다. 대안적으로, 알루미늄 및 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들을 포함한 막, 합금 막, 또는 질화막이 사용될 수 있다.
이 실시예에서 상기 산화물 반도체막은 수소의 제거에 의해 획득된, 진성(i-형) 또는 실질적으로 진성 산화물 반도체막이며, 이것은 n-형 불순물이고, 상기 산화물 반도체막으로부터, 상기 산화물 반도체막의 주요 구성요소들과 다른 불순물이 가능한 한 많이 포함되지 않도록 고순도화된다. 달리 말하면, 이 실시예에서 상기 산화물 반도체막은 정제된 진성(i-형) 산화물 반도체막 또는 불순물의 부가가 아닌 수소, 물, 수산기(hydroxyl group), 또는 수소화물과 같은 불순물을 가능한 많이 제거함으로써 획득된 정제된 진성 산화물 반도체막에 가까운 산화물 반도체막이다. 이러한 방식으로, 페르미 준위(Fermi level)(Ef)가 상기 진성 페르미 준위(Ei)와 동일한 레벨에 있을 수 있다.
상술된 바와 같이, 예를 들면, 상기 박막 트랜지스터의 채널 폭(W)이 1×104㎛이고 그 채널 길이가 3㎛일 때조차, 상기 불순물을 가능한 한 많이 제거함으로써, 오프 전류는 극히 작은 10-13 A보다 작거나 동일할 수 있으며, 문턱값 이하의 스윙(S 값)은 0.1 V/dec(100nm의 두께를 갖는 상기 게이트 절연막)일 수 있다.
상술된 바와 같이, 상기 산화물 반도체막의 주요 구성요소들이 아닌 불순물들, 통상적으로, 수소, 물, 수산기 또는 수소화물이 가능한 한 적게 포함되도록 정제될 때, 상기 박막 트랜지스터의 유리한 동작이 획득될 수 있다. 특히, 오프 전류가 감소될 수 있다.
채널이 실질적으로 기판과 평행하게 형성되는 횡형 박막 트랜지스터에서, 상기 채널뿐만 아니라 소스 및 드레인은 측면으로 제공될 필요가 있으며, 따라서 상기 기판에서의 상기 박막 트랜지스터에 의해 점유된 영역이 증가되도록 하여, 소형화를 저해한다. 그러나, 종형 박막 트랜지스터에서, 소스, 채널, 및 드레인은 적층되며, 그에 의해 상기 기판 표면에서의 상기 박막 트랜지스터에 의해 점유된 영역은 감소될 수 있다. 이것의 결과로서, 상기 박막 트랜지스터를 소형화하는 것이 가능하다.
상기 종방형 박막 트랜지스터의 채널 길이는 상기 산화물 반도체막의 두께에 의해 제어될 수 있으며; 그러므로 상기 산화물 반도체막(107)이 작은 두께를 갖도록 형성될 때, 짧은 채널 길이를 갖는 박막 트랜지스터가 제공될 수 있다. 상기 채널 길이가 감소될 때, 상기 소스, 상기 채널, 및 상기 드레인의 직렬 저항이 감소될 수 있으며, 그러므로 상기 박막 트랜지스터의 온 전류 및 전계-효과 이동도가 증가될 수 있다. 게다가, 그것의 수소 농도가 감소되는 상기 정제된 산화물 반도체막을 갖는 박막 트랜지스터는 오프 전류가 매우 작고 상기 박막 트랜지스터가 오프일 때 전류 흐름들이 거의 없는 절연 상태에 있다. 그러므로, 상기 산화물 반도체막의 두께가 상기 종형 박막 트랜지스터의 채널 길이를 감소하기 위해 감소될 때조차, 비-도통 상태에서 오프 전류 흐름들이 거의 없는 박막 트랜지스터가 제공될 수 있다.
상술된 바와 같이, 그 수소 농도가 감소되는 정제된 산화물 반도체막을 사용하는 것은 보다 높은 선명도에 적절하고, 높은 동작 속도를 가지며, 온 상태에서 큰 전류의 양이 흐를 수 있고 오프 상태에서 전류가 거의 없는 박막 트랜지스터를 제조하는 것이 가능해진다.
이 실시예에서 기술된 상기 다이오드는 도 1a 및 도 1b에 도시된 것에 제한되지 않음을 주의한다. 도 1a 및 도 1b에 도시된 상기 다이오드에서, 전류는 상기 산화물 반도체막(107)을 통해 상기 제 2 전극(109)에서 상기 제 1 전극(105)으로 흐른다. 도 2a 및 도 2b에 도시된 바와 같이, 전류가 상기 산화물 반도체막(107)을 통해 상기 제 1 전극(105)에서 상기 제 2 전극(109)으로 흐르는 구조가 채용될 수 있다.
도 2a 및 도 2b에 도시된 다이오드에서, 배선(125)은 제 3 전극(113), 제 3 전극(115), 및 제 1 전극(105)에 접속된다. 상기 제 1 전극(105)은 산화물 반도체막(107)을 통해 제 2 전극(109)에 접속된다. 상기 제 2 전극(109)은 배선(131)에 접속된다.
도 2a 및 도 2b에 도시된 상기 다이오드에서, 배선(125)은 다른 전극들 등과 중첩하지 않도록 제공되며; 그러므로, 상기 배선(125) 및 다른 전극들 간에 생성된 기생 커패시턴스(parasitic capacitance)가 억제될 수 있다.
상술된 바와 같이, 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 접속함으로써, 역방향 전류가 매우 작은 다이오드가 획득될 수 있다. 그러므로, 파괴에 저항력 있는(즉, 높은 내전압을 갖는) 다이오드가 제조될 수 있다.
(실시예 2)
이 실시예에서, 실시예 1에서의 것과 상이한 구조를 갖는 다이오드의 일 예가 도 3a 및 도 3b를 참조하여 기술될 것이다. 이 실시예에서 기술되는 상기 다이오드는 전계 효과 트랜지스터, 예를 들면 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 연결시킴으로써 획득될 수 있다.
도 3a 및 도 3b에 도시된 상기 다이오드에서, 배선(131)은 제 1 전극(105) 및 제 3 전극(113)에 접속되고, 배선(132)은 제 1 전극(106) 및 제 3 전극(115)에 접속된다. 상기 제 1 전극(105) 및 상기 제 1 전극(106)은 산화물 반도체막(107)을 통해 제 2 전극(109)에 접속된다. 상기 제 2 전극(109)은 배선(129)에 접속된다.
도 3a는 다이오드-접속된 박막 트랜지스터들(141, 143)에 대한 평면도이다. 도 3b는 도 3a에서의 짧은 선과 점으로 이루어진 선(A-B)을 따르는 단면도이다.
도 3b에 도시된 바와 같이, 상기 제 1 전극(105)과 상기 제 1 전극(106), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)이 기판(101) 위에 형성되는 절연막(103) 위에 적층된다. 게이트 절연막(111)이 상기 제 1 전극(105), 상기 제 1 전극(106), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)을 커버하도록 제공된다. 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 상기 게이트 절연막(111) 위에 제공된다. 층간 절연막으로서 기능하는 절연막(117)은 상기 게이트 절연막(111), 상기 제 3 전극(113), 및 상기 제 3 전극(115) 위에 제공된다. 개구부들이 상기 절연막(117)에 형성된다. 상기 개구부를 통해 각각 상기 제 1 전극(105) 및 상기 제 3 전극(113)에 접속된 상기 배선(131), 상기 개구부를 통해 각각 제 1 전극(106) 및 상기 제 3 전극(115)에 접속된 상기 배선(132)(도 3a 참조), 및 상기 개구부를 통해 상기 제 2 전극(109)에 접속된 상기 배선(129)이 형성된다.
상기 제 1 전극(105)은 상기 박막 트랜지스터(141)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 상기 제 1 전극(106)은 상기 박막 트랜지스터(143)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 상기 제 2 전극(109)은 상기 박막 트랜지스터들(141, 143)의 각각의 상기 소스 전극 및 상기 드레인 전극의 다른 하나로서 기능한다. 상기 제 3 전극(113)은 상기 박막 트랜지스터(141)의 게이트 전극으로서 기능한다. 상기 제 3 전극(115)은 상기 박막 트랜지스터(143)의 게이트 전극으로서 기능한다.
이 실시예의 특징은 상기 제 1 전극(105) 및 상기 제 1 전극(106)이 서로로부터 분리된다는 것이다(도 3a 및 도 3b 참조).
더욱이, 하나의 특징은 도 3a 및 도 3b에서 상기 박막 트랜지스터(141) 및 상기 박막 트랜지스터(143)가 상기 제 2 전극(109) 및 상기 배선(129)에 의해 동시에 연결된다는 것이다. 이러한 경우에, 상기 제 1 전극(105)은 상기 박막 트랜지스터(141)의 상기 소스 전극 및 상기 드레인 전극 중 하나(예로서, 상기 소스)로서 기능한다. 상기 제 2 전극(109)은 상기 박막 트랜지스터(141)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나(예로서, 상기 드레인)로서 기능한다. 상기 제 3 전극(113)은 상기 박막 트랜지스터(141)의 상기 게이트 전극으로서 기능한다. 상기 제 2 전극(109)은 또한 상기 박막 트랜지스터(143)의 상기 소스 전극 및 상기 드레인 전극 중 하나(예로서, 상기 드레인)로서 기능한다. 상기 제 1 전극(106)은 상기 박막 트랜지스터(143)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나(예로서, 상기 소스)로서 기능한다. 상기 제 3 전극(115)은 상기 박막 트랜지스터(143)의 상기 게이트 전극으로서 기능한다.
대안적으로, 상기 박막 트랜지스터(141) 및 상기 박막 트랜지스터(143)는 직렬로 접속될 수 있다. 달리 말하면, 상기 박막 트랜지스터(141) 및 상기 박막 트랜지스터(143)는 상기 제 2 전극(109)에 의해 직렬로 연결된다. 이 경우에, 상기 배선(129)이 반드시 제공되는 것은 아니다. 이 경우에, 다이오드는 상기 배선(132)을 통해 신호를 출력하도록 구성될 수 있다.
상기 박막 트랜지스터(141) 및 상기 박막 트랜지스터(143)가 상기 제 2 전극(109)에 의해 직렬로 접속되는 경우에, 상기 제 1 전극(105)은 상기 박막 트랜지스터(141)의 상기 소스 전극 및 상기 드레인 전극 중 하나(예로서, 상기 소스)로서 기능한다. 상기 제 2 전극(109)은 상기 박막 트랜지스터(141)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나(예로서, 상기 드레인)로서 기능한다. 상기 제 3 전극(113)은 상기 박막 트랜지스터(141)의 상기 게이트 전극으로서 기능한다. 상기 제 2 전극(109)은 또한 상기 박막 트랜지스터(143)의 상기 소스 전극 및 상기 드레인 전극 중 하나(예로서, 상기 소스)로서 기능한다. 상기 제 1 전극(106)은 상기 박막 트랜지스터(143)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나(예로서, 상기 드레인)로서 기능한다. 상기 제 3 전극(115)은 상기 박막 트랜지스터(143)의 상기 게이트 전극으로서 기능한다.
이 실시예에서 상기 박막 트랜지스터들(141, 143)은 실시예 1의 것과 유사한 방식으로, 그것의 수소 농도가 감소되는 정제된 산화물 반도체막을 사용하여 형성된다. 그러므로, 상기 박막 트랜지스터들의 유리한 동작이 획득될 수 있다. 특히, 오프 전류가 감소될 수 있다. 이것의 결과로서, 보다 높은 선명도에 적절하고, 높은 동작 속도를 가지며, 온 상태에서 많은 양의 전류를 도전시킬 수 있고 오프 상태에서 전류가 거의 없는 박막 트랜지스터가 제조될 수 있다.
이 실시예에서 기술된 상기 다이오드는 도 3a 및 도 3b에 도시된 것에 제한되지 않음을 주의한다. 도 3a 및 도 3b에 도시된 상기 다이오드에서, 전류는 상기 산화물 반도체막(107)을 통해 상기 제 1 전극(105) 및 상기 제 1 전극(106)에서 상기 제 2 전극(109)으로 흐른다. 도 4a 및 도 4b에 도시된 바와 같이, 전류가 상기 산화물 반도체막(107)을 통해 상기 제 2 전극(109)에서 상기 제 1 전극(105) 및 상기 제 1 전극(106)으로 흐르는 구조가 이용될 수 있다.
도 4a 및 도 4b에 도시된 상기 다이오드에서, 배선(125)은 제 3 전극(113), 제 3 전극(115), 및 제 2 전극(109)에 접속된다. 상기 제 2 전극(109)은 산화물 반도체막(107)을 통해 제 1 전극(105) 및 제 1 전극(106)에 접속된다. 상기 제 1 전극(105)은 배선(131)에 접속되며, 상기 제 1 전극(106)은 배선(132)에 접속된다.
도 4a 및 도 4b에 도시된 상기 다이오드에서, 상기 배선(125)은 박막 트랜지스터(141) 및 박막 트랜지스터(143)와 중첩하도록 제공된다. 그러나, 이에 대한 제한 없이, 상기 배선(125)은 도 2a 및 도 2b에서와 같이 상기 박막 트랜지스터(141) 및 상기 박막 트랜지스터(143)와 중첩하지 않도록 제공될 수 있다. 상기 배선(125)이 상기 박막 트랜지스터(141) 및 상기 박막 트랜지스터(143)와 중첩하지 않을 때, 상기 배선(125) 및 상기 박막 트랜지스터들의 전극들 간에 생성된 기생 커패시턴스가 억제될 수 있다.
상술된 바와 같이, 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 연결함으로써, 역방향 전류가 매우 작은 다이오드가 획득될 수 있다. 그러므로, 파괴에 저항력 있는(즉, 높은 내전압을 갖는) 다이오드가 제조될 수 있다.
(실시예 3)
이 실시예에서, 본 발명의 일 실시예이고 실시예 1, 2에서의 것과 상이한 구조를 갖는 다이오드의 일 예가 도 5a 및 도 5b를 참조하여 기술될 것이다. 이 실시예에서 기술되는 상기 다이오드는 전계 효과 트랜지스터, 예를 들면 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 접속함으로써 획득될 수 있다.
도 5a 및 도 5b에 도시된 상기 다이오드에서, 배선(131)은 제 1 전극(105) 및 제 3 전극(113)에 접속된다. 상기 제 1 전극(105)은 산화물 반도체막(107)을 통해 제 2 전극(109)에 접속된다. 상기 제 2 전극(109)은 배선(129)에 접속된다.
도 5a는 다이오드-접속된 박막 트랜지스터(145)의 평면도이다. 도 5b는 도 5a에서의 짧은 선 및 점으로 이루어진 선(A-B)을 따르는 단면도이다.
도 5b에 도시된 바와 같이, 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)은 기판(101) 위에 형성된 절연막(103) 위에 적층된다. 게이트 절연막(111)은 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109)을 커버하도록 제공된다. 상기 제 3 전극(113)은 상기 게이트 절연막(111) 위에 제공된다. 층간 절연막으로서 기능하는 상기 절연막(117)은 상기 게이트 절연막(111) 및 상기 제 3 전극(113) 위에 제공된다. 개구부들이 상기 절연막(117)에 형성된다. 상기 개구부를 통해 각각 상기 제 1 전극(105) 및 상기 제 3 전극(113)에 접속된 상기 배선(131)(도 5a 참조), 및 상기 개구부를 통해 상기 제 2 전극(109)에 연결된 배선(129)이 형성된다.
상기 제 1 전극(105)은 상기 박막 트랜지스터(145)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 상기 제 2 전극(109)은 상기 박막 트랜지스터(145)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 기능한다. 상기 제 3 전극(113)은 상기 박막 트랜지스터(145)의 게이트 전극으로서 기능한다.
이 실시예에서, 상기 게이트 전극으로서 기능하는 상기 제 3 전극(113)은 링 형상을 갖는다. 상기 게이트 전극으로서 기능하는 상기 제 3 전극(113)이 링 형상을 가질 때, 상기 박막 트랜지스터의 채널 폭은 증가될 수 있다. 따라서, 상기 박막 트랜지스터의 온 전류가 증가될 수 있다.
이 실시예의 상기 박막 트랜지스터(145)는 실시예 1의 것과 유사한 방식으로, 그것의 수소 농도가 감소되는 정제된 산화물 반도체막을 사용하여 형성된다. 그러므로, 상기 박막 트랜지스터의 유리한 동작이 획득될 수 있다. 특히, 오프 전류가 감소될 수 있다. 이것의 결과로서, 보다 높은 선명도에 적절하고, 높은 동작 속도를 가지며, 온 상태에서 많은 양의 전류를 도전시킬 수 있고 오프 상태에서 전류가 거의 없는 박막 트랜지스터가 제조될 수 있다.
이 실시예에서 기술된 상기 다이오드는 도 5a 및 도 5b에 도시된 것에 제한되지 않음을 주의하자. 도 5a 및 도 5b에 도시된 상기 다이오드에서, 전류는 상기 산화물 반도체막(107)을 통해 상기 제 1 전극(105)에서 상기 제 2 전극(109)으로 흐른다. 도 6a 및 도 6b에 도시된 바와 같이 전류가 상기 산화물 반도체막(107)을 통해 상기 제 2 전극(109)에서 상기 제 1 전극(105)으로 흐르는 구조가 이용될 수 있다.
도 6a 및 도 6b에 도시된 상기 다이오드에서, 배선(129)은 제 2 전극(109) 및 제 3 전극(113)에 접속된다. 상기 제 2 전극(109)은 산화물 반도체막(107)을 통해 제 1 전극(105)에 접속된다. 상기 제 1 전극(105)은 배선(131)에 접속된다.
상술된 바와 같이, 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 연결함으로써, 역방향 전류가 작은 다이오드가 획득될 수 있다. 그러므로, 파괴에 저항력 있는(즉, 높은 내전압을 갖는) 다이오드가 제조될 수 있다.
(실시예 4)
이 실시예에서, 도 1a 및 도 1b에서의 상기 다이오드-접속된 박막 트랜지스터의 제조 프로세스가 도 7a 내지 도 7e를 참조하여 기술될 것이다.
도 7a에 도시된 바와 같이, 상기 절연막(103)은 상기 기판(101) 위에 형성되고, 상기 제 1 전극(105)은 상기 절연막(103) 위에 형성된다. 상기 제 1 전극(105)은 상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나로서 기능한다.
상기 절연막(103)은 스퍼터링 방법, CVD 방법, 코팅 방법 등에 의해 형성될 수 있다.
상기 절연막(103)이 스퍼터링 방법에 의해 형성될 때, 상기 절연막(103)은 바람직하게는 처리 챔버에 남아있는 수소, 물, 수산기, 수산화물 등이 제거되는 동안 형성된다. 이것은 수소, 물, 수산기, 수소화물 등이 상기 절연막(103)에 포함되는 것으로부터 방지하기 위한 것이다. 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하기 위해 엔트랩먼트 진공 펌프(entrapment vacuum pump)를 사용하는 것이 바람직하다. 엔트랩먼트 진공 펌프로서, 바람직하게는 예를 들면 크라이오펌프(cryopump), 이온 펌프 또는 티타늄 서블리메이션 펌프(titanium sublimation pump)가 사용된다. 또한, 배기 유닛으로서, 콜드 트랩이 터보 펌프에 부가될 수 있다. 불순물들, 특히, 수소, 물, 수산기, 수소화물 등이 크라이오펌프를 사용하여 배출되는 상기 처리 챔버로부터 제거되기 때문에, 상기 절연막(103)이 상기 처리 챔버에 형성될 때, 상기 절연막(103)에 포함된 불순물들의 농도는 감소될 수 있다.
상기 절연막(103)을 형성하기 위해 사용된 스퍼터링 가스로서, 바람직하게는, 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 1ppm 이하의 농도(바람직하게는 10 ppb 이하)로 감소되는 고순도 가스가 사용된다. 상기 스퍼터링 가스는 스퍼터링이 수행되는 처리 챔버로 도입되는 가스를 의미함을 주의한다.
스퍼터링 방법의 예들은 고-주파수 전원이 스퍼터링 전원을 위해 사용되는 RF 스퍼터링 방법, 직류 전원이 사용되는 DC 스퍼터링 방법, 및 바이어스가 펄싱 방식으로 인가되는 펄싱된 DC 스퍼터링 방법을 포함한다. 상기 RF 스퍼터링 방법은 절연막이 형성되는 경우에 주로 사용되는 반면, 상기 DC 스퍼터링 방법은 금속막이 형성되는 경우에 주로 사용된다.
복수의 상이한 재료들의 타겟들이 설정될 수 있는 멀티-소스 스퍼터링 장치가 또한 존재한다. 상기 멀티-소스 스퍼터링 장치를 가지고, 상이한 재료들의 막들이 동일한 챔버에 적층되도록 형성될 수 있거나, 또는 복수의 종류들의 재료들의 막들이 동일한 챔버에서의 방전에 의해 동시에 형성될 수 있다.
대안적으로, 상기 챔버 내의 마그넷 시스템(magnet system)에 제공되고 마그네트론 스퍼터링 방법(magnetron sputtering method)을 위해 사용된 스퍼터링 장치, 또는 마이크로파들을 사용하여 생성된 플라즈마가 글로우 방전(glow discharge)을 사용하지 않고 사용되는 ECR 스퍼터링 방법이 사용될 수 있다.
또한, 스퍼터링 방법으로서, 타겟 물질 및 스퍼터링 가스 구성요소가 그것의 얇은 화합물 막을 형성하기 위한 증착 동안 서로에 대해 화학적으로 반응되는 반응성 스퍼터링 방법, 또는 전압이 또한 증착 동안 기판에 인가되는 바이어스 스퍼터링 방법이 사용될 수 있다.
본 명세서에서 상기 스퍼터링으로서, 상술된 스퍼터링 장치 및 상기 스퍼터링 방법이 적절하게 이용될 수 있다.
이 실시예에서, 상기 기판(101)은 상기 처리 챔버로 이송된다. 그로부터 수소, 물, 수산기, 수소화물 등이 제거되는 고순도 산소를 포함한 스퍼터링 가스가 상기 처리 챔버로 도입되며, 산화 실리콘막이 실리콘 타겟을 이용하여 상기 기판(101) 위에 상기 절연막(103)으로서 형성된다. 상기 절연막(103)이 형성될 때, 상기 기판(101)이 가열될 수 있음을 주의하자.
예를 들면, 상기 산화 실리콘막은 다음의 조건들 하에 RF 스퍼터링 방법에 의해 형성된다: 석영(바람직하게는, 합성 석영)이 사용된다; 기판 온도는 108℃이다; 상기 타겟 및 상기 기판 간의 거리(T-S 거리)는 60mm이다; 압력은 0.4 Pa이다; 상기 고주파수 전원은 1.5 kW이다; 상기 대기는 산소 및 아르곤을 포함한다(산소 대 아르곤의 유량비는 1:1(각 유량은 25 sccm이다)). 상기 막 두께는 예를 들면 100nm일 수 있다. 석영(바람직하게는, 합성 석영) 대신에, 실리콘 타겟이 사용될 수 있음을 주의하자. 상기 스퍼터링 가스로서, 산소, 또는 산소 및 아르곤의 혼합 가스가 사용됨을 주의하자.
예를 들면, 상기 절연막(103)이 적층 구조를 사용하여 형성될 때, 질화 실리콘막이 실리콘 타겟 및 그로부터 수소, 물, 수산기, 수소화물 등이 제거되는 고순도 질소를 포함한 스퍼터링 가스를 사용하여 상기 산화 실리콘막 및 상기 기판 사이에 형성된다. 또한, 이 경우에, 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수소화물 등이 상기 산화 실리콘막의 경우와 유사한 방식으로 제거되는 동안 질화 실리콘막이 형성되는 것이 바람직하다. 상기 프로세스에서, 상기 기판(101)이 가열될 수 있음을 주의하자.
질화 실리콘막 및 산화 실리콘막이 상기 절연막(103)으로서 적층될 때, 상기 질화 실리콘막 및 상기 산화 실리콘막이 상기 동일한 처리 챔버에서의 공통 실리콘 타겟을 사용하여 형성될 수 있다. 먼저, 질소를 포함한 스퍼터링 가스가 상기 처리 챔버로 도입되고, 질화 실리콘막이 상기 처리 챔버에 제공된 실리콘 타겟을 사용하여 형성되며; 다음으로, 질소를 포함한 상기 스퍼터링 가스가 산소를 포함한 스퍼터링 가스로 스위칭되며, 산화 실리콘막이 상기 동일한 실리콘 타겟을 사용하여 형성된다. 상기 질화 실리콘막 및 상기 산화 실리콘막이 공기로 노출되지 않고 계속해서 형성될 수 있으며, 그러므로 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 상기 질화 실리콘막의 표면에 흡수되는 것으로부터 방지될 수 있다.
상기 제 1 전극(105)이 도전막이 스퍼터링 방법, CVD 방법, 또는 진공 증착 방법(vacuum evaporation method)에 의해 상기 기판(101) 위에 형성되는 방식으로 형성될 수 있고, 레지스트 마스크가 포토리소그래피 단계에서 상기 도전막 위에 형성되며, 상기 도전막이 상기 레지스트 마스크를 사용하여 에칭된다. 대안적으로, 상기 제 1 전극(105)이 포토리소그래피 단계를 사용하지 않고 인쇄 방법 또는 잉크젯 방법에 의해 형성될 수 있으며, 따라서 단계들의 수가 감소될 수 있다. 상기 제 1 전극(105)의 단부들이 바람직하게는 테이퍼링된 형상을 가지며, 따라서 나중에 형성될 게이트 절연막의 커버리지가 증가될 수 있음을 주의하자. 상기 제 1 전극(105)의 상기 단부 및 상기 절연막(103) 사이에 형성된 각도가 30°내지 60°(바람직하게는 40°내지 50°)일 때, 나중에 형성될 상기 게이트 절연막의 커버리지가 증가될 수 있다.
일 실시예에서, 상기 제 1 전극(105)을 형성하기 위한 상기 도전막으로서, 티타늄 막이 스퍼터링 방법에 의해 50nm의 두께를 갖도록 형성되고, 알루미늄 막이 100nm의 두께를 갖도록 형성되며, 티타늄 막이 50nm의 두께를 갖도록 형성된다. 다음으로, 포토리소그래피 단계에서 형성된 상기 레지스트 마스크를 사용하여 에칭이 수행되며, 그에 의해 섬 형상을 갖는 상기 제 1 전극(105)이 형성된다.
다음으로, 도 7b에 도시된 바와 같이, 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)이 상기 제 1 전극(105) 위에 형성된다. 상기 산화물 반도체막(107)은 상기 박막 트랜지스터의 채널 형성 영역으로서 기능하고, 상기 제 2 전극(109)은 상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 기능한다.
여기에서, 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)을 제조하기 위한 방법이 기술될 것이다.
산화물 반도체막은 스퍼터링 방법에 의해 상기 기판(101) 및 상기 제 1 전극(105) 위에 형성된다. 다음으로, 도전막이 상기 산화물 반도체막 위에 형성된다.
사전처리로서, 상기 제 1 전극(105)이 제공된 상기 기판(101)이 스퍼터링 장치의 예열 챔버에서 예열되고 수소가 가능한 한 적게 상기 산화물 반도체막(107)에 포함되도록 상기 기판(101) 상에 흡수된 수소, 물, 수산기, 또는 수산화물과 같은 불순물들이 없어지고 제거되는 것이 바람직하다. 크라이오펌프는 상기 예열 챔버에 제공된 배기 유닛을 위해 바람직하다는 것을 주의하자. 이러한 예열 처리는 생략될 수 있음을 주의하자. 또한, 이러한 예열은 상기 게이트 절연막(111)의 형성 전에 상기 기판(101) 상에서 수행될 수 있거나, 또는 상기 제 3 전극(113) 및 상기 제 3 전극(115)의 형성 전에 상기 기판(101) 상에서 수행될 수 있다.
상기 산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 플라즈마가 도입된 아르곤 가스로 생성되는 역 스퍼터링이 상기 제 1 전극(105)의 상기 표면상에 형성된 산화막 또는 그에 부착된 먼지를 제거하기 위해 수행되며, 따라서 상기 제 1 전극(105) 및 상기 산화물 반도체막 사이의 계면(interface)에서 저항이 감소될 수 있음을 주의하자. 상기 역 스퍼터링은 타겟 측으로의 전압의 인가 없이, 고-주파수 전원이 상기 기판의 부근에 플라즈마를 생성하고 표면을 변경하기 위해 아르곤 대기에서의 기판 측으로의 전압의 인가를 위해 사용되는 방법을 나타낸다. 아르곤 대기 대신에, 질소 대기, 헬륨 대기 등이 사용될 수 있음을 주의하자.
이 실시예에서, 상기 산화물 반도체막은 In-Ga-Zn-O계 금속 산화물 타겟을 사용한 스퍼터링 방법에 의해 형성된다. 대안적으로, 상기 산화물 반도체막은 희가스(통상적으로, 아르곤) 대기, 산소 대기, 또는 희가스(통상적으로, 아르곤) 및 산소의 혼합 대기에서의 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법이 채용될 때, 2 wt% 내지 10 wt%에서의 SiO2를 포함한 타겟이 사용될 수 있다.
상기 산화물 반도체막을 형성하기 위해 사용된 스퍼터링 가스로서, 바람직하게는 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 1ppm 이하의 농도(바람직하게는, 10 ppb 이하)로 감소되는 고순도 가스가 사용된다. 상기 스퍼터링 가스는 스퍼터링이 수행되는 처리 챔버로 도입되는 가스를 의미함을 주의하자.
스퍼터링 방법에 의해 상기 산화물 반도체막을 형성하기 위해 사용된 타겟으로서, 주성분으로서 산화 아연을 포함한 금속 산화물의 타겟이 사용될 수 있다. 금속 산화물의 타겟의 또 다른 예로서, In, Ga, 및 Zn을 포함한 금속 산화물 타겟(구성 비에서, In2O3:Ga2O3:ZnO = 1:1:1[mol수 비], In:Ga:Zn = 1:1:0.5[mol수 비])가 사용될 수 있다. 대안적으로, In, Ga, 및 Zn을 포함한 금속 산화물 타겟으로서, In:Ga:Zn = 1:1:1[mol수 비] 또는 In:Ga:Zn = 1:1:2[mol수 비]의 조성비를 갖는 타겟이 사용될 수 있다. 상기 금속 산화물 타겟의 충전률(filling rate)은 90% 내지 100%, 바람직하게는 95% 내지 99.9%이다. 상술된 바와 같이 높은 충전률을 갖는 상기 금속 산화물 타겟을 사용하여 형성된 산화물 반도체막은 조밀하다.
상기 산화물 반도체막은 상기 기판이 감소된 압력 상태로 상기 처리 챔버에 유지되고 상기 처리 챔버에 남아있는 수분이 제거되는 동안, 수소, 물, 수산기, 수소화물 등이 제거되는 스퍼터링 가스가 상기 처리 챔버로 도입되고, 금속 산화물이 타겟으로서 사용되는 방식으로 상기 기판(101) 위에 형성된다. 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수소화물 등을 제거하기 위해 엔트랩먼트 진공 펌프를 사용하는 것이 바람직하다. 바람직하게는, 예를 들면, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 또한, 배기 유닛으로서, 콜드 트랩이 터보 펌프에 부가될 수 있다. 예를 들면, 수소, 물, 수산기, 수소화물 등(보다 바람직하게는, 또한 탄소 원자를 포함한 화합물)이 크라이오펌프를 사용하여 배기되는 상기 처리 챔버로부터 제거되며; 그러므로, 상기 산화물 반도체막에 포함된 불순물들의 농도가 감소될 수 있다. 상기 산화물 반도체막은 상기 기판이 가열되는 동안 형성될 수 있다.
이 실시예에서, 상기 산화물 반도체막의 성막 조건의 일 예로서, 다음 조건들이 적용된다: 상기 기판 온도는 실온이며, 상기 기판 및 상기 타겟 간의 거리는 110mm이다; 상기 압력은 0.4 Pa이다; 상기 직류(DC) 전원은 0.5 kW이다; 및 상기 대기는 산소 및 아르곤를 포함한다(15 sccm의 산소 유량, 30 sccm의 아르곤 유량). 펄싱된 직류(DC) 전원은 막 형성시 생성된 가루 물질들(또한, 입자들 또는 먼저로 불리우는)이 감소될 수 있고 상기 막 두께가 일정할 수 있기 때문에 바람직하다는 것을 주의하자. 상기 산화물 반도체막은 바람직하게는 30 nm 내지 3000 nm의 두께를 갖는다. 상기 산화물 반도체막의 적절한 두께는 사용될 상기 재료에 의존하여 상이하며; 그러므로, 상기 두께는 상기 재료에 따라 적절하게 결정될 수 있음을 주의하자.
상기 절연막(103)을 형성하기 위해 사용되는 상기 스퍼터링 방법 및 스퍼터링 장치가 상기 산화물 반도체막을 형성하기 위한 스퍼터링 방법 및 스퍼터링 장치로서 적절하게 사용될 수 있음을 주의하자.
상기 제 2 전극(109)을 형성하기 위한 상기 도전막은 상기 제 1 전극(105)을 위해 사용되는 상기 방법 및 상기 재료를 적절하게 사용하여 형성될 수 있다. 여기에서, 상기 제 2 전극(109)을 형성하기 위한 상기 도전막으로서, 50nm 두께의 티타늄 막, 100nm 두께의 알루미늄 막, 및 50nm 두께의 티타늄 막이 순서대로 적층된다.
다음으로, 레지스트 마스크가 포토리소그래피 단계에서 상기 도전막 위에 형성되며, 상기 제 2 전극(109)을 형성하기 위한 상기 도전막 및 상기 산화물 반도체막(107)을 형성하기 위한 상기 산화물 반도체막이 상기 레지스트 마스크를 사용하여 에칭되며, 그에 의해 섬 형상들을 갖는 상기 산화물 반도체막(107) 및 제 2 전극(109)이 형성된다. 상기 포토리소그래피 단계에서 형성된 상기 레지스트 마스크 대신에, 잉크젯 방법을 사용하여 레지스트 마스크가 형성될 수 있으며, 따라서 단계들의 수가 감소될 수 있다. 에칭으로 인해, 상기 제 1 전극(105) 및 상기 제 2 전극(109)과 상기 산화물 반도체막(107)의 단부들 간에 형성된 각도는 30°내지 60°(바람직하게는 40°내지 50°)일 때, 나중에 형성될 게이트 절연막의 커버리지가 향상될 수 있다.
여기에서 상기 도전막 및 상기 산화물 반도체막의 에칭은 드라이 에칭 또는 웨트 에칭 중 하나를 사용하여, 또는 드라이 에칭 및 웨트 에칭 모두를 사용하여 수행될 수 있음을 주의하자. 각각 원하는 형상을 갖는 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)을 형성하기 위해, 에칭 조건(에천트, 에칭 시간, 온도 등)이 재료에 따라 적절하게 조정된다.
상기 제 2 전극(109) 및 상기 산화물 반도체막을 위한 상기 도전막의 각각의 에칭 레이트가 상기 제 1 전극(105)의 것과 상이할 때, 상기 제 1 전극(105)의 에칭 레이트가 낮고 상기 제 2 전극(109) 및 상기 산화물 반도체막을 형성하기 위한 상기 도전막의 각각의 에칭 레이트가 높도록 조건이 선택된다. 대안적으로, 상기 산화물 반도체막의 상기 에칭 레이트가 낮고 상기 제 2 전극(109)을 형성하기 위한 상기 도전막의 상기 에칭 레이트가 높으며, 상기 제 2 전극(109)을 형성하기 위한 상기 도전막이 에칭되도록 조건이 선택되며; 그 후, 상기 제 1 전극(105)의 상기 에칭 레이트가 낮고 상기 산화물 반도체막의 상기 에칭 레이트가 높도록 조건이 선택된다.
상기 산화물 반도체막의 웨트 에칭을 위해 사용된 에천트로서, 인산, 아세트산, 및 질산의 혼합액, 암모니아 과산화수소 혼합물(31 wt% 과산화수소액 : 28 wt% 암모니아수 : 물 = 5:2:2) 등이 사용될 수 있다. 또한, ITO-07N(칸토 케미칼 코., 인크(KANTO CHEMICAL CO., INC.)에 의해 제조된)이 또한 사용될 수 있다.
상기 웨트 에칭 후 상기 에천트가 세정에 의해 상기 에칭된 재료들과 함께 제거된다. 상기 에천트 및 에칭 오프된 상기 재료를 포함한 폐기 용액이 정제되고 상기 재료가 재사용될 수 있다. 상기 산화물 반도체막에 포함된 인듐과 같은 재료가 상기 에칭 후 상기 폐기 용액으로부터 수집되고 재사용될 때, 상기 리소스들이 효율적으로 사용될 수 있고, 비용이 감소될 수 있다.
상기 산화물 반도체막의 드라이 에칭을 위해 사용된 에칭 가스로서, 바람직하게는 염소를 포함한 가스(염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)가 사용된다.
대안적으로, 플루오르를 포함한 가스(사플루오르화 탄소(CF4), 육플루오르화황(SF6), 삼불화질소(NF3), 또는 트리플로루메탄(CHF3)와 같은 플루오르계 가스), 브로민화수소(HBr), 산소(O2), 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 부가되는 이들 가스들 중 임의의 것 등이 사용될 수 있다.
상기 드라이 에칭 방법으로서, 평행판 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합 플라즈마) 에칭 방법이 사용될 수 있다. 원하는 형상으로 막을 에칭하기 위해, 상기 에칭 조건들(코일-형 전극에 인가된 전력의 양, 기판 측상의 전극에 인가된 전력의 양, 상기 기판 측 상의 상기 전극의 온도 등)이 적절하게 조정된다.
이 실시예에서, 상기 제 2 전극(109)을 형성하기 위한 상기 도전막이 에천트로서 암모니아 과산화수소 혼합물(암모니아, 물, 과산화수소수의 혼합물)을 사용하여 에칭되며, 그 후 상기 산화물 반도체막이 인산, 아세트산, 및 질산의 혼합액을 사용하여 에칭되고, 그에 의해 섬 형상을 가진 상기 산화물 반도체막(107)이 형성된다.
다음으로, 이 실시예에서, 제 1 열 처리가 수행된다. 상기 제 1 열 처리는 400℃보다 높거나 동일하고 및 750℃ 보다 낮거나 동일한, 바람직하게는 400℃보다 높거나 동일하고 상기 기판의 변형점보다 낮은 온도로 수행된다. 여기에서, 상기 기판은 열 처리 장치들 중 하나인 전기로로 도입되며, 열 처리는 질소 분위기 또는 희가스 분위기와 같은 비활성 가스 분위기에서의 상기 산화물 반도체막 상에서 1시간 동안 450℃로 수행되고, 그 후 상기 산화물 반도체막은 공기에 노출되지 않는다. 따라서, 수소, 물, 수산기, 수소화물 등이 상기 산화물 반도체막으로 혼합되는 것으로부터 방지될 수 있고 수소 농도가 감소되며, 상기 산화물 반도체막이 정제되고, 그에 의해 i-형 산화물 반도체막 또는 실질적으로 i-형 산화물 반도체막이 획득될 수 있다. 즉, 상기 산화물 반도체막(107)의 탈수(dehydration) 및 탈수소(dehydrogenation) 중 적어도 하나가 이러한 제 1 열 처리에 의해 수행될 수 있다.
상기 제 1 열 처리에서, 수소, 물, 수산기, 수소화물 등이 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소에 포함되지 않는 것이 바람직함을 주의하자. 대안적으로, 열 처리 장치에 도입된 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소의 순도는 바람직하게는 6N(99.9999%) 이상, 보다 바람직하게는 7N(99.99999%) 이상이다. (즉, 상기 불순물들의 농도는 1 ppm 이하이고, 바람직하게는 0.1 ppm 이하이다).
상기 제 1 열 처리의 조건들 또는 상기 산화물 반도체막을 위한 재료에 의존하여, 상기 산화물 반도체막이 결정화되고 몇몇 경우들에서 미결정 막 또는 다결정 막으로 변경될 수 있다. 예를 들면, 상기 산화물 반도체막은 90% 이상, 또는 80% 이상의 결정도를 갖는 미결정 산화물 반도체막이 되도록 결정화될 수 있다. 또한, 상기 제 1 열 처리의 상기 조건들 및 상기 산화물 반도체막의 상기 재료에 의존하여, 상기 산화물 반도체막은 결정 성분을 포함하지 않는 비정질 산화물 반도체막이 될 수 있다. 상기 산화물 반도체막은 미결정 부분(1nm 내지 20nm(통상적으로, 2nm 내지 4nm)의 입경을 갖는)이 상기 비정질 산화물 반도체막으로 혼합되는 산화물 반도체막이 될 수 있다.
대안적으로, 상기 산화물 반도체막의 상기 제 1 열 처리는 섬 형상을 갖는 상기 산화물 반도체막이 형성되기 전에 상기 산화물 반도체막 상에 수행될 수 있다. 이 경우에, 상기 기판은 상기 제 1 열 처리 후 상기 가열 장치로부터 제거되며 그 후 포토리소그래피 단계가 수행된다.
상기 산화물 반도체막 상에서 탈수 또는 탈수소의 효과를 갖는 상기 열 처리가 상기 산화물 반도체막이 형성된 후, 상기 제 2 전극을 형성하기 위한 상기 도전막이 상기 산화물 반도체막 위에 적층된 후, 상기 게이트 절연막이 상기 제 1 전극, 상기 산화물 반도체막, 및 상기 제 2 전극 위에 형성된 후, 또는 상기 게이트 전극이 형성된 후에 수행될 수 있음을 주의하자.
다음으로, 도 7c에 도시된 바와 같이, 상기 게이트 절연막(111)이 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109) 위에 형성된다.
불순물들의 제거에 의해 획득된 상기 i-형 산화물 반도체막(수소 농도가 감소되는 상기 정제된 산화물 반도체막) 또는 상기 실질적으로 i-형 산화물 반도체막은 계면 상태 및 계면 전하에 매우 민감하며, 그러므로 상기 산화물 반도체막 및 상기 게이트 절연막(111) 간의 상기 계면이 중요하다. 따라서, 상기 정제된 산화물 반도체막과 접하는 상기 게이트 절연막(111)은 높은 품질을 갖도록 요구한다.
예를 들면, 조밀하고 높은 내전압을 갖는 고-품질 절연막이 바람직한 마이크로파들(2.45 GHz)을 사용한 고 밀도 플라즈마 CVD 방법에 의해 형성될 수 있다. 이것은 수소 농도가 감소되는 상기 정제된 산화물 반도체막 및 상기 고-품질 게이트 절연막이 서로에 대해 가까울 때, 상기 계면 상태가 감소될 수 있고 상기 계면 특성들이 유리해질 수 있기 때문이다.
말할 필요도 없이, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 다른 성막 방법들이 고-품질 절연막이 상기 게이트 절연막으로서 형성될 수 있는 한 적용될 수 있다. 막 품질이 향상되는 게이트 절연막 또는 상기 산화물 반도체막을 갖는 계면의 특성들이 향상되는 절연막이 상기 게이트 절연막이 형성된 후 상기 열 처리에 의해 사용될 수 있다. 어쨌든, 감소된 계면 준위 밀도를 갖고 게이트 절연막으로서 양호한 막 품질을 가질 뿐만 아니라 상기 산화물 반도체와의 양호한 계면을 형성할 수 있는 임의의 절연막이 사용될 수 있다.
또한, 불순물들을 포함한 산화물 반도체막이 85℃에서, 12시간 동안 2×106 V/㎝의 게이트에 인가된 전압으로 게이트 바이어스-온도 응력 테스트(BT 테스트)를 겪게 될 때, 상기 산화물 반도체막의 주성분 및 상기 불순물 간의 결합은 높은 전계(B: 바이어스) 및 높은 온도(T: 온도)에 의해 클리빙되며(cleave), 생성된 댕글링 결합(dangling bond)은 임계 전압(Vth)의 드리프트를 유도한다.
반대로, 본 발명은 상술된 바와 같이 상기 산화물 반도체 및 게이트 절연막 간의 계면의 양호한 특성을 획득하기 위해 산화물 반도체막에서의 불순물들, 특히 수소, 물 등을 가능한 한 많이 제거함으로써 BT 테스트에 안정적인 박막 트랜지스터를 획득하는 것을 가능하게 한다.
상기 게이트 절연막(111)이 스퍼터링 방법에 의해 형성될 때, 상기 게이트 절연막(111)에서의 상기 수소 농도는 감소될 수 있다. 산화 실리콘막이 스퍼터링 방법에 의해 형성될 때, 실리콘 또는 석영이 타겟으로서 사용되며 산소 또는 산소 및 아르곤의 혼합 가스가 스퍼터링 가스로서 사용된다.
상기 게이트 절연막(111)은 산화 실리콘막 및 질화 실리콘막이 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109) 위에 순서대로 적층되는 구조를 가질 수 있다. 예를 들면, 5nm 내지 300nm의 두께를 갖는 산화 실리콘막(SiOx(x>0))이 제 1 게이트 절연막으로서 형성되고, 50nm 내지 200nm의 두께를 갖는 질화 실리콘막(SiNy(y>0)이 스퍼터링 방법에 의해 상기 제 1 게이트 절연막 위에 제 2 게이트 절연막으로서 적층되어, 100nm의 두께를 갖는 게이트 절연막이 형성될 수 있도록 한다. 이 실시예에서, 100nm의 두께를 갖는 산화 실리콘막이 다음 조건들 하에서 RF 스퍼터링 방법에 의해 형성된다: 압력은 0.4 Pa이다; 상기 고-주파수 전력은 1.5 kW이다; 및 상기 대기는 산소 및 아르곤을 포함한다(산소 대 아르곤의 유량비는 1:1이다(각각의 유량은 25 sccm이다)).
다음으로, 제 2 열 처리가 비활성 가스 대기 또는 산소 가스 대기(바람직하게는 200℃ 내지 400℃, 예를 들면, 250℃ 내지 350℃)에서 수행될 수 있다. 상기 제 2 열 처리는 상기 제 3 전극(113), 상기 제 3 전극(115), 상기 절연막(117), 및 이후에 형성되는 상기 배선들(125, 131) 중 적어도 하나의 형성 후에 수행될 수 있다. 상기 산화물 반도체막에 포함된 수소 또는 수분은 상기 열 처리에 의해 상기 게이트 절연막으로 확산될 수 있다.
그 후, 게이트 전극으로서 기능하는 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 상기 게이트 절연막(111) 위에 형성된다.
상기 제 3 전극(113) 및 상기 제 3 전극(115)은 상기 제 3 전극(113) 및 상기 제 3 전극(115)을 형성하기 위한 도전막이 스퍼터링 방법, CVD 방법 또는 진공 증착 방법에 의해 상기 게이트 절연막(111) 위에 형성되는 방식으로 형성될 수 있고, 레지스트 마스크는 포토리소그래피 단계에서 상기 도전막 위에 형성되며, 상기 도전막은 상기 레지스트 마스트를 사용하여 에칭된다.
이 실시예에서, 150nm의 두께를 갖는 티타늄 막이 스퍼터링 방법에 의해 형성된 후, 에칭이 포토리소그래피 단계에서 형성된 레지스트 마스크를 사용하여 수행되며, 따라서 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 형성되도록 한다.
상기 프로세스를 통해, 수소 농도가 감소되는 상기 정제된 산화물 반도체막(107)을 갖는 상기 박막 트랜지스터(133)가 형성될 수 있다.
다음으로, 도 7d에 도시된 바와 같이, 상기 절연막(117)이 상기 게이트 절연막(111), 상기 제 3 전극(113), 및 상기 제 3 전극(115) 위에 형성된 후, 콘택트 홀(119), 콘택트 홀(121), 콘택트 홀(123), 및 콘택트 홀이 형성된다.
상기 절연막(117)이 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 알루미늄 산질화막과 같은 산화물 절연막, 또는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막과 같은 질화물 절연막을 사용하여 형성된다. 대안적으로, 산화물 절연막 및 질화물 절연막이 적층될 수 있다.
상기 절연막(117)이 스퍼터링 방법, CVD 방법 등에 의해 형성된다. 상기 절연막(117)이 스퍼터링 방법에 의해 형성될 때, 상기 기판(101)은 100℃ 내지 400℃의 온도로 가열될 수 있고, 수소, 물, 수산기, 수소화물 등이 제거되고 고순도 질소를 포함하는 스퍼터링 가스가 도입될 수 있으며, 절연막이 실리콘 타겟을 사용하여 형성될 수 있다. 또한, 이러한 경우에, 절연막은 바람직하게는 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수소화물 등이 제거되는 동안 형성된다.
상기 절연막(117)이 형성된 후, 열 처리가 1시간 내지 30시간 동안 100℃ 내지 200℃의 온도로 대기중에서 수행될 수 있다. 노멀리-오프 박막 트랜지스터(normally-off thin film transistor)는 이러한 열 처리에 의해 획득될 수 있다. 그러므로, 반도체 장치의 신뢰성이 향상될 수 있다.
레지스트 마스크가 포토리소그래피 단계에서 형성되며, 상기 게이트 절연막(111) 및 상기 절연막(117)의 부분들이 선택적 에칭에 의해 제거되고, 그에 의해 상기 제 1 전극(105), 상기 제 3 전극(113), 상기 제 3 전극(115), 및 상기 제 2 전극(109)에 도달하는 상기 콘택트 홀, 상기 콘택트 홀(119), 상기 콘택트 홀(121), 및 상기 콘택트 홀(123)이 형성된다.
다음으로, 도전막이 상기 게이트 절연막(111), 상기 콘택트 홀(119), 상기 콘택트 홀(121), 및 상기 콘택트 홀(123) 위에 형성된 후, 포토리소그래피 단계에서 형성된 레지스트 마스크를 사용하여 에칭이 수행되며, 그에 의해 상기 배선(125) 및 상기 배선(131)이 형성된다. 상기 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음을 주의하자. 레지스트 마스크가 잉크젯 방법에 의해 형성될 때 포토마스크는 사용되지 않으며; 그러므로 생산 비용은 감소될 수 있다.
상기 배선(125) 및 상기 배선(131)은 상기 제 1 전극(105)의 것과 유사한 방식으로 형성될 수 있다.
평탄화를 위한 평탄화 절연막이 상기 제 3 전극들(113, 115) 및 상기 배선들(125, 131) 사이에 제공될 수 있음을 주의하자. 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드 또는 에폭시와 같은 열 저항을 가진 유기 재료가 상기 평탄화 절연막의 통상적인 예들로서 사용될 수 있다. 이러한 유기 재료들 외에, 저-유전 상수 재료(로우-k 재료), 실록산계 수지, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 등을 사용하는 것이 또한 가능하다. 상기 평탄화 절연막은 이들 재료들로부터 형성된 복수의 절연막들을 적층함으로써 형성될 수 있음을 주의하자.
상기 실록산계 수지는 시작 재료로서 실록산계 재료를 사용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응함을 주의하자. 상기 실록산계 수지는 치환기로서 유기기(예로서, 알킬기 또는 아릴기) 또는 플루오로기를 포함할 수 있다. 게다가, 상기 유기기는 플루오로기를 포함할 수 있다.
상기 평탄화 절연막을 형성하기 위한 상기 방법에 대한 특정 제한은 없다. 상기 평탄화 절연막은 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예로서, 잉크젯 방법, 스크린 인쇄, 또는 오프셋 인쇄)과 같은 방법, 또는 닥터 나이프(doctor knife), 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 툴에 의해 상기 재료에 의존하여 형성될 수 있다.
상기 프로세스를 통해, 상기 산화물 반도체막에서의 상기 수소 농도가 감소될 수 있고, 상기 산화물 반도체막이 정제될 수 있다. 따라서, 상기 산화물 반도체막은 안정화될 수 있다. 또한, 매우 작은 수의 소수 캐리어들 및 광 대역 갭을 갖는 산화물 반도체막이 상기 유리 전이 온도보다 낮거나 또는 동일한 온도로 열 처리에 의해 형성될 수 있다. 그 결과, 박막 트랜지스터가 광역 기판을 사용하여 형성될 수 있고; 따라서, 대량 생산성이 향상될 수 있다. 또한, 수소 농도가 감소되는 상기 정제된 산화물 반도체막을 사용하여, 보다 높은 선명도에 적합하고, 높은 동작 속도를 가지며, 턴 온될 때 많은 양의 전류를 도전시킬 수 있고 턴 오프될 때 전류가 거의 없는 박막 트랜지스터를 제조하는 것이 가능하다.
상술된 바와 같이 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 접속시킴으로써, 역방향 전류가 매우 작은 다이오드가 획득될 수 있다. 그러므로, 파괴에 저항력 있는(즉, 높은 내전압을 갖는) 다이오드가 제조될 수 있다.
상기 산화물 반도체막에 또는 상기 산화물 반도체막과 상기 산화물 반도체막과 접하여 제공되는 절연막 사이의 계면에 존재할 수 있는 수소, 물, 수산기, 또는 수소화물(또는 수소 화합물로서 불리우는)과 같은 불순물들을 제거하기 위해, 할로겐 원소(예로서, 불소 또는 염소)가 상기 산화물 반도체막과 접하여 제공되는 상기 절연막에 포함될 수 있거나, 또는 할로겐 원소가 상기 산화물 반도체막이 노출되는 상태에 있는 할로겐 원소를 포함하는 가스 분위기에서 플라즈마 처리에 의해 산화물 반도체막에 포함될 수 있다. 상기 절연막이 할로겐 원소를 포함할 때, 상기 절연막에서의 상기 할로겐 원소 농도는 대략 5×1018 원자/㎤ 내지 1×1020 원자/㎤일 수 있다.
상술된 바와 같이, 할로겐 원소가 상기 산화물 반도체막에 또는 상기 산화물 반도체막과 상기 산화물 반도체막과 접하는 상기 절연막 사이의 상기 계면에 포함되고, 상기 산화물 반도체막과 접하여 제공되는 상기 절연막이 산화 절연막인 경우에, 상기 산화물 반도체막과 접하지 않는 상기 산화 절연막의 측면이 바람직하게는 질소계 절연막으로 커버된다. 즉, 질화 실리콘막 등은 상기 산화물 반도체막과 접하는 상기 산화 절연막 상에 제공되고 그것과 접할 수 있다. 이러한 구조를 갖고, 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 상기 산화 절연막에 들어가는 것을 방지할 수 있다.
도 2a와 도 2b, 도 3a와 도 3b, 도 4a와 도 4b, 도 5a와 도 5b, 및 도 6a와 도 6b에 도시된 상기 다이오드들이 또한 유사한 방식으로 형성될 수 있음을 주의하자.
이 실시예는 다른 실시예들에 기술된 구조들 중 임의의 것과 적절하게 결합하여 구현될 수 있다.
(실시예 5)
이 실시예에서, 실시예 4에 기술된 것과 상이한 산화물 반도체막을 포함한 다이오드-접속된 박막 트랜지스터, 및 그 제조 방법이 도 7a와 도 7b, 및 도 8a와 도 8b를 참조하여 기술될 것이다.
도 7a에 도시된 바와 같이, 실시예 4에서의 것과 유사한 방식으로, 상기 절연막(103) 및 상기 제 1 전극(105)이 상기 기판(101) 위에 형성된다. 다음으로, 도 7b에 도시된 바와 같이, 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)이 상기 제 1 전극(105) 위에 형성된다.
다음으로, 제 1 열 처리가 수행된다. 이 실시예에서 상기 제 1 열 처리는 상기 실시예에서의 상기 제 1 열 처리와 상이하다. 상기 열 처리는 도 8a에 도시된 바와 같이 결정 입자들이 상기 표면에 형성되는 산화물 반도체막(151)을 형성하는 것을 가능하게 한다. 이 실시예에서, 상기 제 1 열 처리는 저항 가열기와 같은 가열기로부터 열 복사 및 열 전도 중 적어도 하나에 의해 처리될 물체를 가열하기 위한 장치를 사용하여 수행된다. 여기에서, 상기 열 처리의 온도는 500℃ 내지 700℃, 바람직하게는 650℃ 내지 700℃이다. 본 발명의 필수적인 부분으로부터 상기 열 처리 온도의 상한에 대한 요건은 없지만, 상기 열 처리 온도의 상한은 상기 기판(101)의 허용가능한 온도 제한 내에 있도록 요구됨을 주의하자. 또한, 상기 열 처리의 시간 길이는 바람직하게는 1분 내지 10분들이다. RTA 처리가 상기 제 1 열 처리를 위해 이용될 때, 상기 열 처리는 단시간에 수행될 수 있으며, 따라서, 상기 기판(101) 상에서의 열의 역 효과들이 감소될 수 있다. 달리 말하면, 상기 열 처리 온도의 상한은 열 처리가 장시간 동안 수행되는 경우와 비교하여 이 경우에 높아질 수 있다. 또한, 미리 결정된 구조들을 갖는 상기 결정 입자들은 상기 산화물 반도체막의 상기 표면의 부근에 선택적으로 형성될 수 있다.
이 실시예에서 사용될 수 있는 상기 열 처리 장치의 예들로서, 가스 급속 열 어닐링(GRTA) 장치 및 램프 급속 열 어닐링(LRTA) 장치 등과 같은 급속 열 어닐링(RTA) 장치들이 제공된다. LRTA 장치는 할로겐 램프, 금속 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자기파)에 의해 처리될 물체를 가열하기 위한 장치이다. GRTA 장치는 고-온 가스를 사용한 열 처리를 위한 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 처리될 물체와 반응하지 않는 비활성 가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, 상기 기판이 650℃ 내지 700℃만큼 높은 온도로 가열되는 질소 또는 희가스와 같은 비활성 기체의 분위기로 이동되고, 상기 기판이 몇 분 동안 가열되며 높은 온도로 가열되는 상기 비활성 가스로부터 나오는 GRTA가 수행될 수 있다. GRTA는 고-온 열 처리가 단시간에 수행될 수 있게 한다.
상기 제 1 열 처리에서, 수소, 물, 수산기, 수소화물 등은 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소에 포함되지 않는 것이 바람직함을 주의하자. 대안적으로, 상기 열 처리 장치로 도입되는 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소의 순도는 바람직하게는 6N(99.9999%) 이상이고, 보다 바람직하게는 7N(99,99999%) 이상이다(즉, 상기 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
상기 열 처리는 그것이 상기 산화물 반도체막(107)이 형성된 후 수행되는 한 임의의 타이밍에서 수행될 수 있지만, 탈수 또는 탈수소를 촉진시키기 위해, 상기 열 처리는 다른 구성요소들이 상기 산화물 반도체막(107)의 표면상에서 형성되기 전에 수행되는 것이 바람직하다는 것을 주의하자. 또한, 상기 열 처리는 한 번 대신 복수 회 수행될 수 있다.
도 8b는 도 8a에서 점선 부분(153)의 확대도이다.
상기 산화물 반도체막(151)은 주로 비정질 산화물 반도체 및 상기 산화물 반도체막(151)의 상기 표면에 형성되는 결정 입자들(157)을 포함하는 비정질 영역(155)을 포함한다. 또한, 상기 결정 입자들(157)은 상기 표면으로부터 20nm 이하(상기 표면 부근에서)의 거리(깊이)로 연장하는 영역에 형성된다. 상기 결정 입자들(157)이 형성되는 위치는 상기 산화물 반도체막(151)의 두께가 큰 경우에 상기에 제한되지 않음을 주의하자. 예를 들면, 상기 산화물 반도체막(151)이 200nm 이상의 두께를 가지는 경우에, "표면의 부근(표면 부근)"은 상기 표면으로부터 상기 산화물 반도체막의 상기 두께의 10% 이하인 거리(깊이)로 확대하는 영역을 의미한다.
여기에서, 상기 비정질 영역(155)은 주로 비정질 산화물 반도체막을 포함한다. 상기 단어 "주로"는 예를 들면 하나가 50% 이상의 영역을 차지하는 상태를 의미함을 주의하자. 이러한 경우에, 이것은 상기 비정질 산화물 반도체막이 상기 비정질 영역(155)의 체적%(또는 중량%)로 50% 이상을 차지하는 상태를 의미한다. 달리 말하면, 몇몇 경우들에서 상기 비정질 영역은 비정질 산화물 반도체막이 아닌 산화물 반도체막의 결정체들을 포함하며, 그 내용물의 퍼센티지는 바람직하게는 볼륨 %(또는 가중 %)로 50% 미만이다. 그러나, 상기 내용물의 퍼센티지는 상기 범위에 제한되지 않는다.
In-Ga-Zn-O계 산화물 반도체가 상기 산화물 반도체막을 위한 재료로서 사용되는 경우에, 상기 비정질 영역(155)의 조성은 이러한 조성이 미리 결정된 조성을 갖는 상기 결정 입자들(157)이 형성되기 쉽게 한다는 이유로 바람직하게는 Zn 함유량(원자%)이 상기 In 또는 Ga 함유량(원자%)보다 작도록 설정된다.
그 후, 게이트 전극으로 기능하는 제 3 전극 및 게이트 절연막은 상기 박막 트랜지스터를 완성하기 위해 실시예 4의 것과 유사한 방식으로 형성된다.
상기 게이트 절연막과 접하는 상기 산화물 반도체막(151)의 상기 표면 부근은 채널로서 작용한다. 상기 결정 입자들은 채널로서 작용하는 상기 영역에 포함되고, 그에 의해 소스, 채널, 및 드레인 간의 저항은 감소되며 캐리어 이동도는 증가된다. 따라서, 상기 산화물 반도체막(151)이 포함되는 상기 박막 트랜지스터의 상기 전계-효과 이동도는 증가되며, 이는 상기 박막 트랜지스터의 유리한 전기 특성들을 이끈다.
또한, 상기 결정 입자들(157)은 상기 비정질 영역(155)보다 더 안정적이며, 따라서 상기 결정 입자들(157)이 상기 산화물 반도체막(151)의 상기 표면의 부근에 포함될 때, 상기 비정질 영역(155)으로의 불순물들(예로서, 수소, 물, 수산기, 또는 수소화물)의 진입은 감소될 수 있다. 따라서, 상기 산화물 반도체막(151)의 신뢰성은 향상될 수 있다.
상기 프로세스를 통해, 상기 산화물 반도체막에서의 수소의 농도는 감소될 수 있고, 상기 산화물 반도체막은 정제될 수 있다. 따라서, 상기 산화물 반도체막의 안정화가 달성될 수 있다. 또한, 상기 유리 전이 온도보다 낮거나 또는 동일한 온도에서의 열 처리는 소수 캐리어들의 수가 매우 작은 넓은 밴드 갭을 갖는 산화물 반도체막을 형성하는 것을 가능하게 한다. 따라서, 박막 트랜지스터들은 대면적 기판을 사용하여 제조될 수 있으며; 따라서 대량 생산성이 향상될 수 있다. 또한, 수소 농도가 감소되는 상기 정제된 산화물 반도체막을 사용하여, 보다 높은 선명도에 적합하고, 높은 동작 속도를 가지며, 턴 온일 때 많은 양의 전류를 도전시킬 수 있고 턴 오프일 때 전류가 거의 없는 박막 트랜지스터를 제조하는 것이 가능하다.
상술된 바와 같이 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 연결함으로써, 역방향 전류가 매우 작은 다이오드가 획득될 수 있다. 그러므로, 파괴에 저항력 있는(즉, 내전압이 높은) 다이오드가 제조될 수 있다.
이 실시예는 다른 실시예들에 기술된 구조들 중 임의의 것과 적절하게 결합하여 구현될 수 있다.
(실시예 6)
이 실시예에서, 실시예 4와 실시예 5에 기술된 것과 상이한, 도 1a 및 도 1b에 도시된 상기 다이오드-접속된 박막 트랜지스터의 제조 프로세스가 도 7a 내지 도 7e를 참조하여 기술될 것이다.
도 7a에 도시된 바와 같이, 실시예 4의 것과 유사한 방식으로, 상기 제 1 전극(105)이 상기 기판(101) 위에 형성된다.
다음으로, 도 7b에 도시된 바와 같이, 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)이 상기 제 1 전극(105) 위에 형성된다.
상기 산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 플라즈마가 도입된 아르곤 가스를 갖고 생성되는 역 스퍼터링이 바람직하게는 상기 제 1 전극(105)의 상기 표면상에 형성된 산화막 또는 그것에 부착된 먼지가 제거되도록 수행되며, 이 경우에 상기 제 1 전극(105) 및 상기 산화물 반도체막 간의 상기 계면에서의 저항이 감소될 수 있음을 주의하자. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 사용될 수 있음을 주의하자.
상기 산화물 반도체막이 스퍼터링 방법에 의해 상기 기판(101) 및 상기 제 1 전극(105) 위에 형성된다. 그 후, 도전막이 상기 산화물 반도체막 위에 형성된다.
이 실시예에서, 상기 산화물 반도체막이 스퍼터링 방법에 의해 In-Ga-Zn-O계 금속 산화물 타겟을 사용하여 형성된다. 이 실시예에서, 상기 기판은 감소된 압력 상태로 처리 챔버에 유지되며, 상기 기판은 실온 또는 400℃보다 낮은 온도로 가열된다. 그 후, 상기 산화물 반도체막은 수소, 물, 수산기, 수소화물 등이 제거되는 스퍼터링 가스가 도입되는 방식으로 상기 기판(101) 및 상기 제 1 전극(105) 위에 형성되며, 금속 산화물은 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수소화물 등이 제거되는 동안 타겟으로서 사용된다. 엔트랩먼트 진공 펌프가 바람직하게는 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수산화물 등을 제거하기 위해 사용된다. 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 바람직하게 사용된다. 배기 유닛은 콜드 트랩이 제공된 터보 펌프일 수 있다. 크라이오펌프를 갖고 배기된 상기 처리 챔버로부터, 예를 들면, 수소, 물, 수산기, 수소화물(바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 따라서, 상기 처리 챔버에 형성된 상기 산화물 반도체막에 포함된 불순물들의 농도가 감소될 수 있다. 또한, 상기 처리 챔버에 남아있는 수소, 물, 수산기, 수소화물 등이 크라이오펌프로 제거되는 동안 스퍼터링 형성이 수행되며, 그에 의해 수소 원자들 및 물과 같은 불순물들이 감소되는 산화물 반도체막이 400℃보다 낮은 온도로 실온의 기판 온도에서조차 형성될 수 있다.
이 실시예에서, 상기 기판 및 상기 타겟 간의 거리가 100mm이고, 상기 압력이 0.6 Pa이고, 상기 직류(DC) 전력이 0.5 kW이며, 상기 분위기가 산소 분위기(산소 유량 비율이 100%이다)인 성막 조건들이 이용된다. 성막시 생성된 분말 물질들(또는 입자들 또는 먼지로서 불리우는)이 감소될 수 있고 상기 막 두께가 일정할 수 있기 때문에 펄싱된 직류(DC) 전원이 바람직하다는 것을 주의하자. 상기 산화물 반도체막은 바람직하게는 30nm 내지 3000nm의 두께를 가진다. 상기 산화물 반도체막의 적절한 두께는 사용될 재료에 의존하여 상이하며; 그러므로, 상기 두께는 상기 재료에 따라 적절하게 결정될 수 있음을 주의하자.
상기 절연막(103)을 형성하기 위해 사용되는 상기 스퍼터링 방법 및 스퍼터링 장치가 상기 산화물 반도체막을 형성하기 위한 스퍼터링 방법 및 스퍼터링 장치로서 적절하게 사용될 수 있음을 주의하자.
다음으로, 상기 제 2 전극(109)을 형성하기 위한 도전막이 상기 제 1 전극(105)을 형성하기 위해 사용되는 상기 재료 및 방법을 사용하여 형성된다.
다음으로, 실시예 4의 것과 유사한 방식으로, 상기 제 2 전극(109)을 형성하기 위한 상기 도전막 및 상기 산화물 반도체막(107)을 형성하기 위한 상기 산화물 반도체막이 섬 형상을 갖는 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)이 형성되도록 에칭된다. 상기 에칭 조건들(에천트, 에칭 시간, 및 온도와 같은)이 원하는 형상들을 갖는 상기 산화물 반도체막(107) 및 상기 제 2 전극(109)을 형성하기 위해 상기 재료에 따라 적절하게 조정된다.
다음으로, 도 7c에 도시된 바와 같이, 실시예 4의 것과 유사한 방식으로, 상기 게이트 절연막(111)이 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109) 위에 형성된다. 상기 게이트 절연막(111)으로서, 상기 게이트 절연막(111) 및 상기 산화물 반도체막(107) 간에 계면의 유리한 특성을 갖는 게이트 절연막이 바람직하다. 상기 게이트 절연막(111)은 바람직하게는 상기 게이트 절연막(111)이 조밀할 수 있고 높은 내전압 및 높은 품질을 가질 수 있는 마이크로파들(2.45 GHz)을 사용한 고밀도 플라즈마 CVD 방법에 의해 형성된다. 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 또 다른 방법은 상기 방법이 양호한 품질의 절연막이 상기 게이트 절연막으로서 형성될 수 있게 하는 한 이용될 수 있다.
상기 게이트 절연막(111)이 형성되기 전에, 역 스퍼터링이 바람직하게는 상기 산화물 반도체막(107)의 적어도 표면에 부착된 레지스트 잔류물 등이 제거될 수 있도록 수행됨을 주의하자.
또한, 상기 게이트 절연막(111)이 형성되기 전에, 상기 산화물 반도체막의 노출된 표면에 부착된 수소, 물, 수산기, 수소화물 등이 N2O, N2, 또는 Ar과 같은 가스를 사용하여 플라즈마 처리에 의해 제거될 수 있다. 대안적으로, 플라즈마 처리는 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수 있다. 플라즈마 처리가 수행되는 경우에, 상기 산화물 반도체막의 일부와 접하게 되는 상기 게이트 절연막(111)이 바람직하게는 대기에 노출되지 않고 수행된다.
또한, 상기 제 1 전극(105)을 포함하여 상기 제 2 전극(109)까지의 구성요소들이 형성되는 상기 기판(101)은 수소, 물, 수산기, 수소화물 등이 상기 게이트 절연막(111)에 가능한 한 적게 포함되도록 상기 기판(101)에 흡수된 수소, 물, 수산기, 수소화물 등을 없애고 제거하기 위해 사전 처리로서 스퍼터링 장치에서의 예열 챔버에서 예열되는 것이 바람직하다. 대안적으로, 상기 게이트 절연막(111)이 형성된 후 상기 기판(101)상에 흡수된 수소, 물, 수산기, 수소화물 등과 같은 불순물들을 없애고 제거하기 위해 스퍼터링 장치에서의 예열 챔버에서 상기 기판(101)이 예열되는 것이 바람직하다. 상기 예열의 온도는 100℃ 내지 400℃, 바람직하게는 150℃ 내지 300℃임을 주의하자. 크라이오펌프는 상기 예열 챔버에 제공될 때까지 배기 유닛으로서 바람직하다. 이러한 예열 처리가 생략될 수 있음을 주의하자.
상기 게이트 절연막(111)은 산화 실리콘막 및 질화 실리콘막이 상기 제 1 전극(105), 상기 산화물 반도체막(107), 및 상기 제 2 전극(109) 위에 순서대로 적층되는 구조를 가질 수 있다. 예를 들면, 5nm 내지 300nm의 두께를 갖는 산화 실리콘막(SiOx(x>0))이 스퍼터링 방법에 의해 제 1 게이트 절연막으로서 형성되고 50nm 내지 200nm의 두께를 갖는 질화 실리콘막(SiNy(y>0))이 상기 제 1 게이트 절연막 위의 제 2 게이트 절연막으로서 적층되며, 그에 의해 상기 게이트 절연막(111)이 형성된다.
다음으로, 도 7c에 도시된 바와 같이, 실시예 4의 것과 유사한 방식으로, 게이트 전극으로서 기능하는 상기 제 3 전극(113) 및 상기 제 3 전극(115)이 상기 게이트 절연막(111) 위에 형성된다.
상기 프로세스를 통해, 상기 수소 농도가 감소되는 상기 산화물 반도체막(107)을 포함한 상기 박막 트랜지스터(133)가 제조될 수 있다.
반응성 대기에 남아있는 수소, 물, 수산기, 수소화물 등이 상술된 바와 같이 상기 산화물 반도체막을 형성할 때 제거되며, 그에 의해 상기 산화물 반도체막에서의 수소의 농도가 감소될 수 있다. 그러므로, 상기 산화물 반도체막의 안정화가 달성될 수 있다.
다음으로, 도 7d에 도시된 바와 같이, 실시예 4의 것과 유사한 방식으로, 상기 콘택트 홀(119), 상기 콘택트 홀(121), 및 상기 콘택트 홀(123)이 상기 절연막(117)이 상기 게이트 절연막(111), 상기 제 3 전극(113), 및 상기 제 3 전극(115) 위에 형성된 후 형성된다.
다음으로, 도 7e에 도시된 바와 같이, 실시예 4의 것과 유사한 방식을, 상기 배선(125) 및 상기 배선(131)이 형성된다.
실시예 4의 것과 유사한 방식으로, 상기 절연막(117)의 형성 후, 열 처리가 또한 1시간 내지 30시간 동안 대기에서 100℃ 내지 200℃의 온도로 수행될 수 있다. 노멀리-오프 박막 트랜지스터가 이러한 열 처리에 의해 획득될 수 있다. 그러므로, 반도체 장치의 신뢰성이 향상될 수 있다.
평탄화를 위한 평탄화 절연막이 상기 제 3 전극들(113, 115) 및 상기 배선들(125, 131) 간에 제공될 수 있음을 주의하자.
반응성 대기에 남아있는 수소, 물, 수산기, 수소화물 등이 상술된 바와 같이 상기 산화물 반도체막을 형성할 때 제거되며, 그에 의해 상기 산화물 반도체막에서의 수소의 농도는 감소될 수 있고 상기 산화물 반도체막은 정제될 수 있다. 따라서, 상기 산화물 반도체막의 안정화가 달성될 수 있다. 또한, 극히 작은 수의 소수 캐리어들 및 넓은 밴드 갭을 갖는 산화물 반도체막이 상기 유리 전이 온도보다 낮거나 또는 동일한 온도로 열 처리에 의해 형성될 수 있다. 그 결과, 박막 트랜지스터가 대면적 기판을 사용하여 형성될 수 있으며; 따라서 상기 대량 생산성이 향상될 수 있다. 또한, 수소 농도가 감소되는 상기 정제된 산화물 반도체막을 사용하여, 보다 높은 선명도에 적합하고, 높은 동작 속도를 가지며, 턴 온될 때 많은 양의 전류를 도전시킬 수 있고 턴 오프될 때 전류가 거의 없는 박막 트랜지스터를 제조하는 것이 가능하다.
상술된 바와 같이, 박막 트랜지스터의 소스 또는 드레인을 그것의 게이트에 접속시킴으로써, 역방향 전류가 매우 작은 다이오드가 획득될 수 있다. 그러므로, 파괴에 저항력 있는(즉, 높은 내전압을 갖는) 다이오드가 제조될 수 있다.
이 실시예는 다른 실시예들에 기술된 구조들 중 임의의 것과 적절하게 결합하여 구현될 수 있다.
(실시예 7)
상기 실시예에 기술되는 상기 다이오드가 반도체 장치에 적용될 수 있다. 상기 반도체 장치의 일 예로서, 표시 장치가 제공될 수 있다.
본 발명의 일 실시예인 표시 장치의 구조가 도 9를 참조하여 기술될 것이다. 도 9는 상기 표시 장치의 기판(200)의 평면도이다. 화소부(201)가 상기 기판(200) 위에 형성된다. 또한, 입력 단자(202) 및 입력 단자(203)가 상기 기판(200) 위에 형성된 화소 회로에 이미지들을 디스플레이하기 위한 신호들 및 전력을 공급한다.
본 발명의 일 실시예인 상기 표시 장치는 도 9에 도시된 것에 제한되지 않음을 주의하자. 즉, 주사선 구동 회로 및 신호선 구동 회로 중 하나 또는 둘 모두가 상기 기판(200) 위에 형성될 수 있다.
상기 기판(200) 위에 형성되는 상기 주사선 측상의 상기 입력 단자(202) 및 상기 신호선 측 상의 상기 입력 단자(203)는 수직으로 및 수평으로 확장된 배선들에 의해 상기 화소부(201)에 접속된다. 상기 배선들은 보호 회로들(204 내지 207)에 접속된다.
상기 화소부(201) 및 상기 입력 단자(202)는 배선(209)에 의해 접속된다. 상기 보호 회로(204)는 상기 화소부(201) 및 상기 입력 단자(202) 사이에 위치되며 상기 배선(209)에 접속된다. 상기 보호 회로(204)가 제공될 때, 상기 화소부(201)에 포함되는 박막 트랜지스터들과 같은 다양한 반도체 소자들이 보호될 수 있고, 그것의 열화 또는 손상이 방지될 수 있다. 상기 배선(209)은 도면에서 하나의 배선에 대응하지만, 상기 배선(209)과 평행하여 제공된 복수의 배선들 모두가 상기 배선(209)의 것과 유사한 접속 관계들을 가진다는 것을 주의하자. 상기 배선(209)은 주사선으로서 기능함을 주의하자.
상기 주사선 측 상에서, 상기 입력 단자(202) 및 상기 화소부(201) 간의 상기 보호 회로(204)뿐만 아니라 상기 입력 단자(202)에 대향하는 상기 화소부(201)의 측 상의 보호 회로가 제공될 수 있음을 주의하자(도 9에서 상기 보호 회로(205) 참조).
한편, 상기 화소부(201) 및 상기 입력 단자(203)가 배선(208)에 의해 접속된다. 상기 보호 회로(206)는 상기 화소부(201) 및 상기 입력 단자(203) 사이에 위치되며 상기 배선(208)에 접속된다. 상기 보호 회로(206)가 제공될 때, 상기 화소부(201)에 포함되는 박막 트랜지스터들과 같은 다양한 반도체 소자들이 보호될 수 있고 그것의 열화 또는 손상이 방지될 수 있다. 상기 배선(208)은 도면에서의 하나의 배선에 대응하지만, 상기 배선(208)과 평행하여 제공된 복수의 배선들 모두가 상기 배선(208)의 것과 유사한 접속 관계들을 가짐을 주의하자. 상기 배선(208)은 신호선으로서 기능한다는 것을 주의하자.
상기 신호선 측상에서, 상기 입력 단자(203) 및 상기 화소부(201) 간의 상기 보호 회로(206)뿐만 아니라 상기 입력 단자(203)에 대향하는 상기 화소부(201)의 측 상에서의 보호 회로가 제공될 수 있음을 주의하자(도 9에서 상기 보호 회로(207) 참조).
상기 보호 회로들(204 내지 207) 모두가 반드시 제공되는 것은 아니라는 것을 주의하자. 그러나, 적어도 상기 보호 회로(204)를 제공하는 것이 필요하다. 이것은, 과도 전류가 상기 주사선에 생성될 때, 몇몇 경우들에서 상기 화소부(201)에 포함된 상기 박막 트랜지스터들의 게이트 절연층들이 손상되고 다수의 포인트 결함들이 생성될 수 있기 때문이다.
또한, 상기 보호 회로(204)뿐만 아니라 상기 보호 회로(206)가 제공될 때, 상기 신호선에서의 과도 전류의 생성이 방지될 수 있다. 그러므로, 단지 상기 보호 회로(204)가 제공되는 경우에 비교하여, 신뢰성이 향상되고 수율이 향상될 수 있다. 상기 보호 회로(206)가 제공될 때, 상기 박막 트랜지스터들을 형성한 후 러빙 프로세스(rubbing process) 등에서 생성될 수 있는 정전기로 인한 파괴가 방지될 수 있다.
또한, 상기 보호 회로(205) 및 상기 보호 회로(207)가 제공될 때, 신뢰성이 또한 향상될 수 있다. 게다가, 수율이 향상될 수 있다. 상기 보호 회로(205) 및 상기 보호 회로(207)가 각각 상기 입력 단자(202) 및 상기 입력 단자(203)에 대향하여 제공된다. 그러므로, 상기 보호 회로(205) 및 상기 보호 회로(207)는 상기 표시 장치의 제조 단계(예를 들면, 액정 표시 장치를 제조할 때의 러빙 프로세스)에서 야기되는, 다양한 반도체 소자들의 파괴 및 열화를 방지할 수 있다.
도 9에서, 상기 기판(200)으로부터 개별적으로 형성되는 신호선 구동 회로 및 주사선 구동 회로가 COG 방법 또는 TAB 방법과 같은 알려진 방법에 의해 상기 기판(200) 상에 장착된다는 것을 주의하자. 그러나, 본 발명은 이에 제한되지 않는다. 상기 주사선 구동 회로 및 상기 화소부가 상기 기판(200) 위에 형성될 수 있고, 개별적으로 형성되는 상기 신호선 구동 회로가 장착될 수 있다. 대안적으로, 상기 주사선 구동 회로의 부분 또는 상기 신호선 구동 회로의 부분, 및 상기 화소부(201)가 상기 기판(200) 위에 형성될 수 있고, 상기 주사선 구동 회로의 다른 부분 또는 상기 신호선 구동 회로의 다른 부분이 장착될 수 있다. 상기 주사선 구동 회로의 부분이 상기 주사선 측 상의 상기 화소부(201) 및 상기 입력 단자(202) 사이에 제공될 때, 보호 회로가 상기 주사선 측 상의 상기 입력 단자(202) 및 상기 기판(200) 위의 상기 주사선 구동 회로의 부분 사이에 제공될 수 있거나, 또는 보호 회로가 상기 주사선 구동 회로의 부분 및 상기 화소부(201) 사이에 제공될 수 있거나, 또는 보호 회로들이 상기 주사선 측상의 상기 입력 단자(202) 및 상기 기판(200) 위의 상기 주사선 구동 회로의 부분 사이 및 상기 주사선 구동 회로 및 상기 화소부(201) 사이에 제공될 수 있다. 대안적으로, 신호선 구동 회로의 부분이 상기 신호선 측상의 상기 화소부(201) 및 상기 입력 단자(203) 사이에 제공될 때, 보호 회로가 상기 신호선 측 상의 상기 입력 단자(203) 및 상기 기판(200) 위의 상기 신호선 구동 회로의 부분 사이에 제공될 수 있거나, 또는 보호 회로가 상기 신호선 구동 회로의 부분 및 상기 화소부(201) 사이에 제공될 수 있거나, 또는 보호 회로들이 상기 신호선 측 상의 상기 입력 단자(203) 및 상기 기판(200) 위의 상기 신호선 구동 회로의 부분 사이 및 상기 신호선 구동 회로의 부분 및 상기 화소부(201) 사이에 제공될 수 있다. 즉, 다양한 모드들이 구동기 회로들을 위해 사용되므로, 보호 회로들의 수 및 위치는 상기 구동기 회로들의 모드들에 따라 결정된다.
다음으로, 도 9에서의 상기 보호 회로들(204 내지 207)로서 사용되는 보호 회로의 특정 회로 구조에 대한 예들이 도 10a 내지 도 10f를 참조하여 기술될 것이다. 단지 n-채널 트랜지스터가 제공되는 경우만이 이하에 기술된다.
도 10a에 도시된 보호 회로는 각각 복수의 박막 트랜지스터들을 포함하는 보호 다이오드들(211 내지 214)을 포함한다. 상기 보호 다이오드(211)는 직렬로 접속되는 n-채널 박막 트랜지스터(211a) 및 n-채널 박막 트랜지스터(211b)를 포함한다. 상기 n-채널 박막 트랜지스터(211a)의 소스 전극 및 드레인 전극 중 하나는 상기 n-채널 박막 트랜지스터(211a)의 게이트 전극 및 상기 n-채널 박막 트랜지스터(211b)의 게이트 전극에 접속되고 전위(VSS)로 유지된다. 상기 n-채널 박막 트랜지스터(211a)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 n-채널 박막 트랜지스터(211b)의 소스 전극 및 드레인 전극 중 하나에 연결된다. 상기 n-채널 박막 트랜지스터(211b)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 보호 다이오드(212)에 접속된다. 또한, 상기 보호 다이오드(211)의 것과 유사한 방식으로, 상기 보호 다이오드들(212 내지 214) 각각이 직렬로 접속된 복수의 박막 트랜지스터들을 포함하고, 직렬로 접속된 상기 복수의 박막 트랜지스터들의 하나의 단부는 상기 복수의 박막 트랜지스터들의 게이트 전극들에 접속된다.
상기 보호 다이오드들(211 내지 214)에 포함된 상기 박막 트랜지스터들의 수 및 극성은 도 10a에 도시된 것에 제한되지 않음을 주의하자. 예를 들면, 상기 보호 다이오드(211)는 직렬로 접속된 3개의 박막 트랜지스터들을 포함할 수 있다.
상기 보호 다이오드들(211 내지 214)은 순차적으로 직렬로 접속되며, 배선(215)은 상기 보호 다이오드(212) 및 상기 보호 다이오드(213) 사이의 배선에 접속된다. 상기 배선(215)은 보호되는 것인 반도체 소자에 전기적으로 연결된 배선임을 주의하자. 상기 배선(215)에 연결된 배선은 상기 보호 다이오드(212) 및 상기 보호 다이오드(213) 사이의 배선에 제한되지 않음을 주의하자. 즉, 상기 배선(215)은 상기 보호 다이오드(211) 및 상기 보호 다이오드(212) 간의 배선에 접속될 수 있거나, 또는 상기 보호 다이오드(213) 및 상기 보호 다이오드(214) 간의 배선에 접속될 수 있다.
상기 보호 다이오드(214)의 한 단부는 전원 전위(Vdd)로 유지된다. 또한, 상기 보호 다이오드들(211 내지 214)은 역방향 바이어스 전압이 상기 보호 다이오드들(211 내지 214)의 각각에 인가되도록 접속된다.
도 10b에 도시된 보호 회로는 보호 다이오드(220), 보호 다이오드(221), 커패시터(222), 커패시터(223), 및 저항기(224)를 포함한다. 상기 저항기(224)는 두 개의 단자들을 갖는 저항기이며, 상기 단자들 중 하나는 배선(225)으로부터 전위(Vin)로 공급되고, 다른 하나는 상기 전위(Vss)로 공급된다. 상기 저항기(224)는 상기 전위(Vin)가 공급되지 않을 때 상기 배선(225)의 전위를 Vss로 설정하도록 제공되고, 상기 저항기(224)의 저항값은 상기 배선(225)의 배선 저항보다 충분히 크게 설정된다. 다이오드-접속된 n-채널 박막 트랜지스터들은 상기 보호 다이오드(220) 및 상기 보호 다이오드(221)를 위해 사용된다.
도 10a 내지 도 10f에 도시된 상기 보호 다이오드들은 직렬로 연결된 두 개 이상의 박막 트랜지스터들로 구성될 수 있음을 주의하자.
여기에서, 도 10a 내지 도 10f에 도시된 상기 보호 회로들이 동작되는 경우가 기술된다. 이때, 상기 전위(Vss)로 유지되는, 상기 보호 다이오드들(211, 212, 221, 230, 231, 234, 및 235)의 각각의 소스 또는 드레인 전극들 중 하나는 드레인 전극이며, 다른 하나는 소스 전극이다. 상기 전위(Vdd)로 유지되는 상기 보호 다이오드들(213, 214, 220 232, 233, 236, 및 237)의 각각의 소스 또는 드레인 전극들 중 하나는 소스 전극이며, 다른 하나는 드레인 전극이다. 또한, 상기 보호 다이오드들에 포함된 상기 박막 트랜지스터들의 임계 전압은 Vth로 표시된다.
또한, 상기 보호 다이오드들(211, 212, 221, 230, 231, 234, 및 235)에 대해, 상기 전위(Vin)가 상기 전위(Vss)보다 높을 때, 역방향 바이어스 전압이 그것에 인가되고 전류는 그것을 통해서 쉽게 흐르지 않는다. 한편, 상기 보호 다이오드들(213, 214, 220, 232, 233, 236, 및 237)에 대해, 상기 전위(Vin)이 상기 전위(Vdd)보다 낮을 때, 역방향 바이어스 전압이 그것에 인가되고 전류는 그것을 통해 쉽게 흐르지 않는다.
여기에서, 전위(Vout)가 상기 전위(Vss) 및 상기 전위(Vdd) 사이에서 대략 설정되는 상기 보호 회로들의 동작들이 기술된다.
먼저, 상기 전위(Vin)가 상기 전위(Vdd)보다 높은 경우가 기술된다. 상기 전위(Vin)가 상기 전위(Vdd)보다 높을 때, 상기 n-채널 박막 트랜지스터들은 상기 보호 다이오드들(213, 214, 220, 232, 233, 236, 및 237)의 상기 게이트 전극들 및 상기 소스 전극들 사이의 전위 차가 Vgs = Vin-Vdd > Vth일 때 턴 온된다. 여기에서, Vin이 대단히 높은 경우가 가정되기 때문에, 상기 n-채널 박막 트랜지스터들이 턴 온된다. 이때, 상기 보호 다이오드들(211, 212, 221, 230, 231, 234, 및 235)에 포함된 상기 n-채널 박막 트랜지스터들이 턴 오프된다. 그 후, 상기 전위(Vout)는 상기 보호 다이오드들(213, 214, 220, 232, 233, 236, 및 237)을 통해 Vdd가 된다. 그러므로, 상기 전위(Vin)가 잡음 등으로 인해 상기 전위(Vdd)보다 매우 높을 때조차, 상기 전위(Vout)는 상기 전위(Vdd)보다 높아지지 않는다.
다른 한편으로, 상기 전위(Vin)가 상기 전위(Vss)보다 낮고 상기 보호 다이오드들(211, 212, 221, 230, 231, 234, 및 235)의 상기 게이트 전극들 및 상기 소스 전극들 간의 전위 차가 Vgs = Vss - Vin > Vth일 때, 상기 n-채널 박막 트랜지스터들이 턴온된다. 여기에서, Vin이 매우 낮은 경우가 가정되기 때문에, 상기 n-채널 박막 트랜지스터들이 턴 온된다. 이때, 상기 보호 다이오드들(213, 214, 220, 232, 233, 236, 및 237)에 포함된 상기 n-채널 박막 트랜지스터들이 턴 오프된다. 그 후, 상기 전위(Vout)는 상기 보호 다이오드들(211, 212, 221, 230, 231, 234, 및 235)을 통해 Vss가 된다. 그러므로, 상기 전위(Vin)가 잡음 등으로 인해 상기 전위(Vss)보다 매우 낮을 때조차, 상기 전위(Vout)는 상기 전위(Vss)보다 낮아지지 않는다. 또한, 상기 커패시터(222) 및 상기 커패시터(223)는 상기 입력 전위(Vin)의 펄스 잡음을 감소시키고 잡음으로 인한 전위의 급격한 변화를 완화시킨다.
상기 전위(Vin)가 Vss-Vth 및 Vdd+Vth 사이에 있을 때, 상기 보호 다이오드들에 포함된 모든 n-채널 박막 트랜지스터들이 턴 오프되고 상기 전위(Vin)는 상기 전위(Vout)에 입력된다.
상기 보호 회로가 상술된 바와 같이 제공될 때, 상기 전위(Vout)는 대략 상기 전위(Vss) 및 상기 전위(Vdd) 사이에서 유지된다. 그러므로, 상기 전위(Vout)는 이러한 범위로부터 크게 벗어나는 것으로부터 방지될 수 있다. 즉, 상기 전위(Vout)는 매우 높거나 또는 매우 낮게 되는 것으로부터 방지될 수 있고, 상기 보호 회로의 후속 단계에서의 회로가 손상되거나 또는 열화되는 것으로부터 방지될 수 있으며, 후속 단계에서의 상기 회로가 보호될 수 있다.
또한, 도 10b에 도시된 바와 같이, 상기 저항기(224)를 포함한 상기 보호 회로가 입력 단자를 위해 제공될 때, 신호에 공급된 모든 배선들의 전위들이 신호가 입력되지 않을 때 일정하게 유지될 수 있다(여기에서는 상기 전위 Vss). 즉, 신호가 입력되지 않을 때, 상기 보호 회로는 또한 상기 배선들을 단락시킬 수 있는 단락 링(short-circuit ring)으로서 기능한다. 그러므로, 상기 배선들 간의 전위 차에 의해 야기된 정전기 파괴가 방지될 수 있다. 게다가, 상기 저항기(224)의 상기 저항이 배선 저항보다 충분히 크기 때문에, 상기 배선에 공급된 신호는 상기 신호의 입력시 상기 전위(Vss)로 떨어지는 것으로부터 방지될 수 있다.
여기에서는, 예로서, 상기 임계 전압(Vth = 0)을 가진 n-채널 박막 트랜지스터들이 도 10b에서의 상기 보호 다이오드(220) 및 상기 보호 다이오드(221)를 위해 사용되는 경우가 기술된다.
먼저, Vin > Vdd의 경우에, 상기 보호 다이오드(220)는 Vgs = Vin - Vdd > 0이기 때문에 턴 온된다. 상기 보호 다이오드(221)는 턴 오프된다. 그러므로, 상기 배선(225)의 전위는 Vdd가되며, 따라서 Vout = Vdd이다.
다른 한편, Vin < Vss의 경우에, 상기 보호 다이오드(220)는 턴 오프된다. 상기 보호 다이오드(221)는 Vgs = Vss - Vin > 0이기 때문에 턴 온된다. 그러므로, 상기 배선(225)의 전위는 Vss가 되며, 따라서, Vout = Vss이다.
이러한 방식으로, Vin < Vss 또는 Vdd < Vin의 경우에, 동작들은 Vss < Vout < Vdd의 범위에서 수행될 수 있다. 그러므로, Vin이 너무 높거나 또는 너무 낮은 경우에서조차, Vout은 너무 높거나 또는 너무 낮게 되는 것으로부터 방지될 수 있다. 따라서, 예를 들면, 잡음 등으로 인해 상기 전위(Vin)가 상기 전위(Vss)보다 낮을 때조차, 상기 배선(225)의 상기 전위는 상기 전위(Vss)보다 매우 낮게 되지 않는다. 또한, 상기 커패시터(222) 및 상기 커패시터(223)는 상기 입력 전위(Vin)의 펄스 잡음을 감소시키고 전위의 급격한 변화를 완화시킨다.
상기 보호 회로가 상술된 바와 같이 제공될 때, 상기 배선(225)의 상기 전위는 대략 상기 전위(Vss) 및 상기 전위(Vdd) 사이에 유지된다. 그러므로, 상기 배선(225)의 상기 전위는 이러한 범위로부터 크게 벗어나는 것으로부터 방지될 수 있으며, 상기 보호 회로의 후속 단계에서의 회로(회로, Vout에 전기적으로 연결되는 입력부)는 손상되거나 또는 열화되는 것으로부터 보호될 수 있다. 또한, 보호 회로가 입력 단자를 위해 제공될 때, 신호에 공급된 모든 배선들의 전위들이 신호가 입력되지 않을 때 일정하게 유지될 수 있다(여기에서, 전위 Vss). 즉, 신호가 입력되지 않을 때, 상기 보호 회로는 또한 상기 배선들을 단락시킬 수 있는 단락 링으로서 기능한다. 그러므로, 상기 배선들 간의 전위 차에 의해 야기된 정전기 파괴가 방지될 수 있다. 게다가, 상기 저항기(224)의 상기 저항 값이 충분히 크기 때문에, 상기 배선(225)에 공급된 신호의 전위에서의 감소는 상기 신호를 입력할 때 방지될 수 있다.
도 10c에 도시된 상기 보호 회로는 두 개의 n-채널 박막 트랜지스터들이 상기 보호 다이오드(220) 및 상기 보호 다이오드(221)의 각각을 위해 사용되는 보호 회로이다.
비록 다이오드-접속된 n-채널 박막 트랜지스터들이 도 10b 및 도 10c에 도시된 상기 보호 회로들에서의 상기 보호 다이오드들을 위해 사용되지만, 상기 본 발명은 이러한 구조에 제한되지 않는다.
도 10d에 도시된 상기 보호 회로는 보호 다이오드들(230 내지 237) 및 저항기(238)를 포함한다. 상기 저항기(238)는 상기 배선(239A) 및 상기 배선(239B) 사이에 직렬로 연결된다. 다이오드-접속된 n-채널 박막 트랜지스터가 상기 보호 다이오드들(230 내지 233)의 각각을 위해 사용된다. 또한, 다이오드-접속된 n-채널 박막 트랜지스터가 상기 보호 다이오드들(234 내지 237)의 각각을 위해 사용된다.
상기 보호 다이오드(230) 및 상기 보호 다이오드(231)는 직렬로 접속되고, 그것의 한 단부는 상기 전위(Vss)로 유지되며, 그것의 다른 단부는 상기 전위(Vin)로 상기 배선(239A)에 연결된다. 상기 보호 다이오드(232) 및 상기 보호 다이오드(233)는 직렬로 연결되고, 그것의 한 단부는 상기 전위(Vdd)로 유지되며, 그것의 다른 단부는 상기 전위(Vin)로 상기 배선(239A)에 접속된다. 상기 보호 다이오드(234) 및 상기 보호 다이오드(235)는 직렬로 접속되고, 그것의 한 단부는 상기 전위(Vss)로 유지되며, 그것의 다른 단부는 상기 전위(Vout)로 상기 배선(239B)에 접속된다. 상기 보호 다이오드(236) 및 상기 보호 다이오드(237)는 직렬로 접속되고, 그것의 한 단부는 상기 전위(Vdd)로 유지되며, 그것의 다른 단부는 상기 전위(Vout)로 상기 배선(239B)에 접속된다.
도 10e에 도시된 상기 보호 회로는 저항기(240), 저항기(241), 및 보호 다이오드(242)를 포함한다. 다이오드-접속된 n-채널 박막 트랜지스터가 도 10e에서의 상기 보호 다이오드(242)를 위해 사용되지만, 본 발명은 이러한 구조에 제한되지 않는다. 복수의 다이오드-접속된 박막 트랜지스터들이 사용될 수 있다. 상기 저항기(240), 상기 저항기(241), 및 상기 보호 다이오드(242)가 직렬로 배선(243)에 접속된다.
상기 저항기(240) 및 상기 저항기(241)는 상기 배선(243)의 전위에서의 급격한 변화를 완화시킬 수 있고, 반도체 소자의 열화 또는 파괴를 방지할 수 있다. 또한, 상기 보호 다이오드(242)는 상기 전위에서의 변화로 인해 역방향 바이어스 전류가 상기 배선(243)을 통해 흐르는 것을 방지할 수 있다.
도 10a에 도시된 상기 보호 회로가 도 10f에 도시된 구조로 대체될 수 있음을 주의하자. 도 10f는 도 10a에서의 상기 보호 다이오드(211) 및 상기 보호 다이오드(212)가 보호 다이오드(216)로 교체되며, 상기 보호 다이오드(213) 및 상기 보호 다이오드(214)는 보호 다이오드(217)로 교체되는 구조를 도시한다. 특히, 상기 실시예에 기술되는 상기 다이오드는 높은 내전압을 가지므로, 도 10f에 도시된 바와 같은 구조가 사용될 수 있다.
단지 상기 저항기들이 직렬로 상기 배선에 접속될 때, 상기 배선의 전위에서의 급격한 변화가 완화될 수 있고, 반도체 소자의 열화 또는 파괴가 방지될 수 있음을 주의하자. 또한, 단지 상기 보호 다이오드들이 상기 배선에 직렬로 접속될 때에만, 역방향 전류가 상기 전위의 변화로 인해 상기 배선을 통해 흐르는 것으로부터 방지될 수 있다.
본 발명의 일 실시예인 상기 표시 장치에 제공된 상기 보호 회로는 도 10a 내지 도 10f에 도시된 상기 구조들에 제한되지 않으며, 상기 보호 회로가 유사한 기능을 갖는 회로 구성을 갖는 한 상기 보호 회로의 설계는 적절하게 변경될 수 있음을 주의하자.
(실시예 8)
실시예 7에 기술된 상기 보호 회로를 포함한 상기 표시 장치가 전자 기기에 적용될 수 있다.
실시예 7의 상기 표시 장치가 표시부에 적용되는 상기 전자 기기의 예들로서, 다음이 제공될 수 있다: 비디오 카메라들 및 디지털 카메라들과 같은 카메라들, 고글형 디스플레이들, 내비게이션 시스템들, 오디오 재생 디바이스들(예로서, 자동차 오디오 시스템들 및 오디오 시스템들), 컴퓨터들, 게임 머신들, 휴대용 정보 단말기들(예로서, 이동 컴퓨터들, 이동 전화들, 휴대용 게임 머신들, 및 전자 책 판독기들), 기록 매체가 제공되는 이미지 재생 디바이스들(상세하게는, 디지털 다기능 디스크들(DVDs)과 같은 기록 미디어를 재생할 수 있고 이미지를 디스플레이할 수 있는 디스플레이를 갖춘 디바이스들) 등.
도 11a에 도시된 디스플레이는 하우징(300), 지지대(301), 표시부(302)를 포함하며, 상기 표시부(302) 상에서 다양한 입력 정보(예로서, 정지 이미지들, 움직이는 이미지들, 및 텍스트 이미지들)를 디스플레이하는 기능을 갖는다. 도 11a에 도시된 상기 디스플레이에 포함된 기능은 이러한 예에 제한되지 않으며, 상기 디스플레이는 스피커를 갖출 수 있거나, 또는 상기 디스플레이는 정보가 단지 디스플레이될 뿐만 아니라 입력될 수 있는 터치 패널일 수 있음을 주의하자.
도 11b에 도시된 텔레비전 세트에서, 표시부(312)는 하우징(311)에 포함된다. 상기 표시부(312)는 이미지들을 디스플레이할 수 있다. 여기에서, 상기 하우징의 뒷 측이 벽(310)에 고정됨으로써 지지되는 구조가 도시된다.
도 11b에 도시된 상기 텔레비전 세트는 하우징(311) 또는 원격 제어기(315)의 동작 스위치로 동작될 수 있다. 채널들 및 볼륨은 상기 표시부(312) 상에 디스플레이된 이미지가 제어될 수 있도록 상기 원격 제어기(315)의 동작 키(314)로 제어될 수 있다. 또한, 상기 원격 제어기(315)는 상기 원격 제어기(315)로부터 데이터 출력을 디스플레이하기 위한 표시부(313)를 갖출 수 있다.
도 11b에 도시된 상기 텔레비전 세트는 수신기, 모뎀 등을 갖출 수 있음을 주의하자. 상기 수신기를 사용하여, 일반 텔레비전 방송이 수신될 수 있다. 게다가, 상기 텔레비전 세트가 상기 모뎀을 통해 유선으로 또는 무선으로 통신 네트워크에 연결될 때, 단-방향(송신기로부터 수신기로) 또는 양-방향(송신기 및 수신기 사이에 또는 수신기들 사이에) 정보 통신이 수행될 수 있다.
도 11c에 도시된 컴퓨터는 본체(320), 하우징(321),표시부(322), 키보드(323), 외부 접속 포트(324), 및 포인팅 디바이스(325)를 포함하고, 상기 표시부(322) 상에서 다양한 정보(예로서, 정지 이미지들, 움직이는 이미지들, 및 텍스트 이미지들)를 디스플레이하는 기능을 갖는다. 도 11c에 도시된 상기 컴퓨터의 상기 기능은 이러한 예에 제한되지 않으며, 예를 들면, 이미지를 디스플레이할 뿐만 아니라 정보를 입력할 수 있는 터치 패널의 기능을 포함할 수 있음을 주의하자.
이 실시예에 기술된 바와 같이, 본 발명의 일 실시예인 상기 다이오드가 상기 표시 장치에 적용될 수 있다.
본 발명은 그 전체 내용이 참조로서 본 명세서에 포함되는 2009년 10월 30일 일본 특허청에 출원된 일본 특허 출원 번호 제2009-251186호에 기초한다.
101 : 기판 103: 절연막
105, 106 : 제 1 전극 107 : 산화물 반도체막
109 : 제 2 전극 111 : 게이트 절연막
113, 115 : 제 3 전극 117 : 절연막
119, 121, 123: 콘택트 홀 125, 129, 131, 132 : 배선
133, 141, 143, 145 : 박막 트랜지스터 151 : 산화물 반도체막
153 : 점선 부분 155 : 비정질 영역
157 : 결정 입자 200 : 기판
201 : 화소부 202, 203 : 입력 단자
204, 205, 206, 207 : 보호 회로 208, 209 : 배선
211 : 보호 다이오드 211a : n-채널 박막 트랜지스터
211b : n-채널 박막 트랜지스터 212, 213, 214 : 보호 다이어드
215, 218 : 배선 220, 221 : 보호 다이오드
222, 223, 224 : 커패시터 225 : 배선
230, 231, 232, 233, 234, 235, 236, 237 : 보호 다이오드
238 : 레지스터 239A : 배선
239B : 배선 240, 241 : 레지스터
242 : 보호 다이오드 243 : 배선
300 : 하우징 301 : 지지대
302 : 표시부 310 : 벽
311 : 하우징 312, 313 : 표시부
314 : 동작 키 315 : 원격 제어기
320 : 본체 321 : 하우징
322 : 표시부 323 : 키보드
324 : 외부 접속 포트 325 : 포인팅 디바이스
105, 106 : 제 1 전극 107 : 산화물 반도체막
109 : 제 2 전극 111 : 게이트 절연막
113, 115 : 제 3 전극 117 : 절연막
119, 121, 123: 콘택트 홀 125, 129, 131, 132 : 배선
133, 141, 143, 145 : 박막 트랜지스터 151 : 산화물 반도체막
153 : 점선 부분 155 : 비정질 영역
157 : 결정 입자 200 : 기판
201 : 화소부 202, 203 : 입력 단자
204, 205, 206, 207 : 보호 회로 208, 209 : 배선
211 : 보호 다이오드 211a : n-채널 박막 트랜지스터
211b : n-채널 박막 트랜지스터 212, 213, 214 : 보호 다이어드
215, 218 : 배선 220, 221 : 보호 다이오드
222, 223, 224 : 커패시터 225 : 배선
230, 231, 232, 233, 234, 235, 236, 237 : 보호 다이오드
238 : 레지스터 239A : 배선
239B : 배선 240, 241 : 레지스터
242 : 보호 다이오드 243 : 배선
300 : 하우징 301 : 지지대
302 : 표시부 310 : 벽
311 : 하우징 312, 313 : 표시부
314 : 동작 키 315 : 원격 제어기
320 : 본체 321 : 하우징
322 : 표시부 323 : 키보드
324 : 외부 접속 포트 325 : 포인팅 디바이스
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- 비선형 소자에 있어서:
제 1 전극과;
상기 제 1 전극 위에 있고 상기 제 1 전극과 접하는 산화물 반도체막과;
상기 산화물 반도체막 위에 있고 상기 산화물 반도체막과 접하는 제 2 전극과;
상기 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 덮는 절연막과;
상기 절연막 위의 제 3 전극과;
상기 절연막 위의 제 4 전극을 포함하고,
상기 제 3 전극 및 상기 제 4 전극은 상기 제 1 전극, 상기 산화물 반도체막, 및 상기 제 2 전극을 개재하여 서로 마주하고,
상기 제 3 전극 및 상기 제 4 전극은 상기 제 2 전극에 전기적으로 접속되고,
할로겐 원소는 적어도 상기 산화물 반도체막에 및 상기 산화물 반도체막과 상기 절연막 사이의 계면에 포함되고,
상기 절연막은 산화물 절연층이고,
상기 절연막은 질소 함유 절연층에 의해 덮이는, 비선형 소자. - 비선형 소자에 있어서:
제 1 전극과;
상기 제 1 전극 위에 있고 상기 제 1 전극과 접하는 산화물 반도체막과;
상기 산화물 반도체막 위에 있고 상기 산화물 반도체막과 접하는 제 2 전극과;
상기 제 1 전극, 상기 산화물 반도체막 및 상기 제 2 전극을 덮는 절연막과;
상기 절연막 위의 제 3 전극을 포함하고;
상기 제 3 전극은 상기 제 1 전극 및 상기 제 2 전극 중 하나에 전기적으로 접속되고,
할로겐 원소는 적어도 상기 산화물 반도체막에 및 상기 산화물 반도체막과 상기 절연막 사이의 계면에 포함되고,
상기 절연막은 산화물 절연층이고,
상기 절연막은 질소 함유 절연층에 의해 덮이고,
상기 제 3 전극은 상기 제 2 전극의 상면, 상기 제 2 전극의 측면, 상기 산화물 반도체막의 측면 및 상기 제 1 전극의 측면에 인접하게 배치되는, 비선형 소자. - 제 18 항에 있어서,
상기 산화물 반도체막은 상기 산화물 반도체막의 측면의 근방에 결정을 포함하는, 비선형 소자. - 제 18 항 또는 제 19 항에 있어서,
상기 산화물 반도체막은 2차 이온 질량 분석법에 의해 측정될 때 수소가 5 ×1019 atoms/㎤ 이하로 포함되는, 비선형 소자. - 제 18 항 또는 제 19 항에 있어서,
상기 산화물 반도체막은 캐리어 농도가 5×1014 atoms/㎤ 이하인, 비선형 소자. - 제 18 항에 있어서,
상기 제 3 전극은 상기 제 2 전극의 상면, 상기 제 2 전극의 측면, 상기 산화물 반도체막의 측면 및 상기 제 1 전극의 측면에 인접하게 배치되는, 비선형 소자.
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