KR101792644B1 - High-mobility transistor and a method of manufacturing the same - Google Patents
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Abstract
Description
본 발명의 기술적 사상은 트랜지스터에 관한 것으로서, 더욱 상세하게는, 고 이동도 트랜지스터 및 그의 제조 방법에 관한 것이다.Technical aspects of the present invention relate to transistors, and more particularly, to a high mobility transistor and a method of manufacturing the same.
트랜지스터를 작게 만들어 집적화 시키는 것은 이미 분자 단위의 크기까지 연구적으로 개발됨에 따라서 크기 감소에 한계에 도달하게 되었다. 더 많은 연산, 처리, 및 정보전달을 위해서는 전자 이동도가 현재 수준보다 훨씬 빠른 트랜지스터를 개발할 필요가 있다. 종래의 트랜지스터에서는, 전자 이동도를 증가시키기 위하여 다양한 재료를 사용하거나 구조적으로 변형을 주어 새로운 구조를 제작하는 등 여러 가지 방법의 시도가 제안되고 있다. 그러나, 이는 기존의 공정 설비를 거의 활용하지 못하거나 재료의 단가 또는 공정이 상대적으로 비싸므로 추가적인 공정 단가가 발생하기 때문에 실제로 기존의 공정 라인에 적용하기 어렵다는 한계가 있다.The integration of transistors with smaller sizes has already reached the limit of size reduction as they are already being developed to the molecular size. For more computation, processing, and information transfer, it is necessary to develop transistors whose electron mobility is much higher than current levels. In the conventional transistor, various methods have been proposed, such as using a variety of materials to increase the electron mobility, or constructing a new structure by structural modification. However, there is a limitation in that it is difficult to apply the existing process line because the existing process facility is hardly utilized or the unit price or the process of the material is relatively expensive, which causes an additional process unit price.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 전자 이동도를 가지는 고 이동도 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a high mobility transistor having a high electron mobility.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 전자 이동도를 가지는 고 이동도 트랜지스터의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a high mobility transistor having a high electron mobility.
그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.However, these problems are illustrative, and the technical idea of the present invention is not limited thereto.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 고 이동도 트랜지스터는, 기판; 상기 기판 상에 배치된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역; 상기 소스 영역과 상기 드레인 영역 상에 배치된 제1 격벽 요소; 상기 제1 격벽 요소 상에 배치된 제1 게이트 전극층; 및 상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸여 이루어지는 제1 기체 영역;을 포함한다.According to an aspect of the present invention, there is provided a high mobility transistor including: a substrate; A channel region disposed between the source region and the drain region and electrically connecting the source region and the drain region, the channel region being disposed on the substrate; A first barrier rib element disposed on the source region and the drain region; A first gate electrode layer disposed on the first bank element; And a first gas region surrounded by the channel region, the first bank element, and the first gate electrode layer.
본 발명의 일부 실시예들에 있어서, 상기 기판과 상기 소스 영역 및 상기 기판과 상기 드레인 영역 사이에 배치된 제2 격벽 요소; 및 상기 기판, 상기 채널 영역, 및 상기 제2 격벽 요소에 둘러싸여 이루어지는 제2 기체 영역;을 더 포함할 수 있다.In some embodiments of the present invention, a second barrier rib element is disposed between the substrate and the source region and between the substrate and the drain region; And a second gas region surrounded by the substrate, the channel region, and the second barrier rib element.
본 발명의 일부 실시예들에 있어서, 상기 제1 격벽 요소와 상기 제1 게이트 전극층 사이에 배치된 제1 유전층;을 더 포함할 수 있다.In some embodiments of the present invention, a first dielectric layer disposed between the first bank element and the first gate electrode layer may be further included.
본 발명의 일부 실시예들에 있어서, 상기 제1 격벽 요소는, 상기 채널 영역을 노출하도록, 상기 소스 영역 및 상기 드레인 영역의 상부 전체를 덮거나 또는 일부를 덮도록 배치될 수 있다.In some embodiments of the present invention, the first barrier rib element may be arranged to cover or partially cover the entire top of the source region and the drain region to expose the channel region.
본 발명의 일부 실시예들에 있어서, 상기 제2 격벽 요소는, 상기 채널 영역을 노출하도록, 상기 소스 영역 및 상기 드레인 영역의 하부 전체를 덮거나 또는 일부를 덮도록 배치될 수 있다.In some embodiments of the present invention, the second bank element may be arranged to cover or partially cover the entire lower portion of the source region and the drain region, so as to expose the channel region.
본 발명의 일부 실시예들에 있어서, 상기 채널 영역은 상기 제1 기체 영역과 상기 제2 기체 영역에 의하여 부유되는 구성을 가질 수 있다.In some embodiments of the present invention, the channel region may have a configuration floating by the first gas region and the second gas region.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 고 이동도 트랜지스터는, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역; 상기 소스 영역과 상기 드레인 영역의 상측에 배치된 제1 격벽 요소; 상기 제1 격벽 요소의 상측에 배치된 제1 게이트 전극층; 상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸여 이루어지는 제1 기체 영역; 상기 채널 영역의 하측에 배치된 제2 유전층; 및 상기 제2 유전층의 하측에 배치된 제2 게이트 전극층;을 포함한다.According to an aspect of the present invention, there is provided a high mobility transistor including a source region, a drain region, and a source region and a drain region which are disposed between the source region and the drain region and electrically connect the source region and the drain region Channel region; A first barrier rib element disposed above the source region and the drain region; A first gate electrode layer disposed above the first bank element; A first gas region surrounded by the channel region, the first bank element, and the first gate electrode layer; A second dielectric layer disposed below the channel region; And a second gate electrode layer disposed below the second dielectric layer.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 고 이동도 트랜지스터는, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역; 상기 채널 영역의 상측에 배치된 제1 유전층; 상기 제1 유전층의 상측에 배치된 제1 게이트 전극층; 상기 소스 영역과 상기 드레인 영역의 하측에 배치된 제2 격벽 요소; 상기 제2 격벽 요소의 하측에 배치된 제2 게이트 전극층; 및 상기 채널 영역, 상기 제2 격벽 요소, 및 상기 제2 게이트 전극층에 둘러싸여 이루어지는 제2 기체 영역;을 포함한다.According to an aspect of the present invention, there is provided a high mobility transistor including a source region, a drain region, and a source region and a drain region which are disposed between the source region and the drain region and electrically connect the source region and the drain region Channel region; A first dielectric layer disposed above the channel region; A first gate electrode layer disposed on the first dielectric layer; A second barrier rib element disposed below the source region and the drain region; A second gate electrode layer disposed below the second bank element; And a second gas region surrounded by the channel region, the second bank element, and the second gate electrode layer.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 고 이동도 트랜지스터는, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역; 상기 소스 영역과 상기 드레인 영역의 상측에 배치된 제1 격벽 요소; 상기 제1 격벽 요소의 상측에 배치된 제1 게이트 전극층; 상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸여 이루어지는 제1 기체 영역; 상기 소스 영역과 상기 드레인 영역의 하측에 배치된 제2 격벽 요소; 상기 제2 격벽 요소의 하측에 배치된 제2 게이트 전극층; 및 상기 채널 영역, 상기 제2 격벽 요소, 및 상기 제2 게이트 전극층에 둘러싸여 이루어지는 제2 기체 영역;을 포함한다.According to an aspect of the present invention, there is provided a high mobility transistor including a source region, a drain region, and a source region and a drain region which are disposed between the source region and the drain region and electrically connect the source region and the drain region Channel region; A first barrier rib element disposed above the source region and the drain region; A first gate electrode layer disposed above the first bank element; A first gas region surrounded by the channel region, the first bank element, and the first gate electrode layer; A second barrier rib element disposed below the source region and the drain region; A second gate electrode layer disposed below the second bank element; And a second gas region surrounded by the channel region, the second bank element, and the second gate electrode layer.
본 발명의 일부 실시예들에 있어서, 상기 제1 격벽 요소와 상기 제1 게이트 전극층 사이에 배치된 제1 유전층;을 더 포함할 수 있다.In some embodiments of the present invention, a first dielectric layer disposed between the first bank element and the first gate electrode layer may be further included.
본 발명의 일부 실시예들에 있어서, 상기 제2 격벽 요소와 상기 제2 게이트 전극층 사이에 배치된 제2 유전층;을 더 포함할 수 있다.In some embodiments of the present invention, a second dielectric layer disposed between the second bank element and the second gate electrode layer may be further included.
본 발명의 일부 실시예들에 있어서, 상기 제1 격벽 요소와 상기 제1 게이트 전극층 사이에 배치된 제1 유전층; 및 상기 제2 격벽 요소와 상기 제2 게이트 전극층 사이에 배치된 제2 유전층;을 더 포함할 수 있다.In some embodiments of the present invention, a first dielectric layer disposed between the first bank element and the first gate electrode layer; And a second dielectric layer disposed between the second bank element and the second gate electrode layer.
본 발명의 일부 실시예들에 있어서, 상기 제1 유전층은 하나의 층으로 구성되거나 또는 복수의 층으로 구성될 수 있다.In some embodiments of the present invention, the first dielectric layer may be comprised of one layer or may comprise a plurality of layers.
본 발명의 일부 실시예들에 있어서, 상기 제2 유전층은 하나의 층으로 구성되거나 또는 복수의 층으로 구성될 수 있다.In some embodiments of the present invention, the second dielectric layer may be composed of one layer or may be composed of a plurality of layers.
본 발명의 일부 실시예들에 있어서, 상기 고 이동도 트랜지스터는, 상기 제1 기체 영역과 상기 제1 게이트 전극층은 상측 게이트를 구성하고, 상기 제2 기체 영역과 상기 제2 게이트 전극층은 하측 게이트를 구성하는 듀얼 게이트 트렌지스터로 구현될 수 있다.In some embodiments of the present invention, the high mobility transistor is configured such that the first base region and the first gate electrode layer constitute an upper gate, and the second base region and the second gate electrode layer form a lower gate And can be implemented as a dual gate transistor.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 고 이동도 트랜지스터는, 채널 영역과 게이트 전극층 사이에 배치되고, 게이트 절연층의 기능을 수행하는 기체 영역을 포함한다.According to an aspect of the present invention, there is provided a high mobility transistor including a substrate region disposed between a channel region and a gate electrode layer and performing a function of a gate insulating layer.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 고 이동도 트랜지스터의 제조 방법은, 기판 상에 채널 영역, 소스 영역, 및 드레인 영역을 형성하는 단계; 상기 소스 영역 및 상기 드레인 영역 상에 배치된 제1 격벽 요소를 형성하는 단계; 상기 제1 격벽 요소 상에 제1 게이트 전극층이 형성된 희생기판을 부착하는 단계; 및 상기 희생기판을 제거하여, 상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸인 공간에 제1 기체 영역을 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a high mobility transistor including: forming a channel region, a source region, and a drain region on a substrate; Forming a first barrier rib element disposed on the source region and the drain region; Attaching a sacrificial substrate having a first gate electrode layer formed on the first bank element; And removing the sacrificial substrate to form a first gas region in a space surrounded by the channel region, the first bank element, and the first gate electrode layer.
본 발명의 일부 실시예들에 있어서, 상기 소스 영역 및 상기 드레인 영역 상에 배치된 제1 격벽 요소를 형성하는 단계는: 상기 소스 영역 및 상기 드레인 영역 상에 절연층을 형성하는 단계; 상기 절연층 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 절연층의 일부 영역을 제거하는 단계; 및 상기 마스크 패턴을 제거하여, 상기 소스 영역 및 상기 드레인 영역 상에 배치된 제1 격벽 요소를 형성하는 단계;를 포함할 수 있다.In some embodiments of the present invention, the step of forming a first bank element disposed on the source region and the drain region comprises: forming an insulating layer on the source region and the drain region; Forming a mask pattern on the insulating layer; Removing a portion of the insulating layer using the mask pattern; And removing the mask pattern to form a first barrier rib element disposed on the source region and the drain region.
본 발명의 기술적 사상에 따른 고 이동도 트랜지스터는 채널 영역과 게이트 전극층 사이에 기체 영역을 배치하고, 상기 기체 영역을 게이트 절연층으로서 사용한다. 이와 같이 기체 영역을 포함함에 따라 기존의 트랜지스터에서 이동도를 한정시키는 트랩 전하(trapped charge) 와 결손 부위(defect site) 등 기존의 유전층으로 구성된 게이트 절연층의 문제점을 해결할 수 있고, 이에 따라 트랜지스터의 이동도를 대폭적으로 향상시킬 수 있다. 이러한, 기체 영역은 공기 등을 포함하는 빈 공간으로 구성되는 것이므로, 게이트 절연층을 형성하기 위한 추가 비용이 발생하지 않으므로 비용을 절감할 수 있다.The high mobility transistor according to the technical idea of the present invention places a gas region between a channel region and a gate electrode layer, and uses the gas region as a gate insulating layer. The inclusion of the gas region can solve the problem of a gate insulating layer composed of a conventional dielectric layer, such as a trapped charge and a defect site, which limit the mobility of a conventional transistor, The mobility can be greatly improved. Such a gas region is composed of an empty space including air or the like, so that the additional cost for forming the gate insulating layer does not occur, so that the cost can be reduced.
상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.The effects of the present invention described above are exemplarily described, and the scope of the present invention is not limited by these effects.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 고 이동도 트랜지스터를 도시하는 단면도이다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 17은 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터를 실제적으로 구현한 광학 현미경 사진이다.
도 18은 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터의 드레인 전압에 대한 드레인 전류의 변화를 나타내는 그래프이다.
도 19는 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터의 게이트 전압에 대한 드레인 전류 및 게이트 전류의 변화를 나타내는 그래프이다.1 to 9 are cross-sectional views illustrating a high mobility transistor according to an embodiment of the present invention.
FIGS. 10 to 16 are cross-sectional views schematically showing a method of manufacturing the high mobility transistor of FIG. 1 according to an embodiment of the present invention.
17 is an optical microscope photograph realizing the high mobility transistor of FIG. 1 according to an embodiment of the present invention.
18 is a graph showing a change in drain current with respect to a drain voltage of the high mobility transistor of FIG. 1 according to an embodiment of the present invention.
19 is a graph showing changes in drain current and gate current with respect to a gate voltage of the high mobility transistor of FIG. 1 according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. The scope of technical thought is not limited to the following examples. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In the present specification, the same reference numerals denote the same elements. Further, various elements and regions in the drawings are schematically drawn. Accordingly, the technical spirit of the present invention is not limited by the relative size or spacing depicted in the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(100)를 도시하는 단면도이다.1 is a cross-sectional view illustrating a
도 1을 참조하면, 고 이동도 트랜지스터(100)는 기판(110), 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 격벽 요소(130), 제1 기체 영역(140), 및 제1 게이트 전극층(160)을 포함한다.1, a
기판(110)은 다양한 물질을 포함할 수 있다. 기판(110)은 강성(rigid) 물질을 포함할 수 있고, 예를 들어 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판, 실리콘 기판 중 하나를 포함할 수 있다. 또한, 기판(110)은 유연(flexible) 물질을 포함할 수 있고, 예를 들어 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나를 포함할 수 있다. 기판(110)은, 예를 들어 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸 메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 또한, 기판(110)은 고 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다. 기판(110)은 광을 투과시키거나, 또는 광을 차단할 수 있다.The
소스 영역(122)과 드레인 영역(124)이 상기 기판(110) 상에 서로 대향하여 이격되어 배치된다. 또한, 채널 영역(120)은 상기 기판(110) 상에 소스 영역(122)과 드레인 영역(124) 사이에 배치되어 소스 영역(122)과 드레인 영역(124)을 전기적으로 연결할 수 있다. 채널 영역(120)은 소스 영역(122) 및 드레인 영역(124)과 직접적으로 접촉하거나 또는 매개물을 통하여 간접적으로 접촉할 수 있다.A
채널 영역(120), 소스 영역(122), 및 드레인 영역(124)은 반도체 물질을 포함할 수 있고, 불순물에 따라 n형 반도체 또는 p형 반도체로 구성될 수 있다. 채널 영역(120), 소스 영역(122), 및 드레인 영역(124)은 예를 들어, 무기 반도체 물질, 산화물 반도체 물질, 유기 반도체 물질, 탄소를 포함하는 반도체 물질, 및 반도체 나노 와이어 중 적어도 어느 하나를 포함할 수 있다. 상기 무기 반도체 물질은, 예를 들어 실리콘(Si), 게르마늄(Ge), 갈륨-비소(GaAs) 등을 포함할 수 있다. 상기 산화물 반도체 물질은, 예를 들어 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물을 포함할 수 있다. 상기 산화물 반도체 물질은, 예를 들어 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 상기 유기 반도체 물질은, 예를 들어 펜타센(pentacene)을 포함할 수 있다. 상기 탄소를 포함하는 반도체 물질은 탄소 나노 튜브 및 그래핀 중 적어도 어느 하나를 포함할 수 있다. 상기 반도체 나노 와이어는 실리콘(Si) 나노 와이어, 게르마늄(Ge) 나노 와이어, GaAs 나노 와이어, GaP 나노 와이어, InP 나노 와이어, ZnS 나노 와이어, 및 ZnO 나노 와이어 중 적어도 어느 하나를 포함할 수 있다. 또한, 채널 영역(120), 소스 영역(122), 및 드레인 영역(124) 중 적어도 어느 하나는 금, 은, 구리. 알루미늄 등과 같은 금속을 포함할 수 있다.The
제1 격벽 요소(130)는 소스 영역(122) 및 드레인 영역(124) 상에 배치될 수 있다. 제1 격벽 요소(130)는 채널 영역(120)을 노출하도록, 소스 영역(122) 및 드레인 영역(124)의 상부 전체를 덮거나 또는 일부를 덮도록 형성될 수 있다. 여기에서, 제1 격벽 요소(130)는 채널 영역(120)을 덮지 않고 노출하도록 형성될 수 있다. 제1 격벽 요소(130)는 절연물을 포함할 수 있다. 제1 격벽 요소(130)는, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 격벽 요소(130)는, 예를 들어 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 디지털 CVD(Digital CVD), 펄스드 CVD(pulsed CVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 원자층 증착법(atomic layer deposition, ALD) 또는 스퍼터링 등과 같은 다양한 방법에 의하여 형성될 수 있다.The first
제1 게이트 전극층(160)은 제1 격벽 요소(130) 상에 배치될 수 있다. 제1 게이트 전극층(160)은 저항이 낮은 도전성 물질을 포함할 수 있다. 제1 게이트 전극층(160)은, 예를 들어 금속을 포함할 수 있고, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금을 포함할 수 있다. 또한, 제1 게이트 전극층(160)은 상기 물질의 2차 가공된 형태를 포함할 수 있고, 예를 들면 은 나노와이어 (AgNW) 등과 같은 나노 물질을 포함할 수 있다. 제1 게이트 전극층(160)은, 예를 들어 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 또는 원자층증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다.The first
제1 기체 영역(140)은 채널 영역(120), 제1 격벽 요소(130), 및 제1 게이트 전극층(160)에 둘러싸여 이루어질 수 있다. 제1 기체 영역(140)은 소스 영역(122) 및 드레인 영역(124)과 접촉할 수 있다. 제1 기체 영역(140)은 절연성의 특성을 가지고 있으므로, 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제1 기체 영역(140)은 공기, 질소, 불활성 기체 등을 포함할 수 있고, 경우에 따라서는 진공으로 구현될 수 있다.The
참고로, 도 1에서는 제1 게이트 전극층(160)이 제1 기체 영역(140)을 전체적으로 덮도록 도시되어 있으나, 이는 예시적이며 제1 게이트 전극층(160)이 제1 기체 영역(140)의 상부 영역의 일부를 덮는 경우도 본 발명의 기술적 사상에 포함된다.1, the first
도 2는 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(200)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.2 is a cross-sectional view illustrating a
도 2를 참조하면, 고 이동도 트랜지스터(200)는 기판(110), 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 격벽 요소(130), 제2 격벽 요소(135), 제1 기체 영역(140), 제2 기체 영역(145), 및 제1 게이트 전극층(160)을 포함한다. 도 1을 참조하여 설명한 고 이동도 트랜지스터(100)와 비교하면, 도 2의 고 이동도 트랜지스터(200)는 제2 격벽 요소(135) 및 제2 기체 영역(145)를 더 포함한다.2, a
제2 격벽 요소(135)는 기판(110)과 소스 영역(122) 및 기판(110)과 드레인 영역(124) 사이에 배치될 수 있다. 제2 격벽 요소(135)는 채널 영역(120)을 노출하도록, 소스 영역(122) 및 드레인 영역(124)의 하부 전체를 덮거나 또는 일부를 덮도록 형성될 수 있다. 제2 격벽 요소(135)는 절연물을 포함할 수 있다. 제2 격벽 요소(135)는, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 격벽 요소(135)는, 예를 들어 열산화법, RTO, 화학기상 증착법, 플라즈마 강화 CVD, 디지털 CVD, 펄스드 CVD, 고밀도 플라즈마 CVD, 원자층 증착법 또는 스퍼터링 등과 같은 다양한 방법에 의하여 형성될 수 있다.The
제2 기체 영역(145)은 기판(110), 채널 영역(120), 및 제2 격벽 요소(135)에 둘러싸여 이루어질 수 있다. 제2 기체 영역(145)은 소스 영역(122) 및 드레인 영역(124)과 접촉할 수 있다. 제2 기체 영역(145)은 절연성의 특성을 가지고 있으므로, 채널 영역(120)은 제1 기체 영역(140)과 제2 기체 영역(145)에 의하여 부유(floating)되는 구성을 가질 수 있다. 제2 기체 영역(145)은 공기, 질소, 불활성 기체 등을 포함할 수 있고, 경우에 따라서는 진공으로 구현될 수 있다.The
도 3은 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(300)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.3 is a cross-sectional view illustrating a
도 3을 참조하면, 고 이동도 트랜지스터(300)는 기판(110), 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 기체 영역(140), 제1 격벽 요소(130), 제1 게이트 전극층(160), 및 제1 유전층(150)을 포함한다. 도 1을 참조하여 설명한 고 이동도 트랜지스터(100)와 비교하면, 도 3의 고 이동도 트랜지스터(300)는 제1 유전층(150)을 더 포함한다.3, a
제1 유전층(150)은 제1 격벽 요소(130)과 제1 게이트 전극층(160) 사이에 배치될 수 있다. 제1 유전층(150)은 제1 기체 영역(140)을 사이에 두고 채널 영역(120)과 대향하여 배치될 수 있다. 또한, 제1 유전층(150)은 제1 기체 영역(140)을 사이에 두고 소스 영역(122) 및 드레인 영역(124)과 대향하여 배치되도록 연장될 수 있다. 제1 유전층(150)은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 유전층(150)은 하나의 층으로 구성되거나 또는 복수의 층으로 구성될 수 있다. 제1 유전층(150)은 제1 기체 영역(140)과 함께 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다.The
본 발명의 기술적 특징은 양측에 게이트 전극층이 형성된 듀얼 게이트 트랜지스터에도 적용될 수 있다. 이하에서는, 본 발명의 기술적 사상에 따른 듀얼 게이트 트랜지스터에 대하여 설명하기로 한다. 참고로, 이하의 설명에서 "상측" 및 "하측"은 상대적인 위치를 설명하는 것으로 이해하여야 한다.The technical feature of the present invention is also applicable to a dual gate transistor having gate electrode layers formed on both sides. Hereinafter, a dual gate transistor according to the technical idea of the present invention will be described. It should be understood that, in the following description, "upper side" and "lower side"
도 4는 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(400)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.4 is a cross-sectional view illustrating a
도 4를 참조하면, 고 이동도 트랜지스터(400)는 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 격벽 요소(130), 제1 기체 영역(140), 제2 유전층(155), 제1 게이트 전극층(160), 및 제2 게이트 전극층(165)을 포함한다.4, the
고 이동도 트랜지스터(400)에 있어서, 채널 영역(120), 소스 영역(122), 및 드레인 영역(124)의 상측에 제1 격벽 요소(130)가 배치되고, 제1 격벽 요소(130)의 상측에 제1 게이트 전극층(160)이 배치된다. 이에 따라, 제1 기체 영역(140)은 채널 영역(120), 제1 격벽 요소(130), 및 제1 게이트 전극층(160)에 둘러싸여 이루어진다. 이러한 배치는 도 1을 참조하여 설명한 고 이동도 트랜지스터(100)와 유사하다.In the
고 이동도 트랜지스터(400)는 제2 유전층(155) 및 제2 게이트 전극층(165)을 더 포함한다. The
제2 유전층(155)은 채널 영역(120)의 하측에 배치될 수 있다. 또한, 제2 유전층(155)은 소스 영역(122) 및 드레인 영역(124)의 하측에 배치되도록 연장될 수 있다. 제2 유전층(155)은 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 유전층(155)은 하나의 층으로 구성되거나 또는 복수의 층으로 구성될 수 있다.The
제2 게이트 전극층(165)은 제2 유전층(155)의 하측에 배치될 수 있다. 제2 게이트 전극층(165)은 저항이 낮은 도전성 물질을 포함할 수 있다. 제2 게이트 전극층(165)은, 예를 들어 금속을 포함할 수 있고, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금을 포함할 수 있다. 또한, 제2 게이트 전극층(165)은 상기 물질의 2차 가공된 형태를 포함할 수 있고, 예를 들면 은 나노와이어 (AgNW) 등과 같은 나노 물질을 포함할 수 있다. 제2 게이트 전극층(165)은, 예를 들어 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 또는 원자층증착법(ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다. 또한, 제1 게이트 전극층(160)과 제2 게이트 전극층(165)는 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다.The second
제1 기체 영역(140)은 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제2 유전층(155)은 제2 게이트 전극층(165)에 대한 게이트 절연층의 기능을 수행할 수 있다. 따라서, 고 이동도 트랜지스터(400)는 제1 기체 영역(140) 및 제1 게이트 전극층(160)으로 구성된 상측 게이트와 제2 유전층(155) 및 제2 게이트 전극층(165)로 구성된 하측 게이트를 포함하는 듀얼 게이트 트렌지스터를 형성할 수 있다. The
도 5는 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(500)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.5 is a cross-sectional view illustrating a
도 5를 참조하면, 고 이동도 트랜지스터(500)는 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제2 격벽 요소(135), 제2 기체 영역(145), 제1 유전층(150), 제1 게이트 전극층(160), 및 제2 게이트 전극층(165)을 포함한다.5, a
제1 유전층(150)은 채널 영역(120)의 상측에 배치될 수 있다. 또한, 제1 유전층(150)은 소스 영역(122) 및 드레인 영역(124)의 하측에 배치되도록 연장될 수 있다. 제1 게이트 전극층(160)은 제1 유전층(150)의 상측에 배치될 수 있다. 제2 격벽 요소(135)는 상기 소스 영역과 상기 드레인 영역의 하측에 배치될 수 있다. 제2 게이트 전극층(165)은 제2 격벽 요소(135)의 하측에 배치될 수 있다. 제2 기체 영역(145)은 채널 영역(120), 제2 격벽 요소(135), 및 제2 게이트 전극층(165)에 둘러싸여 이루어질 수 있다. The
제1 유전층(150)은 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제2 기체 영역(145)과 함께 제2 게이트 전극층(165)에 대한 게이트 절연층의 기능을 수행할 수 있다. 따라서, 고 이동도 트랜지스터(500)는 제1 유전층(150) 및 제1 게이트 전극층(160)으로 구성된 상측 게이트와 제2 기체 영역(145) 및 제2 게이트 전극층(165)로 구성된 하측 게이트를 포함하는 듀얼 게이트 트렌지스터를 형성할 수 있다. The
참고로, 도 5에서는 제1 게이트 전극층(160)이 제1 기체 영역(140)의 상부를 전체적으로 덮도록 도시되어 있으나, 이는 예시적이며 제1 게이트 전극층(160)이 제1 기체 영역(140)의 상부 영역의 일부를 덮는 경우도 본 발명의 기술적 사상에 포함된다. 또한, 도 5에서는 제2 게이트 전극층(165)이 제2 기체 영역(145)의 하부를 전체적으로 덮도록 도시되어 있으나, 이는 예시적이며 제2 게이트 전극층(165)이 제2 기체 영역(145)의 하부 영역의 일부를 덮는 경우도 본 발명의 기술적 사상에 포함된다.5, the first
도 6은 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(600)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.6 is a cross-sectional view illustrating a
도 6을 참조하면, 고 이동도 트랜지스터(600)는 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 기체 영역(140), 제2 기체 영역(145), 제1 격벽 요소(130), 제2 격벽 요소(135), 제1 게이트 전극층(160), 및 제2 게이트 전극층(165)을 포함한다.6, a
채널 영역(120)은 소스 영역(122) 및 드레인 영역(124) 사이에 배치될 수 있다. 제1 격벽 요소(130)는 소스 영역(122)과 드레인 영역(124)의 상측에 배치될 수 있다. 제1 게이트 전극층(160)은 제1 격벽 요소(130)의 상측에 배치될 수 있다. 제1 기체 영역(140)은 채널 영역(120), 제1 격벽 요소(130) 및 제1 게이트 전극층(160)에 둘러싸여 이루어질 수 있다. 제2 격벽 요소(135)는 소스 영역(122)과 드레인 영역(124)의 하측에 배치될 수 있다. 제2 게이트 전극층(165)은 제2 격벽 요소(135)의 하측에 배치될 수 있다. 제2 기체 영역(145)은 채널 영역(120), 제2 격벽 요소(135), 및 제2 게이트 전극층(165)에 둘러싸여 이루어질 수 있다.The
제1 기체 영역(140)은 함께 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제2 기체 영역(145)과 함께 제2 게이트 전극층(165)에 대한 게이트 절연층의 기능을 수행할 수 있다. 따라서, 고 이동도 트랜지스터(600)는 제1 기체 영역(140) 및 제1 게이트 전극층(160)으로 구성된 상측 게이트와 제2 기체 영역(145) 및 제2 게이트 전극층(165)로 구성된 하측 게이트를 포함하는 듀얼 게이트 트렌지스터를 형성할 수 있다. The
도 7은 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(700)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.7 is a cross-sectional view illustrating a
도 7을 참조하면, 고 이동도 트랜지스터(700)는 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 격벽 요소(130), 제2 격벽 요소(135), 제1 기체 영역(140), 제2 기체 영역(145), 제1 유전층(150), 제1 게이트 전극층(160), 및 제2 게이트 전극층(165)을 포함한다.7, a
제1 유전층(150)은 제1 격벽 요소(130)와 제1 게이트 전극층(160) 사이에 배치될 수 있다.The
제1 유전층(150)은 제1 기체 영역(140)과 함께 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제2 기체 영역(145)은 제2 게이트 전극층(165)에 대한 게이트 절연층의 기능을 수행할 수 있다. 고 이동도 트랜지스터(700)는 제1 기체 영역(140), 제1 유전층(150), 및 제1 게이트 전극층(160)으로 구성된 상측 게이트와 제2 기체 영역(145) 및 제2 게이트 전극층(165)로 구성된 하측 게이트를 포함하는 듀얼 게이트 트렌지스터를 형성할 수 있다. The
도 8은 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(800)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.8 is a cross-sectional view illustrating a
도 8을 참조하면, 고 이동도 트랜지스터(800)는 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 격벽 요소(130), 제2 격벽 요소(135), 제1 기체 영역(140), 제2 기체 영역(145), 제2 유전층(155), 제1 게이트 전극층(160), 및 제2 게이트 전극층(165)을 포함한다.8, a
제2 유전층(155)은 제2 격벽 요소(135)와 제2 게이트 전극층(165) 사이에 배치될 수 있다.A
제1 기체 영역(140)은 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제2 유전층(155)은 제2 기체 영역(145)과 함께 제2 게이트 전극층(165)에 대한 게이트 절연층의 기능을 수행할 수 있다. 따라서, 고 이동도 트랜지스터(800)는 제1 기체 영역(140) 및 제1 게이트 전극층(160)으로 구성된 상측 게이트와 제2 기체 영역(145), 제2 유전층(155), 및 제2 게이트 전극층(165)로 구성된 하측 게이트를 포함하는 듀얼 게이트 트렌지스터를 형성할 수 있다. The
도 9는 본 발명의 일 실시예에 따른 고 이동도 트랜지스터(900)를 도시하는 단면도이다. 상술한 실시예와 중복되는 구성요소에 대한 설명은 생략하기로 한다.9 is a cross-sectional view illustrating a
도 9를 참조하면, 고 이동도 트랜지스터(900)는 채널 영역(120), 소스 영역(122), 드레인 영역(124), 제1 격벽 요소(130), 제2 격벽 요소(135), 제1 기체 영역(140), 제2 기체 영역(145), 제1 유전층(150), 제2 유전층(155), 제1 게이트 전극층(160), 및 제2 게이트 전극층(165)을 포함한다.9, a
제1 유전층(150)은 제1 격벽 요소(130)와 제1 게이트 전극층(160) 사이에 배치될 수 있다. 제2 유전층(155)은 제2 격벽 요소(135)와 제2 게이트 전극층(165) 사이에 배치될 수 있다.The
제1 유전층(150)은 제1 기체 영역(140)과 함께 제1 게이트 전극층(160)에 대한 게이트 절연층의 기능을 수행할 수 있다. 제2 유전층(155)은 제2 기체 영역(145)과 함께 제2 게이트 전극층(165)에 대한 게이트 절연층의 기능을 수행할 수 있다. 따라서, 고 이동도 트랜지스터(900)는 제1 기체 영역(140), 제1 유전층(150) 및 제1 게이트 전극층(160)으로 구성된 상측 게이트와 제2 기체 영역(145), 제2 유전층(155), 및 제2 게이트 전극층(165)로 구성된 하측 게이트를 포함하는 듀얼 게이트 트렌지스터를 형성할 수 있다. The
도 10 내지 도 16은 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터(100)의 제조 방법을 개략적으로 도시하는 단면도들이다. 도 10 내지 도 16을 참조하여 설명된 제조 공정 단계들의 순서는 예시적이며, 다른 순서로 수행되는 경우도 본 발명의 기술적 사상에 포함된다.10 to 16 are cross-sectional views schematically showing a method of manufacturing the
도 10을 참조하면, 기판(110) 상에 채널 영역(120), 소스 영역(122), 및 드레인 영역(124)을 형성한다.Referring to FIG. 10, a
도 11을 참조하면, 소스 영역(122) 및 드레인 영역(124) 상에 절연층(139)을 형성한다. 절연층(139)은 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있고, 상술한 다양한 방법을 이용하여 형성할 수 있다.Referring to FIG. 11, an insulating
도 12를 참조하면, 절연층(139) 상에 마스크 패턴(137)을 형성한다. 마스크 패턴(137)은 포토레지스트 물질, 하드 마스크 물질, SU-8, PDMS, 또는 다양한 마스크 물질을 포함할 수 있다.Referring to FIG. 12, a
도 13을 참조하면, 마스크 패턴(137)을 이용하여 절연층(139)의 일부 영역을 제거한다. 이러한 절연층(139)의 제거는 화학적 식각, 물리적 식각 등 다양한 제거 방법을 사용할 수 있다. 이어서, 마스크 패턴(137)을 제거하여 소스 영역(122) 및 드레인 영역(124) 상에 배치된 제1 격벽 요소(130)를 형성한다. Referring to FIG. 13, a portion of the insulating
도 14 및 도 15를 참조하면, 제1 격벽 요소(130) 상에 도전층(169)이 형성된 희생기판(119)을 부착한다. 제1 격벽 요소(130)와 도전층(169)은 서로 직접적으로 접촉할 수 있다. 14 and 15, a
도 16을 참조하면, 희생기판(119)을 연마 또는 분리의 방법 등의 다양한 방법을 이용하여 제거한다. 잔류하는 도전층(169)은 제1 게이트 전극층(160)으로 구성될 수 있다. 이에 따라, 채널 영역(120), 제1 격벽 요소(130), 및 제1 게이트 전극층(160)에 둘러싸인 공간에 제1 기체 영역(140)이 형성될 수 있다. 결과적으로, 도 1의 고 이동도 트랜지스터(100)가 형성된다.Referring to FIG. 16, the
도 17은 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터(100)를 실제적으로 구현한 광학 현미경 사진이다. 도 17에서, 제1 게이트 전극층(160)을 제외하고 제1 격벽 요소(130) 까지 실제적으로 구현한 구조를 나타낸다.FIG. 17 is an optical microscope image actually implementing the
도 17을 참조하면, 사진 상에서는 금으로 형성된 전극(소스 영역과 드레인 영역에 해당함), 채널 영역(예를 들어 실리콘 단결정으로 구성됨), 및 수직 방향으로 보이는 격벽 요소(예를 들어 Su-8로 구성됨)를 확인할 수 있다. 또한, 도 17에서 (a)는 상기 제1 기체 영역의 두께가 2 μm의 경우이고, (b)는 상기 제1 기체 영역의 두께가 50 μm의 경우이다. 따라서, 상기 제1 기체 영역은, 예를 들어 0.1 μm 내지 100 μm의 두께를 가질 수 있고, 예를 들어 2 μm 내지 50 μm의 두께를 가질 수 있다.Referring to FIG. 17, the photo shows an electrode (composed of a source region and a drain region), a channel region (made of, for example, silicon single crystal) ). 17A shows a case where the thickness of the first base region is 2 μm, and FIG. 17B shows a case where the thickness of the first base region is 50 μm. Thus, the first base region may have a thickness of, for example, 0.1 to 100 μm, and may have a thickness of 2 to 50 μm, for example.
도 18은 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터의 드레인 전압에 대한 드레인 전류의 변화를 나타내는 그래프이다. 참고로, 상기 고 이동도 트랜지스터는 8 μm의 제1 기체 영역의 두께를 가진다.18 is a graph showing a change in drain current with respect to a drain voltage of the high mobility transistor of FIG. 1 according to an embodiment of the present invention. For reference, the high mobility transistor has a thickness of the first base region of 8 [mu] m.
도 18을 참조하면, 게이트 전압이 3V인 경우에는 드레인 전압을 증가시켜도 드레인 전류에 변화가 거의 없다. 그러나, 게이트 전압이 증가되어 4V 또는 5V인 경우에는 드레인 전압이 0V에서 3V로 증가됨에 따라 드레인 전류가 증가된다. 게이트 전압이 4V인 경우에 비하여 게이트 전압이 5V인 경우에 드레인 전류의 증가가 더 두드러진다. 도 18에 따르면, 드레인 전압이 3V에서부터 트렌지스터의 포화 영역이 나타난다.Referring to FIG. 18, when the gate voltage is 3V, there is almost no change in the drain current even if the drain voltage is increased. However, when the gate voltage is increased to 4V or 5V, the drain current is increased as the drain voltage is increased from 0V to 3V. The increase of the drain current is more conspicuous when the gate voltage is 5V as compared with the case where the gate voltage is 4V. According to Fig. 18, the saturation region of the transistor appears from the drain voltage of 3V.
도 19는 본 발명의 일 실시예에 따른 도 1의 고 이동도 트랜지스터의 게이트 전압에 대한 드레인 전류 및 게이트 전류의 변화를 나타내는 그래프이다. 참고로, 상기 고 이동도 트랜지스터는 8 μm의 제1 기체 영역의 두께를 가진다.19 is a graph showing changes in drain current and gate current with respect to a gate voltage of the high mobility transistor of FIG. 1 according to an embodiment of the present invention. For reference, the high mobility transistor has a thickness of the first base region of 8 [mu] m.
도 19를 참조하면, 드레인 전압을 3V로 인가한 상태에서, 즉, 트렌지스터의 포화 영역에서, 게이트 전압이 0V에서 5V로 증가시키면, 게이트 전류의 변화는 거의 나타나지 않았으나, 드레인 전류는 약 1.5V 의 게이트 전압에서부터 급격하게 증가되었고, 약 3V의 게이트 전압부터는 증가세가 완만하게 변화하였다.Referring to FIG. 19, when the drain voltage is applied at 3 V, that is, in the saturation region of the transistor, when the gate voltage is increased from 0 V to 5 V, little change in the gate current is observed, but the drain current is about 1.5 V The gate voltage was increased sharply, and the gate voltage gradually changed from the gate voltage of about 3V.
도 18 및 도 19를 참조하면, 포화시의 이동도는 139,000 cm2/Vs의 값을 나타내었다. 이때에, Ci 는 1.11 x 10-10 F/cm2 이었고, 온-오프 비율은 3.7 x 105이었다. 따라서, 본 발명의 따른 고 이동도 트랜지스터는 기존의 트랜지스터들에 비하여 전자 이동도가 높게 증가된 것을 나타낸다. 이러한 이동도의 증가는, 반도체 물질에서 기인하였다기 보다는, 제1 기체 영역과 같은 자유 공간의 유전체의 구조적 특징에 기인한 것으로 분석된다. 따라서, 어떠한 반도체 재료를 가지는 채널 물질에도 적용될 수 있다.Referring to FIGS. 18 and 19, the mobility during saturation showed a value of 139,000 cm 2 / Vs. At this time, C was 1.11 i is x 10 -10 F / cm 2, on-off ratio was 3.7 x 10 5. Therefore, the high mobility transistor according to the present invention shows that the electron mobility is higher than that of the conventional transistors. This increase in mobility is analyzed to be due to the structural features of the dielectric of the free space, such as the first gas region, rather than from the semiconductor material. Therefore, it can be applied to a channel material having any semiconductor material.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.
100, 200, 300, 400, 500, 600, 700, 800, 900: 고 이동도 트랜지스터,
110: 기판, 119: 희생기판
120: 채널 영역, 122: 소스 영역, 124: 드레인 영역,
130: 제1 격벽 요소, 135: 제2 격벽 요소,
137: 마스크 패턴, 139: 절연층
140: 제1 기체 영역, 145: 제2 기체 영역,
150: 제1 유전층, 155: 제2 유전층,
160: 제1 게이트 전극층, 165: 제2 게이트 전극층, 169: 도전층100, 200, 300, 400, 500, 600, 700, 800, 900: high mobility transistors,
110: substrate, 119: sacrificial substrate
120: channel region, 122: source region, 124: drain region,
130: first partition wall element, 135: second partition wall element,
137: mask pattern, 139: insulating layer
140: first gas region, 145: second gas region,
150: first dielectric layer, 155: second dielectric layer,
160: first gate electrode layer, 165: second gate electrode layer, 169: conductive layer
Claims (18)
상기 소스 영역 및 상기 드레인 영역 상에 배치된 제1 격벽 요소를 형성하는 단계;
상기 제1 격벽 요소 상에 제1 게이트 전극층이 형성된 희생기판을 부착하는 단계; 및
상기 희생기판을 제거하여, 상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸인 공간에 제1 기체 영역을 형성하는 단계;
를 포함하는, 고 이동도 트랜지스터의 제조 방법.Forming a channel region, a source region, and a drain region on the substrate;
Forming a first barrier rib element disposed on the source region and the drain region;
Attaching a sacrificial substrate having a first gate electrode layer formed on the first bank element; And
Removing the sacrificial substrate to form a first gas region in a space surrounded by the channel region, the first bank element, and the first gate electrode layer;
/ RTI >< Desc / Clms Page number 12 >
상기 소스 영역 및 상기 드레인 영역 상에 배치된 제1 격벽 요소를 형성하는 단계는:
상기 소스 영역 및 상기 드레인 영역 상에 절연층을 형성하는 단계;
상기 절연층 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이용하여 상기 절연층의 일부 영역을 제거하는 단계; 및
상기 마스크 패턴을 제거하여, 상기 소스 영역 및 상기 드레인 영역 상에 배치된 제1 격벽 요소를 형성하는 단계;
를 포함하는, 고 이동도 트랜지스터의 제조 방법.18. The method of claim 17,
Wherein forming the first barrier rib element disposed on the source region and the drain region comprises:
Forming an insulating layer on the source region and the drain region;
Forming a mask pattern on the insulating layer;
Removing a portion of the insulating layer using the mask pattern; And
Removing the mask pattern to form a first barrier rib element disposed on the source region and the drain region;
/ RTI >< Desc / Clms Page number 12 >
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Legal Events
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| GRNT | Written decision to grant |