KR101786217B1 - 팬-아웃 패키지 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 일 실시형태에 따르면, 디바이스 패키지는 반도체 다이, 상기 반도체 다이의 측벽을 따라 연장되는 몰딩 컴파운드, 및 상기 몰딩 컴파운드의 위에 있고 상기 반도체 다이의 측벽을 따라 연장되어 있는 평탄화 폴리머층을 포함한다. 몰딩 컴파운드는 제1 필러를 포함하고, 평탄화 폴리머층은 제1 필러보다 작은 제2 필러를 포함한다. 디바이스 패키지는 반도체 다이에 전기적으로 접속된 하나 이상의 팬-아웃 재분배층(RDLs)을 더 포함하는 데, 이 하나 이상의 팬-아웃 RDLs는 반도체 다이의 에지를 지나 평탄화 폴리머층의 상면 상으로 연장된다.

Description

팬-아웃 패키지 및 그 형성 방법{FAN-OUT PACKAGES AND METHODS OF FORMING SAME}
웨이퍼 레벨 패키징(WLP) 등과 같은 종래의 패키징 기술의 일 양태에서, 재분배층(RDLs)이 다이 위에 형성될 수 있고, 다이 내의 능동 디바이스에 전기적으로 접속될 수 있다. 그 후에, 언더-범프 금속(UBMs) 상의 솔더 볼 등과 같은 외부 입력/출력(I/O) 패드가 RDLs를 통해 다이에 전기적으로 접속되도록 형성될 수 있다. 이러한 패키징 기술의 유익한 특징은 팬-아웃 패키지의 형성이 가능하다는 것이다. 따라서, 다이 상의 I/O 패드는 다이보다 큰 영역에 재분배될 수 있고, 이로 인해 다이의 표면 상에 패킹된 I/O 패드의 수가 증가될 수 있다.
이러한 패키징 기술에서는, 팬-아웃 상호접속 구조를 지지하는 표면적을 제공하도록 다이의 주위에 몰딩 컴파운드가 형성될 수 있다. 예를 들어, RDLs는 통상적으로 다이 및 몰딩 컴파운드의 위에 형성된 하나 이상의 폴리머층을 포함한다. 도전성 피처(예컨대, 도전성 라인 및/또는 비아)는 폴리머층에 형성되며, 다이 상의 I/O 패드를 RDLs의 위에 있는 외부 I/O 패드에 전기적으로 접속한다. 외부 I/O 패드는 다이와 몰딩 컴파운드 양자 모두의 위에 배치될 수 있다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 일부 실시형태에 따른 반도체 패키지의 단면도를 보여준다.
도 2 내지 도 9는 일부 실시형태에 따른 반도체 패키지의 제조에 있어서 여러 중간 스테이지들의 단면도를 보여준다.
도 10은 일부 실시형태에 따라 반도체 패키지를 제조하는 공정 흐름을 보여준다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위 뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
여러 실시형태는 반도체 다이와 이 다이 위에 형성된 팬-아웃 재분배층(RDLs)을 갖는 팬-아웃 패키지 구조를 포함한다. 팬-아웃 RDLs를 지지하는 면을 제공하기 위해 반도체 다이 주위에 몰딩 컴파운드와 평탄화 폴리머층이 형성된다. 평탄화 폴리머층이 몰딩 컴파운드와 RDLs의 사이에 형성될 수 있다. 여러 실시형태에서, 평탄화 폴리머층과 몰딩 컴파운드 양자 모두는 여러 충전재를 포함한다. 이러한 필러는 유익하게는 접착력의 향상, 응력의 이완, 열팽창계수(CTE)의 불일치 감소 등을 위해 포함될 수 있다. 평탄화 폴리머층은 몰딩 컴파운드의 필러보다 평균 직경이 작은 필러를 포함한다. 예를 들어, 작은 필러의 평균 직경은 큰 필러의 평균 직경의 50% 이하일 수 있다. 다른 실시형태에서, 평탄화 폴리머층은 실질적으로 필러를 포함하지 않을 수 있다. 평탄화 프로세스(예컨대, 연마)가 폴리머에 적용될 때, 상기 작은 필러의 크기(또는 필러의 부족)로 인해, 팬-아웃 RDLs를 형성하기 위한 상면이 향상된다(예컨대, 보다 평평해진다). 그러나, 큰 필러를 갖는 재료(예컨대, 몰딩 컴파운드)는 작은 필러를 갖는 재료(예컨대, 평탄화 폴리머층)보다 저렴할 수 있다. 패키지 내에 몰딩 컴파운드와 폴리머 양자 모두를 포함시킴으로써, 제조 비용을 현저히 증가시키지 않고서도, 향상된 평탄화가 달성될 수 있다.
도 1a는 여러 실시형태에 따른 팬-아웃 디바이스 패키지(100)의 단면도를 보여준다. 패키지(100)는 반도체 다이(102); 다이(102)의 주위에 배치되는 몰딩 컴파운드(104)와 평탄화 폴리머층(106); 및 다이(102)와 몰딩 컴파운드(104)/평탄화 폴리머층(106) 위에 형성된 [예컨대, 도전성 피처(112)를 갖는] RDLs(110)를 포함한다. 도전성 TIVs(through-intervias)(108)가 몰딩 컴파운드(104)/평탄화 폴리머층(106)을 관통하여 연장 형성되어 있다. 다이(102)는 반도체 다이일 수 있고, 프로세서, 논리 회로, 메모리, 아날로그 회로, 디지털 회로, 혼합 신호 등과 같은 임의의 타입의 집적 회로일 수 있다.
다이(102)는 기판, 능동 디바이스, 및 상호접속 구조(개별적으로 도시되어 있지는 않음)를 포함할 수 있다. 기판은 예컨대, 도핑된 또는 도핑되지 않은 벌크 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 실리콘 등과 같은 반도체 재료의 층을 포함한다. 절연체층은, 예컨대 매립형 산화물(BOX) 층 또는 실리콘 산화물 층일 수 있다. 절연체층은 실리콘 또는 유리 기판 등과 같은, 기판 상에 제공된다. 대안적으로, 기판은 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합과 같은 또 다른 원소 반도체를 포함할 수 있다. 다중층 또는 구배 기판 등과 같은, 다른 기판들이 또한 이용될 수 있다.
트랜지스터, 커패시터, 저항기, 다이오드, 포토다이오드, 퓨즈 등과 같은 능동 디바이스들이 기판의 상면에 형성될 수 있다. 상호접속 구조가 능동 디바이스와 기판 위에 형성될 수 있다. 상호접속 구조는 임의의 적절한 방법을 이용하여 형성된 도전성 피처(예컨대, 구리, 알루미늄, 텅스텐, 이들의 조합 등을 포함하는 도전성 라인 및 비아)를 포함하는 층간 유전체(ILD) 및/또는 금속간 유전체(IMD) 층을 포함할 수 있다. ILD 및 IMD는 이러한 도전성 피처들 사이에 배치되고, 예컨대 약 4.0보다 또는 심지어 약 2.0보다 낮은 k값을 갖는 로우 k 유전체 재료를 포함할 수 있다. 일부 실시형태에서, ILD 및 IMD는, 예컨대 스피닝, 화학적 기상 증착(CVD), 및 플라즈마 강화 CVD(PECVD) 등과 같은, 임의의 적절한 방법에 의해 형성된, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorosilicate glass), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 탄화 규소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등으로 이루어질 수 있다. 상호접속 구조는 다이(102) 내에 기능 회로를 형성하도록 여러 능동 디바이스를 전기적으로 접속한다. 이러한 회로에 의해 제공되는 기능부는, 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배부, 입력/출력 회로 등을 포함할 수 있다. 상기 예들은 본 발명의 용례를 더 설명하기 위해 오직 예시를 목적으로 제공된 것이고 어떤 식으로든 본 발명을 제한하려는 의도는 없음을 당업자는 이해할 것이다. 소정 용례에 적합한 것으로 다른 회로가 사용될 수 있다.
입력/출력(I/O) 및 패시베이션 피처가 상호접속 구조 위에 형성될 수 있다. 예를 들어, 접촉 패드(114)는 상호접속 구조 위에 형성될 수 있고, 상호접속 구조 내의 여러 도전성 피처를 통해 능동 디바이스에 전기적으로 접속될 수 있다. 접촉 패드(114)는 알루미늄, 구리 등과 같은 도전성 재료를 포함할 수 있다. 또한, 패시베이션층(116)이 상호접속 구조와 접촉 패드의 위에 형성될 수 있다. 일부 실시형태에서, 패시베이션층(116)은 산화 규소, 도핑되지 않은 실리케이트 글라스, 산질화 규소 등과 같은 무기 재료로 형성될 수 있다. 그 밖의 적절한 패시베이션 재료가 또한 사용될 수 있다. 패시베이션층(116)의 일부분이 접촉 패드(114)의 에지 부분을 커버할 수 있다.
추가적인 패시베이션층, 도전성 필라, 및/또는 언더 범프 금속(UBM)층 등과 같은 추가적인 상호접속 피처가 또한 접촉 패드(114) 위에 선택적으로 형성될 수 있다. 예를 들어, 도 1a에 예시된 바와 같이, 도전성 필라(118)가 접촉 패드(114) 상에 형성되어 접촉 패드(114)에 전기적으로 접속될 수 있고, 유전체층(120)은 상기 도전성 필라(118)의 주위에 형성될 수 있다. 다이(102)의 여러 피처들은 임의의 적절한 방법에 의해 형성될 수 있으며, 본원에서는 더 상세하게 설명하지 않는다. 또한, 전술한 다이(102)의 전반적인 피처 및 구성은 하나의 예시적인 실시형태에 불과할 뿐이며, 다이(102)는 다수의 상기 피처들의 임의의 조합 뿐만 아니라 다른 피처들도 포함할 수 있다.
몰딩 컴파운드(104)는 다이(102)의 주위에 배치된다. 예를 들어, 몰딩 컴파운드(104)/다이(102)(도시 생략)를 위에서 아래로 바라본 모습에서, 몰딩 컴파운드(104)는 다이(102)를 에워쌀 수 있다. 몰딩 컴파운드(104)는 RDLs(110) 등과 같은 팬-아웃 RDLs를 형성하기 위한 지지부를 제공할 수 있다. 몰딩 컴파운드(104)는 에폭시 수지, 페놀 수지, 열경화 수지 등과 같은 임의의 적절한 재료를 포함할 수 있다. 상기한 재료들 이외에도, 몰딩 컴파운드(104)는 여러 첨가 필러(104')를 더 포함할 수 있다(도 1b 참조). 첨가 필러(104')는 유익하게는 접착력의 향상, 응력의 이완, CTE의 불일치 감소 등을 위해 포함될 수 있다. 첨가 필러(104')는 예를 들어 산화 규소, 산화 알루미늄, 질화 붕소 등을 포함할 수 있다. 다른 용도로 포함될 수 있는 다른 충전재도 또한 사용될 수 있다.
평탄화 폴리머층(106)이 또한 다이(102)의 주위에서 몰딩 컴파운드(104)의 위에 배치된다. 예를 들어, 폴리머층(106)/다이(102)(도시 생략)를 위에서 아래로 바라본 모습에서, 폴리머층(106)은 다이(102)를 에워쌀 수 있다. 폴리머층(106)은 RDLs(110) 등과 같은 팬-아웃 RDLs를 지지하기 위한 실질적으로 평평한 상면을 제공할 수 있다. 폴리머층(106)은 에폭시 수지, 페놀 수지, 열경화 수지 등과 같은 적절한 수지 재료를 포함할 수 있다. 상기한 재료들 이외에도, 폴리머층(106)도 또한 여러 첨가 필러(106')를 포함할 수 있다(도 1b 참조). 필러(106')는 유익하게는 접착력의 향상, 응력의 이완, 열팽창계수(CTE)의 불일치 감소 등을 위해 포함될 수 있고, 필러(106')는 예를 들어 산화 규소, 산화 알루미늄, 질화 붕소 등을 포함할 수 있다. 다른 용도로 포함될 수 있는 다른 충전재도 또한 사용될 수 있다. 다른 실시형태에서, 폴리머층(106)은 실질적으로 어떠한 필러도 포함하지 않을 수 있다. 도전성 TIVs(108)가 몰딩 컴파운드(104) 및 폴리머층(106)을 관통하여 연장되고, 폴리머층(105), 다이(102) 및 TIVs(108)의 상면이 실질적으로 평평하도록, 평탄화 프로세스가 적용될 수 있다.
도 1b에 예시된 바와 같이, 폴리머층(106) 내의 필러(106')는 몰딩 컴파운드(104) 내의 필러(104')보다 작다. 일부 실시형태에서, 필러(106')의 평균 직경은 필러(104')의 평균 직경의 약 50% 이하일 수 있다. 예를 들어, 필러(104')는 약 25 ㎛ 이하의 평균 직경을 가질 수 있는 반면에, 필러(106')는 약 5 ㎛ 이하의 평균 직경을 갖는다. 다른 치수를 갖는 필러도 또한 사용될 수 있다. 평탄화 프로세스(예컨대, 기계적 연마)가 작은 필러를 갖는 재료에 적용되었을 때 얻어지는 평탄화된 면은, 평탄화 프로세스가 큰 필러를 갖는 재료에 적용되었을 때보다 더 평평하다. 이는, 평탄화 프로세스가 필러를 갖는 재료의 면에 적용되었을 때, 필러의 일부분이 제거되기 때문이다. 따라서, 큰 필러가 제거되었을 때 재료 내에 생기는 간극이, 작은 필러가 제거되었을 때에 남겨지는 간극보다 더 크다(예컨대, 덜 평평하다).
그러나, 작은 필러를 갖는 재료가 또한 더 많은 비용이 들 수 있다. 따라서, 큰 필러를 가지며 상대적으로 적은 비용이 드는 몰딩 컴파운드(104)를 (예컨대, 앞서 기술한 치수의) 작은 필러를 갖는 평탄화 폴리머층(106)과 결합함으로써, 제조 비용을 현저히 증가시키지 않고서도, 향상된 평탄화가 달성될 수 있다. 비용을 줄이기 위해, 몰딩 컴파운드(104)의 평균 두께 T2가 폴리머층(106)의 평균 두께 T1다 클 수 있다. 예를 들어, 일 실시형태에서는, 제조 비용을 줄이기 위해, 폴리머층(106)의 평균 두께 T1이 몰딩 컴파운드(104)의 평균 두께 T2의 약 20% 이하일 수 있다. 다른 실시형태는 다른 상대 치수를 갖는 몰딩 컴파운드/폴리머층을 포함할 수 있다.
하나 이상의 RDLs(110)가 다이(102)와 폴리머층(106)의 위에 형성될 수 있다. RDLs(110)는 팬-아웃 상호접속 구조를 제공하도록 측방으로 다이(102)의 에지를 지나 폴리머층(106)의 상면 상으로 연장될 수 있다. RDLs(110)는 다이(102)와 폴리머층(106)의 상면 위에 형성된 하나 이상의 폴리머층(122)을 포함할 수 있다. 일 실시형태에서, RDLs(110)는 폴리머층(106)의 상면과 접촉할 수 있다. 일부 실시형태에서, 폴리머층(122)은 스핀-온 기술 등과 같은 임의의 적절한 수단을 이용하여 형성되는 폴리이미드(PI), 폴리벤조비스옥사졸(PBO), 벤조시클로부텐(BCB), 에폭시, 실리콘, 아크릴레이트, 나노-충전 페놀 수지, 실록산, 불소계 폴리머, 폴리노보렌 등을 포함할 수 있다.
도전성 피처(112)[예컨대, 도전성 라인(112A) 및 도전성 비아(112B)]가 폴리머층(122) 내에 형성된다. 도전성 라인(112A)이 폴리머층(122) 위에 형성될 수 있고, 도전성 비아(112B)가 폴리머층(122)을 관통하여 연장되어 다이(102) 및 TIVs(108)에 전기적으로 접속될 수 있다. 2개의 폴리머층(122)이 명확히 도시되어 있지만, RDLs(110)는 패키지 설계에 따라 도전성 피처가 그 안에 배치되어 있는 임의의 수의 폴리머층을 더 포함할 수 있다.
UBMs(124) 및 외부 커넥터(126) 등과 같은 추가적인 패키지 피처가 RDLs(110) 위에 형성된다. 커넥터(126)는 BGA(ball grid array) 볼, C4(controlled collapse chip connector) 범프, 마이크로범프 등과 같은 솔더 볼일 수 있다. 커넥터(126)는 RDLs(110)에 있는 도전성 피처(112)에 의해 다이(102) 및/또는 TIVs(108)에 전기적으로 접속될 수 있다. 커넥터(126)는 패키지(100)를 다른 디바이스 다이, 인터포저, 패키지 기판, 인쇄 회로 기판, 마더보드 등과 같은 다른 패키지 구성요소에 전기적으로 접속하는 데 사용될 수 있다.
도 2 내지 도 9는 일부 실시형태에 따라 패키지(100)를 형성하는 것에 있어서의 여러 중간 단계를 보여준다. 전체적으로 다이(102)로서 기술되어 있지만, 다이(102)는 큰 기판, 예컨대 도 2에 도시된 바와 같이 웨이퍼(150)의 일부분이며, 다이(102)에 어떤 처리가 행해질 수 있다는 것을, 당업자라면 쉽게 이해할 것이다. 형성 이후에, 다이(102)는 웨이퍼(150)에 있는 다른 구조(예컨대, 다른 다이들)로부터 스크라이브 라인(152)을 따라 개편화될 수 있다. 이어서, 도 3에서는, 추가적인 처리를 위해, 다이(102)가 [예컨대, 다이 부착 필름(DAF)(156)을 이용하여] 캐리어(154)에 부착된다. 캐리어(154)는 유리 또는 세라믹 캐리어일 수 있고, 패키지(100)의 여러 피처를 형성하는 동안에 일시적으로 구조적 지지를 제공할 수 있다.
또한, TIVs(108)는 다이(102)의 부착 전에 캐리어(154) 위에 형성될 수 있다. 본 실시형태에서, TIVs(108)는 예를 들어 구리, 니켈, 은, 금 등을 포함할 수 있고, 임의의 적절한 프로세스에 의해 형성될 수 있다. 예를 들어, 시드층(도시 생략)이 캐리어(154) 위에 형성될 수 있고, 개구를 갖는 패터닝된 포토레지스트(도시 생략)가 TIVs(108)의 형상을 획정하는 데 사용될 수 있다. 상기 개구는 시드층을 노출시킬 수 있고, (예컨대, 전기-화학 도금 프로세스, 무전해 도금 프로세스 등에서) 상기 개구에 도전성 재료가 충전될 수 있다. 후속하여, 포토레지스트는 애싱 및/또는 웨트 스트립(wet strip) 프로세스에서, 캐리어(154) 위에 TIVs(108)를 남겨두면서 제거될 수 있다. TIVs(108)는 또한 (예컨대, 마스크, 포토레지스트 및 구리 도금이 불필요한 경우) 구리 와이어 본딩 프로세스에 의해 구리 와이어 스터드를 이용하여 형성될 수 있다. TIVs(108)의 상면은 실질적으로 평평할 수 있고 혹은 평평하지 않을 수 있으며, TIVs(108)는 다이(102)의 치수보다 큰 수직 치수를 갖도록 형성된다. 예를 들어, 다이(102)가 캐리어(154)에 부착된 이후에, TIVs(108)는 다이(102)의 상면보다 높게 연장된다. 개구(158)가 TIVs(108)의 인접 그룹들 사이에 배치될 수 있고, 개구(158)는 그 안에 다이(102)를 배치하기에 충분한 큰 치수를 가질 수 있다. TIVs(108)가 형성된 후, 다이(102)가 개구(158) 내에 DAF(156) 상에 배치된다.
도 4a 및 도 4b에서, 몰딩 컴파운드(104)는 다이(102) 및 TIVs(108)의 주위에 형성된다. 몰딩 컴파운드(104)를 형성하기에 적절한 방법에는 압축 몰딩, 전사 몰딩, 액체 봉지재 몰딩 등이 포함될 수 있다. 예를 들어, 몰딩 컴파운드(104)는, 적용되었을 때 몰딩 컴파운드(104)를 유지시키기 위한 경계부 또는 다른 피처를 가질 수 있는 몰딩 툴(300)을 이용하여 형상화되거나 몰딩된다. 적용 도중에, 다이(102)와 TIVs(108)는, 폴리에틸렌 테레프탈레이트(PET), 테플론 등을 포함할 수 있는 이형 필름(302)에 매립될 수 있다. 몰딩 툴(300)은 몰딩 컴파운드(104)를 개구 및 리세스 내로 밀어넣어서 에어 포켓 등을 제거하도록 다이(102) 주위에 몰딩 컴파운드(104)를 가압 성형하는 데 이용될 수 있다. 몰딩 컴파운드(104)는 다이(102)/TIVs(108)의 주위에 액체 형태로 분배될 있다. 후속하여, 몰딩 컴파운드(104)를 고화하기 위해 경화 프로세스가 행해진다. 몰딩 컴파운드(104)가 형성된 후, 몰딩 툴(300)과 이형 필름(302)은 제거될 수 있다. 이형 필름(302)은 몰딩 툴(300)의 제거를 용이하게 하는 데 사용될 수 있다.
몰딩 컴파운드(104)의 충전 도중에, 다이(102)와 TIVs(108)가 몰딩 컴파운드(104)의 제1 부분(104A) 위로 연장되도록, 몰딩 컴파운드(104)의 양이 제어될 수 있다. 제1 부분(104A)은 다이(102) 및 TIVs(108)의 주위에 배치될 수 있고, 제1 부분(104A)의 상면이 다이(102) 및 TIVs(108)의 상면보다 낮다. 또한, 몰딩 프로세스의 결과로서, 몰딩 컴파운드(104)의 제2 부분(104B)이 또한 다이(102)의 상면 상에 형성될 수 있다. 몰딩 컴파운드(104)의 (도시 생략된) 일부 부분은 또한 TIVs(108) 상에 형성될 수 있다. 그러나, TIVs(108)의 크기가 상대적으로 작기 때문에, TIVs(108)는 또한 몰딩 도중에 이형 필름(302) 내에 매립될 수 있다. 그 결과, 다이(102)보다는 TIVs(108)의 상면 상에 몰딩 컴파운드(104)가 덜 형성된다. 일 실시형태에서, TIVs(108) 상에 형성된 몰딩 컴파운드(104)의 양은 없을 수 있다(또는 거의 없을 수 있다). 여러 실시형태에서, 몰딩 컴파운드(104)는, 평균 직경이 예를 들어 25 ㎛ 이하일 수 있는 필러[예컨대, 도 1b의 필러(104')]를 포함한다.
이어서 도 5를 참조해 보면, 평탄화 폴리머층(106)이 몰딩 컴파운드(104), 다이(102) 및 TIVs(108)의 상면 위에 형성될 수 있다. 또한, 폴리머층(106)은 다이(102)의 측벽과 TIVs(108)의 측벽을 따라 적어도 부분적으로 연장될 수 있다. 폴리머층(106)과 몰딩 컴파운드(104) 사이의 계면이 다이(102)[예컨대, 유전체층(120)] 및 TIVs(108)와 교차할 수 있다. 여러 실시형태에서, 평탄화 폴리머층(106)은, 평균 직경이 몰딩 컴파운드(104) 내의 필러보다 작을 수 있는 필러[예컨대, 도 1b의 필러(106')]를 갖는 수지 재료를 포함한다. 예를 들어, 폴리머층(106) 내의 필러는, 몰딩 컴파운드(104) 내의 필러의 평균 직경의 50% 이하인 평균 직경을 가질 수 있다. 일 실시형태에서, 폴리머층(106) 내의 필러는 약 5 ㎛ 이하의 평균 직경을 갖는다. 다른 실시형태에서, 폴리머층(106)은 실질적으로 필러를 포함하지 않을 수 있다. 폴리머층(106)을 형성하기에 적절한 방법에는 적층, 스핀-온 코팅 프로세스 등이 포함될 수 있다.
이어서, 도 6에서는 다이(102) 위에서 폴리머층(106)의 잉여 부분을 제거하기 위해, 평탄화 프로세스[예컨대, 기계적 연마, 화학적 기계적 연마(CMP), 또는 그 밖의 에치백 기술]가 이용될 수 있다. 이 평탄화 프로세스는 또한 몰딩 컴파운드(104)의 잉여 부분[예컨대, 제2 부분(104B), 도 4 참조]과 TIVs(108)의 상측 부분을 제거할 수 있다. 평탄화 이후에, 다이(102)의 TIVs(108)[예컨대, 도전성 필라(118)]가 노출되고, 폴리머층(106), TIVs(108) 및 다이(102)의 상면은 실질적으로 평평할 수 있다. TIVs(108) 및 다이(102)는 평탄화 프로세스에 의해 노출될 수 있는 데, 이러한 피처들을 노출시키기 위해 폴리머층(106)을 따로 패터닝하는 것이 생략될 수 있어, 그 결과 제조 비용이 줄어든다. 또한, 폴리머층(106)의 필러의 크기가 상대적으로 작기 때문에, 폴리머층(106) 없이 몰딩 컴파운드(104)에 직접 평탄화가 적용되는 경우의 패키지에 비해, 폴리머층(106)의 상면이 향상된 평면도를 가질 수 있다.
도 7은 폴리머층(106), 다이(102) 및 TIVs(108)의 위에 RDLs(110)를 형성하는 것을 보여준다. RDLs(110)는 측방으로 다이(102)의 에지를 지나 폴리머층(106)의 위로 연장될 수 있다. 폴리머층(106)에 의해 제공되는 상면이 비교적 평평하기 때문에, 결함(예컨대, 층간박리, 도전성 라인 파손 등)이 적은 RDLs(110)가 형성될 수 있다. RDLs(110)는 하나 이상의 폴리머층(112)에 형성된 도전성 피처(112)를 포함할 수 있다. 폴리머층(122)은, 스핀-온 기술, 적층 등과 같은 임의의 적절한 방법을 이용하여, 임의의 적절한 재료[예컨대, 폴리이미드(PI), 폴리벤조옥사졸(PBO), 벤조시클로부텐(BCB), 에폭시, 실리콘, 아크릴레이트, 나노-충전 페놀 수지, 실록산, 불소계 폴리머, 폴리노보렌 등]로 형성될 수 있다.
도전성 피처(112)[예컨대, 도전성 라인(112A) 및/또는 비아(112B)]가 폴리머층(122) 내에 형성될 수 있고, TIVs(108) 뿐만 아니라 다이(102)의 도전성 필라(118)에도 전기적으로 접속될 수 있다. 도전성 피처(112)의 형성은, (예컨대 포토리소그래피 및 에칭 프로세스의 조합을 이용하여) 폴리머층(122)을 패터닝하는 것과, 패터닝된 폴리머층 위에 그리고 내에 도전성 피처를 형성하는 것을 포함할 수 있다. 도전성 피처(112)의 형성은, 시드층(도시 생략)을 증착하는 것과, 도전성 피처(112)의 형상을 획정하기 위해 여러 개구를 갖는 마스크층(도시 생략)을 사용하는 것, 그리고 예를 들어 전기-화학 도금 프로세스를 이용하여 마스크층 내의 개구를 충전하는 것을 포함할 수 있다. 그 후에, 마스크층과 시드층의 잉여 부분은 제거될 수 있다. 따라서, RDLs(110)가 다이(102), TIVs(108) 및 폴리머층(106)의 위에 형성된다. RDLs(110)에 있어서 폴리머층과 도전성 피처의 수는 도 7에 예시된 실시형태에 한정되지 않는다. 예를 들어, RDLs(110)는 적층되고 전기적으로 접속된 임의의 수의 도전성 피처를 복수의 폴리머층 내에 포함할 수 있다.
도 8에서는, 외부 커넥터(126)(예컨대, BGA 볼, C4 범프 등) 등과 같은 추가적인 패키지 피처가 RDLs(110)의 위에 형성될 수 있다. RDLs(110)의 위에 역시 형성될 수 있는 UBMs(124) 상에, 커넥터(126)가 배치될 수 있다. 커넥터(126)는 RDLs(110)에 의해 다이(102) 및 TIVs(108)에 전기적으로 접속될 수 있다. 커넥터(126)는 패키지(100)를 다른 디바이스 다이, 인터포저, 패키지 기판, 인쇄 회로 기판, 마더보드 등과 같은 다른 패키지 구성요소에 전기적으로 접속하는 데 사용될 수 있다. 이어서, 도 9에서는, 캐리어(154)가 제거될 수 있고, [다이(102), RDLs(110)의 해당 부분, UBMs(124) 및 커넥터(126)를 포함하는] 각 패키지(100)가 적절한 다이 소잉 기술을 이용하여 스크라이브 라인(160)을 따라 개편화될 수 있다. 개편화하는 동안에, 패키지(100)를 구조적으로 지지하도록, 지지 필름(162)이 커넥터(126)에 일시적으로 부착될 수 있다. 개편화 이후에, 지지 필름(162)이 제거될 수 있다.
도 10은 여러 실시형태에 따라 디바이스 패키지[예컨대, 패키지(100)]를 형성하는 공정 흐름(200)을 보여준다. 단계 202에서, 몰딩 컴파운드[예컨대, 몰딩 컴파운드(104)]는 반도체 다이[예컨대, 다이(102)]와 TIVs[예컨대, TIV(108)]의 주위에 형성된다. 형성 도중에, 몰딩 컴파운드의 제1 부분[예컨대, 부분(104A)]이 다이의 상면보다 낮도록, 분배되는 몰딩 컴파운드의 양이 제어될 수 있다. 몰딩 컴파운드의 형성은, 다이의 상면 상에 제2 부분[예컨대, 부분(104B)]을 형성하는 것을 더 포함할 수 있다. 단계 204에서, 폴리머층[예컨대, 폴리머층(106)]은 몰딩 컴파운드의 위에서 다이 및 TIVs의 주위에 형성된다. 폴리머층은 필러가 그 안에 배치되어 있는 수지 재료를 포함할 수 있다. 폴리머층에서의 필러[예컨대, 필러(106')]의 평균 직경이 몰딩 컴파운드에서의 필러[예컨대, 필러(104')]의 평균 직경보다 작을 수 있다.
단계 206에서는, 다이를 노출시키기 위해, 폴리머층에 평탄화 프로세스(예컨대, 기계적 연마)가 적용된다. 이 평탄화 프로세스는 또한 TIVs의 상측 부분과 몰딩 컴파운드의 제2 부분을 제거할 수 있다. 평탄화 이후에, 폴리머층, 다이 및 TIVs의 상면은 실질적으로 평평할 수 있다. 단계 208에서, 다이 및 폴리머층의 위에 팬-아웃 RDLs가 형성된다. 일 실시형태에서, 팬-아웃 RDLs는, 팬-아웃 RDLs를 지지하는 실질적으로 평평한 면을 제공하는 폴리머층의 상면과 접촉할 수 있다. 팬-아웃 RDLs는 다이 및 TIVs에 전기적으로 접속된다.
여러 실시형태는 반도체 다이와 이 다이 위에 형성된 팬-아웃 RDLs를 갖는 팬-아웃 패키지 구조를 포함한다. 팬-아웃 RDLs를 지지하는 면을 제공하기 위해 반도체 다이 주위에 몰딩 컴파운드와 평탄화 폴리머층이 형성된다. TIVs가 몰딩 컴파운드와 평탄화 폴리머층을 관통하여 연장 형성되어 있다. 여러 실시형태에서, 평탄화 폴리머층과 몰딩 컴파운드 양자 모두는 여러 충전재를 포함한다. 이러한 필러는 유익하게는 접착력의 향상, 응력의 이완, 열팽창계수(CTE)의 불일치 감소 등을 위해 포함될 수 있다. 평탄화 폴리머층은 몰딩 컴파운드의 필러보다 평균 직경이 작은 필러를 포함한다. 평탄화 프로세스(예컨대, 연마)가 폴리머에 적용될 때, 상기 작은 필러의 크기로 인해, 팬-아웃 RDLs를 형성하기 위한 상면이 보다 평평해진다. 게다가, 큰 필러를 갖는 재료(예컨대, 몰딩 컴파운드)는 작은 필러를 갖는 재료(예컨대, 평탄화 폴리머층)보다 저렴할 수 있다. 패키지 내에 몰딩 컴파운드와 폴리머 양자 모두를 포함시킴으로써, 제조 비용을 현저히 증가시키지 않고서도, 향상된 평탄화가 달성될 수 있다.
일 실시형태에 따르면, 디바이스 패키지는 반도체 다이, 상기 반도체 다이의 주위에 배치된 몰딩 컴파운드, 상기 몰딩 컴파운드의 위에 그리고 상기 반도체 다이 주위에 있는 평탄화 폴리머층, 및 상기 몰딩 컴파운드와 상기 평탄화 폴리머층을 관통하여 연장되는 TIV를 포함한다. 팬-아웃 재분배층(RDL)은 반도체 다이와 평탄화 폴리머층 위에 배치된다. 팬-아웃 RDL은 반도체 다이 및 TIV에 전기적으로 접속된다.
다른 실시형태에 따르면, 디바이스 패키지는 반도체 다이, 상기 반도체 다이의 측벽을 따라 연장되는 몰딩 컴파운드, 및 상기 몰딩 컴파운드의 위에 있고 상기 반도체 다이의 측벽을 따라 연장되어 있는 평탄화 폴리머층을 포함한다. 몰딩 컴파운드는 제1 필러를 포함하고, 평탄화 폴리머층은 제1 필러보다 작은 제2 필러를 포함한다. 디바이스 패키지는 반도체 다이에 전기적으로 접속된 하나 이상의 팬-아웃 재분배층(RDLs)을 더 포함하는 데, 이 하나 이상의 팬-아웃 RDLs는 반도체 다이의 에지를 지나 평탄화 폴리머층의 상면 상으로 연장된다.
또 다른 실시형태에 따르면, 방법은 반도체 다이의 주위에 몰딩 컴파운드의 제1 부분을 형성하는 단계, 상기 몰딩 컴파운드와 상기 반도체 다이의 위에 폴리머층을 형성하는 단계, 상기 다이를 노출시키도록 상기 폴리머층을 평탄화하는 단계, 및 상기 폴리머층과 상기 반도체 다이의 위에 팬-아웃 재분배층(RDL)을 형성하는 단계를 포함한다. 몰딩 컴파운드의 제1 부분의 상면이 반도체 다이의 상면보다 낮다. 폴리머층은 몰딩 컴파운드의 제1 필러보다 작은 제2 필러를 포함한다. 팬-아웃 RDL은 다이에 전기적으로 접속된다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 반도체 다이;
    상기 반도체 다이의 측벽을 따라 연장되어 있고 제1 필러를 포함하는 몰딩 컴파운드;
    상기 몰딩 컴파운드의 위에 있고 상기 반도체 다이의 측벽을 따라 연장되어 있으며 상기 제1 필러보다 작은 제2 필러를 포함하는 평탄화 폴리머층; 및
    상기 반도체 다이에 전기적으로 접속되어 있고 상기 반도체 다이의 에지를 지나 상기 평탄화 폴리머층의 상면 상으로 연장되어 있는 하나 이상의 팬-아웃 재분배층(RDLs)
    을 포함하는 디바이스 패키지.
  2. 제1항에 있어서, 상기 제1 필러와 제2 필러는 산화 규소, 산화 알루미늄, 질화 붕소, 또는 이들의 조합을 포함하는 것인 디바이스 패키지.
  3. 제1항에 있어서, 상기 몰딩 컴파운드와 상기 평탄화 폴리머층을 관통하여 연장되어 있고 상기 하나 이상의 팬-아웃 RDLs에 전기적으로 접속되어 있는 TIV(through-intervia)를 더 포함하는 디바이스 패키지.
  4. 제1항에 있어서, 상기 제1 필러는 25 ㎛ 이하의 평균 직경을 갖고, 상기 제2 필러는 5 ㎛ 이하의 평균 직경을 갖는 것인 디바이스 패키지.
  5. 제4항에 있어서, 상기 제2 필러의 평균 직경은 상기 제1 필러의 평균 직경의 50% 이하인 것인 디바이스 패키지.
  6. 제1항에 있어서, 상기 반도체 다이는,
    접촉 패드;
    상기 접촉 패드의 위에 있고 상기 접촉 패드에 전기적으로 접속되어 있는 도전성 필라(conductive pillar); 및
    상기 도전성 필라의 주위에 배치되어 있는 유전체층을 포함하고, 상기 평탄화 폴리머층과 상기 몰딩 컴파운드 사이의 계면이 상기 유전체층과 교차하는 것인 디바이스 패키지.
  7. 반도체 다이;
    상기 반도체 다이의 주위에 배치되고, 제1 필러를 포함하는 몰딩 컴파운드;
    상기 몰딩 컴파운드의 위에 그리고 상기 반도체 다이의 주위에 있고, 상기 제1 필러보다 작은 제2 필러를 포함하는 평탄화 폴리머층;
    상기 몰딩 컴파운드와 상기 평탄화 폴리머층을 관통하여 연장되어 있는 TIV; 및
    상기 반도체 다이와 상기 평탄화 폴리머층의 위에 있고 상기 반도체 다이 및 상기 TIV에 전기적으로 접속되어 있는 팬-아웃 재분배층(RDL)
    을 포함하는 디바이스 패키지.
  8. 반도체 다이의 주위에 몰딩 컴파운드의 제1 부분을 형성하는 단계로서, 상기 몰딩 컴파운드의 제1 부분의 상면이 상기 반도체 다이의 상면보다 낮은 것인 몰딩 컴파운드의 제1 부분 형성 단계;
    상기 몰딩 컴파운드와 상기 반도체 다이의 위에 폴리머층을 형성하는 단계로서, 상기 폴리머층은 상기 몰딩 컴파운드에 있는 제1 필러보다 작은 제2 필러를 포함하는 것인 폴리머층 형성 단계;
    상기 반도체 다이를 노출시키도록 상기 폴리머층을 평탄화하는 단계; 및
    상기 폴리머층과 상기 반도체 다이의 위에 팬-아웃 재분배층(RDL)을 형성하는 단계로서, 상기 팬-아웃 RDL은 상기 반도체 다이에 전기적으로 접속되어 있는 것인 팬-아웃 RDL 형성 단계
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 몰딩 컴파운드 형성 단계는, 상기 반도체 다이의 상면 상에 몰딩 컴파운드의 제2 부분을 형성하는 것을 더 포함하고, 상기 폴리머층 평탄화 단계는 상기 몰딩 컴파운드의 제2 부분을 제거하는 것을 포함하는 것인 방법.
  10. 제8항에 있어서, 상기 몰딩 컴파운드의 제1 부분 형성 단계는, 상기 몰딩 컴파운드의 제1 부분을 TIV의 주위에 형성하는 단계를 포함하고, 상기 제1 부분의 상면은 상기 TIV의 상면보다 낮은 것인 방법.
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