KR101783619B1 - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법 - Google Patents

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법 Download PDF

Info

Publication number
KR101783619B1
KR101783619B1 KR1020167012283A KR20167012283A KR101783619B1 KR 101783619 B1 KR101783619 B1 KR 101783619B1 KR 1020167012283 A KR1020167012283 A KR 1020167012283A KR 20167012283 A KR20167012283 A KR 20167012283A KR 101783619 B1 KR101783619 B1 KR 101783619B1
Authority
KR
South Korea
Prior art keywords
data
pls
pls2
frame
block
Prior art date
Application number
KR1020167012283A
Other languages
English (en)
Other versions
KR20160070793A (ko
Inventor
김진우
신종웅
고우석
황재호
홍성룡
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Publication of KR20160070793A publication Critical patent/KR20160070793A/ko
Application granted granted Critical
Publication of KR101783619B1 publication Critical patent/KR101783619B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2778—Interleaver using block-wise interleaving, e.g. the interleaving matrix is sub-divided into sub-matrices and the permutation is performed in blocks of sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6356—Error control coding in combination with rate matching by repetition or insertion of dummy data, i.e. rate reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04H—BROADCAST COMMUNICATION
    • H04H20/00—Arrangements for broadcast or for distribution combined with broadcast
    • H04H20/42—Arrangements for resource management
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04H—BROADCAST COMMUNICATION
    • H04H20/00—Arrangements for broadcast or for distribution combined with broadcast
    • H04H20/65—Arrangements characterised by transmission systems for broadcast
    • H04H20/71—Wireless systems
    • H04H20/72—Wireless systems of terrestrial networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04H—BROADCAST COMMUNICATION
    • H04H60/00—Arrangements for broadcast applications with a direct linking to broadcast information or broadcast space-time; Broadcast-related systems
    • H04H60/02—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information
    • H04H60/07—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information characterised by processes or methods for the generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H04L1/0058—Block-coded modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2602—Signal structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2626—Arrangements specific to the transmitter only
    • H04L27/2627—Modulators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/003—Arrangements for allocating sub-channels of the transmission path
    • H04L5/0048—Allocation of pilot signals, i.e. of signals known to the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/003—Arrangements for allocating sub-channels of the transmission path
    • H04L5/0053—Allocation of signaling, i.e. of overhead other than pilot signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/30—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/234—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs
    • H04N21/2343—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs involving reformatting operations of video signals for distribution or compliance with end-user requests or end-user device requirements
    • H04N21/234309—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs involving reformatting operations of video signals for distribution or compliance with end-user requests or end-user device requirements by transcoding between formats or standards, e.g. from MPEG-2 to MPEG-4 or from Quicktime to Realvideo
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H04N21/4363—Adapting the video stream to a specific local network, e.g. a Bluetooth® network
    • H04N21/43637—Adapting the video stream to a specific local network, e.g. a Bluetooth® network involving a wireless protocol, e.g. Bluetooth, RF or wireless LAN [IEEE 802.11]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/60—Network structure or processes for video distribution between server and client or between remote clients; Control signalling between clients, server and network components; Transmission of management data between server and client, e.g. sending from server to client commands for recording incoming content stream; Communication details between server and client 
    • H04N21/61—Network physical structure; Signal processing
    • H04N21/6106—Network physical structure; Signal processing specially adapted to the downstream path of the transmission network
    • H04N21/6131—Network physical structure; Signal processing specially adapted to the downstream path of the transmission network involving transmission via a mobile phone network
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L2001/0092—Error control systems characterised by the topology of the transmission link
    • H04L2001/0093—Point-to-multipoint
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/0001—Arrangements for dividing the transmission path
    • H04L5/0003—Two-dimensional division
    • H04L5/0005—Time-frequency
    • H04L5/0007—Time-frequency the frequencies being orthogonal, e.g. OFDM(A), DMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Multimedia (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Business, Economics & Management (AREA)
  • General Business, Economics & Management (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

본 발명은 방송 신호를 전송하는 방법을 제공한다. 방송 신호 전송 방법은 적어도 하나의 서비스 컴포넌트를 운반하는 데이터 전송 채널 각각에 대응하는 데이터를 인코딩하는 단계, 상기 인코딩된 데이터를 포함하는 적어도 하나의 신호 프레임을 빌딩하는 단계, 상기 적어도 하나의 신호 프레임을 OFDM 스킴을 이용하여 모듈레이팅하는 단계 및 상기 적어도 하나의 모듈레이팅된 신호 프레임을 운반하는 방송 신호를 전송하는 단계를 포함할 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법{APPARATUS FOR TRANSMITTING BROADCAST SIGNALS, APPARATUS FOR RECEIVING BROADCAST SIGNALS, METHOD FOR TRANSMITTING BROADCAST SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS}
본 발명은 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호를 송수신하는 방법에 관한 것이다.
아날로그 방송 신호 송신이 끝남에 따라, 디지털 방송 신호를 송수신하는 다양한 기술이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호보다 더 많은 양의 비디오/오디오 데이터를 포함할 수 있고, 비디오/오디오 데이터에 더하여 다양한 타입의 추가 데이터를 더 포함할 수 있다.
즉, 디지털 방송 시스템은 고화질(HD; high definition) 영상, 멀티 채널 오디오 및 다양한 추가 서비스를 제공할 수 있다. 그러나, 디지털 방송을 위해, 많은 양의 데이터의 송신을 위한 데이터 송신 효율, 송수신 네트워크의 강건함(robustness) 및 모바일 수신 장비를 고려한 네트워크 유연성이 개선될 필요가 있다.
본 발명의 목적은 방송 신호를 송신하여 시간 도메인에서 2개 이상의 상이한 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 멀티플렉싱하고 동일한 RF 신호 대역폭을 통해 멀티플렉싱된 데이터를 송신하는 장치 및 방법 및 그에 대응하는 방송 신호를 수신하는 장치 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 방송 신호를 송신하는 장치, 방송 신호를 수신하는 장치 및 방송 신호를 송수신하여 컴포넌트에 의해 서비스에 대응하는 데이터를 분류하고 각 컴포넌트에 대응하는 데이터를 데이터 파이프로서 송신하고 데이터를 수신 및 처리하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 방송 신호를 송신하는 장치, 방송 신호를 수신하는 장치 및 방송 신호를 송수신하여 방송 신호를 제공하는데 필요한 시그널링 정보를 시그널링하는 방법을 제공하는 것이다.
본 발명의 목적에 따라서 목적 및 다른 이점을 달성하기 위하여, 구현되고 넓게 기술된 바와 같이, 본 발명은 방송 신호를 송신하는 방법을 제공한다. 방송 신호를 송신하는 방법은 서비스 데이터를 인코딩하는 단계, 상기 인코딩된 서비스 데이터를 포함하는 적어도 하나의 신호 프레임을 빌드(build)하는 단계로서, 상기 적어도 하나의 신호 프레임은 복수의 OFDM심볼들을 포함하는 상기 빌드하는 단계; 상기 빌드된 적어도 하나의 신호 프레임 내의 데이터를 OFDM(orthogonal frequency division multiplexing) 방법에 의해 변조하는 단계; 및 상기 변조된 데이터를 갖는 방송 신호를 송신하는 단계를 포함한다.
본 발명은 각 서비스 또는 서비스 컴포넌트에 대한 QoS(Quality of Services)를 제어하는 서비스 특성에 따라 데이터를 처리하여 다양한 방송 서비스를 제공할 수 있다.
본 발명은 동일한 RF 신호 대역폭을 통해 다양한 방송 서비스를 송신함으로써 송신 유연성을 달성할 수 있다.
본 발명은 데이터 송신 효율을 개선하고 MIMO 시스템을 이용하여 방송 신호의 송수신의 강건함을 증가시킬 수 있다.
본 발명에 따르면, 모바일 수신 장비로 또는 실내 환경에서도 에러없이 디지털 방송 신호를 수신할 수 있는 방송 신호 송신 및 수신 방법 및 장치를 제공할 수 있다.
본 발명의 추가의 이해를 제공하기 위하여 포함되고 본 출원의 일부에 포함되거나 그 일부를 구성하는 첨부된 도면은 본 발명의 실시예(들)을 나타내고 설명과 함께 본 발명의 원리를 설명한다.
도 1은 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치의 구조를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 입력 포맷팅 블록을 나타내는 도면.
도 3은 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면.
도 4는 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면.
도 5는 본 발명의 실시예에 따른 BICM 블록을 나타내는 도면.
도 6은 본 발명의 다른 실시예에 따른 BICM 블록을 나타내는 도면.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩 블록을 나타내는 도면.
도 8은 본 발명의 실시예에 따른 OFDM 생성 블록을 나타내는 도면.
도 9는 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치의 구조를 나타내는 도면.
도 10은 본 발명의 실시예에 따른 프레임 구조를 나타내는 도면.
도 11은 본 발명의 실시예에 따른 프레임의 시그널링 계층 구조를 나타내는 도면.
도 12는 본 발명의 실시예에 따른 프리엠블 시그널링 데이터를 나타내는 도면.
도 13은 본 발명의 실시예에 따른 PLS1 데이터를 나타내는 도면.
도 14는 본 발명의 실시예에 따른 PLS2 데이터를 나타내는 도면.
도 15는 본 발명의 다른 실시예에 따른 PLS2 데이터를 나타내는 도면.
도 16은 본 발명의 실시예에 따른 프레임의 논리 구조를 나타내는 도면.
도 17은 본 발명의 실시예에 따른 PLS 맵핑을 나타내는 도면.
도 18은 본 발명의 실시예에 따른 EAC 맵핑을 나타내는 도면.
도 19는 본 발명의 실시예에 따른 FIC 맵핑을 나타내는 도면.
도 20은 본 발명의 실시예에 따른 DP의 타입을 나타내는 도면.
도 21은 본 발명의 실시예에 따른 DP 맵핑을 나타내는 도면.
도 22는 본 발명의 실시예에 따른 FEC 구조를 나타내는 도면.
도 23은 본 발명의 실시예에 따른 비트 인터리빙을 나타내는 도면.
도 24는 본 발명의 실시예에 따른 셀-워드 디멀티플렉싱을 나타내는 도면.
도 25는 본 발명의 실시예에 따른 시간 인터리빙을 나타내는 도면.
도 26은 본 발명의 실시예에 따른 트위스티드 행-열 블록 인터리버의 기본 동작을 나타내는 도면.
도 27은 본 발명의 실시예에 따른 트위스티드 행-열 블록 인터리버의 동작을 나타내는 도면.
도 28은 본 발명의 실시예에 따른 트위스티드 행-열 블록 인터리버의 대각방향 읽기 패턴을 나타내는 도면.
도 29는 본 발명의 실시예에 따른 각각의 인터리빙 어레이로부터 인터리빙된 XFECBLOCK들을 나타내는 도면.
도 30은 본 발명의 일 실시예에 따른 PLS 데이터 프로텍션 과정을 설명하는 블록 다이어그램이다.
도 31은 본 발명의 일 실시예에 따른 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록의 동작에 대응하는 PLS2 데이터의 구조를 나타낸 도면이다.
도 32는 Shortened/Punctured FEC 인코더(LDPC/BCH)의 동작에 대응하는 PLS 데이터 구조를 나타낸다.
도 33은 인코딩된 PLS 데이터가 PLS 리피티션 (repetition) 방식으로 각 신호 프레임에 배치되는 과정을 설명하는 도면이다.
도 34는 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 PLS 데이터 디코딩을 수행하는 블록도을 나타낸 도면이다.
도 35는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 PLS 데이터를 인코딩하는 동작을 설명하는 도면이다.
도 36은 본 발명의 일 실시예에 따른 PLS 데이터 인코딩 방법을 나타낸 도면이다.
도 37은 도 35 내지 도 36에서 설명한 방식으로 재정렬된 코드워드의 일 실시예를 나타낸 도면이다.
도 38은 본 발명의 또 다른 실시예에 따른 PLS FEC 인코더에서 PLS 데이터를 LDPC 인코딩하기 위해 적용될 수 있는 3가지 타입의 마더 코드(Mother Code)의 예시 구조를 나타낸 도면이다.
도 39는 본 발명의 또 다른 실시예에 따른 LDPC 인코딩을 위해 사용되는 마더 코드 타입의 선택 및 쇼트닝(shortening) 양을 결정하는 과정을 나타내는 플로우 차트이다.
도 40은 본 발명의 또 다른 실시예에 따른 어댑테이션 패리티(Adaptation Parity) 인코딩 과정을 나타내는 도면이다.
도 41은 본 발명의 또 다른 실시예에 따른 PLS FEC 인코더로 입력되는 PLS 데이터를 LDPC 인코딩하기 전, 입력되는 PLS 데이터를 분할하는 페이로드 스플리팅(Payload Splitting) 방식을 나타내는 도면이다.
도 42는 본 발명의 또 다른 실시예에 따른 PLS 리피티션(repetition)이 수행되어 프레임이 출력되는 과정을 나타낸 도면이다.
도 43은 PLS 리피티션 방식이 적용된 신호 프레임 구조를 나타낸다.
도 44는 본 발명의 일 실시예에 따른 방송 신호 송신 방법을 나타낸 플로우 챠트이다.
도 45는 본 발명의 일 실시예에 따른 방송 신호 수신 방법을 나타낸 플로우 챠트이다.
도 46는 도 35 내지 도 37에서 설명한 PLS1 데이터의 퍼뮤테이션 패턴 (permutation pattern) 및 퍼뮤테이션 오더 (permutation order)를 표로 나타낸 도면이다.
도 47은 도 35 내지 도 37에서 설명한 PLS2 퍼뮤테이션 오더 (permutation order)를 표로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 첨부된 도면을 참조하여 이하에서 설명하는 상세한 설명은 본 발명에 따라 구현될 수 있는 실시예만을 나타내기보다는 본 발명의 예시적인 실시예를 설명하기 위한 것이다. 다음의 상세한 설명은 본 발명의 완벽한 이해를 제공하기 위하여 특정한 세부사항을 포함한다. 그러나, 본 발명은 이러한 특정한 세부사항 없이 실행될 수 있음은 당업자에게 자명하다.
본 발명에서 사용되는 대부분의 용어들은 본 기술에서 널리 사용되는 것으로부터 선택되었지만, 일부 용어는 출원인에 의해 임의로 선택된 것이며, 그 의미는 필요에 따라 다음의 설명에서 상세히 설명한다. 따라서, 본 발명은 단순한 이름 또는 의미보다는 용어의 의도된 의미에 기초하여 이해되어야 한다.
본 발명은 미래의 방송 서비스를 위한 방송 신호를 송수신하는 장치 및 방법을 제공한다. 본 발명의 실시예에 따른 미래의 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 포함한다.
본 발명의 일 실시예에 따라 송신하는 장치 및 방법은 지상파 방송 서비스를 위한 베이스 프로파일, 모바일 방송 서비스를 위한 헨즈헬드 프로파일, 및 UHDTV 서비스를 위한 어드밴스드 프로파일으로 분류될 수 있다. 이 경우에, 베이스 프로파일은 지상파 방송 서비스 및 모바일 방송 서비스 모두를 위한 프로파일로 사용될 수 있다. 즉, 베이스 프로파일은 모바일 프로파일을 포함하는 프로파일의 개념을 정의하는데 사용될 수 있다. 이것은 설계자의 의도에 따라 변경될 수 있다.
본 발명은 일 실시예에 따라 non-MIMO(multiple input multiple output) 또는 MIMO를 통해 미래의 방송 서비스를 위한 방송 신호를 처리할 수 있다. 본 발명의 실시예에 따른 non-MIMO 방식은 MISO(multiple input single output) 방식, SISO(single input single output) 방식 등을 포함할 수 있다.
MISO 또는 MIMO가 설명의 편의를 위해 다음에서 2개의 안테나를 사용하지만, 본 발명은 2개 이상의 안테나를 이용하는 시스템에 적용될 수 있다.
본 발명은 특정한 사용 케이스를 위해 요구되는 성능을 획득하면서 수신기 복잡도를 최소화하기에 각각 최적화된 3개의 물리층(PL) 프로파일(베이스, 핸드헬드 및 어드밴스드 프로파일)을 정의할 수 있다. 물리층(PHY) 프로파일은 해당 수신기가 구현해야 하는 모든 구성의 서브세트이다.
3개의 PHY 프로파일은 기능 블록의 대부분을 공유하지만 특정 블록 및/또는 파라미터에 있어서 약간 다르다. 추가의 PHY 프로파일이 미래에 정의될 수 있다. 시스템 진화를 위해, 미래의 프로파일은 또한 FEF(future extension frame)을 통해 단일 RF 채널 내의 기존 프로파일과 멀티플렉싱될 수 있다. 각각의 PHY 프로파일의 세부사항은 이하에서 설명한다.
1. 베이스 프로파일
베이스 프로파일은 루프톱(roof-top) 안테나에 통상 접속되는 고정 수신 장치에 대한 주요 사용 케이스를 나타낸다. 베이스 프로파일은 또한 어느 장소로 운반될 수 있지만 비교적 정지된 수신 카테고리에 속하는 포터블 장치를 포함한다. 베이스 프로파일의 사용은 임의의 개선된 구현예에 의해 핸드헬드 장치 또는 심지어 차량 장치로 확장될 수 있지만, 이들 사용 케이스는 베이스 프로파일 수신기 동작에 대해서는 기대되지 않는다.
수신의 타겟 SNR 범위는 대략 10 내지 20 dB이고, 이는 기존 방송 시스템(예를 들어, ATSC A/53)의 15dB SNR 수신 능력을 포함한다. 수신기 복잡도 및 소비 파워는 핸드헬드 프로파일을 사용하는 배터리 동작 핸드헬드 장치에서처럼 중요하지 않다. 베이스 프로파일에 대한 중요한 시스템 파라미터는 이하의 표 1에 열거된다.
LDPC 코드워드 길이 16K, 64K 비트
성상(constellation) 사이즈 4-10 bpcu (채널 용도별 비트)
시간 디인터리빙 메모리 사이즈 ≤219 데이터 셀
파일럿 패턴 고정 수신을 위한 파일럿 패턴
FFT 사이즈 16K, 32K 포인트
2. 핸드헬드 프로파일
핸드헬드 프로파일은 배터리 파워로 동작하는 핸드헬드 및 차량 장치에 사용되도록 설계되었다. 장치는 보행자 또는 차량 속도로 이동할 수 있다. 수신기 복잡도 뿐만 아니라 소비 파워는 핸드헬드 프로파일의 장치의 구현에 매우 중요하다. 핸드헬드 프로파일의 타겟 SNR 범위는 대략 0 내지 10dB이지만, 더 깊은 실내 수신을 대상으로 할 때 0dB 미만에 도달하도록 구성될 수 있다.
낮은 SNR 능력에 더하여, 수신기 이동도에 의해 유발된 도플러 효과에 대한 탄력성은 핸드헬드 프로파일의 가장 중요한 성능 속성이다. 핸드헬드 프로파일에 대한 중요한 파라미터는 이하의 표 2에 열거된다.
LDPC 코드워드 길이 16K 비트
성상(constellation) 사이즈 2-8 bpcu
시간 디인터리빙 메모리 사이즈 ≤218 데이터 셀
파일럿 패턴 모바일 및 실내 수신을 위한 파일럿 패턴
FFT 사이즈 8K, 16K 포인트
3. 어드밴스드 프로파일
어드밴스드 프로파일은 더 많은 구현 복잡도를 희생하고 가장 높은 채널 용량을 제공한다. 이 프로파일은 MIMO 송신 및 수신의 이용을 요구하고 UHDTV 서비스는 이 프로파일이 특별히 설계된 타겟 사용 케이스이다. 증가된 용량은 또한 주어진 대역폭 내에서 증가된 수의 서비스, 예를 들어, SDTV 또는 HDTV 서비스를 허용하도록 사용될 수 있다.
어드밴스드 프로파일의 타겟 SNR 범위는 대략 20 내지 30dB이다. MIMO 송신은 초기에 기존의 타원 편파(elliptically-polarized) 송신 장치를 이용할 수 있지만, 미래에 풀 파워 교차 편파 송신(full-power cross-polarized transmission)으로 확장된다. 어드밴스드 프로파일에 대한 중요한 시스템 파라미터는 이하의 표 3에 열거된다.
LDPC 코드워드 길이 16K, 64K 비트
성상(constellation) 사이즈 8-12 bpcu
시간 디인터리빙 메모리 사이즈 ≤219 데이터 셀
파일럿 패턴 고정 수신을 위한 파일럿 패턴
FFT 사이즈 16K, 32K 포인트
이 경우, 베이스 프로파일은 지상파 방송 서비스 및 모바일 방송 서비스 모두를 위한 프로파일로서 사용될 수 있다. 즉, 베이스 프로파일은 모바일 프로파일을 포함하는 프로파일의 개념을 정의하는데 사용될 수 있다. 또한, 어드밴스드 프로파일은 MIMO를 갖는 베이스 프로파일을 위한 어드밴스드 프로파일 및 MIMO를 갖는 핸드헬드 프로파일을 위한 어드밴스드 프로파일로 분리될 수 있다. 또한, 3개의 프로파일은 설계자의 의도에 따라 변경될 수 있다.
다음의 용어 및 정의가 본 발명에 적용될 수 있다. 다음의 용어 및 정의는 설계에 따라 변경될 수 있다.
보조 스트림: 아직 정의되지 않은 변조 및 코딩의 데이터를 전달하는 셀의 시퀀스로서, 미래 확장을 위해 또는 브로드캐스터 또는 네트워크 오퍼레이터에 의한 요구대로 사용될 수 있다.
베이스 데이터 파이프: 서비스 시그널링 데이터를 전달하는 데이터 파이프
베이스밴드 프레임(또는 BBFRAME): 하나의 FEC 인코딩 프로세스(BCH 및 LDPC 인코딩)으로의 입력을 형성하는 Kbch 비트의 세트
셀: OFDM 송신의 하나의 캐리어에 의해 전달되는 변조 값
코딩 블록: PLS1 데이터의 LDPC 인코딩 블록 또는 PLS2 데이터의 LDPC 인코딩 블록 중의 하나
데이터 파이프: 서비스 데이터 또는 관련 메타데이터를 전달하는 물리층 내의 논리 채널로서, 하나 또는 다수의 서비스(들) 또는 서비스 컴포넌트(들)를 전달할 수 있다.
데이터 파이프 단위: 프레임 내의 DP로 데이터 셀을 할당하는 기본 단위
데이터 심볼: 프리앰블 심볼이 아닌 프레임 내의 OFDM 심볼 (프레임 시그널링 심볼 및 프레임 에지 심볼은 데이터 심볼에 포함된다.)
DP_ID: 이 8 비트 필드는 SYSTEM_ID에 의해 식별된 시스템 내의 DP 를 고유하게 식별한다.
더미 셀: PLS 시그널링, DP 또는 보조 스트림에 사용되지 않는 나머지 용량을 채우는데 사용되는 의사 랜덤 값을 전달하는 셀
비상 경계 채널(emergency alert channel; EAS): EAS 정보 데이터를 전달하는 프레임의 일부
프레임: 프리앰블로 시작하고 프레임 에지 심볼로 종료하는 물리층 시간 슬롯
프레임 수신 eksdnl: FET를 포함하는 동일 또는 상이한 물리층 프로파일에 속하는 프레임 세트로서, 수퍼 프레임 내에서 8회 반복된다.
고속 정보 채널: 서비스 및 대응 베이스 DP 사이의 맵핑 정보를 전달하는 프레임 내의 논리 채널
FECBLOCK: DP 데이터의 LDPC 인코딩 비트의 세트
FFT 사이즈: 특정 모드에 사용되는 공칭 FFT 사이즈로, 기본 기간((elementary period)(T)의 주기로 표현되는 액티브 심볼 기간(Ts)과 동일하다.
프레임 시그널링 심볼: FFT 사이즈, 보호 구간(guard interval) 및 분산형 파일럿 패턴의 소정의 조합으로 프레임의 시작시에 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼로, PLS 데이터의 일부를 전달한다.
프레임 에지 심볼: FFT 사이즈, 보호 구간(guard interval) 및 분산형 파일럿 패턴의 소정의 조합으로 프레임의 종료시에 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼
프레임 그룹: 수퍼 프레임 내의 동일한 PHY 프로파일 타입을 갖는 모든 프레임의 세트
미래 확장 프레임: 미래 확장을 위해 사용될 수 있는 수퍼 프레임 내의 물리층 시간 슬롯으로서, 프리앰블로 시작한다.
퓨처캐스트(futurecast) UTB 시스템: 입력이 하나 이상의 MPEG2-TS 또는 IP 또는 일반 스트림(들)이고 출력이 RF 신호인 제안된 물리층 방송 시스템
입력 스트림: 시스템에 의해 엔드 사용자에게 전달되는 서비스의 앙상블을 위한 데이터의 스트림
정상 데이터 심볼: 프레임 시그널링 심볼 및 프레임 에지 심볼을 제외한 데이터 심볼
PHY 프로파일: 해당 수신기가 구현해야 하는 모든 구성의 서브세트
PLS: PSL1 및 PLS2로 구성된 물리층 시그널링 데이터
PLS1: 고정 사이즈, 코딩 및 변조를 갖는 FSS 심볼에서 전달되는 PLS 데이터의 제1 세트로서, PLS2를 디코딩하는데 필요한 파라미터 뿐만 아니라 시스템에 관한 기본 정보를 전달한다.
주(note): 프레임 그룹의 듀레이션을 위해 PLS1 데이터는 일정하게 유지된다.
PLS2: FSS 심볼에서 송신되는 PLS 데이터의 제2 세트로서, 시스템 및 DP에 대한 더 세부적인 PLS 데이터를 전달한다.
PLS2 동적 데이터: 프레임별로 동적으로 변할 수 있는 PLS2 데이터
PLS2 정적 데이터: 프레임 그룹의 듀레이션 동안 정적으로 유지되는 PLS2 데이터
프리앰블 시그널링 데이터: 프리앰블 심볼에 의해 전달되고 시스템의 기본 모드를 식별하는데 사용되는 시그널링 데이터
프리앰블 심볼: 기본 PLS 데이터를 전달하고 프레임의 초기에 위치하는 고정 길이 파일럿 심볼
주: 프리앰블 심볼은 주로 고속 초기 밴드 스캔을 위해 사용되어 시스템 신호, 그 타이밍, 주파수 오프셋 및 FFT 사이즈를 검출한다.
미래 사용을 위해 예약: 현재 문서에서는 정의되지 않지만 미래에 정의될 수 있다.
수퍼 프레임: 8개의 프레임 반복 단위의 세트
시간 인터리빙 블록(TI 블록): 시간 인터리버 메모리의 하나의 용도에 대응하는 시간 인터리빙이 수행되는 셀의 세트
TI 그룹: 특정 DP을 위한 동적 용량 할당이 수행되는 단위로서, 정수, 즉, 동적으로 변하는 수의 XFECBLOCK으로 구성된다.
주: TI 그룹은 하나의 프레임에 직접 맵핑되거나 다수의 프레임에 맵핑될 수 있다. 이것은 하나 이상의 TI 블록을 포함할 수 있다.
타입 1 DP: 모든 DP가 TDM 방식으로 맵핑되는 프레임의 DP
타입 2 DP: 모든 DP가 FDM 방식으로 맵핑되는 프레임의 DP
XFECBLOCK: 하나의 LDPC FECBLOCK의 모든 비트를 전달하는 Ncells 셀의 세트
도 1은 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치의 구조를 나타내는 도면이다.
본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치는 입력 포맷팅 블록(1000), BICM(bit interleaved coding & modulation) 블록(1010), 프레임 구조 블록(1020), OFDM(orthogonal frequency division multiplexing) 생성 블록(1030), 시그널링 생성 블록(1040)을 포함할 수 있다. 방송 신호를 송신하는 장치의 각 모듈의 동작을 이하에서 설명한다.
IP 스트림/패킷 및 MPEG2-TS는 메인 입력 포맷이고, 다른 스트림 타입은 일반 스트림으로서 처리된다. 이들 데이터 입력에 더하여, 관리 정보가 입력되어 각 입력 스트림에 대한 해당 대역폭의 스케줄링 및 할당을 제어한다. 하나 또는 다수의 TS 스트림(들), IP 스트림(들) 및/또는 일반 스트림(들) 입력이 동시에 허용된다.
입력 포맷팅 블록(1000)은 각 입력 스트림을 하나 또는 다수의 데이터 파이프(들)로 디멀티플렉스하고, 독립 코딩 및 변조가 데이터 파이프에 적용된다. 데이터 파이프(DP)는 강건함 제어를 위한 기본 단위로, QoS에 영향을 준다. 하나 또는 다수의 서비스(들) 또는 서비스 컴포넌트(들)는 단일 DP에 의해 전달될 수 있다. 입력 포맷팅 블록(1000)의 동작의 세부사항은 후술한다.
데이터 파이프는 서비스 데이터 또는 관련 메타데이터를 전달하는 물리층 내의 논리 채널로, 하나 또는 다수의 서비스(들) 또는 서비스 컴포넌트(들)를 전달할 수 있다.
또한, 데이터 파이프 단위는 프레임 내의 DP에 데이터 셀을 할당하는 기본 유닛이다.
BICM 블록(1010)에서, 패리티 데이터가 에러 정정을 위해 추가되고, 인코딩된 비트 스트림은 복소수값 성상 심볼에 맵핑된다. 심볼은 해당 DP에 사용되는 특정 인터리빙 깊이를 가로질러 인터리빙된다. 어드밴스드 프로파일에 대하여, MIMO 인코딩이 BICM 블록(1010)에서 수행되고 추가의 데이터 경로는 MIMO 송신을 위한 출력에서 더해진다. BICM 블록(1010)의 세부사항은 후술한다.
프레임 빌딩 블록(1020)은 입력 DP의 데이터 셀을 프레임 내의 OFDM 심볼로 맵핑할 수 있다. 맵핑 후, 주파수 인터리빙은 주파수 도메인 다양성에 사용되어 특히 주파수 선택 페이딩 채널을 방지한다. 프레임 빌딩 블록(1020)의 동작의 세부사항은 후술한다.
각 프레임의 초기에 프리앰블을 삽입한 후에, OFDM 생성 블록(1030)은 보호 구간으로서 순환 전치(cyclic prefix)를 갖는 종래의 OFDM 변조를 적용할 수 있다. 안테나 공간 다이버시트리를 위하여, 분산형 MISO 방식이 송신기에 적용된다. 또한, PAPR(peak-to-average power reduction) 방식이 시간 도메인에서 수행된다. 유연한 네트워크 계획을 위해, 이 제안은 다양한 FFT 사이즈, 보호 구간 길이 및 해당 파일럿 패턴의 세트를 제공한다. OFDM 생성 블록(1030)의 동작에 대한 자세한 내용은 후술하기로 한다.
시그널링 생성 블록(1040)은 각 기능 블록의 동작에 사용되는 물리층 시그널링 정보를 생성할 수 있다. 이 시그널링 정보는 또한 관심있는 서비스가 수신측에서 적절히 회복되도록 송신된다. 시그널링 생성 블록(1040)의 동작의 세부사항은 후술한다.
도 2, 3 및 4는 본 발명의 실시예에 따른 입력 포맷팅 블록(1000)을 나타낸다. 각 도면에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 입력 포맷팅 블록을 나타내는 도면이다.
도 2는 입력 신호가 단일 입력 스트림일 때의 입력 포맷팅 블록을 나타낸다.
2에 도시된 입력 포맷팅 블록은 도 1을 참조하여 설명한 입력 포맷팅 블록(1000)의 실시예에 해당한다.
물리층으로의 입력은 하나 또는 다수의 데이터 스트림으로 구성될 수 있다. 각 데이터 스트림은 하나의 DP에 의해 전달된다. 모드 적응 모듈은 들어오는 데이터 스트림을 베이스밴드 프레임(BBF)의 데이터 필드로 슬라이스한다. 시스템은 3가지 타입의 입력 데이터 스트림, 즉, MPEG2-TS, 인터넷 프로토콜(IP) 및 GS(generic stream)를 지원한다. MPEG2-TS는 고정 길이(188 바이트) 패킷으로 특성화되고, 제1 바이트는 싱크(sync) 바이트(0x47)이다. IP 스트림은 IP 패킷 헤더 내에서 시그널링되는 가변 길이 IP 데이터그램 패킷으로 구성된다. 시스템은 IP 스트림을 위한 IPv4 및 IPv6를 지원한다. GS는 캡슐화 패킷 헤더 내에서 시그널링되는 가변 길이 패킷 또는 고정 길이 패킷으로 구성될 수 있다.
( a)는 신호 DP를 위한 모드 적응 블록(2000) 및 스트림 적응 블록(2010)을 나타내고, (b)는 PLS 신호를 생성하고 처리하는 PLS 생성 블록(2020) 및 PLS 스크램블러(2030)를 나타낸다. 각 블록의 동작을 설명한다.
입력 스트림 스플리터는 입력 TS, IP, GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오, 등) 스트림으로 분리한다. 모드 적응 모듈(2010)은 CRC 인코더, BB(baseband) 프레임 슬라이서 및 BB 프레임 헤더 삽입 블록으로 구성CRC 인코더는 사용자 패킷(UP) 레벨, 즉, CRC-8, CRC-16 및 CRC-32에서 에러 정정을 위한 3가지 타입의 CRC 인코딩을 제공한다. 계산된 CRC 바이트는 UP 후에 첨부된다. CRC-8는 TS 스트림에 사용되고 CRC-32는 IP 스트림에 사용된다. GS 스트림이 CRC 인코딩을 제공하지 않으면, 제안된 CRC 인코딩이 적용되어야 한다.
BB 프레임 슬라이서는 입력을 내부 논리 비트 포맷으로 맵핑한다. 처음 수신된 비트는 MBS인 것으로 정의된다. BB 프레임 슬라이서는 이용가능한 데이터 필드 용량과 동일한 다수의 입력 비트를 할당한다. BBF 페이로드와 동일한 다수의 입력 비트를 할당하기 위하여, UP 패킷 스트림은 BBF의 데이터 필드에 맞도록 슬라이스된다.
BB 프레임 헤더 삽입 블록은 2바이트의 고정 길이 BBF 헤더를 BB 프레임의 앞에 삽입할 수 있다. BBF 헤더는 STUFFI (1 비트), SYNCD(13 비트) 및 RFU(2 비트)로 구성된다. 고정 2바이트 BBF 헤더에 더하여, BBF는 2바이트 BBF 헤더의 끝에 확장 필드(1 또는 3 바이트)를 가질 수 있다.
스트림 적응 블록(2010)은 스터핑(stuffing) 삽입 블록 및 BB 스크램블러로 구성된다.
스터핑 삽입 블록은 스터핑 필드를 BB 프레임의 페이로드에 삽입할 수 있다. 스트림 적응으로의 입력 데이터가 BB 프레임을 채우기에 충분하면, STUFFI는 "0"으로 설정되고 BBF는 스터핑 필드를 갖지 않는다. 그렇지 않으면, STUFFI가 "1"로 설정되고 스터핑 필드가 BBF 헤더 직후에 삽입된다. 스터핑 필드는 2 바이트의 스터핑 필드 헤더 및 가변 사이즈의 스터핑 데이터를 포함한다.
BB 스크램블러는 에너지 분산(energy dispersal)을 위해 완전한 BBF를 스크램블링한다. 스크램블링 시퀀스는 BBF와 동시 발생한다. 스크램블링 시퀀스는 피드백된 시프트 레지스터에 의해 생성된다.
PLS 생성 블록(2020)은 물리층 시그널링(PLS) 데이터를 생성할 수 있다. PLS는 수신기에 물리층 DP를 액세스하는 수단을 제공한다. PLS 데이터는 PLS1 데이터 및 PLS2 데이터로 구성된다.
PLS1 데이터는 고정 사이즈, 코딩 및 변조를 갖는 프레임 내의 FSS 심볼에서 전달되는 PLS 데이터의 제1 세트로서, PLS2 데이터를 디코딩하는데 필요한 파라미터 뿐만 아니라 시스템에 관한 기본 정보를 전달한다. PLS1 데이터는 PLS2 데이터의 수신 및 디코딩을 가능하게 하는데 요구되는 파라미터를 포함하는 기본 송신 파라미터를 제공한다. 또한, PLS1 데이터는 프레임 그룹의 듀레이션 동안 일정하게 유지된다.
PLS2 데이터는 FSS 심볼에서 전송되는 PLS 데이터의 제2 세트로서, 시스템 및 DP에 대한 더 상세한 PLS 데이터를 전달한다. PLS2는 수신기에게 충분한 데이터를 제공하여 원하는 DP를 디코딩하는 파라미터를 포함한다. PLS2 시그널링은 또한 2가지 타입의 파라미터, 즉, PLS2 정적 데이터(PLS2-STAT 데이터) 및 PLS2 동적 데이터(PLS2-DYN 데이터)로 구성된다. PLS2 정적 데이터는 프레임 그룹의 듀레이션 동안 정적으로 남아 있는 PLS2 데이터이고, PLS2 동적 데이터는 프레임별로 동적으로 변할 수 있는 PLS2 데이터이다.
PLS 데이터의 세부사항은 후술한다.
PLS 스크램블러(2030)는 에너지 분산을 위해 생성된 PLS 데이터를 스크램블링할 수 있다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면이다.
도 3에 도시된 입력 포맷팅 블록은 도 1을 참조하여 설명한 입력 포맷팅 블록(1000)의 실시예에 해당한다.
도 3은 입력 신호가 다수의 입력 스트림에 대응할 때 입력 포맷팅 블록의 모드 적응 블록을 나타낸다.
다수의 입력 스트림을 처리하는 입력 포맷팅 블록의 모드 적응 블록은 독립적으로 다수의 입력 스트림을 처리할 수 있다.
도 3을 참조하면, 다수의 입력 스트림을 각각 처리하는 모드 적응 블록은 입력 스트림 스플리터(3000), 입력 스트림 동기화기(3010), 보상 지연 블록(3020), 널(null) 패킷 삭제 블록(3030), 헤드 압축 블록(3040), CRC 인코더(3050), BB 프레임 슬라이서(3060) 및 BB 헤더 삽입 블록(3070)을 포함할 수 있다. 모드 적응 블록의 각 블록을 이하에서 설명한다.
CRC 인코더(3050), BB 프레임 슬라이서(3060) 및 BB 헤더 삽입 블록(3070)의 동작은 도 2를 참조하여 설명한 CRC 인코더, BB 프레임 슬라이서 및 BB 헤더 삽입 블록에 대응하므로 그 설명은 생략한다.
입력 스트림 스플리터(3000)는 입력 TS, IP GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오, 등) 스트림으로 분리할 수 있다.
입력 스트림 동기화기(3010)는 ISSY라 할 수 있다. ISSY는 임의의 입력 데이터 포맷에 대한 일정한 엔드-투-엔드 송신 지연 및 CBR(constant bit rate)을 보장하는 적절한 수단을 제공할 수 있다. ISSY는 항상 TS를 전달하는 다수의 DP의 경우에 사용되고, 선택적으로, GS 스트림을 전달하는 DP에 사용된다.
보상 지연 블록(3020)은 ISSY 정보의 삽입 후에 분리된 TS 패킷 스트림을 지연하여 수신기 내의 추가의 메모리를 요구하지 않고 TS 패킷 재결합 메커니즘을 허용할 수 있다.
널 패킷 삭제 블록(3030)은 TS 입력 스트림 케이스에만 사용된다. 임의의 TS 입력 스트림 또는 분리된 TS 스트림은 CBR TS 스트림에 VBR(variable bit-rate) 서비스를 수용하기 위하여 존재하는 다수의 널 패킷을 가질 수 있다. 이 경우, 불필요한 송신 오버헤드를 피하기 위하여, 널 패킷이 식별되고 송신되지 않는다.
수신기에서, 제거된 널 패킷은 송신시에 삽입된 DNP(deleted null-packet) 카운터를 참조하여 본래에 있던 정확한 장소에 재삽입되어, 일정한 비트 레이트를 보장하고 타임스탬프(PCR) 업데이트에 대한 필요성을 피할 수 있다.
헤드 압축 블록(3040)은 패킷 헤더 압축을 제공하여 TS 또는 IP 입력 스트림에 대한 송신 효율을 증가시킬 수 있다. 수신기가 헤더의 소정 부분에 대한 선험적 정보(a priori information)를 가질 수 있으므로, 이 기지의 정보는 송신기에서 삭제될 수 있다.
전송 스트림에 대하여, 수신기는 싱크-바이트 구성(0x47) 및 패킷 길이(188 바이트)에 관한 선험적 정보를 갖는다. 입력 TS 스트림이 단 하나의 PID를 갖는 콘텐츠를 전달하면, 즉, 하나의 서비스 컴포넌트(비디오, 오디오 등) 또는 서비스 서브 컴포넌트(SVC 베이스층, SVC 인핸스먼트층, MVC 베이스 뷰 또는 MVC 종속 뷰)에 대해서만, TS 패킷 헤더 압축이 (선택적으로) 전송 스트림에 적용될 수 있다. 입력 스트림이 IP 스트림이면, IP 패킷 헤더 압축이 선택적으로 사용된다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체딜 수 있다.
도 4는 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면이다.
도 4에 도시된 입력 포맷팅 블록은 도 1을 참조하여 설명한 입력 포맷팅 블록(1000)의 실시예에 해당한다.
도 4는 입력 신호가 다수의 입력 스트림에 대응할 때 입력 포맷팅 모듈의 스트림 적응 블록을 나타낸다.
도 4를 참조하면, 다수의 입력 스트림을 각각 처리하는 모드 적응 블록은 스케줄러(4000), 1프레임 지연 블록(4010), 스터핑 삽입 블록(4020), 인밴드(in-band) 시그널링(4030), BB 프레임 스크램블러(4040), PLS 생성 블록(4050) 및 PLS 스크램블러(4060)를 포함할 수 있다. 스트림 적응 블록의 각각의 블록을 이하에서 설명한다.
스터핑 삽입 블록(4020), BB 프레임 스크램블러(4040), PLS 생성 블록(4050) 및 PLS 스크램블러(4060)의 동작은 도 2를 참조하여 설명한 스터핑 삽입 블록, BB 스크램블러, PLS 생성 블록 및 PLS 스크램블러에 대응하므로 그 설명은 생략한다.
스케줄러(4000)는 각각의 DP 의 FECBLOCK의 양으로부터 전체 프레임에 걸친 전체 셀 할당을 결정할 수 있다. PLS, EAC 및 FIC에 대한 할당을 포함하여, 스케줄러는 PLS2-DYN 데이터의 값을 생성하고, 이는 프레임의 FSS 내의 인밴드 시그널링 또는 PLS 셀로서 송신된다. FECBLOCK, EAC 및 FIC의 세부사항은 후술한다.
1프레임 지연 블록(4010)은 입력 데이터를 1 송신 프레임만큼 지연시켜 다음 프레임에 관한 스케줄링 정보가 DP로 삽입될 인밴드 시그널링 정보에 대한 현재 프레임을 통해 송신되도록 할 수 있다.
인밴드 시그널링(4030)은 PLS2 데이터의 지연되지 않은 부분을 프레임의 DP로 삽입할 수 있다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 5는 본 발명의 실시예에 따른 BICM 블록을 나타내는 도면이다.
도 5에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 실시예에 해당한다.
상술한 바와 같이, 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 제공할 수 있다.
QoS는 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치에 의해 제공되는 서비스의 특성에 의존하므로, 각 서비스에 대응하는 데이터는 상이한 방식을 통해 처리될 필요가 있다. 따라서, 본 발명의 실시예에 따른 BICM 블록은 SISO, MISO 및 MIMO 방식을 데이터 경로에 각각 대응하는 데이터 파이프에 독립적으로 적용함으로써 그에 입력된 DP 를 독립적으로 처리할 수 있다. 결과적으로, 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치는 각각의 DP 를 통해 송신되는 각각의 서비스 또는 서비스 컴포넌트에 대한 QoS를 제어할 수 있다.
(a)는 베이스 프로파일 및 핸드헬드 프로파일에 의해 공유된 BICM 블록을 나타내고, (b)는 어드밴스드 프로파일의 BICM 블록을 나타낸다.
베이스 프로파일 및 핸드헬드 프로파일에 의해 공유된 BICM 블록 및 어드밴스드 프로파일에 의해 공유된 BICM 블록은 각 DP 를 처리하는 복수의 처리 블록을 포함할 수 있다.
베이스 프로파일 및 핸드헬드 프로파일을 위한 BICM 블록 및 어드밴스드 프로파일을 위한 BICM 블록의 각각의 처리 블록을 이하에서 설명한다.
베이스 프로파일 및 핸드헬드 프로파일을 위한 BICM 블록의 처리 블록(5000)은 데이터 FEC 인코더(5010), 비트 인터리버(5020), 성상 맵퍼(5030), SSD(signal space diversity) 인코딩 블록(5040) 및 시간 인터리버(5050)를 포함할 수 있다.
데이터 FEC 인코더(5010)는 입력 BBF에 대하여 FEC 인코딩을 수행하여 아우터 코딩(BCH) 및 이너 코딩(LDPC)를 이용하여 FECBLOCK 절차를 생성할 수 있다. 아우터 코딩(BCH)는 선택적인 코딩 방법이다. 데이터 FEC 인코더(5010)의 동작의 세부사항은 후술한다.
비트 인터리버(5020)는 데이터 FECT 인코더(5010)의 출력을 인터리빙하여 효율적으로 구현가능한 구조를 제공하면서 LDPC 코드 및 변조 방식의 조합으로 최적화된 성능을 달성할 수 있다. 비트 인터리버(5020)의 동작의 세부사항은 후술한다.
성상 맵퍼(5030)는 QPSK, QAM-16, 불균일 QAM(NUQ-64, NUQ-256, NUQ-1024) 또는 불균일 성상(NUC-16, NUC-64, NUC-256, NUC-1024)을 이용하여 베이스 및 핸드헬드 프로파일 내의 비트 인터리버(5020)로부터의 각 셀 워드 및 어드밴스드 프로파일 내의 셀-워드 디멀티플렉서(5010-1)로부터의 셀 워드를 변조하여 파워 정규화 성상 포인트를 제공할 수 있다. 이 성상 맵핑은 DP 에 대해서만 적용된다. QAM-16 및 NUQ가 방형(square shaped)이지만 NUC는 임의의 형상을 갖는다. 각각의 성상이 90도의 임의의 배수로 회전하면, 회전된 성상은 정확히 본래의 성상과 중첩한다. 이 "회전-감각(rotation-sense) 대칭 특성은 실수 성분 및 허수 성분의 평균 파워 및 용량이 서로 같아지게 한다. NUQ 및 NUC는 각 코드 레이트에 대하여 특별히 정의되고 사용되는 특정한 하나가 PLS2 데이터에서 제출된 파라미터(DP_MOD)에 의해 시그널링된다.
SSD 인코딩 블록(5040)은 2(2D), 3(3D) 및 4(4D) 차원으로 셀을 프리코딩하여 상이한 페이딩 조건 하에서 수신 강건함을 증가시킬 수 있다.
시간 인터리버(5050)는 DP 레벨에서 동작할 수 있다. 시간 인터리빙(TI)의 파라미터는 각 DP 에 대하여 상이하게 설정될 수 있다. 시간 인터리버(5050)의 동작의 세부사항은 후술한다.
어드밴스드 프로파일을 위한 BICM 블록의 처리 블록(5000-1)은 데이터 FEC 인코더, 비트 인터리버, 성상 맵퍼 및 시간 인터리버를 포함할 수 있다. 그러나, 처리 블록(5000-1)은 처리 블록(5000)와 구별되며, 셀-워드 디멀티플렉서(5010-1) 및 MIMO 인코딩 블록(5020-1)을 더 포함한다.
또한, 처리 블록(5000-1)의 데이터 FEC 인코더, 비트 인터리버, 성상 맵퍼 및 시간 인터리버의 동작은 상술한 데이터 FEC 인코더(5010), 비트 인터리버(5020), 성상 맵퍼(5030) 및 시간 인터리버(5050)에 대응하므로 그 설명은 생략한다.
셀-워드 디멀티플렉서(5010-1)는 어드밴스드 프로파일의 DP에 사용되어 단일 셀-워드 스트림을 MIMO 처리를 위한 듀얼 셀-워드 스트림으로 분리한다. 셀-워드 디멀티플렉서(5010-1)의 동작의 세부사항은 후술한다.
MIMO 인코딩 블록(5020-1)은 MIMO 인코딩 방식을 이용하여 셀-워드 디멀티플렉서(5010-1)의 출력을 처리할 수 있다. MIMO 인코딩 방식은 방송 신호 송신을 위해 최적화되었다. MIMO 기술은 MIMO 기술은 용량을 증가시키는 우수한 방식이지만 채널 특성에 의존한다. 특히, 브로드캐스팅에 대하여, 상이한 신호 전파 특성에 의해 유발된 2개의 안테나 사이의 수신된 신호 파워의 차 또는 채널의 강한 LOS 성분은 MIMO로부터 용량 이득을 얻기 어렵게 만들 수 있다. 제안된 MIMO 인코딩 방식은 MIMO 출력 신호 중의 하나의 회전 기반 프리코딩 및 위상 랜덤화를 이용하여 이 문제를 극복한다.
MIMO 인코딩은 송신기 및 수신기에서 적어도 2개의 안테나를 필요로 하는 2x2 MIMO 시스템을 목적으로 할 수 있다. 이 제안에서 2개의 MIMO 인코딩 모드, 즉, FR-SM(full-rate spatial multiplexing) 및 FRFD-SM(full-rate full-diversity spatial multiplexing)가 정의된다. FR-SM 인코딩은 수신기측에서 비교적 작은 복잡도 증가와 함께 용량 증가를 제공하지만, FRFD-SM 인코딩은 수신기측에서 큰 복잡도 증가와 함께 용량 증가 및 추가의 다양성 이득을 제공한다. 제안된 MIMO 인코딩 방식은 안테나 극성 구성에 대한 제한을 갖지 않는다.
MIMO 처리는 어드밴스드 프로파일 프레임을 위해 요구될 수 있고, 이는 어드밴스드 프로파일 프레임 내의 모든 DP가 MIMO 인코더에 의해 처리되는 것을 의미한다. MIMO 처리는 DP 레벨에서 적용될 수 있다. 성상 맵퍼 출력(constellation mapper output)(NUQ)의 쌍(e1,i 및 e2,i)은 MIMO 인코더의 입력으로 공급될 수 있다. MIMO 인코더 출력의 쌍(g1,i 및 g2,i)은 각각의 TX 안테나의 OFDM 심볼(l) 및 동일 캐리어(k)에 의해 송신될 수 있다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 BICM 블록을 나타내는 도면이다.
도 6에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 실시예에 해당한다.
도 6은 물리층 시그널링(PLS), 비상 경계 채널(EAC) 및 고속 정보 채널(FIC)의 보호를 위한 BICM 블록을 나타낸다. EAC는 EAS 정보를 전달하는 프레임의 일부이고 FIC는 서비스 및 해당 베이스 DP 사이의 맵핑 정보를 전달하는 프레임 내의 논리 채널이다. EAC 및 FIC의 세부사항은 후술한다.
도 6을 참조하면, PLS, EAC 및 FIC의 보호를 위한 BICM 블록은 PLS FEC 인코더(6000), 비트 인터리버(6010), 성상 맵퍼(6020) 및 타임 인터리버(6030)를 포함할 수 있다.
또한, PLS FEC 인코더(6000)는 스크램블러, BCH 인코딩/제로 삽입 블록, LDPC 인코딩 블록 및 LDPC 패리터 펑쳐링 블록을 포함할 수 있다. BICM 블록의 각 블록을 이하에서 설명한다.
PLS FEC 인코더(6000)는 스크램블링된 PLS 1/2 데이터, EAC 및 FIC 섹션을 인코딩할 수 있다.
스크램블러는 BCH 인코딩 및 단축 및 펑쳐링된 LDPC 인코딩 전에 PLS1 데이터 및 PLS2 데이터를 스크램블링할 수 있다.
BCH 인코딩/제로 삽입 블록은 PLS 보호를 위해 단축된 BCH 코드를 이용하여 스크램블링된 PLS 1/2 데이터에 대하여 아우터 인코딩을 수행하고 BCH 인코딩 후 제로 비트를 삽입할 수 있다. PLS1 데이터에 대해서만, LDPC 인코딩 전에 제로 삽입의 출력 비트가 퍼뮤팅(permute)될 수 있다.
LDPC 인코딩 블록은 LDPC 코드를 이용하여 BCH 인코딩/제로 삽입 블록의 출력을 인코딩할 수 있다. 완전한 코딩 블록(Cldpc)을 생성하기 위하여, 패리티 비트(Pldpc)가 각각의 제로 삽입 PLS 정보 블록(Ildpc)로부터 조직적으로 인코딩되고 그 후 첨부된다.
Figure 112016044477502-pct00001
PLS1 및 PLS2에 대한 LDPC 코드 파라미터는 다음의 표 4와 같다.
Figure 112016044477502-pct00002
LDPC 패리티 펑쳐링 블록은 PLS1 데이터 및 PLS2 데이터에 대하여 펑쳐링을 수행할 수 있다.
PLS1 데이터 보호에 단축이 적용되면, 임의의 LDPC 패리티 비트는 LDPC 인코딩 후에 펑쳐링된다. 또한, PLS2 데이터 보호를 위해, PLS2의 LDPC 패리티 비트는 LDPC 인코딩 후에 펑쳐링된다. 이들 펑쳐링된 비트는 송신되지 않는다.
비트 인터리버(6010)는 각각 단축 및 평쳐링된 PLS1 데이터 및 PLS2 데이터를 인터리빙한다.
성상 맵퍼(6020)는 비트 인터리빙된 PLS1 데이터 및 PLS2 데이터를 성상에 맵핑할 수 있다.
시간 인터리버(6030)는 맵핑된 PLS1 데이터 및 PLS2 데이터를 인터리빙할 수 있다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩 블록을 나타내는 도면이다.
도 7에 도시된 프레임 빌딩 블록은 도 1을 참조하여 설명한 프레임 빌딩 블록(1020)의 실시예에 해당한다.
도 7을 참조하면, 프레임 빌딩 블록은 지연 보상 블록(7000), 셀 맵퍼(7010) 및 주파수 인터리버(7020)를 포함할 수 있다. 프레임 빌딩 블록의 각각의 블록을 이하에서 설명한다.
지연 보상 블록(7000)은 데이터 파이프 및 대응 PLS 데이터 간의 타이밍을 조절하여 송신단에서 시간이 함께 맞추어지도록 보장할 수 있다. PLS 데이터는 입력 포맷팅 블록 및 BICM 블록에 의해 유발된 데이터 파이프의 지연을 처리함으로써 데이터 파이프와 동일한 양만큼 지연된다. BICM 블록의 지연은 주로 시간 인터리버(5050)에 의한다. 인밴드 시그널링 데이터가 다음의 TI 그룹의 정보를 전달하여 시그널링될 DP 보다 하나의 프레임만큼 빠르게 전달된다. 따라서, 지연 보상 블록은 인밴드 시그널링 데이터를 지연한다.
셀 맵퍼(7010)는 PLS, EAC, FIC, DP, 보조 스트림 및 더미 셀을 프레임 내의 OFDM 심볼의 액티브 캐리어로 맵핑할 수 있다. 셀 맵퍼(7010)의 기본 기능은, 만약에 있다면, DP, PLS 셀 및 EAC/FIC 셀의 각각에 대하여 TI에 의해 생성된 데이터 셀을 프레임 내의 OFDM 심볼의 각각에 대응하는 액티브 OFDM 셀의 어레이로 맵핑하는 것이다. 서비스 시그널링 데이터(PSI(program specific information)/SI))는 데이터 파이프에 의해 개별적으로 모아 전송될 수 있다. 셀 맵퍼는 스케줄러에 의해 생성된 동적 정보 및 프레임 구조의 구성에 따라 동작한다. 프레임의 세부사항은 후술한다.
주파수 인터리버(7020)는 셀 맵퍼(7010)로부터 수신된 데이터 셀을 랜덤하게 인터리빙하여 주파수 다양성을 제공할 수 있다. 또한, 주파수 인터리버(7020)는 상이한 인터리빙 시드(interleaving-seed) 순서를 이용하여 2개의 순차적인 OFDM 심볼로 구성되는 OFDM 심볼 쌍에 대하여 동작하여 단일 프레임 내의 최대 인터리빙 이득을 얻을 수 있다. 주파수 인터리버(7020)의 동작의 세부사항은 후술한다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 8은 본 발명의 실시예에 따른 OFDM 생성 블록을 나타내는 도면이다.
도 8에 도시된 OFDM 생성 블록은 도 1을 참조하여 설명한 OFDM 생성 블록(1030)의 실시예에 해당한다.
OFDM 생성 블록은 프레임 빌딩 블록에 의해 생성된 셀에 의해 OFDM 캐리어를 변조하고, 파일럿을 삽입하고, 송신될 시간 도메인 신호를 생성한다. 또한, 이 블록은 순차적으로 보호 구간을 삽입하고 PAPR(peak-to-average power ratio) 감소 처리를 적용하여 최종 RF 신호를 생성한다.
도 8을 참조하면, 프레임 빌딩 블록은 파일럿 및 예약 톤 삽입 블록(8000), 2D-eSFN 인코딩 블록(8010), IFFT(inverse fast Fourier transform) 블록(8020), PAPR 감소 블록(8030), 보호 구간 삽입 블록(8040), 프리앰블 삽입 블록(8050), 다른 시스템 삽입 블록(8060) 및 DAC 블록(8070)을 포함할 수 있다. 프레임 빌딩 블록의 각각의 블록을 이하에서 설명한다.
파일럿 및 예약 톤 삽입 블록(8000)은 파일럿 및 예약 톤을 삽입할 수 있다.
OFDM 심볼 내의 다양한 셀은 파일럿으로 알려진 기준 정보로 변조되고, 파일럿은 수신기에서 선험적으로 알려진 송신 값을 갖는다. 파일럿 셀의 정보는 분산된 파일럿, 반복 파일럿(continual pilot), 에지 파일럿, FSS(frame signaling symbol) 파일럿 및 FES(frame edge symbol) 파일럿으로 구성된다. 각각의 파일럿은 파일럿 타입 및 파일럿 패턴에 따라 특정 부스팅 파워 레벨에서 송신된다. 파일럿 정보의 값은 임의의 주어진 심볼 상의 각각의 송신된 캐리어에 대하여 일련의 값인 기준 시퀀스로부터 도출된다. 파일럿은 프레임 동기화, 주파수 동기화, 시간 동기화, 채널 추정 및 송신 모드 식별에 사용될 수 있고, 또한 위상 잡음을 팔로윙(following)하는데 사용될 수 있다.
기준 시퀀스로부터 취해진 기준 정보는 프레임의 프리앰블, FSS 및 FES를 제외한 모든 심볼에서 분산된 파일럿 셀에서 송신된다. 반복 파일럿은 프레임의 모든 심볼에 삽입된다. 반복 파일럿의 수와 위치는 FFT 사이즈 및 분산된 파일럿 패턴에 의존한다. 에지 캐리어는 프리앰블 심볼을 제외한 모든 심볼 내의 에지 파일럿이다. 이들은 스펙트럼의 에지까지 주파수 보간을 허용하기 위하여 삽입된다. FSS 파일럿은 FSS(들)에 삽입되고 FES 파일럿은 FES에 삽입된다. 이들은 프레임의 에지까지 시간 보간을 허용하기 위하여 삽입된다.
본 발명의 실시예에 따른 시스템은 SFN 네트워크를 지원하고, 분산형 MISO 방식은 선택적으로 매우 강건한 송신 모드를 지원하는데 사용된다. 2D-eSFN은 다수의 TX 안테나를 이용하는 분산형 MISO 방식이고, 각각의 TX 안테나는 SFN 네트워크 내의 상이한 송신측에 배치된다.
2D-eSFN 인코딩 블록(8010)은, SFN 구성에서 시간 및 주파수 다양성을 생성하기 위하여, 2D-eSFN 처리를 수행하여 다수의 송신기로부터 송신된 신호의 위상을 왜곡할 수 있다. 그러므로, 오랜 시간 동안의 낮은 플랫 페이딩 또는 깊은 페이딩에 의한 버스트 에러가 완화될 수 있다.
IFFT 블록(8020)은 OFDM 변조 방식을 이용하여 2D-eSFN 인코딩 블록(8010)으로부터의 출력을 변조할 수 있다. 파일럿으로서 (또는 예약 톤으로서) 지정되지 않은 데이터 심볼 내의 임의의 셀은 주파수 인터리버로부터의 데이터 셀 중의 하나를 전달한다. 셀은 OFDM 캐리어에 맵핑된다.
PAPR 감소 블록(8030)은 시간 도메인 내의 다양한 PAPR 감소 알고리즘을 이용하여 입력 신호에 대한 PAPR 감소를 수행할 수 있다.
보호 구간 삽입 블록(8040)은 보호 구간을 삽입할 수 있고, 프리앰블 삽입 블록(8050)은 신호의 앞에 프리앰블을 삽입할 수 있다. 프리앰블의 구조의 세부사항은 후술한다. 다른 시스템 삽입 블록(8060)은 시간 도메인에서 복수의 방송 송수신 시스템의 신호를 멀티플렉싱하여 방송 서비스를 제공하는 2개 이상의 상이한 방송 송신/수신 시스템의 데이터가 동일한 RF 신호 대역폭에서 동시에 송신될 수 있다. 이 경우, 2개 이상의 상이한 방송 송수신 시스템은 상이한 방송 서비스를 제공하는 시스템을 지칭한다. 상이한 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 지칭한다. 각각의 방송 서비스와 관련된 데이터는 상이한 프레임을 통해 송신될 수 있다.
DAC 블록(8070)은 입력 디지털 신호를 아날로그 신호르 변환하고 아날로그 신호를 출력할 수 있다. DAC 블록(8070)으로부터 출력된 신호는 물리층 프로파일에 따라 다수의 출력 안테나를 통해 송신될 수 있다. 본 발명의 실시예에 따른 TX 안테나는 수직 또는 수평 극성(polarity)을 가질 수 있다.
상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 9는 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치의 구조를 나타내는 도면이다.
본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치는 도 1을 참조하여 설명한 미래의 방송 서비스를 위해 방송 신호를 송신하는 장치에 대응할 수 있다.
본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치는 동기화 및 복조 모듈(9000), 프레임 파싱 모듈(9010), 디맵핑 및 디코딩 모듈(9020), 출력 프로세서(9030) 및 시그널링 디코딩 모듈(9040)을 포함할 수 있다. 방송 신호를 수신하는 장치의 각 모듈의 동작을 이하에서 설명한다.
동기화 및 복조 모듈(9000)은 m개의 Rx 안테나를 통해 입력 신호를 수신하고 방송 신호를 수신하는 장치에 대응하는 시스템에 대하여 신호 검출 및 동기화를 수행하고 방송 신호를 송신하는 장치에 의해 수행되는 절차의 역 절차에 대응하는 복조를 수행할 수 있다.
프레임 파싱 모듈(9100)은 입력 신호 프레임을 파싱하고 사용자에 의해 선택된 서비스가 송신되는 데이터를 추출할 수 있다. 방송 신호를 송신하는 장치가 인터리빙을 수행하면, 프레임 파싱 모듈(9100)은 인터리빙의 역 절차에 대응하는 디인터리빙을 수행할 수 있다. 이 경우, 추출될 필요가 있는 신호 및 데이터의 위치는 시그널링 디코딩 모듈(9400)로부터 출력된 데이터를 디코딩하여 방송 신호를 송신하는 장치에 의해 생성된 시그널링 정보를 회복함으로써 얻어질 수 있다.
디맵핑 및 디코딩 모듈(9200)은 입력 신호를 비트 도메인 데이터로 변환한 후 필요에 따라 디인터리빙할 수 있다. 디맵핑 및 디코딩 모듈(9200)은 송신 효율을 위해 적용된 맵핑에 대하여 디맵핑을 수행하고 디코딩을 통해 송신 채널에 대하여 생성된 에러를 정정할 수 있다. 이 경우, 디맵핑 및 디코딩 모듈(9200)은 시그널링 디코딩 모듈(9400)로부터 출력된 데이터를 디코딩함으로써 디맵핑 및 디코딩에 필요한 송신 파라미터를 얻을 수 있다.
출력 프로세서(9300)는 방송 신호를 송신하여 송신 효율을 개선하는 장치에 의해 적용되는 다양한 압축/신호 처리 절차의 역 절차를 수행할 수 있다. 이 경우, 출력 프로세서(9300)는 시그널링 디코딩 모듈(9400)로부터 출력된 데이터로부터 필요한 제어 정보를 얻을 수 있다. 출력 프로세서(8300)의 출력은 방송 신호를 송신하는 장치로 입력되는 신호에 대응하고 MPEG-TS, IP 스트림(v4 또는 v6) 및 일반 스트림일 수 있다.
시그널링 디코딩 모듈(9400)은 동기화 및 복조 모듈(9000)에 의해 복조된 신호로부터 PLS 정보를 얻을 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(9100), 디맵핑 및 디코딩 모듈(9200) 및 출력 프로세서(9300)는 시그널링 디코딩 모듈(9400)로부터 출력된 데이터를 이용하여 그 기능을 실행할 수 있다.
도 10은 본 발명의 실시예에 따른 프레임 구조를 나타내는 도면이다.
도 10은 수퍼프레임 내의 프레임 타입 및 FRU의 예시적인 구성을 나타낸다. (a) 본 발명의 실시예에 따른 수퍼 프레임을 나타내고, (b)는 본 발명의 실시예에 따른 FRU(frame repetition unit)를 나타내고, (c)는 FRU 내의 가변 PHY 프로파일의 프레임을 나타내고, (d)는 프레임의 구조를 나타낸다.
수퍼 프레임은 8개의 FRU로 구성될 수 있다. FRU는 프레임의 TDM을 위한 기본 멀티플렉싱 단위이고 수퍼프레임 내에서 8번 반복된다.
FRU 내의 각 프레임은 PHY 프로파일(베이스, 핸드헬드, 어드밴스드) 또는 FET 중의 하나에 속한다. FRU 내의 프레임의 최대 허용수는 4이고 주어진 PHY 프로파일은 FRU(예를 들어, 베이스, 베이스, 핸드헬드, 어드밴스드)에서 0배 내지 4배까지의 임의의 횟수만큼 나타날 수 있다. PHY 프로파일 정의는 필요하다면 프리앰블 내의 PHY_PROFILE의 예약 값을 이용하여 확장될 수 있다.
FET 부분은 포함된다면 FRU의 끝에 삽입된다. FET가 FRU에 포함되면, 수퍼 프레임에서 FET의 최소수는 8이다. FET 부분이 서로 인접하는 것은 추천되지 않는다.
하나의 프레임은 또한 다수의 OFDM 심볼 및 프리앰블로 분리된다. (d)에 도시된 바와 같이, 프레임은 프리앰블, 하나 이상의 프레임 시그널링 심볼(FSS), 정상 데이터 심볼 및 프레임 에지 심볼(FES)을 포함한다.
프리앰블은, 고속 퓨어캐스트 UTB 시스템 신호 검출이 가능하고 신호위 효율적인 송수신을 위한 기본 송신 파라미터의 세트를 제공하는 특수 심볼이다. 프리앰블의 세부 설명은 후술한다.
FSS(들)의 주요 목적은 PLS 데이터를 전달하는 것이다. 고속 동기화 및 채널 추정 및 PLS 데이터의 고속 디코딩을 위해, FSS는 정상 데이터 심볼보다 더 밀집한 파일럿 패턴을 갖는다. FES는 정확히 FSS와 동일한 파일럿을 갖고, 이는 FES 직전의 심볼에 대하여 외삽하지 않고 FES 내의 주파수 전용 보간 및 시간 보간을 가능하게 한다.
도 11은 본 발명의 실시예에 따른 프레임의 시그널링 계층 구조를 나타내는 도면이다.
도 11은 3개의 주요 부분, 즉, 프리앰블 시그널링 데이터(11000), PLS1 데이터(11010) 및 PLS2 데이터(11020)로 분리된 시그널링 계층 구조를 나타낸다. 모든 프레임에서 프리앰블 심볼에 의해 전달되는 프리앰블의 목적은 그 프레임의 송신 타입 및 기본 송신 파라미터를 지시하는 것이다. PLS1은 수신기가 PLS2 데이터를 액세스 및 디코딩하도록 하고, 이는 관심있는 DP를 액세스하는 파라미터를 포함한다. PLS2는 모든 프레임에서 전달되고 2개의 주요 부분, 즉, PLS2-STAT 데이터 및 PLS2-DYN 데이터로 분리된다. PLS2 데이터의 정적 및 동적 부분은 필요하면 패딩이 뒤따른다.
도 12는 본 발명의 실시예에 따른 프리엠블 시그널링 데이터를 나타내는 도면이다.
프리앰블 시그널링 데이터는 프레임 구조 내에서 수신기가 PLS 데이터를 액세스하고 DP를 트레이싱하도록 하는데 필요한 정보의 21 비트를 전달한다. 프리앰블 시그널링의 세부사항은 다음과 같다.
PHY_PROFILE: 이 3 비트 필드는 현재 프레임의 PHY 프로파일 타입을 나타낸다. 상이한 PHY 프로파일 타입의 맵핑은 이하 표 5에 주어진다.
값 PHY 프로파일
000 베이스 프로파일
001 핸드헬드 프로파일
010 어드밴스드 프로파일
011-110 예약
111 FET
FFT_SIZE: 이 2 비트 필드는 이하의 표 6에 기재된 바와 같이 프레임 그룹 내의 현재 프레임의 FFT 사이즈를 나타낸다.
값 FFT 사이즈
00 8K FFT
01 16K FFT
10 32K FFT
11 예약
GI_FRACTION: 이 3 비트 필드는 이하의 표 7에 기재된 바와 같이 현재의 수퍼 프레임 내의 보호 구간 분수(fraction) 값을 나타낸다.
값 GI_FRACTION
000 1/5
001 1/10
010 1/20
011 1/40
100 1/80
101 1/160
110-111 예약
EAC_FLAG: 이 1 비트 필드는 EAC가 현재의 프레임에 제공되는지를 나타낸다. 이 필드가 "1"로 설정되면, EAS(emergency alert service)가 현재의 프레임에서 제공된다. 이 필드가 "0"으로 설정되면, EAS가 현재의 프레임에서 전달되지 않는다. 이 필드는 수퍼 프레임 내에서 동적으로 스위칭될 수 있다.
PILOT_MODE: 이 1 비트 필드는 프로파일 모드가 현재의 프레임 그룹 내의 현재의 프레임에 대하여 모바일 모드인지 고정 모드인지를 지시한다. 이 필드가 "0"로 설정되면, 모바일 파일럿 모드가 사용된다. 필드가 "1"로 설정되면, 고정 파일럿 모드가 사용된다.
PAPR_FLAG: 이 1 비트 필드는 PAPR 감소가 현재의 프레임 그룹 내의 현재의 프레임에 사용되는지를 지시한다. 이 필드가 "1"로 설정되면, PAPR 감소에 톤 예약(tone reservation)이 사용된다. 이 필드가 "0"으로 설정되면, PAPR 감소가 사용되지 않는다.
FRU_CONFIGURE: 이 3 비트 필드는 현재의 수퍼 프레임 내에 존재하는 FRU(frame repetition unit)의 PHY 프로파일 타입 구성을 나타낸다. 현재의 수퍼 프레임에서 전달되는 모든 프로파일 타입은 현재의 수퍼 프레임 내의 모든 프레임 내의 이 필드에서 식별된다. 3 비트 필드는 이하의 표 8에 도시된 바와 같이 각 프로파일에 대한 상이한 정의를 갖는다.
현재의 PHY_PROFILE="000" (베이스) 현재의 PHY_PROFILE="001" (핸드헬드) 현재의 PHY_PROFILE="010" (어드밴스드) 현재의 PHY_PROFILE="111" (FET)
FRU_CONFIGURE=000 베이스 프로파일만 존재 핸드헬드 프로파일만 존재 어드밴스드 프로파일만이 존재 FET만이 존재
FRU_CONFIGURE=1XX 핸드헬드 프로파일이 존재 베이스 프로파일이 존재 베이스 프로파일이 존재 베이스 프로파일이 존재
FRU_CONFIGURE=X1X 어드밴스드 프로파일이 존재 어드밴스드 프로파일이 존재 핸드헬드 프로파일이 존재 핸드헬드 프로파일이 존재
FRU_CONFIGURE=XX1 FET가 존재 FET가 존재 FET가 존재 어드밴스드 프로파일이 존재
RESERVED: 이 7 비트 필드가 미래의 사용을 위해 예약된다.
도 13은 본 발명의 실시예에 따른 PLS1 데이터를 나타내는 도면이다.
PLS1 데이터는 PLS2의 수신 및 디코딩을 가능하게 하는데 필요한 파라미터를 포함하는 기본 송신 파라미터를 제공한다. 상술한 바와 같이, PLS1 데이터는 하나의 프레임 그룹의 전체 듀레이션 동안 변경되지 않는다. PLS1 데이터의 시그널링 필드의 상세한 정의는 다음과 같다.
PREAMBLE_DATA: 이 20 비트 필드는 EAC_FLAG를 제외한 프리앰블 시그널링 데이터의 사본이다.
NUM_FRAME_FRU: 이 2 비트 필드는 FRU당 프레임의 수를 나타낸다.
PAYLOAD_TYPE: 이 3 비트 필드는 프레임 그룹에서 전달되는 페이로드 데이터의 포맷을 지시한다. PAYLOAD_TYPE은 표 9에 도시된 바와 같이 시그널링된다.
값 페이로드 타입
1XX TS 스트림이 송신됨
X1X IP 스트림이 송신됨
XX1 GS 스트림이 송신됨
NUM_FSS: 이 2 비트 필드는 현재의 프레임 내의 FSS 심볼의 수를 나타낸다.
SYSTEM_VERSION: 이 8 비트 필드는 송신된 신호 포맷의 버전을 나타낸다.
SYSTEM_VERSION은 2개의 4 비트 필드, 즉 메이저 버전 및 마이너 버전으로 분리된다.
메이저 버전: SYSTEM_VERSION 필드의 MSB 4 비트는 메이저 버전 정보를 나타낸다. 메이저 버전 필드의 변화는 비-하위-호환(non-backward-compatible) 변화를 나타낸다. 디폴트 값은 "0000"이다. 이 표준에 기재된 버전에서, 값은 "0000"으로 설정된다.
마이너 버전: SYSTEM_VERSION의 LSB 4 비트는 마이너 버전 정보를 나타낸다. 마이너 버전 필드의 변화는 하위 호환성이다.
CELL_ID: 이것은 ATSC 네트워크에서 지리적인 셀을 고유하게 식별하는 16 비트 필드이다. ATSC 셀 커버리지 영역은 퓨어캐스트 UTB 시스템에 사용되는 주파수의 수에 의존하여 하나 이상의 주파수로 구성될 수 있다. CELL_ID의 값이 알려져 있지 않거나 특정되지 않으면, 이 필드는 "0"으로 설정된다.
NETWORK_ID: 이것은 현재의 ATSC 네트워크를 고유하게 식별하는 16 비트 필드이다.
SYSTEM_ID: 이 16 비트 필드는 ATSC 네트워크 내의 퓨어캐스트 UTB 시스템을 고유하게 식별한다. 퓨어캐스트 UTB 시스템은 입력이 하나 이상의 입력 스트림(TS, IP, GS)이고 출력이 RF 신호인 지상파 방송 시스템이다. 퓨어캐스트 UTB 시스템은 만약 있다면 하나 이상의 PHY 프로파일 및 FET를 전달한다. 동일한 퓨어캐스트 UTB 시스템은 상이한 입력 스트림을 전달할 수 있고 상이한 지리적 영역에서 상이한 RF 주파수를 사용하여 로컬 서비스 삽입을 허용한다. 프레임 구조 및 스케줄링은 하나의 장소에서 제어되고 퓨어캐스트 UTB 시스템 내에서 모든 송신에 대하여 동일하다.
하나 이상의 퓨어캐스트 UTB 시스템은 모두 동일한 물리층 구조 및 구성을 갖는다는 것을 의미하는 동일한 SYSTEM_ID를 가질 수 있다.
다음의 루프는 각 프레임 타입의 FRU 구성 및 길이를 지시하는데 사용되는 FRU_PHY_PROFILE, FRU_FRAME_LENGTH, FRU_GI_FRACTION 및 RESERVED로 구성된다. 루프 사이즈는 고정되어 4개의 PHY 프로파일(FET를 포함)이 FRU 내에서 시그널링된다. NUM_FRAME_FRU가 4보다 작으면, 사용되지 않은 필드는 제로로 채워진다.
FRU_PHY_PROFILE: 이 3 비트 필드는 연관된 FRU의 (i+1)번째 (i는 루프 인덱스이다) 프레임의 PHY 프로파일 타입을 나타낸다. 이 필드는 표 8에 도시된 바와 같이 동일한 시그널링 포맷을 사용한다.
FRU_FRAME_LENGTH: 이 2 비트 필드는 연관된 FRU의 (i+1)번째 프레임의 길이를 나타낸다. FRU_GI_FRACTION과 함께 FRU_FRAME_LENGTH를 이용하여, 프레임 듀레이션의 정확한 값이 얻어질 수 있다.
FRU_GI_FRACTION: 이 3 비트 필드는 연관된 FRU의 (i+1)번째 프레임의 보호 구간 분수 값을 나타낸다. FRU_GI_FRACTION은 표 7에 따라 시그널링된다.
RESERVED: 이 4 비트 필드가 미래의 사용을 위해 예약된다.
다음의 필드는 PLS2 데이터를 디코딩하는 파라미터를 제공한다.
PLS2_FEC_TYPE: 이 2 비트 필드는 PLS2 보호에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링된다. LDPC 코드의 세부사항은 후술한다.
콘텐츠 PLS2 FEC 타입
00 4K-1/4 및 7K-3/10 LDPC 코드
01-11 예약
PLS2_MOD: 이 3 비트 필드는 PLS2에 의해 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링된다.
값 PLS2_MODE
000 BPSK
001 QPSK
010 QAM-16
011 NUQ-64
100-111 예약
PLS2_SIZE_CELL: 이 15 비트 필드는 현재의 프레임 그룹에서 전달되는 PLS2에 대한 풀 코딩 블록(full coded blocks)의 모음(collection)의 사이즈(QAM 셀의 수로서 특정됨)(Ctotal_partial_block)를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_STAT_SIZE_BIT: 이 14 비트 필드는 현재의 프레임 그룹에 대한 PLS2-STAT의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_DYN_SIZE_BIT: 이 14 비트 필드는 현재의 프레임 그룹에 대한 PLS2-DYN의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_REP_FLAG: 이 1 비트 플래그는 현재의 프레임 그룹에서 PLS2 반복 모드가 사용되는지를 나타낸다. 이 필드가 값 "1"로 설정되면, PLS2 반복 모드가 활성화된다. 이 필드가 값 "0"으로 설정되면, PLS2 반복 모드가 비활성화된다.
PLS2_REP_SIZE_CELL: 이 15 비트 필드는 PLS2 반복이 사용될 때 현재의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 대한 부분 코딩 블록(partial coded blocks)의 모음(collection)의 사이즈(QAM 셀의 수로서 특정됨)(Ctotal _partial_block)를 나타낸다. 반복이 사용되지 않으면, 이 필드의 값은 0과 동일하다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_NEXT_FEC_TYPE: 이 2 비트 필드는 다음의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링된다.
PLS2_NEXT_MOD: 이 3 비트 필드는 다음의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링된다.
PLS2_NEXT_REP_FLAG: 이 1 비트 필드는 다음의 프레임 그룹에서 PLS2 반복 모드가 사용되는지를 나타낸다. 이 필드가 값 "1"로 설정되면, PLS2 반복 모드가 활성화된다. 이 필드가 값 "0"으로 설정되면, PLS2 반복 모드가 비활성화된다.
PLS2_NEXT_REP_SIZE_CELL: 이 15 비트 필드는 PLS2 반복이 사용될 때 다음의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 대한 풀 코딩 블록(full coded blocks)의 모음(collection)의 사이즈(QAM 셀의 수로서 특정됨)(Ctotal _partial_block)를 나타낸다. 다음의 프레임 그룹에서 반복이 사용되지 않으면, 이 필드의 값은 0과 동일하다. 이 값은 현재의 프레임 그룹에서 일정하다.
PLS2_NEXT_REP_STAT_SIZE_BIT: 이 14 비트 필드는 다음의 프레임 그룹에 대한 PLS2-STAT의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹에서 일정하다.
PLS2_NEXT_REP_DYN_SIZE_BIT: 이 14 비트 필드는 다음의 프레임 그룹에 대한 PLS2-DYN의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_AP_MODE: 이 2 비트 필드는 현재의 프레임 그룹 내의 PLS2에 추가의 패리티가 제공되는지를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다. 하기의 표 12는 이 필드의 값을 나타낸다. 이 필드가 "00"으로 설정되면, 현재의 프레임에서 PLS2에 대하여 추가의 패리티가 사용되지 않는다.
값 PLS2-AP 모드
00 AP는 제공되지 않음
01 AP1 모드
10-11 예약
PLS2_AP_SIZE_CELL: 이 15 비트 필드는 PLS2의 추가의 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_NEXT_AP_MODE: 이 2 비트 필드는 다음의 프레임 그룹에서 PLS2에 추가의 패리티가 제공되는지를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다. 표 12는 이 필드의 값을 정의한다.
PLS2_NEXT_AP_SIZE_CELL: 이 15 비트 필드는 다음의 프레임 그룹의 모든 프레임에서 PLS2의 추가의 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
RESERVED: 이 32 비트 필드가 미래의 사용을 위해 예약된다.
CRC_32: 전체 PLS1 시그널링에 적용되는 32 비트 에러 검출 코드
도 14는 본 발명의 실시예에 따른 PLS2 데이터를 나타내는 도면이다.
도 14는 PLS2 데이터의 PLS2-STAT 데이터를 나타낸다. PLS2-STAT 데이터는 프레임 그룹 내에서 동일하지만, PLS2-DYN 데이터는 현재의 프레임에 특정된 정보를 제공한다.
PLS2-STAT 데이터의 필드의 세부사항은 다음과 같다.
FIC_FLAG: 이 1 비트 필드는 FIC가 현재의 프레임 그룹에 사용되는지를 나타낸다. 이 필드가 "1"로 설정되면, FIC가 현재의 프레임에서 제공된다. 이 필드가 "0"으로 설정되면, FIC가 현재의 프레임에서 전달되지 않는다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
AUX_FLAG: 이 1 비트 필드는 현재의 프레임 그룹에서 보조 스트림(들)이 사용되는지를 나타낸다. 이 필드가 "1"로 설정되면, 보조 스트림에 현재의 프레임에서 제공된다. 이 필드가 "0"으로 설정되면, 보조 스트림이 현재의 프레임에서 전달되지 않는다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.
NUM_DP: 이 6 비트 필드는 현재의 프레임에서 전달되는 DP의 수를 나타낸다. 이 필드의 값은 1 내지 64의 범위 내에 있고 DP의 수는 NUM_DP+1이다.
DP_ID: 이 6 비트 필드는 PHY 프로파일 내에서 DP를 고유하게 식별한다.
DP_TYPE: 이 3 비트 필드는 DP의 타입을 나타낸다. 이것은 이하의 표 13에 따라 시그널링된다.
값 DP 타입
000 DP 타입 1
001 DP 타입 2
010-111 예약
DP_GROUP_ID: 이 8 비트 필드는 현재의 DP가 연관된 DP 그룹을 식별한다. 이것은 수신기가 특정 서비스와 연관된 서비스 컴포넌트의 DP를 액세스하는데 사용될 수 있고, 이들 DP는 동일한 DP_GROUP_ID를 갖는다.
BASE_DP_ID: 이 6 비트 필드는 관리층에서 사용되는 서비스 시그널링 데이터(PSI/SI)를 전달하는 DP를 나타낸다. BASE_DP_ID로 지시된 DP는 서비스 시그널링 데이터만을 전달하는 전용 DP 또는 서비스 데이터와 함께 서비스 시그널링 데이터를 전달하는 정상 DP일 수 있다.
DP_FEC_TYPE: 이 2비트 필드는 연관된 DP에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 이하의 표 14에 따라 시그널링된다.
값 FEC_TYPE
00 16K LDPC
01 64K LDPC
10-11 예약
DP_COD: 이 4 비트 필드는 연관된 DP에 의해 사용되는 코드 레이트를 나타낸다. 코드 레이트는 이하의 표 15에 따라 시그널링된다.
값 코드 레이트
0000 5/15
0001 6/15
0010 7/15
0011 8/15
0100 9/15
0101 10/15
0110 11/15
0111 12/15
1000 13/15
1001-111 예약
DP_MOD: 이 4비트 필드는 연관된 DP에 의해 사용되는 변조를 나타낸다. 변조는 이하의 표 16에 따라 시그널링된다.
값 변조
0000 QPSK
0001 QAM-16
0010 NUQ-64
0011 NUQ-256
0100 NUQ-1024
0101 NUC-16
0110 NUC-64
0111 NUC-256
1000 NUC-1024
1001-111 예약
DP_SSD_FLAG: 이 1 비트 필드는 SSD 모드가 연관된 DP 에서 사용되는지를 나타낸다. 이 필드가 값 "1"로 설정되면, SSD가 사용된다. 이 필드가 값 "0"으로 설정되면, SSD가 사용되지 않는다.
PHY_PROFILE이 어드밴스드 프로파일을 나타내는 "010"과 동일한 경우에만 다음의 필드가 나타난다.
DP_MIMO: 이 3 비트 필드는 연관된 DP에 어떤 타입의 MIMO 인코딩 프로세스가 적용되는지를 나타낸다. MIMO 인코딩 프로세스의 타입은 표 17에 따라 시그널링된다.
값 MIMO 인코딩
000 FR-SM
001 FRFD-SM
010-111 예약
DP_TI_TYPE: 이 1 비트 필드는 시간 인터리빙의 타입을 나타낸다. "0"의 값은 하나의 TI 그룹이 하나의 프레임에 대응하고 하나 이상의 TI 블록을 포함하는 것을 나타낸다. "1"의 값은 하나의 TI 그룹이 1보다 많은 프레임에서 전달되고 단 하나의 TI 블록만을 포함하는 것을 나타낸다.
DP_TI_LENGTH: 2 비트 필드의 사용(허용되는 값이 단지 1, 2, 4, 8임)은 다음과 같이 DP_TI_TYPE 필드 내에 설정된 값에 의해 결정된다.
DP_TI_LENGTH가 값 "1"로 설정되면, 이 필드는 PI, 즉, 각 TI 그룹이 맵핑되는 프레임의 수를 나타내고, TI 그룹당 하나의 TI 블록이 있다(NTI=1). 2 비트 필드를 갖는 허용된 PI 값은 이하의 표 18에서 정의된다.
DP_TI_TYPE이 "0"으로 설정되면, 이 필드는 TI 그룹당 TI 블록의 수(NTI)를 나타내고 프레임당 하나의 TI 그룹이 있다(PI=1). 2 비트 필드를 갖는 허용된 PI 값은 이하의 표 18에서 정의된다.
2 비트 필드 PI NTI
00 1 1
01 2 2
10 4 3
11 8 4
DP_FRAME_INTERVAL: 이 2 비트 필드는 연관된 DP에 대한 프레임 그룹 내의 프레인 구간(IJUMP)를 나타내고, 허용되는 값은 1, 2, 4, 8이다(대응하는 2 비트 필드는 각각 "00", "01", "10", "11"이다). 프레임 그룹의 모든 프레임에서 나타나지 않는 DP에 대하여, 이 필드의 값은 연속적인 프레임 간의 간격과 동일하다. 예를 들어, DP가 프레임 1, 5, 9, 13 등에서 나타나면, 이 필드는 "4"로 설정된다. 모든 프레임에서 나타나는 DP에 대하여, 이 필드는 "1"로 설정된다.
DP_TI_BYPASS: 이 1 비트 필드는 시간 인터리버(5050)의 이용가능성을 결정한다. DP에 대하여 시간 인터리빙이 사용되지 않으면, 이는 "1"로 설정된다. 시간 인터리빙이 사용되면, 이는 "0"으로 설정된다.
DP_FIRST_FRAME_IDX: 이 5 비트 필드는 현재 DP 가 발생하는 수퍼 프레임의 제1 프레임의 인덱스를 나타낸다. DP_FIRST_FRAME_IDX의 값은 0 내지 31의 범위 내에 있다.
DP_NUM_BLOCK_MAX: 이 10 비트 필드는 이 DP 에 대하여 DP_NUM_BLOCKS의 최대 값을 나타낸다. 이 필드의 값은 DP_NUM_BLOCKS와 동일한 범위를 갖는다.
DP_PAYLOAD_TYPE: 이 2 비트 필드는 주어진 DP 에 의해 전달되는 페이로드 데이터의 타입을 나타낸다. DP_PAYLOAD_TYPE은 이하의 표 19에 따라 시그널링된다.
값 페이로드 타입
00 TS
01 IP
10 GS
11 예약
DP_INBAND_모드: 이 2 비트 필드는 현재의 DP 가 인밴드 시그널링 정보를 전달하는지를 나타낸다. 인밴드 시그널링 타입은 이하의 표 20에 따라 시그널링된다.
값 인밴드 모드
00 인밴드 시그널링이 전달되지 않음
01 INBAND-PLS만이 전달됨
10 INBAND-ISSY만이 전달됨
11 INBAND-PLS 및 INBAND-ISSY이 전달됨
DP_PROTOCOL_TYPE: 이 2 비트 필드는 주어진 DP에 의해 전달되는 페이로드의 프로토콜 타입을 나타낸다. 입력 페이로드 타입이 선택되면, 이하의 표 21에 따라 시그널링된다.
값 DP_PAYLOAD_TYPE이 TS인 경우 DP_PAYLOAD_TYPE이 IP인 경우 DP_PAYLOAD_TYPE이 GS인 경우
00 MPEG2-TS IPv4 (주)
01 예약 IPv6 예약
10 예약 예약 예약
11 예약 예약 예약
DP_CRC_MODE: 이 2 비트 필드는 입력 포맷팅 블록에서 CRC 인코딩이 사용되는지를 나타낸다. CRC 모드는 이하의 표 22에 따라 시그널링된다.
값 CRC 모드
00 사용되지 않음
01 CRC-8
10 CRC-16
11 CRC-32
DNP_MODE: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정될 때 연관된 DP에 의해 사용되는 널-패킷 삭제 모드를 나타낸다. DNP_MODE는 이하의 표 23에 따라 시그널링된다. DP_PAYLOAD_TYPE이 TS("00")가 아니면, DNP_MODE는 값 "00"으로 설정된다.
값 널-패킷 삭제 모드
00 사용되지 않음
01 DNP-NORMAL
10 DNP-OFFSET
11 예약
ISSY_MODE: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정될 때 연관된 DP에 의해 사용되는 ISSY 모드를 나타낸다. ISSY_MODE는 이하의 표 24에 따라 시그널링된다. DP_PAYLOAD_TYPE이 TS("00")가 아니면, ISSY_MODE는 값 "00"으로 설정된다.
값 ISSY 모드
00 사용되지 않음
01 ISSY-UP
10 ISSY-BBF
11 예약
HC_MODE_TS: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정될 때 연관된 DP에 의해 사용되는 TS 헤더 압축 모드를 나타낸다. HC_MOD_TS는 이하의 표 25에 따라 시그널링된다.
값 헤더 압축 모드
00 HC_MODE_TS 1
01 HC_MODE_TS 2
10 HC_MODE_TS 3
11 HC_MODE_TS 4
HC_MODE_IP: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 IP ("01")으로 설정될 때의 IP 헤더 압축 모드를 나타낸다. HC_MOD_IP는 이하의 표 26에 따라 시그널링된다.
값 헤더 압축 모드
00 압축하지 않음
01 HC_MODE_IP 1
10-11 예약
PID: 이 13 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정되고 HC_MODE_TS가 "01" 또는 "10"으로 설정될 때의 TS 헤더 압축을 위한 PID 번호를 나타낸다.
RESERVED: 이 8 비트 필드는 미래의 사용을 위해 예약된다.
FIC_FLAG가 "1"과 동일한 경우에만 다음의 필드가 나타난다.
FIC_VERSION: 이 8 비트 필드는 FIC의 버전 번호를 나타낸다.
FIC_LENGTH_BYTE: 이 13 비트 필드는 FIC의 바이트 길이를 나타낸다.
RESERVED: 이 8 비트 필드는 미래의 사용을 위해 예약된다.
AUX_FLAG가 "1"과 동일한 경우에만 다음의 필드가 나타난다.
NUM_AUX: 이 4 비트 필드는 보조 스트림의 수를 나타낸다. 제로는 보조 스트림이 사용되지 않는 것을 의미한다.
AUX_CONFIG_RFU: 이 8 비트 필드는 미래의 사용을 위해 예약된다.
AUX_STREAM_TYPE: 이 4 비트 필드는 현재의 보조 스트림의 타입을 나타내기 위한 미래의 사용을 위해 예약된다.
UX_PRIVATE_CONFIG: 이 28 비트 필드는 보조 스트림을 시그널링 하기 위한 미래의 사용을 위해 예약된다.
도 15는 본 발명의 다른 실시예에 따른 PLS2 데이터를 나타내는 도면이다.
도 15는 PLS2 데이터의 PLS2-DYN 데이터를 나타낸다. PLS2-DYN 데이터의 값은 하나의 프레임 그룹의 듀레이션 동안 변할 수 있고, 필드의 사이즈는 일정하게 유지된다.
PLS2-DYN 데이터의 필드의 세부사항은 다음과 같다.
FRAME_INDEX: 이 5 비트 필드는 수퍼 프레임 내의 현재의 프레임의 프레임 인덱스를 나타낸다. 수퍼 프레임의 제1 프레임의 인덱스는 "0"으로 설정된다.
PLS_CHANGE_COUNTER: 이 4 비트 필드는 구성이 변경되기 전의 수퍼 프레임의 수를 나타낸다. 구성에 있어서 변경된 다음의 수퍼 프레임은 이 필드 내에서 시그널링되는 값에 의해 지시된다. 이 필드가 값 "0000"으로 설정되면, 스케줄링된 변화가 예상되지 않은 것을 의미하고, 값 "1"은 다음 수퍼 프레임에서 변화가 있다는 것을 의미한다.
FIC_CHANGE_COUNTER: 이 4 비트 필드는 구성(즉, FIC의 내용)이 변경되기 전의 수퍼 프레임의 수를 나타낸다. 구성에 있어서 변경된 다음의 수퍼 프레임은 이 필드 내에서 시그널링되는 값에 의해 지시된다. 이 필드가 값 "0000"으로 설정되면, 스케줄링된 변화가 예상되지 않은 것을 의미하고, 값 "0001"은 다음 수퍼 프레임에서 변화가 있다는 것을 의미한다.
RESERVED: 이 16 비트 필드는 미래의 사용을 위해 예약된다.
NUM_DP를 통해 루프에서 다음의 필드가 나타나고, 이는 현재의 프레임에서 전달되는 DP와 연관된 파라미터를 나타낸다.
DP_ID: 이 6 비트 필드는 PHY 프로파일 내의 DP를 고유하게 지시한다.
DP_START: 이 15 비트 (또는 13 비트) 필드는 DPU 어드레싱 방식을 이용하여 제1 DP의 시작 위치를 나타낸다. DP_START 필드는 이하의 표 27에 도시된 바와 같이 PHY 프로파일 및 FFT 사이즈에 따라 다른 길이를 갖는다.

PHY 프로파일		 DP_START 필드 사이즈
64K 16K
베이스 13 비트 15 비트
핸드헬드 - 13 비트
어드밴스드 13 비트 15 비트
DP_NUM_BLOCK: 이 10 비트 필드는 현재의 DP에 대한 현재의 TI 그룹 내의 FEC 블록의 수를 나타낸다. DP_NUM_BLOCK의 값은 0 내지 1023 범위 내에 있다.
RESERVED: 이 8 비트 필드는 미래의 사용을 위해 예약된다.
다음의 필드는 EAC와 연관된 FIC 파라미터를 나타낸다.
EAC_FLAG: 이 1 비트 필드는 현재의 프레임 내의 EAC의 존대를 나타낸다. 이 비트는 프리앰블 내의 EAC_FLAG와 동일한 값이다.
EAS_WAKE_UP_VERSION_NUM: 이 8 비트 필드는 웨이크업 지시의 버전 번호를 나타낸다.
EAC_FLAG 필드가 "1"과 동일하면, 다음의 12 비트는 EAC_LENGTH_BYTE 필드에 대하여 할당된다. EAC_FLAG 필드가 "0"과 동일하면, 다음의 12 비트는 EAC_COUNTER에 할당된다.
EAC_LENGTH_BYTE: 이 12 비트 필드는 EAC의 바이트 길이를 나타낸다.
EAC_COUNTER: 이 12 비트 필드는 EAC가 도달하는 프레임 전의 프레임의 수를 나타낸다.
AUX_FLAG 필드가 "1"과 동일한 경우에만 다음의 필드가 나타난다.
AUX_PRIVATE_DYN: 이 48 비트 필드는 보조 스트림을 시그널링하기 위한 미래 사용을 위해 예약된다. 이 필드의 의미는 구성가능한 PLS2-STAT 내의 AUX_STREAM_TYPE의 값에 의존한다.
CRC_32: 전체 PLS2에 적용되는 32 비트 에러 검출 코드.
도 16은 본 발명의 실시예에 따른 프레임의 논리 구조를 나타내는 도면이다.
상술한 바와 같이, PLS, EAC, FIC, DP, 보조 스트림 및 더미 셀은 프레임 내의 OFDM 심볼의 액티브 캐리어에 맵핑된다. PLS1 및 PLS2는 먼저 하나 이상의 FSS(들)에 맵핑된다. 그 후, 있다면, EAC 셀이 PLS 필드 직후에 맵핑되고, 그 후, 있다면, FIC 셀이 맵핑된다. 있다면, DP는 PLS 또는 EAC, FIC 후에 맵핑된다. 타입 1 DP가 먼저 뒤따르고 그 후 타입 2 DP가 뒤따른다. DP의 타입의 세부사항은 후술한다. 임의의 경우, DP는 EAS를 위한 임의의 특수 데이터 또는 서비스 시그널링 데이터를 전달할 수 있다. 있다면, 보조 스트림 또는 스트림들이 DP를 뒤따르고, 그 후, 더미 셀이 뒤따른다. 이들 모두를 상술한 순서, 즉, PLS, EAC, FIC, DP, 보조 스트림 및 더미 데이터 셀의 순서로 맵핑하는 것은 프레임 내의 셀 용량을 정확히 채운다.
도 17은 본 발명의 실시예에 따른 PLS 맵핑을 나타내는 도면이다.
PLS 셀은 FSS(들)의 액티브 캐리어에 맵핑된다. PLS에 의해 점유된 셀의 수에 의존하여, 하나 이상의 심볼이 FSS(들)로서 지정되고, FSS(들)의 수(NFSS)는 PLS1 내의 NUM_FSS에 의해 시그널링된다. FSS는 PLS 셀을 전달하는 특수 심볼이다. 강건함 및 레이턴시(latency)는 PLS의 중요한 문제이므로, FSS(들)는 FSS 내의 주파수 전용 보간 및 고속 동기화를 허용하는 더 높은 밀도의 파일럿을 갖는다.
PLS 셀은 도 17의 예에 도시된 바와 같이 탑-다운(top-down) 방식으로 NFSS 개의 FSS(들)의 액티브 캐리어에 맵핑된다. PLS1 셀은 셀 인덱스의 증가 순서로 제1 FSS의 제1 셀로부터 먼저 맵핑된다. PLS2 셀은 PLS1의 마지막 셀 직후에 맵핑되고 제1 FSS의 마지막 셀 인덱스까지 맵핑이 하향으로 계속된다. 요구되는 PLS 셀의 총 수가 하나의 FSS의 액티브 캐리어의 수를 초과하면, 맵핑은 다음의 FSS로 진행하고 제1 FSS와 정확히 동일한 방식으로 계속된다.
PLS 맵핑이 완료된 후, DP가 다음에 전달된다. EAC, FIC 또는 EAC 및 FIC가 현재의 프레임에 존재하면, 이들은 PLS 및 "정상" DP 사이에 배치된다.
도 18은 본 발명의 실시예에 따른 EAC 맵핑을 나타내는 도면이다.
EAC는 EAS 메시지를 전달하는 전용 채널이며 EAS에 대한 DP에 링크된다. EAS 지원은 제공되지만, EAC 자체는 모든 프레임에 존재할 수도 있고 존재하지 않을 수도 있다. 있다면, EAC는 PLS2 셀 직후에 맵핑된다. EAC가 PLS 셀 이외에 FIC, DP, 보조 스트림 또는 더미 셀 중의 어느 것의 후에 오지 않는다. EAC 셀을 맵핑하는 절차는 PLS와 정확히 동일하다.
EAC 셀은 도 18에 도시된 바와 같이 셀 인덱스의 증가 순서로 PLS2의 다음 셀로부터 맵핑된다. EAS 메시지 사이즈에 따라, EAC 셀은 도 18에 도시된 바와 같이 몇 개의 심볼을 점유한다.
EAC 셀은 PLS2의 마지막 셀 직후에 맵핑되고, 맵핑은 마지막 FSS의 마지막 셀 인덱스까지 하향으로 계속된다. 요구되는 EAC의 총수가 마지막 FSS의 나머지 액티브 캐리어의 수를 초과하면, 맵핑은 다음의 심볼로 진행하고 FSS(들)와 정확히 동일한 방식으로 계속된다. 이 경우의 맵핑을 위한 다음 심볼은 정상 데이터 심볼이고, 이는 FSS보다 더 많은 액티브 캐리어를 갖는다.
EAC 맵핑이 완료된 후, 존재한다면, FIC가 다음에 전달된다. (PLS2 필드에서 시그널링됨에 따라) FIC가 송신되지 않으면, DP는 EAC의 마지막 셀 직후에 맵핑된다.
도 19는 본 발명의 실시예에 따른 FIC 맵핑을 나타내는 도면이다.
(a)는 EAC가 없는 FIC의 예시적인 맵핑을 나타내고 (b)는 EAC가 있는 FIC의 예시적인 맵핑을 나타낸다.
FIC는 고속 서비스 획득 및 채널 스캐닝을 가능하게 하는 계층간(cross-layer) 정보에 대한 전용 채널이다. 이 정보는 주로 각 브로드캐스터의 DP 및 서비스 간의 정보를 결합하는 채널을 포함한다. 고속 스캔을 위하여, 수신기는 FIC를 디코딩하여 브로드캐스터 ID, 서비스의 수 및 BASE_DP_ID 등의 정보를 얻을 수 있다. 고속 서비스 획득을 위해, FIC에 더하여, 베이스 DP가 BASE_DP_ID를 이용하여 디코딩될 수 있다. 전달되는 내용 이외에, 베이스 DP는 정상 DP와 정확히 동일한 방식으로 인코딩되고 프레임에 맵핑된다. 그러므로, 베이스 DP에 대하여 추가의 설명이 요구되지 않는다. FIC 데이터가 생성되어 관리층에서 소비된다. FIC 데이터의 내용은 관리 층 설명서에 기재된 것과 같다.
FIC 데이터는 선택적이고 FIC의 사용은 PLS2의 정적 부분 내의 FIC_FLAG 파라미터에 의해 시그널링된다. FIC가 사용되면, FIC_FLAG가 "1"로 설정되고 FIC를 위한 시그널링 필드는 PLS2의 정적 부분에 정의된다. 이 필드에서는 FIC_VERSION 및 FIC_LENGTH_BYTE가 시그널링된다. FIC는 PLS2와 동일한 변조, 코딩 및 시간 인터리빙 파라미터를 이용한다. FIC는 PLS2_MODE 및 PLS2_FEC 등의 동일한 시그널링 파라미터를 공유한다. 있다면, FIC 데이터는 PLS2 또는 있다면 EAC 직후에 맵핑된다. FIC는 임의의 정상 DP, 보조 스트림 또는 더미 셀 후에 맵핑되지 않는다. FIC 셀을 맵핑하는 방법은 EAC와 정확하게 동일하고, 이는 PLS와 동일하다.
PLS 후에 EAC가 없으면, FIC 셀은 (a)의 예에 도시된 바와 같이 셀 인덱스의 증가 순서로 PLS2의 다음 셀로부터 맵핑된다. FIC 데이터 사이즈에 따라, FIC 셀은 (b)에 도시된 바와 같이 몇 개의 심볼에 걸쳐 맵핑될 수 있다.
FIC 셀은 PLS2의 마지막 셀 직후에 맵핑되고 맵핑은 마지막 FSS의 마지막 셀 인덱스까지 하향으로 계속된다. 요구되는 FIC 셀의 총수가 마지막 FSS의 나머지 액티브 캐리어의 수를 초과하면, 맵핑은 다음 심볼로 진행하고 FSS(들)와 정확히 동일한 방식으로 계속된다. 이 경우의 맵핑을 위한 다음의 심볼은 FSS보다 더 많은 액티브 캐리어를 갖는 정상 데이터 심볼이다.
EAS 메시지가 현재의 프레임에서 송신되면, EAC는 FIC를 앞서고, FIC 셀은 (b) 에 도시된 바와 같이 셀 인덱스의 증가 순서로 EAC의 다음 셀로부터 맵핑된다.
FIC 맵핑이 완료된 후, 하나 이상의 DP가 맵핑되고, 그 후, 있다면, 보조 스트림 및 더미 셀이 맵핑된다.
도 20은 본 발명의 실시예에 따른 DP의 타입을 나타내는 도면이다.
도 20의 (a)는 타입 1 DP를 나타내고 (b)는 타입 2 DP를 나타낸다.
선행 채널, 즉, PLS, EAC 및 FIC가 맵핑된 후, DP의 셀이 맵핑된다. DP는 맵핑 방법에 따라 2개의 타입 중의 하나로 분류된다:
타입 1 DP: DP는 TDM에 의해 맵핑됨
타입 2 DP: DP는 FDM에 의해 맵핑됨
DP의 타입은 PLS2의 정적 부분에서 DP_TYPE 필드에 의해 지시된다. 도 20은 타입 1 DP 및 타입 2 DP의 맵핑 순서를 나타낸다. 타입 1 DP는 먼저 셀 인덱스의 증가 순서로 맵핑되고, 마지막 셀 인덱스에 도달 한 후, 심볼 인덱스가 1씩 증가한다. 다음 실볼 내에서, DP는 p=0로부터 셀 인덱스의 증간 순서로 계속 맵핑된다. 하나의 프레임에서 함께 맵핑된 다수의 DP로, 타입 1 DP의 각각은 DP의 TDM 멀티플렉싱과 유사하게 시간에서 그룹화된다.
타입 2 DP는 먼저 심볼 인덱스의 증가 순서로 맵핑되고, 프레임의 마지막 OFDM 심볼에 도달한 후에, 셀 인덱스는 1씩 증가하고, 심볼 인덱스는 제1 이용가능한 심볼로 밀려나고 그 심볼 인덱스부터 증가한다. 하나의 프레임에서 다수의 DP를 함께 맵핑한 후, 타입 2 DP의 각각은 DP의 FDM 멀티플렉싱과 유사하게 주파수에서 그룹화된다.
하나의 제한이 필요하면, 즉, 타입 1 DP가 항상 타입 2 DP를 앞서면, 타입 1 DP 및 타입 2 DP는 프레임 내에서 공존할 수 있다. 타입 1 및 타입 2 DP를 전달하는 OFDM 셀의 총수는 DP의 송신을 위해 이용가능한 OFDM 셀의 총수를 초과할 수 없다.
Figure 112016044477502-pct00003
여기서, DDP1는 타입 1 DP에 의해 점유되는 OFDM 셀의 수이고, DDP2는 타입 2 DP에 의해 점유되는 OFDM 셀의 수이다. PLS, EAC, FIC는 모두 타입 1 DP와 동일한 방식으로 맵핑되므로, 이들은 모두 "타입 1 맵핑 룰"을 따른다. 그러므로, 타입 1 맵핑은 항상 타입 2 맵핑보다 앞선다.
도 21은 본 발명의 실시예에 따른 DP 맵핑을 나타내는 도면이다.
(a)는 타입 1 DP를 맵핑하기 위한 OFDM 셀의 어드레싱을 나타내고 (b)는 타입 2 DP를 맵핑하기 위한 OFDM 셀의 어드레싱을 나타낸다.
타입 1 DP(0, DDP1-1)를 맵핑하기 위한 OFDM 셀의 어드레싱은 타입 1 DP의 액티브 데이터 셀을 위해 정의된다. 어드레싱 방식은 타입 1 DP의 각각에 대한 TI로부터의 셀이 액티브 데이터 셀에 할당되는 순서를 정의한다. 이는 또한 PLS2의 동적 부분 내의 DP의 위치를 시그널링하는데 사용된다.
EAC 및 FIC 없이, 어드레스 0는 마지막 FSS 내의 PLS를 전달하는 마지막 셀의 직후의 셀을 지칭한다. EAC가 송신되고 FIC가 그 해당 프레임에서 없으면, 어드레스 0는 EAC를 전달하는 마지막 셀 직후의 셀을 지칭한다. FIC가 해당 프레임에서 송신되면, 어드레스 0는 FIC를 전달하는 마지막 셀 직후의 셀을 지칭한다. 타입 1 DP에 대한 어드레스 0는 (a)에 도시된 바와 같이 2개의 상이한 케이스를 고려하여 산출될 수 있다. (a)에 도시된 예에서, PLS, EAC 및 FIC는 모두 송신되는 것으로 가정한다. EAC 및 FIC 중의 하나 또는 둘다가 생략되는 경우로의 확장은 쉽다. (a)의 좌측에 도시된 바와 같이 FIC까지의 모든 셀을 맵핑한 후에 FSS 내에 나머지 셀이 남아 있다.
타입 2 DP(0,...,DDP2-1)를 맵핑하는 OFDM 셀의 어드레싱은 타입 2 DP의 액티브 데이터 셀을 위해 정의된다. 어드레싱 방식은 타입 2 DP의 각각에 대한 TI로부터의 셀이 액티브 데이터 셀로 할당되는 순서를 정의한다. 이는 또한 PLS2의 동적 부분 내의 DP의 위치를 시그널링하는데 사용된다.
(b)에 도시된 바와 같이 3개의 약간 다른 케이스가 가능하다. (b)의 좌측 상에 도시된 제1 케이스에서는, 마지막 FSS 내의 셀은 타입 2 DP 맵핑에 이용된다. 중간에 도시된 제2 케이스에서는, FIC가 정상 심볼의 셀을 차지하지만, 그 심볼 상의 FIC 셀의 수는 CFSS보다 작다. (b)의 우측에 도시된 제3의 케이스는 그 심볼 상에 맵핑된 FIC 셀의 수가 CFSS를 초과한다는 것을 제외하고 제2 케이스와 동일하다.
PLS, EAC 및 FIC는 타입 1 DP(들)와 동일한 "타입 1 맵핑 규칙"을 따르기 때문에, 타입 1 DP(들)이 타입 2 DP(들)를 앞서는 경우로의 확장은 간단하다.
데이터 파이프 단위(DPU)는 데이터 셀을 프레임 내의 DP로 할당하는 기본 단위이다.
DPU는 프레임 내에 DP를 위치시키는 시그널링 단위로서 정의된다. 셀 맵퍼(7010)는 DP의 각각에 대한 TI에 의해 생성된 셀을 맵핑할 수 있다. 시간 인터리버(5050)는 일련의 TI 블록을 출력하고, 각각의 TI 블록은 셀의 세트로 구성되는 가변 수(variable number)의 XFECBLOCK를 포함한다. XFECBLOCK 내의 셀의 수(Ncells)는 FECBLOCK 사이즈(Nldpc) 및 성상 심볼당 송신 비트수에 의존한다. DPU는 주어진 PHY 프로파일에서 지원되는 XFECBLOCK 내의 셀의 수의 모든 가능한 값의 가장 큰 공통 제수(divisor) (Ncells)로서 정의된다. 셀 내의 DPU의 길이는 LDPU로 정의된다. 각 PHY 프로파일이 FECBLOCK 사이즈 및 성상 심볼 당 상이한 수의 상이한 조합을 지원하기 때문에, LDPU는 PHY 프로파일에 기초하여 정의된다.
도 22는 본 발명의 실시예에 따른 FEC 구조를 나타내는 도면이다.
도 22는 비트 인터리빙 전의 본 발명의 실시예에 따른 FEC 구조를 나타낸다. 상술한 바와 같이, 데이터 FEC 인코더는 입력 BBF에 대하여 FEC 인코딩을 수행하여 아우터 코딩(BCH) 및 이너 코딩(LDPC)을 이용하여 FECBLOCK 절차를 생성할 수 있다. 도시된 FEC 구조는 FECBLOCK에 대응한다. 또한, FECBLOCK 및 FEC 구조는 LDPC 코드워드의 길이에 대응하는 동일한 값을 갖는다.
도 22에 도시된 바와 같이 BCH 인코딩은 각각의 BBF(Kbch 비트)에 적용되고, LDPC 인코딩은 BCH 인코딩 BBF(Kldpc 비트 = Nbch 비트)에 적용된다.
Nldpc의 값은 64800 비트(긴 FECBLOCK) 또는 16200 비트(짧은 FECBLOCK)이다.
이하의 표 28 및 29는 각각 긴 FECBLOCK 및 짧은 FECBLOCK에 대한 FEC 인코딩 파라미터를 나타낸다.
LDPC 레이트 Nldpc Kldpc Kbch BCH 에러 정정 능력 Nbch-Kbch
5/15 64800 21600 21408 12 192
6/15 25920 25728
7/15 30240 30048
8/15 34560 34368
9/15 38880 38688
10/15 43200 43008
11/15 47520 47328
12/15 51840 51648
13/15 56160 55968
LDPC 레이트 Nldpc Kldpc Kbch BCH 에러 정정 능력 Nbch-Kbch
5/15 16200 5400 5232 12 168
6/15 6480 6312
7/15 7560 7392
8/15 8640 8472
9/15 9720 9552
10/15 10800 10632
11/15 11880 11712
12/15 12960 12792
13/15 14040 13872
BCH 인코딩 및 LDPC 인코딩의 동작의 세부사항은 다음과 같다.
12 에러 정정 BCH 코드는 BBF의 아우터 인코딩에 사용된다. 짧은 FECBLOCK 및 긴 FECBLOCK에 대한 BCH 생성기 다항식은 모든 다항식을 함께 곱함으로써 얻어진다.
LDPC 코드는 아우터 BCH 인코딩의 출력을 인코딩하는데 사용된다. 완성된 Bldpc(FECBLOCK)를 생성하기 위하여, Pldpc(패리티 비트)는 각 Ildpc (BCH 인코딩 BBF)로부터 체계적으로 인코딩되고 Ildpc에 첨부된다. 완성된 Bldpc(FECBLOCK)는 다음의 수학식으로 표현된다.
Figure 112016044477502-pct00004
긴 FECBLOCK 및 짧은 FECBLOCK에 대한 파라미터는 각각 상기 표 28 및 29에 주어진다.
긴 FECBLOCK에 대한 Nldpc-Kldpc를 산출하는 세부 절차는 다음과 같다.
1) 패리티 비트 초기화
Figure 112016044477502-pct00005
2) 패리티 체크 매트릭스의 어드레스의 제1 행에 특정된 패리티 비트 어드레스에서 제1 정보 비트(i0)를 누산한다. 패리티 체크 매트릭스의 어드레스의 세부사항은 후술한다. 예를 들어, 레이트 13/15에 대하여,
Figure 112016044477502-pct00006
3) 다음의 359개의 정보 비트(is) (s=1, 2,..., 359)가 다음의 수학식을 이용하여 패리티 비트에서 누산된다.
Figure 112016044477502-pct00007
여기서, x는 제1 비트(i0)에 대응하는 패리티 비트 누산기의 어드레스를 나타내고, Qldpc는 패리티 체크 매트릭스의 어드레스에서 특정된 코드 레이트 종속 상수이다. 계속 예를 들어, 레이트 13/15에 대하여, Qldpc = 24이고, 따라서, 정보 비트(i1)에 대하여, 다음의 동작이 수행된다.
Figure 112016044477502-pct00008
4) 361번째 정보 비트(i360)에 대하여, 패리티 비트 누산기의 어드레스는 패리티 체크 매트릭스의 어드레스의 제2 행에 주어진다. 유사한 방식으로, 다음의 358개의 정보 비트(is) (s=361, 362, ..., 719)에 대한 패리티 비트 누산기의 어드레스는 수학식 6을 이용하여 얻어지고, 여기서, x는 정보 비트(i360)에 대응하는 패리티 비트 누산기의 어드레스, 패리티 체크 매트릭스의 어드레스의 제2 행 내의 엔트리를 나타낸다.
5) 유사한 방식으로, 360개의 새로운 정보 비트의 모든 그룹에 대하여, 패리티 체크 매트릭스의 어드레스로부터의 새로운 행이 패리티 비트 누산기의 어드레스를 찾는데 사용된다.
정보 비트의 전부가 소진된 후, 최종 패리티가 다음과 같이 얻어진다.
6) i=1로 시작하는 다음의 동작을 순차적으로 수행한다.
Figure 112016044477502-pct00009
여기서, pi(i=0, 1,...,Ndpc-Kldpc-1)의 최종 내용은 패리티 비트(pi)와 동일하다.
코드 레이트 Qldpc
5/15 120
6/15 108
7/15 96
8/15 84
9/15 72
10/15 60
11/15 48
12/15 36
13/15 24
짧은 FECBLOCK에 대한 이 LDPC 인코딩 절차는 표 30 및 31을 대체하고 긴 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스를 짧은 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스로 대체하는 것을 제외하고 긴 FECBLOCK에 대한 t LDPC 인코딩 절차를 따른다.
코드 레이트 Qldpc
5/15 30
6/15 27
7/15 24
8/15 21
9/15 18
10/15 15
11/15 12
12/15 9
13/15 6
도 23은 본 발명의 실시예에 따른 비트 인터리빙을 나타내는 도면이다.
LDPC 인코더의 출력은 비트 인터리빙되고, 이는 패리티 인터리빙 및 그 후의 QCB(quasi-cyclic block) 인터리빙 및 내부 그룹 인터리빙으로 구성된다.
(a)는 QCB 인터리빙을 나타내고 (b)는 내부 그룹 인터리빙을 나타낸다.
FECBLOCK는 패리티 인터리빙될 수 있다. 패리티 인터리빙의 출력에서, LDPC 코드워드는 긴 FECBLOCK 내의 180개의 인접한 QC 블록 및 짧은 FECBLOCK 내의 180개의 인접한 QC 블록으로 구성된다. 긴 또는 짧은 FECBLOCK 내의 각각의 QC 블록은 360 비트로 구성된다. 패리티 인터리빙된 LDPC 코드워드는 QCB 인터리빙에 의해 인터리빙된다. QCB 인터리빙의 단위는 QC 블록이다. 패리티 인터리빙의 출력에서의 QC 블록은 도 23에 도시된 바와 같이 QCB 인터리빙에 의해 퍼뮤테이션(permutation)되고, 여기서, FECBLOCK 길이에 따라 Ncells=6480/n_mod 또는 16200/n_mod이다. QCB 인터리빙 패턴은 변조 타입 및 LDPC 코드 레이트의 각 조합에 고유하다.
QCB 인터리빙 후, 내부 그룹 인터리빙은 이하의 표 32에 정의된 변조 타입 및 순서(n_mod)에 따라 수행된다. 하나의 내부 그룹에 대한 QC 블록의 수(NQCB _IG)가 또한 정의된다.
변조 타입 n_mod NQCB_IG
QAM-16 4 2
NUC-16 4 4
NUQ-64 6 3
NUC-64 6 6
NUQ-256 8 4
NUC-256 8 8
NUQ-1024 10 5
NUC-1024 10 10
내부 그룹 인터리빙 프로세스는 QCB 인터리빙 출력의 NQCB -IG 개의 QC 블록으로 수행된다. 내부 그룹 인터리빙은 360개의 열과 NQCB_IG개의 행을 이용하여 내부 그룹의 비트를 기입 및 판독하는 프로세스를 갖는다. 기입 동작에서, QCB 인터리빙 출력으로부터의 비트가 행방향으로 기입된다. 판독 동작은 열 방향으로 수행되어 각 행으로부터 m개의 비트를 판독하고, 여기서, m은 NUC에 대하여 1과 같고 NCQ에 대하여 2와 동일하다.
도 24는 본 발명의 실시예에 따른 셀-워드 디멀티플렉싱을 나타내는 도면이다.
(a)는 8 및 12 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타내고 (b)는 10 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타낸다.
(a)에 도시된 바와 같이 비트 인터리빙 출력의 각 셀 워드
Figure 112016044477502-pct00010
은
Figure 112016044477502-pct00011
및
Figure 112016044477502-pct00012
로 디멀티플렉싱되고, 이는 하나의 XFECBLOCK에 대한 셀-워드 디멀티플렉싱 프로세스를 나타낸다.
MIMO 인코딩을 위한 상이한 타입의 NUQ를 이용한 10bpcu MIMO 케이스에 대하여, NUQ-1024에 대한 비트 인터리버가 재사용된다. (b)에 도시된 바와 같이 비트 인터리버 출력의 각 셀 워드
Figure 112016044477502-pct00013
는
Figure 112016044477502-pct00014
및
Figure 112016044477502-pct00015
으로 디멀티플렉싱된다.
도 25는 본 발명의 실시예에 따른 시간 인터리빙을 나타내는 도면이다.
(a) 내지 (c)는 TI 모드의 예를 나타낸다.
시간 인터리버는 DP 레벨에서 동작한다. 시간 인터리빙(TI)의 파라미터는 각 DP에 대하여 상이하게 설정될 수 있다.
PlS2-STAT 데이터의 일부에서 나타나는 다음의 파라미터는 TI를 구성한다:
DP_TI_TYPE(허용치: 0 또는 1): TI 모드를 나타냄; "0"은 TI 그룹당 다수의 TI 블록(1보다 많은 TI 블록)을 갖는 모드를 나타낸다. 이 경우, 하나의 TI 그룹은 하나의 프레임에 직접 맵핑된다(인터프레임 인터리빙이 아님). "1"은 TI 그룹당 단 하나의 TI 블록을 갖는 모드를 나타낸다. 이 경우, TI 블록은 1보다 많은 프레임에 확산될 수 있다(인터프레임 인터리빙).
DP_TI_LENGTH: DI_TI_TYPE="0"이면, 이 파라미터는 TI 그룹당 TI 블록의 수(NTI)이다. DP_TI_TYPE="1"에 대하여, 이 파라미터는 하나의 TI 그룹으로부터 확산된 프레임의 수(PI)이다.
DP_NUM_BLOCK_MAX(허용치: 0 내지 1023): TI 그룹당 XFECBLOCK의 최대 수를 나타냄.
DP_FRAME_INTERVAL(허용치: 1, 2, 4, 8): 주어진 PHY 프로파일의 동일 DP를 전달하는 2개의 연속적인 프레임 간의 프레임의 수(IJUMP)를 나타냄.
DP_TI_BYPASS(허용치: 0 또는 1): 시간 인터리빙이 DP에 사용되지 않으면, 이 파라미터는 "1"로 설정된다. 시간 인터리빙이 사용되면, "0"으로 설정된다.
추가적으로, PLS2-DYN 데이터로부터의 파라미터(DP_NUM_BLOCK)는 DP의 하나의 TI 그룹에 의해 전달된 XFECBLOCK의 수를 나타내는데 사용된다.
시간 인터리빙이 DP에 사용되지 않으면, 다음의 TI 그룹, 시간 인터리빙 동작 및 TI 모드는 고려되지 않는다. 그러나, 스케줄러로부터의 동적 구성 정보에 대한 보상 블록은 여전히 필요하다. 각 DP에서, SSD/MIMO 인코딩으로부터 수신된 XFECBLOCK은 TI 그룹으로 그룹핑된다. 즉, 각각의 TI 그룹은 정수의(an integer number of) XFECBLOCK의 세트이고 동적으로 가변하는 수의 XFECBLOCK를 포함한다. 인덱스의 TI 그룹 내의 XFECBLOCK의 수(n)는 NxBLOCK _Group_(n)으로 표시되고 PLS2-DYN 데이터의 DP_NUM_BLOCK로서 시그널링된다. NxBLOCK _Group_(n)는 0의 최소값으로부터 가장 큰값이 1023인 최대 값(NxBLOCK_Group_MAX)(DP_NUM_BLOCK_MAX에 대응)까지 변할 수 있다.
각 TI 그룹은 하나의 프레임에 직접 맵핑되거나 PI 프레임에 걸쳐 확산된다. 각각의 TI 그룹은 또한 1보다 많은 TI 블록(NTI)으로 분리되고, 각각의 TI 블록은 시간 인터리버 메모리의 하나의 용도에 대응한다. TI 그룹 내의 TI 블록은 약간 상이한 수의 XFECBLOCK를 포함할 수 있다. TI 그룹이 다수의 TI 블록으로 분리되면, 단 하나의 프레임에만 직접 맵핑된다. 이하의 표 33에 도시된 바와 같이 (시간 인터리빙을 스킵하는 추가의 옵션을 제외하고) 시간 인터리빙을 위한 3개의 옵션이 존재한다.
모드 설명
옵션 1 각각의 TI 그룹은 하나의 TI 블록을 포함하고 (a)에 도시된 바와 같이 하나의 프레임에 직접 맵핑된다. 이 옵션은 DP_TI_TYPE="0" 및 DP_TI_LENGTH="1"(NTI=1)에 의해 PLS2-STAT에서 시그널링된다.
옵션 2 각각의 TI 그룹은 하나의 TI 블록을 포함하고 1보다 많은 프레임에 맵핑된다. (b)는 하나의 TI 그룹이 2개의 프레임, 즉, DP_TI_LENGTH="2"(PI=2) 및 DP_frame_INTERVAL (IJUMP=2)에 맵핑되는 예를 나타낸다. 이것은 낮은 데이터 레이트 서비스에 더 높은 시간 다양성을 제공한다. 이 옵션은 DP_TI_TYPE="1"에 의해 PLS2-STAT에서 시그널링된다.
옵션 3 각각의 TI 그룹은 다수의 TI 블록으로 분리되고 (c)에 도시된 바와 같이 하나의 프레임에 직접 맵핑된다. 각각의 TI 블록은 전체 TI 메모리를 사용하여 DP에 최대 비트 레이트를 제공한다. 이 옵션은 PI=1 동안 DP_TI_TYPE="0" 및 DP_TI_LENGTH=NTI에 의해 PLS2-STAT에서 시그널링된다.
각 DP에서, TI 메모리는 입력 XFECBLOCK(SSD/MIMO 인코딩 블록으로부터의 출력 XFECBLOCK)를 저장한다. 입력 XFECBLOCK은
Figure 112016044477502-pct00016
으로서 정의되고,
여기서, dn,s,r,q는 n번째 TI 그룹의 s번째 TI 블록 내의 r번째 XFECBLOCK의 q번째 셀이고 다음과 같이 SSD 및 MIMO 인코딩의 출력을 나타낸다.
Figure 112016044477502-pct00017
또한, 시간 인터리버로부터의 출력 XFECBLOCK는 다음과 같이 정의되는 것으로 가정한다.
Figure 112016044477502-pct00018
여기서, hn,s,i는 n번째 TI 그룹의 s번째 TI 블록 내의 i번째 출력 셀(
Figure 112016044477502-pct00019
)이다.
일반적으로, 시간 인터리버는 프레임 빌딩 프로세스 전에 DP 데이터를 위한 버퍼로서 동작한다. 이것은 각각의 DP에 대한 2개의 메모리 뱅크에 의해 달성된다. 제1 TI 블록은 제1 뱅크에 기입된다. 제1 뱅크가 판독되는 동안 제2 TI 블록이 제2 뱅크에 기입된다.
TI는 트위스티드 행-열 블록 인터리버이다. n번째 TI 그룹의 s번째 TI 블록에 대하여, TI 메모리의 행(Nr)의 수는 셀의 수(Ncell)와 동일하다, 즉, Nr=Ncell이지만, 열의 수(Nc)는 수(NxBLOCK_TI(n,s))와 동일하다.
도 26은 본 발명의 일 실시예에 따라 트위스티드 행-열 블록 인터리버의 기본 동작을 나타낸다.
(a)는 시간 인터리버의 쓰기 동작을 나타내고, (b)는 시간 인터리버의 읽기 동작을 나타낸다. 제 1 XFECBLOCK은 TI 메모리의 제 1 열에 열 방향으로 쓰여지고, 제 2 XFECBLOCK은 다음 열에 쓰여지고, 기타 등등은 (a)에 나타난 바와 같다. 그리고, 인터리빙 어레이 내에, 셀들은 대각선 방향으로 읽혀진다. 제 1 행 (가장 좌측의 열에서 시작하는 열을 따라 오른쪽에 있는) 으로부터 마지막 행으로 대각선 방향으로 리딩하는 동안, Nr 셀들은 (b)에 나타난 바와 같이 읽혀진다. 구체적으로, 연속적으로 읽혀지는 TI 메모리 셀 위치를
Figure 112016044477502-pct00020
이라고 가정하면, 그러한 인터리빙 어레이에서 읽기 프로세스는 행 인덱스
Figure 112016044477502-pct00021
, 열 인덱스
Figure 112016044477502-pct00022
, 및 연관된 트위스팅 파라미터
Figure 112016044477502-pct00023
를 다음 표현과 같이 계산함에 따라 수행된다.
Figure 112016044477502-pct00024
Figure 112016044477502-pct00025
는
Figure 112016044477502-pct00026
에 상관없이 대각선 방향 읽기 프로세스에 대한 공통 시프트 값이고, 그것은 다음 표현과 같이, PLS2-STAT에 주어진
Figure 112016044477502-pct00027
에 의해서 결정된다.
Figure 112016044477502-pct00028
그 결과, 읽혀지는 셀 위치는
Figure 112016044477502-pct00029
와 같은 좌표에 의해 계산된다.
도 27은 본 발명의 일 실시예에 따른 트위스티드 행-열 블록 인터리버의 동작을 나타낸다.
좀 더 구체적으로, 도 27은
Figure 112016044477502-pct00030
,
Figure 112016044477502-pct00031
,
Figure 112016044477502-pct00032
인 경우에, 가상 XFECBLOCK들을 포함하는 각 TI 그룹을 위한 TI 메모리 내에 인터리빙 어레이를 나타낸다.
가변 숫자
Figure 112016044477502-pct00033
는
Figure 112016044477502-pct00034
보다 작거나 또는 같을 것이다. 그러므로, 수신측에서 단일-메모리 디인터리빙을 달성하기 위해서,
Figure 112016044477502-pct00035
와 관계없이, 트위스티드 행-열 블록 인터리버에서 사용되기 위한 인터리빙 어레이는 가상 XFECBLOCK들을 TI 메모리에 삽입함으로 인해
Figure 112016044477502-pct00036
의 크기로 세팅되고, 읽기 프로세스는 다음 표현과 같이 수행된다.
Figure 112016044477502-pct00037
TI 그룹의 수가 3으로 세팅된다. 시간 인터리버의 옵션은 DP_TI_TYPE='0', DP_FRAME_INTERVAL='1', DP_TI_LENGTH='1', 즉, NTI=1, IJUMP=1, 및 PI=1에 의해 PLS2-STAT 데이터에서 시그널링된다. 각 Ncells = 30 셀들을 갖는, TI 그룹당 XFECBLOCK의 수는, 각각 NxBLOCK _ TI(0,0)=3, NxBLOCK _ TI(1,0)=6, 및 NxBLOCK _ TI(2,0)=5, 에 의해 PLS2-DYN 데이터에서 시그널링된다. XFECBLOCK의 최대 수는
Figure 112016044477502-pct00038
으로 이어지는 NxBLOCK _Group_MAX 에 의해 PLS2-STAT 데이터에서 시그널링된다.
도 28은 본 발명의 실시예에 따른 트위스티드 행-열 블록 인터리버의 대각선 방향 읽기 패턴을 나타낸다.
좀 더 구체적으로, 도 28은
Figure 112016044477502-pct00039
및 Sshift=(7-1)/2=3 의 파라미터들을 갖는 각각의 인터리빙 어레이로부터 대각선 방향 리딩 패턴을 나타낸다. 상기 의사코드(pseudocode)와 같이 나타난 읽기 프로세스에서,
Figure 112016044477502-pct00040
인 경우에, Vi의 값은 스킵되고, Vi의 다음 계산된 값이 사용된다.
도 29는 본 발명의 실시예에 따른 각각의 인터리빙 어레이로부터 인터리빙된 XFECBLOCK을 나타낸다.
도 29는
Figure 112016044477502-pct00041
및 Sshift=3의 파라미터를 갖는 각각의 인터리빙 어레이로부터 인터리빙된 XFECBLOCK을 나타낸다.
이하에서는 본 발명의 실시예에 따른 방송 신호 송신 장치가 PLS 데이터를 인코딩하여 프로텍트(protect)하는방법을 설명한다. PLS는 수신기가 피지컬 레이어 DP들 (physical layer DPs)에 대해 억세스할 수 있게 한다. PLS 데이터는 PLS1 데이터 및 PLS2 데이터를 포함할 수 있다.
PLS1 데이터는 PLS2 데이터를 수신하고 디코딩하는데 요구되는 파라미터를 포함하는 베이직 전송 파라미터를 제공할 수 있다. PLS1 필드들은 하나의 프레임 그룹의 전체 기간동안 변하지 않고 유지될 수 있다.
PLS2는 수신기가 원하는 DP를 디코딩하기 위해 필요한 충분한 정보를 제공할 수 있다. PLS2 시그널링은 두 타입들의 파라미터들을 포함할 수 있다. 즉, PLS2-STAT과 PLS2-DYN을 포함할 수 있다. PLS2-STAT 파라미터들은 하나의 프레임 그룹 내에서 동일한 값을 가지며, 반면 PLS2-DYN은 현재 프레임에 대해 특정되는 정보들을 제공한다. PLS2-DYN 파라마터들은 하나의 프레임 그룹의 기간동안 변경될 수 있으나, 필드들의 사이즈는 동일하게 유지될 수 있다.
PLS1과 PLS2-STAT 부분은 두 수퍼-프레임들의 경계에서만 변경될 수 있다. 인밴드 시그널링은 PLS1 또는 PLS2-STAT의 파라미터들이 다음 수퍼-프레임에서 변경됨을 인디케이팅하는 카운터를 포함할 수 있다. 수신 장치는 인디케이팅된 변경이 적용될 것이라고 언급된 수퍼-프레임의 첫번째 프레임 내의 FSS(s)로부터 새로운 PLS 파라미터들을 확인하여 변경되는 경계를 위치시킬 수 있다.
도 30은 본 발명의 일 실시예에 따른 PLS 데이터 프로텍션 과정을 설명하는 블록 다이어그램이다.
구체적으로 도 30은 본 발명의 일 실시예에 따른 방송 신호 송신 장치의 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록과 Shortened/Punctured FEC 인코더(LDPC/BCH)의 상세 블록도를 나타낸다.
도 30에 도시된 바와 같이 본 발명의 일 실시예에 따른 PLS 데이터 프로텍션 과정은 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록, BB 스크램블러 (scrambler), Shortened/Punctured FEC 인코더(LDPC/BCH) 를 포함할 수 있다. 본 발명에서 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록은 시그널링 생성 (Signaling Generation) 블록으로 호칭할 수 있다. BB 스크램블러 (scrambler)은 스크램블러 (scrambler) 또는 PLS 스크램블러 (scrambler)로 호칭할 수 있다. 이하, 각 블록의 동작을 설명한다.
시그널링 생성 (Signaling Generation) 블록은 PLS 필드 생성 (Field Generation) 블록과 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&block segmentation block)을 포함할 수 있다.
시그널링 생성 (Signaling Generation) 블록은 각 펑션 블록의 오퍼레이션에 사용되는 피지컬 레이어 시그널링 정보를 생성할 수 있다. 이러한 시그널링 정보는 수신단에서 원하는 서비스를 복원할 수 있도록 전송될 수 있다.
PLS 생성 (generation) 블록은 매니지먼트 정보 (management information)과 스케쥴러 (Scheduler)로부터 입력된 PLS-dyn_DP0-n(m)을 기반으로 PLS1 데이터 및 PLS2 데이터 각각을 생성하여 출력할 수 있다. PLS-dyn_DP0-n(m)은 프레임 (frame) m에 포함된 DP를 지시하는 정보를 포함하는 PLS2-dyn 데이터다. 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&block segmentation block)은 PLS 데이터에 dummy 데이터(또는 padding bits)를 삽입하고, LDPC 인코딩을 위한 단위로 PLS 데이터를 분할할 수 있다. 이 경우, LDPC 인코딩을 위한 단위로 분할된 PLS 데이터를 Ksig라 호칭할 수 있다. 또한 LDPC 인코더로 입력되는 분할된 각 PLS 데이터를 information 블록이라 호칭할 수 있다. 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&block segmentation block)은 PLS1 데이터에 대해서는 분할을 수행하지 않을 수 있다.
이후, The PLS generation 블록으로부터 출력된 PLS1 데이터, PLS2 데이터는 각각 독립적으로 처리될 수 있다.
이하, 각 블록의 동작은 PLS1 데이터 및 PLS2 데이터 각각에 대해 수행될 수 있다. 이하 도면의 설명에서 PLS 데이터는 PLS1 데이터 또는 PLS2 데이터를 포함하는 의미로 사용될 수 있다.
이후, BB 스크램블러 (scrambler) 블록은 입력된 PLS 데이터를 스크램블링하여 출력할 수 있다. The PLS 데이터는 에너지 분산을 위해 스크램블링(랜더마이징)될 수 있다.
이후, Shortened/Punctured FEC 인코더는 입력된 스크램블링된 PLS 데이터를 인코딩할 수 있다.
Shortened/Punctured FEC 인코더는 shortened and punctured LDPC 인코딩된 PLS 데이터를 출력할 수 있다. Shortened/Punctured FEC 인코더로부터 출력된 LDPC 인코딩된 PLS 데이터는 비트 인터리버로 입력된다. 비트 인터리버는 입력된 shortened and punctured LDPC 인코딩된 PLS 데이터의 비트들을 인터리빙할 수 있다.
도 30에 도시된 바와 같이 본 발명의 일 실시예에 따른 Shortened/Punctured FEC 인코더(LDPC/BCH)는 BCH 인코더, 제로 비트 삽입 (zero-bit insertion) 블록, LDPC 인코더, LDPC 패리티 펑처링 (Parity Puncturing) 블록을 포함할 수 있다. 이하, Shortened/Punctured FEC 인코더(LDPC/BCH)의 각 블록들의 동작을 구체적으로 설명한다.
BCH 인코더는 입력된 PLS 데이터를 BCH 인코딩 할 수 있다. BCH 인코딩 후, 제로 비트 삽입 (zero-bit insertion) 블록은 LDPC 인코딩 입력을 생성하기 위해 BCH 출력의 앞부분에 제로 비트들을 삽입할 수 있다. 본 발명의 일 실시예에 따른 LDPC 인코딩 입력은 제로 비트 삽입 (zero-bit insertion) 블록이 삽입하는 제로 비트들 (zero bits)로 인해 일정한 길이를 유지할 수 있다.
이 경우, PLS 데이터에 삽입되는 제로 비트들 (zero bits)의 크기는 표 4를 기반으로 결정될 수 있다. 구체적으로 PLS 데이터에 삽입되는 제로 비트들 (zero bits)의 크기는 (K_bch-K_sig)로 결정될 수 있다. PLS2 데이터의 K_sig는 PLS1 데이터의 K_sig와 달리 가변적인 값을 가질 수 있다. 따라서 PLS2 데이터에 삽입되는 제로 비트들 (zero bits)의 크기는 K_sig와 K_bch에 따라 변경될 수 있음을 알 수 있다.
LDPC 인코더는 BCH 인코더로부터 입력된 PLS1 데이터에 퍼뮤테이션 (permutation)을 수행할 수 있다. 이 경우, 퍼뮤테이션 (permutation)은 쇼트닝 오더 (shortening order) 또는 퍼뮤테이션 패턴 (permutation pattern)을 기반으로 수행될 수 있다. 퍼뮤테이션 (permutation) 단위는 90 비트 단위로 이루어 질 수 있다.
LDPC 인코더는 BCH 인코더로부터 입력된 PLS2 데이터에 대해서는 LDPC 인코딩 이후, H 매트릭스 (H matrix)의 컬럼 퍼뮤테이션 (column permutation)을 수행하여 쇼트닝 (shortening) 성능을 확보할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 송신기 및 방송 신호 수신기는 퍼뮤테이션이 수행된 PLS 데이터를 인코딩 및 디코딩 할 때, 복잡도를 낮출 수 있다. H 매트릭스 (H matrix)는 패리티 체크 매트릭스 (parity check matrix)로 호칭할 수 있다.
LDPC 인코더는 퍼뮤테이팅된 (permutated) PLS1 데이터에 대해 LDPC 인코딩할 수 있다. 또한 LDPC 인코더는 PLS2 데이터에 대해 LDPC 인코딩할 수 있다. LDPC 인코더는 LDPC 인코딩된 PLS 데이터를 H 매트릭스 (H matrix)의 형태로 출력할 수 있다. LDPC 인코딩 블록으로부터 출력된 H 매트릭스 (H matrix)는 시퀀셜 (sequential)한 형태이며, 패리티 파트 (parity part)는 듀얼 다이어고널 (dual diagonal)형태이다. 이와 같은 H 매트릭스 (H matrix)의 구조로 인해 방송 신호 수신기는 PLS 데이터를 빠르게 디코딩할 수 있다.
본 발명의 일 실시예에 따른 LDPC 인코딩 블록은 PLS1 데이터의 경우, 4K-1/4 LDPC code를 사용하고, PLS2 데이터의 경우, 4K-1/4 또는 7K-3/10 LDPC code를 사용하여 H 매트릭스 (H matrix)를 출력할 수 있다.
이후, LDPC 패리티 펑처링 (Parity Puncturing) 블록은 LDPC 인코딩된 PLS 데이터의 비트들에서 LDPC 패리티 비트들 중 일부를 펑처링 (puncturing)할 수 있다. 이후, LDPC 패리티 펑처링 (Parity Puncturing) 블록은 BCH 인코딩 이후에 삽입되었던 제로 비트들 (zero bits)를 제거하여 인코딩된 PLS 데이터를 출력할 수 있다. 본 발명의 일 실시예에 따른 LDPC 패리티 펑처링 (Parity Puncturing) 블록은 펑처링 비트들 (puncturing bits)과 삭제되는 제로 비트들 (zero bits)를 조절하여 특정 코드 레이트 (code rate)의 인코딩된 PLS 데이터를 출력할 수 있다.
K_sig는 BB 스크램블러 (scrambler) 블록이 출력하는 스크램블링된 PLS 데이터의 크기이다. K_bch는 K_sig의 크기에 따라 1020 또는 2100으로 결정된다.(표 4 참조)
도 31은 본 발명의 일 실시예에 따른 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록의 동작에 대응하는 PLS2 데이터의 구조를 나타낸 도면이다.
구체적으로 도 31은 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록의 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&block segmentation block)의 동작에 대응되는 PLS2 데이터의 구조를 나타낸 도면이다.
상술한 바와 같이 PLS2 데이터는 PLS2-STAT와 PLS2-DYN를 포함한다. 도면에서 PLS2 데이터의 길이를 KPLS2, PLS2-STAT의 길이를 KPLS2_STAT, PLS2-DYN의 길이를 KPLS2_DYN로 표기한다.
상술한 바와 같이 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&block segmentation block)은 PLS2 데이터에 더미 데이터(dummy data) 또는 패딩 비트들 (padding bits)을 삽입할 수 있다. 구체적으로 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&block segmentation block)은 PLS2-STAT의 뒤와 PLS2-DYN의 뒤에 각각 K_PLS2_STAT_PAD, K_PLS2_DYN_PAD만큼 더미 데이터(dummy data) 를 삽입할 수 있다.
PLS2 데이터의 길이는 서로 다른 프레임 그룹 내에서 상이할 수 있다. PLS2데이터는 PLS2 데이터의 양에 따라 하나 또는 복수의 LDPC 코딩된 블록들로 세그멘팅되어 전송될 수 있다. LDPC 코드워드의 패리티 비트들은 시그널링 데이터에 추가될 수 있다. LDPC 코드는 두 개의 LDPC 코드들 중 하나가 사용될 수 있으며, 이는 표 4에서 기술한 K_sig의 길이에 따를 수 있다. PLS2 시그널링을 위한 LDPC 코드워드들의 숫자인 N_PLS2_FEC_블록은 다음과 같이 결정될 수 있다.
Figure 112016044477502-pct00042
,
여기서 K_bch 는 2100, n_MOD 는 표 4에서 정의된 모듈레이션 오더이고, K_PLS2_STAT 및 K_PLS2_DYN 의 길이는 PLS1 필드 내의 PLS2_STAT_SIZE_BIT 및 PLS2_DYN_SIZE_BIT 에 의해 정의될 수 있다.
Figure 112016044477502-pct00043
K_PLS2_STAT_PAD 및 K_PLS2_DYN_PAD 은 각각 PLS2_STAT 패딩 비트들 (padding bits) 및 PLS2_DYN 패딩 비트들 (padding bits)의 길이를 나타낼 수 있다.
패딩을 포함하는 PLS2의 최종 길이, K_PLS2, 는 다음과 같이 계산될 수 있다.
Figure 112016044477502-pct00044
N_PLS2_FEC_block 개의 블록들 각각에 포함된 인포메이션 비트들의 개수인 K_sig는 다음과 같이 정의될 수 있다.
Figure 112016044477502-pct00045
PLS2 시그널링의 각 파트는 도 31에 도신된 바와 같이, N_PLS2_FEC_block 개의 세그먼트들로 세그멘팅되고, N_PLS2_FEC_block 개의 블록들 전체에 대해 균일하게 스프레드 (spread) 된다. 이러한 오퍼레이션은 모든 코딩된 블록(coded block)들에 대한 균일한 프로텍션을 보장할 수 있다.
마지막 세그먼트를 제외한 각 세그먼트는 동일한 구성을 포함하고 있으며, 오름차순의 세그먼트 오더, m=1, 2,…, N_PLS2_FEC_block-1 에 의해 연속적으로 선택된 비트들을 포함할 수 있다.
마지막 세그먼트, N_PLS2_FEC_block 번째 세그먼트는 다른 세그먼트들과 동일하게 K_sig 크기를 갖지만, PLS2-STAT, PLS2-DYN뿐만 아니라, 패딩 데이터인 PLS2_STAT_PAD와 PLS2_DYN_PAD도 포함할 수 있다.
첫번째부터 마지막 세그멘테이션까지 m번째 세그먼트는 다음의 두 개의 파트들을 포함한다.
첫번째 파트는 PLS2 static 인포메이션의 부분을 포함하며 해당 부분은 {(m-1) x K_PLS2_STAT_block+1} 부터 {m x K_PLS2_STAT_ block } 까지의 인덱스를 갖는다.
두번째 파트는 PLS2 dynamic 인포메이션의 부분을 포함하며, 해당 부분은 {(m-1) x K_PLS2_DYN_ block +1} 부터 {m x K_PLS2_DYN_ block } 까지의 인덱스를 갖는다.
마지막 세그멘테이션은 다음의 두 개의 파트들을 포함한다.
첫번째 파트는 PLS2 static 인포메이션의 나머지 부분을 포함하며 해당 부분은 {(NPLS2_FEC_ block -1) x KPLS2_STAT_ block +1} 부터 {KPLS2_STAT} 까지의 인덱스를 갖는다. 또한, K_PLS2_STAT_PAD 비트의 PLS2 static 인포메이션에 대한 패딩 비트들이 뒤따른다.
두번째 파트는 PLS2 dynamic 인포메이션의 나머지 부분을 포함하며 해당 부분은 {(NPLS2_FEC_ block -1) x KPLS2_DYN_ block +1} 부터 {KPLS2_DYN} 까지의 인덱스를 갖는다. 또한, K_PLS2_DYN_PAD 비트의 PLS2 dynamic 인포메이션에 대한 패딩 비트들이 뒤따른다.
도 32는 Shortened/Punctured FEC 인코더(LDPC/BCH)의 동작에 대응하는 PLS 데이터 구조를 나타낸다.
구체적으로 도 32는 본 발명의 일 실시예에 따른 피지컬 레이어 시그널링 생성 (Physical Layer Signaling Generation) 블록이 출력한 각 PLS 데이터 인포메이션 블록을 FEC 인코딩하는 동작에 대응하는 PLS 데이터구조를 나타낸다.
(a)는 PLS2 데이터 세그멘테이션 (segmentation)을 나타낸 도면이다. 상술한 바와 같이 하나의 PLS2 데이터 세그멘테이션 (segmentation)의 크기는 K_sig이고, 하나의 PLS2 데이터 세그멘테이션 (segmentation)은 PLS2-STAT와 PLS2-DYN을 포함할 수 있다. 마지막 PLS2 데이터 세그멘테이션 (segmentation)의 경우, PLS2 데이터 세그멘테이션 (segmentation)은 PLS2-STAT, PLS2-DYN뿐만 아니라, 패딩 (padding) 데이터인 PLS2_STAT_PAD와 PLS2_DYN_PAD도 포함할 수 있다.
(b)는 (Shortened) BCH 인코더 출력 (output)을 나타낸 도면이다. BCH 인코더는 입력된 PLS2 데이터 세그멘테이션 (segmentation)에 BCH 패리티 비트를 추가하여 출력할 수 있다. PLS2 데이터의 경우, 크기가 가변적이기 때문에 본 발명의 일 실시예에 따른 제로 비트 삽입 (zero-bit insertion) 블록은 K_bch와 K_sig의 차이만큼 제로 비트들 (zero bits)을 삽입 (insertion)할 수 있다.
(c)는 제로 비트 삽입 (zero-bit insertion)이 수행된 PLS2 데이터 세그멘테이션 (segmentation)의 구조를 나타낸 도면이다. 제로 비트 삽입 (zero-bit insertion) 블록은 PLS2 데이터 세그멘테이션 (segmentation)에 제로 비트들 (zero bits)를 삽입하여 출력할 수 있다. 이 경우, 제로 비트들 (zero bits)들이 삽입되는 위치는 특정 쇼트닝 오더 (shortening order) 또는 퍼뮤테이션 패턴 (permutation pattern)을 기반으로 결정될 수 있다.
(d)는 LDPC 인코더로부터 출력된 LDPC 인코딩된 PLS2 데이터 세그멘테이션 (segmentation)의 구조를 나타낸 도면이다. LDPC 인코더는 K_ldpc에 LDPC 패리티 비트들을 추가하여 출력할 수 있다. K_ldpc는 LDPC 인코더로 입력되는 PLS2 데이터 세그멘테이션 (segmentation)의 크기이다.
(e)는 LDPC 패리티 펑처링 (Parity Puncturing)이 수행된 PLS2 데이터 세그멘테이션 (segmentation)의 구조를 나타낸 도면이다. LDPC 패리티 펑처링 (Parity Puncturing) 블록은 LDPC 패리티 비트들 (parity bits) 중 일부를 펑처링 (puncturing)할 수 있다. 이후, LDPC 패리티 펑처링 (Parity Puncturing) 블록은 삽입된 제로 비트들 (zero bits)를 삭제하여 출력할 수 있다. 이 경우, LDPC 패리티 펑처링 (Parity Puncturing) 블록은 펑처링될 패리티 그룹의 퍼뮤테이션 오더 (Permutation order of parity group to be punctured)를 기반으로 펑처링 (puncturing)을 수행할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 일정 수준 이상의 오류 정정 능력을 보장하기 위해 제로 패딩 비트들 (zero-padding bits)과 펑처링 패리티 비트들 (puncturing parity bits)의 위치와 순서를 변경할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 FEC 인코더는 각 PLS 데이터에 대해 제로 패딩을 수행하고, 제로 패딩된 블록 뒤에 패리티 비트들을 붙여 LDPC 인코딩을 수행하고, 패리티 비트들 (parity bits) 들에 대해 펑처링을 수행하여 FEC 블록을 출력할 수 있다. FEC 블록은 도면에 도시된 바와 같이 unchg_bit와 chg_bit를 포함할 수 있다. unchg_bit은 프레임 그룹 (frame-group) 내에서 변하지 않는 PLS2-STAT을 포함하고, chg_bit은 프레임마다 변하는 PLS2-DYN, BCH 패리티 비트들, LDPC 패리티 비트들 (parity bits) 을 포함할 수 있다. Kunchg_bit는 unchg_bit의 크기를 의미하고, Kchg_bit는 chg_bit의 크기를 의미한다.
이하, 상술한 PLS2 데이터 세그멘테이션 (segmentation)의 구조에 대응하는 각 블록들의 구체적인 동작을 설명한다.
BCH 인코더는 입력된 PLS 데이터를 BCH 인코딩 할 수 있다. BCH 인코딩 후에, 제로 비트 삽입 (zero-bit insertion) 블록은 LDPC 인코딩 입력을 생성하기 위해 BCH 출력 비트들의 앞부분에 제로 비트들 (zero bits)을 삽입할 수 있다. 본 발명의 일 실시예에 따른 LDPC 인코더의 입력은 제로 비트 삽입 (zero-bit insertion) 블록에 의해 삽입되는 제로 비트들 (zero bits)로 인해 일정한 길이를 유지할 수 있다.
이 경우, PLS 데이터에 삽입되는 제로 비트들 (zero bits)의 크기는 표 4를 기반으로 결정될 수 있다. 구체적으로 PLS 데이터에 삽입되는 제로 비트들 (zero bits)의 크기는 (K_bch-K_sig)로 결정될 수 있다. PLS2 데이터의 K_sig는 PLS1 데이터의 K_sig와 달리 가변적인 값을 가질 수 있다. 따라서 PLS2 데이터에 삽입되는 제로 비트들 (zero bits)의 크기와 위치는 K_sig와 K_bch에 따라 변경될 수 있음을 알 수 있다.
본 발명의 일 실시예에 따른 LDPC 인코딩 블록은 PLS1 데이터의 경우, 4K-1/4 LDPC code를 사용하고, PLS2 데이터의 경우, 4K-1/4 또는 7K-3/10 LDPC code를 사용하여 H 매트릭스 (H matrix)를 출력할 수 있다.
이후, 패리티 펑처링 (Parity Puncturing) 블록은 LDPC 인코딩된 bits of PLS 데이터에서 LDPC 패리티 비트들 (parity bits) 중 일부를 펑처링하고, BCH 인코딩 이후에 삽입되었던 제로 비트들 (zero bits)를 제거하여 인코딩된 PLS 데이터를 출력할 수 있다. 본 발명의 일 실시예에 따른 패리티 펑처링 및 삽입된 제로들 제거 블록 (Parity Puncturing Removal Inserted-Zeros block) 은 펑처링 비트들과 삭제되는 제로 비트들 (zero bits)를 조절하여 특정 코드 레이트 (code rate)의 인코딩된 PLS 데이터를 출력할 수 있다.
본 도면에서는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 PLS-post 데이터를 인코딩하는 동작을 나타내고 있으나, 이는 실시예에 불과하며, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS1 데이터에 대해서도 동일하게 인코딩 동작을 수행할 수 있다.
도 32에서 설명하는 각 블록의 동작은 도 30에서 상술한 블록들의 동작과 동일할 수 있다.
도 33은 인코딩된 PLS 데이터가 PLS 리피티션 (repetition) 방식으로 각 신호 프레임에 배치되는 과정을 설명하는 도면이다.
상술한 바와 같이 FEC 인코더로부터 출력된 인코딩된 PLS 데이터는 각 신호 프레임에 배치될 수 있다. 인코딩된 PLS1 데이터는 프레임 그룹 내에서 변하지 않으므로 동일한 프레임 그룹에 포함되는 각 신호 프레임은 동일한 PLS1 데이터를 포함할 수 있다.
각 신호 프레임을 위한 인코딩된 PLS2 데이터는 도 32에서 상술한 바와 같이 각각 unchg_bit와 chg_bit를 포함할 수 있다. 즉, n-th PLS2는 n-th 프레임을 위한 PLS2 데이터이고, (n+1)-th PLS2는 (n+1)-th 프레임을 위한 PLS2 데이터, (n+2)-th PLS2는 (n+2)-th 프레임을 위한 PLS2 데이터다. 각 PLS2 데이터는 복수개의 FEE 인코딩된 PLS2 세그멘테이션 (segmentation)을 포함할 수 있다. 이 경우, n-th 프레임, (n+1)-th 프레임, (n+2)-th 프레임은 모두 동일한 unchg_bit를 포함할 수 있다.
PLS 리피티션 방식이란 신호 프레임에 현재 신호 프레임을 위한 인코딩된 PLS2 데이터 이외에도 다음 신호 프레임을 위한 인코딩된 PLS2 데이터를 배치시키는 방식이다. 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 n-th 프레임에 n-th PLS2와 (n+1)-th PLS2를 배치할 수 있다. 이 경우, n-th PLS2와 (n+1)-th PLS2의 unchg_bit는 반복 배치하지 않고, (n+1)-th PLS2의 chg_bit을 n-th 프레임에 배치시킬 수 있다. PLS 리피티션 (repetition)은 PLS2 리피티션으로 호칭될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 현재 신호 프레임에 PLS1, n-th PLS2 그리고 (n+1)-th PLS2의 chg_bit을 순차적으로 배치할 수 있다.
PLS2 리피티션 방식으로 PLS 데이터가 배치된 신호 프레임을 수신한 방송 신호 수신 장치는 next 프레임 ((n+1)-th 프레임)의 PLS2 데이터를 현재 프레임 (current frame, n-th 프레임)으로부터 획득함으로써 수신 성능을 향상시킬 수 있다.
도 34는 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 PLS 데이터 디코딩을 수행하는 블록도을 나타낸 도면이다.
도 34에 도시된 방송 신호 수신 장치의 각 블록들은 도 30 내지 도 33에서 설명한 방송 신호 송신기의 PLS 데이터 프로텍션 역과정을 수행할 수 있다.
본 발명의 일 실시예에 따른 PLS 데이터 디코딩을 수행하는 블록은 Shortened/Punctured FEC 디코더(LDPC/BCH), BB 디스크램블러 (Descrambler), 피지컬 레이어 시그널링 (Physical Layer Signaling)디코더를 포함할 수 있다. Shortened/Punctured FEC 디코더(LDPC/BCH)는 코드워드 머니플레이션 블록 (manipulation block), LDPC 디코더, 더미 (Dummy) 데이터 제거 블록, BCH 디코더를 포함할 수 있다.
피지컬 레이어 시그널링 (Physical Layer Signaling)디코더는 PLS block 컴비네이션 블록, PLS 데이터 필드 파서 (data field parser)를 포함할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 PLS1 데이터와 PLS2 데이터를 각각 독립적으로 처리할 수 있다.
이하, 각 블록들의 동작을 설명한다.
코드워드 머니플레이션 블록 (manipulation block)은 입력된 비트 디인터리빙된 (bit-deinterleaved) PLS 데이터들 중 동일한 데이터들을 결합할 수 있다. PLS1 데이터와 PLS2 리피티션 모드 (repetition mode)인 경우의 PLS2-STAT는 둘 이상의 신호 프레임에 반복 전송될 수 있다. 따라서 코드워드 머니플레이션 블록 (manipulation block)은 반복 전송된 각 PLS 데이터를 결합하여 출력할 수 있다. 코드워드 머니플레이션 블록 (manipulation block)은 PLS1 데이터를 결합하는 경우, 단순히 동일 이득 컴바이닝 (equal gain combining)할 수 있다. 또는 코드워드 머니플레이션 블록 (manipulation block)은 추정된 PLS1 데이터 전송 채널을 기반으로 PLS1 데이터들을 맥시멈 레이쇼 컴바이닝 (Maximum ratio combining)할 수도 있다.
코드워드 머니플레이션 블록 (manipulation block)은 PLS2-STAT를 결합하는 경우에도 단순히 동일 이득 컴바이닝 (equal gain combining)하거나 추정된 PLS1 데이터 전송 채널을 기반으로 PLS2-STAT를 맥시멈 레이쇼 컴바이닝 (Maximum ratio combining)할 수도 있다.
코드워드 머니플레이션 블록 (manipulation block)은 피지컬 레이어 시그널링 (Physical Layer Signaling) 디코더로부터 디코딩된 PLS 데이터의 오류 여부에 대한 정보를 입력받을 수 있다. 디코딩된 PLS 데이터에 오류가 없는 경우, 방송 신호 수신 장치는 해당 디코딩된 PLS 데이터를 기지 (기지 (known)) 데이터로 사용할 수 있다. 구체적으로 본 발명의 일 실시예에 따른 방송 신호 수신 장치의 피지컬 레이어 시그널링 (Physical Layer Signaling)디코더는 PLS2 데이터의 오류 여부를 판단할 수 있는 정보를 Shortened/Punctured FEC 디코더(LDPC/BCH)(또는 코드워드 머니플레이션 블록 (manipulation block))로 전송할 수 있다. 상술한 바와 같이 PLS1 데이터는 PLS2 데이터의 오류 여부를 판단할 수 있는 정보 및 PLS2를 디코딩하기 위한 정보를 포함할 수 있다. 구체적으로 PLS1 데이터는 PLS2 데이터의 오류 여부를 판단할 수 있는 정보로서 프레임 그룹 (frame-group) 내에서 변하지 않는 PLS2 데이터의 크기 및 변하는 PLS2 데이터의 크기를 지시하는 정보를 포함할 수 있다. 이 경우, PLS1 데이터가 포함하는 정보는 각각 도 13에서 상술한 PLS2_STAT_SIZE_BIT, PLS2_DYN_SIZE_BIT에 해당한다. PLS2 를 처리하는 Shortened/Punctured FEC 디코더(LDPC/BCH)는 PLS2_STAT_SIZE_BIT, PLS2_DYN_SIZE_BIT를 기반으로 FEC 디코딩된 PLS2 데이터의 오류 여부를 판단할 수 있다.
FEC 디코딩된 PLS2-STAT 데이터가 오류가 없는 것으로 판단되면, 코드워드 머니플레이션 블록 (manipulation block)은 해당 FEC 디코딩된 PLS2-STAT 데이터를 기지 (known) 데이터로 결정할 수 있다.
LDPC 디코더는 PLS 데이터를 LDPC 디코딩할 수 있다. 또한 본 발명의 일 실시예에 따른 LDPC 디코더는 기지 (known) 데이터(상술한 decoded PLS 데이터)를 기반으로 LLR을 조절할 수 있다. 따라서 본 발명의 일 실시예에 따른 LDPC 디코더의 성능은 기지 (known) 데이터의 양에 비례하여 개선될 수 있다.
이후, 더미 (Dummy) 데이터 제거 블록은 LDPC 디코딩을 위해 삽입되었던 더미 (Dummy) 데이터를 제거할 수 있다. BCH 디코더는 더미 (Dummy) 데이터가 제거된 PLS 데이터를 BCH 디코딩할 수 있다.
이후, BB 디스크램블러 (Descrambler)는 BCH 디코딩된 PLS 데이터를 디스크램블링 (descrambling) 할 수 있다. 이는 방송 신호 송신 장치의 BB 스크램블러 (scrambler)의 역동작에 해당할 수 있다.
PLS block 컴비네이션 블록은 FEC 인코딩 및 디코딩을 위해 분할된 데이터들을 재정렬하여 하나의 PLS1 또는 PLS2로 출력할 수 있다. 즉, PLS block 컴비네이션 블록은 도 30 내지 도 31에서 상술한 더미 삽입 및 블록 세그멘테이션 블록 (Dummy Insertion&Block Segmentation block)의 역과정을 수행하여 하나의 PLS1 또는 PLS2를 출력할 수 있다.
PLS 데이터 필드 파서 (data field parser)는 도 13 내지 14에서 상술한 PLS1/2의 시그널링 필드를 추출할 수 있다.
PLS1/2의 시그널링 필드는 방송 신호 송신 장치에서 삽입한 각종 송신 파라미터와 상위 레이어 정보들을 포함할 수 있다. 추출된 PLS1/2의 시그널링 필드는 시스템 컨트롤러 (system controller)로 전송될 수 있다. 시스템 컨트롤러는 도 9에서 설명한 프레임 파싱 모듈 (Frame Parsing module 9010), 디매핑 및 디코딩 모듈 (demapping & decoding module 9020), 출력 프로세서 (output processor 9030) 일 수 있다.
상술한 블록들은 유사하거나 동일한 기능들을 하는 블록들에 의해 대체되거나 생략될 수 있다.
이하에서는 본 발명의 실시예에 따른 PLS 데이터의 프로텍션 방법을 설명한다. 구체적으로 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터를 인코딩하여 보호할 수 있다. 도 2에서 상술한 바와 같이 PLS 데이터는 PLS1 데이터와 PLS2 데이터를 포함할 수 있다. PLS2 데이터는 PLS2 static 데이터와 PLS2 dynamic 데이터를 포함할 수 있다.
본 명세서에서 PLS2 데이터는 PLS-post 데이터로 호칭될 수 있으며 PLS2 static 데이터는 PLS-post-STAT 데이터로, PLS2 dynamic 데이터는 PLS-post-DYN 데이터로 호칭될 수 있다.
상술한 바와 같이 프레임 그룹에 포함되는 각각의 프레임은 PLS 데이터를 포함할 수 있다.
PLS2-STAT의 파라미터들은 프레임 그룹 내에서 동일한 값을 가질 수 있다. 반면, PLS2-DYN의 파라미터들은 하나의 프레임 그룹의 기간동안 변경될 수 있다. 다만, 필드들의 사이즈는 고정될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 가변적 길이를 갖는 PLS 데이터를 일정한 길이(또는 크기)의 코드로 인코딩할 수 있다. 이 경우, 방송 신호 수신 장치의 디코딩 과정에서 발생하는 시간지연 및 복잡도가 기존 디코딩 방식에 비해 감소될 수 있다는 장점이 있다.
이하 본 발명의 일 실시예에 따른 PLS 데이터 인코딩 방법은 PLS1 데이터 및 PLS2 데이터 모두에 적용될 수도 있고, PLS1 데이터 또는 PLS2 데이터 중 어느 하나에만 적용될 수도 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다.
도 35는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 PLS 데이터를 인코딩하는 동작을 설명하는 도면이다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 가변적인 크기의 PLS 데이터를 적어도 하나 이상의 블록으로 분할하여 각각의 블록을 일정한 크기의 코드워드로 인코딩할 수 있다. 상술한 바와 같이 PLS 데이터의 크기는 가변적이므로 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터에 dummy 데이터를 부가하여 인코딩을 수행하기 위한 페이로드를 생성할 수 있다.
도 35의 (a)는 데이터 길이가 L인 single PLS-post 페이로드를 나타내는 도면이다. 상술한 바와 같이 PLS-post 페이로드는 PLS-post-STAT 데이터와 PLS-post-DYN 데이터를 포함하고, 추가적으로 더미 (dummy) 데이터를 포함할 수 있다. 더미 (dummy) 데이터는 각각 PLS-post-STAT 데이터 및 PLS-post-DYN 데이터 뒤에 삽입될 수 있다.
도 35의 (b)는 single PLS-post 페이로드를 M개로 분할한 것을 나타내는 도면이다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 PLS-post 페이로드를 일정한 크기(N)를 갖는 코드워드로 인코딩하기 위해, PLS-post 페이로드를 M개의 블록으로 분할할 수 있다. 이 때, 각 분리된 블록의 크기 X는 L/M과 같으며, 분할된 각 블록은 PLS-post-STAT 데이터 및 PLS-post-DYN 데이터를 포함할 수 있다.
이 때, PLS-post-STAT 데이터는 동일한 크기로 각 블록에 분할될 수 있다. 따라서 동일한 프레임 그룹 내에서 동일한 크기를 갖는 PLS-post-STAT 데이터가 반복 전송되므로, 방송 신호 수신 장치의 오류 정정 기능은 모든 블록들에 대해 일정하게 향상 될 수 있다.
또한, (a)에서 추가된 더미 (dummy) 데이터들은 분할된 블록들 중 가장 마지막 블록에 포함될 수 있다. 가장 마지막 블록에 포함된 더미 (dummy) 데이터는 해당 블록에 포함된 PLS-post-STAT 데이터와 PLS-post-DYN 데이터의 사이에 위치하거나, PLS-post-DYN 데이터의 뒤쪽에 위치할 수 있다. 더미 (dummy) 데이터의 위치는 설계자의 의도에 따라 변경될 수 있다.
도 35의 (c)는 방송 신호 송신 장치가 각 블록을 인코딩하는 과정을 나타낸다. 각 도면의 괄호안의 문자는 해당 데이터의 길이를 나타낸다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 분리된 블록을 코드워드 길이가 N이고, 정보 파트의 길이가 K인 코드로 인코딩할 수 있다. 코드 레이트는 정보 파트의 길이를 코드워드의 길이로 나눈 값으로 정의될 수 있다. 따라서 본 발명의 일 실시예에 따른 코드워드의 코드 레이트는 K/N이다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 블록에 대해 제로 패딩을 수행하고, 제로 패딩된 블록 뒤에 패리티 비트들 (parity bits)을 붙여 LDPC 인코딩을 수행하고, parity bits들에 대해 펑처링(puncturing)을 수행하여 FEC 블록을 출력할 수 있다. FEC 블록은 도면에 도시된 바와 같이 인포메이션 파트 (information part)(K)와 패리티 파트 (parity part)(N-K)를 포함할 수 있다. code rate K/N을 기반으로 인코딩된 PLS-post 데이터는 인포메이션 파트 (information part)(K)와 패리티 파트 (parity part)(N-K)를 포함할 수 있다. 인포메이션 파트 (information part)(K)는 PLS-post-STAT 데이터, PLS-post-DYN 데이터 그리고 제로 패딩 비트들 (Zero-padding bits)를 포함할 수 있다. 제로 패딩 비트들 (Zero-padding bits)는 zero-inserted bit로 호칭할 수 있다. 패리티 파트 (parity part)(N-K)에 포함되는 bits 중 일부는 펑처링 될 수 있으며, 이를 펑처링 비트들이라고 호칭할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 분리된 블록(separated block)의 크기에 따라, 일정한 정보 파트의 길이를 유지하기 위해 순차적으로 제로 패딩되는 bit들을 삽입할 수 있다.이 경우, 본 발명의 실시예에 따른 방송 신호 송신 장치는 정보 파트(인포메이션 파트 (information part))의 길이(K)에서 PLS 데이터의 길이(L/M)의 차, 즉 K-L/M 만큼 제로 패딩 비트들 (Zero-padding bits)를 삽입하여 PLS 데이터를 인코딩할 수 있다. 제로 패딩 비트들 (Zero-padding bits)를 삽입하여 PLS 데이터를 인코딩하는 방법은 일반적인 shortened code에서의 처리방법과 동일할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 다양한 길이의 PLS-post 데이터를 특정 code rate(예를 들어 K/N)를 기반으로 인코딩할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 일정 수준 이상의 오류 정정 능력을 보장하기 위해 parity bits를 삽입할 수 있다. 삽입되는 parity bits의 길이는 보호하고자 하는 PLS-post 데이터의 길이, L/M의 길이 등에 따라 변경될 수 있다.
상술한 특정 코드 레이트(예를 들어 K/N)를 기반으로 PLS-post 데이터를 인코딩하는 방법은 LDPC 인코딩 방법일 수 있다. 상술한 특정 코드 레이트는 설계자의 의도에 따라 변경가능하다.
또한, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 일정 수준 이상의 오류 정정 능력을 보장하기 위해 제로 패딩 비트들 (Zero-padding bits)와 펑처링 parity bits의 위치를 변경할 수 있다.
도 35의 (d)는 본 발명의 일 실시예에 따른 FEC 블록을 나타낸 도면이다. 본 발명에서는 FEC 블록을 전송 블록(transmitting block)이라 호칭할 수 있다. (d)는 삽입되었던 zero-padding bit가 삭제되고, parity bits 중 일부가 puncturing된 후의 FEC 블록을 나타낸다. 이후, 본 발명의 일 실시예에 따른 FEC block은 bit interleaving block으로 입력될 수 있다.
본 도면에서는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 PLS-post 데이터를 인코딩하는 동작을 나타내고 있으나, 이는 실시예에 불과하며, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS1 데이터에 대해서도 동일하게 인코딩 동작을 수행할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 Zero-padding의 위치를 특정하는 방법에 대한 구체적인 내용을 설명한다.
도 36은 본 발명의 일 실시예에 따른 PLS 데이터 인코딩 방법을 나타낸 도면이다.
구체적으로 도 36은 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 코드 워드의 정보 부분(information portion)에 zero padding bits를 삽입하고, 정보 부분의 비트들을 재배치하여 출력하는 데이터의 구조를 나타낸 도면이다.
도 36은 코드 워드의 정보 부분 (information portion or 인포메이션 파트 (information part))가 10bit이고, PLS-post 데이터는 8bits인 경우의 실시예를 나타낸다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 정보 파트의 길이(K)에서 PLS 데이터의 길이(L/M)의 차, 즉 K-L/M 만큼 제로 패딩 비트들 (Zero-padding bits)를 삽입하여 PLS 데이터를 인코딩할 수 있다. 이 경우, 제로 패딩 비트들 (Zero-padding bits)는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)(sequential order)에 따라 정보 부분에 삽입될 수 있다. 이후 방송 신호 송신 장치는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 기반으로 하는 퍼뮤테이션 (permutation) 정보에 따라 삽입된 제로 패딩 비트들 (Zero-padding bits)를 치환할 수 있다.
도 36의 (a)는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)및 퍼뮤테이션 정보를 포함하는 테이블이다. 도 36의 (b)는 제로 패딩 비트들 (Zero-padding bits)가 삽입된 코드워드의 정보 파트 (인포메이션 파트 (information part))를 나타내는 도면이다. 도 36의 (c)는 퍼뮤테이션 정보에 따라 재배열(reordering)된 코드워드(코드워드)의 정보 파트를 나타내는 도면이며, 도 36의 (d)는 정보 부분의 비트들이 재배치된 H matrix를 나타낸 도면이다.
이하 각 도면을 설명한다.
도 36의 (a)에 도시된 테이블의 오른쪽 열은 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 나타내고, 왼쪽 열은 퍼뮤테이션 (Permutation) 정보를 나타낸다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터를 인코딩 할 때, 일정 수준 이상의 오류 정정 능력을 보장하기 위해서 정해진 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 제로 패딩 비트들 (Zero-padding bits)를 정보 부분에 순차적으로 삽입할 수 있다.
도 36의 (a)에 도시된 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 정보 부분에 제로 비트가 삽입되는 위치를 지시한다. 즉, 삽입되어야 할 제로 비트가 2개인 경우, 제로 비트는 제로 패딩 시퀀셜 오더 (zero-padding sequential order) 따라 정보 부분의 4번째, 7번째 위치에 순차적으로 삽입될 수 있다. 또한, 삽입되어야 할 제로 비트가 3개인 경우, 제로 비트는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 정보 부분의 4번째, 7번째 그리고 6번째 위치에 순차적으로 삽입될 수 있다.
도 36의 (a)에 도시된 пs(n)에서 n은 재배치(또는 permutation)된 정보 부분의 비들 (bits of information portion)의 순서를 나타낸다. 따라서 пs(0)은 재배치(또는 permutation)된 첫 번째 정보 부분의 비트을, пs(1)은 재배치(또는 permutation)된 두 번째 정보 부분의 비트을 의미한다. 즉, пs(n)에에 대응하는 제로 패딩의 순차적 순서에 따라 재배치(또는 permutation)된다. 따라서 정보 파트가 재배치(permutation)될 때, zero-padding bit는 정보 파트의 앞부분에 먼저 순차적으로 배치될 수 있다. 즉, 4번째 및 7번째 위치에 순차적으로 삽입된 제로 비트는 퍼뮤테이션 정보에 따라 정보 파트의 가장 앞부분 즉, 첫번째 및 두번째 위치로 재배치될 수 있다.
도 36의 (b)는 도 36의 (a)에 도시된 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 제로 패딩 비트들 (Zero-padding bits)가 정보 부분에 순차적으로 삽입된 코드워드의 구조를 나타낸 도면이다. 상술한 바와 같이 본 발명의 일 실시예에 따른 정보 부분은 10bits이고, PLS-post 데이터는 8bits이다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 기반으로 재배치할 수 있다. 재배치 정보는 permutation pattern 정보로 호칭할 수 있다.
정보 부분의 비트들은 LDPC 인코딩 이전에 재배치될 수 있다. zero가 삽입된 비트들은 비트 인터리빙 그룹들로 순차적으로 나뉠 수 있다. 도 36의 (b)에 기재된 숫자는 각 정보 부분의 비트의 순서를 나타낸다. 각 정보 부분의 비트의 순서는 후술할 H matrix의 column의 순서와 동일하다.
도 36의 (c)는 본 발명의 일 실시예에 따른 정보 부분의 비트들이 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 기반으로 재배치(또는 permutation)된 정보 부분의 구조를 나타낸 도면이다.
도 36의 (d)는 본 발명의 일 실시예에 따라 정보 부분의 비트들이 재배치된 H matrix를 나타낸 도면이다. H matrix는 parity check matrix로 호칭할 수 있다.
본 발명의 일 실시예에 따른 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 도 36의 (a)에 도시된 바와 같이 3, 6, 5, 9, 1, 8, 7, 4, 0, 2 이다. пs(n)에서 n은 재배치(또는 permutation)된 정보 부분의 비트들들의 순서를 나타낸다. 따라서 пs(0)은 재배치(또는 permutation)된 첫 번째 정보 부분의 비트을, пs(1)은 재배치(또는 permutation)된 두 번째 정보 부분의 비트을 의미한다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 제로 패딩 의 순차적 순서(sequential order)를 기반으로 정보 부분의 비트들의 재배치를 수행할 수 있다. 즉, пs(0)=3이므로 재배치된 첫 번째 정보 부분의 비트에는 퍼뮤테이션이 수행되기 전 정보 부분의 4번째 bit 값이 배치된다. 또한, пs(1)=6이므로 재배치된 두 번째 정보 부분의 비트에는 permutation이 수행되기 전 정보 부분의 7번째 bit 값이 배치된다.
도 36의 (b)에 도시된 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터를 인코딩 할 때, 일정 수준 이상의 오류 정정 능력을 보장하기 위해서 정해진 제로 패딩 의 순차적 순서 (sequential order)에 따라 제로 패딩 비트들 (Zero-padding bits)를 순차적으로 삽입할 수 있다.
이는 LDPC 인코더로 입력되는 정보 파트의 길이를 일정하게 유지하기 위함이다. 본 발명의 일 실시예에 따른 PLS FEC Encoder(6000)는 PLS FEC Encoder(6000)로 입력되는 PLS 데이터의 분리된 블록의 크기가 감소하는 경우, 일정한 정보 파트 길이를 유지하기 위해 순차적으로 제로 패딩되는 비트들을 삽입할 수 있다. 이 경우, 제로 패딩 비트들 (Zero-padding bits)는 정해진 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 정보 파트에 삽입될 수 있다.
도 36의 (c)에 도시된 바와 같이 본 발명의 일 실시 예에 따른 방송 신호 송신 장치는 제로 패딩 비트들 (Zero-padding bits)를 정보 부분의 앞 부분에 순차적으로 배치할 수 있다. 상술한 바와 같이 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 제로 패딩 비트들 (Zero-padding bits)의 삽입 순서와 정보 파트의 퍼뮤테이션 순서를 나타낼 수 있다. 즉, пs(n)에에 대응하는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치(또는 permutation)된다. 따라서 정보 파트가 재배치(permutation)될 때, 제로 패딩 비트는 정보 파트의 앞부분에 먼저 순차적으로 배치될 수 있다.
본 발명의 일 실시예에 따른 PLS FEC Encoder(6000)는 도 35 내지 도 36에서 상술한 제로 패딩 비트들 (Zero-padding bits) 삽입 및 정보 파트의 비트들의 재배치를 수행할 수 있다. 본 발명의 일 실시예에 따른 PLS FEC Encoder(6000)는 정해진 도 36의 (d) 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 정보 파트의 비트들의 재배치를 수행할 수 있다. 따라서 제로 패딩 비트들 (Zero-padding bits)들이 정보 파트의 앞부분에 배치되고 뒤를 이어 PLS-post-STAT 데이터, PLS-post-DYN 데이터가 차례로 배치될 수 있다.
따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 상술한 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치된 인포메이션 부분 (information portion)을 포함하는 LDPC code를 decoding하는 경우, 방송 신호 수신 장치는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)정보를 기반으로 known bits로 지정할 수 있는 모든 비트들의 위치 또는 순서 정보를 획득할 수 있다.
도 36의 (c)의 H matrix는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치된 정보 부분의 비트들 을 포함한다. 이 경우, H matrix의 column 순서와 재배치된 정보 부분의 비트들의 순서는 동일하다. H matrix의 column은 이후, 방송 신호 송신 장치가 LDPC code에 대해 인터리빙을 수행하는 단위일 수 있다. 또한 H matrix의 각 행은 하나의 LDPC code를 의미할 수 있다.
본 발명이 제시하는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 일 실시예에 불과하며 이는 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치된 PLS-post 데이터의 효과는 다음과 같다. 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 방송 신호 수신 장치가 LDPC 디코딩을 수행할 때, known bits로 지정할 수 있는 모든 비트의 위치와 순서를 의미할 수 있다. 따라서 방송 신호 수신 장치가 일정한 주기 동안 수신된 신호 프레임 중 어느 하나의 신호 프레임의 PLS-post 데이터의 디코딩 과정만이 성공적으로 수행되어 오류가 정정되었다면, 이후 수신하는 PLS-post-STAT 데이터는 모두 LDPC 디코더에서 known bit로 이용될 수 있다. 본 발명의 일 실시예에 따른 PLS 데이터 인코딩은 방송 신호 송신 장치의 LDPC 코드 오류 정정 성능을 향상시킬 수 있다.
도 37은 도 35 내지 도 36에서 설명한 방식으로 재정렬된 코드워드의 일 실시예를 나타낸 도면이다.
Original QC-IRA column table (Table 1)은 QC-IRA LDPC 코드의 패리티 체크 매트릭스 (parity check matrix, H matrix) 중 인포메이션 부분 (information portion)을 나타낸 표이다.
코드워드 shortening order (Table 2)은 Original QC-IRA 컬럼(column) 테이블 (Table 1)의 각 컬럼 들을 쇼트닝 (shortening)하는 순서를 나타내는 표이다.
Modified QC-IRA column table (Table 3)은 Original QC-IRA 컬럼(column) table (Table 1)의 각 컬럼들을 코드워드 쇼트닝 오더 (코드워드 shortening order, Table 2) 기반으로 재배열한 표이다.
Table 1과 Table 3은 12 컬럼으로 구성된 패리티 체크 매트릭스 (parity check matrix)이다. Table 1과 Table 3의 각 로우(row)는 패리티 체크 매트릭스의 각 컬럼에 대응될 수 있다.
도면에 도시된 Table 1과 Table 3은 코드워드 길이 4320, 코드 레이트는 1/4인 패리티 체크 매트릭스 (Parity check matrix 또는 H matrix)를 표현하는 테이블이다. 도면에 도시된 Table 1과 Table 3은 패리티 체크 매트릭스 (parity check matrix) 내의 1의 주소(address)를 나타낼 수 있다. 이를 패리티 체크 매트릭스의 주소들 (addresses of parity check matrix)이라 호칭할 수 있다.
Table 1과 Table 3의 각 컬럼의 위치는 H matrix 또는 코드 워드의 길이를 서브 매트릭스의 길이로 나눈 경우 발생하는 블록의 위치를 의미하는 i로 나타낼 수 있다. 본 발명의 일 실시예에 따른 서브 매트릭스는 360x360의 크기를 갖는 매트릭스이고, 코드 워드의 길이는 4320인 경우, 블록의 개수는 4320을 360으로 나눈 12가 될 수 있다. 또한 각 블록의 위치는 0또는 1부터 순차적으로 표현될 수 있다. 본 발명의 일 실시예에 따른 Table 2는 블록의 위치를 1부터 순차적으로 표현하고 있다. 따라서 i는 1부터 12까지의 값을 가질 수 있다. Table 2의 쇼트닝 오더 (shortening order)는 Table 1의 컬럼의 위치를 나타내고, Table 2의 컬럼 포지션(Column position)은 Table 3의 위치를 나타낸다.
Table 1과 Table 3에 기재된 숫자는 각 블록(column) 내의 1 (또는 엣지)의 위치(또는 address)를 나타낸다.
이하, 도면에 도시된 H matrix의 컬럼 (column)을 재배열하는 과정을 설명한다. 상술한 바와 같이 코드워드 쇼트닝 오더 (코드워드 shortening order, Table 2)를 기반으로 Original QC-IRA column table (Table 1)의 두 번째 컬럼 (도면에서 두 번째 로우 (row) 에 대응)은 Modified QC-IRA column table (Table 3)의 첫 번째 컬럼 (도면에서 첫 번째 로우 (row)에 대응)에 위치할 수 있다. 마찬가지로 Original QC-IRA column table (Table 1)의 다섯 번째 컬럼 (도면에서 다섯 번째 로우 에 대응)은 Modified QC-IRA column table (Table 3)의 두 번째 컬럼 (도면에서 두 번째 로우 에 대응)에 위치할 수 있다. 같은 방법으로 Original QC-IRA column table (Table 1)의 첫 번째 컬럼 (도면에서 첫 번째 로우에 대응)은 Modified QC-IRA column table (Table 3)의 열두 번째 컬럼 (도면에서 열두 번째 로우에 대응)에 위치할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 도 35 내지 도 37에서 상술한 PLS1, PLS2를 퍼뮤테이션 할 때, 도 46 내지 도 47에 기재된 표를 기반으로 수행할 수 있다.
이하에서는 본 발명의 실시예에 따른 PLS 데이터의 프로텍션 방법을 설명한다. 구체적으로 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터를 인코딩하여 보호할 수 있다. 도 2에서 상술한 바와 같이 PLS 데이터는 PLS1 데이터와 PLS2 데이터를 포함할 수 있다. PLS2 데이터는 PLS2 static 데이터와 PLS2 dynamic 데이터를 포함할 수 있다.
본 명세서에서 PLS2 데이터는 PLS-post 데이터로 호칭될 수 있으며 PLS2 static 데이터는 PLS-post-STAT 데이터로, PLS2 dynamic 데이터는 PLS-post-DYN 데이터로 호칭될 수 있다.
상술한 바와 같이 프레임 그룹에 포함되는 각각의 프레임은 PLS 데이터를 포함할 수 있다.
PLS2-STAT의 파라미터들은 프레임 그룹 내에서 동일한 값을 가질 수 있다. 반면, PLS2-DYN의 파라미터들은 하나의 프레임 그룹의 기간동안 변경될 수 있다. 다만, 필드들의 사이즈는 고정될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 가변적 길이를 갖는 PLS 데이터를 일정한 길이(또는 크기)의 코드로 인코딩할 수 있다. 이 경우, 방송 신호 수신 장치의 디코딩 과정에서 발생하는 시간지연 및 복잡도가 기존 디코딩 방식에 비해 감소될 수 있다는 장점이 있다.
이하 본 발명의 일 실시예에 따른 PLS 데이터 인코딩 방법은 PLS1 데이터 및 PLS2 데이터 모두에 적용될 수도 있고, PLS1 데이터 또는 PLS2 데이터 중 어느 하나에만 적용될 수도 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다.
도 35은 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 PLS 데이터를 인코딩하는 동작을 설명하는 도면이다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 가변적인 크기의 PLS 데이터를 적어도 하나 이상의 블록으로 분할하여 각각의 블록을 일정한 크기의 코드워드로 인코딩할 수 있다. 상술한 바와 같이 PLS 데이터의 크기는 가변적이므로 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터에 dummy 데이터를 부가하여 인코딩을 수행하기 위한 페이로드를 생성할 수 있다.
도 35의 (a)는 데이터 길이가 L인 single PLS-post 페이로드를 나타내는 도면이다. 상술한 바와 같이 PLS-post 페이로드는 PLS-post-STAT 데이터와 PLS-post-DYN 데이터를 포함하고, 추가적으로 더미 (dummy) 데이터를 포함할 수 있다. 더미 (dummy) 데이터는 각각 PLS-post-STAT 데이터 및 PLS-post-DYN 데이터 뒤에 삽입될 수 있다.
도 35의 (b)는 single PLS-post 페이로드를 M개로 분할한 것을 나타내는 도면이다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 PLS-post 페이로드를 일정한 크기(N)를 갖는 코드워드로 인코딩하기 위해, PLS-post 페이로드를 M개의 블록으로 분할할 수 있다. 이 때, 각 분리된 블록의 크기 X는 L/M과 같으며, 분할된 각 블록은 PLS-post-STAT 데이터 및 PLS-post-DYN 데이터를 포함할 수 있다.
이 때, PLS-post-STAT 데이터는 동일한 크기로 각 블록에 분할될 수 있다. 따라서 동일한 프레임 그룹 내에서 동일한 크기를 갖는 PLS-post-STAT 데이터가 반복 전송되므로, 방송 신호 수신 장치의 오류 정정 기능은 모든 블록들에 대해 일정하게 향상 될 수 있다.
또한, (a)에서 추가된 더미 (dummy) 데이터들은 분할된 블록들 중 가장 마지막 블록에 포함될 수 있다. 가장 마지막 블록에 포함된 더미 (dummy) 데이터는 해당 블록에 포함된 PLS-post-STAT 데이터와 PLS-post-DYN 데이터의 사이에 위치하거나, PLS-post-DYN 데이터의 뒤쪽에 위치할 수 있다. 더미 (dummy) 데이터의 위치는 설계자의 의도에 따라 변경될 수 있다.
도 35의 (c)는 방송 신호 송신 장치가 각 블록을 인코딩하는 과정을 나타낸다. 각 도면의 괄호안의 문자는 해당 데이터의 길이를 나타낸다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 분리된 블록을 코드워드 길이가 N이고, 정보 파트의 길이가 K인 코드로 인코딩할 수 있다. 코드 레이트는 정보 파트의 길이를 코드워드의 길이로 나눈 값으로 정의될 수 있다. 따라서 본 발명의 일 실시예에 따른 코드워드의 코드 레이트는 K/N이다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 블록에 대해 제로 패딩을 수행하고, 제로 패딩된 블록 뒤에 패리티 비트들 (parity bits)을 붙여 LDPC 인코딩을 수행하고, 패리티 비트들에 대해 펑처링(puncturing)을 수행하여 FEC 블록을 출력할 수 있다. FEC 블록은 도면에 도시된 바와 같이 인포메이션 파트 (information part)(K)와 패리티 파트 (parity part)(N-K)를 포함할 수 있다. code rate K/N을 기반으로 인코딩된 PLS-post 데이터는 인포메이션 파트 (information part)(K)와 패리티 파트 (parity part)(N-K)를 포함할 수 있다. 인포메이션 파트 (information part)(K)는 PLS-post-STAT 데이터, PLS-post-DYN 데이터 그리고 제로 패딩 비트들 (Zero-padding bits)를 포함할 수 있다. 제로 패딩 비트들 (Zero-padding bits)는 zero-inserted bit로 호칭할 수 있다. 패리티 파트 (parity part)(N-K)에 포함되는 bits 중 일부는 펑처링 될 수 있으며, 이를 펑처링 비트들이라고 호칭할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 분리된 블록(separated block)의 크기에 따라, 일정한 정보 파트의 길이를 유지하기 위해 순차적으로 제로 패딩되는 bit들을 삽입할 수 있다.이 경우, 본 발명의 실시예에 따른 방송 신호 송신 장치는 정보 파트(인포메이션 파트 (information part))의 길이(K)에서 PLS 데이터의 길이(L/M)의 차, 즉 K-L/M 만큼 제로 패딩 비트들 (Zero-padding bits)를 삽입하여 PLS 데이터를 인코딩할 수 있다. 제로 패딩 비트들 (Zero-padding bits)를 삽입하여 PLS 데이터를 인코딩하는 방법은 일반적인 shortened code에서의 처리방법과 동일할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 다양한 길이의 PLS-post 데이터를 특정 code rate(예를 들어 K/N)를 기반으로 인코딩할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 일정 수준 이상의 오류 정정 능력을 보장하기 위해 패리티 비트들을 삽입할 수 있다. 삽입되는 패리티 비트들의 길이는 보호하고자 하는 PLS-post 데이터의 길이, L/M의 길이 등에 따라 변경될 수 있다.
상술한 특정 코드 레이트(예를 들어 K/N)를 기반으로 PLS-post 데이터를 인코딩하는 방법은 LDPC 인코딩 방법일 수 있다. 상술한 특정 코드 레이트는 설계자의 의도에 따라 변경가능하다.
또한, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 일정 수준 이상의 오류 정정 능력을 보장하기 위해 제로 패딩 비트들 (Zero-padding bits)와 펑처링 패리티 비트들의 위치를 변경할 수 있다.
도 35의 (d)는 본 발명의 일 실시예에 따른 FEC 블록을 나타낸 도면이다. 본 발명에서는 FEC 블록을 전송 블록(transmitting block)이라 호칭할 수 있다. (d)는 삽입되었던 zero-padding bit가 삭제되고, 패리티 비트들 중 일부가 puncturing된 후의 FEC 블록을 나타낸다. 이후, 본 발명의 일 실시예에 따른 FEC block은 bit interleaving block으로 입력될 수 있다.
본 도면에서는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 PLS-post 데이터를 인코딩하는 동작을 나타내고 있으나, 이는 실시예에 불과하며, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS1 데이터에 대해서도 동일하게 인코딩 동작을 수행할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 Zero-padding의 위치를 특정하는 방법에 대한 구체적인 내용을 설명한다.
도 36은 본 발명의 일 실시예에 따른 PLS 데이터 인코딩 방법을 나타낸 도면이다.
구체적으로 도 36은 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 코드 워드의 정보 부분(information portion)에 zero padding bits를 삽입하고, 정보 부분의 비트들을 재배치하여 출력하는 데이터의 구조를 나타낸 도면이다.
도 36은 코드 워드의 정보 부분 (information portion or 인포메이션 파트 (information part))가 10bit이고, PLS-post 데이터는 8bits인 경우의 실시예를 나타낸다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 정보 파트의 길이(K)에서 PLS 데이터의 길이(L/M)의 차, 즉 K-L/M 만큼 제로 패딩 비트들 (Zero-padding bits)를 삽입하여 PLS 데이터를 인코딩할 수 있다. 이 경우, 제로 패딩 비트들 (Zero-padding bits)는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)(sequential order)에 따라 정보 부분에 삽입될 수 있다. 이후 방송 신호 송신 장치는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 기반으로 하는 퍼뮤테이션 (permutation) 정보에 따라 삽입된 제로 패딩 비트들 (Zero-padding bits)를 치환할 수 있다.
도 36의 (a)는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)및 퍼뮤테이션 정보를 포함하는 테이블이다. 도 36의 (b)는 제로 패딩 비트들 (Zero-padding bits)가 삽입된 코드워드의 정보 파트 (인포메이션 파트 (information part))를 나타내는 도면이다. 도 36의 (c)는 퍼뮤테이션 정보에 따라 재배열(reordering)된 코드워드(코드워드)의 정보 파트를 나타내는 도면이며, 도 36의 (d)는 정보 부분의 비트들이 재배치된 H matrix를 나타낸 도면이다.
이하 각 도면을 설명한다.
도 36의 (a)에 도시된 테이블의 오른쪽 열은 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 나타내고, 왼쪽 열은 퍼뮤테이션 (Permutation) 정보를 나타낸다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터를 인코딩 할 때, 일정 수준 이상의 오류 정정 능력을 보장하기 위해서 정해진 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 제로 패딩 비트들 (Zero-padding bits)를 정보 부분에 순차적으로 삽입할 수 있다.
도 36의 (a)에 도시된 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 정보 부분에 제로 비트가 삽입되는 위치를 지시한다. 즉, 삽입되어야 할 제로 비트가 2개인 경우, 제로 비트는 제로 패딩 시퀀셜 오더 (zero-padding sequential order) 따라 정보 부분의 4번째, 7번째 위치에 순차적으로 삽입될 수 있다. 또한, 삽입되어야 할 제로 비트가 3개인 경우, 제로 비트는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 정보 부분의 4번째, 7번째 그리고 6번째 위치에 순차적으로 삽입될 수 있다.
도 36의 (a)에 도시된 пs(n)에서 n은 재배치(또는 permutation)된 정보 부분의 비들 (bits of information portion)의 순서를 나타낸다. 따라서 пs(0)은 재배치(또는 permutation)된 첫 번째 정보 부분의 비트을, пs(1)은 재배치(또는 permutation)된 두 번째 정보 부분의 비트을 의미한다. 즉, пs(n)에에 대응하는 제로 패딩의 순차적 순서에 따라 재배치(또는 permutation)된다. 따라서 정보 파트가 재배치(permutation)될 때, zero-padding bit는 정보 파트의 앞부분에 먼저 순차적으로 배치될 수 있다. 즉, 4번째 및 7번째 위치에 순차적으로 삽입된 제로 비트는 퍼뮤테이션 정보에 따라 정보 파트의 가장 앞부분 즉, 첫번째 및 두번째 위치로 재배치될 수 있다.
도 36의 (b)는 도 36의 (a)에 도시된 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 제로 패딩 비트들 (Zero-padding bits)가 정보 부분에 순차적으로 삽입된 코드워드의 구조를 나타낸 도면이다. 상술한 바와 같이 본 발명의 일 실시예에 따른 정보 부분은 10bits이고, PLS-post 데이터는 8bits이다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 기반으로 재배치할 수 있다. 재배치 정보는 permutation pattern 정보로 호칭할 수 있다.
정보 부분의 비트들은 LDPC 인코딩 이전에 재배치될 수 있다. zero가 삽입된 비트들은 비트 인터리빙 그룹들로 순차적으로 나뉠 수 있다. 도 36의 (b)에 기재된 숫자는 각 정보 부분의 비트의 순서를 나타낸다. 각 정보 부분의 비트의 순서는 후술할 H matrix의 column의 순서와 동일하다.
도 36의 (c)는 본 발명의 일 실시예에 따른 정보 부분의 비트들이 제로 패딩 시퀀셜 오더 (zero-padding sequential order)를 기반으로 재배치(또는 permutation)된 정보 부분의 구조를 나타낸 도면이다.
도 36의 (d)는 본 발명의 일 실시예에 따라 정보 부분의 비트들이 재배치된 H matrix를 나타낸 도면이다. H matrix는 parity check matrix로 호칭할 수 있다.
본 발명의 일 실시예에 따른 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 도 36의 (a)에 도시된 바와 같이 3, 6, 5, 9, 1, 8, 7, 4, 0, 2 이다. пs(n)에서 n은 재배치(또는 permutation)된 정보 부분의 비트들들의 순서를 나타낸다. 따라서 пs(0)은 재배치(또는 permutation)된 첫 번째 정보 부분의 비트을, пs(1)은 재배치(또는 permutation)된 두 번째 정보 부분의 비트을 의미한다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 제로 패딩 의 순차적 순서(sequential order)를 기반으로 정보 부분의 비트들의 재배치를 수행할 수 있다. 즉, пs(0)=3이므로 재배치된 첫 번째 정보 부분의 비트에는 퍼뮤테이션이 수행되기 전 정보 부분의 4번째 bit 값이 배치된다. 또한, пs(1)=6이므로 재배치된 두 번째 정보 부분의 비트에는 permutation이 수행되기 전 정보 부분의 7번째 bit 값이 배치된다.
도 36의 (b)에 도시된 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터를 인코딩 할 때, 일정 수준 이상의 오류 정정 능력을 보장하기 위해서 정해진 제로 패딩 의 순차적 순서 (sequential order)에 따라 제로 패딩 비트들 (Zero-padding bits)를 순차적으로 삽입할 수 있다.
이는 LDPC 인코더로 입력되는 정보 파트의 길이를 일정하게 유지하기 위함이다. 본 발명의 일 실시예에 따른 PLS FEC Encoder(6000)는 PLS FEC Encoder(6000)로 입력되는 PLS 데이터의 분리된 블록의 크기가 감소하는 경우, 일정한 정보 파트 길이를 유지하기 위해 순차적으로 제로 패딩되는 비트들을 삽입할 수 있다. 이 경우, 제로 패딩 비트들 (Zero-padding bits)는 정해진 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 정보 파트에 삽입될 수 있다.
도 36의 (c)에 도시된 바와 같이 본 발명의 일 실시 예에 따른 방송 신호 송신 장치는 제로 패딩 비트들 (Zero-padding bits)를 정보 부분의 앞 부분에 순차적으로 배치할 수 있다. 상술한 바와 같이 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 제로 패딩 비트들 (Zero-padding bits)의 삽입 순서와 정보 파트의 퍼뮤테이션 순서를 나타낼 수 있다. 즉, пs(n)에에 대응하는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치(또는 permutation)된다. 따라서 정보 파트가 재배치(permutation)될 때, 제로 패딩 비트는 정보 파트의 앞부분에 먼저 순차적으로 배치될 수 있다.
본 발명의 일 실시예에 따른 PLS FEC Encoder(6000)는 도 35 내지 도 36에서 상술한 제로 패딩 비트들 (Zero-padding bits) 삽입 및 정보 파트의 비트들의 재배치를 수행할 수 있다. 본 발명의 일 실시예에 따른 PLS FEC Encoder(6000)는 정해진 도 36의 (d) 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 정보 파트의 비트들의 재배치를 수행할 수 있다. 따라서 제로 패딩 비트들 (Zero-padding bits)들이 정보 파트의 앞부분에 배치되고 뒤를 이어 PLS-post-STAT 데이터, PLS-post-DYN 데이터가 차례로 배치될 수 있다.
따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 상술한 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치된 인포메이션 부분 (information portion)을 포함하는 LDPC code를 decoding하는 경우, 방송 신호 수신 장치는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)정보를 기반으로 known bits로 지정할 수 있는 모든 비트들의 위치 또는 순서 정보를 획득할 수 있다.
도 36의 (c)의 H matrix는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치된 정보 부분의 비트들 을 포함한다. 이 경우, H matrix의 column 순서와 재배치된 정보 부분의 비트들의 순서는 동일하다. H matrix의 column은 이후, 방송 신호 송신 장치가 LDPC code에 대해 인터리빙을 수행하는 단위일 수 있다. 또한 H matrix의 각 행은 하나의 LDPC code를 의미할 수 있다.
본 발명이 제시하는 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 일 실시예에 불과하며 이는 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 재배치된 PLS-post 데이터의 효과는 다음과 같다. 제로 패딩 시퀀셜 오더 (zero-padding sequential order)는 방송 신호 수신 장치가 LDPC 디코딩을 수행할 때, known bits로 지정할 수 있는 모든 비트의 위치와 순서를 의미할 수 있다. 따라서 방송 신호 수신 장치가 일정한 주기 동안 수신된 신호 프레임 중 어느 하나의 신호 프레임의 PLS-post 데이터의 디코딩 과정만이 성공적으로 수행되어 오류가 정정되었다면, 이후 수신하는 PLS-post-STAT 데이터는 모두 LDPC 디코더에서 known bit로 이용될 수 있다. 본 발명의 일 실시예에 따른 PLS 데이터 인코딩은 방송 신호 송신 장치의 LDPC 코드 오류 정정 성능을 향상시킬 수 있다.
도 37은 도 35 내지 도 36에서 설명한 방식으로 재정렬된 코드워드의 일 실시예를 나타낸 도면이다.
Original QC-IRA column table (Table 1)은 QC-IRA LDPC 코드의 패리티 체크 매트릭스 (parity check matrix, H matrix) 중 인포메이션 부분 (information portion)을 나타낸 표이다.
코드워드 shortening order (Table 2)은 Original QC-IRA 컬럼(column) 테이블 (Table 1)의 각 컬럼 들을 쇼트닝 (shortening)하는 순서를 나타내는 표이다.
Modified QC-IRA column table (Table 3)은 Original QC-IRA 컬럼(column) table (Table 1)의 각 컬럼들을 코드워드 쇼트닝 오더 (코드워드 shortening order, Table 2) 기반으로 재배열한 표이다.
Table 1과 Table 3은 12 컬럼으로 구성된 패리티 체크 매트릭스 (parity check matrix)이다. Table 1과 Table 3의 각 로우(row)는 패리티 체크 매트릭스의 각 컬럼에 대응될 수 있다.
도면에 도시된 Table 1과 Table 3은 코드워드 길이 4320, 코드 레이트는 1/4인 패리티 체크 매트릭스 (Parity check matrix 또는 H matrix)를 표현하는 테이블이다. 도면에 도시된 Table 1과 Table 3은 패리티 체크 매트릭스 (parity check matrix) 내의 1의 주소(address)를 나타낼 수 있다. 이를 패리티 체크 매트릭스의 주소들 (addresses of parity check matrix)이라 호칭할 수 있다.
Table 1과 Table 3의 각 컬럼의 위치는 H matrix 또는 코드 워드의 길이를 서브 매트릭스의 길이로 나눈 경우 발생하는 블록의 위치를 의미하는 i로 나타낼 수 있다. 본 발명의 일 실시예에 따른 서브 매트릭스는 360x360의 크기를 갖는 매트릭스이고, 코드 워드의 길이는 4320인 경우, 블록의 개수는 4320을 360으로 나눈 12가 될 수 있다. 또한 각 블록의 위치는 0또는 1부터 순차적으로 표현될 수 있다. 본 발명의 일 실시예에 따른 Table 2는 블록의 위치를 1부터 순차적으로 표현하고 있다. 따라서 i는 1부터 12까지의 값을 가질 수 있다. Table 2의 쇼트닝 오더 (shortening order)는 Table 1의 컬럼의 위치를 나타내고, Table 2의 컬럼 포지션(Column position)은 Table 3의 위치를 나타낸다.
Table 1과 Table 3에 기재된 숫자는 각 블록(column) 내의 1 (또는 엣지)의 위치(또는 address)를 나타낸다.
이하, 도면에 도시된 H matrix의 컬럼 (column)을 재배열하는 과정을 설명한다. 상술한 바와 같이 코드워드 쇼트닝 오더 (코드워드 shortening order, Table 2)를 기반으로 Original QC-IRA column table (Table 1)의 두 번째 컬럼 (도면에서 두 번째 로우 (row) 에 대응)은 Modified QC-IRA column table (Table 3)의 첫 번째 컬럼 (도면에서 첫 번째 로우 (row)에 대응)에 위치할 수 있다. 마찬가지로 Original QC-IRA column table (Table 1)의 다섯 번째 컬럼 (도면에서 다섯 번째 로우 에 대응)은 Modified QC-IRA column table (Table 3)의 두 번째 컬럼 (도면에서 두 번째 로우 에 대응)에 위치할 수 있다. 같은 방법으로 Original QC-IRA column table (Table 1)의 첫 번째 컬럼 (도면에서 첫 번째 로우에 대응)은 Modified QC-IRA column table (Table 3)의 열두 번째 컬럼 (도면에서 열두 번째 로우에 대응)에 위치할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 도 35 내지 도 37에서 상술한 PLS1, PLS2를 퍼뮤테이션 할 때, 도 46 내지 도 47에 기재된 표를 기반으로 수행할 수 있다.
도 38은 본 발명의 또 다른 실시예에 따른 PLS FEC 인코더에서 PLS 데이터를 LDPC 인코딩하기 위해 적용될 수 있는 3가지 타입의 마더 코드(Mother Code)의 예시 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 마더 코드는 LDPC 코드워드(codeword)의 길이와 코드 레이트 (code rate)를 기반으로 3가지 타입으로 구분될 수 있다.
상술한 PLS(Physical Layer Signaling) 생성 (generation) 모듈(4050)로부터 출력된 PLS1 데이터와 PLS2 데이터는 각각 독립적으로 PLS 스크램블러 모듈(4060)에 입력된다. 이하 설명에서는 PLS1 데이터와 PLS2 데이터는 PLS 데이터로 통칭될 수 있다. PLS 스크램블러 모듈(4060)은 입력된 PLS 데이터를 랜더마이즈하기 위해 초기화(initialization)할 수 있다. PLS 스크램블러 모듈(4060)은 프레임에 배치되어 전송될 PLS 데이터를 프레임 별로 초기화할 수 있다.
PLS 스크램블러 모듈(4060)은 프레임에 배치되어 전송될 PLS가 복수개의 프레임 정보를 포함하는 경우에는 전송되는 PLS 데이터에 대해 각 프레임 별로 초기화할 수 있다. 예로, 후술할 PLS 리피티션 방식의 프레임 구조를 갖는 경우를 들 수 있다. 본 발명의 실시예에 따른 PLS 리피티션은 현재 프레임에 현재 프레임에 관한 PLS 데이터와 다음 프레임에 관한 PLS 데이터가 함께 전송되는 프레임 배치 방식을 의미한다. PLS 리피티션 방식이 적용되는 경우, PLS 스크램블러 모듈(4060)은 현재 프레임에 관한 PLS 데이터와 다음 프레임에 관한 PLS 데이터를 각각 독립적으로 초기화할 수 있다. PLS 리피티션 방식에 대한 구체적인 내용은 후술한다.
PLS 스크램블러 모듈(4060)은 프레임 별로 초기화된 PLS1 데이터와 PLS2 데이터를 랜더마이즈 할 수 있다.
랜더마이즈된 PLS1 데이터와 PLS2 데이터는 PLS FEC 인코더 (6000)로 입력된다. 랜더마이즈된 PLS1 데이터와 랜더마이즈된 PLS2 데이터는 PLS FEC 인코더 (6000)에서 독립적으로 처리될 수 있다. PLS FEC 인코더 (PLS FEC encoder, 6000)는 입력된 PLS1 데이터와 PLS2 데이터를 BCH 인코딩과 LDPC 인코딩 할 수 있다.
PLS FEC 인코더 (6000)로 입력된 랜더마이즈된 PLS 데이터는 BCH 인코딩에 의한 BCH 패리티가 추가된 후, BCH 인코딩된 데이터에 LDPC 인코딩이 수행될 수 있다. LDPC 인코딩은 BCH 패리티가 포함된 입력 데이터의 크기(이하, LDPC 인코딩 모듈로 입력되는 입력 데이터의 크기를 N_BCH로 호칭한다.)에 따라 서로 다른 정보 영역의 크기(이하, 정보 영역의 크기는 K_ldpc로 호칭한다.)를 갖는 마더 코드 타입들 중 하나를 기반으로 LDPC 인코딩될 수 있다. PLS FEC 인코더 (6000)은 LDPC 마더 코드의 정보 영역의 데이터 중 K_ldpc와 N_BCH 차의 크기(36010)만큼의 데이터를 0 또는 1로 쇼트닝하고, 패리티 영역에 포함된 데이터 중 일부 데이터를 펑쳐링하여 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드를 출력할 수 있다. LDPC 인코더 모듈은 입력되는 PLS 데이터 또는 BCH 인코딩된 PLS 데이터를 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드 기반으로 LDPC 인코딩하여 출력할 수 있다.
여기서 BCH 인코딩은 설계자의 의도에 따라 생략될 수 있다. BCH 인코딩이 생략되는 경우, PLS FEC 인코더 (6000)은 PLS FEC 인코더 (6000)로 입력되는 PLS 데이터에 대해 인코딩을 수행하여 LDPC 마더 코드를 생성할 수 있다. PLS FEC 인코더는 생성된 LDPC 마더 코드의 정보 영역의 데이터 중 K_ldpc와 PLS 데이터의 크기의 차(36010)만큼의 데이터를 0 또는 1로 쇼트닝하고, 패리티 영역에 포함된 데이터 중 일부 데이터를 펑쳐링하여 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드를 출력할 수 있다. FEC 인코더 모듈은 입력되는 PLS 데이터를 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드 기반으로 LDPC 인코딩하여 출력할 수 있다.
(a)는 마더 코드 타입1의 예시 구조이다. 이 경우, 마더 코드 타입1의 코드레이트는 1/6이다. (b)는 마더 코드 타입2의 예시 구조이다. 이 경우, 마더 코드 타입2의 코드레이트는 1/4이다. (c)는 마더 코드 타입3의 예시 구조이다. 이 경우, 마더 코드 타입3의 코드레이트는 1/3이다.
도면에 도시된 바와 같이, 각각의 마더 코드는 정보 영역(information portion)과 패리티 영역(parity portion)을 포함할 수 있다. 본 발명의 실시예에서는 마더 코드의 정보 영역(36000)에 해당하는 데이터의 크기를 K_ldpc로 정의할 수 있다. 마더 코드 타입1, 마더 코드 타입2, 마더 코드 타입3의 K_ldpc는 각각 k_ldpc1, k_ldpc2, k_ldpc3로 지칭될 수 있다.
이하, (a) 도면에 도시된 마더 코드 타입1을 기반으로 PLS FEC 인코더에서 수행되는 LDPC 인코딩 과정을 설명한다. 이하 명세서에서 설명하는 인코딩은 LDPC 인코딩을 의미할 수 있다.
BCH 인코딩이 적용되는 경우, 마더 코드의 정보 영역은 PLS FEC 인코더의 LDPC 인코딩 모듈로 입력되는 BCH 패리티 비트를 포함하는 BCH 인코딩된 PLS 데이터를 포함할 수 있다.
BCH 인코딩이 적용되지 않는 경우, 마더 코드의 정보 영역은 PLS FEC 인코더의 LDPC 인코딩모듈로 입력되는 PLS 데이터를 포함할 수 있다.
PLS FEC 인코더에 입력되는 PLS 데이터의 크기는 전송하려는 부가 정보(management information)의 크기와 전송 파라미터의 데이터의 크기에 따라서 달라질 수 있다. PLS FEC 인코더는 BCH 인코딩된 PLS 데이터에 0 비트(bit)들을 삽입할 수 있다. BCH 인코딩이 수행되지 않는 경우, PLS FEC 인코더는 PLS 데이터에 0 비트들을 삽입할 수 있다.
본 발명은 또 다른 실시예에 따라 상술한 LDPC 인코딩을 위해 사용되는 3가지 타입의 전용 마더 코드(dedicated mother code)를 제공할 수 있다. PLS FEC 인코더는 PLS 데이터의 크기에 따른 마더 코드를 선택할 수 있는데, PLS FEC 인코더가 PLS 데이터의 크기에 따라 선택한 마더 코드를 전용 마더 코드라고 호칭할 수 있다. PLS FEC 인코더는 선택된 전용 마더 코드에 기반하여 LDPC 인코딩을 수행할 수 있다.
본 발명의 실시예에서는 마더 코드 타입1의 K_ldpc1의 크기(36000)는 마더 코드 타입2의 K_ldpc2의 크기의 1/2, 마더 코드 타입3의 K_ldpc3의 크기의 1/4로 가정할 수 있다. 설계자의 의도에 따라 각 마더 코드 타입 간의 K_ldpc 크기 관계는 변경될 수 있다. 설계자는 K_ldpc의 크기가 작은 마더 코드일수록 코드 레이트(code rate)는 낮은 값을 갖도록 설계할 수 있다. 다양한 크기를 갖는 PLS 데이터들의 일정 수준의 시그널링 보호, 즉 시그널링 프로텍션 레벨(signaling protection level)이 가능하도록 하기 위해서는 PLS 데이터의 크기가 작을수록 쇼트닝과 펑쳐링 후의 유효 코드 레이트(effective code rate)를 낮춰야 한다. 유효 코드 레이트를 낮추기 위해 K_ldpc의 크기가 작은 마더 코드의 패리티 비율을 증가시킬 수 있다.
PLS 데이터의 크기가 커서 PLS FEC 인코더에서 복수의 마더 코드 타입 중 하나를 기반으로 인코딩 수행이 불가능한 경우, 복수의 PLS 데이터로 나누어 인코딩이 수행될 수 있다. 여기서, 복수로 나누어진 PLS 데이터 각각은 프래그멘티드 PLS 데이터(fragmented PLS data)로 호칭될 수 있다. 상술한 PLS FEC 인코더에서 PLS 데이터를 인코딩하는 과정은 PLS 데이터의 크기가 커서 PLS FEC 인코더에서 복수의 마더 코드 타입 중 하나를 기반으로 인코딩 수행이 불가능한 경우, 프래그멘티드 PLS 데이터 각각을 인코딩하는 과정으로 대체될 수 있다.
PLS FEC 인코더에서 마더 코드 타입1을 인코딩을 수행하는 경우, 매우 낮은 SNR(Signal to Noise Ratio) 환경에서의 신호 보호 수준을 보장하기 위해, 페이로드 스플리팅(payload splitting) 방식이 수행될 수 있다. 마더 코드 타입1의 패리티의 길이는 페이로드 스플리팅 방식을 수행하기 위한 영역(36020)의 추가로 증가될 수 있다. 구체적인 마더 코드 선택 방법과 페이로드 스플리팅 방식은 후술한다.
PLS FEC 인코더에서 다양한 크기를 갖는 PLS 데이터를 K_ldpc의 크기가 큰 하나의 마더 코드 타입을 기반으로 인코딩하는 경우, 코딩 게인이 급격히 감소할 수 있다. 예를 들면, 상술한 PLS FEC 인코더가 쇼트닝 데이터 영역(예를 들어, K_ldpc - N_BCH)을 결정하는 방법에 의해 쇼트닝하는 경우, K_ldpc가 일정하기 때문에 작은 크기의 PLS 데이터를 쇼트닝할 때는 큰 크기의 PLS 데이터를 쇼트닝할 때보다 상대적으로 쇼트닝을 더 많이 하게 된다.
상술한 문제점을 해결하기 위해, 본 발명의 실시예에 따른 PLS FEC 인코더는 복수의 마더 코드 타입 중에서 최적의 코딩 게인을 얻을 수 있는 마더 코드 타입을 PLS 데이터의 크기에 따라 다르게 적용할 수 있다.
본 발명의 실시예에 따른 PLS FEC 인코더는 은 최적의 코딩 게인을 획득하기 위해 PLS FEC 인코더가 쇼트닝할 수 있는 영역의 크기를 제한할 수 있다. PLS FEC 인코더가 각 마더 코드의 K_ldpc(36000) 중 일정 비율까지만 쇼트닝할 수 있도록 쇼트닝 영역의 크기(36010)를 제한함으로써 각 PLS 데이터의 전용 마더 코드(dedicated code)의 코딩 게인이 유지될 수 있다. 본 실시예는 쇼트닝이 K_ldpc 크기의 최대 50%까지 수행될 수 있는 예를 예시한다. 따라서 상술한 PLS FEC 인코더가 쇼트닝 데이터 영역을 K_ldpc와 N_BCH의 차로 결정이 된 경우, 만약 K_ldpc와 N_BCH의 차가 K_ldpc의 1/2보다 크다면 PLS FEC 인코더는 PLS FEC 인코더가 쇼트닝 할 수 있는 데이터 영역의 크기는 K_ldpc-N_BCH가 아니라 K_ldpc*1/2로 결정할 수 있다.
도면 (b)와 (c)에 도시된 마더 코드 타입2와 마더 코드 타입3을 기반으로 PLS FEC 인코더에서 수행되는 LDPC 인코딩 과정은 상술한 도면(a)에 도시된 마더 코드 타입1을 기반으로 PLS FEC 인코더에서 수행되는 LDPC 인코딩 과정과 동일하게 수행될 수 있다.
PLS FEC 인코더는 다양한 크기의 PLS 데이터를 하나의 마더 코드를 기반으로 인코딩하여 최적의 코딩 게인을 획득하는 방법으로, 익스텐디드 LDPC 코드(extended LDPC code)를 기반으로 인코딩하는 방법이 수행될 수 있다.
그러나 익스텐디드 LDPC 코드를 기반으로 인코딩을 수행하는 경우 획득할 수 있는 코딩 게인은 상술한 PLS 데이터 크기 별로 최적화된 전용 마더 코드를 기반으로 인코딩한 경우의 코딩 게인과 비교하여 약 0.5dB 정도 낮다. 따라서 본 발명의 실시예에 따른 PLS FEC 인코더가 PLS 데이터를 PLS 데이터의 크기에 따라 마더 코드 타입 구조를 선택하여 인코딩하는 것이 보다 중복(redundancy)데이터가 감소되는 효과가 있으며, 동일한 수신 성능을 보장하는 PLS 신호 보호 설계에 유리할 수 있다.
도 39는 본 발명의 또 다른 실시예에 따른 LDPC 인코딩을 위해 사용되는 마더 코드 타입의 선택 및 쇼트닝(shortening) 양을 결정하는 과정을 나타내는 플로우 차트이다.
이하, PLS FEC 인코더가 LDPC 인코딩 대상이 될 PLS 데이터의 크기(Payload Size)에 따른 마더 코드 타입의 선택 및 쇼트닝 양을 결정하는 과정을 설명한다. 이하, 설명의 내용은 PLS FEC 인코더에서 수행되는 것을 전제한다.
LDPC 인코딩 방식이 노멀 방식(normal mode)인지 페이로드 스플리팅 방식(payload splitting mode)인지 확인한다.(S37000) 만일, 페이로드 스플리팅 방식인 경우, PLS 데이터의 크기와 관계없이 마더 코드1이 선택될 수 있고 마더 코드 타입1의 K_ldpc의 크기(k_ldpc1)를 기반으로 쇼트닝 양(size)가 결정된다.(S37060) 페이로드 스플리팅 방식의 구체적인 내용은 후술한다.
노멀 방식인 경우, PLS FEC 인코더는 PLS 데이터의 크기에 따라 마더 코드 타입을 선택하는 과정을 진행한다. 이하 노멀 방식인 경우, PLS FEC 인코더가 마더 코드 타입을 선택하는 과정을 설명한다.
num_ldpc는 상술한 하나의 PLS 데이터에 포함될 수 있는 프래그멘티드 PLS 데이터의 개수를 의미한다. isize_ldpc는 PLS FEC encoder에 입력되는 프레그멘티드 PLS 데이터의 크기를 의미한다. num_ldpc3은 인코딩되기 위해 입력된 PLS 데이터의 크기(payload size)를 k_ldpc3으로 나눈 값의 올림값으로 결정될 수 있다. isize_ldpc3의 값은 PLS 데이터의 크기(payload size)를 결정된 num_ldpc3으로 나눈 값의 올림값으로 결정될 수 있다.(S37010) isize_ldpc3의 값이 k_ldpc2를 초과하고 k_ldpc3 이하의 범위에 해당하는지 판단한다.(S37020) isize_ldpc3의 값이 k_ldpc2를 초과하고 k_ldpc3 이하의 범위에 해당되면, 마더 코드 타입은 마더 코드 타입3으로 결정된다. 이 때, 쇼트닝양은 k_ldpc3과 isize_ldpc3의 차이값에 기반하여 결정될 수 있다.(S37021)
isize_ldpc3의 값이 k_ldpc2를 초과하고 k_ldpc3 이하의 범위에 해당되지 않으면, PLS 데이터의 크기(도면에서 payload size로 표기)를 k_ldpc2으로 나눈 값의 올림값을 num_ldpc2로 결정한다. isize_ldpc2의 값은 PLS 데이터의 크기(payload size)를 결정된 num_ldpc2으로 나눈 값의 올림값으로 결정할 수 있다.(S37030) isize_ldpc2의 값이 k_ldpc1를 초과하고 k_ldpc2 이하의 범위에 해당하는지 판단한다.(S37040) isize_ldpc2의 값이 k_ldpc1를 초과하고 k_ldpc2 이하의 범위에 해당되면, 마더 코드 타입은 마더 코드 타입2로 결정된다. 이 때, 쇼트닝양은 k_ldpc2와 isize_ldpc2의 차이값에 기반하여 결정될 수 있다.(S37041)
isize_ldpc2의 값이 k_ldpc1를 초과하고 k_ldpc2 이하의 범위에 해당되지 않으면, PLS 데이터의 크기(payload size)를 k_ldpc1으로 나눈 값의 올림값을 num_ldpc1로 결정한다. isize_ldpc1의 값은 PLS 데이터의 크기(payload size)를 결정된 num_ldpc1으로 나눈 값의 올림값으로 결정될 수 있다.(S37050) 이 때, 마더 코드의 타입은 마더 코드 타입1로 결정되며, 쇼트닝양은 k_ldpc1와 isize_ldpc1의 차이값에 기반하여 결정될 수 있다.(S37060)
상술한 내용에 따른 num_ldpc 및 isize_ldpc는 PLS 데이터의 크기에 따라 다른 값을 가질 수 있다. 그러나 마더 코드 타입에 따른 k_ldpc1, k_ldpc2, k_ldpc3은 PLS 데이터의 크기의 영향을 받지 않고 일정한 값을 갖는다.
도 40은 본 발명의 또 다른 실시예에 따른 어댑테이션 패리티(Adaptation Parity) 인코딩 과정을 나타내는 도면이다.
(a)는 LDPC 인코딩을 위해 PLS FEC 인코더로 입력되는 PLS 데이터의 예를 도시한 도면이다.
(b)는 LDPC 인코딩 후 쇼트닝과 펑쳐링이 수행되기 전의 LDPC 코드 구조의 예를 도시한 도면이다.
(c)는 PLS FEC 인코더에서 출력되는 LDPC 인코딩 후 쇼트닝과 펑쳐링(38010)이 수행된 LDPC 코드(이하, 쇼튼드/펑쳐드 LDPC 코드라고 호칭한다.) 구조의 예를 도시한 도면이다.
(d)는 본 발명의 또 다른 실시예에 따른 PLS FEC 인코더가 LDPC 인코딩 후 쇼트닝과 펑쳐링이 수행된 LDPC 코드에 어댑테이션 패리티(38011)를 추가하여 출력하는 코드 구조의 예를 도시한 도면이다. 여기서 PLS FEC 인코더가 쇼튼드/펑쳐드 LDPC 코드에 어댑테이션 패리티(38011)를 추가한 코드를 출력하는 방식을 어댑테이션 패리티 방식이라고 한다.
PLS FEC 인코더는 신호 보호 수준을 유지하기 위해서 PLS 데이터를 LDPC 인코딩한 후에 쇼트닝하고, 패리티 비트(parity bits)의 일부를 펑쳐링(38010)하여 쇼튼드/펑쳐드 LDPC 코드를 출력할 수 있다. 수신환경이 열악한 경우, 방송 시스템이 일정하게 지원하는 강건성(robustness), 즉, 일정한 타겟 TOV(target Threshold Of Visibility)보다 신호 보호 수준을 강화할 필요성이 있다. 본 발명의 실시예에서는, 신호 보호 수준을 강화하기 위해 쇼튼드/펑쳐드 LDPC 코드에 적응 패리티 비트(adaptation parity bits)(38011)를 추가하여 LDPC 코드를 출력할 수 있다. 적응 패리티 비트는 LDPC 인코딩 후, 펑쳐링된 패리티 비트(38010) 중 일부 패리티 비트(38011)로 결정될 수 있다.
본 도면 (c)는 기본 타겟 TOV는 유효 코드 레이트가 1/3 수준인 경우를 도시한 도면이다. 본 발명의 실시에 따른 PLS FEC 인코더가 적응 패리티 비트(adaptation parity bits)(38011)를 추가하면 실제 펑쳐링되는 패리티 비트가 감소하는 효과를 획득할 수 있다. PLS FEC 인코더는 적응 패리티 비트를 추가하는 방식을 통해, 본 도면 (d)에 도시된 바와 같이 유효 코드 레이트를 1/4 수준으로 조절할 수 있다. 본 발명의 실시예에 따른 LDPC 인코딩에 적용되는 마더 코드는 적응 패리티 비트(38011)를 획득하기 위해 일정량의 패리티 비트를 추가로 포함할 수 있다. 따라서 어댑테이션 패리티 인코딩에 적용되는 마더 코드의 코드 레이트는 본래 마더 코드의 코드 레이트보다 낮게 설계될 수 있다.
PLS FEC 인코더는 펑쳐링되는 패리티 비트 양을 임의로 감소시켜 LDPC 코드에 포함된 추가 패리티(38011)를 출력할 수 있다. 출력된 LDPC 코드에 포함된 추가 패리티(38011)를 시간적으로 앞선 프레임(frame)에 포함시켜 전송단을 통해 전송함으로써 다이버시티 게인(diversity gain)을 획득할 수 있다. 본 도면에서 마더 코드 내의 정보 영역의 마지막이 쇼트닝되고 마더 코드 내의 패리티 영역의 마지막이 펑쳐링되는 것으로 도시한 것은 하나의 실시예에 불과하며, 설계자의 의도에 따라 마더 코드 내의 쇼트닝과 펑쳐링 영역은 변경될 수 있다.
도 41은 본 발명의 또 다른 실시예에 따른 PLS FEC 인코더로 입력되는 PLS 데이터를 LDPC 인코딩하기 전, 입력되는 PLS 데이터를 분할하는 페이로드 스플리팅(Payload Splitting) 방식을 나타내는 도면이다. 이하, 설명에서 PLS FEC 인코더로 입력되는 PLS 데이터는 페이로드로 호칭될 수 있다.
(a)는 LDPC 인코딩을 위해 PLS FEC 인코더로 입력되는 PLS 데이터의 예를 도시한 도면이다.
(b)는 페이로드 스플리팅이 수행된 페이로드 각각을 LDPC 인코딩한 LDPC 코드 구조의 예를 도시한 도면이다. (b)가 도시하고 있는 LDPC 코드의 구조는 쇼트닝/펑쳐링이 수행되기 전의 구조이다.
(c)는 본 발명의 또 다른 실시예에 따른 PLS FEC 인코더가 출력하는 쇼튼드/펑쳐트 LDPC 구조의 예를 도시한 도면이다. 이 도면의 쇼튼드/펑쳐트 LDPC 구조는 PLS FEC 인코더에서 스플리팅 방식이 적용된 경우 출력되는 쇼튼드/펑쳐드 LDPC 코드 구조의 예시 도면이다.
페이로드 스플리팅은 시그널링에 대한 일정한 타겟 TOV보다 강화된 강건성을 획득하기 위해 PLS FEC 인코더에서 수행된다.
(b)에 도시된 바와 같이, 페이로드 스플리팅 방식은 PLS FEC 인코더에서 LDPC 인코딩 전 PLS 데이터를 분할하고, 분할된 각각의 PLS 데이터를 LDPC 인코딩하는 방식이다.
(c)에 도시된 바와 같이, 페이로드 스플리팅 방식은 PLS FEC 인코더가 제공하는 마더 코드 타입 중에서 코드 레이트가 가장 낮은 마더 코드 타입(본 실시예에서는 마더 코드 타입1)로만 입력 PLS 데이터들을 인코딩하고 쇼트닝/펑쳐링할 수 있다.
앞선 설명에서 PLS FEC 인코더에서 PLS 데이터의 크기를 기반으로 3가지 마더 코드 타입 중 어느 하나의 마더 코드 타입을 선택하고, 선택된 마더 코드 타입을 기반으로 PLS 데이터를 LDPC 인코딩하여 신호 보호 수준을 조절하는 방법을 상술하였다. 그러나 PLS FEC 인코더가 제공하는 마더 코드 타입 중에서 가장 높은 코드 레이트를 갖는 마더 코드 타입(본 실시예에서는 마더 코드 타입3)을 선택한 경우, 신호 보호 수준이 제한될 수 있다. 이러한 경우, PLS FEC 인코더는 PLS 데이터에 페이로드 스플리팅 방식을 적용하여 모든 PLS 데이터를 코드 레이트가 PLS FEC 인코더가 제공하는 마더 코드 타입 중에서 가장 낮은 마더 코드로만 LDPC 인코딩하여 신호 보호 수준을 낮게 조절할 수 있다. 페이로드 스플리팅 인코딩 방식을 사용하는 경우, PLS FEC 인코더는 펑쳐링하는 데이터의 크기를 쇼트닝 후 강화된 타겟 TOV에 따라서 조절할 수 있다.
앞서 상술한 본 발명의 실시예에 따른 PLS FEC 인코더가 LDPC 인코딩할 때, 페이로드 스플리팅 방식을 적용하지 않은 경우, 쇼튼드/펑쳐드 LDPC 코드의 유효 코드레이트는 1/3 수준이었다. 그러나 (c)에 도시된, PLS FEC 인코더에서 페이로드 스플리팅 방식이 적용되어 출력된 LDPC 코드의 유효 코드 레이트는 11/60 수준이다. 따라서 페이로드 스플리팅 방식이 적용되어 출력된 LDPC 코드의 유효 코드 레이트가 감소하는 효과를 획득할 수 있다.
본 도면 (b)에서 LDPC 코드 내의 정보 영역의 마지막이 쇼트닝되고 LDPC 코드 내의 패리티 영역의 마지막이 펑쳐링되는 것으로 나타낸 것은 하나의 실시예로써, 설계자의 의도에 따라 LDPC 코드 내의 쇼트닝/펑쳐링 영역이 변경될 수 있다.
도 42는 본 발명의 또 다른 실시예에 따른 PLS 리피티션(repetition)이 수행되어 프레임이 출력되는 과정을 나타낸 도면이다.
본 발명의 또 다른 실시예에 다른 프레임 스트럭쳐 모듈에서 수행되는 PLS 리피티션 방식은 하나의 프레임에 2이상의 프레임의 정보를 포함하는 2이상의 PLS 데이터가 포함되는 프레임 스트럭쳐 방식이다.
이하, 본 발명의 일실시예에 따른 PLS 리피티션을 설명한다.
(a)는 PLS FEC 인코더에서 인코딩된 복수의 PLS 데이터의 구조의 예를 도시한 도면이다.
(b)는 프레임 스트럭쳐 모듈에서 복수의 인코딩된 PLS 데이터가 PLS 리피티션 방식에 의해 하나의 프레임에 포함되는 프레임 구조의 예를 도시한 도면이다.
본 도면 (c)는 현재 프레임이 현재 프레임의 PLS 데이터와 다음 프레임의 PLS 데이터를 포함하는 구조의 예를 도시한 도면이다.
각 프레임에 대해 더 자세히 설명하면, n번째 프레임(현재 프레임)이 n번째 프레임의 PLS 데이터(PLS n)와 n+1번째 프레임(다음 프레임)의 PLS 데이터(40000)를 포함하는 구조의 예와 n+1번째 프레임(현재 frame)이 n+1번째 프레임의 PLS 데이터(PLS n+1)와 n+2번째 프레임(다음 프레임)의 PLS 데이터를 포함하는 구조의 예를 도시한 도면이다. 이하 각 도면에 대해서 상술한다.
(a)는 n번째 프레임을 위한 PLS n 과 n+1번째 프레임을 위한 PLS n+1, 그리고 n+2번째 프레임을 위한 PLS n+2가 인코딩된 구조를 나타낸 것이다. 본 발명의 또다른 실시예에 따른 PLS FEC 인코더는 스태틱 PLS 시그널링 데이터와 다이나믹 PLS 시그널링 데이터를 함께 인코딩하여 LDPC 코드로 출력할 수 있다. n 번째 프레임의 피지컬 시그널링 데이터를 포함하는 PLS n은 스태틱 PLS 시그널링 데이터(stat으로 표시), 다이나믹 PLS 시그널링 데이터(dyn으로 표시), 패리티 데이터(parity로 표시)를 포함할 수 있다. 마찬가지로, n+1번째, n+2번째 프레임의 피지컬 시그널링 데이터를 포함하는 PLS n+1, PLS n+2도 각각 스태틱 PLS 시그널링 데이터 (stat으로 표시), 다이나믹 PLS 시그널링 데이터(dyn으로 표시), 패리티 데이터(parity로 표시)을 포함할 수 있다. 도면에서 I는 스태틱 PLS 시그널링 데이터와 다이나믹 PLS 시그널링 데이터를 포함하고, P는 패리티 데이터를 포함한다.
(b) 는 (a) 에서 예시한 데이터들을 프레임에 배치하기 위해 분할하는 PLS 포매팅(formatting)의 예를 예시한 도면이다.
송신기에 의해 전송되는 PLS 데이터가 프레임마다 변하는지 여부에 따라 구분하여 프레임마다 변하지 않는 중복되는 PLS데이터를 제외하고 전송하면 수신기에서는 PLS 디코딩(decoding) 성능을 높일 수 있다. 따라서, 본 발명의 실시예에 따른 프레임 스트럭쳐 모듈은 PLS 리피티션 방식으로 PLS n과 PLS n+1을 n번째 프레임에 매핑하는 경우, PLS n의 스태틱 PLS 시그널링 데이터와 중복되는 PLS n+1의 스태틱 PLS 시그널링 데이터는 제외하고 PLS n+1의 다이나믹 PLS 시그널링 데이터와 PLS n+1의 패리티 데이터를 포함하도록 PLS n+1을 분할할 수 있다. 이렇게 프레임 스트럭쳐 모듈이 다음 프레임의 PLS 데이터를 현재 프레임에 전송하기 위해 분할하는 방식을 PLS 포매팅(formatting)이라고 호칭할 수 있다.
여기서, 프레임 스트럭쳐 모듈이 n번째 프레임에 매핑하기 위한 PLS n+1을 분할할 때, PLS n+1의 패리티 데이터는 (a)에 도시된 패리티 데이터(P로 표시) 중에서 일부로 결정될 수 있으며, 양이 가변될 수 있다. 프레임 스트럭쳐 모듈에서 PLS 포매팅을 수행하여 결정한 현재 프레임에 전송되는 다음 프레임의 PLS 데이터의 패리티 비트를 스케일러블 패리티(scalable parity)라고 할 수 있다.
(c) 는 (b)에서 분할한 데이터를 n번째 프레임과 n+1 번째 프레임에 배치하는 예를 나타낸다.
각 프레임은 프리엠블과 PLS-pre, PLS, 서비스 데이터(Data n으로 표시)를 포함할 수 있다. 이하에서는 (c)에 도시된 각 프레임의 상세한 구조를 설명한다. 본 발명의 일 실시예에 따른 PLS-pre 및 PLS는 각각 전술한 PLS1 및 PLS2에 대응할 수 있다. (c)에 도시된 n번째 프레임은 프리엠블, PLS-pre, 인코딩된 PLS n과 인코딩된 PLS n+1의 일부(40000), 서비스 데이터(Data n으로 표시)를 포함할 수 있다. 마찬가지로, n+1번째 프레임은 프리엠블, PLS-pre, 인코딩된 PLS n+1(40010)과 인코딩된 PLS n+2의 일부, 서비스 데이터(Data n+1로 표시)를 포함할 수 있다. 이하, 본 발명의 일실시예에서 설명하는 프리엠블은 PLS-pre를 포함할 수 있다.
(c)에 도시된 n번째 프레임과 n+1번째 프레임이 각각 포함하는 PLS n+1은 차이가 있다. n번째 프레임에 포함되는 PLS n+1(40000)은 PLS 포매팅 방식에 의해 분할되어 스태틱 PLS 시그널링 데이터를 포함하지 않지만, PLS n+1(40010)은 스태틱 PLS 시그널링 데이터를 포함한다.
프레임 스트럭쳐 모듈은 스케일러블 패리티를 결정할 때, 수신기가 n+1번째 프레임을 수신하기 전에 n번째 프레임에 포함된 PLS n+1을 디코딩할 수 있을 정도의 n번째 프레임에 포함된 PLS n+1(40000)의 강건성 유지와 n번째 프레임에 포함된 PLS n+1(40000)과 n+1번째 프레임에 포함된 PLS n+1(40010)을 n+1번째 프레임에서 디코딩할 때 획득될 수 있는 다이버시티 게인을 고려할 수 있다.
n번째 프레임에 포함되는 PLS n+1(40000)의 패리티 비트가 증가하면, n+1 프레임을 수신하기 전에 n번째 프레임에 포함된 PLS n+1(40000)을 디코딩한 데이터를 기반으로 n+1 프레임에 포함된 데이터(Data n+1)를 빠르게 디코딩할 수 있는 장점이 있다. 반면, PLS n+1(40000)에 포함되는 스케일러블 패리티가 증가하여 데이터 전송이 비효율적일 수 있다. 또한 n+1 프레임에 포함되는 PLS n+1(40010)의 디코딩을 위한 다이버시티 게인을 얻기 위해 n 프레임으로 전송되는 PLS n+1(40000)의 스케일러블 패리티를 적게 전송하면 n 프레임에 포함되는 PLS n+1(40000)을 n+1 프레임이 수신되기 전에 미리 디코딩하여 n+1번째 프레임에 포함된 서비스 데이터(Dana n+1)을 빠르게 디코딩하는 효과가 감소할 수 있다.
수신기에서 향상된 다이버시티 게인을 획득하기 위한 관점에서, 본발명의 일실시예에 따른 프레임 스트럭쳐 모듈은 PLS 포매팅 수행 과정에서 n번째 프레임에 포함된 PLS n+1(40000)의 패리티와 n+1 프레임에 포함된 PLS n+1(40010)의 패리티가 가능한 서로 다른 패리티 구성을 가질 수 있도록 결정할 수 있다.
예를 들어, PLS n+1 의 패리티(P)가 5개의 비트(bit)로 구성되는 경우, 프레임 스트럭쳐 모듈은 n번째 프레임이 포함할 수 있는 PLS n+1의 스케일러블 패리티는 두번째, 네번째 비트로 결정하고 n+1번째 프레임이 포함할 수 있는 PLS n+1의 스케일러블 패리티는 첫번째, 세번째, 다섯번째 비트로 결정할 수 있다. 이렇게 프레임 스트럭쳐 모듈이 스케일러블 패리티가 중복되지 않는 서로 다른 패리티가 되도록 결정하면 다이버시티 게인뿐만 아니라 코딩 게인까지 획득할 수 있다. 상술한 본발명의 또다른 실시예에 따른 프레임 스트럭쳐 모듈이 수행할 수 있는 PLS 포매팅하는 경우, 수신단에서의 다이버시티 게인은 LDPC 디코딩 전에, 반복 전송된 정보들을 소프트 컴바이닝(soft combining)하여 극대화될 수 있다.
만약 PLS1 필드 내의 PLS2_AP_MODE 가 01로 설정되되는 경우, 다음 PLS2 시그널링을 위한 부가 패리티 비트들 (additional parity bits)은 현재 프레임 그룹을 통해 전송될 수 있다. 이러한 방법은 PLS2를 위한 부가 패리티를 전송함으로써 보다 높은 에러 프로텍션을 제공할 수 있다. 부가 패리티 비트들은 도 46 및 47에서 설명한 펑처링 패턴 (또는 퍼뮤테이션 오더)에 따라 펑처링된 패리티 비트들을 선택하여 생성될 수 있다.
도 46 및 도 47에서 설명한 펑처링된 패리티 비트들의 개수, N_punc를 이용하여 다음과 같은 단계가 수행될 수 있다.
단계1) 부가 패리티 비트들의 개수를 다음과 같이 계산.
Figure 112016044477502-pct00046
여기서 n_MOD는 모듈레이션 오더를 나타내며, BPSK, QPSK, QAM-16, NUQ-64 각각에 대해 1,2,4 및 6의 값을 가질 수 있다. PLS1 필드 내의 PLS2_AP_SIZE_CELL는 전체 패리티 비트들의 사이즈 (N_PLS2_FEC_block x N_add_parity.)를 나타낼 수 있다. 이는 QAM 셀들의 개수를 의미할 수 있다.
n_MOD QAM order
1 BPSK
2 QPSK
4 QAM-16
6 NUQ-34
단계2) 그룹
Figure 112016044477502-pct00047
내에서 선택된 부가 패리티 비트들의 개수를 계산.
z=N_punc - 90xN_punc_groups,
여기서 N_punc_groups 는 그룹 내에서 모든 패리티 비트들이 펑처링된 그룹들의 개수를 나타낼 수 있다.
단계 3) 그룹
Figure 112016044477502-pct00048
을 위해서 z 개의 그룹의 첫번째 파트에서 패리티 비트들이 선택됨
단계 4) 그룹 내에서 모두 패리티 비트들이 선택된 부가 패리티 그룹들의 개수 (N_add_parity_groups)를 계산
Figure 112016044477502-pct00049
단계 5) 다음 그룹들에 대해
Figure 112016044477502-pct00050
, 그룹들의 모든 패리티 비트들이 선택됨.
단계 6) 다음 그룹에 대해
Figure 112016044477502-pct00051
, 그룹들의 처음
Figure 112016044477502-pct00052
패리티 비트들이 선택됨.
PLS2의 부가 패리티가 프로세스될 때, 부가 패리티의 부분에 대해 적용되는 비트 인터리빙 및 매핑 오퍼레이션은 다음 프레임 그룹 파라미터들에 따라 수행될 수 있다. 다음 프레임 그룹 PLS2 데이터를 위한 모듈레이팅된 부가 패리티 심볼들은 현재 프레임 내의 현재 (current) PLS2를 위한 코딩된 블록들의 집합 앞에 위치할 수 있다.
도면의 프레임 구조를 도시한 예는 본 발명의 실시예 중 하나이며, 설계자의 의도에 따라 변형할 수 있다. n번째 프레임에서 PLS n과 PLS n+1(40000)의 순서는 하나의 예이며, 설계자의 의도에 따라 PLS n+1(40000)이 PLS n보다 선행하여 위치할 수 있다. 이는 n+1번째 프레임에서도 마찬가지로 적용될 수 있다.
도 43은 PLS 리피티션 방식이 적용된 신호 프레임 구조를 나타낸다.
구체적으로 도 43은 상술한 PLS 리피티션 (repetition) 방식이 적용되는 경우, PLS2의 구조를 나타낸다.
도면의 가운데 도시된바와 같이 n번째 신호 프레임은 Preamble, PLS1, PLS2(n+1), PLS2(n), DP(n)을 포함할 수 있다. 이 경우, 신호 프레임 내에서 PLS2(n+1)은 PLS2(n)앞에 위치할 수 있다. 상단의
(a)는 수퍼 프레임의 마지막 신호 프레임 (end signal frame of super frame)이 아닌 신호 프레임이 포함하는 PLS2의 구조를 나타낸다. 하단의 (b)는 수퍼 프레임의 마지막 신호 프레임 (end signal frame of super frame)이 포함하는 PLS2의 구조를 나타낸다.
(a), (b)에 도시된 PLS2의 구조는 다음 PLS2 시그널링 파트 (next PLS2 signaling part)와 현재 PLS2 시그널링 파트 (current PLS2 signaling part)를 포함한다.
다음 PLS2 시그널링 파트 (next PLS2 signaling part)는 PLS2(n+1) Static, PLS2(n+1) Dynamic, PLS2(n+1) Parity를 포함하고, 현재 PLS2 시그널링 파트 (current PLS2 signaling part)는 PLS2(n) Static, PLS2(n) Dynamic, PLS2(n) Parity를 포함할 수 있다.
수퍼 프레임 내의 신호 프레임 (Signal frame of super frame)의 위치가 수퍼 프레임의 마지막에 위치하는지 여부에 따라 PLS2 리피티션 (repetition)으로 전송되는 n+1번째 PLS2의 구조는 변경될 수 있다. 이하, 본 발명의 일 실시예에 따른 PLS2 리피티션 (repetition) 구조가 수퍼 프레임 내의 신호 프레임 (Signal frame of super frame)의 위치에 따라 변경되는 것을 설명한다.
(a)는 수퍼 프레임 내의 신호 프레임 (signal frame of super frame)이 포함하는 PLS2의 구조를 나타낸 도면이다. 본 발명의 일 실시예에 따른 PLS2 static 데이터는 수퍼 프레임 내에서 일정할 수 있다. 따라서 PLS2(n+1) Static 데이터 및 PLS2(n) Static 데이터는 는 동일할 수 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS2(n+1) Static을 전송하지 않을 수 있다.
그러나 수퍼 프레임의 마지막 신호 프레임 (end signal frame of super frame)은 다음 프레임 (next frame)을 위한 PLS2(n+1) Static이 변경될 수 있으므로 (b)에 도시된 PLS2 데이터 구조, 즉 PLS2(n+1) Static을 포함하는 PLS2 데이터를 전송할 수 있다.
본 발명에서 수퍼 프레임은 프레임 그룹 또는 일정 시간 주기 동안의 복수의 신호 프레임으로 대체되어 해석할 수 있다.
현재 (current) PLS2 시그널링 (signaling)의 구조는 신호 프레임의 위치와 관계없이 일정할 수 있다.
수신기에서는 옵셔널 리피티션 스킴 (Optional repetition schemes)을 이용하여 PLS2 시그널링의 강건성(robustness)과 신뢰도(reliability)를 높일 수 있다. 이는 LDPC 디코딩 이전에 코딩된 블록들의 반복된 집합(repeated collection of coded blocks)의 소프트 컴바이닝(soft-combining)에 의할 수 있다.
여기서 , 현재 프레임 그룹 내의 PLS2의 위치에 따라 두 종류의 리피티션 스킴이 있을 수 있다.
현재 프레임 그룹의 마지막 프레임의 경우:
PLS1 내의 PLS2_NEXT_REP_FLAG 정보가 1로 설정되고, PLS2-DYN 내의 PLS_CHANGE_COUNTER가 0001로 설정되는 경우, 다음 프레임 그룹 내의 첫번째 프레임의 파라미터들을 운반하는 PLS2를 위한 코딩된 블록들 전체의 집합이 전송될 수 있다.
PLS1 내의 PLS2_NEXT_REP_FLAG 정보가 1로 설정되고, PLS2-DYN 내의 PLS_CHANGE_COUNTER가 0001외의 값으로 설정되는 경우, 다음 프레임 그룹 내의 첫번째 프레임의 파라미터들을 운반하는 PLS2를 위한 코딩된 블록들 부분의 집합이 전송될 수 있다.
현재 프레임 그룹의 다른 프레임들 (마지막 프레임이 아닌)의 경우:
PLS1 내의 PLS2_NEXT_REP_FLAG 정보가 1로 설정되는 경우, 다음 프레임 파라미터들을 운반하는 PLS2 를 위해 코딩된 블록들의 부분의 집합이 전송될 수 있다. 여기서, 이들 정보는 현재 프레임 파라미터들을 운반하는 PLS2를 위해 코딩된 블록들 전체의 집합과 함께 전송될 수 있다.
이러한 두 가지 종류의 오퍼레이션 케이스들은 도 43에 나타나 있다.
PLS2 시그널링의 리피티션 (repetition)이 프로세싱되는 경우, 각 리피티드(repeated)된 코딩된 블록은 다음 프레임 그룹 파라미터들에 따라 비트 인터리빙과 매핑 오퍼레이션이 적용될 수 있다. n+1 번째 프레임의 PLS2 시그널링을 위한 코딩된 블록들의 부분 또는 전체의 집합은 도 43에 도시된 바와 같이, n번째 프레임 내의 n번째 프레임 PLS2 시그널링을 위한 코딩된 블록들의 앞쪽에 위치할 수 있다.
PLS2(n+1)이 PLS2(n)보다 앞서 위치함으로 인해, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 PLS2(n+1)가 수신되는 동안 PLS1을 디코딩할 수 있다. 즉, PLS2(n+1)영역에 일종의 오프셋 기능을 할 수도 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 PLS2(n) 수신과 동시에 디코딩할 수 있고, PLS2(n+1)를 n번째 신호 프레임에서 수신함으로써 n+1번째 신호 프레임의 서비스 데이터를 빠르게 획득할 수 있다.
도 44는 본 발명의 일 실시예에 따른 방송 신호 송신 방법을 나타낸 플로우 챠트이다.
본 발명의 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 데이터(또는 서비스 데이터)를 인코딩할 수 있다.(S40000) 본 발명의 일 실시예에 따른 데이터는 상술한 바와 같이 각 데이터에 해당하는 DP 별로 처리될 수 있다. 데이터 인코딩은 비트인터리빙 코딩 및 모듈레이션 블록 (Bit Interleaved Coding & Modulation block, BICM) 1010에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 시그널링 데이터(피지컬 시그널링 데이터 또는 PLS로 호칭할 수 있다.)를 인코딩할 수 있다. 상술한 바와 같이 본 발명의 일 실시예에 따른 시그널링 데이터는 PLS1 데이터와 PLS2 데이터로 구성될 수 있다. PLS2 데이터는 PLS2 static 데이터와 PLS2 dynamic 데이터를 포함할 수 있다. PLS2 데이터는 PLS-post 데이터로 호칭될 수 있으며 PLS2 static 데이터는 PLS-post-STAT 데이터로, PLS2 dynamic 데이터는 PLS-post-DYN 데이터로 호칭될 수 있다.
상술한 바와 같이 프레임 그룹에 포함되는 각각의 프레임은 PLS 데이터를 포함할 수 있다.
PLS2-STAT 파라미터들은 하나의 프레임 그룹 내에서 동일한 값을 가지며, 반면 PLS2-DYN은 현재 프레임에 대해 특정되는 정보들을 제공한다. PLS2-DYN 파라마터들은 하나의 프레임 그룹의 기간동안 변경될 수 있으나, 필드들의 사이즈는 동일하게 유지될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 PLS-post 페이로드를 일정한 크기(N)를 갖는 코드워드로 인코딩하기 위해, PLS-post 페이로드를 M개의 블록으로 분할할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 블록에 대해 BCH 인코딩을 수행하고, BCH 인코딩된 각 블록에 제로 패딩을 수행하고, 제로 패딩된 블록 뒤에 패리티 비트들을 붙여 LDPC 인코딩을 수행하고, 패리티 비트들에 대해 puncturing을 수행하여 FEC 블록을 출력할 수 있다.
구체적으로 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 제로 패딩 시에, 정해진 제로 패딩 시퀀셜 오더 (zero-padding sequential order)에 따라 제로 패딩 비트들을 각 블록에 순차적으로 삽입할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 제로 패딩 시퀀셜 오더 (sequential order)를 기반으로 제로 패딩된 블록 (zero padded block)을 퍼뮤테이션 (Permutation)할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 퍼뮤테이션된 블록 뒤에 패리티 비트들을 붙여 LDPC 인코딩을 수행하고, 패리티 비트들에 대한 인터리빙 (interleaving)을 수행할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 삽입된 제로 패딩 비트를 삭제할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS 데이터의 크기에 따라 LDPC 마더 코드의 타입을 결정할 수 있다.
이후, PLS2 리피티션 모드 (repetition mode)인 경우, 하나의 현재 신호 프레임 (current signal frame)은 다음(next) PLS2 시그널링 파트와 현재 (current) PLS2 시그널링 파트를 포함할 수 있다. PLS2 리피티션 모드 (repetition mode)의 구체적인 설명은 도 42 내지 도 43에서 상술한 바와 같다.
상술한 PLS 데이터 인코딩은 본 발명의 일 실시예에 따른 방송 신호 송신 장치의 PLS FEC 인코더 6000에 의해 수행될 수 있다.
이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 적어도 하나의 시그널 프레임을 생성할 수 있다. (S40010) 본 발명의 실시예에 따른 시그널 프레임은 PLS 데이터, 서비스 데이터를 포함할 수 있다. 시그널 프레임 생성은 프레임 빌딩 블록 (Frame Building block) 1020에 의해 수행될 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조할 수 있다. (S40020) 신호 프레임의 OFDM 변조는 웨이브폼 생성 모듈 (waveform generation module) 1300에 의해 수행될 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 변조된 신호 프레임을 포함하는 적어도 하나 이상의 방송 신호를 전송할 수 있다. (S40030)
도 45는 본 발명의 일 실시예에 따른 방송 신호 수신 방법을 나타낸 플로우 챠트이다.
도 45은 도 44에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 신호를 수신할 수있다. (S41000) 본 발명의 일 실시예에 따른 방송 신호는 적어도 하나의 시그널 프레임을 포함하며, 각 시그널 프레임은 PLS 데이터와 서비스 데이터를 포함할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신된 적어도 하나 이상의 방송 신호를 OFDM 방식으로 복조할 수 있다. (S41010) 방송 신호의 복조는 동기화 및 복조 모듈 (Synchronization & Demodulation module) 9000에 의해 수행될 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 도 32에서 상술한 PLS FEC 인코더 (6000)의 동작의 역순에 따라 동작할 수 있다. 구체적으로 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 신호 프레임이 포함하는 PLS 전송 비트들을 LDPC 디코딩하고 이후, BCH 디코딩할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 상술한 PLS 인코딩 방식이 수행된 시그널링 데이터를 BCH 디코딩하는 경우, 방송 신호 수신 장치는 제로 패딩 비트를 제외한 시그널링 데이터에 대해서만 BCH 디코딩을 수행할 수 있다.
PLS 디코딩은 시그널링 디코딩 모듈 9040에 의해 수행될 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나의 시그널 프레임을 복조된 방송 신호로부터 분리할 수 있다. (S41020) 시그널 프레임의 분리는 프레임 파싱 모듈 9010에 의해 수행될 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 서비스 데이터를 디코딩할 수 있다. (S41030) 데이터의 디코딩은 디매핑 및 디코딩 모듈 9020에 의해 수행될 수 있다.
도 46는 도 35 내지 도 37에서 설명한 PLS1 데이터의 퍼뮤테이션 패턴 (permutation pattern) 및 퍼뮤테이션 오더 (permutation order)를 표로 나타낸 도면이다.
(a)는 본 발명의 일 실시예에 따른 PLS1을 위한 인터리빙 그룹의 퍼뮤테이션 패턴 (permutation pattern)을 나타내는 표이다.
(b)는 본 발명의 일 실시예에 따른 PLS1을 위해 펑처링될 패리티 그룹의 퍼뮤테이션 오더를 나타내는 표이다.
도 47은 도 35 내지 도 37에서 설명한 PLS2 퍼뮤테이션 오더 (permutation order)를 표로 나타낸 도면이다.
(a)는 본 발명의 일 실시예에 따른 4K-1/4를 위한 PLS2에 대해 펑처링될 패리티 그룹의 퍼뮤테이션 오더를 나타내는 표이다.
(b)는 본 발명의 일 실시예에 따른 7K-3/10을를 위한 PLS2에 대해 펑처링될 패리티 그룹의 퍼뮤테이션 오더를 나타내는 표이다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 도 46 내지 도 47이 나타내는 표들을 기반으로 PLS1과 PLS2 각각을 퍼뮤테이션을 할 수 있다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PLS2를 퍼뮤테이션하는 경우, FEC 블록 (block)의 크기와 코드 레이트 (code rate)에 따라 다른 퍼뮤테이션 오더 (permutation order)를 사용할 수 있다.
또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 도 42 내지 도 43에서 상술한 PLS 리피티션 (repetition)을 수행하는 경우, 도 46 내지 도 47이 나타내는 표들 중 하나를 기반으로 additional parity bits를 선택할 수 있다.
본 발명의 퍼뮤테이션 패턴 (permutation pattern) 및 퍼뮤테이션 오더 (permutation order)는 일 실시예에 불과하며, 설계자의 의도에 따라 변경 가능한 사항이다.
당업자는 본 발명의 사상 및 범위를 벗어나지 않고 본 발명의 다양한 변형 및 변경이 가능함을 인식할 것이다. 따라서 본 발명은 첨부된 청구범위 및 그 동등물의 범위 내에서 제공되는 본 발명의 변형 및 변경을 커버한다.
장치 및 방법 발명이 본 명세서에 언급되었으며, 이들 장치 및 방법 발명의 설명은 서로 상호보완적으로 적용될 수 있다.
다양한 실시예가 본 발명을 수행하는 최상의 모드로 기재되었다.
본 발명은 방송 신호 제공 필드에서 유용하다.
본 발명의 사상 또는 범위를 벗어나지 않고 본 발명의 다양한 변형과 변경이 가능하다는 것은 당업자에게 자명하다. 따라서, 본 발명은 첨부된 청구범위 및 그 동등물의 범위 내에서 제공되는 본 발명의 모든 변형과 변경을 커버하는 것으로 의도된다.

Claims (24)

  1. 방송 신호를 송신하는 방법에 있어서,
    적어도 하나의 서비스를 운반하는 데이터 전송 채널 각각에 대응하는 데이터를 인코딩하는 단계;
    시그널링 데이터를 인코딩하는 단계;
    상기 인코딩된 시그널링 데이터에 제로 비트들을 패딩하는 단계, 여기서 상기 패딩된 제로 비트들의 사이즈는 상기 시그널링 데이터의 가변적인 사이즈에 기초함;
    상기 제로 패딩된 시그널링 데이터를 LDPC 인코딩하는 단계;
    상기 인코딩된 데이터 및 상기 LDPC 인코딩된 시그널링 데이터를 포함하는 적어도 하나의 신호 프레임을 빌드(build)하는 단계;
    OFDM (Orthogonal Frequency Division Multiplex) 방법에 의해 상기 빌드된 적어도 하나의 신호 프레임 내 데이터를 변조하는 단계; 및
    상기 변조된 데이터를 갖는 방송 신호를 전송하는 단계를 포함하는, 방송 신호 송신 방법.
  2. 제 1 항에 있어서,
    상기 시그널링 데이터를 세그멘테이션(segmentation)하는 단계를 더 포함하는, 방송 신호 송신 방법.
  3. 제 2 항에 있어서,
    상기 세그멘테이션된(segmentated) 시그널링 데이터를 스크램블링하는 단계를 더 포함하는, 방송 신호 송신 방법.
  4. 제 3 항에 있어서,
    상기 LDPC 인코딩된 시그널링 데이터를 펑쳐링(puncturing)하는 단계를 더 포함하는, 방송 신호 송신 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 방송 신호를 송신하는 장치에 있어서,
    적어도 하나의 서비스를 운반하는 데이터 전송 채널 각각에 대응하는 데이터를 인코딩하는 인코더;
    시그널링 데이터를 인코딩하는 인코더, 여기서 상기 인코딩된 시그널링 데이터에 제로 비트들을 패딩하고, 상기 패딩된 제로 비트들의 사이즈는 상기 시그널링 데이터의 가변적인 사이즈에 기초함;
    상기 제로 패딩된 시그널링 데이터를 LDPC 인코딩하는 LDPC 인코더;상기 인코딩된 데이터 및 상기 LDPC 인코딩된 시그널링 데이터를 포함하는 적어도 하나의 신호 프레임을 빌드(build)하는 프레임 빌더;
    OFDM (Orthogonal Frequency Division Multiplex) 방법에 의해 상기 빌드된 적어도 하나의 신호 프레임 내 데이터를 변조하는 모듈레이터; 및
    상기 변조된 데이터를 갖는 방송 신호를 전송하는 트랜스미터를 포함하는, 방송 신호 송신 장치.
  14. 제 13 항에 있어서,
    상기 시그널링 데이터를 세그멘테이션(segmentation)하는 세그멘테이션 블록을 더 포함하는, 방송 신호 송신 장치.
  15. 제 14 항에 있어서,
    상기 시그널링 데이터를 스크램블링하는 스크램블러를 더 포함하는, 방송 신호 송신 장치.
  16. 제 15 항에 있어서,
    상기 LDPC 인코딩된 시그널링 데이터를 펑쳐링(puncturing)하는 펑쳐링 블록을 더 포함하는, 방송 신호 송신 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020167012283A 2013-11-29 2014-11-05 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법 KR101783619B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201361910123P 2013-11-29 2013-11-29
US201361910128P 2013-11-29 2013-11-29
US201361910125P 2013-11-29 2013-11-29
US201361910124P 2013-11-29 2013-11-29
US61/910,123 2013-11-29
US61/910,128 2013-11-29
US61/910,125 2013-11-29
US61/910,124 2013-11-29
PCT/KR2014/010583 WO2015080392A1 (en) 2013-11-29 2014-11-05 Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals

Publications (2)

Publication Number Publication Date
KR20160070793A KR20160070793A (ko) 2016-06-20
KR101783619B1 true KR101783619B1 (ko) 2017-10-10

Family

ID=53199300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167012283A KR101783619B1 (ko) 2013-11-29 2014-11-05 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법

Country Status (6)

Country Link
US (3) US9240862B2 (ko)
EP (1) EP3075162A4 (ko)
JP (1) JP2016541186A (ko)
KR (1) KR101783619B1 (ko)
CN (1) CN105765981A (ko)
WO (1) WO2015080392A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8265175B2 (en) 2007-06-05 2012-09-11 Constellation Designs, Inc. Methods and apparatuses for signaling with geometric constellations
US9191148B2 (en) 2007-06-05 2015-11-17 Constellation Designs, Inc. Methods and apparatuses for signaling with geometric constellations in a Raleigh fading channel
ES2712914T3 (es) 2007-06-05 2019-05-16 Constellation Designs Inc Método y aparato para la señalización con constelaciones de capacidad optimizada
EP2525496A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
KR101830743B1 (ko) * 2013-11-25 2018-04-04 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
WO2015137626A1 (en) 2014-03-10 2015-09-17 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
KR101901943B1 (ko) 2014-04-08 2018-09-28 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법, 및 방송 신호 수신 방법
CN111263194B (zh) * 2014-12-08 2022-07-15 Lg 电子株式会社 广播信号接收装置以及广播信号接收方法
WO2016125968A1 (ko) * 2015-02-06 2016-08-11 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법, 및 방송 신호 수신 방법
CN115642919A (zh) * 2015-03-02 2023-01-24 三星电子株式会社 发送器及其用于产生附加奇偶校验的方法
EP3328019B1 (en) * 2015-07-21 2019-11-27 LG Electronics Inc. Broadcasting signal transmitting apparatus, broadcasting signal receiving apparatus, broadcasting signal transmitting method, and broadcasting signal receiving method
US9654253B1 (en) 2015-12-21 2017-05-16 Inphi Corporation Apparatus and method for communicating data over an optical channel
JP6830200B2 (ja) * 2016-01-14 2021-02-17 パナソニックＩｐマネジメント株式会社 送信方法、送信装置および集積回路
CN108011691B (zh) * 2016-10-27 2021-04-06 电信科学技术研究院 一种低密度奇偶校验码的传输方法及装置
CN109891755A (zh) * 2017-01-06 2019-06-14 Lg 电子株式会社 多lpdc 码中选择ldpc 基本码的方法及其设备
WO2018182371A1 (en) 2017-03-30 2018-10-04 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
WO2018198917A1 (ja) 2017-04-24 2018-11-01 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 送信装置および送信方法
JP7083694B2 (ja) * 2017-07-27 2022-06-13 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 送信装置及び送信方法
KR102403066B1 (ko) 2017-08-22 2022-05-27 삼성전자주식회사 제로 비트 패딩을 이용한 채널 부호화/복호화 방법 및 장치
US10374752B2 (en) * 2017-08-31 2019-08-06 Inphi Corporation Methods and systems for data transmission
US10372539B2 (en) * 2017-11-20 2019-08-06 Western Digital Technologies, Inc. Variable length CLDPC encoder and method of operation in an autonomous vehicle
KR101967299B1 (ko) * 2017-12-19 2019-04-09 엘지전자 주식회사 방송 신호를 수신하는 차량용 수신 장치 및 방송 신호를 수신하는 차량용 수신 방법
CN110856263B (zh) * 2019-06-29 2022-03-29 华为技术有限公司 一种调度切换方法及装置
US11588578B2 (en) 2019-12-13 2023-02-21 Samsung Electronics Co., Ltd. System and method for encoding data using punctured low-density parity-check codes
CN113364508B (zh) * 2021-04-30 2022-08-16 深圳震有科技股份有限公司 一种语音数据的传输控制方法、***及设备
US20220376870A1 (en) * 2021-05-19 2022-11-24 Hughes Network Systems, Llc Demodulator implementation that supports both non-vlsnr and vlsnr downlink frames present in a single stream

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100262708A1 (en) 2009-04-08 2010-10-14 Nokia Corporation Method and apparatus for delivery of scalable media data
US20100309384A1 (en) 2009-06-03 2010-12-09 Sony Corporation Data processing apparatus and method
US20120300690A1 (en) 2010-01-15 2012-11-29 Nokia Corporation Signaling of Layer 1 Signaling Transmission in Broadcast/Multicast Networks

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2419221C2 (ru) * 2006-10-26 2011-05-20 Квэлкомм Инкорпорейтед Символы маяковых радиосигналов с прогрессивной информацией
DK2139142T3 (da) * 2007-09-28 2013-06-03 Lg Electronics Inc Apparat til at sende og modtage et signal og fremgangsmåde til at sende og modtage et signal
US7974254B2 (en) * 2007-10-22 2011-07-05 Nokia Corporation Digital broadcast signaling metadata
KR100917201B1 (ko) * 2007-12-11 2009-09-16 엘지전자 주식회사 신호 송수신 방법 및 신호 송수신 장치
KR100937430B1 (ko) * 2008-01-25 2010-01-18 엘지전자 주식회사 신호 송수신 방법 및 신호 송수신 장치
US20100086087A1 (en) * 2008-10-02 2010-04-08 Nokia Corporation Transmission Enhancements for Physical Layer Transmission
US8498312B2 (en) * 2008-10-02 2013-07-30 Nokia Corporation Transmission of physical layer signaling in a broadcast system
WO2010093087A1 (en) * 2009-02-13 2010-08-19 Lg Electronics Inc. Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
US9350490B2 (en) * 2009-02-18 2016-05-24 Lg Electronics Inc. Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
US8411737B2 (en) * 2009-03-05 2013-04-02 Nokia Corporation Transmission of physical layer signaling in a broadcast system
CN101562502B (zh) * 2009-06-04 2012-06-20 清华大学 一种物理层子信道分配方法、发射***及接收***
EP2357745B1 (en) * 2010-01-07 2015-06-03 Samsung Electronics Co., Ltd. Apparatus and method for broadcasting services in digital video broadcasting system
JP2011199833A (ja) * 2010-02-26 2011-10-06 Sony Corp データ処理装置、及びデータ処理方法、並びに、受信システム
EP2378703A1 (en) * 2010-04-13 2011-10-19 Panasonic Corporation Mapping of control information to control channel elements
GB2483238B (en) * 2010-08-31 2017-07-19 Samsung Electronics Co Ltd Method and apparatus for signalling in digital radio systems
JP2012204941A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 受信装置および受信方法
US9113465B2 (en) * 2011-12-26 2015-08-18 Electronics And Telecommunications Research Institute Method and apparatus of resource allocation for machine type communication device, method and apparatus for receiving data for machine type communication
DK2629444T3 (en) * 2012-02-20 2015-02-09 Lg Electronics Inc A method and apparatus for transmitting and receiving transmission signals
KR101730371B1 (ko) * 2013-08-01 2017-04-26 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
CN105580377B (zh) * 2013-09-27 2018-11-30 Lg 电子株式会社 发送、接收广播信号的装置及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100262708A1 (en) 2009-04-08 2010-10-14 Nokia Corporation Method and apparatus for delivery of scalable media data
US20100309384A1 (en) 2009-06-03 2010-12-09 Sony Corporation Data processing apparatus and method
US20120300690A1 (en) 2010-01-15 2012-11-29 Nokia Corporation Signaling of Layer 1 Signaling Transmission in Broadcast/Multicast Networks

Also Published As

Publication number Publication date
US20170026213A1 (en) 2017-01-26
KR20160070793A (ko) 2016-06-20
WO2015080392A1 (en) 2015-06-04
US20160164709A1 (en) 2016-06-09
EP3075162A1 (en) 2016-10-05
US9240862B2 (en) 2016-01-19
EP3075162A4 (en) 2017-07-26
CN105765981A (zh) 2016-07-13
US9491022B2 (en) 2016-11-08
JP2016541186A (ja) 2016-12-28
US20150155967A1 (en) 2015-06-04
US9705718B2 (en) 2017-07-11

Similar Documents

Publication Publication Date Title
KR101783619B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101850312B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101801588B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101730371B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101814402B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101853671B1 (ko) 방송 신호 전송 장치, 방송 신호 수신 장치, 방송 신호 전송 방법 및 방송 신호 수신 방법
KR101867833B1 (ko) 방송 신호 전송 장치, 방송 신호 수신 장치, 방송 신호 전송 방법 및 방송 신호 수신 방법
KR101867829B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101733503B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101853672B1 (ko) 방송 신호 전송 장치, 방송 신호 수신 장치, 방송 신호 전송 방법 및 방송 신호 수신 방법
KR101781882B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR20160018791A (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101759953B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101801586B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101737847B1 (ko) 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant