KR101780824B1 - Signal processing circuit and method for driving the same - Google Patents
Signal processing circuit and method for driving the same Download PDFInfo
- Publication number
- KR101780824B1 KR101780824B1 KR1020110085240A KR20110085240A KR101780824B1 KR 101780824 B1 KR101780824 B1 KR 101780824B1 KR 1020110085240 A KR1020110085240 A KR 1020110085240A KR 20110085240 A KR20110085240 A KR 20110085240A KR 101780824 B1 KR101780824 B1 KR 101780824B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- inverter
- oxide semiconductor
- input terminal
- semiconductor layer
- Prior art date
Links
- 238000012545 processing Methods 0.000 title claims abstract description 77
- 238000000034 method Methods 0.000 title claims description 80
- 238000003860 storage Methods 0.000 claims abstract description 127
- 239000003990 capacitor Substances 0.000 claims abstract description 56
- 239000004065 semiconductor Substances 0.000 claims description 401
- 239000011701 zinc Substances 0.000 claims description 88
- 229910052725 zinc Inorganic materials 0.000 claims description 31
- 229910052738 indium Inorganic materials 0.000 claims description 26
- 229910007541 Zn O Inorganic materials 0.000 claims description 24
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 7
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 58
- 239000010410 layer Substances 0.000 description 529
- 239000010408 film Substances 0.000 description 153
- 238000010438 heat treatment Methods 0.000 description 104
- 239000000758 substrate Substances 0.000 description 84
- 229910052760 oxygen Inorganic materials 0.000 description 67
- 239000001301 oxygen Substances 0.000 description 66
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 64
- 239000000463 material Substances 0.000 description 61
- 239000012535 impurity Substances 0.000 description 44
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 37
- 229910052751 metal Inorganic materials 0.000 description 35
- 239000012298 atmosphere Substances 0.000 description 34
- 239000002184 metal Substances 0.000 description 33
- 125000004429 atom Chemical group 0.000 description 32
- 239000000203 mixture Substances 0.000 description 31
- 239000013078 crystal Substances 0.000 description 29
- 230000015572 biosynthetic process Effects 0.000 description 28
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 26
- 238000010586 diagram Methods 0.000 description 26
- 230000002829 reductive effect Effects 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 24
- 239000001257 hydrogen Substances 0.000 description 23
- 229910052739 hydrogen Inorganic materials 0.000 description 23
- 238000004544 sputter deposition Methods 0.000 description 22
- 230000007547 defect Effects 0.000 description 21
- 229910052733 gallium Inorganic materials 0.000 description 21
- 239000011810 insulating material Substances 0.000 description 21
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 20
- 239000007789 gas Substances 0.000 description 20
- 150000002736 metal compounds Chemical group 0.000 description 20
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 19
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 18
- 229910052718 tin Inorganic materials 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 17
- 229910052719 titanium Inorganic materials 0.000 description 17
- 239000010936 titanium Substances 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 230000005669 field effect Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000005530 etching Methods 0.000 description 14
- 238000012360 testing method Methods 0.000 description 14
- 229910052786 argon Inorganic materials 0.000 description 13
- 229910052757 nitrogen Inorganic materials 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 13
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 12
- 239000002585 base Substances 0.000 description 11
- 229910001195 gallium oxide Inorganic materials 0.000 description 11
- 239000012212 insulator Substances 0.000 description 11
- 125000004430 oxygen atom Chemical group O* 0.000 description 11
- 239000002356 single layer Substances 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 230000006870 function Effects 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 239000011787 zinc oxide Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 9
- 229910052735 hafnium Inorganic materials 0.000 description 9
- 238000003475 lamination Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000005259 measurement Methods 0.000 description 8
- 229910020994 Sn-Zn Inorganic materials 0.000 description 7
- 229910009069 Sn—Zn Inorganic materials 0.000 description 7
- 238000002441 X-ray diffraction Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 7
- 150000003608 titanium Chemical class 0.000 description 7
- 206010021143 Hypoxia Diseases 0.000 description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 6
- 229910052783 alkali metal Inorganic materials 0.000 description 6
- 150000001340 alkali metals Chemical class 0.000 description 6
- 229910052795 boron group element Inorganic materials 0.000 description 6
- -1 for example Chemical compound 0.000 description 6
- 239000011261 inert gas Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000006356 dehydrogenation reaction Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 229910018137 Al-Zn Inorganic materials 0.000 description 4
- 229910018573 Al—Zn Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 208000005156 Dehydration Diseases 0.000 description 4
- 229910052779 Neodymium Inorganic materials 0.000 description 4
- 230000009471 action Effects 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052734 helium Inorganic materials 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 239000011734 sodium Substances 0.000 description 4
- 239000003381 stabilizer Substances 0.000 description 4
- 229910052720 vanadium Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 3
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 3
- 229910052790 beryllium Inorganic materials 0.000 description 3
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 230000005685 electric field effect Effects 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 239000011572 manganese Substances 0.000 description 3
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 229910052706 scandium Inorganic materials 0.000 description 3
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- 229910005728 SnZn Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003211 malignant effect Effects 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000005477 sputtering target Methods 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 108010083687 Ion Pumps Proteins 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 229910020218 Pb—Zn Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 241001591005 Siga Species 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- AZWHFTKIBIQKCA-UHFFFAOYSA-N [Sn+2]=O.[O-2].[In+3] Chemical compound [Sn+2]=O.[O-2].[In+3] AZWHFTKIBIQKCA-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- JYMITAMFTJDTAE-UHFFFAOYSA-N aluminum zinc oxygen(2-) Chemical compound [O-2].[Al+3].[Zn+2] JYMITAMFTJDTAE-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000001782 photodegradation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical class [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- OYQCBJZGELKKPM-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[O-2].[In+3] OYQCBJZGELKKPM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 회로의 제공을 목적의 하나로 한다.
입력된 신호의 위상을 반전시켜 출력하는 논리 소자를 2개(제1 위상 반전 소자 및 제2 위상 반전 소자)와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터를 갖는 기억 소자이며, 산화물 반도체층에 채널이 형성되는 트랜지스터와 용량 소자의 조를 2개(제1 트랜지스터와 제1 용량 소자의 조 및 제2 트랜지스터와 제2 용량 소자의 조) 갖는다. 그리고, 신호 처리 회로가 갖는 기억 장치에 상기 기억 소자를 사용한다. 예를 들어, 신호 처리 회로가 갖는 레지스터, 캐시 메모리 등의 기억 장치에 상기 기억 소자를 사용한다.And it is an object to provide a signal processing circuit capable of suppressing power consumption without requiring a complicated manufacturing process.
(A first phase inversion element and a second phase inversion element), a first selection transistor, and a second selection transistor for inverting and outputting the phase of an input signal, (A combination of the first transistor and the first capacitor and a combination of the second transistor and the second capacitor) of the transistor and the capacitor in which the channel is formed. Then, the memory element is used for the memory device of the signal processing circuit. For example, the storage element is used for a storage device such as a register, a cache memory, and the like of the signal processing circuit.
Description
전원을 꺼도 기억하고 있는 논리 상태가 지워지지 않는 불휘발성의 기억 장치 및 그것을 사용한 신호 처리 회로에 관한 것이다. 또한, 당해 기억 장치 및 당해 신호 처리 회로의 구동 방법에 관한 것이다. 또한 당해 신호 처리 회로를 사용한 전자 기기에 관한 것이다.A nonvolatile memory device in which a logic state stored in a memory even when the power is turned off is not erased, and a signal processing circuit using the same. The present invention also relates to the storage device and a method of driving the signal processing circuit. And an electronic apparatus using the signal processing circuit.
중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종다양한 구성을 갖고 있지만, 일반적으로 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, 레지스터, 캐시 메모리 등, 각종 기억 장치가 설치되어 있다. 레지스터는, 연산 처리나 프로그램의 실행 상태의 유지 등을 위하여 일시적으로 데이터를 유지하는 역할을 담당하고 있다. 또한, 캐시 메모리는, 연산 회로와 메인 메모리 사이에 개재하여, 저속의 메인 메모리에 대한 액세스를 저감시켜 연산 처리를 고속화시키는 것을 목적으로 하여 설치되어 있다.A signal processing circuit such as a central processing unit (CPU: Central Processing Unit) has various configurations according to its use. In general, however, in addition to a main memory for storing data and programs, The device is installed. The register is responsible for temporarily holding data for the purpose of arithmetic processing and maintenance of the program execution state. The cache memory is interposed between the arithmetic circuit and the main memory and is provided for the purpose of reducing the access to the low-speed main memory and speeding up the arithmetic processing.
레지스터나 캐시 메모리 등의 기억 장치는, 메인 메모리보다 고속으로 데이터의 기입을 행할 필요가 있다. 따라서, 통상은 레지스터로서 플립플롭이, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 사용된다. 즉, 이들 레지스터, 캐시 메모리 등에는 전원 전압의 공급이 중단되면 데이터를 소실해 버리는 휘발성의 기억 장치가 사용되고 있다.A storage device such as a register or a cache memory needs to write data at a higher speed than the main memory. Therefore, usually, a flip-flop is used as a register and an SRAM (Static Random Access Memory) is used as a cache memory. That is, a volatile memory device is used in these registers, the cache memory, etc., in which data is lost when the supply of the power supply voltage is interrupted.
소비 전력을 억제하기 위해서, 데이터의 입출력이 행해지지 않는 기간에서 신호 처리 회로에 대한 전원 전압의 공급을 일시적으로 정지한다는 방법이 제안되어 있다. 그 방법에서는, 레지스터, 캐시 메모리 등의 휘발성의 기억 장치 주변에 불휘발성의 기억 장치를 배치하고, 상기 데이터를 그 불휘발성의 기억 장치에 일시적으로 기억시킨다. 이렇게 해서, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안에도 레지스터, 캐시 메모리 등은 데이터를 유지한다(예를 들어, 특허문헌 1 참조).In order to suppress the power consumption, a method of temporarily stopping the supply of the power supply voltage to the signal processing circuit during a period in which data input / output is not performed is proposed. In this method, a nonvolatile memory device is disposed around a volatile memory device such as a register or a cache memory, and the data is temporarily stored in the nonvolatile memory device. In this way, the register, the cache memory, and the like maintain the data even while the supply of the power supply voltage is stopped in the signal processing circuit (see, for example, Patent Document 1).
또한, 신호 처리 회로에 있어서 장시간의 전원 전압의 공급 정지를 행할 때에는 전원 전압의 공급 정지 전에, 휘발성의 기억 장치 내의 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다.In addition, when the supply of the power supply voltage for a long time is stopped in the signal processing circuit, the data in the volatile storage device is transferred to an external storage device such as a hard disk or a flash memory before the power supply voltage is stopped to prevent data loss You may.
신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안, 휘발성의 기억 장치 주변에 배치한 불휘발성의 기억 장치에 휘발성의 기억 장치의 데이터를 기억시키는 방법에서는, 이들 불휘발성의 기억 장치로서 주로 자기 소자나 강유전체가 사용되고 있기 때문에, 신호 처리 회로의 제작 공정이 복잡하다. 또한, 이들 불휘발성의 기억 장치에서는, 데이터의 기입이나 소거를 반복하는 것에 의한 기억 소자의 열화 때문에, 정보의 재기입 횟수가 제한된다.In a method of storing data of a volatile memory device in a nonvolatile memory device disposed in the vicinity of the volatile memory device while the supply of the power source voltage is stopped in the signal processing circuit, Or a ferroelectric is used, the manufacturing process of the signal processing circuit is complicated. Further, in these nonvolatile memory devices, the number of times of rewriting of information is limited due to deterioration of memory elements caused by repeated writing or erasing of data.
또한, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안, 외부 기억 장치에 휘발성의 기억 장치의 데이터를 기억시키는 방법에서는, 외부 기억 장치로부터 휘발성의 기억 장치로 데이터를 복귀시키는 데 시간을 필요로 한다. 따라서, 외부 기억 장치에 의한 데이터의 백업은, 소비 전력의 저감을 목적으로 한 단시간의 전원 정지에는 적합하지 않다.Further, in the method of storing the data of the volatile memory device in the external memory device while the supply of the power source voltage is stopped in the signal processing circuit, it takes time to return the data from the external memory device to the volatile memory device do. Therefore, the backup of data by the external storage device is not suitable for short-time power supply stop for the purpose of reducing power consumption.
상술한 과제를 감안하여, 본 발명은, 소비 전력을 억제할 수 있는 신호 처리 회로, 당해 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로, 당해 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다.In view of the above-described problems, the present invention aims to provide a signal processing circuit capable of suppressing power consumption and a method of driving the signal processing circuit. Particularly, it is an object of the present invention to provide a signal processing circuit capable of suppressing power consumption by short-term power-off and a method of driving the signal processing circuit.
입력된 신호의 위상을 반전시켜 출력하는 논리 소자(이하, 위상 반전 소자라고 칭한다)를 2개(제1 위상 반전 소자 및 제2 위상 반전 소자)와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터를 갖는 기억 소자이며, 산화물 반도체층에 채널이 형성되는 트랜지스터와 용량 소자의 조를 2개(제1 트랜지스터와 제1 용량 소자의 조 및 제2 트랜지스터와 제2 용량 소자의 조) 갖는다.(A first phase inversion element and a second phase inversion element) for inverting and outputting a phase of an input signal (hereinafter referred to as a phase inversion element), a first selection transistor, and a second selection transistor (A combination of a first transistor and a first capacitor, and a combination of a second transistor and a second capacitor) of a transistor and a capacitor in which a channel is formed in the oxide semiconductor layer.
산화물 반도체층에는, 예를 들어 In-Ga-Zn-O계의 산화물 반도체 재료를 사용할 수 있다.For the oxide semiconductor layer, for example, an In-Ga-Zn-O-based oxide semiconductor material can be used.
제1 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 제1 트랜지스터를 통하여 제2 위상 반전 소자의 입력 단자에 부여되고, 제2 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 제2 트랜지스터를 통하여 제1 위상 반전 소자의 입력 단자에 부여된다. 제1 트랜지스터와 제2 위상 반전 소자의 입력 단자 사이에는, 제1 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 제1 트랜지스터가 오프 상태로 되어도, 제2 위상 반전 소자의 입력 단자의 전위를 제1 용량 소자는 유지한다. 제2 트랜지스터와 제1 위상 반전 소자의 입력 단자 사이에는, 제2 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 제2 트랜지스터가 오프 상태로 되어도 제1 위상 반전 소자의 입력 단자의 전위를 제2 용량 소자는 유지한다.The potential of the output terminal of the first phase inversion element is given to the input terminal of the second phase inversion element through the first transistor turned on and the potential of the output terminal of the second phase inversion element is set to the on state, To the input terminal of the first phase inversion element. One of the pair of electrodes of the first capacitor is electrically connected between the input terminal of the first transistor and the input terminal of the second phase inversion element. That is, even if the first transistor is turned off, the first capacitor holds the potential of the input terminal of the second phase inversion element. One electrode of a pair of electrodes of the second capacitor is electrically connected between the input terminal of the second transistor and the first phase inversion element. That is, even if the second transistor is turned off, the potential of the input terminal of the first phase inversion element is held by the second capacitance element.
또한, 제1 용량 소자의 한 쌍의 전극 중 다른 쪽의 전극과, 제2 용량 소자의 한 쌍의 전극 중 다른 쪽의 전극에는, 일정한 전위가 부여되어 있다. 예를 들어, 기준 전위(GND)가 부여되어 있다.A constant potential is applied to the other electrode of the pair of electrodes of the first capacitor and the other electrode of the pair of electrodes of the second capacitor. For example, a reference potential GND is applied.
기억 소자에 대한 입력 신호(데이터)의 전위는, 온 상태로 된 제1 선택 트랜지스터 및 제2 트랜지스터를 통하여 제1 위상 반전 소자의 입력 단자에 부여된다. 또한, 제1 위상 반전 소자의 출력 단자의 전위가, 온 상태로 된 제2 선택 트랜지스터를 통하여 기억 소자의 출력 신호로서 출력된다.The potential of the input signal (data) to the memory element is given to the input terminal of the first phase inversion element through the first selection transistor and the second transistor which are turned on. Further, the potential of the output terminal of the first phase inversion element is outputted as the output signal of the storage element through the second selection transistor turned on.
여기서, 제1 트랜지스터와 제2 트랜지스터는, 한쪽이 온 상태일 때 다른 쪽도 온 상태로 되도록 제어된다. 예를 들어, 제1 트랜지스터와 제2 트랜지스터가 동일한 도전형의 트랜지스터인 경우에, 제1 트랜지스터의 게이트에 입력되는 제1 제어 신호와, 제2 트랜지스터의 게이트에 입력되는 제2 제어 신호는, 동일한 신호를 사용할 수 있다.Here, the first transistor and the second transistor are controlled so that the other transistor is turned on when the other transistor is on. For example, when the first transistor and the second transistor are transistors of the same conductivity type, the first control signal input to the gate of the first transistor and the second control signal input to the gate of the second transistor are the same Signal can be used.
상기 기억 소자에 있어서, 전원 전압의 공급 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법은 이하와 같이 할 수 있다.The driving method in the case of stopping the supply of the power supply voltage and supplying the power supply voltage again in order to reduce the power consumption at the time of holding the data after supplying the power supply voltage in the storage element is as follows.
우선, 기억 소자에 전원 전압이 공급되어 있는 경우에 대하여 설명한다. 즉, 제1 위상 반전 소자 및 제2 위상 반전 소자에 전원 전압이 공급되어 있는 경우에 대하여 설명한다. 제1 트랜지스터 및 제2 트랜지스터를 온 상태로 한 상태에서, 제1 선택 트랜지스터를 온 상태로 한다. 이렇게 해서, 제1 위상 반전 소자의 입력 단자에 입력 신호(데이터)를 입력한다. 그 후, 제1 선택 트랜지스터를 오프 상태로 함으로써 제1 위상 반전 소자 및 제2 위상 반전 소자로 이루어지는 귀환 루프에 의해 그 데이터가 유지된다. 또한, 제2 위상 반전 소자의 입력 단자의 전위는 제1 용량 소자에 유지되고, 제1 위상 반전 소자의 입력 단자의 전위는 제2 용량 소자에 유지된다. 또한, 데이터의 입력 및 유지 동안, 제2 선택 트랜지스터는 오프 상태이다. 또한, 데이터의 유지가 완료된 후, 제2 선택 트랜지스터를 온 상태로 함으로써, 기억 소자로부터 데이터를 판독할 수 있다.First, a case where a power supply voltage is supplied to the memory element will be described. That is, the case where the power supply voltage is supplied to the first phase inversion element and the second phase inversion element will be described. The first selection transistor is turned on in a state in which the first transistor and the second transistor are turned on. Thus, the input signal (data) is input to the input terminal of the first phase inversion element. Thereafter, by turning off the first select transistor, the data is held by the feedback loop made up of the first phase inversion element and the second phase inversion element. Further, the potential of the input terminal of the second phase inversion element is held in the first capacitive element, and the potential of the input terminal of the first phase inversion element is held in the second capacitive element. Further, during data input and hold, the second selection transistor is in an OFF state. Further, after the holding of the data is completed, the second selecting transistor can be turned on to read the data from the memory element.
데이터의 유지가 완료된 후, 기억 소자에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 즉, 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 전원 전압의 공급을 정지하기 전에, 상기 제1 트랜지스터 및 제2 트랜지스터를 오프 상태로 한다. 여기서, 제2 위상 반전 소자의 입력 단자의 전위는 제1 용량 소자에 유지되고 있으며, 제1 위상 반전 소자의 입력 단자의 전위는 제2 용량 소자에 유지되고 있다. 그로 인해, 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지해도, 기억 소자에 데이터를 계속 유지시키는 것이 가능하다. 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하고 있는 동안은, 제1 트랜지스터 및 제2 트랜지스터는 오프 상태이다. 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하고 있는 동안은, 기억 소자로부터 출력 신호를 출력할 수 없고, 또한 기억 소자에 새로운 입력 신호(데이터)를 입력하여 유지할 수 없다.A case where the supply of the power supply voltage to the memory element is stopped after the data holding is completed will be described. That is, the case of stopping the supply of the power supply voltage to the first phase inversion element and the second phase inversion element will be described. The first transistor and the second transistor are turned off before the supply of the power supply voltage is stopped. Here, the potential of the input terminal of the second phase inversion element is held in the first capacitive element, and the potential of the input terminal of the first phase inversion element is held in the second capacitive element. Therefore, even if the supply of the power supply voltage to the first phase inversion element and the second phase inversion element is stopped, it is possible to keep the data in the memory element. While the supply of the power supply voltage to the first phase inversion element and the second phase inversion element is stopped, the first transistor and the second transistor are off. While the supply of the power supply voltage to the first phase inversion element and the second phase inversion element is stopped, an output signal can not be output from the storage element, and a new input signal (data) none.
이어서 다시 기억 소자에 전원 전압을 공급하는 경우에 대하여 설명한다. 제1 위상 반전 소자 및 제2 위상 반전 소자에 전원 전압을 공급한 후, 제1 트랜지스터 및 제2 트랜지스터를 온 상태로 한다. 이렇게 해서, 기억 소자는 출력 신호를 출력 가능한 상태로 되고, 새로운 입력 신호(데이터)를 유지 가능한 상태로 된다.Next, the case where the power supply voltage is supplied to the memory element again will be described. After the power supply voltage is supplied to the first phase inversion element and the second phase inversion element, the first transistor and the second transistor are turned on. In this way, the storage element becomes ready to output an output signal, and becomes able to hold a new input signal (data).
이상이, 상기 기억 소자에 있어서, 전원 전압의 공급 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법이다.The above is a driving method in the case of stopping the supply of the power supply voltage and supplying the power supply voltage again in order to reduce the power consumption at the time of holding the data after the supply of the power supply voltage in the storage element.
또한, 제1 위상 반전 소자나 제2 위상 반전 소자로서는, 예를 들어 인버터나 클록된 인버터 등을 사용할 수 있다.As the first phase inversion element or the second phase inversion element, for example, an inverter, a clocked inverter, or the like can be used.
그리고, 신호 처리 회로가 갖는 기억 장치에 상기 기억 소자를 사용한다. 기억 장치는 1개 또는 복수의 기억 소자를 사용하여 구성할 수 있다. 예를 들어, 신호 처리 회로가 갖는 레지스터, 캐시 메모리 등의 기억 장치에 상기 기억 소자를 사용한다.Then, the memory element is used for the memory device of the signal processing circuit. The storage device can be constructed using one or a plurality of storage elements. For example, the storage element is used for a storage device such as a register, a cache memory, and the like of the signal processing circuit.
또한, 신호 처리 회로는, 상기 기억 장치 외에, 기억 장치와 데이터의 교환을 행하는 연산 회로 등의 각종 논리 회로를 가져도 좋다. 그리고, 기억 장치에 전원 전압의 공급을 정지함과 함께, 당해 기억 장치와 데이터의 교환을 행하는 연산 회로에 대한 전원 전압의 공급을 정지하도록 해도 좋다.The signal processing circuit may have various logic circuits such as an arithmetic circuit for exchanging data with a memory device in addition to the memory device. The supply of the power supply voltage to the storage device may be stopped and the supply of the power supply voltage to the arithmetic circuit for exchanging data with the storage device may be stopped.
그리고, 상기 기억 장치는, 기억 소자에 대한 전원 전압의 공급을 제어하는 스위칭 소자를 갖고 있어도 좋다. 또한, 연산 회로에 대한 전원 전압의 공급을 정지하는 경우에는, 연산 회로는, 전원 전압의 공급을 제어하는 스위칭 소자를 갖고 있어도 좋다.The storage device may have a switching element for controlling supply of a power source voltage to the storage element. When the supply of the power supply voltage to the arithmetic circuit is stopped, the arithmetic circuit may have a switching element for controlling supply of the power supply voltage.
산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 지극히 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그로 인해, 당해 트랜지스터를 제1 트랜지스터 및 제2 트랜지스터로서 사용함으로써, 기억 소자에 전원 전압이 공급되지 않는 동안에도 제1 용량 소자 및 제2 용량 소자에 유지된 전위는 유지된다. 이렇게 해서, 기억 소자는 전원 전압의 공급이 정지한 동안에도 기억 내용을 유지하는 것이 가능하다.A transistor in which a channel is formed in the oxide semiconductor layer has an extremely small off current. For example, the off current of the transistor in which the channel is formed in the oxide semiconductor layer is significantly lower than the off current of the transistor in which the channel is formed in the silicon having crystallinity. Therefore, by using the transistor as the first transistor and the second transistor, the potential held by the first capacitor and the second capacitor is maintained even when the power supply voltage is not supplied to the memory element. In this manner, the memory element can retain the memory contents even while the supply of the power source voltage is stopped.
기억 소자는 전원 전압의 공급이 정지한 동안에도, 제1 용량 소자에 유지된 전위에 의해 제2 위상 반전 소자의 입력 단자의 전위가 유지되고, 제2 용량 소자에 유지된 전위에 의해 제1 위상 반전 소자의 입력 단자의 전위가 유지되고 있다. 즉, 제1 위상 반전 소자의 입력 단자의 전위와 제2 위상 반전 소자의 입력 단자의 전위 양쪽이 유지되고 있다.The storage element maintains the potential of the input terminal of the second phase inversion element by the potential held by the first capacitor even when the supply of the power source voltage is stopped and the first phase The potential of the input terminal of the inverting element is maintained. That is, both the potential of the input terminal of the first phase inversion element and the potential of the input terminal of the second phase inversion element are maintained.
한편, 예를 들어 기억 소자가 제1 용량 소자와 제1 트랜지스터를 갖고, 제2 용량 소자와 제2 트랜지스터를 갖지 않는 구성의 경우를 생각할 수 있다. 즉, 제2 위상 반전 소자의 출력 단자가 제1 위상 반전 소자의 입력 단자에 직접 접속되어 있는 경우를 생각한다. 이 구성에서는, 제1 용량 소자에 유지된 전위에 의해 제2 위상 반전 소자의 입력 단자의 전위는 유지되지만, 제1 위상 반전 소자의 입력 단자의 전위는 유지되지 않는다. 그로 인해, 기억 소자에 대한 전원 전압의 공급이 재개된 후, 제1 트랜지스터를 온 상태로 하면, 제1 위상 반전 소자의 입력 단자의 전위가 소정의 전위(제2 위상 반전 소자의 출력에 의해 정해지는 전위)로 되도록 전하의 이동이 발생한다. 이 전하의 이동이 완료될 때까지 기억 소자는 데이터를 출력할 수 없다. 그로 인해, 기억 소자가 데이터를 출력할 수 있게 될 때까지의 시간(이하, 구동 시간이라고도 한다)이 길어진다. 즉, 전원 공급 정지 전의 상태로 복귀하기 위하여 시간이 걸린다.On the other hand, for example, a case where the memory element has the first capacitor element and the first transistor, and the second capacitor element and the second transistor are not provided can be considered. That is, a case where the output terminal of the second phase inversion element is directly connected to the input terminal of the first phase inversion element is considered. In this configuration, although the potential of the input terminal of the second phase inversion element is held by the potential held in the first capacitive element, the potential of the input terminal of the first phase inversion element is not maintained. Therefore, when the first transistor is turned on after the supply of the power source voltage to the memory element is resumed, the potential of the input terminal of the first phase inversion element becomes a predetermined potential (determined by the output of the second phase inversion element The potential shift is caused to occur. The memory element can not output data until the movement of this charge is completed. As a result, the time until the storage element becomes able to output data (hereinafter also referred to as drive time) becomes long. That is, it takes time to return to the state before power supply stoppage.
본 발명에서는, 기억 소자는 전원 전압의 공급이 정지한 동안에도, 제1 위상 반전 소자의 입력 단자의 전위와 제2 위상 반전 소자의 입력 단자의 전위 양쪽이 유지되고 있다. 그로 인해, 기억 소자에 대한 전원 전압의 공급이 재개된 후, 제1 트랜지스터 및 제2 트랜지스터를 온 상태로 해도, 제2 위상 반전 소자의 입력 단자나 제1 위상 반전 소자의 입력 단자의 전위가 소정의 전위로 되도록 전하가 이동할 필요가 없어, 구동 시간을 짧게 할 수 있다.In the present invention, both the potential of the input terminal of the first phase inversion element and the potential of the input terminal of the second phase inversion element are held while the supply of the power source voltage is stopped in the memory element. Therefore, even if the first transistor and the second transistor are turned on after the supply of the power source voltage to the memory element is resumed, the potential of the input terminal of the second phase inversion element or the input terminal of the first phase inversion element becomes the predetermined So that the driving time can be shortened.
이러한 기억 소자를, 신호 처리 회로가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 신호 처리 회로 전체, 혹은 신호 처리 회로를 구성하는 1개 또는 복수의 논리 회로에 있어서, 짧은 시간으로도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 신호 처리 회로, 소비 전력을 억제할 수 있는 당해 신호 처리 회로의 구동 방법을 제공할 수 있다.By using such a memory element in a memory device such as a register or a cache memory of a signal processing circuit, it is possible to prevent the data in the memory device from being lost due to stoppage of supply of the power source voltage. In addition, after the supply of the power supply voltage is resumed, it is possible to return to the state before power supply stop in a short time. Therefore, in the entire signal processing circuit, or in one or a plurality of logic circuits constituting the signal processing circuit, the power supply can be stopped even in a short period of time. Therefore, a signal processing circuit capable of suppressing power consumption, It is possible to provide a driving method of the signal processing circuit.
도 1a 및 도 1b는 기억 소자의 회로도.
도 2는 기억 소자의 동작을 나타내는 타이밍 차트.
도 3a 및 도 3b는 기억 장치의 구성을 도시하는 도면.
도 4는 신호 처리 회로의 블록도.
도 5는 기억 장치를 사용한 CPU의 블록도.
도 6은 기억 소자의 구성을 도시하는 단면도.
도 7은 기억 소자의 구성을 도시하는 단면도.
도 8은 기억 소자의 구성을 도시하는 단면도.
도 9는 기억 소자의 구성을 도시하는 단면도.
도 10a 내지 도 10e는 기억 소자의 제작 방법을 도시하는 도면.
도 11a 내지 도 11c는 기억 소자의 제작 방법을 도시하는 도면.
도 12a 내지 도 12d는 기억 소자의 제작 방법을 도시하는 도면.
도 13a 내지 도 13d는 기억 소자의 제작 방법을 도시하는 도면.
도 14a 내지 도 14d는 기억 소자의 제작 방법을 도시하는 도면.
도 15a 내지 도 15d는 기억 소자의 제작 방법을 도시하는 도면.
도 16a 내지 도 16c는 기억 소자의 제작 방법을 도시하는 도면.
도 17a 및 도 17b는 트랜지스터의 구성을 도시하는 단면도.
도 18a 내지 도 18f는 전자 기기의 구성을 도시하는 도면.
도 19a 내지 도 19e는 산화물 재료의 구조를 설명하는 도면.
도 20은 산화물 재료의 구조를 설명하는 도면.
도 21은 산화물 재료의 구조를 설명하는 도면.
도 22는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23a 내지 도 23c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 24a 내지 도 24c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 25a 내지 도 25c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 26a 및 도 26b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 27a 내지 도 27c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 28a 및 도 28b는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 29a 및 도 29b는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 30은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 31은 트랜지스터의 오프 전류와 측정 시 기판 온도의 관계를 도시하는 도면.
도 32는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 33a 및 도 33b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 34a 및 도 34b는 트랜지스터의 상면도 및 단면도.
도 35a 및 도 35b는 트랜지스터의 상면도 및 단면도.1A and 1B are circuit diagrams of a memory element.
2 is a timing chart showing the operation of the memory element.
3A and 3B are diagrams showing a configuration of a storage device;
4 is a block diagram of a signal processing circuit;
5 is a block diagram of a CPU using a storage device;
6 is a sectional view showing a configuration of a memory element;
7 is a sectional view showing a configuration of a memory element;
8 is a sectional view showing a configuration of a memory element;
9 is a sectional view showing a configuration of a memory element;
10A to 10E are diagrams showing a manufacturing method of a memory element.
11A to 11C are diagrams showing a manufacturing method of a memory element.
12A to 12D are diagrams showing a manufacturing method of a memory element.
13A to 13D are diagrams showing a manufacturing method of a memory element.
14A to 14D are diagrams showing a manufacturing method of a memory element.
15A to 15D are diagrams showing a method of manufacturing a memory element.
16A to 16C are diagrams showing a manufacturing method of a memory element.
17A and 17B are cross-sectional views showing the structure of a transistor.
18A to 18F are diagrams showing a configuration of an electronic device.
19A to 19E are diagrams for explaining the structure of an oxide material;
20 is a view for explaining a structure of an oxide material;
21 is a view for explaining a structure of an oxide material;
22 is a view for explaining the gate voltage dependency of mobility obtained by calculation;
23A to 23C are diagrams for explaining the gate voltage dependency of the drain current and the mobility obtained by calculation;
24A to 24C are diagrams for explaining the gate voltage dependency of the drain current and the mobility obtained by calculation;
25A to 25C are diagrams for explaining the gate voltage dependency of the drain current and the mobility obtained by calculation;
26A and 26B are diagrams for explaining a cross-sectional structure of a transistor used for calculation;
27A to 27C are graphs of transistor characteristics using an oxide semiconductor film.
28A and 28B are diagrams showing V g -I d characteristics after the BT test of the transistor of the
29A and 29B are diagrams showing V g -I d characteristics of the transistor of the
30 shows XRD spectra of samples A and B;
31 is a view showing a relationship between an off current of a transistor and a substrate temperature during measurement;
32 shows V g dependence of I d and field effect mobility.
33A and 33B are diagrams showing the relationship between the substrate temperature and the threshold voltage and the relationship between the substrate temperature and the electric field effect mobility.
34A and 34B are a top view and a cross-sectional view of a transistor;
35A and 35B are a top view and a cross-sectional view of a transistor;
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that various changes in form and detail can be made without departing from the spirit and scope of the present invention. Therefore, the present invention is not construed as being limited to the description of the embodiments described below.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는, 교체하여 사용할 수 있는 것으로 한다.Further, the functions of the "source" and the "drain" may be replaced when a transistor of a different polarity is used, or when the direction of current changes in a circuit operation. For this reason, in this specification, the terms "source" and "drain" are used interchangeably.
「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.The " electrical connection " includes the case of being connected through " having any electrical action ". Here, " having any electrical action " is not particularly limited as long as it enables the transmission of electrical signals between connection objects. For example, " having any electrical action " includes electrodes, wiring, switching elements such as transistors, resistors, inductors, capacitors, and other elements having various functions.
회로도 상은 독립되어 있는 구성 요소끼리 전기적으로 접속하고 있도록 도시되어 있는 경우에도, 실제로는, 예를 들어 배선의 일부가 전극으로서도 기능하는 경우 등, 1개의 도전막이, 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에 있어서 전기적으로 접속한다는 것은, 이러한, 1개의 도전막이, 복수의 구성 요소의 기능을 겸비하고 있는 경우도, 그 범주에 포함한다.Even if the circuit diagram is shown so as to electrically connect the independent components, in practice, for example, when one part of the wiring also functions as an electrode, one conductive film has functions of a plurality of components There is also the case. In the present specification, the term "electrically connected" includes the case where one conductive film has the functions of a plurality of constituent elements.
「상」이나 「하」의 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」임을 한정하는 것이 아니다. 예를 들어, 「게이트 절연층 상의 게이트 전극」의 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.The terms " upper " and " lower " do not define that the positional relationship of the components is " directly above " For example, the expression " gate electrode on the gate insulating layer " does not exclude that it includes other components between the gate insulating layer and the gate electrode.
도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해의 간단화를 위하여, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.In order to simplify the understanding, the position, size, range, and the like of each configuration shown in the drawings and the like may not indicate the actual position, size, range, and the like. Therefore, the disclosed invention is not limited to the position, size, range and the like disclosed in the drawings and the like.
「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙이는 것이다.Ordinances such as "first", "second", "third" are attached to avoid confusion of components.
(실시 형태 1)(Embodiment 1)
신호 처리 회로는 기억 장치를 갖고, 기억 장치는 1비트의 데이터를 기억할 수 있는 기억 소자를, 단수 또는 복수 갖는다.The signal processing circuit has a storage device, and the storage device has a single or a plurality of storage elements capable of storing 1-bit data.
또한, CPU, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이, 본 발명의 신호 처리 회로의 범주에 포함된다.Also included in the scope of the signal processing circuit of the present invention is an LSI (Large Scale Integrated Circuit) such as a CPU, a microprocessor, an image processing circuit, a DSP (Digital Signal Processor) and an FPGA (Field Programmable Gate Array).
도 1a에, 기억 소자의 회로도의 일례를 나타낸다. 도 1a 및 도 1b에 도시된 기억 소자(100)는, 입력된 신호의 위상을 반전시켜 출력하는 위상 반전 소자(101) 및 위상 반전 소자(102)와, 선택 트랜지스터(103)와, 선택 트랜지스터(104)와, 트랜지스터(111)와, 트랜지스터(112)와, 용량 소자(121)와, 용량 소자(122)를 갖는다. 트랜지스터(111)와 트랜지스터(112)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 또한, 기억 소자(100)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 밖의 회로 소자를 더 갖고 있어도 좋다. 도 1a의 회로도에 있어서, 트랜지스터(111)와 트랜지스터(112)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것을 나타내기 위하여 OS의 부호를 붙인다.Fig. 1A shows an example of a circuit diagram of a memory element. The
기억 소자(100)에 입력된 데이터를 포함하는 신호 IN은, 온 상태로 된 선택 트랜지스터(103) 및 트랜지스터(111)를 통하여 위상 반전 소자(101)의 입력 단자에 부여된다. 또한, 위상 반전 소자(101)의 출력 단자의 전위가, 온 상태로 된 선택 트랜지스터(104)를 통하여 기억 소자의 출력 신호 OUT으로서 출력된다. 신호 OUT은, 후단의 기억 소자, 혹은 다른 회로에 출력된다.The signal IN including the data input to the
위상 반전 소자(101)의 출력 단자의 전위는 온 상태로 된 트랜지스터(112)를 통하여 위상 반전 소자(102)의 입력 단자에 부여되고, 위상 반전 소자(102)의 출력 단자의 전위는 온 상태로 된 트랜지스터(111)를 통하여 위상 반전 소자(101)의 입력 단자에 부여된다. 트랜지스터(112)와 위상 반전 소자(102)의 입력 단자 사이에는, 용량 소자(122)의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 트랜지스터(112)가 오프 상태로 되어도, 위상 반전 소자(102)의 입력 단자의 전위를 용량 소자(122)는 유지한다. 트랜지스터(111)와 위상 반전 소자(101)의 입력 단자 사이에는, 용량 소자(121)의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 트랜지스터(111)가 오프 상태로 되어도 위상 반전 소자(101)의 입력 단자의 전위를 용량 소자(121)는 유지한다.The potential of the output terminal of the
또한, 용량 소자(121)의 한 쌍의 전극 중 다른 쪽의 전극과, 용량 소자(122)의 한 쌍의 전극 중 다른 쪽의 전극에는, 일정한 전위 VSS가 부여되고 있다. 예를 들어, 전위 VSS는 기준 전위(GND)로 할 수 있다.A constant potential VSS is applied to the other electrode of the pair of electrodes of the
또한, 트랜지스터(111)의 게이트에는 제어 신호 S1이 입력되고, 트랜지스터(112)의 게이트에는 제어 신호 S2가 입력되고, 선택 트랜지스터(103)의 게이트에는 제어 신호 S3이 입력되고, 선택 트랜지스터(104)의 게이트에는 제어 신호 S4가 입력되어 있다. 예를 들어, 트랜지스터(111)와 트랜지스터(112)가 동일한 도전형의 트랜지스터인 경우에, 제어 신호 S1과 제어 신호 S2는 동일한 신호로 할 수 있다. 즉, 트랜지스터(111)와 트랜지스터(112)는, 한쪽이 온 상태일 때 다른 쪽도 온 상태로 되도록 제어된다.The control signal S1 is input to the gate of the
또한, 도 1a에서는, 위상 반전 소자(101) 및 위상 반전 소자(102)로서, 인버터를 사용하는 예를 나타내고 있다. 그러나, 위상 반전 소자(101) 및 위상 반전 소자(102)는, 입력된 신호의 위상을 반전시켜 출력하는 소자이면 무엇이든 좋고, 클록된 인버터 등을 사용할 수도 있다.1A shows an example in which an inverter is used as the
도 1a에 있어서의 위상 반전 소자(101)와 위상 반전 소자(102)를, ｎ 채널형 트랜지스터와 p 채널형 트랜지스터로 이루어지는 인버터로 한 예를 도 1b에 도시한다. 위상 반전 소자(101)는 ｎ 채널형 트랜지스터(131)와 p 채널형 트랜지스터(132)를 갖고, 위상 반전 소자(102)는 ｎ 채널형 트랜지스터(133)와 p 채널형 트랜지스터(134)를 갖는다.FIG. 1B shows an example in which the
ｎ 채널형 트랜지스터(131)의 소스 및 드레인의 한쪽에는 전위 V1이 부여되고, p 채널형 트랜지스터(132)의 소스 및 드레인의 한쪽에는 전위 V2가 부여된다. ｎ 채널형 트랜지스터(131)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(132)의 소스 및 드레인의 다른 쪽은 전기적으로 접속되어 있다. ｎ 채널형 트랜지스터(131)의 게이트와 p 채널형 트랜지스터(132)의 게이트가 위상 반전 소자(101)의 입력 단자로 된다. ｎ 채널형 트랜지스터(131)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(132)의 소스 및 드레인의 다른 쪽이, 위상 반전 소자(101)의 출력 단자로 된다.A potential V1 is applied to one of the source and the drain of the n-
ｎ 채널형 트랜지스터(133)의 소스 및 드레인의 한쪽에는 전위 V1이 부여되고, p 채널형 트랜지스터(134)의 소스 및 드레인의 한쪽에는 전위 V2가 부여된다. ｎ 채널형 트랜지스터(133)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(134)의 소스 및 드레인의 다른 쪽은 전기적으로 접속되어 있다. ｎ 채널형 트랜지스터(133)의 게이트와 p 채널형 트랜지스터(134)의 게이트가 위상 반전 소자(102)의 입력 단자로 된다. ｎ 채널형 트랜지스터(133)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(134)의 소스 및 드레인의 다른 쪽이, 위상 반전 소자(102)의 출력 단자로 된다.A potential V1 is applied to one of the source and the drain of the n-
위상 반전 소자(101) 및 위상 반전 소자(102)에 있어서 전원 전압의 공급이 있는 경우에는 전위 V2>전위 V1로 된다. 전위 V1과 전위 V2의 차가 위상 반전 소자(101) 및 위상 반전 소자(102)의 전원 전압이다. 예를 들어, 위상 반전 소자(101) 및 위상 반전 소자(102)에 있어서 전원 전압의 공급이 있는 경우에, 전위 V2를 전위 VDD로 하고, 전위 V1을 전위 VSS로 할 수 있다. 또한, 전위 VSS는 기준 전위(GND)로 할 수 있다. 한편, 위상 반전 소자(101) 및 위상 반전 소자(102)에 있어서 전원 전압의 공급이 정지한 경우는, 예를 들어 전위 V1과 전위 V2의 한쪽 또는 양쪽이 공급되지 않게 된 경우에 대응한다. 또한 예를 들어, 전위 V1과 전위 V2가 모두 기준 전위(GND)로 된 경우에 대응한다.When the power supply voltage is supplied to the
또한, 본 발명의 일 형태에서는, 적어도, 트랜지스터(111)와 트랜지스터(112)가, 산화물 반도체층에 채널이 형성되는 트랜지스터이면 된다. 따라서, 위상 반전 소자(101) 및 위상 반전 소자(102)에 사용되는 트랜지스터, 선택 트랜지스터(103), 선택 트랜지스터(104)는, 산화물 반도체 이외의 반도체로 이루어지는 반도체층 또는 반도체 기판에 채널이 형성되는 트랜지스터를 사용할 수 있다. 산화물 반도체층에는, 예를 들어 In-Ga-Zn-O계의 산화물 반도체 재료를 사용할 수 있다. 또한, 산화물 반도체 이외의 반도체는, 비정질, 미결정, 다결정 또는 단결정으로 할 수 있고, 실리콘 또는 게르마늄으로 할 수 있다.In addition, in an embodiment of the present invention, at least the
트랜지스터(111)와 트랜지스터(112)에 사용되고 있는 트랜지스터는, 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터로 할 수 있다. 당해 트랜지스터는, 그 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더욱 바람직하게는 1zA/㎛ 이하로 할 수 있다. 따라서, 이 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그 결과, 트랜지스터(111)와 트랜지스터(112)가 오프 상태일 때, 용량 소자(121) 및 용량 소자(122)에 축적된 전하는 거의 방전하지 않기 때문에, 기억 소자(100)의 데이터는 유지된다.The transistor used for the
또한, 상기에 있어서, 산화물 반도체 재료 대신 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들어 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용해도 좋다.In addition, in the above description, a material which can realize an off current characteristic equivalent to that of an oxide semiconductor material instead of an oxide semiconductor material, for example, a wide gap material including silicon carbide (more specifically, a material having an energy gap Eg of more than 3 eV Semiconductor material) or the like may be applied.
이어서, 도 1a나 도 1b에 도시된 기억 소자(100)의 동작의 일례에 대하여 설명한다. 전원 전압의 공급 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 기억 소자(100)의 동작에 대해서, 도 2의 타이밍 차트를 참조하여 설명한다.Next, an example of the operation of the
또한, 타이밍 차트에서는, 선택 트랜지스터(103), 선택 트랜지스터(104), 트랜지스터(111), 트랜지스터(112) 모두 ｎ 채널형 트랜지스터의 경우를 예로 하고, 게이트에 하이 레벨의 전위가 입력되었을 때에 트랜지스터가 온 상태로 되고, 게이트에 로우 레벨의 전위가 입력되었을 때에 트랜지스터가 오프 상태로 되는 예를 나타내고 있지만 이것에 한정되지 않는다. 선택 트랜지스터(103), 선택 트랜지스터(104), 트랜지스터(111), 트랜지스터(112)는 ｎ 채널형 트랜지스터이어도 좋고 p 채널형 트랜지스터이어도 좋다. 트랜지스터의 상태(온 상태인지 오프 상태인지)가 하기 설명과 마찬가지로 되도록, 각 신호의 전위를 정하면 된다.In the timing chart, the
또한, 신호 IN이 하이 레벨의 경우를 데이터 "1"에 대응시키고, 로우 레벨의 경우를 데이터 "0"에 대응시킨 예를 나타내지만 이것에 한정되지 않는다. 신호 IN이 로우 레벨의 경우를 데이터 "1"에 대응시키고, 하이 레벨의 경우를 데이터 "0"에 대응시켜도 좋다.An example in which the signal IN is at a high level is associated with data "1 " and a case where a signal at a low level is associated with data" 0 "is shown. The case where the signal IN is at the low level corresponds to the data "1 ", and the case where the signal IN is at the high level corresponds to the data" 0 ".
우선, 기억 소자(100)에 전원 전압(도 2 중, V로 나타낸다)이 공급되어 있는 경우에 대하여 설명한다. 즉, 위상 반전 소자(101) 및 위상 반전 소자(102)에 전원 전압이 공급되어 있는 경우에 대하여 설명한다. 이 경우는 도 2 중의 기간 1에 대응한다. 제어 신호 S1 및 제어 신호 S2를 하이 레벨로 하고 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 한 상태에서, 제어 신호 S3을 하이 레벨로 함으로써 선택 트랜지스터(103)를 온 상태로 한다. 이렇게 해서, 위상 반전 소자(101)의 입력 단자에 신호 IN을 입력한다. 신호 IN은, 선택 트랜지스터(103)가 온 상태 동안(즉, 제어 신호 S3이 하이 레벨 동안)에는 기억하는 데이터에 대응한 전위를 갖는다. 여기에서는, 예를 들어 데이터 "1"에 대응하는 하이 레벨의 전위로 한다. 이 하이 레벨의 전위가 위상 반전 소자(101)의 입력 단자에 입력된다. 그 후, 제어 신호 S3을 로우 레벨로 하고 선택 트랜지스터(103)를 오프 상태로 함으로써 위상 반전 소자(101) 및 위상 반전 소자(102)로 이루어지는 귀환 루프에 의해 입력된 데이터가 유지된다. 또한, 위상 반전 소자(102)의 입력 단자의 전위는 용량 소자(122)에 유지되고, 위상 반전 소자(101)의 입력 단자의 전위는 용량 소자(121)에 유지된다. 또한, 데이터의 입력 및 유지 동안, 제어 신호 S4는 로우 레벨이며, 선택 트랜지스터(104)는 오프 상태이다. 또한, 데이터의 유지가 완료된 후, 제어 신호 S4를 하이 레벨로 하고 선택 트랜지스터(104)를 온 상태로 함으로써, 신호 OUT을 출력한다. 신호 OUT은, 위상 반전 소자(101) 및 위상 반전 소자(102)에 의해 유지되고 있는 데이터가 반영된다. 따라서, 신호 OUT의 전위를 판독함으로써 기억 소자(100)로부터 데이터를 판독할 수 있다. 도 2의 타이밍 차트의 기간 1에서는, 위상 반전 소자(101) 및 위상 반전 소자(102)에 의해 데이터 "1"이 유지되었기 때문에, 제어 신호 S4를 하이 레벨로 하고 선택 트랜지스터(104)를 온 상태로 한 동안은, 신호 OUT은 로우 레벨이 된다.First, a case where a power supply voltage (indicated by V in Fig. 2) is supplied to the
이어서, 데이터의 유지가 완료된 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 기억 소자(100)에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 즉, 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 이 경우는 도 2 중의 기간 2에 대응한다. 전원 전압의 공급을 정지하기 전에, 제어 신호 S1 및 제어 신호 S2를 로우 레벨로 하고 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 한다(도 2 중, 기간 2의 개시 직전을 참조). 여기서, 트랜지스터(111) 및 트랜지스터(112)는 오프 전류가 매우 작기 때문에, 위상 반전 소자(102)의 입력 단자의 전위는 용량 소자(122)에 유지되고 있으며, 위상 반전 소자(101)의 입력 단자의 전위는 용량 소자(121)에 유지되고 있다. 이렇게 해서, 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지해도, 기억 소자(100)에 데이터를 계속 유지시키는 것이 가능하다. 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지하고 있는 동안은, 제어 신호 S1 및 제어 신호 S2는 로우 레벨이며, 트랜지스터(111) 및 트랜지스터(112)는 오프 상태이다. 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지하고 있는 동안은, 기억 소자(100)로부터 신호 OUT을 출력할 수 없고, 또한 기억 소자(100)에 새로운 신호 IN을 입력하여 유지할 수 없다.Next, a case where the supply of the power supply voltage to the
또한, 기억 소자(100)에 대한 전원 전압의 공급을 정지하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 정지하기 전에, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 할 필요가 있다. 가령, 기억 소자(100)에 대한 전원 전압의 공급을 정지한 후, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 하면 이하와 같은 문제가 발생한다. 기억 소자(100)에 대한 전원 전압의 공급 정지에 의해, 위상 반전 소자(101) 및 위상 반전 소자(102)로 이루어지는 귀환 루프에 있어서 데이터를 유지할 수 없게 된다. 그로 인해, 기억 소자(100)에 대한 전원 전압의 공급 정지 후에 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 해도, 용량 소자(121) 및 용량 소자(122)에 데이터를 유지할 수 없다. 따라서, 기억 소자(100)에 대한 전원 전압의 공급을 정지하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 정지하기 전에, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 할 필요가 있다.When the supply of the power supply voltage to the
또한, 도 2에서는, 기간 1에 있어서 기억 소자(100)에 데이터를 유지시켜, 당해 데이터를 판독한 후, 기간 2의 동작을 행하는 예를 나타냈지만 이것에 한정되지 않는다. 기간 1에 있어서 기억 소자(100)에 데이터를 유지시켜, 당해 데이터를 판독하지 않고 기간 2의 동작을 행해도 좋다.2 shows an example in which data is held in the
이어서 다시 기억 소자에 전원 전압을 공급하는 경우에 대하여 설명한다. 이 경우는 도 2 중의 기간 3에 대응한다. 위상 반전 소자(101) 및 위상 반전 소자(102)에 전원 전압을 공급한 후, 제어 신호 S1 및 제어 신호 S2를 하이 레벨로 하고 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 한다. 위상 반전 소자(102)의 입력 단자의 전위는 용량 소자(122)에 유지되고 있으며, 위상 반전 소자(101)의 입력 단자의 전위는 용량 소자(121)에 유지되고 있기 때문에, 기억 소자에 대한 전원 전압의 공급 정지 전의 상태가 재현된다. 여기서, 제어 신호 S4를 하이 레벨로 하면 신호 OUT은 로우 레벨이 된다. 이와 같이 하여 기억 소자에 대한 전원 전압의 공급을 정지해도, 데이터를 유지하는 것이 가능하다. 그 후, 상기 기간 1에 있어서의 동작과 마찬가지의 동작에 의해, 데이터를 입력하고, 유지하고, 출력할 수 있다.Next, the case where the power supply voltage is supplied to the memory element again will be described. This case corresponds to
또한, 기억 소자(100)에 대한 전원 전압의 공급을 재개하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 재개한 후에, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 할 필요가 있다. 가령, 기억 소자(100)에 대한 전원 전압의 공급을 재개하기 전에, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 하면 이하와 같은 문제가 발생한다. 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 해도, 기억 소자(100)에 대한 전원 전압의 공급 재개가 되어 있지 않기 때문에, 위상 반전 소자(101) 및 위상 반전 소자(102)로 이루어지는 귀환 루프에 있어서 데이터를 유지할 수 없다. 따라서, 기억 소자(100)에 대한 전원 전압의 공급을 재개하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 재개한 후에, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 할 필요가 있다.When the supply of the power source voltage to the
이상이, 기억 소자(100)에 있어서, 전원 전압의 공급 후, 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법이다.The above is a driving method in the case where supply of the power supply voltage is stopped after supplying the power supply voltage and the power supply voltage is supplied again in the
산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 지극히 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그로 인해, 당해 트랜지스터를 트랜지스터(111) 및 트랜지스터(112)로서 사용함으로써, 기억 소자(100)에 전원 전압이 공급되지 않는 동안에도 용량 소자(121) 및 용량 소자(122)에 유지된 전위는 유지된다. 이렇게 해서, 기억 소자(100)는 전원 전압의 공급이 정지한 동안에도 기억 내용을 유지하는 것이 가능하다.A transistor in which a channel is formed in the oxide semiconductor layer has an extremely small off current. For example, the off current of the transistor in which the channel is formed in the oxide semiconductor layer is significantly lower than the off current of the transistor in which the channel is formed in the silicon having crystallinity. Therefore, by using the transistor as the
기억 소자(100)는 전원 전압의 공급이 정지한 동안에도, 용량 소자(122)에 유지된 전위에 의해 위상 반전 소자(102)의 입력 단자의 전위가 유지되고, 용량 소자(121)에 유지된 전위에 의해 위상 반전 소자(101)의 입력 단자의 전위가 유지되고 있다. 즉, 위상 반전 소자(101)의 입력 단자의 전위와 위상 반전 소자(102)의 입력 단자의 전위 양쪽이 유지되고 있다.The
한편, 예를 들어 기억 소자(100)가 용량 소자(122)와 트랜지스터(112)를 갖고, 용량 소자(121)와 트랜지스터(111)를 갖지 않는 구성의 경우를 생각한다. 즉, 위상 반전 소자(102)의 출력 단자가 위상 반전 소자(101)의 입력 단자에 직접 접속되어 있는 경우를 생각한다. 이 구성에서는, 용량 소자(122)에 유지된 전위에 의해 위상 반전 소자(102)의 입력 단자의 전위는 유지되지만, 위상 반전 소자(101)의 입력 단자의 전위는 유지되지 않는다. 그로 인해, 기억 소자(100)에 대한 전원 전압의 공급이 재개된 후, 트랜지스터(112)를 온 상태로 하면, 위상 반전 소자(101)의 입력 단자의 전위가 소정의 전위(위상 반전 소자(102)의 출력에 의해 정해지는 전위)로 되도록 전하의 이동이 발생한다. 이 전하의 이동이 완료될 때까지 기억 소자(100)는 데이터를 출력할 수 없다. 그로 인해, 기억 소자(100)가 데이터를 출력할 수 있게 될 때까지의 시간(이하, 구동 시간이라고도 한다)이 길어진다. 즉, 전원 공급 정지 전의 상태로 복귀하기 위하여 시간이 걸린다.On the other hand, for example, a case where the
도 1a 및 도 1b에 도시한 구성에서는, 기억 소자(100)는 전원 전압의 공급이 정지한 동안에도, 위상 반전 소자(101)의 입력 단자의 전위와 위상 반전 소자(102)의 입력 단자의 전위 양쪽이 유지되고 있다. 그로 인해, 기억 소자(100)에 대한 전원 전압의 공급이 재개된 후, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 해도, 위상 반전 소자(102)의 입력 단자나 위상 반전 소자(101)의 입력 단자의 전위가 소정의 전위로 되도록 전하가 이동할 필요가 없어, 구동 시간을 짧게 할 수 있다.1A and 1B, even when the supply of the power source voltage is stopped, the
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with other embodiments.
(실시 형태 2)(Embodiment 2)
본 실시 형태에서는, 실시 형태 1에서 기재한 기억 소자를 복수 사용한 기억 장치의 구성에 대하여 설명한다.In the present embodiment, a configuration of a storage device using a plurality of storage elements described in
도 3a에, 본 실시 형태에 있어서의 기억 장치의 구성을 일례로서 나타낸다. 도 3a에 도시된 기억 장치는, 스위칭 소자(401)와, 기억 소자(402)를 복수 갖는 기억 소자군(403)을 갖고 있다. 구체적으로, 각 기억 소자(402)에는, 실시 형태 1에 기재되어 있는 구성을 갖는 기억 소자(100)를 사용할 수 있다. 기억 소자군(403)이 갖는 각 기억 소자(402)에는, 스위칭 소자(401)를 통하여, 하이 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 기억 소자군(403)이 갖는 각 기억 소자(402)에는, 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 부여되고 있다.Fig. 3A shows a configuration of a storage device according to the present embodiment as an example. The memory device shown in Fig. 3A has a
도 3a에서는, 스위칭 소자(401)로서, 트랜지스터를 사용하고 있으며, 상기 트랜지스터는, 그 게이트 전극에 부여되는 제어 신호 SigA에 의해 스위칭이 제어된다.In Fig. 3A, a transistor is used as the switching
또한, 도 3a에서는, 스위칭 소자(401)가 트랜지스터를 1개만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는, 스위칭 소자(401)가, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(401)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 전기적으로 접속되어 있어도 좋고, 직렬로 전기적으로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 전기적으로 접속되어 있어도 좋다.In Fig. 3A, the configuration in which the
또한, 도 3a에서는, 스위칭 소자(401)에 의해, 기억 소자군(403)이 갖는 각 기억 소자(402)에 대한, 하이 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(401)에 의해, 로우 레벨의 전원 전위 VSS의 공급이 제어되고 있어도 좋다. 도 3b에, 기억 소자군(403)이 갖는 각 기억 소자(402)에, 스위칭 소자(401)를 통하여, 로우 레벨의 전원 전위 VSS가 공급되어 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(401)에 의해, 기억 소자군(403)이 갖는 각 기억 소자(402)에 대한, 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.3A, supply of the power source potential VDD of high level to each
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the above embodiment.
(실시 형태 3)(Embodiment 3)
본 실시 형태에서는, 실시 형태 1에 기재한 기억 소자나, 실시 형태 2에 기재한 기억 장치를 사용한 신호 처리 회로의 구성에 대하여 설명한다.In the present embodiment, the configuration of the memory device described in
도 4에, 본 발명의 일 형태에 관한 신호 처리 회로의 일례를 나타낸다. 신호 처리 회로는, 1개 또는 복수의 연산 회로와, 1개 또는 복수의 기억 장치를 적어도 갖는다. 구체적으로, 도 4에 도시하는 신호 처리 회로(150)는, 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156), 전원 제어 회로(157)를 갖는다.Fig. 4 shows an example of a signal processing circuit according to an aspect of the present invention. The signal processing circuit has at least one or a plurality of arithmetic circuits and one or a plurality of memory devices. 4 includes an
연산 회로(151), 연산 회로(152)는, 단순한 논리 연산을 행하는 논리 회로를 비롯하여, 가산기, 승산기, 나아가 각종 연산 회로 등을 포함한다. 그리고, 기억 장치(153)는, 연산 회로(151)에 있어서의 연산 처리 시에 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(154)는, 연산 회로(152)에 있어서의 연산 처리 시에 데이터를 일시적으로 유지하는 레지스터로서 기능한다.The
또한, 기억 장치(155)는 메인 메모리로서 사용할 수 있고, 제어 장치(156)가 실행하는 프로그램을 데이터로서 기억하거나, 혹은 연산 회로(151), 연산 회로(152)로부터의 데이터를 기억할 수 있다.The
제어 장치(156)는, 신호 처리 회로(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 4에서는, 제어 장치(156)가 신호 처리 회로(150)의 일부인 구성을 도시하고 있지만, 제어 장치(156)는 신호 처리 회로(150)의 외부에 설치되어 있어도 좋다.The
실시 형태 1에 기재한 기억 소자나, 실시 형태 2에 기재한 기억 장치를 기억 장치(153), 기억 장치(154), 기억 장치(155)로 사용함으로써, 기억 장치(153), 기억 장치(154), 기억 장치(155)에 대한 전원 전압의 공급을 정지해도, 데이터를 유지할 수 있다. 따라서, 신호 처리 회로(150) 전체에 대한 전원 전압의 공급을 정지하여, 소비 전력을 억제할 수 있다. 혹은, 기억 장치(153), 기억 장치(154) 또는 기억 장치(155) 중 어느 1개 또는 복수에 대한 전원 전압의 공급을 정지하여, 신호 처리 회로(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.By using the storage device described in
또한, 기억 장치에 대한 전원 전압의 공급이 정지되는 데 맞추어, 당해 기억 장치와 데이터의 교환을 행하는 연산 회로 또는 제어 회로에 대한, 전원 전압의 공급을 정지하도록 해도 좋다. 예를 들어, 연산 회로(151)와 기억 장치(153)에 있어서, 동작이 행해지지 않는 경우, 연산 회로(151) 및 기억 장치(153)에 대한 전원 전압의 공급을 정지하도록 해도 좋다.The supply of the power supply voltage to the arithmetic circuit or the control circuit for exchanging data with the storage device may be stopped in accordance with the stop of the supply of the power supply voltage to the storage device. The supply of the power supply voltage to the
또한, 전원 제어 회로(157)는, 신호 처리 회로(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(157)에 설치되어 있어도 좋고, 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156) 각각에 설치되어 있어도 좋다. 후자의 경우, 전원 제어 회로(157)는, 반드시 본 발명의 신호 처리 회로에 설치할 필요는 없다.The power
또한, 메인 메모리인 기억 장치(155)와, 연산 회로(151), 연산 회로(152), 제어 장치(156) 사이에, 캐시 메모리로서 기능하는 기억 장치를 설치해도 좋다. 캐시 메모리를 설치함으로써, 저속의 메인 메모리에 대한 액세스를 저감시켜 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 기억 장치에도, 상술한 기억 소자를 사용함으로써, 신호 처리 회로(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.A storage device functioning as a cache memory may be provided between the
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the above embodiment.
(실시 형태 4)(Fourth Embodiment)
본 실시 형태에서는, 본 발명의 일 형태에 관한 신호 처리 회로의 하나인, CPU의 구성에 대하여 설명한다.In the present embodiment, the configuration of the CPU, which is one of the signal processing circuits according to one embodiment of the present invention, will be described.
도 5에, 본 실시 형태의 CPU의 구성을 도시한다. 도 5에 도시하는 CPU는, 기판(900) 상에 ALU(901), ALU 컨트롤러(902), 명령 디코더(903), 인터럽트 컨트롤러(904), 타이밍 컨트롤러(905), 레지스터(906), 레지스터 컨트롤러(907), Bus I/F(908), 재기입 가능한 ROM(909), ROM I/F(920)를 주로 갖고 있다. 또한, ALU는 산술 논리 장치(Arithmetic logic unit)이며, Bus I/F는 버스 인터페이스이며, ROM I/F는 ROM 인터페이스이다. ROM(909) 및 ROM I/F(920)는, 별도의 칩에 설치해도 좋다. 물론, 도 5에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다.Fig. 5 shows the configuration of the CPU of this embodiment. 5 includes an
Bus I/F(908)를 통하여 CPU에 입력된 명령은, 명령 디코더(903)에 입력되고, 디코드된 후, ALU 컨트롤러(902), 인터럽트 컨트롤러(904), 레지스터 컨트롤러(907), 타이밍 컨트롤러(905)에 입력된다.The instruction input to the CPU via the bus I /
ALU 컨트롤러(902), 인터럽트 컨트롤러(904), 레지스터 컨트롤러(907), 타이밍 컨트롤러(905)는, 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(902)는, ALU(901)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(904)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(907)는, 레지스터(906)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(906)의 판독이나 기입을 행한다.The
또한 타이밍 컨트롤러(905)는, ALU(901), ALU 컨트롤러(902), 명령 디코더(903), 인터럽트 컨트롤러(904), 레지스터 컨트롤러(907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(905)는, 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.The
본 실시 형태의 CPU에서는, 레지스터(906)에, 상기 실시 형태에서 기재한 구성을 갖는 기억 소자가 설치되어 있다. 레지스터 컨트롤러(907)는, ALU(901)로부터의 지시에 따라, 레지스터(906)가 갖는 기억 소자에 있어서, 위상 반전 소자의 귀환 루프에 의한 데이터의 유지(트랜지스터(111) 및 트랜지스터(112)가 온 상태인 경우에 대응)를 행할지, 용량 소자에 의한 데이터의 유지(트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 하는 경우에 대응)를 행할지 선택한다. 위상 반전 소자의 귀환 루프에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(906) 내의 기억 소자에 대한 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 레지스터(906) 내의 기억 소자에 대한 전원 전압의 공급을 정지할 수 있다. 전원 정지에 관해서는, 도 3a 및 도 3b에 도시한 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되어 있는 노드간에, 스위칭 소자를 설치함으로써 행할 수 있다.In the CPU of the present embodiment, a storage element having the configuration described in the above embodiment mode is provided in the
이와 같이 하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도, CPU를 정지할 수 있고, 그에 의해 소비 전력을 저감시킬 수 있다.In this way, even when the operation of the CPU is temporarily stopped and the supply of the power supply voltage is stopped, the data can be held and the power consumption can be reduced. Specifically, for example, even when a user of the personal computer stops inputting information to an input device such as a keyboard, the CPU can be stopped, thereby reducing power consumption.
본 실시 형태에서는, CPU를 예로 들어 설명했지만, 본 발명의 신호 처리 회로는 CPU에 한정되지 않고, 마이크로프로세서, 화상 처리 회로, DSP, FPGA 등의 LSI에도 응용 가능하다.In the present embodiment, the CPU has been described as an example, but the signal processing circuit of the present invention is not limited to the CPU, but may be applied to an LSI such as a microprocessor, an image processing circuit, a DSP, and an FPGA.
본 실시 형태는, 상기 실시 형태와 조합하여 실시하는 것이 가능하다.This embodiment can be implemented in combination with the above embodiment.
(실시 형태 5)(Embodiment 5)
본 실시 형태에서는, 신호 처리 회로를 구성하는 트랜지스터 등의 구성에 대해서, 도 6 내지 도 9, 도 17a 및 도 17b를 참조하여 설명한다.In the present embodiment, the structure of the transistors or the like constituting the signal processing circuit will be described with reference to Figs. 6 to 9, 17A and 17B.
도 6은, 도 1a 및 도 1b의 회로도에서 도시한 기억 소자(100)의 구성의 일례이다. 도 6에서는 기억 소자(100)를 구성하는 소자 중, 2개의 트랜지스터(트랜지스터(660) 및 트랜지스터(662)), 1개의 용량 소자(664)의 단면을 도시한다. 트랜지스터(662)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(662)는 도 1a 및 도 1b에 있어서의 트랜지스터(111)나 트랜지스터(112)로 할 수 있다. 트랜지스터(660)는 산화물 반도체 이외의 반도체(예를 들어 실리콘 등)에 채널이 형성되는 트랜지스터이다. 트랜지스터(660)는 도 1a 및 도 1b에 있어서의 선택 트랜지스터(103), 선택 트랜지스터(104), 위상 반전 소자를 구성하는 트랜지스터(도 1b에 있어서의 ｎ 채널형 트랜지스터(131), p 채널형 트랜지스터(132), ｎ 채널형 트랜지스터(133), p 채널형 트랜지스터(134))로 할 수 있다. 용량 소자(664)는 도 1a 및 도 1b에 있어서의 용량 소자(121), 용량 소자(122)로 할 수 있다.Fig. 6 is an example of the configuration of the
도 6에 도시한 구성에서는, 트랜지스터(660)의 소스와 드레인의 한쪽이 트랜지스터(662)의 소스와 드레인의 한쪽과 접속되고, 트랜지스터(662)의 소스와 드레인의 다른 쪽이 용량 소자(664)의 한 쌍의 전극 중 한쪽과 접속되어 있는 예를 나타낸다. 이와 같은 구성의 일례로서, 트랜지스터(660)를 도 1a 및 도 1b에 있어서의 선택 트랜지스터(103)로 하고 트랜지스터(662)를 도 1a 및 도 1b에 있어서의 트랜지스터(111)로 하고, 용량 소자(664)를 도 1a 및 도 1b에 있어서의 용량 소자(121)로 한 경우에 대하여 설명한다.6, one of the source and the drain of the
또한, 트랜지스터(660) 및 트랜지스터(662)는, 모두 ｎ 채널형 트랜지스터인 것으로서 설명하지만, p 채널형 트랜지스터를 사용할 수 있는 것은 말할 필요도 없다.It is to be noted that the
도 6에 있어서의 트랜지스터(660)는, 반도체 재료(예를 들어 실리콘 등)를 포함하는 기판(600)에 형성된 채널 형성 영역(616)과, 채널 형성 영역(616)을 사이에 두도록 형성된 불순물 영역(620a) 및 불순물 영역(620b)과, 불순물 영역(620a) 및 불순물 영역(620b)에 접하는 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)과, 채널 형성 영역(616) 상에 형성된 게이트 절연층(608)과, 게이트 절연층(608) 상에 형성된 게이트 전극(610)을 갖는다. 또한, 기판(600) 상에는 소자 분리 절연층(606)이 형성되어 있다.6 includes a
또한, 도면에 있어서 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 칭하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극으로 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이, 드레인 전극이라는 기재에는 드레인 영역이 포함될 수 있다.Although there are cases where the source electrode or the drain electrode is not explicitly shown in the drawing, the transistor may be referred to as a transistor including such a state for the sake of convenience. In this case, in order to explain the connection relation of the transistors, the source region and the drain region may be expressed as a source electrode or a drain electrode. That is, in this specification, a source region may include a source region, and a drain electrode may include a drain region.
또한, 본 명세서 중에 있어서, 불순물 영역(620a), 불순물 영역(620b)을 통합하여, 불순물 영역(620)이라고 기재하는 경우가 있다. 본 명세서 중에 있어서, 금속 화합물 영역(624a), 금속 화합물 영역(624b)을 통합하여, 금속 화합물 영역(624)이라고 기재하는 경우가 있다.In the present specification, the
트랜지스터(660) 상에 절연층(628)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 6에 도시한 바와 같이 트랜지스터(660)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(660)의 특성을 중시하는 경우에는, 게이트 전극(610)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 서로 상이한 복수의 영역을 포함하는 불순물 영역(620)을 형성해도 좋다. 절연층(628)은, 평탄성이 양호한 표면을 갖고 있는 것이 바람직하고, 예를 들어 절연층(628)의 표면은, 제곱 평균 평방근(RMS) 거칠기를 1㎚ 이하로 하는 것이 바람직하다. 이와 같이, 제곱 평균 평방근(RMS) 거칠기가 1㎚ 이하로 하는 지극히 평탄한 영역에 트랜지스터(662)의 채널 형성 영역(산화물 반도체층(644))을 형성함으로써, 트랜지스터(662)가 미세화되는 상황에 있어서도, 단채널 효과 등의 문제를 방지하여, 양호한 특성을 갖는 트랜지스터(662)를 제공하는 것이 가능하다.An insulating
도 6에 있어서의 트랜지스터(662)는, 절연층(628) 상에 형성된 산화물 반도체층(644)과, 산화물 반도체층(644)과 일부와 접하는 전극(642a) 및 전극(642b)과, 산화물 반도체층(644)과 전극(642a)과 전극(642b)을 덮는 게이트 절연층(646)과, 게이트 절연층(646) 상에 산화물 반도체층(644)과 중첩하도록 형성된 게이트 전극(648)을 갖는다. 전극(642a)은, 절연층(628)에 형성된 개구부에 형성된 전극(503)에 의해 트랜지스터(660)의 금속 화합물 영역(624b)과 접속되어 있다.The
또한, 본 명세서 중에 있어서, 전극(642a), 전극(642b)을 통합하여, 전극(642)이라고 기재하는 경우가 있다.In the present specification, the
여기서, 산화물 반도체층(644)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분한 산소가 공급됨으로써 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어 산화물 반도체층(644)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 산화물 반도체층(644)의 알칼리 금속 원소의 농도를 저감시키면 된다. 예를 들어, Na의 농도는 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하로 하고, Li의 농도는 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하고, K의 농도는 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하면 된다.Here, the
산화물 반도체는 불순물에 대하여 둔감하며, 막 중에는 상당한 금속 불순물이 포함되어 있는 것, 염가의 소다석회 유리도 쓸 수 있다고 지적되어 있다(가미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체층(644)에 있어서는 악성 불순물이며, 적은 편이 좋다. 특히 알칼리 금속 중, Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 그 안으로 확산되어, Na+로 된다. 또한, 산화물 반도체층 내에서, 금속과 산소의 결합을 분단하거나, 혹은 결합 중에 인터럽트된다. 그 결과, 트랜지스터 특성의 열화(예를 들어, 노멀리 온화(임계값의 부(-)에 대한 시프트), 이동도의 저하 등)를 초래한다. 그 외에, 트랜지스터의 특성의 편차의 원인이 된다. 이러한 문제는, 특히 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 현저해진다. 따라서, 산화물 반도체층 중의 수소의 농도가 5×1019atoms/㎤ 이하, 특히 5×1018atoms/㎤ 이하인 경우에는, 알칼리 금속 원소의 농도를 상기의 값으로 하는 것이 강하게 요구된다.It has been pointed out that oxide semiconductors are insensitive to impurities, that the film contains considerable metal impurities, and that soda lime glass can be used at low cost (Kamiya, Nomura, Hosono, " Properties of amorphous oxide semiconductors " Development, " Solid State Physics, Sep. 2009, Vol.44, pp.621-633.). However, such an indication is not appropriate. The alkali metal and alkaline earth metal are malignant impurities in the
또한, 상술한 산화물 반도체층(644) 중의 수소 농도, 알칼리 금속 원소의 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 알칼리 금속 원소 농도나 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(644)에서는, 알칼리 금속 원소나 수소 등의 도너에 기인하는 캐리어 밀도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만으로 된다. 또한, 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하로 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 지극히 우수한 오프 전류 특성의 트랜지스터(662)를 얻을 수 있다.The hydrogen concentration and the concentration of the alkali metal element in the
도 6에 있어서의 용량 소자(664)는, 절연층(628) 상에 형성된 전극(642b)과, 게이트 절연층(646)과, 전극(649)을 갖는다. 즉, 용량 소자(664)는, 전극(642b)을 한쪽의 전극으로 하고, 전극(649)을 다른 쪽의 전극으로 하고, 게이트 절연층(646)을 유전체층으로 한다.The
트랜지스터(662) 상에는, 절연층(650)이 형성되어 있고, 절연층(650) 상에는 절연층(654)이 형성되어 있다. 그리고, 절연층(654) 상에는 배선(658)이 형성된다. 여기서, 배선(658)은, 도 1a 및 도 1b에 도시된 회로에 있어서의 신호 IN이 입력되는 배선으로 할 수 있다.An insulating
배선(658)은, 절연층(654), 절연층(650), 게이트 절연층(646)에 형성된 개구부(501)에 있어서, 전극(504)과 접속되어 있다. 또한, 전극(504)은, 절연층(628)에 형성된 개구부에 형성된 전극(502)에 의해, 트랜지스터(660)의 금속 화합물 영역(624a)과 접속되어 있다. 이렇게 해서, 배선(658)은, 트랜지스터(660)의 소스 또는 드레인의 한쪽과 전기적으로 접속되어 있다.The
또한, 개시하는 발명에 관한 기억 소자의 구성은, 도 6에 도시된 것에 한정되지 않는다. 도 6에 도시된 구성에 있어서 전극의 접속 관계 등의 상세에 대해서는 적절히 변경할 수 있다.The configuration of the storage element according to the disclosed invention is not limited to that shown in Fig. In the configuration shown in Fig. 6, details such as the connection relationship of the electrodes and the like can be appropriately changed.
예를 들어, 도 6에 도시한 구성에서는, 산화물 반도체층(644)이 전극(642) 아래에 배치되는 예를 나타냈다. 그러나 이것에 한정되지 않고, 산화물 반도체층(644)을 전극(642) 상에 형성해도 좋다. 산화물 반도체층(644)을 전극(642) 상에 형성한 예를 도 7에 도시한다. 또한, 도 7에 있어서 도 6과 동일한 부분은 동일 부호를 사용하여 도시한다.For example, in the configuration shown in FIG. 6, an example in which the
도 7에 도시한 구성에 있어서, 전극(642a) 및 전극(642b)의 단부는, 테이퍼 형상인 것이 바람직하다. 전극(642a) 및 전극(642b)의 단부를 테이퍼 형상으로 함으로써, 산화물 반도체층(644)의 피복성을 향상시켜, 절단(disconnection)을 방지할 수 있기 때문이다. 여기서, 테이퍼각은, 예를 들어 30° 이상 60° 이하로 한다. 또한, 테이퍼각이란, 테이퍼 형상을 갖는 층(예를 들어, 전극(642a))을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰했을 때에, 당해 층의 측면과 저면이 이루는 경사각을 나타낸다.In the configuration shown in Fig. 7, the ends of the
또한, 산화물 반도체층(644)의 전체가 게이트 전극(648)이나 배선(658)과 겹쳐지는(게이트 전극(648)이나 배선(658)으로 덮인) 구성으로 함으로써, 상방으로부터의 광이 산화물 반도체층(644)에 들어가는 것을 억제할 수도 있다. 이렇게 하여, 산화물 반도체층(644)의 광 열화를 억제할 수 있다.The entire upper surface of the
또한, 도 6이나 도 7에 도시한 구성에서는, 게이트 전극(648)이 산화물 반도체층(644) 상에 배치되는 예를 나타냈다. 그러나 이것에 한정되지 않고, 게이트 전극(648)은 산화물 반도체층(644) 아래에 형성해도 좋다. 게이트 전극(648)을 산화물 반도체층(644) 아래에 형성한 예를 도 8에 도시한다. 또한, 도 8에 있어서 도 6이나 도 7과 동일한 부분은 동일 부호를 사용하여 도시한다.6 and 7, an example in which the
도 8에 있어서, 전극(642a)은 게이트 절연층(646)에 형성된 개구부에 있어서 전극(503)과 접속되어 있다.In Fig. 8, the
도 8에 도시한 구성에 있어서, 게이트 전극(648) 및 전극(649)의 단부는, 테이퍼 형상인 것이 바람직하다. 게이트 전극(648) 및 전극(649)의 단부를 테이퍼 형상으로 함으로써, 게이트 절연층(646)의 피복성을 향상시켜, 전극(642a)과 게이트 전극(648)의 쇼트나, 전극(642b)과 게이트 전극(648) 및 전극(649)의 쇼트 등을 방지할 수 있다. 여기서, 테이퍼각은, 예를 들어 30° 이상 60° 이하로 한다.In the structure shown in Fig. 8, the ends of the
또한, 도 8에 도시된 구성에 있어서, 산화물 반도체층(644)을 전극(642) 상에 형성해도 좋다. 도 8에 도시한 구성에 있어서, 산화물 반도체층(644)을 전극(642) 상에 형성한 예를 도 9에 도시한다. 또한, 도 9에 있어서 도 6 내지 도 8과 동일한 부분은 동일 부호를 사용하여 도시한다.8, the
도 8 및 도 9에서는, 게이트 전극(648)이 산화물 반도체층(644)의 하방에 배치되는 구성을 도시했다. 이 구성에 있어서, 산화물 반도체층(644) 전체가 게이트 전극(648)과 겹쳐짐으로써, 하방으로부터의 광이 산화물 반도체층(644)에 들어가는 것을 억제할 수 있다. 이렇게 해서, 산화물 반도체층(644)의 광 열화를 억제할 수 있다. 또한, 산화물 반도체층(644) 전체가 배선(658)과 겹쳐지는(배선(658)으로 덮인) 구성으로 함으로써, 상방으로부터의 광이 산화물 반도체층(644)에 들어가는 것을 억제할 수도 있다. 이렇게 해서, 산화물 반도체층(644)의 광 열화를 더욱 억제할 수 있다.In Figs. 8 and 9, the
또한, 도 6과 도 8에 도시한 구성(산화물 반도체층(644) 상에 전극(642a) 및 전극(642b)이 배치되는 구성)에 있어서, 산화물 반도체층(644)과 전극(642a) 및 전극(642b) 사이에, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다. 도 6의 트랜지스터(662)에 산화물 도전층을 형성한 트랜지스터를 도 17a 및 도 17b에 도시한다. 또한, 도 17a 및 도 17b에 있어서 트랜지스터(662) 이외의 구성은 기재를 생략했다.The
도 17a와 도 17b의 트랜지스터는, 산화물 반도체층(644)과 전극(642a) 및 전극(642b) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a) 및 산화물 도전층(404b)이 형성되어 있다. 도 17a와 도 17b에서는 제작 공정에 의해 산화물 도전층(404a) 및 산화물 도전층(404b)의 형상이 다른 예이다.17A and 17B have the
도 17a의 트랜지스터에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 가공하여 섬 형상의 산화물 반도체층(644)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 상에 전극(642a) 및 전극(642b)을 형성한 후, 전극(642a) 및 전극(642b)을 마스크로 하여, 섬 형상의 산화물 도전막을 에칭하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a), 산화물 도전층(404b)을 형성한다.In the transistor of Fig. 17A, a lamination of the oxide semiconductor film and the oxide conductive film is formed, and the lamination of the oxide semiconductor film and the oxide conductive film is processed by the same photolithography process to form the island-shaped
도 17b의 트랜지스터에서는, 섬 형상의 산화물 반도체층(644)을 형성하고, 그 위에 산화물 도전막을 형성하고, 당해 산화물 도전막 상에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a), 산화물 도전층(404b), 전극(642a) 및 전극(642b)을 형성한다.In the transistor of Fig. 17B, an island-shaped
또한, 산화물 도전층(404a) 및 산화물 도전층(404b)을 형성하기 위한 에칭 처리 시, 산화물 반도체층(644)이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.The etching conditions (type of etching material, concentration, etching time, etc.) are set so that the
산화물 도전층의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전층으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.As the material of the oxide conductive layer, it is preferable to include zinc oxide as a component, and it is preferable that it does not contain indium oxide. As such an oxide conductive layer, zinc oxide, zinc oxide aluminum, zinc oxynitride, zinc gallium oxide and the like can be applied.
금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층의 접촉에 비해, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층의 접촉은, 접촉 저항을 내릴 수 있다. 그로 인해, 상기 산화물 도전층을 산화물 반도체층(644)과 전극(642a) 및 전극(642b) 사이에 형성함으로써, 전극(642a) 및 전극(642b)과 산화물 도전층의 접촉 저항을 저감시킬 수 있다. 이렇게 해서, 소스 및 드레인의 저저항화를 도모할 수 있어, 트랜지스터(662)의 고속 동작을 실현할 수 있다. 또한, 트랜지스터(662)의 내압을 향상시킬 수도 있다.The contact between the metal electrode (molybdenum, tungsten, etc.) and the oxide conductive layer can reduce the contact resistance as compared with the contact between the metal electrode (molybdenum, tungsten, etc.) and the oxide semiconductor layer. The contact resistance between the
또한, 도 6 내지 도 9에 도시한 구성에서는, 용량 소자(664)의 유전체층으로서 트랜지스터(662)의 게이트 절연층(646)을 사용하는 예를 나타냈지만, 이것에 한정되지 않는다. 용량 소자(664)의 유전체층으로서 게이트 절연층(646)과는 다른 절연층을 사용해도 좋다. 또한, 도 6 내지 도 9에 도시한 구성에서는, 용량 소자(664)의 한 쌍의 전극 중 한쪽으로 하여, 트랜지스터(662)의 소스 전극 또는 드레인 전극으로서 기능하는 전극(642b)을 사용하는 예를 나타냈지만, 이것에 한정되지 않는다. 용량 소자(664)의 한 쌍의 전극 중 한쪽으로 하여, 전극(642b)과는 다른 전극, 예를 들어 전극(642b)과는 다른 층에 형성된 전극을 사용해도 좋다. 또한, 도 6 내지 도 9에 도시한 구성에서는, 용량 소자(664)의 한 쌍의 전극 중 다른 쪽으로 하여, 트랜지스터(662)의 게이트 전극(648)과 동일한 층에 형성된 전극(649)을 사용하는 예를 나타냈지만, 이것에 한정되지 않는다. 용량 소자(664)의 한 쌍의 전극 중 다른 쪽으로 하여, 게이트 전극(648)과는 다른 층에 형성된 전극을 사용해도 좋다.6 to 9, the
도 6 내지 도 9에 도시한 구성에서는, 트랜지스터(660)가 반도체 기판에 형성되는 예를 나타냈다. 그러나 이것에 한정되지 않는다. 트랜지스터(660)는 SOI 기판 상에 형성해도 좋다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 상에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 상에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함하는 개념으로서 사용한다. 즉, 「SOI 기판」이 갖는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한, 트랜지스터(660)는, 절연 표면을 갖는 기판 상에 형성된 실리콘 등의 반도체층을 사용하여 형성해도 좋다. 당해 반도체층은, 절연 표면 상에 형성된 비정질 반도체 박층을 결정화함으로써 형성된 것이어도 좋다.In the configuration shown in Figs. 6 to 9, the
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.The configurations, methods, and the like described in this embodiment can be appropriately combined with the configurations, methods, and the like described in the other embodiments.
(실시 형태 6)(Embodiment 6)
본 실시 형태에서는, 개시하는 발명의 일 형태에 관한 기억 소자의 제작 방법에 대해서, 도 10a 내지 도 15d를 참조하여 설명한다.In this embodiment, a method of manufacturing a memory element according to an embodiment of the disclosed invention will be described with reference to FIGS. 10A to 15D.
도 6에 도시한 기억 소자의 제작 방법의 일례에 대하여 설명한다. 이하에서는, 우선 하부의 트랜지스터(660)의 제작 방법에 대하여 도 10a 내지 도 11c를 참조하여 설명하고, 그 후, 상부의 트랜지스터(662) 및 용량 소자(664)의 제작 방법에 대하여 도 12a 내지 도 15d를 참조하여 설명한다.An example of a manufacturing method of the memory element shown in Fig. 6 will be described. Hereinafter, a method of manufacturing the
<하부의 트랜지스터의 제작 방법>≪ Method of fabricating lower transistor &
우선, 반도체 재료를 포함하는 기판(600)을 준비한다(도 10a 참조). 반도체 재료를 포함하는 기판(600)으로서는, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(600)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례에 대하여 나타내는 것으로 한다. 반도체 재료를 포함하는 기판(600)으로서, 특히 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는, 기억 소자의 판독 동작을 고속화할 수 있기 때문에 적합하다.First, a
또한, 트랜지스터의 임계값 전압을 제어하기 위해서, 후에 트랜지스터(660)의 채널 형성 영역(616)이 되는 영역에, 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 여기에서는, 트랜지스터(660)의 임계값 전압이 정(+)으로 되도록 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우, 당해 도전성을 부여하는 불순물로서, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다. 또한, 도전형을 부여하는 불순물 원소의 첨가 후에는 가열 처리를 행하여, 불순물 원소의 활성화나 불순물 원소의 첨가 시에 기판(600) 중에 발생하는 결함의 개선 등을 도모하는 것이 바람직하다.In order to control the threshold voltage of the transistor, an impurity element which imparts a conductivity type may be added to a region which will later become the
기판(600) 상에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(602)을 형성한다(도 10a 참조). 보호층(602)으로서는, 예를 들어 산화실리콘이나 질화실리콘, 산질화실리콘 등을 재료로 하는 절연층을 사용할 수 있다.On the
이어서, 보호층(602)을 마스크로 하여 기판(600)의 에칭을 행하여, 기판(600)의 보호층(602)에 덮여 있지 않은 영역(노출되어 있는 영역)의 일부를 제거한다(도 10b 참조). 당해 에칭에는, 건식 에칭을 사용하는 것이 적합하지만, 습식 에칭을 사용해도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다.Subsequently, the
이어서, 기판(600)을 덮도록 절연층을 형성하고, 당해 절연층을 선택적으로 제거함으로써 소자 분리 절연층(606)을 형성한다(도 10c 참조). 당해 절연층은, 산화실리콘이나 질화실리콘, 산질화실리콘 등을 사용하여 형성된다. 절연층의 제거 방법으로서는, CMP(화학적 기계적 연마) 처리 등의 연마 처리나 에칭 처리 등이 있지만, 그 어느 것을 사용해도 좋다. 이에 의해 다른 반도체 영역과 분리된 반도체 영역(604)이 형성된다. 또한, 보호층(602)을 마스크로 한 기판(600)의 에칭 후 또는 소자 분리 절연층(606)의 형성 후에는 보호층(602)을 제거한다.Next, an insulating layer is formed to cover the
이어서, 반도체 영역(604)의 표면에 절연층을 형성하고, 당해 절연층 상에 도전 재료를 포함하는 층을 형성한다.Next, an insulating layer is formed on the surface of the
절연층은 후의 게이트 절연층으로 되는 것이며, 예를 들어 반도체 영역(604) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성해도 좋다. 당해 절연층은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들어 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.The insulating layer serves as a subsequent gate insulating layer. For example, the insulating layer can be formed by a heat treatment (thermal oxidation treatment, thermal nitriding treatment, or the like) on the surface of the
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여, 도전 재료를 포함하는 층을 형성해도 좋다. 도전 재료를 포함하는 층의 형성 방법도 특별히 한정되지 않고 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시 형태에서는, 도전 재료를 포함하는 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대하여 나타내는 것으로 한다.The layer containing the conductive material can be formed using a metal material such as aluminum, copper, titanium, tantalum or tungsten. Further, a layer containing a conductive material may be formed using a semiconductor material such as polycrystalline silicon. The method of forming the layer including a conductive material is not particularly limited, and various film forming methods such as a vapor deposition method, a CVD method, a sputtering method, and a spin coating method can be used. In this embodiment, an example in which a layer containing a conductive material is formed using a metal material is shown.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(608) 및 게이트 전극(610)을 형성한다(도 10d 참조).Thereafter, the insulating layer and the layer including the conductive material are selectively etched to form the
이어서, 반도체 영역(604)에 인(P)이나 비소(As) 등을 첨가하여, 채널 형성 영역(616) 및 불순물 영역(620a), 불순물 영역(620b)을 형성한다(도 10e 참조). 또한, 여기에서는, 트랜지스터(660)는 ｎ 채널형 트랜지스터로 하고 ｎ 채널형 트랜지스터를 형성하기 위하여 반도체 영역(604)에 인이나 비소 등의 도전형을 부여하는 불순물 원소를 첨가하고 있다. 그러나, 트랜지스터(660)를 p 채널형 트랜지스터로 하는 경우에는, 반도체 영역(604)에 붕소(B)나 알루미늄(Al) 등의 도전형을 부여하는 불순물 원소를 첨가하여, 채널 형성 영역(616) 및 불순물 영역(620a), 불순물 영역(620b)을 형성하면 된다. 여기서, 첨가하는 도전형을 부여하는 불순물 원소의 농도는 적절히 설정할 수 있지만, 트랜지스터(660)가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다.Phosphorus (P) or arsenic (As) is added to the
또한, 게이트 전극(610) 주위에 사이드 월 절연층을 형성하고, 도전형을 부여하는 불순물 원소가 다른 농도로 첨가된 복수의 불순물 영역(예를 들어, 사이드 월 절연층과 겹치지 않는 고농도 불순물 영역과, 사이드 월 절연층과 겹치는 저농도 불순물 영역)을 반도체 영역(604)에 형성해도 좋다.A sidewall insulating layer is formed around the
이어서, 게이트 전극(610), 불순물 영역(620a) 및 불순물 영역(620b)을 덮도록 금속층(622)을 형성한다(도 11a 참조). 금속층(622)은, 진공 증착법이나 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(622)은, 반도체 영역(604)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.Next, a
이어서, 열처리를 실시하여, 금속층(622)과 반도체 영역(604)의 표면의 반도체 재료를 반응시킨다. 이에 의해, 불순물 영역(620a) 및 불순물 영역(620b)에 접하는 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)이 형성된다(도 11a 참조). 또한, 게이트 전극(610)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(610)의 금속층(622)과 접촉하는 부분에도, 금속 화합물 영역이 형성되게 된다. 상기의 금속 화합물 영역은 충분히 도전성이 높여진 영역이다. 당해 금속 화합물 영역을 형성함으로써, 소스 및 드레인 등의 전기 저항을 충분히 저감시켜, 트랜지스터(660)의 소자 특성을 향상시킬 수 있다.Then, a heat treatment is performed to react the semiconductor layer material on the surface of the
상기 열처리로서는, 예를 들어 플래시 램프의 조사에 의한 열처리를 사용할 수 있다. 물론, 그 밖의 열처리 방법을 사용해도 좋지만, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는, 지극히 단시간의 열처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)을 형성한 후에는 금속층(622)은 제거한다.As the heat treatment, for example, a heat treatment by irradiation of a flash lamp can be used. Of course, other heat treatment methods may be used. However, in order to improve the controllability of the chemical reaction relating to the formation of the metal compound, it is preferable to use a method capable of realizing an extremely short time heat treatment. After the
이렇게 해서, 반도체 재료를 포함하는 기판(600)을 사용한 트랜지스터(660)가 형성된다(도 11b 참조). 이러한 트랜지스터(660)는 고속 동작이 가능하다는 특징을 갖는다. 이로 인해, 트랜지스터(660)를 사용함으로써, 기억 소자는 정보의 판독을 고속으로 행할 수 있다.Thus, a
이어서, 상술한 공정에 의해 형성된 트랜지스터(660)를 덮도록, 절연층(628)을 형성한다(도 11c 참조). 절연층(628)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(628)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감시키는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연층(628)에는, 이들 재료를 사용한 다공질의 절연층을 적용해도 좋다. 다공질의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더 저감시키는 것이 가능하다. 또한, 절연층(628)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 또한, 여기에서는, 절연층(628)을 단층 구조로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 절연층(628)을 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 유기 절연 재료를 사용한 층과 무기 절연 재료를 사용한 층의 적층 구조로 해도 좋다.Then, an insulating
절연층(628)에 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)에 도달하는 개구부를 형성하고, 도전층을 사용하여 전극(502) 및 전극(503)을 형성한다. 도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 1개 또는 이들을 복수 조합한 재료를 사용해도 좋다. 도전층은, 단층 구조이어도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 질화티타늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다.An opening reaching the
그 후, 트랜지스터(662) 및 용량 소자(664)의 형성 전의 처리로서, 절연층(628)의 표면에 CMP 처리를 실시한다(도 11c 참조). CMP 처리 외에 에칭 처리 등을 적용하는 것도 가능하다. 또한, 트랜지스터(662)의 특성을 향상시키기 위하여 절연층(628)의 표면, 전극(502)의 표면 및 전극(503)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하고, 예를 들어 절연층(628)의 표면은, 제곱 평균 평방근(RMS) 거칠기를 1㎚ 이하로 하는 것이 바람직하다.Thereafter, the surface of the insulating
또한, 도 10a 내지 도 11c를 참조하여 설명한 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 기억 소자를 실현하는 것도 가능하다.Further, before and after each of the steps described with reference to Figs. 10A to 11C, a step of forming an electrode, a wiring, a semiconductor layer, an insulating layer, and the like may be further included. For example, it is possible to realize a highly integrated memory element by employing a multilayer wiring structure having a laminated structure of an insulating layer and a conductive layer as a wiring structure.
<상부의 트랜지스터의 제작 방법>≪ Manufacturing method of upper transistor >
이어서, 상부 트랜지스터(662) 및 용량 소자(664)의 제작 방법에 대하여 설명한다. 도 6에 도시한 구성에 대응하는 제작 방법을 도 12a 내지 도 12d를 참조하여 설명한다. 도 7에 도시한 구성에 대응하는 제작 방법을 도 13a 내지 도 13d를 참조하여 설명한다. 도 8에 도시한 구성에 대응하는 제작 방법을 도 14a 내지 도 14d를 참조하여 설명한다. 도 9에 도시한 구성에 대응하는 제작 방법을 도 15a 내지 도 15d를 참조하여 설명한다.Next, a method of manufacturing the
우선, 도 6에 도시한 구성에 대응하는 제작 방법을 도 12a 내지 도 12d를 참조하여 설명한다.First, a manufacturing method corresponding to the configuration shown in Fig. 6 will be described with reference to Figs. 12A to 12D.
절연층(628), 전극(502) 및 전극(503) 상에 산화물 반도체층을 형성하고, 당해 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(644)을 형성한다(도 12a 참조).An oxide semiconductor layer is formed on the insulating
산화물 반도체층(644)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.The oxide semiconductor used for the
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 좋다.(La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd) and terbium (Tb), which are lanthanoids, Dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), and lutetium (Lu).
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn 계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn- Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.Examples of the oxide semiconductor include indium oxide, tin oxide, zinc oxide, an In-Zn-based oxide, an Sn-Zn-based oxide, an Al-Zn-based oxide, a Zn-Mg- In-Ga-Zn oxide (also referred to as IGZO), an In-Al-Zn oxide, an In-Sn-Zn oxide, an In- Zn-based oxide, In-Ce-Zn-based oxide, Sn-Al-Zn-based oxide, In-Hf- Zn-based oxide, In-Gd-Zn-based oxide, In-Sm-Zn-based oxide, In-Sm-Zn-based oxide, In- Zn-based oxide, In-Yb-Zn-based oxide, In-Lu-Zn-based oxide, In- Zn-based oxide, In-Sn-Al-Zn-based oxide, In-Sn-Zn-Zn-based oxide, In-Hf- -Sn-Hf-Zn-based oxide, In-Hf-Al-Zn-based oxide You can use the water.
또한, 여기에서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.Here, for example, the In-Ga-Zn-based oxide means an oxide having In, Ga and Zn, and the ratio of In to Ga and Zn is not significant. In addition, metal elements other than Ga and Zn may be contained.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.For example, the ratio of In: Ga: Zn = 1: 1: 1 (= 1/3: 1/3: 1/3) or In: Ga: Zn = 2: : 1/5) atomic ratio of In-Ga-Zn-based oxide or an oxide in the vicinity of the composition can be used. 1: 3: 1/3: 1/3: 1/3), In: Sn: Zn = 1: Zn-based oxide having an atomic number ratio of In: Sn: Zn = 2: 1: 5 (= 1/4: 1/8: 5/8) or an oxide in the vicinity of the composition do.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.However, the present invention is not limited to these, and appropriate compositions may be used depending on the required semiconductor characteristics (mobility, threshold value, deviation, etc.). In order to obtain the necessary semiconductor characteristics, it is preferable that the carrier concentration, the impurity concentration, the defect density, the atomic number ratio of the metal element and the oxygen, the interatomic bonding distance, and the density are appropriately set.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 올릴 수 있다.For example, in the case of the In-Sn-Zn based oxide, relatively high mobility can be obtained. However, even in the case of the In-Ga-Zn based oxide, the mobility can be increased by reducing the defect density in the bulk.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가, For example, when the composition of the oxide in which the atomic ratio of In, Ga, Zn is In: Ga: Zn = a: b: c (a + b + c = 1) : B: C (A + B + C = 1) in the vicinity of the composition means that a, b,
(a-A)2+(b-B)2+(c-C)2≤r2 (aA) 2 + (bB) 2 + (cC) 2? r 2
를 만족하는 것을 의미하고, r은 예를 들어 0.05로 하면 된다. 다른 산화물이어도 마찬가지이다., And r may be 0.05, for example. The same applies to other oxides.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 후자의 경우, 아몰퍼스이어도 좋고, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 좋고, 비아몰퍼스이어도 좋다.The oxide semiconductor may be a single crystal or a non-crystal. In the latter case, it may be an amorphous or a polycrystal. Further, a structure including a portion having crystallinity in the amorphous structure may be used, or a non-amorphous structure may be used.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.Since the amorphous oxide semiconductor can obtain a comparatively easily smooth surface, it is possible to reduce the interfacial scattering when the transistor is fabricated using the oxide semiconductor, and comparatively high mobility can be relatively easily obtained.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 상에 형성하면 된다.Further, in oxide semiconductors having crystallinity, defects in the bulk can be reduced, and if the surface flatness is increased, mobility over the amorphous oxide semiconductor can be obtained. In order to increase the flatness of the surface, it is preferable to form an oxide semiconductor on a flat surface. Concretely, an oxide semiconductor having an average surface roughness (Ra) of 1 nm or less, preferably 0.3 nm or less, more preferably 0.1 nm or less It may be formed on the surface.
또한, Ra는, JIS B0601에 의해 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식으로 정의된다.In addition, Ra is a three-dimensional extension of the center line average roughness defined by JIS B0601 so as to be applicable to the surface, and can be expressed as " a value obtained by averaging the absolute values of the deviations from the reference surface to the designated surface & Is defined by the following equation.
[수학식 1][Equation 1]
또한, 상기에 있어서, S0은, 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표현되는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)을 사용하여 평가 가능하다.In the above, S 0 is surrounded by the four points represented by the measurement surface (coordinate (x 1, y 1) ( x 1, y 2) (
In-Ga-Zn-O계의 산화물 반도체 재료의 대표예로서는, InGaO3(ZnO)m(m>0)로 표기되는 것이 있다. 또한, Ga 대신에 M의 표기를 사용하여, InMO3(ZnO)m(m>0)과 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 1개의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것이며, 어디까지나 일례에 지나지 않음을 부기한다.Typical examples of the In-Ga-Zn-O-based oxide semiconductor material include those expressed by InGaO 3 (ZnO) m (m> 0). Further, using the notation of M instead of Ga, there is an oxide semiconductor material, denoted as InMO 3 (ZnO) m (m > 0). Here, M represents one metal element or a plurality of metal elements selected from gallium (Ga), aluminum (Al), iron (Fe), nickel (Ni), manganese (Mn), cobalt (Co) For example, Ga, Ga and Al, Ga and Fe, Ga and Ni, Ga and Mn, Ga and Co and the like can be applied as M. It is to be noted that the above-mentioned composition is derived from the crystal structure and is merely an example.
산화물 반도체층(644)을 스퍼터법으로 제작하기 위한 타깃으로서는, In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비로 표현되는 것을 사용하는 것이 적합하다. 예를 들어, In:Ga:Zn=1:1:1[atom비](x=1, y=1), (즉, In2O3:Ga2O3:ZnO=1:1:2[mol수비])의 조성비를 갖는 타깃 등을 사용할 수 있다. 또한, In:Ga:Zn=1:1:0.5[atom비](x=1, y=0.5)의 조성비를 갖는 타깃이나, In:Ga:Zn=1:1:2[atom비](x=1, y=2)의 조성비를 갖는 타깃이나, In:Ga:Zn=1:0:1 [atom비](x=0, y=1)의 조성비를 갖는 타깃을 사용할 수도 있다. 금속 산화물 타깃중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체층(644)을 형성하는 것이 가능하다.As a target for forming the
또한, In-Sn-Zn계 산화물을 사용하여 산화물 반도체층(644)을 형성할 수도 있다. In-Sn-Zn계 산화물은, ITZO라고 칭할 수 있고, 사용하는 타깃의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1 또는 20:45:35 등으로 되는 산화물 타깃을 사용할 수 있다.In addition, the
산화물 반도체층(644)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어 수소, 물, 수산기, 수소화물 등의 불순물이, 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)로까지 제거된 고순도 가스 분위기를 사용하는 것이 적합하다.The atmosphere for forming the
산화물 반도체층(644)의 형성 시에는, 예를 들어 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상, 400℃ 이하로 되도록 피처리물을 뜨겁게 한다. 또는, 산화물 반도체층(644)의 형성 시의 피처리물의 온도는, 실온(25℃±10℃)으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터 가스를 도입하여, 상기 타깃을 사용하여 산화물 반도체층(644)을 형성한다. 피처리물을 뜨겁게 하면서 산화물 반도체층(644)을 형성함으로써, 산화물 반도체층(644)에 포함되는 불순물을 저감시킬 수 있다. 또한, 스퍼터에 의한 산화물 반도체층(644)의 손상을 경감시킬 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프(cryopump), 이온 펌프, 티타늄 사브리메이션 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드트랩을 구비한 것을 사용해도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체층(644) 중의 불순물 농도를 저감시킬 수 있다.When the
산화물 반도체층(644)의 형성 조건으로서는, 예를 들어 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소100%) 분위기 또는 아르곤(아르곤 100%) 분위기 또는 산소와 아르곤의 혼합 분위기, 등의 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지(성막 시에 형성되는 가루 상태의 물질 등)를 저감시킬 수 있어, 산화물 반도체층(644)의 막 두께 분포도 균일해지기 때문에 바람직하다.As the conditions for forming the
또한, 산화물 반도체층(644)을 스퍼터법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 형성 표면(예를 들어 절연층(628)의 표면)의 부착물을 제거해도 좋다. 여기서, 역스퍼터란, 통상의 스퍼터에 있어서는, 스퍼터링 타겟에 이온을 충돌시키는 것을, 반대로 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 의미한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.Also, before the
본 실시 형태에서는, 산화물 반도체층(644)을 In-Ga-Zn-O계의 금속 산화물 타깃을 사용하는 스퍼터법에 의해 형성하는 것으로 한다. 또한, 산화물 반도체층(644)의 막 두께는 1㎚ 이상 50㎚ 이하, 바람직하게는 2㎚ 이상 20㎚ 이하, 보다 바람직하게는 3㎚ 이상 15㎚ 이하로 할 수 있다. 단, 산화물 반도체 재료 등에 따라 적절한 막 두께는 상이하기 때문에, 산화물 반도체층(644)의 막 두께는 사용하는 재료 등에 따라 선택할 수 있다. 또한, 상기와 같이 절연층(628)의 표면을 가능한 한 평탄하게 해 둠으로써, 두께가 작은 산화물 반도체층(644)이어도, 산화물 반도체층(644)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 할 수 있다. 산화물 반도체층(644)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 함으로써, 산화물 반도체층(644)의 단면 형상이 평탄하지 않은 경우와 비교하여, 트랜지스터(662)의 누설 전류를 저감시킬 수 있다.In this embodiment mode, the
산화물 반도체층(644)의 형성 후에는, 산화물 반도체층(644)에 대하여 열처리(제1 열처리)를 행하는 것이 바람직하다. 이 제1 열처리에 의해 산화물 반도체층(644) 중의, 과잉 수소(물이나 수산기를 포함한다)를 제거할 수 있다. 제1 열처리의 온도는, 예를 들어 300℃ 이상 550℃ 미만, 바람직하게는 400℃ 이상 500℃ 이하로 한다.After the formation of the
제1 열처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 피처리물을 도입하여, 질소 분위기 하에서, 450℃, 1시간의 조건에서 행할 수 있다. 그 동안, 산화물 반도체층은 대기에 접촉시키지 않아, 물이나 수소의 혼입이 발생하지 않도록 한다.The first heat treatment can be performed under a nitrogen atmosphere at 450 占 폚 for 1 hour by introducing the article to an electric furnace using, for example, a resistance heating element or the like. In the meantime, the oxide semiconductor layer is not brought into contact with the atmosphere, so that mixing of water or hydrogen does not occur.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스가 사용된다.The heat treatment apparatus is not limited to the electric furnace but may be an apparatus for heating the object to be treated by thermal conduction or thermal radiation from a medium such as heated gas. For example, an RTA (Rapid Thermal Anneal) device such as a gas rapid thermal annealing (GRTA) device or a lamp rapid thermal annealing (LRTA) device can be used. The LRTA apparatus is an apparatus for heating an object to be processed by radiating light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp. The GRTA apparatus is a device that performs heat treatment using a high temperature gas. As the gas, inert gas such as rare gas such as argon or nitrogen, which does not react with the object to be treated by heat treatment, is used.
예를 들어, 제1 열처리로서, 뜨겁게 한 불활성 가스 분위기 중에 피처리물을 투입하여, 수 분간 뜨겁게 한 후, 당해 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 행해도 좋다. GRTA 처리를 사용하면 단시간에 대한 고온 열처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이어도 적용이 가능하게 된다.For example, as the first heat treatment, a GRTA treatment may be performed in which the object to be treated is placed in a hot inert gas atmosphere, heated for several minutes, and then the object to be treated is taken out from the inert gas atmosphere. The use of the GRTA process enables a high-temperature heat treatment for a short time. Further, even if the temperature condition exceeds the heat-resistant temperature of the object to be treated, the application is possible.
또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다. 산소를 포함하는 분위기에 있어서 제1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감시킬 수 있기 때문이다. 당해 열처리에 의해, 산화물 반도체층(644)이 산소를 과잉으로 포함하는 상태로 하는 것이 더 바람직하다. 과잉으로 포함되는 산소는 산화물 반도체층(644)의 격자간에 존재한다. 또한, 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.In addition, during the treatment, the inert gas may be converted into a gas containing oxygen. This is because, by performing the first heat treatment in an atmosphere containing oxygen, the defect level in the energy gap due to oxygen deficiency can be reduced. It is more preferable that the
그런데, 상술한 열처리(제1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 당해 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 칭할 수도 있다. 이러한 열처리는, 산화물 반도체층의 형성 후나 후에 형성하는 게이트 절연층(646)의 형성 후, 게이트 전극(648)의 형성 후, 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이러한 열처리는, 1회에 한하지 않고 복수회 행해도 좋다.However, since the heat treatment (first heat treatment) described above has an effect of removing hydrogen or water, the heat treatment may be referred to as a dehydration treatment, a dehydrogenation treatment or the like. Such a heat treatment can be performed at a timing such as after the
산화물 반도체층의 에칭은, 상기 열처리 전 또는 상기 열처리 후 중 언제 행해도 좋다. 또한, 소자의 미세화라는 관점에서는 건식 에칭을 사용하는 것이 적합하지만, 습식 에칭을 사용해도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수 있다.The etching of the oxide semiconductor layer may be carried out either before the heat treatment or after the heat treatment. Although it is preferable to use dry etching from the viewpoint of miniaturization of devices, wet etching may be used. The etching gas and the etchant can be appropriately selected depending on the material to be etched.
이어서, 산화물 반도체층(644) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b), 전극(504)을 형성한다(도 12b 참조). 또한, 전극(642a)은 전극(503)과 접속하도록 형성된다. 전극(504)은 전극(502)과 접하도록 형성된다.Subsequently, a conductive layer is formed on the
도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 1개 또는 이들을 복수 조합한 재료를 사용해도 좋다.The conductive layer can be formed by a CVD method such as a PVD method or a plasma CVD method including a sputtering method. As the material of the conductive layer, a material selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, and tungsten, an alloy containing the above-described elements as a component, and the like can be used. Manganese, magnesium, zirconium, beryllium, neodymium, and scandium, or a combination of two or more of them may be used.
도전층은, 단층 구조이어도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 질화티타늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 단부에 테이퍼 형상을 갖는 전극(642a), 전극(642b)에 대한 가공이 용이하다는 장점이 있다.The conductive layer may have a single layer structure or a laminated structure of two or more layers. For example, a single-layer structure of a titanium film or a titanium nitride film, a single-layer structure of an aluminum film containing silicon, a two-layer structure of a titanium film laminated on an aluminum film, a two-layer structure of a titanium film laminated on a titanium nitride film, And a three-layer structure in which an aluminum film and a titanium film are laminated. When the conductive layer has a single-layer structure of a titanium film or a titanium nitride film, there is an advantage that the
또한, 도전층은, 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐 산화아연 합금(In2O3-ZnO) 또는, 이들 금속 산화물 재료에 실리콘 혹은 산화실리콘을 함유시킨 것을 사용할 수 있다.The conductive layer may be formed using a conductive metal oxide. Examples of the conductive metal oxide include indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), indium oxide tin oxide alloy (In 2 O 3 -SnO 2 , An indium oxide-zinc oxide alloy (In 2 O 3 -ZnO), or a material in which these metal oxide materials contain silicon or silicon oxide can be used.
또한, 도전층의 에칭은, 건식 에칭, 습식 에칭의 어느 것을 사용하여 행해도 좋지만, 미세화를 위해서는, 제어성이 좋은 건식 에칭을 사용하는 것이 적합하다. 또한, 형성되는 전극(642a) 및 전극(642b)의 단부가 테이퍼 형상으로 되도록 행해도 좋다. 테이퍼각은, 예를 들어 30° 이상 60° 이하로 할 수 있다.The conductive layer may be etched by any of dry etching and wet etching. However, for miniaturization, it is preferable to use dry etching with good controllability. Further, the ends of the
상부의 트랜지스터(662)의 채널 길이(L)는, 전극(642a) 및 전극(642b)의 하단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25㎚ 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크를 형성하기 위한 노광을 행할 때에는, 수㎚ 내지 수 10㎚로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높아 초점 심도도 크다. 따라서, 트랜지스터(662)의 채널 길이(L)를 2㎛ 미만, 바람직하게는 10㎚ 이상 350㎚(0.35㎛) 이하로 하는 것도 가능하여, 회로의 동작 속도를 높이는 것이 가능하다.The channel length L of the
또한, 전극(642b)은 용량 소자(664)의 한 쌍의 전극 중 한쪽의 전극으로 된다.In addition, the
또한, 절연층(628) 상에는 트랜지스터(662)의 베이스로서 기능하는 절연층을 형성해도 좋다. 당해 절연층은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다.An insulating layer functioning as the base of the
이어서, 전극(642a), 전극(642b), 전극(504), 산화물 반도체층(644)을 덮도록 게이트 절연층(646)을 형성한다(도 12c 참조).Next, a
게이트 절연층(646)은, CVD법이나 스퍼터법 등을 사용하여 형성할 수 있다. 게이트 절연층(646)은, 산화물 반도체층(644)에 접하게 되기 때문에, 수소가 충분히 저감된 방법에 의해 형성하는 것이 바람직하다. 또한, 게이트 절연층(646)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(646)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 또한, 게이트 절연층(646)의 두께는 특별히 한정되지 않지만, 기억 소자를 미세화하는 경우에는 게이트 절연층(646)을 얇게 하는 것이 바람직하다. 예를 들어, 게이트 절연층(646)으로서 산화실리콘을 사용하는 경우에는, 게이트 절연층(646)의 두께는 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.The
상술한 바와 같이, 게이트 절연층(646)을 얇게 하면, 터널 효과 등에 기인하는 트랜지스터(662)의 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연층(646)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 등의 고유전율(high-k) 재료를 사용하면 된다. high-k 재료를 게이트 절연층(646)으로 사용함으로써, 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위하여 막 두께를 크게 하는 것이 가능해진다. 예를 들어, 산화하프늄은 비유전율이 15 정도이고, 산화실리콘의 비유전율인 3 내지 4와 비교하여 매우 큰 값을 갖고 있다. 이러한 재료를 사용함으로써, 산화실리콘 환산으로 15㎚ 미만, 바람직하게는 2㎚ 이상 10㎚ 이하의 게이트 절연층(646)을 실현하는 것도 용이해진다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 1개를 포함하는 막의 적층 구조로 해도 좋다.As described above, when the
게이트 절연층(646)의 형성 후에는, 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 제2 열처리를 행함으로써, 산화물 반도체층(644)에 산소를 공급한다.After the formation of the
또한, 본 실시 형태에서는, 게이트 절연층(646)의 형성 후에 제2 열처리를 행하고 있지만, 제2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극(648)의 형성 후에 제2 열처리를 행해도 좋다. 또한, 제1 열처리에 이어서 제2 열처리를 행해도 좋고, 제1 열처리에 제2 열처리를 중복시켜도 좋다.In the present embodiment, the second heat treatment is performed after the formation of the
또한, 산소 분위기 하에서 제2 열처리를 행하는 대신, 산화물 반도체층(644)에 인접하는 절연층(예를 들어, 게이트 절연층(646))으로서 산소를 포함하는 층을 형성한 후, 질소 분위기 하 등에서 열처리를 행함으로써, 당해 절연층으로부터 산화물 반도체층(644)에 산소를 공급해도 좋다.Instead of performing the second heat treatment in an oxygen atmosphere, an oxygen-containing layer is formed as an insulating layer (for example, the gate insulating layer 646) adjacent to the
또한, 산소 분위기 하에서 제2 열처리를 행하는 대신, 도핑에 의해 산화물 반도체층(644)에 산소를 첨가하여도 좋다.Instead of performing the second heat treatment in an oxygen atmosphere, oxygen may be added to the
이상과 같이, 탈수화 처리, 탈수소화 처리를 행한 후에, 산화물 반도체층(644)에 산소를 공급함으로써, 산화물 반도체층(644) 중의 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감시킬 수 있다. 또한, 산화물 반도체층(644)이 산소를 과잉으로 포함하는 상태로 하는 것이 바람직하다. 과잉으로 포함되는 산소는 산화물 반도체층(644)의 격자간에 존재한다.As described above, by supplying oxygen to the
또한, 게이트 절연층(646)은 용량 소자(664)의 유전체층으로 된다.Further, the
또한, 산화물 반도체층(644)에 접하는 절연층(예를 들어 도 6 및 도 7에 도시한 구성에서는, 당해 절연층은, 게이트 절연층(646)과, 절연층(628)이며, 도 8 및 도 9에 도시한 구성에서는, 게이트 절연층(646)과, 절연층(650)이다)은, 제13족 원소 및 산소를 포함하는 절연 재료를 사용하는 것이 바람직하다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋아, 이것을 산화물 반도체에 접하는 절연층으로 사용함으로써, 산화물 반도체의 계면의 상태를 양호하게 유지할 수 있다.6 and 7, the insulating layer is a
제13족 원소를 포함하는 절연 재료란, 절연 재료에 1개 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.The insulating material containing the
예를 들어, 갈륨을 함유하는 산화물 반도체층(644)에 접하여 절연층을 형성하는 경우에, 당해 절연층에 산화갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층(644)과 절연층의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층(644)과 산화갈륨을 포함하는 절연층을 접하여 형성함으로써, 산화물 반도체층(644)과 절연층의 계면에 있어서의 수소의 파일 업을 저감시킬 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화알루미늄을 포함하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다는 특성을 갖고 있기 때문에, 당해 재료를 사용하는 것은, 산화물 반도체층(644)에 대한 물의 침입 방지라는 점에 있어서도 바람직하다.For example, in the case of forming the insulating layer in contact with the
또한, 산화물 반도체층(644)에 접하는 절연층은 그 일부 영역 또는 전체 영역을, 산소 분위기 하에 의한 열처리나 산소 도프 등에 의해, 절연층을 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 당해 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화된 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.The insulating layer in contact with the
예를 들어, 산화물 반도체층(644)에 접하는 절연층으로서 산화갈륨을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.For example, when gallium oxide is used as the insulating layer in contact with the
또한, 산화물 반도체층(644)에 접하는 절연층으로서 산화알루미늄을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.When aluminum oxide is used as the insulating layer in contact with the
또한, 산화물 반도체층(644)에 접하는 절연층으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.When gallium aluminum oxide (gallium aluminum oxide) is used as the insulating layer in contact with the
산소 도프 처리를 행함으로써, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이러한 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 중, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감시켜, 산화물 반도체층을 i형화 또는 i형에 한없이 가까운 산화물 반도체로 할 수 있다.By performing the oxygen doping treatment, an insulating layer having an oxygen-rich region larger than the stoichiometric composition ratio of the insulating material to be formed can be formed. Owing to the contact between the insulating layer and the oxide semiconductor layer, excess oxygen in the insulating layer is supplied to the oxide semiconductor layer to reduce oxygen deficiency defects in the oxide semiconductor layer or at the interface between the oxide semiconductor layer and the insulating layer, The layer can be formed as an i-type or an i-type oxide semiconductors as close as possible.
또한, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 산화물 반도체층(644)에 접하는 절연층 중, 상층에 위치하는 절연층 또는 하층에 위치하는 절연층 중, 어느 한쪽에만 사용해도 좋지만, 양쪽의 절연층으로 사용하는 쪽이 바람직하다. 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층을, 산화물 반도체층(644)에 접하는 절연층 중, 상층 및 하층에 위치하는 절연층으로 사용하여, 산화물 반도체층(644)을 사이에 두는 구성으로 함으로써, 상기 효과를 더 높일 수 있다.The insulating layer having an oxygen-rich region larger than the stoichiometric composition ratio of the insulating material constituting the insulating layer may be either an insulating layer located in the upper layer or an insulating layer located in the lower layer among the insulating layers in contact with the
또한, 산화물 반도체층(644)의 상층 또는 하층에 사용하는 절연층은, 상층과 하층에서 동일한 구성 원소를 갖는 절연층으로 해도 좋고, 다른 구성 원소를 갖는 절연층으로 해도 좋다. 예를 들어, 상층과 하층 모두 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 하고 다른 쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화알루미늄으로 해도 좋다.The insulating layer used for the upper or lower layer of the
또한, 산화물 반도체층(644)에 접하는 절연층은, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 해도 좋다. 예를 들어, 산화물 반도체층(644) 상층에 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2 - XO3 +α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성해도 좋다. 또한, 산화물 반도체층(644)의 하층을, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 해도 좋고, 산화물 반도체층(644)의 상층 및 하층 양쪽을, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 해도 좋다.The insulating layer in contact with the
이어서, 게이트 절연층(646) 상에 게이트 전극(648) 및 전극(649)을 형성한다(도 12c 참조).Then, a
게이트 전극(648) 및 전극(649)은, 게이트 절연층(646) 상에 도전층을 형성한 후에, 당해 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(648) 및 전극(649)으로 되는 도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 재료 등의 상세한 것은, 전극(642a) 또는 전극(642b) 등의 경우와 마찬가지이며, 이들 기재를 참작할 수 있다.The
또한, 전극(649)은 용량 소자(664)의 한 쌍의 전극 중 다른 쪽의 전극으로 된다.Further, the
이상에 의해, 고순도화된 산화물 반도체층(644)을 사용한 트랜지스터(662)와, 용량 소자(664)가 완성된다(도 12c 참조). 상술한 제작 방법에 의해, 산화물 반도체층(644)은 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된다. 이렇게 하여 제작된 산화물 반도체층(644)은, i형화(진성화) 또는 실질적으로 i형화되어 있으며, 이러한 산화물 반도체층(644)을 채널 형성 영역에 사용함으로써, 지극히 우수한 오프 전류 특성의 트랜지스터(662)를 얻을 수 있다.Thus, the
이어서, 게이트 절연층(646), 게이트 전극(648) 및 전극(649) 상에 절연층(650) 및 절연층(654)을 형성한다(도 12d 참조). 절연층(650) 및 절연층(654)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 절연층(650) 및 절연층(654)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여, 단층 또는 적층으로 형성할 수 있다.Next, an insulating
또한, 절연층(654)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공질의 구조 등)를 사용하는 것이 바람직하다. 절연층(654)의 유전율을 낮게 함으로써, 배선이나 전극 등 사이에 발생하는 용량을 저감시켜 동작의 고속화를 도모할 수 있기 때문이다.It is preferable that a material having a low dielectric constant or a structure having a low dielectric constant (a porous structure, etc.) is used for the insulating
또한, 절연층(654)은, 그 표면이 평탄해지도록 형성하는 것이 바람직하다. 표면이 평탄해지도록 절연층(654)을 형성함으로써, 기억 소자를 미세화한 경우 등에 있어서도 절연층(654) 상에 전극이나 배선 등을 적절하게 형성할 수 있기 때문이다. 또한, 절연층(654)의 평탄화는, CMP(화학적 기계적 연마) 등의 방법을 사용하여 행할 수 있다.The insulating
이어서, 절연층(650) 및 절연층(654)에, 전극(504)에 도달하는 개구부(501)를 형성한다. 그 후, 배선(658)을 형성한다(도 12d 참조). 배선(658)은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 당해 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 1개 또는 이들을 복수 조합한 재료를 사용해도 좋다. 상세한 것은, 전극(642a), 전극(642b) 등과 마찬가지이다. 또한, 개구부(501)에 있어서 전극을 형성하고, 당해 전극과 접하도록 배선(658)을 형성해도 좋다.Then, an
이상의 공정으로부터, 도 6에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.From the above steps, a memory element having a structure as shown in Fig. 6 can be manufactured.
이어서, 도 7에 도시한 구성에 대응하는 제작 방법을 도 13a 내지 도 13d를 참조하여 설명한다.Next, a manufacturing method corresponding to the configuration shown in Fig. 7 will be described with reference to Figs. 13A to 13D.
도 12a 내지 도 12d에 도시된 제작 방법과 도 13a 내지 도 13d에 도시된 제작 방법에서는, 산화물 반도체층(644)과 전극(642)의 제작 방법이 상이하다. 도 13a 내지 도 13d에 도시된 제작 방법에 있어서, 산화물 반도체층(644)과 전극(642)의 제작 방법 이외의 제작 방법은 도 12a 내지 도 12d에 도시한 제작 방법과 마찬가지이기 때문에 설명은 생략한다.In the manufacturing method shown in Figs. 12A to 12D and the manufacturing method shown in Figs. 13A to 13D, the method of manufacturing the electrode 642 and the electrode 642 is different. 13A to 13D, the manufacturing method other than the method for fabricating the
전극(502), 전극(503) 및 절연층(628) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b), 전극(504)을 형성한다(도 13a 참조). 당해 도전층은, 도 12a 내지 도 12d에 도시된 제작 방법에 있어서, 전극(642a), 전극(642b), 전극(504)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.A conductive layer is formed on the
이어서, 전극(642a), 전극(642b), 전극(504) 상에 산화물 반도체층(644)을 형성한다(도 13b 참조). 산화물 반도체층(644)은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서 산화물 반도체층(644)을 형성하기 위하여 사용한 산화물 반도체층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.Then, an
이어서, 전극(642a), 전극(642b), 전극(504), 산화물 반도체층(644)을 덮도록 게이트 절연층(646)을 형성한다(도 13c 참조). 이 이후의 제작 공정은 도 12a 내지 도 12d에서 도시한 공정과 마찬가지이기 때문에 설명은 생략한다.Next, a
이상의 공정으로부터, 도 7에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.From the above steps, a memory element having the structure shown in Fig. 7 can be manufactured.
이어서, 도 8에 도시한 구성에 대응하는 제작 방법을 도 14a 내지 도 14d를 참조하여 설명한다.Next, a manufacturing method corresponding to the configuration shown in Fig. 8 will be described with reference to Figs. 14A to 14D.
도 12a 내지 도 12d에 도시한 제작 방법과 도 14a 내지 도 14d에 도시한 제작 방법에서는, 게이트 전극(648), 전극(649), 전극(504), 게이트 절연층(646)의 제작 방법이 상이하다. 도 14a 내지 도 14d에 도시한 제작 방법에 있어서, 그 이외의 제작 방법 이외의 제작 방법은 도 12a 내지 도 12d에 도시한 제작 방법과 마찬가지이기 때문에 설명은 생략한다.12A to 12D and the manufacturing method shown in Figs. 14A to 14D, the manufacturing method of the
전극(502), 전극(503) 및 절연층(628) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 게이트 전극(648), 전극(649), 전극(504)을 형성한다(도 14a 참조). 당해 도전층은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서, 게이트 전극(648), 전극(649)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.A conductive layer is formed on the
이어서, 게이트 전극(648), 전극(649), 전극(504)을 덮도록 게이트 절연층(646)을 형성한다(도 14b 참조). 게이트 절연층(646)은 도 12a 내지 도 12d에 도시한 제작 방법에 있어서 게이트 절연층(646)을 형성하기 위하여 사용한 재료와 마찬가지의 재료를 사용하여, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.Then, a
이어서, 게이트 절연층(646) 상에 산화물 반도체층(644)을 형성한다(도 14b 참조). 산화물 반도체층(644)은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서 산화물 반도체층(644)을 형성하기 위하여 사용한 산화물 반도체층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.Then, an
이어서, 산화물 반도체층(644) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b)을 형성한다(도 14c 참조). 당해 도전층은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서, 전극(642a), 전극(642b)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.Next, a conductive layer is formed on the
그 이후의 제작 공정은 도 12a 내지 도 12d에서 도시한 공정과 마찬가지이기 때문에 설명은 생략한다.Since the manufacturing steps thereafter are the same as those shown in Figs. 12A to 12D, the description is omitted.
이상의 공정으로부터, 도 8에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.From the above steps, a memory element having the structure shown in Fig. 8 can be manufactured.
이어서, 도 9에 도시한 구성에 대응하는 제작 방법을 도 15a 내지 도 15d를 참조하여 설명한다.Next, a manufacturing method corresponding to the configuration shown in Fig. 9 will be described with reference to Figs. 15A to 15D.
도 14a 내지 도 14d에 도시한 제작 방법과 도 15a 내지 도 15d에 도시한 제작 방법에서는, 산화물 반도체층(644)과 전극(642)의 제작 방법이 상이하다. 도 15a 내지 도 15d에 도시한 제작 방법에 있어서, 산화물 반도체층(644)과 전극(642)의 제작 방법 이외의 제작 방법은 도 14a 내지 도 14d에 도시한 제작 방법과 마찬가지이기 때문에 설명은 생략한다.The manufacturing method shown in Figs. 14A to 14D and the manufacturing method shown in Figs. 15A to 15D are different from the manufacturing method of the electrode 642 and the electrode 642. In the manufacturing method shown in Figs. 15A to 15D, the manufacturing method other than the manufacturing method of the
게이트 절연층(646) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b)을 형성한다(도 15b 참조). 당해 도전층은, 도 14a 내지 도 14d에 도시한 제작 방법에 있어서, 전극(642a), 전극(642b)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.A conductive layer is formed on the
이어서, 전극(642a), 전극(642b) 상에 산화물 반도체층(644)을 형성한다(도 15c 참조). 산화물 반도체층(644)은, 도 14a 내지 도 14d에 도시한 제작 방법에 있어서 산화물 반도체층(644)을 형성하기 위하여 사용한 산화물 반도체층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.Then, an
그 이후의 제작 공정은 도 14a 내지 도 14d에 도시된 공정과 마찬가지이기 때문에 설명은 생략한다.Since the manufacturing steps thereafter are the same as those shown in Figs. 14A to 14D, the description is omitted.
이상의 공정으로부터, 도 9에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.From the above steps, a memory element having the structure shown in Fig. 9 can be manufactured.
또한, 도 12a 내지 도 15d를 참조하여 설명한 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화한 기억 소자를 실현하는 것도 가능하다.Further, before and after each of the steps described with reference to Figs. 12A to 15D, a step of forming an electrode, a wiring, a semiconductor layer, an insulating layer, and the like may be further included. For example, as a wiring structure, a highly integrated memory element can be realized by employing a multilayer wiring structure having a laminated structure of an insulating layer and a conductive layer.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.The configurations, methods, and the like described in this embodiment can be appropriately combined with the configurations, methods, and the like described in the other embodiments.
(실시 형태 7) (Seventh Embodiment)
트랜지스터(662)의 산화물 반도체층(644)의 일 형태를, 도 16a 내지 도 16c를 사용하여 설명한다.One form of the
본 실시 형태의 산화물 반도체층은, 제1 결정성 산화물 반도체층 상에 제1 결정성 산화물 반도체층보다 두꺼운 제2 결정성 산화물 반도체층을 갖는 적층 구조이다.The oxide semiconductor layer of the present embodiment is a laminated structure having a second crystalline oxide semiconductor layer thicker than the first crystalline oxide semiconductor layer on the first crystalline oxide semiconductor layer.
절연층(628) 상에 절연층(437)을 형성한다. 본 실시 형태에서는, 절연층(437)은, PCVD법 또는 스퍼터링법을 사용하여 형성된 50㎚ 이상 600㎚ 이하의 막 두께의 산화물 절연층으로 한다. 당해 산화물 절연층으로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막으로부터 선택된 1층 또는 이들의 적층을 사용할 수 있다.An insulating
이어서, 절연층(437) 상에 막 두께 1㎚ 이상 10㎚ 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막의 형성은, 스퍼터링법을 사용하여, 그 스퍼터링법에 의한 성막 시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.Next, a first oxide semiconductor film having a thickness of 1 nm or more and 10 nm or less is formed on the insulating
본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2 [mol수비]))을 사용하여, 기판과 타깃 사이의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 5㎚의 제1 산화물 반도체막을 성막한다.In this embodiment, a target for an oxide semiconductor (In 2 O 3 : Ga 2 O 3 : ZnO = 1: 1: 2 [molar ratio] for In-Ga-Zn-O system oxide semiconductor) A first oxide semiconductor film having a film thickness of 5 nm is formed under the atmosphere of oxygen, argon alone, or argon and oxygen at a distance of 170 mm between the substrate and the target, a substrate temperature of 250 캜, a pressure of 0.4 Pa, a direct current (DC) power of 0.5 kW .
이어서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제1 가열 처리를 행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제1 가열 처리에 의해 제1 결정성 산화물 반도체층(450a)을 형성한다(도 16a 참조).Subsequently, the first heating treatment is performed with the atmosphere of the chamber in which the substrate is placed under nitrogen or dry air. The temperature of the first heat treatment is set to 400 ° C or higher and 750 ° C or lower. The first crystalline
성막 시의 기판 온도나 제1 가열 처리의 온도에도 의하지만, 제1 가열 처리에 의해, 막 표면으로부터 결정화가 일어나, 막의 표면으로부터 내부를 향하여 결정 성장되어, C축 배향한 결정이 얻어진다. 제1 가열 처리에 의해, 아연과 산소가 막 표면에 많이 모여, 상측 평면이 육각형을 이루는 아연과 산소로 이루어지는 그래펜 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하여 겹침 적층이 된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부로부터 저부로 결정 성장이 진행된다.Crystallization occurs from the surface of the film by the first heat treatment, and crystal growth is performed from the surface of the film toward the inside by the first heat treatment, depending on the substrate temperature at the time of film formation and the temperature of the first heat treatment. By the first heat treatment, a graphene type two-dimensional crystal comprising zinc and oxygen, in which a large amount of zinc and oxygen are gathered on the surface of the film and the top plane thereof is hexagonal, is formed on the outermost surface, To form an overlapping laminate. When the temperature of the heat treatment is raised, crystal growth progresses from the surface to the inside and from the inside to the bottom.
제1 가열 처리에 의해, 산화물 절연층인 절연층(437) 중의 산소를 제1 결정성 산화물 반도체층(450a)의 계면 또는 그 근방(계면으로부터 ±5㎚)으로 확산시켜, 제1 결정성 산화물 반도체층의 산소 결손을 저감시킨다.Oxygen in the insulating
이어서, 제1 결정성 산화물 반도체층(450a) 상에 10㎚보다 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 성막 시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막 시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 상에 접하여 성막하는 제2 산화물 반도체막에 전구체의 정렬이 일어난다.Then, a second oxide semiconductor film thicker than 10 nm is formed on the first crystalline
본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수비]))을 사용하여, 기판과 타깃 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 25㎚의 제2 산화물 반도체막을 성막한다.In this embodiment, a target for an oxide semiconductor (In 2 O 3 : Ga 2 O 3 : ZnO = 1: 1: 2 [molar ratio] for In-Ga-Zn-O system oxide semiconductor) A second oxide semiconductor film having a film thickness of 25 nm is formed under the atmosphere of oxygen, argon alone, or argon and oxygen at a distance of 170 mm between the substrate and the target, a substrate temperature of 400 ° C, a pressure of 0.4 Pa, a direct current (DC) power of 0.5 kW .
이어서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제2 가열 처리를 행한다. 제2 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(450b)을 형성한다(도 16b 참조). 제2 가열 처리는, 질소 분위기 하에서, 산소 분위기 하에서, 혹은 질소와 산소의 혼합 분위기 하에서 행할 수 있다. 제2 가열 처리에 의해, 제1 결정성 산화물 반도체층(450a)을 핵으로 하여 막 두께 방향, 즉 저부로부터 내부로 결정 성장이 진행되어 제2 결정성 산화물 반도체층(450b)이 형성된다.Subsequently, the second heating process is performed with the atmosphere of the chamber in which the substrate is placed under nitrogen or dry air. The temperature of the second heat treatment is set to 400 ° C or higher and 750 ° C or lower. And the second crystalline oxide semiconductor layer 450b is formed by the second heat treatment (see Fig. 16B). The second heat treatment can be performed under a nitrogen atmosphere, an oxygen atmosphere, or a mixed atmosphere of nitrogen and oxygen. By the second heat treatment, crystal growth progresses from the bottom to the inside in the film thickness direction with the first crystalline
또한, 절연층(437)의 형성부터 제2 가열 처리까지의 공정을 대기에 접촉하지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성부터 제2 가열 처리까지의 공정은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에서 제어하는 것이 바람직하고, 예를 들어 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하의 건조 질소 분위기로 한다.In addition, it is preferable that the steps from the formation of the insulating
이어서, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 16c 참조). 도면에서는, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층으로 설명하고 있지만, 명확한 계면이 존재하고 있는 것이 아니고, 어디까지나 이해하기 쉽게 설명하기 위하여 도시하고 있다.Next, an oxide semiconductor layered structure consisting of the first crystalline
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 상에 형성한 후, 당해 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성해도 좋다.The oxide semiconductor lamination can be performed by forming a mask having a desired shape on the oxide semiconductor laminate, and then etching the oxide semiconductor laminate. The above-described mask can be formed by a method such as photolithography. Alternatively, a mask may be formed using a method such as an inkjet method.
또한, 산화물 반도체 적층의 에칭은, 건식 에칭이어도 좋고 습식 에칭이어도 좋다. 물론, 이들을 조합하여 사용해도 좋다.The etching of the stacked oxide semiconductor may be either dry etching or wet etching. Of course, these may be used in combination.
또한, 상기 제작 방법에 의해, 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, C축 배향을 갖고 있는 것을 특징의 하나로 하고 있다. 단, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 단결정 구조가 아니고, 비정질 구조가 아닌 구조이며, C축 배향을 갖는 결정(C Axis Aligned Crystal; CAAC라고도 칭한다)을 포함하는 산화물을 갖는다. 또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 일부에 결정립계를 갖고 있다.In addition, the first crystalline oxide semiconductor layer and the second crystalline oxide semiconductor layer obtained by the above production method have a C-axis orientation. However, the first crystalline oxide semiconductor layer and the second crystalline oxide semiconductor layer are not of a single crystal structure but of a structure other than an amorphous structure and include a crystal having a C-axis orientation (also referred to as a C-Axis Aligned Crystal (CAAC) Oxide. The first crystalline oxide semiconductor layer and the second crystalline oxide semiconductor layer each have a grain boundary.
또한, 제1 및 제2 결정성 산화물 반도체층은, 상술한 실시 형태에 있어서 기재한 산화물 반도체에 의해 형성할 수 있다.Further, the first and second crystalline oxide semiconductor layers can be formed of the oxide semiconductor described in the above embodiments.
또한, 제1 결정성 산화물 반도체층 상에 제2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제2 결정성 산화물 반도체층의 형성 후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복하여 행하여, 3층 이상의 적층 구조로 해도 좋다.Further, the present invention is not limited to the two-layer structure in which the second crystalline oxide semiconductor layer is formed on the first crystalline oxide semiconductor layer, and the second crystalline oxide semiconductor layer may be formed after the formation of the second crystalline oxide semiconductor layer The film forming process and the heating process may be repeated to form a laminated structure of three or more layers.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을, 도 6 내지 도 9에 도시한 산화물 반도체층(644)으로서 사용할 수 있다.The
또한, 산화물 반도체층(644)으로서 본 실시 형태의 산화물 반도체 적층을 사용한 트랜지스터에 있어서는, 전류는, 주로 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 광 조사가 행해지고 또는 BT 스트레스가 부여되어도, 트랜지스터 특성의 열화는 억제되거나, 또는 저감된다.In the transistor using the oxide semiconductor lamination layer of the present embodiment as the
산화물 반도체층(453)과 같은 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖고, 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.By using a lamination of the first crystalline oxide semiconductor layer and the second crystalline oxide semiconductor layer such as the
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the configuration described in the other embodiments.
(실시 형태 8)(Embodiment 8)
본 실시 형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있으며, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다)을 포함하는 산화물에 대하여 설명한다.In the present embodiment, c-axis oriented and atomic arrangements of triangular or hexagonal shape as viewed from the ab plane, surface or interface direction, and in the c axis, metal atoms are arranged in layers or metal atoms and oxygen atoms are arranged in layers (abbreviated as CAAC: C-Axis Aligned Crystal) in which the direction of the a-axis or the b-axis is different (rotated about the c-axis) in the ab-plane.
CAAC를 포함하는 산화물이란, 광의로 비단결정이며, 그 ab면에 수직인 방향으로부터 보아, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.The oxide containing CAAC is an optically non-crystalline and has an atomic arrangement of a triangular, hexagonal, regular, or regular hexagonal shape as viewed from a direction perpendicular to the ab plane. When viewed from a direction perpendicular to the c axis direction, Or an oxide comprising a metal atom and an oxygen atom arranged in layers.
CAAC는 단결정은 아니나, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.CAAC is not a single crystal, nor is it formed by amorphous. In addition, the CAAC includes a crystallized part (crystal part), but there are cases where the boundary between one crystal part and another crystal part can not be clearly discriminated.
CAAC에 산소가 포함되어 있는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.If CAAC contains oxygen, some of the oxygen may be replaced by nitrogen. Further, the c-axis of each crystal part constituting the CAAC may be aligned in a certain direction (for example, the direction perpendicular to the surface of the CAAC, the surface of the substrate supporting the CAAC, etc.). Or, the normal line of the ab plane of each crystal part constituting the CAAC may be directed to a certain direction (for example, the direction perpendicular to the surface of the CAAC, the surface of the CAAC, etc.).
CAAC는, 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하다.CAAC is a conductor, a semiconductor, or an insulator according to its composition. Further, it is transparent or opaque to visible light depending on its composition and the like.
이러한 CAAC의 예로서, 막 형상으로 형성되며, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.As an example of such a CAAC, an atomic arrangement of a triangular or hexagonal shape is observed by observing from the direction perpendicular to the surface of the film or the surface of the substrate to be supported, and when observing the cross section of the film, And crystals in which a layered arrangement of atoms (or nitrogen atoms) is confirmed.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 19a 내지 도 21을 사용하여 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 19a 내지 도 21은 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부로 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 의미한다. 또한, 도 19a 내지 도 19e에 있어서, ○로 둘러싸인 O는 4배위의 O를 나타내고, ◎로 둘러싸인 O는 3배위의 O를 나타낸다.An example of the crystal structure included in the CAAC will be described in detail with reference to Figs. 19A to 21. Fig. Unless otherwise noted, Figs. 19A to 21 show the c-axis direction in the upper direction and the ab-plane in the plane orthogonal to the c-axis direction. In the case of the upper half and the lower half, the term simply refers to the upper half and the lower half when the ab plane is taken as the boundary. In Figs. 19A to 19E, O surrounded by o represents O of four coordinates, and O surrounded by o represents O of three coordinates.
도 19a에, 1개의 6배위의 In과, In에 근접하는 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대하여, 근접하는 산소 원자만 나타낸 구조를 소그룹이라고 칭한다. 도 19a의 구조는, 팔면체 구조를 취하지만, 간단화를 위하여 평면 구조로 도시하고 있다. 또한, 도 19a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 19a에 도시된 소그룹은 전하가 0이다.Fig. 19A shows a structure having one six-coordinate In and six four-coordinate oxygen atoms adjacent to In (hereinafter referred to as four-coordinate O). Here, a structure in which only one oxygen atom is adjacent to one metal atom is referred to as a small group. 19A has an octahedral structure, but is shown as a planar structure for simplification. In the upper half portion and the lower half portion of Fig. The small group shown in Fig. 19A has zero charge.
도 19b에, 1개의 5배위의 Ga와, Ga에 근접하는 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접하는 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 19b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 19b에 도시된 구조를 취할 수 있다. 도 19b에 도시된 소그룹은 전하가 0이다.FIG. 19B shows a structure having one five-coordinate Ga, three three-coordinate oxygen atoms close to Ga (hereinafter referred to as three-coordinate O) and two four-coordinate O atoms close to each other. The O of 3 coordination is all present on the ab plane. In the upper half and lower half of Fig. 19B, there is O of four coordinates, one by one. In addition, since In takes five coordinates, the structure shown in Fig. 19B can be obtained. The small group shown in Fig. 19B has zero charge.
도 19c에, 1개의 4배위의 Zn과, Zn에 근접하는 4개의 4배위의 O를 갖는 구조를 도시한다. 도 19c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 19c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 좋다. 도 19c에 도시된 소그룹은 전하가 0이다.Figure 19 (c) shows a structure having one four-coordinate Zn and four quadruple positions O close to Zn. In the upper half of Fig. 19C, there is one four-coordinate O and the lower half has three four-coordinate O. Fig. Alternatively, there may be three O in four coordinates in the upper half of FIG. 19C, and one O in four lower coordinates. In the small group shown in Fig. 19C, the charge is zero.
도 19d에, 1개의 6배위의 Sn과, Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 도시한다. 도 19d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 19d에 도시된 소그룹은 전하가 +1로 된다.FIG. 19D shows a structure having one six-coordinate Sn and six four-coordinate coordinates O close to Sn. In the upper half of Fig. 19 (d) there are three O 4 O coordinates and the lower half O 3
도 19e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 19e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 19e에 도시된 소그룹은 전하가 -1로 된다.Figure 19 (e) shows a small group containing two Zns. There is one four-coordinate O in the upper half of FIG. 19E and one four-coordinate O in the lower half. In the subgroup shown in FIG. 19E, the charge is -1.
여기에서는, 복수의 소그룹의 집합체를 중간 그룹이라고 칭하고, 복수의 중간 그룹의 집합체를 대그룹(유닛 셀이라고도 한다)이라고 칭한다.Here, a plurality of groups of small groups is called an intermediate group, and an aggregate of a plurality of intermediate groups is called a large group (also called a unit cell).
여기서, 이들의 소그룹끼리 결합하는 규칙에 대하여 설명한다. 도 19a에 도시된 6배위의 In의 상반부의 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 5배위의 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 4배위의 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4로 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 상반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 1개와 결합하게 된다.Here, the rules for combining these small groups will be described. The three Os in the upper half of In in six coordinates shown in Fig. 19A have three inches in the lower direction and the three Os in the lower half have three inches in the upper direction, respectively. One O in the upper half of the Ga of 5 coordination has one Ga in the lower direction and one O in the lower half has one Ga in the upper direction. One O in the upper half of Zn in the 4-coordination has one Zn in the lower direction and three O in the lower half have three Zn in the upper direction respectively. As described above, the number of O atoms in four coordinates in the upward direction of a metal atom and the number of nearby metal atoms in the lower direction of O are equal to each other. Similarly, the number of O atoms in four coordinates in the lower direction of a metal atom, The number of the nearby metal atoms in the upper direction of the layer is equal. Since O is in 4 coordination, the sum of the number of the nearby metal atoms in the lower direction and the number of the nearby metal atoms in the upper direction is 4. Therefore, when the sum of the number of O atoms in four coordinates in the upper direction of a metal atom and the number of O atoms in four coordinates in the lower direction of other metal atoms are four, two small groups having metal atoms can be combined have. For example, when the metal atom (In or Sn) in the 6-coordinate is bonded through O at the 4-coordinate position in the upper half, the number of O atoms in the 4-coordinate is 3, Of the metal atom (Zn).
이들의 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0으로 되도록 복수의 소그룹이 결합하여 중간 그룹을 구성한다.The metal atoms having these coordination numbers are bonded in the c-axis direction through O in four coordinates. In addition, a plurality of small groups are combined to form an intermediate group so that the total charge of the layer structure is zero.
도 20의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다. 도 20의 (b)에, 3개 중간 그룹으로 구성되는 대그룹을 도시한다. 또한, 도 20의 (c)는, 도 20의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.20 (a) shows a model diagram of an intermediate group constituting the In-Sn-Zn-O system layer structure. FIG. 20 (b) shows a large group composed of three intermediate groups. 20 (c) shows the atomic arrangement when the layer structure of FIG. 20 (b) is observed from the c-axis direction.
도 20의 (a)에 있어서는, 간단화를 위하여, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ○ 안의 3으로서 나타내고 있다. 마찬가지로, 도 20의 (a)에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ○ 안의 1로서 나타내고 있다. 또한, 마찬가지로, 도 20의 (a)에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.In FIG. 20 (a), for simplification, O in three coordinates is omitted, and O in four coordinates is represented only. For example, in the upper half and the lower half of Sn, ○ It is shown as inside 3. Likewise, in FIG. 20A, there are O in four coordinates by one each in the upper half and the lower half of In, and they are shown as 1 in the circles. Similarly, in Fig. 20 (a), there is Zn having one four-coordinate system in the lower half, Zn having three quadrature coordinates in the upper half, and O in one quadrature coordinate system in the upper half, And three Zns with four coordination O are shown.
도 20의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대그룹을 구성한다.In FIG. 20 (a), the middle group constituting the In-Sn-Zn-O system layer structure is composed of Sn in the upper half and lower half of three O groups of four coordinates in order from the top, Is bonded to In in the upper half and the lower half in the upper half and the Zn in the upper half is bonded to Zn having three quadrature coordinates in the upper half and O of four coordinates in the lower half of the Zn is combined with O And the In group is bonded to the In group in the upper half and the lower half in the lower half of the small group. Of O are bonded to Sn in the upper half and the lower half by three. A plurality of intermediate groups are combined to form a large group.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1로 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 19e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.Here, in the case of O in three coordinates and O in four coordinates, the charge per one bond may be -0.667 and -0.5, respectively. For example, the electric charges of In (6 or 5 coordination), Zn (4 coordination), and Sn (5 coordination or 6 coordination) are +3, +2, +4, respectively. Therefore, in a small group containing Sn, the charge is +1. Therefore, in order to form a layer structure including Sn, charge-1 canceling the charge + 1 is required. As a structure for taking charge-1, there is a small group containing two Zn, as shown in FIG. 19E. For example, if there is one small group containing two Zns for one small group containing Sn, since the charge is canceled, the total charge of the layer structure can be made zero.
구체적으로는, 도 20의 (b)에 도시된 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.Specifically, the In-Sn-Zn-O-based crystal (In 2 SnZn 3 O 8 ) can be obtained by repeating the large group shown in FIG. 20 (b). The layer structure of the obtained In-Sn-Zn-O system can be represented by a composition formula of In 2 SnZn 2 O 7 (ZnO) m (m is 0 or a natural number).
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Pm-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.In addition, an In-Sn-Ga-Zn oxide, which is an oxide of a quaternary metal, an In-Ga-Zn oxide (also referred to as IGZO), which is an oxide of a ternary metal, an In- Zn-based oxide, In-Ce-Zn-based oxide, Al-Ga-Zn-based oxide, Sn-Al-Zn-based oxide, In-Hf- Zn-based oxide, In-Gd-Zn-based oxide, In-Pb-Zn-based oxide, In- Zn-based oxide, In-Zn-Zn-based oxide, In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-Tm- Zn-based oxide, Sn-Mg-based oxide, In-Mg-based oxide, In-Ga-based oxide, Sn-Zn-based oxide, Al-Zn-based oxide, Zn- The same applies to the case where an oxide or the like is used.
예를 들어, 도 21의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다.For example, FIG. 21 (a) shows a model diagram of an intermediate group constituting the In-Ga-Zn-O system layer structure.
도 21의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대그룹을 구성한다.In Fig. 21 (a), in the middle group constituting the In-Ga-Zn-O system layer structure, In is located in the upper half and the lower half of the order, Is bonded to Zn in the upper half of the Ga and bonded to Ga in the upper half and lower half of the Ga by one of the four coordination O through O of three four coordinates in the lower half of the Zn, O of the coordination is combined with In at the upper half and lower half by three O of four coordination. A plurality of intermediate groups are combined to form a large group.
도 21의 (b)에 3개의 중간 그룹으로 구성되는 대그룹을 도시한다. 또한, 도 21의 (c)는, 도 21의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.FIG. 21 (b) shows a large group composed of three intermediate groups. Fig. 21 (c) shows the atomic arrangement when the layer structure of Fig. 21 (b) is observed from the c-axis direction.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 1개를 포함하는 소그룹은, 전하가 0으로 된다. 그로 인해, 이들 소그룹의 조합이면 중간 그룹의 합계의 전하는 항상 0으로 된다.Here, since the electric charges of In (6 coordination or 5 coordination), Zn (4 coordination) and Ga (5 coordination) are +3, +2 and +3, respectively, The charge becomes zero. Therefore, if the combination of these small groups is zero, the charge of the sum of the middle group is always zero.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 도 21의 (a)에 도시한 중간 그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중간 그룹을 조합한 대그룹도 취할 수 있다.The intermediate group constituting the layer structure of the In-Ga-Zn-O system is not limited to the intermediate group shown in Fig. 21 (a), but may be a combination of intermediate groups having different arrangements of In, Ga and Zn You can also take a large group.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the configuration described in the other embodiments.
(실시 형태 9)(Embodiment 9)
산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, 레빈손(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.The electric field effect mobility of the insulating gate type transistor actually measured is not limited to the oxide semiconductor but becomes lower than the original mobility due to various reasons. As a factor for lowering the mobility, there are defects in the inside of the semiconductor and defects in the interface between the semiconductor and the insulating film. However, when the Levinson model is used, the field effect mobility is theoretically derived when there is no defect in the semiconductor can do.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하여 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 수학식 2로 표현할 수 있다.Assuming that a potential barrier (grain boundary, etc.) exists in the semiconductor with the original mobility of the semiconductor as mu 0 and the measured field effect mobility as mu, it can be expressed by the following equation (2).
[수학식 2]&Quot; (2) "
여기서, E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈손 모델에서는, 이하의 수학식 3으로 표현된다.Where E is the height of the potential barrier, k is the Boltzmann constant and T is the absolute temperature. Further, assuming that the potential barrier is derived from the defect, in the Levinson model, it is expressed by the following equation (3).
[수학식 3]&Quot; (3) "
여기서, e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일한 것으로 해도 지장없다. 선형 영역에 있어서의 드레인 전류 Id는, 이하의 수학식 4로 된다.Where n is the number of carriers contained in the channel per unit area, C ox is the capacitance per unit area, V g is the gate voltage, t is the thickness of the channel. Further, in the case of a semiconductor layer with a thickness of 30 nm or less, the thickness of the channel may be equal to the thickness of the semiconductor layer. The drain current I d in the linear region is expressed by the following equation (4).
[수학식 4]&Quot; (4) "
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 이하와 같이 된다.Where L is the channel length and W is the channel width, where L = W = 10 μm. V d is the drain voltage. Dividing both sides of the equation by V g, also by taking the logarithm of both sides is as follows.
[수학식 5]&Quot; (5) "
수학식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하고 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1의 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.The right side of equation (5) is a function of V g . As can be seen from this equation, the defect density N is obtained from the slope of the straight line of the graph obtained by plotting the measured value with ln (I d / V g ) on the vertical axis and 1 / V g on the horizontal axis. That is, the defect density can be evaluated from the I d -V g characteristic of the transistor. The oxide semiconductor has a defect density N of about 1 x 10 12 /
이와 같이 하여 구한 결함 밀도 등을 기초로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물로 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎠/Vs가 된다고 예상할 수 있다.From the equations (2) and (3), μ 0 = 120
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 이격된 장소에 있어서의 이동도 μ1은, 이하의 수학식 6으로 표현된다.However, even if there is no defect in the semiconductor, the transport characteristics of the transistor are affected by the scattering at the interface between the channel and the gate insulating layer. That is, the mobility μ 1 at a position spaced apart from the gate insulating layer interface by x is expressed by the following equation (6).
[수학식 6]&Quot; (6) "
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10㎚(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알았다.Where D is the electric field in the gate direction, and B and G are constants. B and G can be obtained from the actual measurement results. From the above measurement results, B = 4.75 × 10 7 cm / s and G = 10 nm (depth of interfacial scattering). As the second term of Equation (6) increases when D increases (that is, when the gate voltage increases), the mobility μ 1 decreases.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 22에 도시한다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15㎚로 했다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.22 shows the result of calculating the mobility μ 2 of the transistor using an ideal oxide semiconductor without a defect in the semiconductor as a channel. The band gap, the electron affinity, the relative dielectric constant, and the thickness of the oxide semiconductor were set to 2.8 electron volts, 4.7 electron volts, 15 nm and 15 nm, respectively, using a Sentaurus Device, a device simulation software manufactured by Synopsys. These values were obtained by measuring thin films formed by the sputtering method.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연층의 두께는 100㎚, 비유전율은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.The work functions of the gate, the source, and the drain were set to 5.5 electron volts, 4.6 electron volts, and 4.6 electron volts, respectively. The thickness of the gate insulating layer was 100 nm and the relative dielectric constant was 4.1. The channel length and the channel width are all 10 mu m, and the drain voltage V d is 0.1 V. [
도 22에 도시된 바와 같이, 게이트 전압이 1V가 약간 넘으면 이동도 100㎠/Vs 이상의 피크를 갖지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하한다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.As shown in FIG. 22, if the gate voltage is slightly higher than 1 V, the mobility has a peak of 100
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 23a 내지 도 25c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 26a 및 도 26b에 도시한다. 도 26a 및 도 26b에 도시된 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)을 갖는다. 반도체 영역(8103a) 및 반도체 영역(8103c)의 저항률은 2×10-3Ωcm로 한다.Figs. 23A to 25C show the results of calculation of characteristics when a minute transistor is manufactured using an oxide semiconductor having such a mobility. 26A and 26B show the cross-sectional structures of the transistors used in the calculation. The transistor shown in Figs. 26A and 26B has a
도 26a에 도시된 트랜지스터는, 기초 절연층(8101)과, 기초 절연층(8101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(8102) 상에 형성된다. 트랜지스터는 반도체 영역(8103a), 반도체 영역(8103c)과, 그들 사이에 끼워지고, 채널 형성 영역이 되는 진성 반도체 영역(8103b)과, 게이트 전극(8105)을 갖는다. 게이트 전극(8105)의 폭을 33㎚로 한다.The transistor shown in Fig. 26A is formed on a
게이트 전극(8105)과 반도체 영역(8103b) 사이에는, 게이트 절연층(8104)을 갖고, 또한 게이트 전극(8105)의 양측면에는 측벽 절연물(8106a) 및 측벽 절연물(8106b), 게이트 전극(8105) 상부에는, 게이트 전극(8105)과 다른 배선의 단락을 방지하기 위한 절연물(8107)을 갖는다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(8103a) 및 반도체 영역(8103c)에 접하고, 소스(8108a) 및 드레인(8108b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40㎚로 한다.A
도 26b에 도시된 트랜지스터는, 기초 절연층(8101)과, 산화알루미늄으로 이루어지는 매립 절연물(8102) 상에 형성되고, 반도체 영역(8103a), 반도체 영역(8103c)과, 그들 사이에 끼워진 진성 반도체 영역(8103b)과, 폭 33㎚의 게이트 전극(8105)과 게이트 절연층(8104)과 측벽 절연물(8106a) 및 측벽 절연물(8106b)과 절연물(8107)과 소스(8108a) 및 드레인(8108b)을 갖는 점에서 도 26a에 도시된 트랜지스터와 동일하다.The transistor shown in Fig. 26B is formed on a
도 26a에 도시된 트랜지스터와 도 26b에 도시된 트랜지스터의 차이점은, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역의 도전형이다. 도 26a에 도시된 트랜지스터에서는, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)이지만, 도 26b에 도시된 트랜지스터에서는, 진성 반도체 영역(8103b)이다. 즉, 도 26b에 도시된 반도체층에 있어서, 반도체 영역(8103a)(반도체 영역(8103c))과 게이트 전극(8105)이 Loff만큼 겹치지 않는 영역이 생겨 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는, 측벽 절연물(8106a)(측벽 절연물(8106b))의 폭과 동일하다.The difference between the transistor shown in Fig. 26A and the transistor shown in Fig. 26B is the conductivity type of the semiconductor region under the
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용했다. 도 23a 내지 도 23c는, 도 26a에 도시된 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.The parameters used for other calculations are as described above. We used Sentaurus Device, a device simulation software from Synopsys. 23A to 23C show the dependence of the gate voltage (V g , potential difference between gate and source) of the drain current (I d , solid line) and the mobility (μ, dotted line) of the transistor shown in FIG. 26A. The drain current I d is calculated by setting the drain voltage (the potential difference between the drain and the source) to +1 V and the mobility μ to calculate the drain voltage to + 0.1 V.
도 23a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 23b는 10㎚로 한 것이며, 도 23c는 5㎚로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에, 드레인 전류는 기억 소자 등에서 필요하게 되는 10μA를 초과하는 것이 나타났다.23A shows the gate insulating layer having a thickness of 15 nm, FIG. 23B shows a thickness of 10 nm, and FIG. 23C shows a thickness of 5 nm. As the gate insulating layer becomes thinner, the drain current I d (off current) particularly in the off state remarkably decreases. On the other hand, there is no noticeable change in the peak value of the mobility μ or the drain current I d (on current) in the ON state. It was found that the drain current exceeded 10 A required for the memory element and the like at around 1 V of the gate voltage.
도 24a 내지 도 24c는, 도 26b에 도시된 구조의 트랜지스터이며, 오프셋 길이(Loff)를 5㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 24a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 24b는 10㎚로 한 것이며, 도 24c는 5㎚로 한 것이다.24A to 24C show the dependence of the drain current I d (solid line) and the mobility μ (dotted line) on the gate voltage V g of the transistor having the structure shown in FIG. 26B and having the offset length Loff of 5 nm . The drain current I d is calculated by setting the drain voltage to + 1V and the mobility μ to be + 0.1V for the drain voltage. Fig. 24A shows a case where the gate insulating layer has a thickness of 15 nm, Fig. 24B shows a thickness of 10 nm, and Fig. 24C shows a thickness of 5 nm.
또한, 도 25a 내지 도 25c는, 도 26b에 도시된 구조의 트랜지스터이며, 오프셋 길이(Loff)를 15㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 25a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 25b는 10㎚로 한 것이며, 도 25c는 5㎚로 한 것이다.25A to 25C show the gate voltage dependency of the drain current I d (solid line) and the mobility μ (dotted line) of the transistor having the structure shown in FIG. 26B and having the offset length Loff of 15 nm . The drain current I d is calculated by setting the drain voltage to + 1V and the mobility μ to be + 0.1V for the drain voltage. 25A shows a case where the thickness of the gate insulating layer is 15 nm, FIG. 25B shows a thickness of 10 nm, and FIG. 25C shows a thickness of 5 nm.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.As the gate insulating layer becomes thinner, the off current remarkably decreases, while the peak value of the mobility μ and the on-current do not show any noticeable change.
또한, 이동도 μ의 피크는, 도 23a 내지 도 23c에서는 80㎠/Vs 정도이지만, 도 24a 내지 도 24c에서는 60㎠/Vs 정도, 도 25a 내지 도 25c에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 수반하여 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에, 드레인 전류는 기억 소자 등에서 필요하게 되는 10μA를 초과하는 것으로 나타났다.The peak of the mobility μ is about 80
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the configuration described in the other embodiments.
(실시 형태 10)(Embodiment 10)
본 실시 형태는, 산화물 반도체층에 채널이 형성되는 트랜지스터의 일례로서, In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 대해서, 보다 상세하게 설명한다. In, Sn, Zn을 주성분으로 하는 산화물 반도체층에 채널이 형성되는 트랜지스터는, 상기 산화물 반도체층이 되는 산화물 반도체막을 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 포함되는 원소를 의미한다.This embodiment will be described in more detail with respect to a transistor having an oxide semiconductor having In, Sn, and Zn as its main components as a channel forming region, as an example of a transistor in which a channel is formed in the oxide semiconductor layer. A transistor in which a channel is formed in an oxide semiconductor layer containing In, Sn, and Zn as main components is formed by heating a substrate to form an oxide semiconductor film to be the oxide semiconductor layer, or performing heat treatment after forming an oxide semiconductor film Whereby good characteristics can be obtained. In addition, the main component means an element containing 5 atomic% or more in composition ratio.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리 오프화시키는 것이 가능하게 된다.It is possible to improve the field effect mobility of the transistor by intentionally heating the substrate after the formation of the oxide semiconductor film containing In, Sn, and Zn as its main components. In addition, the threshold voltage of the transistor can be shifted by plus to enable the transistor to be turned off.
예를 들어, 도 27a 내지 도 27c는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연층을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 했다.For example, Figs. 27A to 27C show a case where an oxide semiconductor film containing In, Sn, Zn as a main component, a channel length L of 3 mu m and a channel width W of 10 mu m, Lt; / RTI > layer. Further, V d was set to 10V.
도 27a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8㎠/Vsec가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 27b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내는데, 전계 효과 이동도는 32.2㎠/Vsec가 얻어지고 있다.27A is a transistor characteristic when an oxide semiconductor film containing In, Sn, and Zn as main components is formed by a sputtering method without intentionally heating the substrate. At this time, the field effect mobility is 18.8
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더 높일 수 있다. 도 27c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.The field effect mobility can be further increased by forming an oxide semiconductor film containing In, Sn, and Zn as main components and then performing heat treatment. FIG. 27C shows transistor characteristics when an oxide semiconductor film containing In, Sn, and Zn as a main component is sputter deposited at 200 占 폚 and then heat-treated at 650 占 폚. At this time, the field effect mobility is 34.5
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중으로 침투되는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 함으로써도 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있어, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.The substrate is intentionally heated so that the effect of reducing moisture penetration into the oxide semiconductor film during the sputtering film formation can be expected. Further, by performing heat treatment after the film formation, hydrogen, hydroxyl groups or moisture can be removed from the oxide semiconductor film and removed, and the field effect mobility can be improved as described above. This improvement in the field effect mobility is presumably because not only the removal of impurities by dehydration and dehydrogenation but also the reduction of the distance between atoms due to the increase in density. In addition, impurities are removed from the oxide semiconductor and the crystallinity can be promoted by making it high-purity. It is presumed that such a high purity non-single crystal oxide semiconductor can ideally realize a field effect mobility exceeding 100
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시켜, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.Oxygen ions are injected into an oxide semiconductor containing In, Sn, and Zn as main components, hydrogen, hydroxyl, or moisture contained in the oxide semiconductor is released by heat treatment, and the oxide semiconductor is crystallized at the same time as or after the heat treatment . By the crystallization or recrystallization treatment, a non-single crystal oxide semiconductor having good crystallinity can be obtained.
기판을 의도적으로 가열하여 성막하는 것 및／또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트되어 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프 상태로 되는 방향으로 움직이며, 이러한 경향은 도 27a와 도 27b의 대비로부터도 확인할 수 있다.The effect of intentionally heating the substrate to form the film and / or performing the heat treatment after film formation contributes not only to the improvement of the field effect mobility but also to the prevention of the transistor being turned off. A transistor in which an oxide semiconductor film containing In, Sn, and Zn as a main component is formed as a channel forming region without intentionally heating the substrate tends to have a negative threshold voltage shift. However, when the oxide semiconductor film formed by intentionally heating the substrate is used, the minus shift of the threshold voltage is eliminated. That is, the threshold voltage moves in the direction in which the transistor is turned off normally, and this tendency can also be confirmed from the contrast of FIGS. 27A and 27B.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.The threshold voltage can also be controlled by changing the ratio of In, Sn, and Zn. By making the composition ratio In: Sn: Zn = 2: 1: 3, the threshold voltage can be expected to be zero. In addition, an oxide semiconductor film having high crystallinity can be obtained by setting the target composition ratio of In: Sn: Zn = 2: 1: 3.
의도적인 기판 가열 온도 혹은 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이고, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.The intentional substrate heating temperature or heat treatment temperature is 150 ° C or higher, preferably 200 ° C or higher, more preferably 400 ° C or higher, and it is possible to achieve the elimination of the transistor from the room by film formation or heat treatment at a higher temperature do.
또한, 의도적으로 기판을 가열한 성막 및／또는 성막 후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.In addition, stability of the gate bias and stress can be enhanced by intentionally performing the film formation by heating the substrate and / or the heat treatment after the film formation. For example, under the conditions of 2 MV / cm and 150 DEG C for 1 hour, drifts of less than 1.5 V, preferably less than 1.0 V can be obtained, respectively.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행했다.Actually, a BT test was performed on the
우선 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 이어서, 기판 온도를 150℃로 하고, Vds를 0.1V로 했다. 이어서, 게이트 절연층에 인가되는 전계 강도가 2MV/cm로 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지했다. 이어서, Vg를 0V로 했다. 이어서, 기판 온도 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 플러스 BT 시험이라고 칭한다.First, the V g -I d characteristic of the transistor was measured with the substrate temperature set at 25 ° C and V ds set at 10V. V ds represents a drain voltage (potential difference between the drain and the source). Subsequently, the substrate temperature was set to 150 캜, and V ds was set to 0.1 V. [ Subsequently, 20 V was applied to V g so that the electric field intensity applied to the gate insulating layer was 2 MV / cm, and the same was maintained for 1 hour. Then, the V g was to 0V. Subsequently, V g -I d of the transistor was measured with the substrate temperature set at 25 ° C and V ds set at 10V. This is called the plus BT test.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 이어서, 기판 온도를 150℃로 하고, Vds를 0.1V로 했다. 이어서, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm로 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 유지했다. 이어서, Vg을 0V로 했다. 이어서, 기판 온도 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 마이너스 BT 시험이라고 칭한다.Likewise, the V g -I d characteristic of the transistor was measured with the substrate temperature set at 25 ° C and V ds set at 10V. Subsequently, the substrate temperature was set to 150 캜, and V ds was set to 0.1 V. [ Subsequently, -20 V was applied to V gs so that the electric field intensity applied to the gate insulating layer was -2 MV / cm, and it was maintained as it was for 1 hour. Then, the V g was to 0V. Subsequently, V g -I d of the transistor was measured with the substrate temperature set at 25 ° C and V ds set at 10V. This is called a negative BT test.
시료 1의 플러스 BT 시험의 결과를 도 28a에, 마이너스 BT 시험의 결과를 도 28b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 29a에, 마이너스 BT 시험의 결과를 도 29b에 도시한다.The result of the positive BT test of the
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두 BT 시험 전후에 있어서의 임계값 전압의 변동이 작아, 신뢰성이 높은 것을 알았다.The fluctuations of the threshold voltage by the positive BT test and the negative BT test of the
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스 또는 감압 하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 첨가함으로써, 열처리의 효과를 더 높일 수 있다. 또한, 후에 산소를 첨가하기 위해서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.The heat treatment may be performed in an oxygen atmosphere, but first, heat treatment may be performed in an atmosphere containing oxygen after performing heat treatment under nitrogen or an inert gas or a reduced pressure. The effect of the heat treatment can be further enhanced by adding oxygen to the oxide semiconductor after dehydration and dehydrogenation are performed first. Further, in order to add oxygen later, a method in which oxygen ions are accelerated by an electric field and injected into the oxide semiconductor film may be applied.
산화물 반도체 중 및 상기 산화물 반도체와 접하는 막의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체 중에 포함시킬 수 있다.Defects due to oxygen defects are likely to be generated in the oxide semiconductor and at the interface between the oxide semiconductor and the film in contact with the oxide semiconductor. However, excess oxygen is excessively contained in the oxide semiconductor by this heat treatment, . The excess oxygen is mainly present in the lattice, and if the oxygen concentration is 1 × 10 16 /
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비In:Sn:Zn=1:1:1의 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들어 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.In addition, a more stable oxide semiconductor film can be obtained by including at least a part of the crystal in the oxide semiconductor by the heat treatment. For example, an oxide semiconductor film formed by sputtering a substrate without intentionally heating the substrate using a target having a composition ratio of In: Sn: Zn = 1: 1: 1 can be obtained by X-ray diffraction (XRD) Is observed. The deposited oxide semiconductor film can be crystallized by heat treatment. The heat treatment temperature is arbitrary, but a definite diffraction peak can be observed by X-ray diffraction by, for example, performing heat treatment at 650 ° C.
실제로, In-Sn-Zn-O막의 XRD 분석을 행했다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하여, Out-of-Plane법으로 측정했다.Actually, XRD analysis of the In-Sn-Zn-O film was performed. The XRD analysis was carried out by an Out-of-Plane method using an X-ray diffractometer D8 ADVANCE manufactured by Bruker AXS.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.Samples A and B were prepared as samples subjected to XRD analysis. Hereinafter, the production methods of the sample A and the sample B will be described.
탈수소화 처리가 완료된 석영 기판 상에 In-Sn-Zn-O막을 100㎚의 두께로 성막했다.An In-Sn-Zn-O film was formed to a thickness of 100 nm on the quartz substrate subjected to the dehydrogenation treatment.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여, 산소 분위기에서 전력을100W(DC)로 하여 성막했다. 타깃은, 원자수비로, In:Sn:Zn=1:1:1의 In-Sn-Zn-O 타깃을 사용했다. 또한, 성막 시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A로 했다.The In-Sn-Zn-O film was formed by using a sputtering apparatus with an electric power of 100 W (DC) in an oxygen atmosphere. An In-Sn-Zn-O target of In: Sn: Zn = 1: 1: 1 was used as an atomic ratio. The substrate heating temperature at the time of film formation was set at 200 占 폚. A sample thus prepared was used as a sample A.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를650℃의 온도에서 행했다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 했다.Subsequently, a sample prepared by the same method as that of Sample A was subjected to heat treatment at a temperature of 650 ° C. In the heat treatment, the heat treatment is first performed in a nitrogen atmosphere for 1 hour, and the heat treatment is further performed in an oxygen atmosphere for 1 hour without lowering the temperature. The sample thus prepared was used as the sample B.
도 30에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지38deg에 결정 유래의 피크가 관측되었다.30 shows XRD spectra of samples A and B, respectively. In the sample A, no peak derived from the crystal was observed, but in the sample B, peaks derived from crystals were observed in 2? Around 35 deg and 37 deg to 38 deg.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막 시에 의도적으로 가열하는 것 및／또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.As described above, the characteristics of the transistor can be improved by intentionally heating the oxide semiconductor containing In, Sn or Zn as the main component and / or by performing heat treatment after the film formation.
본 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의하여 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당의 전류값을 나타낸다.The substrate heating or the heat treatment has an action of preventing the hydrogen ions or hydroxyl groups, which are malignant impurities, from being contained in the oxide semiconductor, or removing the oxide semiconductor from the oxide semiconductor. In other words, high purity can be achieved by removing hydrogen which is a donor impurity in the oxide semiconductor, whereby the transistor can be turned off and the oxide semiconductor is made highly pure, so that the off current is set to 1 A / . Here, the unit of the off current value represents a current value per 1 mu m channel width.
도 31에, 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수의 관계를 나타낸다. 여기에서는, 간단화를 위하여 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.Fig. 31 shows the relationship between the off current of the transistor and the reciprocal of the substrate temperature (absolute temperature) at the time of measurement. Here, for the sake of simplification, the abscissa is a numerical value (1000 / T) obtained by multiplying the reciprocal of the substrate temperature at the time of measurement by 1000.
구체적으로는, 도 31에 도시한 바와 같이 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들 오프 전류값은, Si를 반도체막으로서 사용한 트랜지스터에 비하여, 지극히 낮다는 것은 명확하다.Specifically, in the case the substrate temperature, as shown in 31 of 125 ℃ has 1aA / ㎛ (1 × 10 -18 A / ㎛) if less, 85 ℃ has 100zA / ㎛ (1 × 10 -19 A / Mu m) or less at room temperature (27 DEG C), and 1zA / mu m (1x10 -21 A / mu m) or less at room temperature (27 DEG C). Preferably, less than at 125 ℃ 0.1aA / ㎛ (1 × 10 -19 A / ㎛), in 85 ℃ below 10zA / ㎛ (1 × 10 -20 A / ㎛), 0.1zA / ㎛ at room temperature ( 1 占 10 -22 A / 占 퐉) or less. It is clear that these off current values are extremely low in comparison with a transistor using Si as a semiconductor film.
무엇보다, 산화물 반도체막의 성막 시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않은 막을 형성해 두는 것이 바람직하다.It is preferable to sufficiently suppress the leakage from the outside of the deposition chamber and the degassing from the inner wall of the deposition chamber so as not to cause hydrogen or moisture to enter the film at the time of forming the oxide semiconductor film so as to improve the purity of the sputter gas . For example, the sputter gas is preferably a gas having a dew point of -70 DEG C or less so that water is not contained in the film. Further, it is preferable to use a highly purified target so that impurities such as hydrogen and water are not contained in the target itself. The oxide semiconductor containing In, Sn, and Zn as a main component can remove moisture in the film by heat treatment. However, since the release temperature of moisture is higher than that of an oxide semiconductor containing In, Ga, and Zn as a main component, It is preferable to form a film not containing moisture.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가했다.The relationship between the substrate temperature and the electrical characteristics was evaluated in the transistor using the sample B subjected to the heat treatment at 650 ° C after the formation of the oxide semiconductor film.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vds는 10V로 했다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행했다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩하는 폭을 Lov라고 칭하고, 산화물 반도체막에 대한 한 쌍의 전극의 튀어나온 부분을 dW라고 칭한다.The transistor used for the measurement has a channel length (L) of 3 mu m, a channel width (W) of 10 mu m, Lov of 0 mu m and dW of 0 mu m. Also, V ds was set to 10V. The substrate temperature was -40 ° C, -25 ° C, 25 ° C, 75 ° C, 125 ° C and 150 ° C. Here, in the transistor, the overlapping width of the gate electrode and the pair of electrodes is referred to as Lov, and the protruding portion of the pair of electrodes with respect to the oxide semiconductor film is referred to as dW.
도 32에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 33a에 기판 온도와 임계값 전압의 관계를, 도 33b에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.32 shows V g dependency of I d (solid line) and field effect mobility (dotted line). 33A shows the relationship between the substrate temperature and the threshold voltage, and FIG. 33B shows the relationship between the substrate temperature and the electric field effect mobility.
도 33a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알았다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.From Fig. 33A, it has been found that the threshold voltage is lowered as the substrate temperature is higher. Also, the range was 1.09 V to -0.23 V at -40 캜 to 150 캜.
또한, 도 33b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알았다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알았다.It is also found from Fig. 33 (b) that the higher the substrate temperature, the lower the field effect mobility. Also, the range was 36
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들어, L/W=33㎚/40㎚의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생으로 하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.According to the transistor having an oxide semiconductor containing In, Sn, and Zn as the main components as described above as the channel forming region, the field effect mobility is maintained at 30
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the configuration described in the other embodiments.
실시예 1Example 1
본 실시예에서는, 채널이 형성되는 산화물 반도체층으로서 In-Sn-Zn-O막을 사용한 트랜지스터의 일례에 대해서, 도 34a 및 도 34b 등을 사용하여 설명한다.In this embodiment, an example of a transistor using an In-Sn-Zn-O film as an oxide semiconductor layer in which a channel is formed will be described with reference to Figs. 34A and 34B.
도 34a 및 도 34b는, 코플래너형인 톱 게이트·톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 34a에 트랜지스터의 상면도를 도시한다. 또한, 도 34b는 도 34a의 일점쇄선 A1-A2에 대응하는 단면도이다.34A and 34B are a top view and a cross-sectional view of a transistor of a top gate / top contact structure of a coplanar type. 34A shows a top view of the transistor. Fig. 34B is a cross-sectional view corresponding to the one-dot chain line A1-A2 in Fig. 34A.
도 34b에 도시된 트랜지스터는, 기판(8500)과, 기판(8500) 상에 형성된 기초 절연막(8502)과, 기초 절연막(8502)의 주변에 형성된 보호 절연막(8504)과, 기초 절연막(8502) 및 보호 절연막(8504) 상에 형성된 고저항 영역(8506a) 및 저저항 영역(8506b)을 갖는 산화물 반도체층(8506)과, 산화물 반도체층(8506) 상에 형성된 게이트 절연층(8508)과, 게이트 절연층(8508)을 개재하여 산화물 반도체층(8506)과 중첩하여 형성된 게이트 전극(8510)과, 게이트 전극(8510)의 측면과 접하여 형성된 측벽 절연막(8512)과, 적어도 저저항 영역(8506b)과 접하여 형성된 한 쌍의 전극(8514)과, 적어도 산화물 반도체층(8506), 게이트 전극(8510) 및 한 쌍의 전극(8514)을 덮어 형성된 층간 절연막(8516)과, 층간 절연막(8516)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(8514)의 한쪽과 접속하여 설치된 배선(8518)을 갖는다.34B includes a
또한, 도시하지 않았지만, 층간 절연막(8516) 및 배선(8518)을 덮어 형성된 보호막을 갖고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(8516)의 표면 전도에 기인하여 발생하는 미소 누설 전류를 저감시킬 수 있어, 트랜지스터의 오프 전류를 저감시킬 수 있다.Although not shown, a protective film formed so as to cover the
본 실시예는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.This embodiment can be implemented in appropriate combination with the above embodiment.
실시예 2Example 2
본 실시예에서는, 상기 실시예와는 다른 In-Sn-Zn-O막을, 채널이 형성되는 산화물 반도체층으로서 사용한 트랜지스터의 일례에 대하여 나타낸다.In this embodiment, an example of a transistor in which an In-Sn-Zn-O film different from the above embodiment is used as an oxide semiconductor layer in which a channel is formed is shown.
도 35a 및 도 35b는, 본 실시예에 의해 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 35a는 트랜지스터의 상면도이다. 또한, 도 35b는 도 35a의 일점쇄선 B1-B2에 대응하는 단면도이다.35A and 35B are a top view and a cross-sectional view showing the structure of a transistor manufactured by this embodiment. 35A is a top view of the transistor. 35B is a cross-sectional view corresponding to the one-dot chain line B1-B2 in Fig. 35A.
도 35b에 도시된 트랜지스터는, 기판(8600)과, 기판(8600) 상에 형성된 기초 절연막(8602)과, 기초 절연막(8602) 상에 형성된 산화물 반도체층(8606)과, 산화물 반도체층(8606)과 접하는 한 쌍의 전극(8614)과, 산화물 반도체층(8606) 및 한 쌍의 전극(8614) 상에 형성된 게이트 절연층(8608)과, 게이트 절연층(8608)을 개재하여 산화물 반도체층(8606)과 중첩하여 형성된 게이트 전극(8610)과, 게이트 절연층(8608) 및 게이트 전극(8610)을 덮어 형성된 층간 절연막(8616)과, 층간 절연막(8616)에 형성된 개구부를 통하여 한 쌍의 전극(8614)과 접속하는 배선(8618)과, 층간 절연막(8616) 및 배선(8618)을 덮어 형성된 보호막(8620)을 갖는다.35B includes a
기판(8600)으로서는 유리 기판을, 기초 절연막(8602)으로서는 산화실리콘막을, 산화물 반도체층(8606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(8614)으로서는 텅스텐막을, 게이트 절연층(8608)으로서는 산화실리콘막을, 게이트 전극(8610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(8616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(8618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순으로 형성된 적층 구조를, 보호막(8620)으로서는 폴리이미드막을, 각각 사용했다.A glass substrate is used as the
또한, 도 35a에 도시된 구조의 트랜지스터에 있어서, 게이트 전극(8610)과 한 쌍의 전극(8614)의 중첩하는 폭을 Lov라고 칭한다. 마찬가지로, 산화물 반도체층(8606)에 대한 한 쌍의 전극(8614)의 튀어나온 부분을 dW라고 칭한다.In the transistor having the structure shown in Fig. 35A, the overlapping width of the
본 실시예는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.This embodiment can be implemented in appropriate combination with the above embodiment.
실시예 3Example 3
본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 신뢰성이 높은 전자 기기, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다. 특히 전력의 공급을 항상 받는 것이 곤란한 휴대용의 전자 기기의 경우, 본 발명의 일 형태에 관한 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다는 장점을 얻을 수 있다.By using the signal processing circuit according to an aspect of the present invention, it is possible to provide an electronic device with high reliability and an electronic device with low power consumption. Particularly, in the case of a portable electronic apparatus in which it is difficult to always receive power, it is possible to obtain an advantage that the continuous use time is prolonged by adding a signal processing circuit with low power consumption according to an aspect of the present invention to its constituent elements.
본 발명의 일 형태에 관한 신호 처리 회로는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 신호 처리 회로를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 18a 내지 도 18f에 도시한다.A signal processing circuit according to an aspect of the present invention is a signal processing circuit including a display device, a personal computer, and an image reproducing apparatus provided with a recording medium (typically, a reproducing apparatus for reproducing a recording medium such as a DVD: Digital Versatile Disc, Device having a display). Other electronic apparatuses that can use the signal processing circuit according to an embodiment of the present invention include mobile phones, game machines including a portable type, portable information terminals, electronic books, video cameras, digital still cameras, goggle type displays A display device), a navigation system, a sound reproducing device (car audio, a digital audio player, etc.), a copying machine, a facsimile, a printer, a multifunction printer, an automatic teller machine (ATM) Specific examples of these electronic devices are shown in Figs. 18A to 18F.
도 18a는 전자 서적이며, 하우징(7001), 표시부(7002) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 전자 서적의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 전자 서적의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 전자 서적을 제공할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써, 신호 처리 회로에 가요성을 갖게 할 수 있으므로, 플렉시블하면서도 가벼워 사용 편의성이 좋은 전자 서적을 제공할 수 있다.18A is an electronic book, and has a
도 18b는 표시 장치이며, 하우징(7011), 표시부(7012), 지지대(7013) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 표시 장치를 제공할 수 있다. 또한, 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.18B shows a display device, which has a
도 18c는 표시 장치이며, 하우징(7021), 표시부(7022) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 표시 장치를 제공할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써, 신호 처리 회로에 가요성을 갖게 할 수 있으므로, 플렉시블하면서도 가벼워 사용 편의성이 좋은 표시 장치를 제공할 수 있다. 따라서, 도 18c에 도시한 바와 같이, 직물 등에 고정시켜 표시 장치를 사용할 수 있어, 표시 장치의 응용의 폭이 한층 넓어진다.18C shows a display device, which has a
도 18d는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대형 게임기를 제공할 수 있다. 또한, 도 18d에 도시한 휴대형 게임기는, 2개의 표시부(7033)와 표시부(7034)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.18D is a portable game machine and has a
도 18e는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 받아들일 수 있다. 본 발명의 일 형태에 관한 신호 처리 회로는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대 전화를 제공할 수 있다.18E is a cellular phone and has a
도 18f는 휴대 정보 단말기이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 갖는다. 도 18f에 도시된 휴대 정보 단말기는, 모뎀이 하우징(7051)에 내장되어 있어도 좋다. 본 발명의 일 형태에 관한 신호 처리 회로는, 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대 정보 단말기를 제공할 수 있다.18F is a portable information terminal, which has a
본 실시예는, 상기 실시예 및 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.The present embodiment can be implemented in appropriate combination with the above-described embodiments and embodiments.
100, 402: 기억 소자
101, 102: 위상 반전 소자
103, 104: 선택 트랜지스터
111, 112, 660, 662: 트랜지스터
121, 122: 용량 소자
131, 133: ｎ 채널형 트랜지스터
132, 134: p 채널형 트랜지스터
150: 신호 처리 회로
151, 152: 연산 회로
153, 154, 155: 기억 장치
156: 제어 장치
157: 전원 제어 회로
401: 스위칭 소자
403: 기억 소자군
437, 628, 650, 654: 절연층
453, 644, 8506, 8606: 산화물 반도체층
501: 개구부
502, 503, 504, 642, 649, 642a, 642b, 8514, 8614: 전극
600, 900, 8500, 8600: 기판
602: 보호층
604, 8103a, 8103b, 8103c: 반도체 영역
606: 소자 분리 절연층
608, 646, 8104, 8508, 8608: 게이트 절연층
610, 648, 8105, 8510, 8610: 게이트 전극
616: 채널 형성 영역
620, 620a, 620b: 불순물 영역
622: 금속층
624: 금속 화합물 영역
658, 8518, 8618: 배선
664: 용량 소자
901: ALU
902: ALU 컨트롤러
903: 명령 디코더
904: 인터럽트 컨트롤러
905: 타이밍 컨트롤러
906: 레지스터
907: 레지스터 컨트롤러
908: Bus I/F
909: ROM
920: ROM I/F
404a, 404b: 산화물 도전층
450a, 450b: 결정성 산화물 반도체층
624a, 624b: 금속 화합물 영역
7001, 7011, 7021, 7031, 7032, 7041, 7051: 하우징
7002, 7012, 7022, 7033, 7034, 7042, 7052: 표시부
7013: 지지대
7035: 마이크로폰
7036: 스피커
7037, 7045, 7053: 조작 키
7038: 스타일러스
7043: 음성 입력부
7044: 음성 출력부
7046: 수광부
8101: 기초 절연층
8102: 매립 절연물
8106a, 8106b: 측벽 절연물
8107: 절연물
8108a: 소스
8108b: 드레인
8502, 8602: 기초 절연막
8504: 보호 절연막
8506a: 고저항 영역
8506b: 저저항 영역
8512: 측벽 절연막
8516, 8616: 층간 절연막
8620: 보호막100, 402: memory element
101, 102: phase inversion element
103, 104: selection transistor
111, 112, 660, 662: transistors
121, 122: Capacitive element
131, 133: n-channel transistor
132, 134: p-channel type transistor
150: Signal processing circuit
151, 152: operation circuit
153, 154, 155: storage device
156: Control device
157: Power supply control circuit
401: switching element
403: memory element group
437, 628, 650, 654: insulating layer
453, 644, 8506, 8606: oxide semiconductor layer
501: opening
502, 503, 504, 642, 649, 642a, 642b, 8514, 8614:
600, 900, 8500, 8600: substrate
602: Protective layer
604, 8103a, 8103b, 8103c:
606: Element isolation insulating layer
608, 646, 8104, 8508, 8608: gate insulating layer
610, 648, 8105, 8510, 8610: gate electrode
616: channel forming region
620, 620a, 620b: impurity region
622: metal layer
624: metal compound region
658, 8518, 8618: Wiring
664: Capacitive element
901: ALU
902: ALU controller
903: Command decoder
904: Interrupt controller
905: Timing controller
906: Register
907: Register controller
908: Bus I / F
909: ROM
920: ROM I / F
404a, 404b: an oxide conductive layer
450a and 450b: a crystalline oxide semiconductor layer
624a and 624b: metal compound regions
7001, 7011, 7021, 7031, 7032, 7041, 7051:
7002, 7012, 7022, 7033, 7034, 7042, 7052:
7013: Supports
7035: microphone
7036: Speaker
7037, 7045, 7053: Operation keys
7038: Stylus
7043: Voice input unit
7044: Audio output unit
7046:
8101: Base insulating layer
8102: Fused Insulation
8106a, 8106b: side wall insulator
8107: Insulation
8108a: Source
8108b: drain
8502, 8602:
8504: Protective insulating film
8506a: high resistance region
8506b: Low resistance region
8512: sidewall insulation film
8516, 8616: Interlayer insulating film
8620: Shield
Claims (21)
연산 회로; 및
상기 연산 회로로부터의 데이터를 기억하고, 기억 소자를 포함하는 기억 장치
를 포함하고,
상기 기억 소자는 입력 단자, 출력 단자, 제1 인버터, 제2 인버터, 제1 선택 트랜지스터, 제2 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터, 제1 용량 소자 및 제2 용량 소자를 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 채널을 포함하는 산화물 반도체층을 포함하고,
상기 제1 인버터의 입력 단자는 상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 기억 소자의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 인버터의 출력 단자는 상기 제2 선택 트랜지스터를 통해 상기 기억 소자의 상기 출력 단자에 전기적으로 접속되고,
상기 제1 인버터의 상기 출력 단자는 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 전기적으로 접속되고,
상기 제2 인버터의 출력 단자는 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 용량 소자의 전극은 상기 제2 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 용량 소자의 전극은 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되는, 신호 처리 회로.A signal processing circuit comprising:
An arithmetic circuit; And
A storage device for storing data from the arithmetic circuit,
Lt; / RTI >
Wherein the storage element includes an input terminal, an output terminal, a first inverter, a second inverter, a first select transistor, a second select transistor, a first transistor, a second transistor, a first capacitor,
Wherein each of the first transistor and the second transistor includes an oxide semiconductor layer including a channel,
The input terminal of the first inverter is electrically connected to the input terminal of the storage element through the first select transistor and the second transistor,
The output terminal of the first inverter is electrically connected to the output terminal of the storage element through the second selection transistor,
The output terminal of the first inverter is electrically connected to the input terminal of the second inverter through the first transistor,
An output terminal of the second inverter is electrically connected to the input terminal of the first inverter through the second transistor,
An electrode of the first capacitor is electrically connected to the input terminal of the second inverter,
And an electrode of the second capacitor is electrically connected to the input terminal of the first inverter.
상기 제1 인버터 및 상기 제2 인버터는 인버터 또는 클록된 인버터인, 신호 처리 회로.The method according to claim 1,
Wherein the first inverter and the second inverter are an inverter or a clocked inverter.
상기 산화물 반도체층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 신호 처리 회로.The method according to claim 1,
Wherein the oxide semiconductor layer comprises an In-Ga-Zn-O-based oxide semiconductor.
상기 산화물 반도체층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 신호 처리 회로.3. The method of claim 2,
Wherein the oxide semiconductor layer comprises an In-Ga-Zn-O-based oxide semiconductor.
상기 기억 소자는 제1 인버터, 제2 인버터, 제1 선택 트랜지스터, 제2 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터, 제1 용량 소자 및 제2 용량 소자를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 채널을 포함하는 산화물 반도체층을 포함하고, 상기 제1 인버터의 입력 단자는 상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 기억 소자의 입력 단자에 전기적으로 접속되고, 상기 제1 인버터의 출력 단자는 상기 제2 선택 트랜지스터를 통해 상기 기억 소자의 출력 단자에 전기적으로 접속되고, 상기 제1 인버터의 상기 출력 단자는 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 전기적으로 접속되고, 상기 제2 인버터의 출력 단자는 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되고, 상기 제1 용량 소자의 전극은 상기 제2 인버터의 상기 입력 단자에 전기적으로 접속되고, 상기 제2 용량 소자의 전극은 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 제1 인버터의 입력 단자에 데이터의 전위를 공급하는 단계;
상기 제1 인버터의 출력 단자의 전위를 상기 제2 선택 트랜지스터를 통해 출력 신호로서 출력하는 단계;
상기 제1 인버터의 상기 출력 단자의 전위를 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 공급하는 단계;
상기 제2 인버터의 출력 단자의 전위를 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 공급하는 단계; 및
상기 제1 인버터 및 상기 제2 인버터에 대한 전원 전압의 공급을 정지하기 전에 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 오프 상태로 하는 단계
를 포함하는, 신호 처리 회로의 구동 방법.A driving method of a signal processing circuit including a memory element,
Wherein the storage element includes a first inverter, a second inverter, a first selection transistor, a second selection transistor, a first transistor, a second transistor, a first capacitor, and a second capacitor, Each of the two transistors includes an oxide semiconductor layer including a channel, and an input terminal of the first inverter is electrically connected to an input terminal of the storage element through the first select transistor and the second transistor, The output terminal of the inverter is electrically connected to the output terminal of the storage element through the second selection transistor and the output terminal of the first inverter is electrically connected to the input terminal of the second inverter through the first transistor And an output terminal of the second inverter is electrically connected to the input terminal of the first inverter through the second transistor An electrode of the first capacitive element is electrically connected to the input terminal of the second inverter and an electrode of the second capacitive element is electrically connected to the input terminal of the first inverter,
Supplying a potential of data to an input terminal of the first inverter through the first select transistor and the second transistor;
Outputting the potential of the output terminal of the first inverter through the second selection transistor as an output signal;
Supplying the potential of the output terminal of the first inverter to the input terminal of the second inverter through the first transistor;
Supplying the potential of the output terminal of the second inverter to the input terminal of the first inverter through the second transistor; And
Turning off the first transistor and the second transistor before stopping supply of the power source voltage to the first inverter and the second inverter
Wherein the signal processing circuit comprises:
상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 한쪽이 온 상태일 때 다른 쪽도 온 상태로 되도록 제어되는, 신호 처리 회로의 구동 방법.6. The method of claim 5,
Wherein the first transistor and the second transistor are controlled so that the other transistor is turned on when either one of the first transistor and the second transistor is on.
상기 제1 트랜지스터와 상기 제2 트랜지스터가 동일한 도전형을 갖고,
상기 제1 트랜지스터의 게이트에 입력되는 제1 제어 신호와 상기 제2 트랜지스터의 게이트에 입력되는 제2 제어 신호는 동일한 신호인, 신호 처리 회로의 구동 방법.6. The method of claim 5,
Wherein the first transistor and the second transistor have the same conductivity type,
Wherein the first control signal input to the gate of the first transistor and the second control signal input to the gate of the second transistor are the same signal.
상기 제1 트랜지스터와 상기 제2 트랜지스터가 동일한 도전형을 갖고,
상기 제1 트랜지스터의 게이트에 입력되는 제1 제어 신호와 상기 제2 트랜지스터의 게이트에 입력되는 제2 제어 신호는 동일한 신호인, 신호 처리 회로의 구동 방법.The method according to claim 6,
Wherein the first transistor and the second transistor have the same conductivity type,
Wherein the first control signal input to the gate of the first transistor and the second control signal input to the gate of the second transistor are the same signal.
입력 단자, 출력 단자, 제1 인버터, 제2 인버터, 제1 선택 트랜지스터, 제2 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터, 제1 용량 소자 및 제2 용량 소자를 포함하는 기억 소자
를 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 채널을 포함하는 산화물 반도체층을 포함하고,
상기 제1 인버터의 입력 단자는 상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 기억 소자의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 인버터의 출력 단자는 상기 제2 선택 트랜지스터를 통해 상기 기억 소자의 상기 출력 단자에 전기적으로 접속되고,
상기 제1 인버터의 상기 출력 단자는 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 전기적으로 접속되고,
상기 제2 인버터의 출력 단자는 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 용량 소자의 전극은 상기 제2 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 용량 소자의 전극은 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되는, 기억 장치.As a storage device,
A storage element including an input terminal, an output terminal, a first inverter, a second inverter, a first selection transistor, a second selection transistor, a first transistor, a second transistor,
Lt; / RTI >
Wherein each of the first transistor and the second transistor includes an oxide semiconductor layer including a channel,
The input terminal of the first inverter is electrically connected to the input terminal of the storage element through the first select transistor and the second transistor,
The output terminal of the first inverter is electrically connected to the output terminal of the storage element through the second selection transistor,
The output terminal of the first inverter is electrically connected to the input terminal of the second inverter through the first transistor,
An output terminal of the second inverter is electrically connected to the input terminal of the first inverter through the second transistor,
An electrode of the first capacitor is electrically connected to the input terminal of the second inverter,
And an electrode of the second capacitor is electrically connected to the input terminal of the first inverter.
상기 제1 인버터 및 상기 제2 인버터는 인버터 또는 클록된 인버터인, 기억 장치.10. The method of claim 9,
Wherein the first inverter and the second inverter are an inverter or a clocked inverter.
상기 산화물 반도체층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 기억 장치.10. The method of claim 9,
Wherein the oxide semiconductor layer comprises an In-Ga-Zn-O-based oxide semiconductor.
상기 산화물 반도체층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 기억 장치.11. The method of claim 10,
Wherein the oxide semiconductor layer comprises an In-Ga-Zn-O-based oxide semiconductor.
제1 인버터;
제2 인버터;
제1 선택 트랜지스터;
제2 선택 트랜지스터;
산화물 반도체층을 포함하는 제1 트랜지스터; 및
산화물 반도체층을 포함하는 제2 트랜지스터
를 포함하고,
상기 제1 인버터의 입력 단자는 상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 기억 소자의 입력 단자에 전기적으로 접속되고,
상기 제1 인버터의 출력 단자는 상기 제2 선택 트랜지스터를 통해 상기 기억 소자의 출력 단자에 전기적으로 접속되고,
상기 제1 인버터의 상기 출력 단자는 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 전기적으로 접속되고,
상기 제2 인버터의 출력 단자는 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되는, 반도체 장치.A semiconductor device including a memory element,
A first inverter;
A second inverter;
A first selection transistor;
A second selection transistor;
A first transistor including an oxide semiconductor layer; And
A second transistor including an oxide semiconductor layer
Lt; / RTI >
An input terminal of the first inverter is electrically connected to an input terminal of the storage element through the first select transistor and the second transistor,
The output terminal of the first inverter is electrically connected to the output terminal of the storage element through the second selection transistor,
The output terminal of the first inverter is electrically connected to the input terminal of the second inverter through the first transistor,
And an output terminal of the second inverter is electrically connected to the input terminal of the first inverter through the second transistor.
상기 산화물 반도체층은 적어도 인듐 또는 아연을 포함하는, 반도체 장치.14. The method of claim 13,
Wherein the oxide semiconductor layer comprises at least indium or zinc.
상기 제1 트랜지스터와 상기 제2 트랜지스터의 채널 폭에서 마이크로미터당 오프 전류는 1×10-21A/㎛ 이하인, 반도체 장치.14. The method of claim 13,
Wherein an off current per micrometer in a channel width of the first transistor and the second transistor is 1 x 10 < -21 > A / [mu] m or less.
제1 인버터;
제2 인버터;
제1 선택 트랜지스터;
제2 선택 트랜지스터;
산화물 반도체층을 포함하는 제1 트랜지스터;
산화물 반도체층을 포함하는 제2 트랜지스터;
제1 용량 소자; 및
제2 용량 소자
를 포함하고,
상기 제1 인버터의 입력 단자는 상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 기억 소자의 입력 단자에 전기적으로 접속되고,
상기 제1 인버터의 출력 단자는 상기 제2 선택 트랜지스터를 통해 상기 기억 소자의 출력 단자에 전기적으로 접속되고,
상기 제1 인버터의 상기 출력 단자는 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 전기적으로 접속되고,
상기 제2 인버터의 출력 단자는 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 용량 소자의 전극은 상기 제2 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 용량 소자의 전극은 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되는, 반도체 장치.A semiconductor device including a memory element,
A first inverter;
A second inverter;
A first selection transistor;
A second selection transistor;
A first transistor including an oxide semiconductor layer;
A second transistor including an oxide semiconductor layer;
A first capacitor; And
The second capacitive element
Lt; / RTI >
An input terminal of the first inverter is electrically connected to an input terminal of the storage element through the first select transistor and the second transistor,
The output terminal of the first inverter is electrically connected to the output terminal of the storage element through the second selection transistor,
The output terminal of the first inverter is electrically connected to the input terminal of the second inverter through the first transistor,
An output terminal of the second inverter is electrically connected to the input terminal of the first inverter through the second transistor,
An electrode of the first capacitor is electrically connected to the input terminal of the second inverter,
And an electrode of the second capacitor is electrically connected to the input terminal of the first inverter.
상기 산화물 반도체층은 적어도 인듐 또는 아연을 포함하는, 반도체 장치.17. The method of claim 16,
Wherein the oxide semiconductor layer comprises at least indium or zinc.
상기 제1 트랜지스터와 상기 제2 트랜지스터의 채널 폭에서 마이크로미터당 오프 전류는 1×10-21A/㎛ 이하인, 반도체 장치.17. The method of claim 16,
Wherein an off current per micrometer in a channel width of the first transistor and the second transistor is 1 x 10 < -21 > A / [mu] m or less.
상기 기억 소자는 제1 인버터, 제2 인버터, 제1 선택 트랜지스터, 제2 선택 트랜지스터, 산화물 반도체층을 포함하는 제1 트랜지스터 및 산화물 반도체층을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 인버터의 입력 단자는 상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 기억 소자의 입력 단자에 전기적으로 접속되고, 상기 제1 인버터의 출력 단자는 상기 제2 선택 트랜지스터를 통해 상기 기억 소자의 출력 단자에 전기적으로 접속되고, 상기 제1 인버터의 상기 출력 단자는 상기 제1 트랜지스터를 통해 상기 제2 인버터의 입력 단자에 전기적으로 접속되고, 상기 제2 인버터의 출력 단자는 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 전기적으로 접속되고,
상기 제1 선택 트랜지스터와 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 데이터의 전위를 공급하는 단계;
상기 제1 인버터의 상기 출력 단자의 전위를 상기 제2 선택 트랜지스터를 통해 출력 신호로서 출력하는 단계;
상기 제1 인버터의 상기 출력 단자의 상기 전위를 상기 제1 트랜지스터를 통해 상기 제2 인버터의 상기 입력 단자에 공급하는 단계;
상기 제2 인버터의 출력 단자의 전위를 상기 제2 트랜지스터를 통해 상기 제1 인버터의 상기 입력 단자에 공급하는 단계; 및
상기 제1 인버터 및 상기 제2 인버터에 대한 전원 전압의 공급을 정지하기 전에 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 오프 상태로 하는 단계
를 포함하는, 기억 소자를 포함하는 반도체 장치의 구동 방법.A method of driving a semiconductor device including a memory element,
Wherein the storage element includes a first inverter, a second inverter, a first selection transistor, a second selection transistor, a first transistor including an oxide semiconductor layer, and a second transistor including an oxide semiconductor layer, Wherein an input terminal is electrically connected to an input terminal of the storage element through the first selection transistor and the second transistor and an output terminal of the first inverter is electrically connected to the output terminal of the storage element through the second selection transistor The output terminal of the first inverter is electrically connected to the input terminal of the second inverter via the first transistor and the output terminal of the second inverter is connected to the output terminal of the first inverter through the second transistor, And an output terminal connected to the input terminal,
Supplying a potential of data to the input terminal of the first inverter through the first select transistor and the second transistor;
Outputting the potential of the output terminal of the first inverter as an output signal through the second selection transistor;
Supplying the potential of the output terminal of the first inverter to the input terminal of the second inverter through the first transistor;
Supplying the potential of the output terminal of the second inverter to the input terminal of the first inverter through the second transistor; And
Turning off the first transistor and the second transistor before stopping supply of the power source voltage to the first inverter and the second inverter
And a driving circuit for driving the semiconductor device.
상기 산화물 반도체층은 적어도 인듐 또는 아연을 포함하는, 기억 소자를 포함하는 반도체 장치의 구동 방법.20. The method of claim 19,
Wherein the oxide semiconductor layer comprises at least indium or zinc.
상기 제1 트랜지스터와 상기 제2 트랜지스터의 채널 폭에서 마이크로미터당 오프 전류는 1×10-21A/㎛ 이하인, 기억 소자를 포함하는 반도체 장치의 구동 방법.20. The method of claim 19,
Wherein an off current per micrometer in a channel width of the first transistor and the second transistor is 1 x 10 < -21 > A / [mu] m or less.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2010-189214 | 2010-08-26 | ||
| JP2010189214 | 2010-08-26 | ||
| JP2011113178 | 2011-05-20 | ||
| JPJP-P-2011-113178 | 2011-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120041112A KR20120041112A (en) | 2012-04-30 |
| KR101780824B1 true KR101780824B1 (en) | 2017-10-10 |
Family
ID=44651189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110085240A KR101780824B1 (en) | 2010-08-26 | 2011-08-25 | Signal processing circuit and method for driving the same |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8787073B2 (en) |
| EP (1) | EP2426669B1 (en) |
| JP (3) | JP2013009285A (en) |
| KR (1) | KR101780824B1 (en) |
| TW (1) | TWI534808B (en) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102094131B1 (en) * | 2010-02-05 | 2020-03-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Method for driving semiconductor device |
| JP2013009285A (en) * | 2010-08-26 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Signal processing circuit and method of driving the same |
| TWI621121B (en) | 2011-01-05 | 2018-04-11 | 半導體能源研究所股份有限公司 | Storage element, storage device, and signal processing circuit |
| JP5839474B2 (en) | 2011-03-24 | 2016-01-06 | 株式会社半導体エネルギー研究所 | Signal processing circuit |
| US8854867B2 (en) | 2011-04-13 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and driving method of the memory device |
| JP5890234B2 (en) * | 2011-04-15 | 2016-03-22 | 株式会社半導体エネルギー研究所 | Semiconductor device and driving method thereof |
| KR102081792B1 (en) | 2011-05-19 | 2020-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Arithmetic circuit and method of driving the same |
| JP5951351B2 (en) * | 2011-05-20 | 2016-07-13 | 株式会社半導体エネルギー研究所 | Adder and full adder |
| US8736315B2 (en) | 2011-09-30 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8772094B2 (en) | 2011-11-25 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8951899B2 (en) | 2011-11-25 | 2015-02-10 | Semiconductor Energy Laboratory | Method for manufacturing semiconductor device |
| US20130137232A1 (en) | 2011-11-30 | 2013-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming oxide semiconductor film and method for manufacturing semiconductor device |
| JP6099372B2 (en) | 2011-12-05 | 2017-03-22 | 株式会社半導体エネルギー研究所 | Semiconductor device and electronic equipment |
| US8995218B2 (en) * | 2012-03-07 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6004697B2 (en) * | 2012-03-27 | 2016-10-12 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9048323B2 (en) | 2012-04-30 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8873308B2 (en) | 2012-06-29 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
| JP6220597B2 (en) * | 2012-08-10 | 2017-10-25 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| TWI614813B (en) | 2013-01-21 | 2018-02-11 | 半導體能源研究所股份有限公司 | Method for manufacturing semiconductor device |
| JP2014195241A (en) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2014195243A (en) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP6298662B2 (en) * | 2013-03-14 | 2018-03-20 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6329843B2 (en) | 2013-08-19 | 2018-05-23 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6591739B2 (en) * | 2013-10-16 | 2019-10-16 | 株式会社半導体エネルギー研究所 | Driving method of arithmetic processing unit |
| WO2015097596A1 (en) * | 2013-12-26 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9300292B2 (en) | 2014-01-10 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Circuit including transistor |
| JP6495698B2 (en) | 2014-03-20 | 2019-04-03 | 株式会社半導体エネルギー研究所 | Semiconductor device, electronic component, and electronic device |
| US9443564B2 (en) | 2015-01-26 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
| JP6744108B2 (en) * | 2015-03-02 | 2020-08-19 | 株式会社半導体エネルギー研究所 | Transistor, method for manufacturing transistor, semiconductor device, and electronic device |
| TWI583115B (en) * | 2016-03-29 | 2017-05-11 | Signal processing system and method | |
| CN107958656B (en) * | 2018-01-08 | 2019-07-02 | 武汉华星光电技术有限公司 | GOA circuit |
| KR102115195B1 (en) * | 2018-10-24 | 2020-06-05 | 국방과학연구소 | Sonar system comprising inverter |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0530928A2 (en) | 1987-07-02 | 1993-03-10 | Ramtron International Corporation | Ferroelectric shadow RAM |
| US6385120B1 (en) | 2000-12-22 | 2002-05-07 | Texas Instruments Incorporated | Power-off state storage apparatus and method |
| US6934178B2 (en) | 2002-08-27 | 2005-08-23 | Fujitsu Limited | Nonvolatile data storage circuit using ferroelectric capacitors |
| US20070223275A1 (en) | 2002-02-28 | 2007-09-27 | Tsutomu Nakajima | Nonvolatile semiconductor storage device |
| US20100200851A1 (en) | 2009-02-06 | 2010-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
Family Cites Families (133)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (en) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | Thin film transistor |
| JPH0244256B2 (en) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN2O5DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPH0244260B2 (en) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN5O8DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPH0244258B2 (en) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN3O6DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPS63210023A (en) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | Compound having laminar structure of hexagonal crystal system expressed by ingazn4o7 and its production |
| JPH0244262B2 (en) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN6O9DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPH0244263B2 (en) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN7O10DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JP2970858B2 (en) * | 1990-11-01 | 1999-11-02 | 株式会社日立製作所 | Method for manufacturing semiconductor integrated circuit device |
| JPH05110392A (en) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | Integrated circuit provided with state latch circuit |
| JPH05251705A (en) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | Thin-film transistor |
| JPH078836A (en) | 1993-06-21 | 1995-01-13 | Daikin Ind Ltd | Dust collecting electrode plate for electric precipitation element |
| JP3479375B2 (en) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | Metal oxide semiconductor device in which a pn junction is formed with a thin film transistor made of a metal oxide semiconductor such as cuprous oxide, and methods for manufacturing the same |
| JPH11505377A (en) | 1995-08-03 | 1999-05-18 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Semiconductor device |
| JP3625598B2 (en) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | Manufacturing method of liquid crystal display device |
| JPH1078836A (en) | 1996-09-05 | 1998-03-24 | Hitachi Ltd | Data processor |
| US6271542B1 (en) | 1997-12-08 | 2001-08-07 | International Business Machines Corporation | Merged logic and memory combining thin film and bulk Si transistors |
| JP4170454B2 (en) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | Article having transparent conductive oxide thin film and method for producing the same |
| JP2000150861A (en) | 1998-11-16 | 2000-05-30 | Tdk Corp | Oxide thin film |
| JP3276930B2 (en) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | Transistor and semiconductor device |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP2002057220A (en) * | 2000-08-11 | 2002-02-22 | Seiko Epson Corp | Semiconductor device and manufacturing method therefor |
| JP4089858B2 (en) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | Semiconductor device |
| KR20020038482A (en) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | Thin film transistor array, method for producing the same, and display panel using the same |
| JP2002207460A (en) | 2001-01-10 | 2002-07-26 | Toshiba Corp | Display device |
| JP3997731B2 (en) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | Method for forming a crystalline semiconductor thin film on a substrate |
| JP2002289859A (en) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | Thin-film transistor |
| JP4090716B2 (en) * | 2001-09-10 | 2008-05-28 | 雅司 川崎 | Thin film transistor and matrix display device |
| JP3925839B2 (en) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | Semiconductor memory device and test method thereof |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (en) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | Transparent thin film field effect transistor using homologous thin film as active layer |
| EP1447909B1 (en) * | 2001-11-19 | 2009-07-08 | Rohm Co., Ltd. | Data holding apparatus and data read out method |
| JP4091301B2 (en) | 2001-12-28 | 2008-05-28 | 富士通株式会社 | Semiconductor integrated circuit and semiconductor memory |
| JP4083486B2 (en) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | Method for producing LnCuO (S, Se, Te) single crystal thin film |
| CN1445821A (en) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | Forming method of ZnO film and ZnO semiconductor layer, semiconductor element and manufacturing method thereof |
| JP3933591B2 (en) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | Organic electroluminescent device |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (en) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | Manufacturing method of semiconductor device and its manufacturing method |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| JP3560596B2 (en) | 2002-08-22 | 2004-09-02 | 沖電気工業株式会社 | Arithmetic unit and data reading method |
| US6940753B2 (en) | 2002-09-24 | 2005-09-06 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with space-efficient data registers |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| US6788567B2 (en) | 2002-12-02 | 2004-09-07 | Rohm Co., Ltd. | Data holding device and data holding method |
| JP4166105B2 (en) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | Semiconductor device and manufacturing method thereof |
| JP2004273732A (en) | 2003-03-07 | 2004-09-30 | Sharp Corp | Active matrix substrate and its producing process |
| JP4524735B2 (en) | 2003-06-20 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | Semiconductor memory device |
| JP4108633B2 (en) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| WO2005088726A1 (en) | 2004-03-12 | 2005-09-22 | Japan Science And Technology Agency | Amorphous oxide and thin film transistor |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (en) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | Thin-film transistor and its manufacturing method |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7374984B2 (en) | 2004-10-29 | 2008-05-20 | Randy Hoffman | Method of forming a thin film component |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| CN101057338B (en) | 2004-11-10 | 2011-03-16 | 佳能株式会社 | Field effect transistor employing an amorphous oxide |
| CN101057333B (en) | 2004-11-10 | 2011-11-16 | 佳能株式会社 | Light emitting device |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| KR100998527B1 (en) | 2004-11-10 | 2010-12-07 | 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 | Amorphous oxide and field effect transistor |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US20080031037A1 (en) | 2004-12-16 | 2008-02-07 | Koichi Takeda | Semiconductor Memory Device |
| US7248090B2 (en) * | 2005-01-10 | 2007-07-24 | Qualcomm, Incorporated | Multi-threshold MOS circuits |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI505473B (en) | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| JP4466853B2 (en) * | 2005-03-15 | 2010-05-26 | セイコーエプソン株式会社 | Organic ferroelectric memory and manufacturing method thereof |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (en) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | Thin film transistor |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100702310B1 (en) | 2005-07-21 | 2007-03-30 | 주식회사 하이닉스반도체 | Non-volatile latch circuit and system on chip with the same |
| KR100711890B1 (en) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | Organic Light Emitting Display and Fabrication Method for the same |
| JP2007059128A (en) | 2005-08-23 | 2007-03-08 | Canon Inc | Organic electroluminescent display device and manufacturing method thereof |
| JP4850457B2 (en) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | Thin film transistor and thin film diode |
| JP5116225B2 (en) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | Manufacturing method of oxide semiconductor device |
| JP4280736B2 (en) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | Semiconductor element |
| JP2007073705A (en) | 2005-09-06 | 2007-03-22 | Canon Inc | Oxide-semiconductor channel film transistor and its method of manufacturing same |
| JP4560502B2 (en) | 2005-09-06 | 2010-10-13 | キヤノン株式会社 | Field effect transistor |
| EP1770788A3 (en) | 2005-09-29 | 2011-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP5064747B2 (en) * | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | Semiconductor device, electrophoretic display device, display module, electronic device, and method for manufacturing semiconductor device |
| JP5037808B2 (en) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | Field effect transistor using amorphous oxide, and display device using the transistor |
| KR101103374B1 (en) | 2005-11-15 | 2012-01-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor Device |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (en) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnO film and method of manufacturing TFT using the same |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (en) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | Zno thin film transistor |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (en) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | Oxide semiconductor film dry etching method |
| JP4609797B2 (en) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | Thin film device and manufacturing method thereof |
| JP4999400B2 (en) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | Oxide semiconductor film dry etching method |
| JP4332545B2 (en) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | Field effect transistor and manufacturing method thereof |
| JP5164357B2 (en) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| JP4274219B2 (en) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | Electronic devices, organic electroluminescence devices, organic thin film semiconductor devices |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (en) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | Color el display, and its manufacturing method |
| KR100833250B1 (en) * | 2006-12-08 | 2008-05-28 | (주)실리콘화일 | Manufacturing method of integrated circuit having multilayer structure and the integreted circuit |
| KR101303578B1 (en) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | Etching method of thin film |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (en) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | Thin film transistor and organic light-emitting dislplay device having the thin film transistor |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (en) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | Thin film transistor substrate and manufacturing method thereof |
| KR20080094300A (en) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | Thin film transistor and method of manufacturing the same and flat panel display comprising the same |
| KR101334181B1 (en) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same |
| WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| KR101345376B1 (en) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | Fabrication method of ZnO family Thin film transistor |
| US20090002044A1 (en) | 2007-06-29 | 2009-01-01 | Seiko Epson Corporation | Master-slave type flip-flop circuit |
| WO2009037831A1 (en) * | 2007-09-19 | 2009-03-26 | Sanyo Electric Co., Ltd. | Flip-flop circuit |
| JP5182291B2 (en) | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | Semiconductor device |
| JP5366517B2 (en) * | 2007-12-03 | 2013-12-11 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP5430846B2 (en) | 2007-12-03 | 2014-03-05 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP5215158B2 (en) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | Inorganic crystalline alignment film, method for manufacturing the same, and semiconductor device |
| JP2009206508A (en) | 2008-01-31 | 2009-09-10 | Canon Inc | Thin film transistor and display |
| JP4623179B2 (en) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | Thin film transistor and manufacturing method thereof |
| JP5451280B2 (en) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | Wurtzite crystal growth substrate, manufacturing method thereof, and semiconductor device |
| MY164205A (en) | 2009-10-29 | 2017-11-30 | Semiconductor Energy Lab | Semiconductor device |
| EP2502272B1 (en) | 2009-11-20 | 2015-04-15 | Semiconductor Energy Laboratory Co. Ltd. | Nonvolatile latch circuit and logic circuit, and semiconductor device using the same |
| CN102668377B (en) | 2009-12-18 | 2015-04-08 | 株式会社半导体能源研究所 | Non-volatile latch circuit and logic circuit, and semiconductor device using the same |
| CN102804603B (en) | 2010-01-20 | 2015-07-15 | 株式会社半导体能源研究所 | Signal processing circuit and method for driving the same |
| JP2013009285A (en) * | 2010-08-26 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Signal processing circuit and method of driving the same |
| TWI543158B (en) | 2010-10-25 | 2016-07-21 | 半導體能源研究所股份有限公司 | Semiconductor memory device and driving method thereof |
-
2011
- 2011-08-22 JP JP2011180388A patent/JP2013009285A/en not_active Withdrawn
- 2011-08-23 US US13/215,302 patent/US8787073B2/en not_active Expired - Fee Related
- 2011-08-23 TW TW100130102A patent/TWI534808B/en not_active IP Right Cessation
- 2011-08-25 KR KR1020110085240A patent/KR101780824B1/en active IP Right Grant
- 2011-08-26 EP EP11179033.3A patent/EP2426669B1/en active Active
-
2014
- 2014-07-16 US US14/332,630 patent/US9424921B2/en active Active
-
2015
- 2015-04-16 JP JP2015084169A patent/JP5963905B2/en not_active Expired - Fee Related
-
2016
- 2016-06-28 JP JP2016127447A patent/JP6178466B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0530928A2 (en) | 1987-07-02 | 1993-03-10 | Ramtron International Corporation | Ferroelectric shadow RAM |
| US6385120B1 (en) | 2000-12-22 | 2002-05-07 | Texas Instruments Incorporated | Power-off state storage apparatus and method |
| US20070223275A1 (en) | 2002-02-28 | 2007-09-27 | Tsutomu Nakajima | Nonvolatile semiconductor storage device |
| US6934178B2 (en) | 2002-08-27 | 2005-08-23 | Fujitsu Limited | Nonvolatile data storage circuit using ferroelectric capacitors |
| US20100200851A1 (en) | 2009-02-06 | 2010-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140328111A1 (en) | 2014-11-06 |
| JP2016201554A (en) | 2016-12-01 |
| KR20120041112A (en) | 2012-04-30 |
| JP2015167371A (en) | 2015-09-24 |
| TW201232545A (en) | 2012-08-01 |
| TWI534808B (en) | 2016-05-21 |
| JP2013009285A (en) | 2013-01-10 |
| EP2426669A1 (en) | 2012-03-07 |
| US9424921B2 (en) | 2016-08-23 |
| JP5963905B2 (en) | 2016-08-03 |
| EP2426669B1 (en) | 2014-11-26 |
| JP6178466B2 (en) | 2017-08-09 |
| US8787073B2 (en) | 2014-07-22 |
| US20120051117A1 (en) | 2012-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101780824B1 (en) | Signal processing circuit and method for driving the same | |
| KR102246116B1 (en) | Memory device and semiconductor device | |
| JP6661697B2 (en) | Semiconductor device | |
| JP6203300B2 (en) | Semiconductor device | |
| KR101637664B1 (en) | Storage element, storage device, signal processing circuit and semiconductor device | |
| KR101791267B1 (en) | Semiconductor device | |
| JP5696009B2 (en) | Semiconductor device | |
| US8537600B2 (en) | Low off-state leakage current semiconductor memory device | |
| US8675394B2 (en) | Semiconductor memory device with oxide semiconductor transistor | |
| US8654566B2 (en) | Semiconductor device and driving method thereof | |
| US20120063203A1 (en) | Driving method of semiconductor device | |
| US20120033486A1 (en) | Semiconductor device and method for driving semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right |