KR101780147B1 - Semiconductor device for multi votlage and method for manufacturing the same - Google Patents

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Abstract

The present invention relates to a multi voltage semiconductor device and a manufacturing method thereof, which integrate high voltage, middle voltage and low voltage transistors on a substrate. A hot carrier injection (HCI) property can be improved by using a proper etching process after forming a gate electrode, adjusting the thickness of an insulating film remaining on the substrate, and helping to form a low doped drain (LDD) area thereafter.

Description

다중 전압 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE FOR MULTI VOTLAGE AND METHOD FOR MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a multi-voltage semiconductor device,

본 발명은 다중 전압 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고전압(high voltage), 중전압(middle voltage) 및 저전압(low voltage) 트랜지스터를 1개의 기판 상에 집적한 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a multi-voltage semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device in which high voltage, middle voltage and low voltage transistors are integrated on a single substrate, .

반도체는 사용전압에 따라 20V 이상의 고전압 트랜지스터, 5V 이상의 중전압 트랜지스터 및 5V 미만의 저전압 트랜지스터로 구분할 수 있다. 각 전압에 따른 트랜지스터는 전압에 따른 내압성능을 갖출 수 있도록 다른 구조를 채택할 수 있는데, 대표적으로 게이트 절연막의 두께를 달리하는 구조를 들 수 있다.Semiconductors can be classified into high-voltage transistors over 20V, middle-voltage transistors over 5V, and low-voltage transistors below 5V depending on the operating voltage. The transistor according to each voltage may adopt another structure to have a withstand voltage depending on the voltage. Typically, the structure having a different thickness of the gate insulating film may be used.

반도체는 집적화를 통해 비용절감 및 성능향상을 도모할 수 있다. 따라서, 반도체 산업에서는 상기 고전압, 중전압 및 저전압 트랜지스터를 1개의 칩에 집적하는 것이 요구된다. 이런 요구에 부응하기 위한 기술로서 사용전압이 다른 트랜지스터들을 1개의 칩 상에 집적한 다중 전압 반도체 소자(multi voltage semiconductor device)가 소개되어 있다.Semiconductors can help reduce costs and improve performance through integration. Therefore, in the semiconductor industry, it is required to integrate the high voltage, medium voltage and low voltage transistors in one chip. As a technique to meet such a demand, a multi-voltage semiconductor device in which transistors having different operating voltages are integrated on one chip has been introduced.

종래 다중 전압 반도체 소자의 제조 방법에 의하면, 게이트 절연막의 두께가 각 트랜지스터의 사용전압에 따라 다르기 때문에 개별적인 공정으로 게이트 절연막을 형성해야 한다. 그러나 이와 같은 제조 방법은 공정이 늘어나기 때문에 제조 비용도 함께 증가한다.According to the conventional method of manufacturing a multi-voltage semiconductor device, since the thickness of the gate insulating film differs according to the voltage used for each transistor, a gate insulating film must be formed in an individual step. However, such a manufacturing method increases the manufacturing cost because the process is increased.

트랜지스터는 특성 향상을 위하여 게이트 하부에 LDD(Low Doped Drain) 영역을 형성한다. LDD 영역은 트랜지스터의 HCI 개선, VT 조절 등의 다양한 역할을 한다. 두꺼운 게이트 절연막이 기판에 남아 있을 경우, LDD 이온 주입 시 기판에 이온을 주입하기 어려운 문제점이 있다.The transistor forms LDD (Low Doped Drain) region under the gate to improve the characteristics. The LDD region plays various roles such as HCI improvement of the transistor and VT control. When a thick gate insulating film remains on the substrate, it is difficult to inject ions into the substrate during LDD ion implantation.

상기 문제점을 해결하기 위해, 기판에 남아 있는 두꺼운 게이트 절연막을 모두 제거 할 수 있다. 그러나 이 경우, 손상을 주게 되어, 쇼트 채널(Short channel)이 형성되거나, 트랜지스터의 문턱전압(Vth)의 산포가 커지는 문제점이 발생할 수 있다.In order to solve the above problem, it is possible to remove all of the thick gate insulating film remaining on the substrate. However, in this case, damage may be caused, short channels may be formed, or scattering of the threshold voltage (Vth) of the transistor may be increased.

대한민국등록특허공보 특1996-0001337(1996. 01. 26.), 고집적 반도체소자의 제조방법Korean Patent Publication No. 1996-0001337 (1996.01.26), a method of manufacturing a highly integrated semiconductor device

본 발명의 목적은 게이트 절연막 및 게이트 전극 형성 이후에 LDD 영역이 일정한 영역에 잘 형성되도록 다중 전압 반도체 소자 및 그 제조 방법을 제공하는 것이다.An object of the present invention is to provide a multi-voltage semiconductor device and a method of manufacturing the same, such that the LDD region is well formed in a predetermined region after the gate insulating film and the gate electrode are formed.

상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 다중 전압 반도체 소자의 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계와, 상기 제1 및 제2 영역 각각에 제1 및 제2 게이트 절연막을 형성하는 단계와, 상기 제1 및 제2 게이트 절연막에 도전막을 형성하는 단계와, 상기 도전막을 패터닝 및 식각하여, 상기 제1 및 제2 게이트 절연막 상부 각각에 제1 및 제2 게이트 전극을 형성하면서, 상기 기판 상에 제1 및 제2 게이트 절연막이 남는 단계와, 상기 기판 상에 남아 있는 제1 및 제2 게이트 절연막을 동시에 습식 식각하여, 제1 및 제2 잔존 절연막을 형성하는 단계와, 상기 제1 및 제2 게이트 전극의 측면을 산화하는 단계와, 상기 기판에 이온 주입 공정을 이용하여 LDD 영역을 상기 제1 및 제2 영역에 동시에 형성하는 단계와, 상기 제1 잔존 절연막 상에 제1 스페이서를 형성하는 단계와, 상기 제1 및 제2 잔존 절연막 상에 제1 및 제2 스페이서를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a multi-voltage semiconductor device, the method comprising: providing a substrate including a first region and a second region; And forming a second gate insulating film on the first and second gate insulating films; forming a conductive film on the first and second gate insulating films; patterning and etching the conductive film to form first and second gate insulating films on the first and second gate insulating films, The first and second gate insulating films remaining on the substrate while the two gate electrodes are formed and the first and second gate insulating films remaining on the substrate are simultaneously wet etched to form the first and second remaining insulating films Oxidizing the sides of the first and second gate electrodes; simultaneously forming an LDD region in the first and second regions using an ion implantation process on the substrate; glass Forming a first spacer on the first insulating film, forming a first spacer on the second insulating film, and forming first and second spacers on the first and second remaining insulating films.

또한, 상기 기판을 제공하는 단계는, 상기 기판에 제1 및 제2 딥웰 영역을 형성하는 단계와, 상기 제1 및 제2 딥웰 영역을 분리하는 격리 영역을 형성하는 단계와, 상기 제1 딥웰 영역에 바디 영역 및 드리프트 영역을 형성하는 단계를 포함다.The step of providing the substrate may further include forming first and second deep well regions on the substrate, forming an isolation region to separate the first and second deepwell regions, And forming a body region and a drift region in the body region.

또한, 상기 제1 및 제2 스페이서를 형성하는 단계 후, 상기 제1 및 제2 잔존 절연막을 제거하고, 상기 기판에 소스 영역 및 드레인 영역을 형성한다.Further, after the step of forming the first and second spacers, the first and second remaining insulating films are removed, and a source region and a drain region are formed in the substrate.

또한, 상기 제1 게이트 절연막은 30 내지 120 nm 두께를 갖는 CVD 산화막을 포함고, 상기 제1 잔존 절연막의 두께는 상기 제1 게이트 절연막의 두께의 10 - 50 %이다.The first gate insulating film may include a CVD oxide film having a thickness of 30 to 120 nm, and the thickness of the first remaining insulating film may be 10-50% of the thickness of the first gate insulating film.

또한, 상기 LDD 영역을 형성하기 위해 상기 제1 및 제2 게이트 전극을 마스크로 이용하여 이온 주입 할 수 있다.In addition, the first and second gate electrodes may be used as a mask to form the LDD region.

또한, 상기 습식 식각은 희석시킨 불화수소 용액를 포함할 수 있다.Further, the wet etching may include a diluted hydrogen fluoride solution.

본 발명의 실시예에 따른 다중 전압 반도체 소자는, 기판에 형성된 제1 영역 및 제2 영역과, 상기 제1영역은, 상기 기판에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 측면에 형성된 제1 스페이서와, 상기 제1 스페이서 아래에 형성된 제1 잔존 절연막과, 상기 제1 잔존 절연막 아래에 형성된 제1 LDD 영역;을 포함하고, 상기 제2영역은, 상기 기판에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 상기 제2 게이트 전극 측면에 형성된 제2 스페이서와, 상기 제2 스페이서 아래에 형성된 제2 잔존 절연막과, 상기 제2 잔존 절연막 아래에 형성된 제2 LDD 영역;을 포함하고, 상기 제1 잔존 절연막의 두께는 상기 제1 게이트 절연막의 두께와 서로 다르며, 상기 제2 잔존 절연막의 두께는 상기 제2 게이트 절연막의 두께와 서로 다르다.A multi-voltage semiconductor device according to an embodiment of the present invention includes: a first region and a second region formed on a substrate; and the first region includes a first gate insulating film formed on the substrate and a second region formed on the first gate insulating film A first spacer formed below the first spacer, and a first LDD region formed under the first remaining insulating film, wherein the first spacer is formed on the side of the first gate electrode, 2 region includes a second gate insulating film formed on the substrate, a second gate electrode formed on the second gate insulating film, a second spacer formed on a side surface of the second gate electrode, and a second spacer formed on the second gate electrode side, And a second LDD region formed under the second remaining insulating film, wherein the thickness of the first remaining insulating film is different from the thickness of the first gate insulating film, The thickness of the insulating film is different from the thickness of the second gate insulating film.

또한, 상기 제1 영역은, 상기 기판에 형성된 제1 딥웰 영역과, 상기 제1 딥웰 영역에 형성된 바디 영역과, 상기 바디 영역과 떨어져 형성된 드리프트 영역과, 상기 바디 영역 안에 형성된 소스 영역과, 상기 드리프트 영역 안에 형성된 드레인 영역;을 더 포함하고, 상기 제2영역은, 상기 기판에 형성된 제2 딥웰 영역;을 더 포함할 수 있다.The first region may include a first deep region formed in the substrate, a body region formed in the first deep region, a drift region formed apart from the body region, a source region formed in the body region, And a drain region formed in the first region, and the second region includes a second deepwell region formed in the substrate.

또한, 상기 제1 영역과 상기 제2 영역을 분리하는 분리 영역;을 더 포함하고, 상기 분리 영역은, 접합 분리 영역; 및 상기 접합 분리 영역에 형성된 웰 영역;을 포함하는 것을 특징으로 하는 다중 전압 반도체 소자. The semiconductor device of claim 1, further comprising: a separation region that separates the first region and the second region; And a well region formed in the junction isolation region.

본 발명의 실시예에 따른 다중 전압 반도체 소자는, 기판에 형성된 제1 영역 및 제2 영역과, 상기 제1 및 제2 영역을 분리하는 분리영역과, 상기 제1 영역에 형성된 제1 게이트 절연막 및 제1 잔존 절연막과, 상기 제2 영역에 형성된 제2 게이트 절연막 및 제2 잔존 절연막과 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 상기 제1잔존 절연막 상에 형성되고, 상기 제1 게이트 전극 측면에 형성된 제1 스페이서와, 상기 제2잔존 절연막 상에 형성되고, 상기 제2 게이트 전극 측면에 형성된 제2 스페이서와, 상기 제1 영역에 형성된 소스 영역 및 드레인 영역;을 포함하고, 상기 분리 영역은 깊은 트렌치 구조를 갖는 절연막 구조이고, 상기 깊은 트렌치 구조와 접하여 형성되는 2개의 LOCOS 절연막 또는 얕은 트렌치 구조;를 더 포함한다.A multi-voltage semiconductor device according to an embodiment of the present invention includes a first region and a second region formed on a substrate, a separation region separating the first and second regions, a first gate insulation film formed in the first region, A second gate insulating film formed on the second region; a first gate electrode formed on the second gate insulating film; a second gate electrode formed on the second gate insulating film; A first spacer formed on the first remaining insulating film and formed on a side surface of the first gate electrode; a second spacer formed on the second remaining insulating film and formed on a side surface of the second gate electrode; Wherein the isolation region is an insulating film structure having a deep trench structure, and the two LOCOS insulating films are formed in contact with the deep trench structure or the source region and the drain region, And a shallow trench structure.

또한, 상기 제2 게이트 절연막은 제1 게이트 절연막보다 얇게 형성되고, 상기 제2 잔존 절연막은 상기 제1 잔존 절연막보다 얇게 형성된다.The second gate insulating film is formed to be thinner than the first gate insulating film, and the second remaining insulating film is formed to be thinner than the first remaining insulating film.


또한, 상기 제1 잔존 절연막의 두께는 상기 제1 게이트 절연막의 두께의 10 - 50 %이다.

또한, 상기 제1 영역은 상기 제2 영역보다 전압 영역이 높다.

또한, 상기 제1 영역에 형성된 제1 딥웰 영역과, 상기 제2 영역에 형성된 제2 딥웰 영역과, 상기 제1 잔존 절연막 아래에 일부가 형성된 제1 LDD 영역과, 상기 제2 잔존 절연막 아래에 일부가 형성된 제2 LDD 영역;을 더 포함하고, 상기 깊은 트렌치 구조의 깊이는 상기 제1 딥웰 영역의 깊이보다 깊다.
The thickness of the first remaining insulating film is 10-50% of the thickness of the first gate insulating film.

The first region has a higher voltage region than the second region.

A first LDD region formed under the first remaining insulating film; and a second LDD region formed under the second remaining insulating film, wherein the first LDD region is formed under the first remaining insulating film, And a depth of the deep trench structure is deeper than a depth of the first deepwell region.

본 발명의 실시예에 따른 다중 전압 반도체 소자의 제조 방법은 게이트 전극 형성 후 기판에 남아 있는 게이트 절연막을 적절하게 제거하여, LDD 영역이 기판에 잘 형성되도록 도와 주며, 쇼트 채널(Short channel)이 형성되거나, 트랜지스터의 문턱전압(Vth)의 산포가 커지는 문제점을 줄일 수 있다.In the method of manufacturing a multi-voltage semiconductor device according to an embodiment of the present invention, after forming the gate electrode, the gate insulating film remaining on the substrate is appropriately removed to help the LDD region to be well formed on the substrate, and a short channel is formed Or the problem that the dispersion of the threshold voltage Vth of the transistor becomes large can be reduced.

도 1a 및 1b는 본 발명의 실시예에 의한 다중 전압 반도체 소자를 나타내는 도면이다.
도 2a는 본 발명의 실시예에 의한 고전압 반도체 소자의 단면을 나타내는 도면이다.
도 2b는 본 발명의 실시예에 의한 중전압 또는 저전압 반도체 소자의 단면을 나타내는 도면이다.
도 3은 본 발명에 의한 전압영역 및 딥웰 형성단계를 나타내는 도면이다.
도 4는 본 발명에 의한 복수의 소자 분리막 및 게이트 절연막을 형성하는 단계를 나타내는 도면이다.
도 5는 본 발명에 의한 기판에 두꺼운 게이트 절연막을 성장 시킨 후 일부 영역을 식각하는 단계를 나타내는 도면이다.
도 6은 본 발명에 의한 기판에 얇은 게이트 절연막을 형성하는 단계를 나타내는 도면이다.
도 7은 본 발명에 의한 제1 및 제2 게이트 전극을 형성하는 단계를 나타내는 도면이다.
도 8은 본 발명에 의한 전세정 공정 및 추가 식각 공정을 나타내는 도면이다.
도 9a 및 9b는 본 발명에 의한 전세정 및 추가 식각 공정 후 각각 고전압 트랜지스터 및 저전압 트랜지스터의 SEM(Scanning Electron Microscope) 사진을 나타내는 도면이다.
도 10a 및 10b는 본 발명에 의한 측면 산화막 형성 후 각각 고전압 트래지스터 및 저전압 트랜지스터의 TEM 단면 사진을 나타내는 도면이다.
도 11은 본 발명에 의한 제1 및 제2 도전형의 저농도 LDD 영역을 형성하는 단계를 나타내는 도면이다.
도 12는 본 발명에 의한 스페이서 형성 후, 고농도 소스 및 드레인 영역 및 바디 컨택 영역을 형성하는 단계를 나타내는 도면이다.
도 13은 본 발명에 의한 스페이서 형성 후 각각 고전압 트랜지스터 및 저전압 트랜지스터의 SEM 단면 사진을 나타내는 도면이다.
도 14는 본 발명에 의해 형성된 고전압 소자의 신뢰성을 나타내는 도면이다. 1A and 1B are views showing a multi-voltage semiconductor device according to an embodiment of the present invention.
2A is a cross-sectional view of a high-voltage semiconductor device according to an embodiment of the present invention.
2B is a cross-sectional view of a medium voltage or low voltage semiconductor device according to an embodiment of the present invention.
FIG. 3 is a view showing a voltage region and a deepwell forming step according to the present invention.
4 is a view showing a step of forming a plurality of element isolation films and a gate insulating film according to the present invention.
5 is a view showing a step of growing a thick gate insulating film on a substrate according to the present invention and then etching a part of the region.
6 is a view showing a step of forming a thin gate insulating film on a substrate according to the present invention.
7 is a view showing a step of forming first and second gate electrodes according to the present invention.
FIG. 8 is a view showing a process of a charger and an additional etching process according to the present invention.
FIGS. 9A and 9B are SEM (Scanning Electron Microscope) photographs of a high-voltage transistor and a low-voltage transistor, respectively, after a deposition and additional etching process according to the present invention.
10A and 10B are TEM cross-sectional photographs of a high-voltage transistor and a low-voltage transistor after formation of a side oxide film according to the present invention, respectively.
11 is a view showing a step of forming low-concentration LDD regions of the first and second conductivity types according to the present invention.
12 is a view showing a step of forming a heavily doped source and drain region and a body contact region after formation of a spacer according to the present invention.
13 is a cross-sectional SEM photograph of a high-voltage transistor and a low-voltage transistor after forming the spacer according to the present invention.
14 is a diagram showing the reliability of a high voltage device formed by the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

도 1a는 본 발명의 실시예에 따른 다중 전압 반도체 소자의 단면도이다. 1A is a cross-sectional view of a multi-voltage semiconductor device according to an embodiment of the present invention.

P형 기판(100) 에 고전압 소자(310) 및 중전압(320) 또는 저전압 소자가 형성된다. 기판을 편의상 제1 전압영역(210) 및 제2 전압영역(220)으로 구분한다. 제1 전압 영역(210)에는 고전압 소자(310)가 형성될 수 있다. 그리고 제2 전압 영역에는 중전압(320) 또는 저전압 소자를 형성할 수 있다. 예를 들어 고전압은 20 V 이상의 전압이 적용되는 영역이다. 20 V 이상의 전압은 고전압 드레인 영역(163)에 걸리는 전압을 말한다. 중전압은 5V 이상, 저전압은 5V 미만을 말한다. 5V 이상 또는 미만의 전압은 저전압 드레인 영역(167)에 걸리는 전압을 의미한다. 제1 전압 영역은 고전압 영역이라고 볼 수 있으며, 제2 전압 영역은 중전압 또는 저전압 영역에 속한다. 그래서 고전압 영역에 형성되는 제1 게이트 절연막은 중전압 또는 저전압 영역에 형성되는 제2 게이트 절연막보다 두껍게 형성된다. A high voltage element 310 and a medium voltage 320 or a low voltage element are formed on the P-type substrate 100. [ The substrate is conveniently divided into a first voltage region 210 and a second voltage region 220. A high voltage device 310 may be formed in the first voltage region 210. And a medium voltage 320 or a low voltage device may be formed in the second voltage region. For example, a high voltage is a region where a voltage of 20 V or more is applied. The voltage of 20 V or more refers to the voltage applied to the high-voltage drain region 163. Medium voltage is more than 5V and low voltage is less than 5V. Voltage above or below 5V means the voltage across the low voltage drain region 167. The first voltage region may be regarded as a high voltage region, and the second voltage region may be in the middle or low voltage region. Thus, the first gate insulating film formed in the high voltage region is formed thicker than the second gate insulating film formed in the middle voltage or low voltage region.

그리고 기판에 저농도 제1 및 제2 딥웰 영역(110a, 110b)이 형성된다. 저농도 제1 및 제2 딥웰 영역(110a, 110b) 사이에는 제2 도전형의 접합 격리(junction isolation) 영역(115)이 형성된다. 접합 격리(Junction isolation) 영역(115)은 제1 및 제2 딥웰 영역(110a, 110b) 를 전기적으로 분리할 수 있다. 접합 격리(Junction isolation) 영역(115)은 제 2 도전형의 도펀트를 이온 주입하여 형성된다. 디자인 룰(Design rule)이 작아질수록 접합 격리(Junction isolation) 영역(115) 대신, 깊은 트렌치 격리(deep trench isolation, 도1b 참조) 영역을 형성할 수 있다. 왜냐하면, 접합 격리(Junction isolation) 영역(115)이 차지하는 면적이 크기 때문에 깊은 트렌치 격리 영역을 형성함으로써 면적을 줄일 수 있다. 접합 격리(Junction isolation) 영역(115) 안에는 같은 도전형의 P형 웰 영역(116)이 형성될 수 있고, 접합 격리(Junction isolation) 영역(115) 보다 농도가 높을 수 있다. P형 웰 영역(116)에 컨택 플러그가 형성될 수 있다. 그래서 P형 웰 영역(116) 및 접합 격리(Junction isolation) 영역(115)에 소자 분리를 위해 전원전압 또는 접지전압 등과 같이 일정한 전압을 가할 수 있다. Low-concentration first and second deep-well regions 110a and 110b are formed on the substrate. A junction isolation region 115 of a second conductivity type is formed between the low concentration first and second deep well regions 110a and 110b. The junction isolation region 115 may electrically isolate the first and second deep well regions 110a and 110b. A junction isolation region 115 is formed by ion implanting a dopant of the second conductivity type. As the design rule becomes smaller, a deep trench isolation (see FIG. 1B) region can be formed instead of the junction isolation region 115. Because the area occupied by the junction isolation region 115 is large, the area can be reduced by forming a deep trench isolation region. A P-type well region 116 of the same conductivity type may be formed in the junction isolation region 115 and may have a higher concentration than the junction isolation region 115. A contact plug may be formed in the P-type well region 116. [ Therefore, a constant voltage such as a power supply voltage or a ground voltage may be applied to the P-type well region 116 and the junction isolation region 115 for device isolation.

그리고 제1 저농도 딥웰 영역(110a) 안에, 제1 도전형의 제1 및 제2 드리프트 영역(112a, 112b)이 형성된다. 또한 제2 도전형의 P형 바디 영역(111)이 형성된다. 제2 도전형의 P형 바디 영역(111)은 트랜지스터 동작 시 채널 영역이 형성될 수 있다. 또한 저전압/중전압 영역의 제2 저농도 딥웰 영역(110b)에는 제2 도전형의 로직 웰 영역(117)이 형성된다. 여기서 제1 도전형은 N형, 제2 도전형은 P형을 말한다. 로직 웰 영역(117)과 바디 영역(111)은 서로 같은 이온 주입 에너지와 도즈량을 사용해서 동시에 형성될 수 있다. 공정의 단순화할 수 있는 이점이 있다. 또는 중전압/저전압 소자의 특성을 고려해서, 로직 웰 영역(117)과 바디 영역(111)은 서로 다른 이온 주입 에너지와 도즈량으로 형성될 수 있다. 그렇게 되면 마스크 공정이 추가가 필요할 수 있다. First and second drift regions 112a and 112b of the first conductivity type are formed in the first lightly doped dipole region 110a. And a P-type body region 111 of the second conductivity type is formed. The P-type body region 111 of the second conductivity type may have a channel region formed therein during transistor operation. In addition, a second conductive type logic well region 117 is formed in the second low-concentration deep-well region 110b in the low-voltage / medium-voltage region. Here, the first conductive type refers to an N type and the second conductive type refers to a P type. The logic well region 117 and the body region 111 can be formed simultaneously using the same ion implantation energy and dose amount. There is an advantage that the process can be simplified. Alternatively, the logic well region 117 and the body region 111 may be formed with different ion implantation energies and dose amounts, taking into consideration the characteristics of the middle voltage / low voltage element. This may require additional masking.

제1 드리프트 영역(112a)은 제1 소자 분리막(121)의 아래에 형성되어 있는데, P형 바디 영역(111)의 확장을 막기 위한 영역이다. 제1 드리프트 영역(112a)이 있음으로 인해, 공핍 영역의 확장을 막아준다. 제1 드리프트 영역(112a) 아래에 제1 도전형의 딥웰(110)이 존재하지만, 농도가 낮기 때문에, P형 바디 영역(111)의 공핍 영역이 더 확장되어 나갈 수 있다. 그럴 경우, 접합 격리(Junction isolation) 영역(미도시)까지 확장될 수 있다. 공핍 영역의 지나친 확장을 막기 위해 제1 드리프트 영역(112a)이 필요하다.The first drift region 112a is formed under the first isolation film 121 and is an area for preventing extension of the P-type body region 111. [ The first drift region 112a prevents expansion of the depletion region. Although the deep well 110 of the first conductivity type is present below the first drift region 112a, the depletion region of the P-type body region 111 can be expanded further because the concentration is low. In this case, it can be extended to a junction isolation region (not shown). A first drift region 112a is required to prevent excessive expansion of the depletion region.

그리고 제2 드리프트 영역(112b)에는 같은 도전형의 고농도 드레인 영역(163)이 형성된다. 저농도의 제2 드리프트 영역(112b)은 항복 전압을 높이기 위해 필요하다. 드레인 영역(163)에 비해 농도가 낮기 때문에, 전계를 낮춰주는 효과가 있다. The heavily doped drain region 163 of the same conductivity type is formed in the second drift region 112b. The second drift region 112b having a low concentration is needed to increase the breakdown voltage. Drain region 163, the effect of lowering the electric field is obtained.

그리고 P형 바디 영역(111)에는 제1 도전형의 소스 영역(161)과 제2 도전형의 바디 컨택 영역(171)이 형성된다. 소스 영역(161)에는 저농도의 LDD 영역(160)이 형성될 수 있다. 제2 도전형의 바디 컨택 영역(171)을 통해 제2 도전형의 바디 영역(111)에 전압을 인가함으로써 제2 도전형의 바디 영역(111)이 플로팅 노드(floating node)가 되는 것을 방지한다. 그리고 바디 컨택 영역(171)과 소스 영역(161)은 제2 소자 분리막(122)으로 서로 분리된다. 이렇게 함으로써, 바디 컨택 영역과 소스 영역에 각각 다른 바이어스(bias)를 인가할 수도 있다.A source region 161 of the first conductivity type and a body contact region 171 of the second conductivity type are formed in the P-type body region 111. A low concentration LDD region 160 may be formed in the source region 161. [ A voltage is applied to the body region 111 of the second conductive type through the body contact region 171 of the second conductive type to prevent the body region 111 of the second conductive type from becoming a floating node . The body contact region 171 and the source region 161 are separated from each other by the second isolation film 122. By doing so, different biases can be applied to the body contact region and the source region, respectively.

그리고 로직 웰 영역(117)에는 저전압 소스 영역(165), 저전압 드레인 영역(167)이 형성된다. 그리고 그 위에 저전압 게이트 절연막(132) 및 저전압 게이트 전극(152)이 형성된다. A low-voltage source region 165 and a low-voltage drain region 167 are formed in the logic well region 117. A low-voltage gate insulating film 132 and a low-voltage gate electrode 152 are formed thereon.

제1 게이트 전극(151) 아래에 제3 소자 분리막(123)이 존재하는데, RESURF(Reduced Surface Field) 효과를 준다. 그래서 드레인 영역(163)에 20V 이상의 보다 높은 전압을 가할 수 있는 것이다. 제3 소자 분리막(123)은 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 형태의 산화막으로 형성할 수 있다. 제3 소자 분리막(123)으로 인해 드레인 영역(163)은 제1 게이트 전극(151)으로부터 소정 간격 이격되어 형성된다. 제 4 소자 분리막(124)은 고전압과 저전압 영역을 분리하기 위한 소자 분리막이다. 제1 및 제5 소자 분리막(121, 125)은 다른 소자와 전기적 분리를 위해 필요하다. 그래서 제1 및 제 5 소자 분리막(121, 125) 아래에는 제2 도전형의 접합 격리(junction isolation) 영역(미도시)이 형성될 수 있다. A third element isolation layer 123 exists under the first gate electrode 151 and provides a RESURF (Reduced Surface Field) effect. Therefore, a higher voltage of 20 V or more can be applied to the drain region 163. The third isolation film 123 may be formed of an oxide film of LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation). And the drain region 163 is formed at a predetermined distance from the first gate electrode 151 due to the third device isolation film 123. The fourth element isolation film 124 is an element isolation film for separating high voltage and low voltage regions. The first and fifth device isolation films 121 and 125 are necessary for electrical isolation from other devices. Therefore, a junction isolation region (not shown) of a second conductivity type may be formed under the first and fifth isolation films 121 and 125.

제1 전압영역(210)에 제1 게이트 절연막(131)이 형성된다. 그리고 제2 전압영역(220)에 제2 게이트 절연막(132)이 형성된다. 제1 및 제2 게이트 절연막(210, 220) 상에 각각 제1 및 제2 게이트 전극(151,152)이 형성된다. 제1 게이트 절연막(131)과 제1 게이트 전극(151)은 P형 바디 영역과 중첩되어 형성된다. 그래서 제1 게이트 절연막(131)과 제1 게이트 전극(151)의 아래 영역은 채널 영역이 형성될 수 있다. A first gate insulating layer 131 is formed in the first voltage region 210. A second gate insulating layer 132 is formed in the second voltage region 220. First and second gate electrodes 151 and 152 are formed on the first and second gate insulating films 210 and 220, respectively. The first gate insulating layer 131 and the first gate electrode 151 are formed overlapping the P-type body region. Thus, a channel region may be formed under the first gate insulating film 131 and the first gate electrode 151.

또한 각 게이트 전극 양쪽 측면에는 각각 제1 및 제2 스페이서(181, 182)가 형성될 수 있다. 제1 스페이서(181)는 제1 게이트 전극(151) 양 측벽에 형성된다. 마찬가지로, 제2 스페이서(182)는 제2 게이트 전극(152) 양 측벽에 형성된다. First and second spacers 181 and 182 may be formed on both sides of each gate electrode. The first spacers 181 are formed on both sidewalls of the first gate electrode 151. Likewise, a second spacer 182 is formed on both sidewalls of the second gate electrode 152.

도 1a의 확대된 그림을 참조하며, 제1 스페이서(181) 아래에는 여전히 제1 잔존 절연막(131R)이 남아 있다. 그래서 제1 게이트 전극(151) 아래에 존재하는 제1 게이트 절연막(131)과 서로 연결되어 있다. 제1 게이트 전극(151) 아래에 존재하는 제1 게이트 절연막(131)과 제1 스페이서(181) 아래에 존재하는 제1 잔존 절연막(131R)과 두께를 비교하여, 습식 식각을 어느 정도 했는지 알 수 있다. 본 발명에서는, 제1 스페이서(181) 아래에 존재하는 제1 잔존 절연막(131R)의 두께는 제1 게이트 전극(151) 아래에 존재하는 제1 게이트 절연막(131) 두께의 10-50 %로 유지하는 것이 바람직하다. 이는 제1 스페이서(181) 아래에 존재하는 LDD 영역(160) 형성을 잘 형성하도록 도와 주기 때문이다.Referring to an enlarged view of FIG. 1A, a first remaining insulating film 131R remains still below the first spacer 181. In FIG. And is connected to the first gate insulating film 131 existing under the first gate electrode 151. The thickness of the first gate insulating film 131 existing under the first gate electrode 151 and the thickness of the first remaining insulating film 131R existing under the first spacer 181 are compared to determine the degree of wet etching have. In the present invention, the thickness of the first remaining insulating film 131R existing under the first spacer 181 is maintained at 10-50% of the thickness of the first gate insulating film 131 existing under the first gate electrode 151 . This is because it helps to form well the formation of the LDD region 160 existing under the first spacer 181.

도 1b는 본 발명의 다른 실시예에 따른 다중 전압 반도체 소자의 단면도이다.1B is a cross-sectional view of a multi-voltage semiconductor device according to another embodiment of the present invention.

도 1b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 다중 전압 반도체 소자는 제1 전압영역(210)과 제2 전압영역(220) 사이에 형성된 DTI(Deep Trench Isolation) 영역(118)을 포함할 수 있다. 도 1a에 도시된 접합 격리 영역(115)에 비해 비교적 적은 면적을 차지하기 때문에 다중 전압 반도체 소자의 면적을 감소시킬 수 있다. 이 때, DTI 영역(118)은 제1 및 제2 저농도 딥웰 영역(110a, 110b) 보다 깊게 형성함으로써 제1 및 제2 전압영역(210, 220) 사이의 전기적 영향을 충분히 차단시킬 수 있다. 반도체 소자 제조 과정에 의해, DTI 영역(118) 안에 빈 공간(void, 119)가 형성될 수 있다. 빈 공간(119)에 의해, 이웃하는 소자 간의 전기적 분리 능력은 증가한다. 또한 도 1b에서 보듯이 깊은 트렌치 구조(DTI) 구조 양 옆에는 LOCOS 구조(124a, 124b)가 존재한다. LOCOS 대신 얕은 트렌치 구조(STI) 구조를 사용할 수 있다. DTI 구조만 있는 것보다, 이와 같이 LOCOS, STI 를 사용하면 기판에 가해지는 스트레스를 완화할 수 있으며, 고전압 소자(310)과 중전압 소자(320)를 전기적으로 더 잘 분리할 수 있다. 도 1b의 나머지 번호는 앞의 도 1a와 마찬가지로 동일한 기능을 하기 때문에 추가 설명은 생략한다. As shown in FIG. 1B, a multi-voltage semiconductor device according to another embodiment of the present invention includes a deep trench isolation (DTI) region 118 formed between a first voltage region 210 and a second voltage region 220 . The area of the multi-voltage semiconductor device can be reduced because it occupies a relatively small area as compared with the junction isolation region 115 shown in FIG. 1A. At this time, the DTI region 118 may be formed deeper than the first and second lightly doped dipole regions 110a and 110b, thereby sufficiently shielding the electrical influence between the first and second voltage regions 210 and 220. Voids 119 may be formed in the DTI region 118 by the semiconductor device manufacturing process. By virtue of the empty space 119, the electrical separation capability between neighboring elements increases. Also, as shown in FIG. 1B, there are LOCOS structures 124a and 124b on both sides of a deep trench structure (DTI) structure. A shallow trench structure (STI) structure can be used instead of LOCOS. By using LOCOS and STI as described above, the stress applied to the substrate can be alleviated, and the high voltage device 310 and the middle voltage device 320 can be electrically separated more than the DTI structure alone. The remaining numbers in FIG. 1B have the same function as in FIG. 1A, and further description is omitted.

도 2a는 고전압 트랜지스터의 TEM(Transmission Electron Microscope) 단면 사진을 나타낸다. 도 2b는 중전압 또는 저전압 트랜지스터 TEM 단면사진을 나타낸다. 도 2a 및 2b에 도시된 바와 같이, 고전압 트랜지스터의 제1 게이트 절연막(131)은 두께가 30 - 120 nm로서, 중전압 또는 저전압 트랜지스터의 제2 게이트 절연막(132)보다 두껍다. 그리고 제1 게이트 절연막(131)은 게이트 전극의 에지(edge) 근처로 갈수록 중앙(center)보다 상대적으로 두껍게 형성된다. 그래서 게이트 전극의 에지에서 가장 두꺼운 게이트 절연막 두께를 갖는다. 제1 및 제2 게이트 전극(131, 132) 상에 게이트 저항을 줄여주기 위해 금속 실리사이드 층(190)이 형성될 수 있다. 그리고 제1 및 제2 게이트 전극(131, 132) 위에는 식각 정지막(195)이 형성되어 있다. 컨택 플러그 형성을 위해 홀(hole or via)을 형성할 때, 식각이 과도하게 이루어져 제1 및 제2 게이트 전극(131, 132)을 식각하지 않도록 식각을 정지시킬 수 있는 식각 정지막(195)을 형성하는 것이 바람직하다.2A shows a TEM (Transmission Electron Microscope) cross-sectional photograph of a high-voltage transistor. Figure 2B shows a TEM cross-sectional photograph of a medium voltage or low voltage transistor. As shown in FIGS. 2A and 2B, the first gate insulating film 131 of the high-voltage transistor has a thickness of 30 to 120 nm and is thicker than the second gate insulating film 132 of the middle-voltage or low-voltage transistor. The first gate insulating layer 131 is formed to be relatively thicker than the center toward the edge of the gate electrode. So that it has the thickest gate insulating film thickness at the edge of the gate electrode. A metal silicide layer 190 may be formed on the first and second gate electrodes 131 and 132 to reduce the gate resistance. An etch stop layer 195 is formed on the first and second gate electrodes 131 and 132. When a hole or via is formed to form a contact plug, an etching stopper film 195 which can stop the etching so that the first and second gate electrodes 131 and 132 are not etched may be formed .

그리고 각 게이트 전극 양쪽 측면에는 각각 스페이서(181, 182)가 형성될 수 있다. 도 2a 내지 2b에 도시된 바와 같이, 스페이서(181, 182)는 게이트 전극 측면을 기준으로 제1 산화막(183), 제2 질화막(184) 및 제3 산화막(185)이 순차적으로 적층된 구조를 가질 수 있다. 고전압 트랜지스터의 제3 산화막(185)의 두께가 중전압 또는 저전압 트랜지스터의 제3 산화막(185)의 두께보다 크다. 또한, 질화막(184)을 포함하는 경우 Si 기판에 주는 스트레스를 줄일 수 있는 효과가 있다. Spacers 181 and 182 may be formed on both sides of each gate electrode. 2A and 2B, the spacers 181 and 182 have a structure in which the first oxide film 183, the second nitride film 184, and the third oxide film 185 are sequentially stacked on the gate electrode side surface Lt; / RTI > The thickness of the third oxide film 185 of the high voltage transistor is larger than the thickness of the third oxide film 185 of the medium voltage or low voltage transistor. Further, when the nitride film 184 is included, the stress applied to the Si substrate can be reduced.

도 3 내지 13을 참조하여 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 대해 설명하기로 한다.3 to 13, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 3은 전압영역 및 깊은 웰(딥웰) 형성단계를 나타내는 도면이다. 3 is a view showing a voltage region and a deep well (deepwell) formation step.

도 3에 도시된 바와 같이, P형 기판(100)에 고전압영역(HV region)(210), 중전압영역(MV region)(220) 및 저전압영역(LV region)(230)을 정의한다. 상기 각 전압영역에 제1 도전형의 제1, 제2, 제3 딥웰 영역(110a, 110b, 110c)을 형성한다. 각 딥웰 영역(110a, 110b, 110c)은 동일한 공정으로 동시에 형성할 수 있다. 다만, 딥웰 영역(110)은 다른 전압영역에 의한 전기적 영향을 줄이기 위한 것으로 고전압영역(210), 중전압영역(220) 및 저전압영역(230)을 분리하여 형성하는 것이 바람직하다. 또한, 고전압영역(210), 중전압영역(220) 및 저전압영역(230)의 경계에는 제2 도전형의 접합 격리(junction isolation) 영역(115)을 형성할 수 있다. 제2 도전형의 접합 격리(junction isolation) 영역(115)은 제1 도전형의 딥웰 영역(110)과 반대 도전형을 갖기 때문에 공핍영역을 형성하고, 이를 통해 각 전압영역(210, 220) 사이의 전기적 영향을 감소시킬 수 있다. 제2 도전형의 접합 격리(junction isolation) 영역(115) 상부에는 제2 도전형의 고농도 불순물층(116)을 더 형성할 수 있다. 제2 도전형의 고농도 불순물층(116)과 연결되는 컨택 플러그(미도시)를 형성하여, 접합 격리(junction isolation) 영역(115)에 전계를 인가함으로써 공핍영역을 제어할 수 있다.A high voltage region (HV region) 210, a medium voltage region (MV region) 220 and a low voltage region (LV region) 230 are defined in the P-type substrate 100, as shown in FIG. First, second and third deepwell regions 110a, 110b and 110c of the first conductivity type are formed in the respective voltage regions. Each of the deep-well regions 110a, 110b, and 110c can be formed at the same time by the same process. However, it is preferable that the deep-well region 110 is formed by separating the high-voltage region 210, the middle-voltage region 220 and the low-voltage region 230 in order to reduce the electrical influence by other voltage regions. A junction isolation region 115 of the second conductivity type may be formed at a boundary between the high voltage region 210, the middle voltage region 220, and the low voltage region 230. Since the junction isolation region 115 of the second conductivity type has a conductivity opposite to that of the first conductive type deep well region 110, a depletion region is formed and the junction isolation region 115 between the voltage regions 210 and 220 It is possible to reduce the influence of the electric field. A high-concentration impurity layer 116 of the second conductivity type may be further formed on the junction isolation region 115 of the second conductivity type. A depletion region can be controlled by forming a contact plug (not shown) connected to the high-concentration impurity layer 116 of the second conductivity type and applying an electric field to the junction isolation region 115.

고전압영역(210)의 제1 딥웰 영역(110a)에는 제2 도전형의 바디 영역(111)을 형성한다. 제2 도전형의 바디 영역(111)은 고전압 트랜지스터의 채널 기능을 담당한다. 고전압영역의 제1 딥웰 영역(110a)에 바디 영역(111)과 이격하여 제1 도전형의 제1 및 제2 드리프트 영역(112a, 112b)을 형성한다. A body region 111 of the second conductivity type is formed in the first deep region 110a of the high voltage region 210. The body region 111 of the second conductivity type serves as a channel function of the high-voltage transistor. The first and second drift regions 112a and 112b of the first conductivity type are formed in the first deep region 110a of the high voltage region and spaced apart from the body region 111. [

도 3은 고전압영역(210), 중전압영역(220) 및 저전압영역(230)으로 전압영역을 구분하여 표시하였으나, 반도체 소자에 따라 고전압, 중전압 및 저전압영역을 선택적으로 형성할 수 있다. 따라서, 아래에서는 편의상 고전압영역(210)에 대응하는 영역으로서 제1 전압영역(210), 중전압 또는 저전압영역에 대응하는 영역으로서 제2 전압영역(220)으로 지칭하기로 한다.Although FIG. 3 shows the voltage region divided into the high voltage region 210, the medium voltage region 220, and the low voltage region 230, high voltage, medium voltage, and low voltage regions can be selectively formed according to the semiconductor device. Therefore, for convenience, the first voltage region 210 is referred to as a region corresponding to the high voltage region 210, and the second voltage region 220 is referred to as a region corresponding to the medium voltage or low voltage region.

도 4는 복수의 소자 분리막(121-125) 및 게이트 절연막(130)을 형성하는 단계를 나타내는 도면이다.4 is a view showing a step of forming a plurality of element isolation films 121 to 125 and a gate insulating film 130. FIG.

도 4에 도시된 바와 같이, 딥웰 영역(110) 안에 P형 로직 웰 영역(117)을 형성한다. 앞에서도 언급했듯이, 로직 웰 영역(117)과 바디 영역(111)은 서로 같은 이온 주입 에너지와 도즈량을 사용해서 동시에 형성될 수 있다. 상기와 같이 이온 주입 에너지와 도즈량을 동일하게 구성함으로써 공정을 단순화할 수 있는 이점이 있다. 또는 중전압/저전압 소자의 특성을 고려해서, 로직 웰 영역(117)과 바디 영역(111)은 서로 다른 이온 주입 에너지와 도즈량으로 형성될 수 있다. 그렇게 되면 마스크 공정의 추가가 필요할 수 있다. P-type logic well region 117 is formed in the deep-well region 110, as shown in FIG. As mentioned above, the logic well region 117 and the body region 111 can be formed simultaneously using the same ion implantation energy and dose amount. As described above, the ion implantation energy and the dose amount are made equal to each other, which simplifies the process. Alternatively, the logic well region 117 and the body region 111 may be formed with different ion implantation energies and dose amounts, taking into consideration the characteristics of the middle voltage / low voltage element. This may require additional masking.

그리고 기판에 복수의 소자 분리막(121-125)을 형성한다. 복수의 소자 분리막(121-125)은 제1 전압영역(210)과 제2 전압영역(220) 사이의 기판 상부 중 일부 영역에 형성될 수 있다. 복수의 소자 분리막(121-125)은 LOCOS(Local Oxidation Silicon), STI(Shallow Trench Isolation), MTI(Medium Trench Isolation) 및 MTI(Middle Trench Isolation) 등으로 형성될 수 있다.Then, a plurality of element isolation films 121 to 125 are formed on the substrate. The plurality of device isolation films 121 to 125 may be formed in a part of the upper portion of the substrate between the first voltage region 210 and the second voltage region 220. The plurality of element isolation films 121 to 125 may be formed of LOCOS (Local Oxidation Silicon), STI (Shallow Trench Isolation), MTI (Medium Trench Isolation), or MTI (Middle Trench Isolation).

그리고 기판 상에 두꺼운 게이트 절연막(130)을 형성한다. 두꺼운 게이트 절연막(130)은 화학기상증착(Chemical Vapor Deposition) 공정을 이용하여 형성된 HLD(High temperature Low pressure Deposition) 산화막으로 형성될 수 있다. HLD 산화막은 500 - 700℃ 범위의 온도에서 수행할 수 있다. 두꺼운 게이트 절연막(130)은 제1 전압영역(210)과 제2 전압영역(220)의 상부에 동시에 형성될 수 있다. 두꺼운 게이트 절연막(130)은 고전압 트랜지스터를 위한 절연막으로서 30 - 120nm 범위의 두께를 가질 수 있다.Then, a thick gate insulating film 130 is formed on the substrate. The thick gate insulating layer 130 may be formed of an HLD (High Temperature Low Pressure Deposition) oxide layer formed using a chemical vapor deposition (CVD) process. The HLD oxide film can be performed at a temperature ranging from 500 to 700 ° C. The thick gate insulating layer 130 may be formed on the first voltage region 210 and the second voltage region 220 at the same time. The thick gate insulating film 130 may have a thickness ranging from 30 to 120 nm as an insulating film for a high-voltage transistor.

도 5는 제1 전압 영역(210)에 선택적으로 두꺼운 게이트 절연막(130)을 형성하는 단계를 나타내는 도면이다.5 is a view showing a step of selectively forming a thick gate insulating film 130 in the first voltage region 210. FIG.

도 5에 도시된 바와 같이, 두꺼운 게이트 절연막(130) 상에 포토레지스트를 코팅하고 패터닝(patterning)을 하여 제1 전압영역(210)에 PR 마스크 패턴(140)을 남긴다. 제2 전압 영역(220)에는 두꺼운 게이트 절연막이 노출된다. 그리고 습식 식각을 수행함으로써 제2 전압영역(220)에 형성된 두꺼운 게이트 절연막(130)을 선택적으로 제거하여, 기판(100)을 노출시킨다. 그리고 PR 마스크 패턴(140)을 제거한다. As shown in FIG. 5, a photoresist is coated on the thick gate insulating layer 130 and patterned to leave a PR mask pattern 140 in the first voltage region 210. A thick gate insulating film is exposed in the second voltage region 220. Then, wet etching is performed to selectively remove the thick gate insulating layer 130 formed in the second voltage region 220 to expose the substrate 100. Then, the PR mask pattern 140 is removed.

도 6은 제2 전압 영역(220)에 선택적으로 얇은 게이트 절연막(132)을 형성하는 단계를 나타내는 도면이다.6 is a view showing a step of selectively forming a thin gate insulating film 132 in the second voltage region 220. FIG.

도 6에 도시된 바와 같이, 제2 전압영역(220) 상에 얇은 게이트 절연막(132)을 형성한다. 얇은 게이트 절연막(132)은 최종적으로는 제2 게이트 절연막(132)이 된다. 얇은 게이트 절연막(132)은 제2 전압영역(220)을 중전압영역으로 사용하는 경우에는 10 - 29nm 범위의 두께로 형성하고, 저전압영역으로 사용하는 경우에는 2 - 9nm 범위의 두께로 형성할 수 있다. 얇은 게이트 절연막(132)은 열산화 공정(thermal oxidation process)을 이용하여 형성될 수 있다. 상기 열산화 공정은 750 - 1000℃ 범위의 온도에서 수행될 수 있다. 얇은 게이트 절연막(132)이 형성되는 동안, 두꺼운 게이트 절연막(130)의 두께가 다소 증가할 수 있다. 결국, 두께가 다소 증가된 게이트 절연막(130)은 제1 게이트 절연막(131)이 된다. As shown in FIG. 6, a thin gate insulating film 132 is formed on the second voltage region 220. The thin gate insulating film 132 finally becomes the second gate insulating film 132. When the second voltage region 220 is used as a medium voltage region, the thin gate insulating film 132 may be formed to a thickness ranging from 10 to 29 nm. When the second voltage region 220 is used as a low voltage region, the thin gate insulating film 132 may be formed to a thickness ranging from 2 to 9 nm. have. The thin gate insulating film 132 may be formed using a thermal oxidation process. The thermal oxidation process may be performed at a temperature in the range of 750-1000 < 0 > C. While the thin gate insulating film 132 is being formed, the thickness of the thick gate insulating film 130 may slightly increase. As a result, the gate insulating film 130 whose thickness is slightly increased becomes the first gate insulating film 131.

도 7은 제1 및 제2 게이트 전극(151, 152)을 형성하는 단계를 나타내는 도면이다.7 is a view showing a step of forming the first and second gate electrodes 151 and 152. FIG.

도 7에 도시된 바와 같이, 제1 및 제2 게이트 절연막(131, 132) 상에 게이트 전극물질을 증착하고 패터닝 및 건식 식각을 한다. 그래서 제1 전압 영역(210) 및 제2 전압영역(220)에 각각 제1 게이트 전극(151) 및 제2 게이트 전극(152)이 형성된다. 제1 게이트 전극(151)과 제2 게이트 전극(152)의 높이는 유사하나, 그 게이트 전극의 폭 또는 길이는 제1 게이트 전극(151)이 제2 게이트 전극(152) 보다 더 길다. 그래서 높은 전압에서 많은 전류를 흘려 줄 수 있다. 게이트 전극물질(150)은 N형 또는 P형 도펀트가 도핑 된(doped) 폴리 실리콘 물질을 사용할 수 있다. 또는 텅스텐 (W) 등의 금속 전극을 사용할 수 있다. 게이트 건식 식각(FG etch)에 의해 기판 상에 노출된 제1 게이트 절연막(131)이 일부 식각될 수 있으나, 초기 형성된 두께에서 큰 변화 없이 유지된다. 이로 인해, 기판에 LDD 영역 형성을 위해 이온 주입을 할 때, 두꺼운 제1 게이트 절연막(131)이 이온 주입을 방해하는, 블라킹(blocking) 역할을 하는 문제점이 발생한다.As shown in FIG. 7, a gate electrode material is deposited on the first and second gate insulating films 131 and 132, patterned, and dry etched. Thus, the first gate electrode 151 and the second gate electrode 152 are formed in the first voltage region 210 and the second voltage region 220, respectively. The first gate electrode 151 and the second gate electrode 152 are similar in height, but the width or length of the gate electrode is longer than that of the second gate electrode 152. Therefore, a large amount of current can be flowed at a high voltage. The gate electrode material 150 may be an N-type or P-type doped polysilicon material. Or a metal electrode such as tungsten (W). The first gate insulating film 131 exposed on the substrate by the gate dry etching (FG etch) can be partially etched, but is maintained without a large change in the initially formed thickness. Accordingly, when the ion implantation is performed to form the LDD region on the substrate, the thick first gate insulating film 131 may block the ion implantation.

본 발명의 실시예에 따른 다중 전압 반도체 소자의 제조 방법은 상기 블라킹 문제를 해결하기 위해 전세정(pre-cleaning) 공정 및 추가 식각 공정을 포함할 수 있는바, 도 8을 참조하여 전세정 공정 및 추가 식각 공정에 대해 구체적인 설명을 하기로 한다.The method for fabricating a multivoltage semiconductor device according to an embodiment of the present invention may include a pre-cleaning process and an additional etching process to solve the above-described problem of blocking. Referring to FIG. 8, And the additional etching process will be described in detail.

도 8은 전세정공정 및 추가 식각 공정을 나타내는 도면이다.FIG. 8 is a view showing a deposition process and an additional etching process. FIG.

도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 전세정 공정은 웨이퍼에 부착되어 있는 이물 등을 제거하는데 사용한다. 전세정 공정에 의해 기판(100) 상에 남아 있는 제1 및 제2 게이트 절연막(131,132)이 식각될 수 있으나, 그 식각 두께가 매우 미미하다. 전세정 공정에 사용되는 화학 용액은 식각률이 낮기 때문이다. 그래서 기판(100) 상에 남아 있는 제1 게이트 절연막(131)의 두께를 더 낮추기 위해, 추가 식각 공정이 필요하다. 추가 식각 공정에 의해, 기판 상에 남아 있는 제1 게이트 절연막(131)의 두께를 제1 잔존 절연막(131R)의 두께로 낮출 수 있다. 추가 식각 공정은 희석된 불화수소((Diluted HF) 용액을 사용한다. DHF(Diluted HF) 용액은 실리콘 산화막과 실리콘 기판 사이의 식각 선택비가 좋고, 식각 속도가 빠르기 때문에 절연막 식각에 유리하다. LDD 영역 형성을 위해 기판(100) 상에 남아 있는 제1 게이트 절연막(131) 두께를 15 nm 이하로 조정하는 것이 바람직하다. DHF 용액에 의해 제1 및 제2 게이트 절연막(131, 132)에 대한 식각을 동시에 수행된다. 제1 게이트 절연막(131)의 두께가 50 nm라고 가정하면, 제1 잔존 절연막(131R)의 두께가 15nm 이기 때문에 DHF 용액에 의해 약 35 nm 두께가 식각되는 것이다. 제1 게이트 전극(151) 아래에 있는 제1 게이이트 절연막(131)은 게이트 전극에 의해 보호되기 때문에, 게이트 전극 하면에 있는 제1 게이트 절연막(131)의 두께는 50nm를 유지한다. 그래서 기판(100)에 남아 있는 제1 잔존 절연막(131R)의 두께는 제1 게이트 절연막(131) 두께의 절반 이하로 얇아진다. LDD 영역(160) 형성을 위해 이온을 적절히 주입하기 위해서는, 제1 게이이트 절연막(131) 두께 대비, 기판 상에 남아 있는 제1 잔존 절연막(131R) 두께는 10- 50 % 로 조정하는 것이 바람직하다. As shown in FIG. 8, the deposition process according to the embodiment of the present invention is used to remove foreign matter adhering to a wafer. The first and second gate insulating films 131 and 132 remaining on the substrate 100 can be etched by the deposition process, but the etch thickness is very small. This is because the chemical solution used in the deposition process has a low etching rate. Therefore, in order to further reduce the thickness of the first gate insulating film 131 remaining on the substrate 100, an additional etching process is required. The thickness of the first gate insulating film 131 remaining on the substrate can be reduced to the thickness of the first remaining insulating film 131R by the additional etching process. Diluted hydrogen fluoride (HF) solution is used for the additional etching process. Diluted HF (DHF) solution is advantageous for etch insulation because it has good etch selectivity between silicon oxide and silicon substrate and high etch rate. It is preferable to adjust the thickness of the first gate insulating film 131 remaining on the substrate 100 to 15 nm or less to form the first gate insulating film 131 and the second gate insulating film 131. The etching for the first and second gate insulating films 131 and 132 Assuming that the thickness of the first gate insulating film 131 is 50 nm, the thickness of the first remaining insulating film 131R is 15 nm, and the thickness of the first gate insulating film 131 is about 35 nm. Since the first gate insulating film 131 under the gate electrode 151 is protected by the gate electrode, the thickness of the first gate insulating film 131 on the bottom surface of the gate electrode is maintained at 50 nm. The first remaining The thickness of the insulating film 131R is thinner than half the thickness of the first gate insulating film 131. In order to properly implant ions for forming the LDD region 160, The thickness of the first remaining insulating film 131R is preferably adjusted to 10-50%.

본 발명의 실시예에 따른 제1 게이트 절연막(131)은 화학기상증착(Chemical Vapor Deposition) 공정을 이용하여 형성된 HLD(High temperature Low pressure Deposition) 산화막이다. 제2 게이트 절연막(132)은 열산화 공정(thermal oxidation process)을 이용하여 형성된 산화막이다. 열산화 공정에 의해 형성된 산화막은 HLD 산화막에 비해 구조가 치밀하기 때문에 식각률(etch rate)의 차이가 있을 수 있다. 열산화막(thermal oxide)이 CVD 산화막 보다 식각률이 작다. 그러나 제2 게이트 절연막(132)의 두께가 얇기 때문에, 추가 식각 공정 후에 기판 상에 남아 있는 제2 잔존 절연막(132R)의 두께는, 기판에 남아 있는 제1 잔존 절연막(131R)의 두께보다 작다. The first gate insulating layer 131 according to an embodiment of the present invention is an HLD (High Temperature Low Pressure Deposition) oxide layer formed using a chemical vapor deposition (CVD) process. The second gate insulating layer 132 is an oxide layer formed using a thermal oxidation process. The oxide film formed by the thermal oxidation process may have a difference in etch rate because the structure is dense compared to the HLD oxide film. Thermal oxide has lower etch rate than CVD oxide. However, since the thickness of the second gate insulating film 132 is thin, the thickness of the second remaining insulating film 132R remaining on the substrate after the additional etching process is smaller than the thickness of the first remaining insulating film 131R remaining on the substrate.

도 9a 및 9b는 전세정 및 추가 식각 공정 후 각각 고전압 트랜지스터 및 저전압 트랜지스터의 SEM(Scanning Electron Microscope) 사진을 나타내는 도면이다. 고전압/저전압 트랜지스터에 상관없이, 게이트 전극 에지(edge) 부근에 모두 언더 컷(undercut)이 발생한 것을 볼 수 있다. 이는 DHF 용액에 의한 것이다. 습식 식각의 등방성(isotropic) 식각의 특징으로 인해 언더 컷(undercut) 구조가 생성된다. DHF 용액에 의해, 기판에 노출되어 있는 제1 게이트 절연막(131)에 식각이 일어난다. 그 뿐만 아니라, 제1 게이트 전극(151)의 에지 근방의 제1 게이트 절연막(131)의 측면도 일부 식각된다, 그래서 도 9a의 SEM 사진에서 보는 바와 같이, 게이트 전극의 에지 근방에서 언더 컷 모양이 발생한다. 제2 게이트 절연막(132)도 마찬가지이다. 게이트 전극 에지 근방에서, 제2 게이트 절연막(132) 일부 식각되어 언더 컷 모양이 발생한다. 상대적으로 고전압 트랜지스터가 저전압 트랜지스터보다 언더 컷 모양이 더 크다. 이는 고전압에 사용되는 게이트 절연막의 두께가 상대적으로 두껍기 때문이다. FIGS. 9A and 9B are SEM (Scanning Electron Microscope) photographs of a high-voltage transistor and a low-voltage transistor, respectively, after a deposition and additional etching process. Regardless of the high-voltage / low-voltage transistor, it can be seen that undercuts occurred all around the gate electrode edge. This is due to the DHF solution. An undercut structure is created due to the characteristics of wet etching isotropic etching. The first gate insulating film 131 exposed to the substrate is etched by the DHF solution. In addition, a side surface of the first gate insulating film 131 near the edge of the first gate electrode 151 is partially etched. Thus, as shown in the SEM photograph of FIG. 9A, an undercut shape occurs near the edge of the gate electrode do. The same applies to the second gate insulating film 132. The second gate insulating film 132 is partly etched near the gate electrode edge to form an undercut shape. Relatively high voltage transistors have a larger undercut shape than low voltage transistors. This is because the thickness of the gate insulating film used for high voltage is relatively thick.

도 10은 전세정 공정 및 추가 식각 공정 후 측벽 산화(Sidewall oxidation) 또는 경산화(light oxidation)에 의한 측벽 산화막 또는 버퍼층(131S, 132S) 형성을 나타낸 TEM 사진이다. 10 is a TEM photograph showing the formation of sidewall oxide films or buffer layers 131S and 132S by sidewall oxidation or light oxidation after a deposition process and a further etching process.

측벽 산화(Sidewall oxidation) 공정은 게이트 식각(gate etching) 후 게이트(gate)의 측벽(sidewall) 및 기판 표면에 형성된 식각 손상(etch damage)을 치유(curing)하는 공정이다. 도 10a의 TEM 사진에서 보듯이, 측벽 산화(Sidewall oxidation)에 의해 게이트(Gate)의 측벽(sidewall)에 제1 측벽 산화막(131S)이 형성된다. 기판 표면은 이미 두꺼운 게이트 절연막이 남아 있기 때문에 산화막 성장이 미미하다. 측벽 산화(Sidewall oxidation) 공정은 LDD 이온 주입 공정 전에 수행한다. 또한 sidewall oxidation 공정은 화학기상증착이 아닌 습식 산화(wet oxidation) 방식으로 수행되며, 노출된 게이트 전극 표면에 실리콘 산화막(SiO2)이 형성된다. 습식 산화(Wet oxidation) 공정에 의해 제1 게이트 절연막(131)의 언더 컷의 크기가 줄어들 수는 있지만 완전히 없어지지는 않는다. 왜나하면, 측벽 산화(Sidewall oxidation) 공정이 두꺼운 산화막을 형성하는 조건이 아니기 때문이다. The sidewall oxidation process is a process of curing etch damage formed on the sidewall of the gate and the substrate surface after gate etching. As shown in the TEM photograph of FIG. 10A, the first sidewall oxide film 131S is formed on the sidewall of the gate by sidewall oxidation. Since the thick gate insulating film remains on the substrate surface, the growth of the oxide film is insignificant. The sidewall oxidation process is performed before the LDD ion implantation process. In addition, the sidewall oxidation process is performed by wet oxidation instead of chemical vapor deposition, and a silicon oxide film (SiO 2) is formed on the exposed surface of the gate electrode. Although the size of the undercut of the first gate insulating film 131 can be reduced by the wet oxidation process, it does not completely disappear. This is because the sidewall oxidation process is not a condition for forming a thick oxide film.

반면에 도 10b의 TEM사진에도 나와 있듯이, 측벽 산화(Sidewall oxidation)에 의해 게이트(Gate)의 측벽(sidewall)에 제2 측벽 산화막(132S)이 형성된다. 그리고 제2 게이트 절연막(132)의 언터 컷은 거의 사라진 모습을 보여 주고 있다. 이는 제2 게이트 절연막(132)은 그 두께가 2 - 9nm로 얇기 때문이다. 앞서 설명했듯이, 제2 게이트 절연막(132)은 열산화 공정(thermal oxidation process)을 이용하여 형성된 열 산화막(thermal oxide layer)이다. 열산화 공정에 의해 형성된 열 산화막(thermal oxide layer)은 HLD 산화막에 비해 구조가 치밀하기 때문에 식각률(etch rate)이 낮다. 그래서 언더 컷 모양이 작아서, 측벽 산화에 의해 쉽게 언터 컷 모양이 사라졌다고 볼 수 있다. 즉 측벽 산화 공정에 의해 언더 컷이 열 산화막으로 메워졌다고 할 수 있다. On the other hand, as shown in the TEM photograph of FIG. 10B, the second sidewall oxide film 132S is formed on the sidewall of the gate by sidewall oxidation. And the non-cut of the second gate insulating film 132 almost disappears. This is because the thickness of the second gate insulating film 132 is as thin as 2 to 9 nm. As described above, the second gate insulating layer 132 is a thermal oxide layer formed using a thermal oxidation process. The thermal oxide layer formed by the thermal oxidation process has a lower etch rate because the structure is denser than the HLD oxide layer. Therefore, the shape of the undercut is small, and it can easily be seen that the shape of the undercut has disappeared easily by oxidation of the side wall. That is, it can be said that the undercut is filled with the thermal oxide film by the side wall oxidation process.

그리고 도 10a의 TEM 사진에서 보듯이, 고전압 소자(310)에서 게이트 전극 아래에 존재하는 제1 게이트 절연막(131)의 두께가, 기판에 남아 있는 제1 잔존 절연막(131R)의 두께보다 크다는 것을 알 수 있다. 앞서 설명 했듯이, 습식 식각 공정에 의해 기판에 노출되어 있는 게이트 절연막이 식각되었기 때문이다. 반면에 도 10b의 TEM 사진에서 보듯이, 제2 잔존 절연막(132R)은 제2 게이트 절연막(132)의 두께와 비교했을 때 매우 유사하다. 그러나 제1 잔존 절연막(131R)의 두께는 제2 게이트 절연막(132) 또는 제2 잔존 절연막(132R) 보다 여전히 두껍다. 10A, it can be seen that the thickness of the first gate insulating film 131 existing under the gate electrode in the high voltage device 310 is larger than the thickness of the first remaining insulating film 131R remaining on the substrate . This is because the gate insulating film exposed on the substrate is etched by the wet etching process as described above. On the other hand, as shown in the TEM photograph of FIG. 10B, the second remaining insulating film 132R is very similar when compared with the thickness of the second gate insulating film 132. FIG. However, the thickness of the first remaining insulating film 131R is still thicker than that of the second gate insulating film 132 or the second remaining insulating film 132R.

도 11은 제1 및 제2 도전형의 저농도 LDD 영역(160, 170)을 형성하는 단계를 나타내는 도면이다. 본 발명의 실시예에 따른 제조 방법은 미리 형성된 게이트 전극(151, 152)을 마스크로 이용하여 LDD 영역(160)을 형성한다. LDD 영역은 드레인 영역에서 전계를 줄여주는 효과가 있다. 기판(100) 상에 제1 및 제2 잔존 절연막(131R, 132R)이 남아 있는 상태에서, 제1 도전형의 이온을 주입하여 제1 도전형의 LDD 영역(160)을 형성한다. 제1 도전형의 LDD 영역(160)이 형성된 영역은 제1 게이트 전극을 중심으로 바디 영역(111), 드리프트 영역(112b)에 형성된다. 기판(100) 상에 남아 있는 제1 잔존 절연막(131R)이 15nm 이하로 조정되었기 때문에 LDD 영역 형성을 위한 이온 주입에 문제가 없다. 제1 잔존 절연막의 두께가 15 nm 이하일 경우, LDD 영역(160) 형성을 위한 이온 주입 에너지는 10 - 50 KeV 범위가 적합하다. 또한 도즈량은 1E12 - 1E14/cm2 가 적합하다. 제1 도전형의 LDD 영역(160)은 후술하는 고농도 소스 영역(161) 및 드레인 영역(163) 보다 도핑 농도가 낮다. 그리고 제2 게이트 전극 주변으로, 제2 도전형의 로직 웰 영역(117)에도 형성된다. 또한 제2 도전형의 바디 영역(111)에도 P형 LDD 영역(170)이 형성될 수 있다. P형 LDD 영역을 형성하기 위해, N형 LDD 영역이 이미 형성된 영역을 마스크 한 후 P형 도펀트를 이용하여 이온 주입하여 형성한다. 또한 PMOS 소자 형성(미도시)을 위하여 제2 도전형의 도펀트를 이온 주입하여, P형의 LDD 영역(170)을 형성한다. N형 LDD 영역(160)와 마찬가지로, 제1 잔존 절연막의 두께가 15 nm 이하일 경우, P형의 LDD 영역(170) 형성을 위한 이온 주입 에너지는 10 - 50 KeV 범위가 적합하다. 또한 도즈량은 1E12 - 1E14/cm2 가 적합하다.11 is a view showing a step of forming low-concentration LDD regions 160 and 170 of the first and second conductivity types. In the manufacturing method according to the embodiment of the present invention, the LDD region 160 is formed by using the gate electrodes 151 and 152 formed in advance as masks. The LDD region has an effect of reducing the electric field in the drain region. In the state where the first and second remaining insulating films 131R and 132R remain on the substrate 100, ions of the first conductivity type are implanted to form the LDD region 160 of the first conductivity type. The region where the LDD region 160 of the first conductivity type is formed is formed in the body region 111 and the drift region 112b around the first gate electrode. Since the first remaining insulating film 131R remaining on the substrate 100 is adjusted to 15 nm or less, there is no problem in ion implantation for LDD region formation. When the thickness of the first remaining insulating film is 15 nm or less, the ion implantation energy for forming the LDD region 160 is preferably in the range of 10-50 keV. The dose is also 1E12 - is suitable 1E14 / cm 2. The LDD region 160 of the first conductivity type has a lower doping concentration than the heavily doped source region 161 and the drain region 163 described later. And around the second gate electrode, also in the logic well region 117 of the second conductivity type. The P-type LDD region 170 may also be formed in the body region 111 of the second conductive type. In order to form the P-type LDD region, the region where the N-type LDD region has already been formed is masked and then formed by ion implantation using a P-type dopant. Further, a second conductivity type dopant is ion-implanted to form a P-type LDD region 170 for the formation of a PMOS element (not shown). As in the case of the N-type LDD region 160, when the thickness of the first remaining insulating film is 15 nm or less, the ion implantation energy for forming the P-type LDD region 170 is preferably in the range of 10-50 KeV. The dose is also 1E12 - is suitable 1E14 / cm 2.

도 12는 LDD 영역 형성 후, 스페이서 형성과 고농도 소스/드레인 형성을 나타낸 도면이다. LDD 영역(160, 170)이 형성 된 후, 측벽(sidewall)에 스페이서(181, 182)를 형성한다. 스페이서용 절연막을 증착시키고, 에치 백(etch-back) 공정을 통해 절연막을 식각함으로써 게이트 전극 측면에 스페이서(181, 182)를 형성할 수 있다. 상기 절연막(180)은 산화막일 수 있고, 화학기상증착(Chemical Vapor Deposition) 공정을 이용하여 HLD(High temperature Low pressure Deposition) 산화막으로 형성될 수 있다. 또는 도 2에 도시되어 있듯이, 제1 산화막(183)/제2 질화막(184)/제3 산화막(185)으로 스페이서를 형성할 수 있다. 12 is a diagram showing a spacer formation and a heavily doped source / drain formation after formation of the LDD region. After the LDD regions 160 and 170 are formed, spacers 181 and 182 are formed in the sidewall. Spacers 181 and 182 can be formed on the side surfaces of the gate electrode by depositing an insulating film for a spacer and etching the insulating film through an etch-back process. The insulating layer 180 may be an oxide layer or a high temperature low pressure deposition (HLD) oxide layer using a chemical vapor deposition (CVD) process. Alternatively, as shown in FIG. 2, the first oxide film 183 / the second nitride film 184 / the third oxide film 185 may form a spacer.

제1 스페이서(181) 는 제1 게이트 전극(151) 양 측벽에 형성된다. 마찬가지로, 제2 스페이서(181) 는 제2 게이트 전극(152) 양 측벽에 형성된다. 도 12의 확대된 그림을 참조하면, 제1 스페이서(181) 아래에는 여전히 제1 잔존 절연막(131R)이 남아 있다. 그래서 제1 게이트 전극(151) 아래에 존재하는 제1 게이트 절연막(131)과 제1 스페이서(181) 아래에 존재하는 제1 잔존 절연막(131R)과 두께를 비교하여, 습식 식각을 어느 정도 했는지 알 수 있다. 본 발명에서는, 제1 스페이서(181) 아래에 존재하는 제1 잔존 절연막(131R)의 두께는 제1 게이트 전극(151) 아래에 존재하는 제1 게이트 절연막(131) 두께의 10-50 %로 유지하는 것이 바람직하다. 이는 제1 스페이서(181) 아래에 존재하는 LDD 영역(160) 형성을 잘 형성하도록 도와 주기 때문이다.The first spacers 181 are formed on both sidewalls of the first gate electrode 151. Likewise, a second spacer 181 is formed on both sidewalls of the second gate electrode 152. Referring to the enlarged view of FIG. 12, the first remaining insulating film 131R is still left under the first spacer 181. The thickness of the first gate insulating film 131 existing under the first gate electrode 151 and the first remaining insulating film 131R existing under the first spacer 181 are compared to determine the wet etching degree . In the present invention, the thickness of the first remaining insulating film 131R existing under the first spacer 181 is maintained at 10-50% of the thickness of the first gate insulating film 131 existing under the first gate electrode 151 . This is because it helps to form well the formation of the LDD region 160 existing under the first spacer 181.

계속해서, 스페이서 형성 후, 기판(100)에 남아 있는 제1 및 제2 잔존 절연막(131R, 132R)을 모두 제거한다. 그리고 스크린 산화막을 5 - 20 nm 두께로 성장 시킨 후, 게이트 스페이서 측면(181, 182)에 제1 도전형의 고전압 소스 영역(161, 165) 및 드레인 영역(163, 167) 형성을 위한 이온주입 공정이 실시한다. 여기서, 제1 및 제2 잔존 절연막(131R, 132R)을 모두 제거 한 후, 스크린 산화막을 형성하는 이유는 소스 및 드레인 영역(161, 163, 165, 167)의 깊이를 재현성 있게 조정하기 위함이다. 고전압 영역(210)의 소스 및 드레인 영역(161, 163)과 저전압 영역(220)의 소스 및 드레인 영역(161, 163)은 동시에 같은 스텝에서 형성되기 때문에 그 영역의 깊이가 서로 같다. 또한 P형 바디 영역에 고농도 바디 컨택영역(171)을 형성한다. 이후 기판(100) 표면과 게이트 전극 표면에 동시에 실리사이드를 형성하는, 실리사이드(silicide) 공정이 진행된다. 이 때에는 기판(100) 상에 남아 있는 제1 및 제2 잔존 절연막(131R, 132R)은 모두 제거하는 것이 바람직하다. 왜냐하면 실리사이드 막의 형성을 위해 Co, Ti, Ni 등을 증착시켜, 실리콘 기판과 반응시켜야 하기 때문이다. Subsequently, after the spacer is formed, the first and second remaining insulating films 131R and 132R remaining on the substrate 100 are all removed. Then, a screen oxide film is grown to a thickness of 5 to 20 nm and an ion implantation process for forming the high voltage source regions 161 and 165 and the drain regions 163 and 167 of the first conductivity type is performed on the gate spacer sides 181 and 182 . The reason why the screen oxide film is formed after all of the first and second remaining insulating films 131R and 132R are removed is to reproducibly adjust the depths of the source and drain regions 161, 163, 165, and 167. The source and drain regions 161 and 163 of the high voltage region 210 and the source and drain regions 161 and 163 of the low voltage region 220 are formed at the same step in the same step. Also, a high-concentration body contact region 171 is formed in the P-type body region. Thereafter, a silicide process is performed to simultaneously form a silicide on the surface of the substrate 100 and the surface of the gate electrode. At this time, it is preferable to remove all of the first and second remaining insulating films 131R and 132R remaining on the substrate 100. This is because Co, Ti, Ni or the like must be deposited to react with the silicon substrate in order to form the silicide film.

도 13a 및 13b는 스페이서(181, 182) 형성 후 각각 고전압 트랜지스터 및 저전압 트랜지스터의 SEM 단면 사진이다. 도시된 바와 같이, 제1 게이트 절연막(131) 및 제2 게이트 절연막(132)의 언더컷은 스페이서(181, 182)가 형성되면서 완전히 메워진 것을 확인할 수 있다. 이는 스페이서 형성을 위한 HLD 산화막에 의해 언더 컷이 채워졌기 때문에 가능하다. 언더 컷이 남아 있으면 누설 전류, 문턱 전압 조절이 어렵기 때문에, 형성되지 않도록 하거나, 제거되는 것이 바람직하다. 13A and 13B are SEM cross-sectional photographs of the high-voltage transistor and the low-voltage transistor after forming the spacers 181 and 182, respectively. As shown in the figure, it can be seen that the undercuts of the first gate insulating film 131 and the second gate insulating film 132 are completely buried while the spacers 181 and 182 are formed. This is possible because the undercut is filled by the HLD oxide film for forming the spacer. It is preferable that the undercut is not formed or removed because the leakage current and the threshold voltage are difficult to control.

도 14는 본 발명에 의한 20V 고전압 소자(310)의 NMOS hot carrier injection (HCI) 테스트 결과이다. Life time 이 199년으로 나올 정도로 스펙 0.2년 보다 매우 높은 신뢰수준을 나타내었다. 따라서 본 발명과 같이 고전압 소자(310)의 경우, 제1 잔존 절연막의 두께를 제1 게이트 절연막 두께의 10 - 50% 로 했을 때, LDD 영역(160)을 잘 형성할 경우, 높은 신뢰성을 갖는 소자가 형성되는 것이다. 본 발명에서는 스페이서 아래에 존재하는 절연막의 두께가 게이트 전극 아래에 있는 게이트 절연막 두께의 절반 이하, 즉 30 - 50% 가 가장 적합한 두께이다. FIG. 14 shows a result of an NMOS hot carrier injection (HCI) test of the 20V high voltage device 310 according to the present invention. Life time was 199 years, which is much higher than the specification 0.2 years. Therefore, in the case of the high-voltage device 310 as in the present invention, when the thickness of the first remaining insulating film is 10-50% of the thickness of the first gate insulating film, when the LDD region 160 is well formed, . In the present invention, the thickness of the insulating film existing under the spacer is less than half the thickness of the gate insulating film below the gate electrode, that is, 30 to 50% is the most suitable thickness.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the foregoing embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the present invention. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments may be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

100: 기판, 110: 딥웰 영역,
111: 바디 영역, 112: 드리프트 영역
115: Junction isolation 영역, 121-125: 소자 분리 영역
131: 제1 게이트 절연막, 132: 제2 게이트 절연막,
131R: 제1 잔존 절연막, 132R: 제2 잔존 절연막,
151: 제1 게이트 전극, 152: 제2 게이트 전극
160: 제1 도전형의 LDD 영역, 170: 제2 도전형의 LDD 영역
161, 165: 소스 영역 163, 167: 드레인 영역,
171: 바디 컨택 영역 181, 182: 스페이서
210: 제1 전압영역, 220: 제2 전압영역100: substrate, 110: deepwell region,
111: body region, 112: drift region
115: junction isolation region, 121-125: element isolation region
131: a first gate insulating film, 132: a second gate insulating film,
131R: first remaining insulating film, 132R: second remaining insulating film,
151: a first gate electrode, 152: a second gate electrode
160: LDD region of the first conductivity type, 170: LDD region of the second conductivity type
161, 165: source region 163, 167: drain region,
171: Body contact area 181, 182: Spacer
210: a first voltage region, 220: a second voltage region

Claims (14)

제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
상기 제1 및 제2 영역 각각에 제1 및 제2 게이트 절연막을 형성하는 단계;
상기 제1 및 제2 게이트 절연막에 도전막을 형성하는 단계;
상기 도전막을 패터닝 및 식각하여, 상기 제1 및 제2 게이트 절연막 상부 각각에 제1 및 제2 게이트 전극을 형성하면서, 상기 기판 상에 제1 및 제2 게이트 절연막이 남는 단계;
상기 기판 상에 남아 있는 제1 및 제2 게이트 절연막을 동시에 습식 식각하여, 제1 및 제2 잔존 절연막을 형성하는 단계;
상기 제1 및 제2 게이트 전극의 측면을 산화하는 단계;
상기 기판에 이온 주입 공정을 이용하여 LDD 영역을 상기 제1 및 제2 영역에 동시에 형성하는 단계;
상기 제1 잔존 절연막 상에 제1 스페이서를 형성하는 단계; 및
상기 제1 및 제2 잔존 절연막 상에 제1 및 제2 스페이서를 형성하는 단계를 포함하는 다중 전압 반도체 소자의 제조 방법.
Providing a substrate comprising a first region and a second region;
Forming first and second gate insulating films in the first and second regions, respectively;
Forming a conductive film on the first and second gate insulating films;
Patterning and etching the conductive film to leave first and second gate insulating films on the substrate while forming first and second gate electrodes on the first and second gate insulating films, respectively;
Wet etching the first and second gate insulating films remaining on the substrate simultaneously to form first and second remaining insulating films;
Oxidizing the sides of the first and second gate electrodes;
Simultaneously forming an LDD region in the first and second regions using an ion implantation process on the substrate;
Forming a first spacer on the first remaining insulating film; And
And forming first and second spacers on the first and second remaining insulating films.
제1항에 있어서,
상기 기판을 제공하는 단계는,
상기 기판에 제1 및 제2 딥웰 영역을 형성하는 단계;
상기 제1 및 제2 딥웰 영역을 분리하는 격리 영역을 형성하는 단계; 및
상기 제1 딥웰 영역에 바디 영역 및 드리프트 영역을 형성하는 단계를 포함하는 다중 전압 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein providing the substrate comprises:
Forming first and second deepwell regions in the substrate;
Forming an isolation region separating the first and second deepwell regions; And
And forming a body region and a drift region in the first deepwell region.
제1 항에 있어서,
상기 제1 및 제2 스페이서를 형성하는 단계 후,
상기 제1 및 제2 잔존 절연막을 제거하고, 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 다중 전압 반도체 소자의 제조 방법.
The method according to claim 1,
After forming the first and second spacers,
Removing the first and second remaining insulating films to form a source region and a drain region in the substrate.
제1항에 있어서,
상기 제1 게이트 절연막은 30 내지 120 nm 두께를 갖는 CVD 산화막을 포함고, 상기 제1 잔존 절연막의 두께는 상기 제1 게이트 절연막의 두께의 10 - 50 % 인 다중 전압 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the first gate insulating film includes a CVD oxide film having a thickness of 30 to 120 nm, and the thickness of the first remaining insulating film is 10-50% of the thickness of the first gate insulating film.
제1항에 있어서,
상기 LDD 영역을 형성하기 위해 상기 제1 및 제2 게이트 전극을 마스크로 이용하여 이온 주입 하는 다중 전압 반도체 소자의 제조 방법.
The method according to claim 1,
And implanting ions using the first and second gate electrodes as a mask to form the LDD region.
제1항에 있어서,
상기 습식 식각은 희석시킨 불화수소 용액를 포함하는 다중 전압 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the wet etching comprises a diluted hydrogen fluoride solution.
기판에 형성된 제1 영역 및 제2 영역;
상기 제1영역은,
상기 기판에 형성된 제1 게이트 절연막;
상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극;
상기 제1 게이트 전극 측면에 형성된 제1 스페이서;
상기 제1 스페이서 아래에 형성된 제1 잔존 절연막; 및
상기 제1 잔존 절연막 아래에 형성된 제1 LDD 영역;을 포함하고,
상기 제2영역은,
상기 기판에 형성된 제2 게이트 절연막;
상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극;
상기 제2 게이트 전극 측면에 형성된 제2 스페이서;
상기 제2 스페이서 아래에 형성된 제2 잔존 절연막; 및
상기 제2 잔존 절연막 아래에 형성된 제2 LDD 영역;을 포함하고,
상기 제1 잔존 절연막의 두께는 상기 제1 게이트 절연막의 두께와 서로 다르며,
상기 제2 잔존 절연막의 두께는 상기 제2 게이트 절연막의 두께와 서로 다른 것을 특징으로 하는 다중 전압 반도체 소자.
A first region and a second region formed on the substrate;
Wherein the first region comprises:
A first gate insulating film formed on the substrate;
A first gate electrode formed on the first gate insulating film;
A first spacer formed on a side surface of the first gate electrode;
A first remaining insulating film formed under the first spacer; And
And a first LDD region formed under the first remaining insulating film,
Wherein the second region comprises:
A second gate insulating film formed on the substrate;
A second gate electrode formed on the second gate insulating film;
A second spacer formed on a side surface of the second gate electrode;
A second remaining insulating film formed under the second spacer; And
And a second LDD region formed below the second remaining insulating film,
The thickness of the first remaining insulating film is different from the thickness of the first gate insulating film,
Wherein the thickness of the second remaining insulating film is different from the thickness of the second gate insulating film.
제7항에 있어서,
상기 제1 영역은,
상기 기판에 형성된 제1 딥웰 영역;
상기 제1 딥웰 영역에 형성된 바디 영역;
상기 바디 영역과 떨어져 형성된 드리프트 영역;
상기 바디 영역 안에 형성된 소스 영역; 및
상기 드리프트 영역 안에 형성된 드레인 영역;을 더 포함하고,
상기 제2영역은,
상기 기판에 형성된 제2 딥웰 영역;을 더 포함하는 것을 특징으로 하는 다중 전압 반도체 소자.
8. The method of claim 7,
Wherein the first region comprises:
A first deep-well region formed on the substrate;
A body region formed in the first deepwell region;
A drift region formed apart from the body region;
A source region formed in the body region; And
And a drain region formed in the drift region,
Wherein the second region comprises:
And a second dip-well region formed on the substrate.
제7항에 있어서,
상기 제1 영역과 상기 제2 영역을 분리하는 분리 영역;을 더 포함하고,
상기 분리 영역은,
접합 분리 영역; 및
상기 접합 분리 영역에 형성된 웰 영역;을 포함하는 것을 특징으로 하는 다중 전압 반도체 소자.
8. The method of claim 7,
And an isolation region for separating the first region and the second region,
Wherein the separation region comprises:
Junction separation region; And
And a well region formed in the junction isolation region.
기판에 형성된 제1 영역 및 제2 영역;
상기 제1 및 제2 영역을 분리하는 분리영역;
상기 제1 영역에 형성된 제1 게이트 절연막 및 제1 잔존 절연막;
상기 제2 영역에 형성된 제2 게이트 절연막 및 제2 잔존 절연막;
상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극;
상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극;
상기 제1잔존 절연막 상에 형성되고, 상기 제1 게이트 전극 측면에 형성된 제1 스페이서;
상기 제2잔존 절연막 상에 형성되고, 상기 제2 게이트 전극 측면에 형성된 제2 스페이서;
상기 제1 영역에 형성된 소스 영역 및 드레인 영역;을 포함하고,
상기 분리 영역은 깊은 트렌치 구조를 갖는 절연막 구조이고,
상기 깊은 트렌치 구조와 접하여 형성되는 2개의 LOCOS 절연막 또는 얕은 트렌치 구조;를 더 포함하는 것을 특징으로 하는 다중 전압 반도체 소자.
A first region and a second region formed on the substrate;
An isolation region for separating the first and second regions;
A first gate insulating film and a first remaining insulating film formed in the first region;
A second gate insulating film and a second remaining insulating film formed in the second region;
A first gate electrode formed on the first gate insulating film;
A second gate electrode formed on the second gate insulating film;
A first spacer formed on the first remaining insulating film and formed on a side surface of the first gate electrode;
A second spacer formed on the second remaining insulating film and formed on a side surface of the second gate electrode;
And a source region and a drain region formed in the first region,
Wherein the isolation region is an insulating film structure having a deep trench structure,
And two LOCOS insulating films or shallow trench structures formed in contact with the deep trench structure.
제7항에 있어서,
상기 제2 게이트 절연막은 제1 게이트 절연막보다 얇게 형성되고,
상기 제2 잔존 절연막은 상기 제1 잔존 절연막보다 얇게 형성되는 것을 특징으로 하는 다중 전압 반도체 소자.
8. The method of claim 7,
The second gate insulating film is formed to be thinner than the first gate insulating film,
And the second remaining insulating film is formed to be thinner than the first remaining insulating film.
제7항에 있어서,
상기 제1 잔존 절연막의 두께는 상기 제1 게이트 절연막의 두께의 10 - 50 %인 것을 특징으로 하는 다중 전압 반도체 소자.
8. The method of claim 7,
Wherein the thickness of the first remaining insulating film is 10-50% of the thickness of the first gate insulating film.
제7항에 있어서,
상기 제1 영역은 상기 제2 영역보다 전압 영역이 높은 것을 특징으로 하는 다중 전압 반도체 소자.
8. The method of claim 7,
Wherein the first region has a higher voltage region than the second region.
제10항에 있어서,
상기 제1 영역에 형성된 제1 딥웰 영역;
상기 제2 영역에 형성된 제2 딥웰 영역;
상기 제1 잔존 절연막 아래에 일부가 형성된 제1 LDD 영역; 및
상기 제2 잔존 절연막 아래에 일부가 형성된 제2 LDD 영역;을 더 포함하고,
상기 깊은 트렌치 구조의 깊이는 상기 제1 딥웰 영역의 깊이보다 깊은 것을 특징으로 하는 다중 전압 반도체 소자.11. The method of claim 10,
A first deep-well region formed in the first region;
A second deep-well region formed in the second region;
A first LDD region partially formed under the first remaining insulating film; And
And a second LDD region partially formed under the second remaining insulating film,
Wherein the depth of the deep trench structure is deeper than the depth of the first deepwell region.
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