KR930008525B1 - Method for fabricating of a capacitor cell using a disposable sidewall - Google Patents

Method for fabricating of a capacitor cell using a disposable sidewall Download PDF

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KR930008525B1 KR1019900012325A KR900012325A KR930008525B1 KR 930008525 B1 KR930008525 B1 KR 930008525B1 KR 1019900012325 A KR1019900012325 A KR 1019900012325A KR 900012325 A KR900012325 A KR 900012325A KR 930008525 B1 KR930008525 B1 KR 930008525B1
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Abstract

The method is for increasing the capacitance and improving the step coverage in the source region. The gate side well is grown high by using the etching characteristics of the nitride, oxide, and polysilicon layers at the semiconductor manufacturing process. The unnecessary source part side wall of the gate electrode is removed but not the drain part so that the capacitance is increased by the waved surface.

Description

비대칭 디스포저블 측벽을 사용한 커패시터 셀 제조방법Capacitor Cell Manufacturing Method Using Asymmetric Disposable Sidewall

제 1 도는 종래의 반도체 커패시터 셀 공정단면도.1 is a cross-sectional view of a conventional semiconductor capacitor cell process.

제 2 도는 본 발명의 커패시터 셀 공정단면도.2 is a cross-sectional view of a capacitor cell process of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 기판 2 : 웰1 semiconductor substrate 2 well

3 : 필드산화막 4 : 게이트산화막3: field oxide film 4: gate oxide film

5, 22, 26, 28 : 폴리실리콘 6 : 캡 게이트 산화막5, 22, 26, 28: polysilicon 6: cap gate oxide film

7 : 측벽산화막 20 : 질화막7 side wall oxide film 20 nitride film

21 : 산화막 23 : 포토레지스트21: oxide film 23: photoresist

24 : 소오스영역 25 : 산화막24 source region 25 oxide film

27 : 고유전물질27: high dielectric substance

본 발명은 반도체 제조공정에서 디스포저블(Disposable) 측벽(Sidewell)을 이용한 커패시터 셀 제조장법에 관한 것으로, 특히 고집적(HighGH.grade) 반도체 소자에 적당하도록 측벽의 굴곡을 이용하여 커패시터 면적 증가와 스텝커버리지를 개선한 비대칭 디스포저블 측벽을 사용한 셀 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor cell manufacturing method using disposable sidewalls in a semiconductor manufacturing process. Particularly, a capacitor area increase and step using curved sidewalls to be suitable for high GH semiconductor devices are performed. A method of manufacturing a cell using an asymmetric disposable sidewall with improved coverage.

제 1 도는 종래의 커패시터 셀 제조방법을 설명하기 위한 제조공정도로써 (A)와 같이 반도체 기판(1) 상에 P-웰(well)(2)을 형성한 후 필드산화막(3)을 형성하고, 게이트 산화막(4)을 형성한 다음, 전 표면에 게이트 폴리실리콘(5)을 증착한다.FIG. 1 is a manufacturing process diagram for explaining a conventional capacitor cell manufacturing method. After forming a P-well 2 on a semiconductor substrate 1 as in (A), a field oxide film 3 is formed. After the gate oxide film 4 is formed, the gate polysilicon 5 is deposited on the entire surface.

그 다음 상기 게이트 폴리실리콘(5)의 전 표면에 게이트 절연을 위한 캡 게이트 산화막(HTO, HLD, LTO)(6)을 형성하고, 게이트영역을 정의하기 위해 마스킹 및 에칭작업을 실시하여, 캡게이트산화막(6), 폴리실리콘(5), 게이트 산화막(4)을 선택 식각한다.Next, a cap gate oxide layer (HTO, HLD, LTO) 6 for gate insulation is formed on the entire surface of the gate polysilicon 5, and masking and etching are performed to define the gate region, thereby capping the gate. The oxide film 6, the polysilicon 5, and the gate oxide film 4 are selectively etched.

상기 공정후, 숏채널(short channel) 효과를 방지하는 LDD(Lightly Doped Drain) 효과를 위한 n형 불순물 이온을 소오스영역과 드레인 영역에 도핑하여 n-형 접합을 형성한다(단 CMOS의 경우에는 상기 공정의 마스킹막으로 쓰인 포토레지스트 제거 후, PMOS 영역을 마스킹 및 이온주입 공정으로 N-웰의 소오스영역과 드레인영역에 p-접합을 형성한다).After the process, n-type impurity ions for the LDD (Lightly Doped Drain) effect, which prevents short channel effects, are doped in the source region and the drain region to form an n-type junction (in the case of CMOS, After removing the photoresist used as the masking film of the process, the PMOS region is masked and implanted to form a p-junction in the source region and the drain region of the N-well).

그 다음, 게이트 측벽을 형성하기 위해, 전 표면에 산화막을 형성하고 마스킹 및 에칭 작업을 실시하여 측벽산화막(7)을 형성한다.Then, in order to form the gate sidewall, an oxide film is formed on the entire surface, and a sidewall oxide film 7 is formed by performing masking and etching operations.

다시 소오스영역과 드레인 영역에 채널형성을 위해 N형 불순물 이온을 고농도로 주입하여 N＋접합을 형성한다.N-type impurity ions are implanted in high concentration into the source and drain regions to form N + junctions.

이때 측벽산화막(7)의 존재로 인해 게이트 양측면 하단에는 저농도의 N-접합이 남게 된다.At this time, due to the presence of the sidewall oxide film 7, a low concentration of N-junction remains at the lower ends of both sides of the gate.

그리고, (B)와 같은 게이트 폴리실리콘(5), 후속 형성되는 폴리실리콘간의 절연 파괴 현상을 방지하기 위해 HTO(High Temperature Oxide)(8)을 형성한 다음 상기 HTO(8) 위에 1차 스토리지노드용 폴리실리콘(9)을 증착하고, 감광막(10)을 도포하여 스토리지노드 베리드 콘텍을 형성하기 위한 마스킹 및 에칭작업을 수행하여 폴리실리콘(9)과 HTO(8)의 선택 부위를 식각하고 감광막(10)을 제거한 다음 (C)와 같이, 노출된 전 표면에 2차 스토리지 노드용 폴리실리콘(11)을 증착하고 감광막(12)을 도포하여 마스킹 및 폴리실리콘(9, 11)을 선택적으로 식각하고 감광막(12)을 제거하여 스토리지노드(1차＋2차 스토리지노드)을 형성한다.A high temperature oxide (HTO) 8 is formed to prevent dielectric breakdown between the gate polysilicon 5 such as (B) and the polysilicon that is subsequently formed, and then a primary storage node on the HTO 8. The polysilicon 9 is deposited and the photoresist 10 is applied to mask and etch to form a storage node buried contact to etch selected portions of the polysilicon 9 and the HTO 8 and to etch the photoresist. After removing (10), as shown in (C), the polysilicon 11 for the secondary storage node is deposited on the exposed entire surface and the photoresist 12 is applied to selectively mask and etch the polysilicon 9 and 11. Then, the photoresist film 12 is removed to form a storage node (primary + secondary storage node).

그 다음 (D)와 같이 전 표면에 유전체로서 고유전물질(O-N-O, N-O, Ta2O5등)(13)을 형성하고, 마스킹 및 에칭작업을 실시하여 폴리실리콘(11)의 상측에만 고유전물질이 남도록 패터닝 한 다음, 플레이트용 폴리실리콘(14)을 증착하고, 마스킹 및 에칭 작업을 수행하여 플레이트 형성을 위한 패턴을 형성한다.Then, as shown in (D), a high dielectric material (ONO, NO, Ta 2 O 5, etc.) 13 is formed as a dielectric on the entire surface, and masking and etching are performed to obtain a high dielectric material only on the upper side of the polysilicon 11. After patterning the material to remain, the polysilicon 14 for the plate is deposited and masked and etched to form a pattern for forming the plate.

그러나 이와 같은 종래 커패시터의 제조방법에서는 고집적 반도체 소자에서 요구되는 좁은 면적상에 커패시턴스를 만족시키기 위해 트렌치(Trench) 방식이나 스텍(Stack) 방식을 사용하고 있으나 전자의 경우 그 제조방법이 복잡하고, 후자의 경우는 반도체 소자가 고집적화 될수록 높은 적층구조를 가짐으로서 스텝 커버리지가 나빠져 후속 공정시 어려움이 있었다.However, in the conventional method of manufacturing a capacitor, a trench method or a stack method is used to satisfy capacitance on a narrow area required for a highly integrated semiconductor device. However, in the former case, the manufacturing method is complicated. In the case of, the higher the semiconductor device, the higher the stack structure and the worse the step coverage.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체 제조공정시 질화막, 산화막, 폴리실리콘막간의 선택적인 에칭성질을 이용하여 게이트 측벽을 높게 형성시키고, 불필요한 게이트 전극의 소오스 전극쪽을 측벽을 제거하고, 드레인 전극 영역쪽의 측벽을 제거하지 않고, 이를 이용하여 굴곡을 크게 함으로써 커패시터의 면적을 증가시켜 커패시턴스 용량을 증가시키고, 소오스 영역의 스탭커버리지(step coverage)를 개선하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and the gate sidewalls are formed to be high by using selective etching properties between the nitride film, the oxide film, and the polysilicon film during the semiconductor manufacturing process. It is intended to increase the capacitance of the capacitor by increasing the area of the capacitor by removing the sidewalls and increasing the curvature without removing the sidewalls toward the drain electrode region, and to improve the step coverage of the source region. have.

상기와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, an embodiment of the present invention for achieving the above object is as follows.

제 2 도는 본 발명을 설명하기 위한 커퍼시터 셀 제조공정도로 (A)와 같이 반도체 기판(1)에 P형 불순물 이온을 주입하여 P-웰(2)을 형성하고, 필드영역과 활성영역을 정의하기 위해 필드산화막(3)을 형성시킨다.2 is a process diagram of a capacitor cell for explaining the present invention, as shown in (A), P-type impurity ions are implanted into a semiconductor substrate 1 to form a P-well 2, and to define a field region and an active region. The field oxide film 3 is formed.

그 다음, 활성영역에 1차 게이트 산화막을 형성시킨 후, 게이트 전극 형성영역 하단의 반도체층에 문턱전압조절을 위한 마스킹 작업 및 P-이온주입 공정을 수행한 다음, 이온주입공정시 불순물 이온이 주입된 1차 게이트 산화막을 제거하고, 다시 2차 게이트 산화막(4)을 활성영역에 형성하고, 전 표면에 게이트 전극용 폴리실리콘(언도프트 폴리실리콘(undoped polysilicon)＋pocl3또는 인-시루 도프트 폴리실리콘(in-situ polysilicon)(5)을 형성하고, 그 위에 캡게이트 산화막(HTO, HLO, LTO)(6)과 질화막(20)을 형성시킨다.Next, after forming the primary gate oxide layer in the active region, a masking operation for controlling the threshold voltage and a P-ion implantation process are performed in the semiconductor layer under the gate electrode formation region, and then impurity ions are implanted in the ion implantation process. The primary gate oxide film is removed, and the secondary gate oxide film 4 is formed in the active region, and polysilicon (undoped polysilicon + pocl 3 or in-siru doped poly) for the gate electrode is formed on the entire surface. Silicon (in-situ polysilicon) 5 is formed, and capgate oxide films (HTO, HLO, LTO) 6 and nitride film 20 are formed thereon.

그 다음, 게이트 형성을 위해 포트-에치공정으로 질화막(20), 캡게이트 산화막(6), 폴리실리콘(5)을 선택적으로 식각하여 게이트 영역을 정의한 다음, 게이트 에칭시 손상을 보상하고, 후속 공정에서 게이트 측벽 제거시, 게이트 전극용 폴리실리콘(5) 보호 및 접합(Junction) 부분에 에칭손상을 막기 위해, 게이트 폴리실리콘(5)의 노출된 측면을 산화시켜, 게이트 폴리 실리콘(5)의 측벽과 접합(Junction)이 형성될 부분에 산화막(21)을 형성한다.Next, the nitride region 20, the capgate oxide layer 6, and the polysilicon layer 5 are selectively etched by a port-etch process to form a gate to define a gate region, and then compensation for damage during gate etching is performed. In the removal of the gate sidewall at, the side surface of the gate polysilicon 5 is oxidized by oxidizing the exposed side of the gate polysilicon 5 to prevent etching damage to the protection and junction portions of the polysilicon 5 for the gate electrode. The oxide film 21 is formed at the portion where the junction is to be formed.

그 다음, LDD(Lightly Doped Drain) 효과를 위해 이온주입 공정을 수행하여 P-웰(Well)(2)의 반도체층에 N-소오스 접합과 N-드레인 접합을 형성한다(단 CMOS의 경우에는 상기 공정후 포토레지스터(photo-regist) 제거 후, 다시 마스킹 공정과 이온주입 공정을 수행하여 P채널 MOS 트랜지스터의 소오스영역과 드레인영역에 n형 웰(well)에 P-형 이온을 주입한다).Next, an ion implantation process is performed to form a lightly doped drain (LDD) effect to form an N-source junction and an N-drain junction in the semiconductor layer of the P-well (2). After the photo-regist is removed after the process, a masking process and an ion implantation process are performed again to implant P-type ions into an n-type well in a source region and a drain region of the P-channel MOS transistor.

그 다음 전 표면에 불순물이 포함되지 않은(도핑안된) 폴리실리콘을 전면에 증착하고 상기 폴리실리콘을 에치백(dtch back)하여 게이트 측벽과 측벽폴리실리콘(22)을 형성한 후, N형 불순물을 소오스영역과 드레인영역에 고농도로 도핑(doping)하여 n＋접합을 형성한다(단 CMOS 경우에는 포토레지스트 제거후, P채널 MOS의 소오스영역과 드레인영역에 마스킹 공정 및 이온주입 공정으로 P＋이온을 주입한다).Then, depositing polysilicon (non-doped) polysilicon on the entire surface and etching back the polysilicon to form gate sidewalls and sidewall polysilicon 22, and then N-type impurities N + junctions are formed by doping at a high concentration in the source region and the drain region (However, in the case of CMOS, P + ions are implanted into the source region and the drain region of the P-channel MOS through a masking process and an ion implantation process. ).

그 다음 (C)와 같이 측벽 폴리실리콘(22)의 사이에 존재하는 질화막(20)을 식각하고, 전표면에 포토레지스터(23)을 도포한 다음, 선택영역(소오스영역)(24)이 노출되도록 패턴을 형성하고, 소오스영역의 측벽 폴리실리콘(22)을 제거한다.Then, as shown in (C), the nitride film 20 existing between the sidewall polysilicon 22 is etched, the photoresist 23 is applied to the entire surface, and then the selective region (source region) 24 is exposed. A pattern is formed so as to remove the sidewall polysilicon 22 of the source region.

그 다음 포토레지스트(23)를 제거하고, (D)와 같이 전표면에 산화막(HTO, HLD, LTO)(25)을 형성한 후, 마스킹 작업 및 에칭작업을 할 수행하여 드레인영역 상측의 산화막(25)을 선택적으로 식각하여 스토리지노드콘텍을 형성한 후 전표면에 스토리지노드용 폴리실리콘(언도프트)(26)을 증착하고, 마스킹 에칭작업을 수행하여 스토리지노드를 패터닝하고, 상기 스토리지 노드용 폴리실리콘(26)이 상단에 커패시터의 고유전물질(N-O, O-N-O, Ta2O5등)(27)을 형성한다.Then, the photoresist 23 is removed, and oxide films (HTO, HLD, LTO) 25 are formed on the entire surface as shown in (D), and then masking and etching operations are performed to perform the oxide film on the drain region ( 25) is selectively etched to form a storage node contact, and then deposits polysilicon (undoped) 26 for the storage node on the entire surface, and performs a masking etching to pattern the storage node, and the poly for the storage node Silicon 26 forms a high dielectric material (NO, ONO, Ta 2 O 5, etc.) 27 of the capacitor on the top.

그 다음, 노출된 전표면에 플레이트 전극용으로 도핑된 폴리실리콘(28)을 형성하고 마스킹 및 에칭작업으로 플레이트 전극을 패터닝한다.Then, the doped polysilicon 28 is formed on the exposed entire surface for the plate electrode, and the plate electrode is patterned by masking and etching.

상기와 같은 본 발명은 드레인 영역의 게이트 측벽(22)이 높게 형성되어 이에 따른 굴곡으로 스토리지 노드(26)의 면적이 넓어져 커패시턴스(capacitance)가 증가되며, 소오스영역의 측벽 폴리실리콘(22)를 제거함으로써 스텝 커버리지(step coverage)가 개선되어 후속 공정이 용이하게 되고, 제 2a 도에서 게이트 영역을 정의하기 위한 에칭공정 후, 게이트 폴리실리콘(5)의 소오스와 드레인쪽의 노출된 양측면에 산화막(21)을 형성시키므로 고집적 반도체 소자에서 문제시되는 숏채널(short channel) 효과를 줄일 수 있으며, 또한 폴리실리콘(22)으로 게이트 측벽이 형성되어 있으므로 필드산화막(3)과 폴리실리콘(22)의 식각 선택비의 차이로 종래의 산화막으로 형성했을 때 발생할 수 있는 필드산화막(3)의 손상을 방지하여 필드산화막의 전기적 특성을 개선할 수 있는 효과가 있다.In the present invention as described above, the gate sidewall 22 of the drain region is formed to be high, so that the area of the storage node 26 is increased due to the bending, thereby increasing capacitance and increasing the sidewall polysilicon 22 of the source region. Step coverage is improved by the removal to facilitate the subsequent process, and after the etching process to define the gate region in FIG. 2A, an oxide film (exposed on both exposed sides of the source and drain sides of the gate polysilicon 5) 21 to reduce the short channel effect, which is a problem in the highly integrated semiconductor device, and since the gate sidewall is formed of polysilicon 22, the etching selection of the field oxide film 3 and the polysilicon 22 is performed. It is possible to improve the electrical characteristics of the field oxide film by preventing the damage of the field oxide film 3, which may occur when the conventional oxide film is formed due to the difference in ratio. A.

Claims (1)

제 1 도전형 웰(2), 필드산화막(3)이 형성되고 문턱전압 조절용 이온주입된 반도체 기판(1)에 게이트 산화막(4), 게이트 폴리실리콘(5), 산화막(6), 질화막(20)을 차례로 형성하는 공정과, 포토에치공정으로 상기 질화막(20), 산화막(6), 게이트 폴리실리콘(5)을 선택적으로 제거하여 게이트를 패터닝 하는 공정과, 상기 패터닝된 게이트 폴리실리콘(5)의 양측면을 산화시키고 기판의 표면에 저농도의 제 2 도전형 소오스영역과 드레인영역을 형성하는 공정과, 상기 게이트 측벽에 측벽 폴리실리콘(22)을 형성하고 기판(1)에 고농도 제 2 도전형 소오스영역과 드레인영역을 형성하는 공정과, 상기 남아 있는 질화막(20)을 제거하고 비트라인 콘텍이 형성될 소오스영역의 측벽 폴리실리콘(22)을 제거하는 공정과, 전면에 산화막(25)을 증착하고, 스토리지 노드콘택을 형성하는 공정과, 스토리지 노드 콘택부위에 연결되도록 스토리지 노드를 형성하고, 스토리지 노드 위에 유전물질(27) 및 플레이트를 형성하는 공정을 포함하여 제조함을 특징으로 하는 비대칭 디스포저블 측벽을 사용한 커패시터 셀 제조방법.A gate oxide film 4, a gate polysilicon 5, an oxide film 6, and a nitride film 20 are formed on a semiconductor substrate 1 having a first conductivity type well 2 and a field oxide film 3 and implanted with a threshold voltage ion. ) And patterning the gate by selectively removing the nitride film 20, the oxide film 6, and the gate polysilicon 5 by a photoetch process, and the patterned gate polysilicon 5 Oxidizing both side surfaces of the substrate) and forming a low concentration of the second conductivity type source region and a drain region on the surface of the substrate; forming sidewall polysilicon 22 on the sidewall of the gate; Forming a source region and a drain region, removing the remaining nitride film 20 and removing sidewall polysilicon 22 of the source region where a bit line contact is to be formed, and depositing an oxide film 25 on the entire surface Storage node contact Fabrication of a capacitor cell using an asymmetric disposable sidewall, comprising forming a storage node to be connected to a storage node contact, and forming a dielectric material 27 and a plate over the storage node. Way.
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