KR101777265B1 - 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 - Google Patents

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 Download PDF

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Abstract

표시 패널의 구동 방법에서, 제1 데이터 인에이블 신호를 보정 파라미터를 근거로 변환하여 제2 데이터 인에이블 신호를 생성한다. 상기 제1 데이터 인에이블 신호는 제1 주기를 갖고, 상기 제2 데이터 인에이블 신호는 상기 제1 주기 및 상기 제1 주기보다 긴 제2 주기를 갖는다. 상기 제2 데이터 인에이블 신호를 근거로 표시 패널의 게이트 라인들에 각각 출력되는 게이트 신호들을 생성한다. 상기 제1 데이터 인에이블 신호를 근거로 표시 패널의 데이터 라인들에 출력되는 데이터 전압들을 생성한다. 이에 따라, 데이터 전압의 전파 지연을 보상함으로써, 화소의 충전율을 향상시켜, 표시 패널의 표시 품질을 향상시킬 수 있다.

Description

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치{METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE METHOD}
본 발명은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 화상을 표시하는 표시 패널과 상기 표시 패널을 구동하는 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 화소들을 포함한다.
상기 패널 구동부는 게이트 신호 및 데이터 전압을 생성한다. 상기 게이트 라인은 상기 게이트 신호를 상기 화소에 전달하고, 상기 데이터 라인은 상기 데이터 전압을 상기 화소에 전달한다.
상기 게이트 신호는 상기 패널 구동부로부터 멀어질수록 상기 게이트 라인에 의한 전파 지연이 발생하고, 상기 데이터 전압은 상기 패널 구동부로부터 멀어질수록 상기 데이터 라인에 의한 전파 지연이 발생할 수 있다.
상기 게이트 신호가 지연되면 상기 화소의 스위칭 소자가 턴온되는 시간이 줄어들어, 상기 데이터 전압의 충전 시간이 감소할 수 있다. 또한, 상기 데이터 전압이 지연되면, 상기 화소에 전달되는 데이터 전압의 레벨이 감소할 수 있다. 결과적으로, 상기 충전 시간의 감소 또는 상기 데이터 전압의 레벨의 감소에 기인하여, 상기 화소의 충전율이 감소하게 된다.
상기 표시 패널의 대형화 추세가 진행됨에 따라, 상기 게이트 라인 및 데이터 라인에 의한 상기 게이트 신호 및 상기 데이터 전압의 전파 지연 시간도 증가하고 있다. 또한, 상기 표시 패널의 구동 주파수의 증가 추세가 진행됨에 따라, 상기 화소의 충전 시간이 더욱 짧아지고 있다. 결과적으로, 상기 화소의 충전율은 더욱 감소하여 표시 품질이 저하되는 문제가 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 신호의 전파 지연을 보상하여 표시 품질을 향상시키기 위한 표시 패널의 구동 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기한 구동 방법을 수행하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법에서, 제1 데이터 인에이블 신호를 보정 파라미터를 근거로 변환하여 제2 데이터 인에이블 신호를 생성한다. 상기 제1 데이터 인에이블 신호는 제1 주기를 갖고, 상기 제2 데이터 인에이블 신호는 상기 제1 주기 및 상기 제1 주기보다 긴 제2 주기를 갖는다. 상기 제2 데이터 인에이블 신호를 근거로 표시 패널의 게이트 라인들에 각각 출력되는 게이트 신호들을 생성한다. 상기 제1 데이터 인에이블 신호를 근거로 표시 패널의 데이터 라인들에 출력되는 데이터 전압들을 생성한다.
본 발명의 일 실시예에서, 상기 보정 파라미터는 상기 게이트 라인들 중 보정이 필요한 보정 게이트 라인을 식별하는 정보를 포함할 수 있다. 상기 제2 데이터 인에이블 신호는 상기 보정 게이트 라인을 제외한 나머지 게이트 라인들에 대응하여 상기 제1 주기를 갖고, 상기 보정 게이트 라인에 대응하여 상기 제2 주기를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 데이터 인에이블 신호들은 각각 하이 구간 및 로우 구간을 포함할 수 있다. 상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 길 수 있다.
본 발명의 일 실시예에서, 상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 1 마스터 클럭만큼 길 수 있다.
본 발명의 일 실시예에서, 상기 제2 데이터 인에이블 신호의 상기 하이 구간은 상기 제1 데이터 인에이블 신호의 상기 하이 구간과 동일할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 신호들을 생성하는 단계는 상기 제2 데이터 인에이블 신호에 동기된 게이트 클럭 신호를 생성하는 단계 및 상기 게이트 클럭 신호를 이용하여 상기 게이트 신호들을 생성하여 출력하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 클럭 신호는 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제1 구간 후에 라이징되고, 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제2 구간 후에 폴링될 수 있다.
본 발명의 일 실시예에서, 상기 데이터 전압들을 생성하는 단계는 상기 제1 데이터 인에이블 신호에 동기된 로드 신호를 생성하는 단계 및 상기 로드 신호에 응답하여 상기 데이터 전압들을 생성하여 출력하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 로드 신호는 상기 제1 데이터 인에이블 신호의 라이징 에지로부터 제1 구간 후에 라이징되고, 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제2 구간 후에 폴링될 수 있다.
본 발명의 일 실시예에서, 상기 데이터 전압들은 상기 로드 신호에 동기될 수 있다.
본 발명의 일 실시예에서, 상기 로드 신호의 폴링 에지는 상기 게이트 클럭 신호의 라이징 에지와 시간적으로 동일할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 제어부, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 타이밍 제어부는 제1 주기를 갖는 제1 데이터 인에이블 신호를 보정 파라미터를 근거로 변환하여 상기 제1 주기 및 상기 제1 주기보다 긴 제2 주기를 갖는 제2 데이터 인에이블 신호를 생성하고, 상기 제2 데이터 인에이블 신호를 근거로 제1 제어 신호를 생성하며, 상기 제1 데이터 인에이블 신호를 근거로 제2 제어 신호를 생성한다. 상기 게이트 구동부는 상기 제1 제어 신호를 근거로 게이트 신호들을 생성하여 상기 게이트 라인들에 각각 출력한다. 상기 데이터 구동부는 상기 제2 제어 신호를 근거로 데이터 전압들을 생성하여 상기 데이터 라인들에 각각 출력한다.
본 발명의 일 실시예에서, 상기 보정 파라미터는 상기 게이트 라인들 중 보정이 필요한 보정 게이트 라인을 식별하는 정보를 포함할 수 있다. 상기 제2 데이터 인에이블 신호는 상기 보정 게이트 라인을 제외한 나머지 게이트 라인들에 대응하여 상기 제1 주기를 갖고, 상기 보정 게이트 라인에 대응하여 상기 제2 주기를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 데이터 인에이블 신호들은 각각 하이 구간 및 로우 구간을 포함할 수 있다. 상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 길 수 있다.
본 발명의 일 실시예에서, 상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 1 마스터 클럭만큼 길 수 있다.
본 발명의 일 실시예에서, 상기 제2 데이터 인에이블 신호의 상기 하이 구간은 상기 제1 데이터 인에이블 신호의 상기 하이 구간과 동일할 수 있다.
본 발명의 일 실시예에서, 상기 제1 제어 신호는 상기 제2 데이터 인에이블 신호에 동기되는 게이트 클럭 신호를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 제어 신호는 제1 데이터 인에이블 신호에 동기되는 로드 신호를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 로드 신호의 폴링 에지는 상기 게이트 클럭 신호의 라이징 에지와 시간적으로 동일할 수 있다.
본 발명의 일 실시예에서, 상기 표시 장치는 상기 제1 제어 신호를 근거로 제2 게이트 신호들을 생성하여 상기 게이트 라인들에 출력하고, 상기 표시 패널을 기준으로 상기 게이트 구동부의 반대편에 배치되는 제2 게이트 구동부를 더 포함할 수 있다.
이와 같은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 따르면, 데이터 전압의 전파 지연을 보상함으로써, 화소의 충전율을 향상시켜, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 타이밍 제어부를 나타내는 블록도이다.
도 3은 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치의 구동 신호들을 나타내는 파형도이다.
도 4a는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 1의 A화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 4b는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 1의 B화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 4c는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 1의 C화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 4d는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 1의 D화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 5는 도 1의 표시 장치의 구동 신호들을 나타내는 파형도이다.
도 6a는 도 1의 A화소에 인가되는 신호들을 나타내는 파형도이다.
도 6b는 도 1의 B화소에 인가되는 신호들을 나타내는 파형도이다.
도 6c는 도 1의 C화소에 인가되는 신호들을 나타내는 파형도이다.
도 6d는 도 1의 D화소에 인가되는 신호들을 나타내는 파형도이다.
도 7은 도 1의 표시 패널을 구동하는 방법을 나타내는 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 9a는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 8의 A화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 9b는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 8의 B화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 9c는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 8의 C화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 9d는 제2 데이터 인에이블 신호 생성부를 포함하지 않는 표시 장치에서 도 8의 D화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 10a는 도 8의 A화소에 인가되는 신호들을 나타내는 파형도이다.
도 10b는 도 8의 B화소에 인가되는 신호들을 나타내는 파형도이다.
도 10c는 도 8의 C화소에 인가되는 신호들을 나타내는 파형도이다.
도 10d는 도 8의 D화소에 인가되는 신호들을 나타내는 파형도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1000)를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치(1000)는 표시 패널(100), 타이밍 제어부(200), 게이트 구동부(300), 감마 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLN), 복수의 데이터 라인들(DL1 내지 DLM) 및 상기 게이트 라인들(GL1 내지 GLN)과 상기 데이터 라인들(DL1 내지 DLM) 각각에 전기적으로 연결된 복수의 화소들을 포함한다. 상기 게이트 라인들(GL1 내지 GLN)(여기서, N은 자연수)은 제1 방향(DR1)으로 연장되고, 상기 데이터 라인들(DL1 내지 DLM)(여기서, M은 자연수)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 각 화소는 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함한다. 상기 화소들은 매트릭스 형태로 배치된다.
예를 들어, 상기 표시 장치(1000)의 해상도가 1920*1080인 경우, 상기 M은 1920이고, 상기 N은 1080일 수 있고, 상기 화소의 개수는 2,073,600개일 수 있다.
상기 타이밍 제어부(200)는 외부의 장치(미도시)로부터 입력 영상 데이터 및 입력 제어 신호를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호는 마스터 클럭 신호(MCLK), 제1 데이터 인에이블 신호(DE1)를 포함한다. 상기 입력 제어 신호는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 제어부(200)는 상기 입력 영상 데이터 및 상기 입력 제어 신호를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 생성한다. 상기 타이밍 제어부(200)는 상기 입력 제어 신호를 근거로 상기 게이트 구동부(300)의 구동 타이밍을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 타이밍 제어부(200)는 상기 입력 제어 신호를 근거로 상기 데이터 구동부(500)의 구동 타이밍을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 타이밍 제어부(200)의 동작에 대해서는 후술되는 도 2를 참조하여 구체적으로 설명한다.
상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함한다.
상기 게이트 구동부(300)는 상기 타이밍 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL1 내지 GLN)을 구동하기 위한 게이트 신호들(G1 내지 GN)을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들(G1 내지 GN)을 상기 게이트 라인들(GL1 내지 GLN)에 순차적으로 출력한다.
상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)에 집적(integrated)될 수도 있다.
상기 감마전압 생성부(400)는 감마 기준 전압(VGREF)을 생성한다. 상기 감마전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다. 상기 감마전압 생성부(400)는 상기 타이밍 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마전압 생성부(400)로부터 상기 감마 전압들(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 전압들(VGREF)을 이용하여 아날로그 형태의 데이터 전압들(D1 내지 DM)을 생성한다. 상기 데이터 구동부(500)는 상기 데이터 전압들(D1 내지 DM)을 상기 데이터 라인들(DL1 내지 DLM)에 순차적으로 출력한다.
상기 데이터 구동부(500)는 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력한다. 상기 래치는 상기 데이터 신호(DATA)를 일시 저장한 후 상기 신호 처리부에 출력한다. 상기 신호 처리부는 상기 디지털 형태인 상기 데이터 신호(DATA) 및 상기 감마 전압들(VGREF)을 근거로 아날로그 형태의 상기 데이터 전압들(D1 내지 DM)을 생성하여 상기 버퍼부에 출력한다. 상기 버퍼부는 상기 데이터 전압들(D1 내지 DM)의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압들(D1 내지 DM)을 상기 데이터 라인들(DL1 내지 DLM)에 출력한다.
상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)에 집적될 수도 있다.
도 2는 도 1의 타이밍 제어부(200)를 나타내는 블록도이다.
도 2를 참조하면, 상기 타이밍 제어부(200)는 데이터 보정부(210), 제2 데이터 인에이블 신호 생성부(220) 및 제어 신호 생성부(230)를 포함한다. 이는 설명의 편의를 위해 논리적으로 구분하였을 뿐, 하드웨어적으로 구분한 것은 아니다.
상기 데이터 보정부(210)는 외부의 장치로부터 상기 입력 영상 데이터(RGB)를 수신한다. 상기 데이터 보정부(210)는 상기 입력 영상 데이터(RGB)를 보정하여 상기 데이터 신호(DATA)를 생성하여, 상기 데이터 구동부(500)에 출력한다.
상기 데이터 보정부(210)는 색 특성 보상부(미도시), 능동 캐패시턴스 보상부(미도시)를 포함할 수 있다.
상기 색 특성 보상부는 상기 입력 영상 데이터(RGB)를 수신하여 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함)을 수행한다. 상기 색 특성 보상부는 감마 곡선을 이용하여 입력 영상 데이터(RGB)를 보상할 수 있다.
상기 능동 캐패시턴스 보상부는 이전 프레임 데이터와 현재 프레임 데이터를 이용하여 상기 현재 프레임 데이터의 계조 데이터를 보정하는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함)을 수행한다.
상기 제2 데이터 인에이블 신호 생성부(220)는 외부로부터 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)를 수신한다. 상기 제2 데이터 인에이블 신호 생성부(220)는 상기 마스터 클럭 신호(MCLK), 상기 제1 데이터 인에이블 신호(DE1) 및 보상 파라미터를 근거로 제2 데이터 인에이블 신호(DE2)를 생성한다. 상기 제2 데이터 인에이블 신호 생성부(220)는 상기 제2 데이터 인에이블 신호(DE2)를 상기 제어 신호 생성부(230)에 출력한다. 상기 제2 데이터 인에이블 신호 생성부(220)의 동작에 대해서는 후술되는 도 5를 참조하여 더욱 구체적으로 설명한다.
상기 타이밍 제어부(200)는 메모리(미도시)를 더 포함할 수 있다. 상기 메모리는 상기 색 특성 보상부, 상기 능동 캐패시턴스 보상부 및 상기 제2 데이터 인에이블 신호 생성부(220)의 동작에 필요한 자료를 저장할 수 있다. 상기 메모리는 상기 타이밍 제어부(200) 내에 형성될 수 있으며, 상기 타이밍 제어부(200) 외부에 형성될 수도 있다.
상기 제어 신호 생성부(230)는 외부로부터 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)를 수신하고, 상기 제2 데이터 인에이블 신호 생성부(220)로부터 상기 제2 데이터 인에이블 신호(DE2)를 수신한다.
상기 제어 신호 생성부(230)는 상기 마스터 클럭 신호(MCLK) 및 상기 제2 데이터 인에이블 신호(DE2)를 근거로 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제어 신호 생성부(230)는 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)를 근거로 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제어 신호 생성부(230)의 동작에 대해서는 후술되는 도 3 및 도 5를 참조하여 더욱 구체적으로 설명한다.
도 3은 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치의 구동 신호들을 나타내는 파형도이다.
도 2 및 3을 참조하면, 상기 제어 신호 생성부(230)는 외부로부터 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)를 수신한다.
상기 마스터 클럭 신호(MCLK)는 짧은 주기로 반복되는 펄스파이다. 상기 마스터 클럭 신호(MCLK)는 픽셀 클럭 신호라고도 한다. 상기 마스터 클럭 신호(MCLK)의 하나의 펄스는 하나의 화소의 계조 데이터와 대응한다.
상기 제1 데이터 인에이블 신호(DE1)는 제1 주기(C1)로 반복되는 구형파이다. 상기 제1 주기(C1)는 하나의 게이트 라인에 대응하는 화소들에 데이터 전압들을 전달하기 위한 1 수평 주기(1H)일 수 있다.
상기 제1 데이터 인에이블 신호(DE1)는 신호가 하이(High)값을 갖는 하이 구간 및 로우(Low)값을 갖는 로우 구간(HB1)을 갖는다. 상기 하이 구간에서 입력 데이터가 인에이블(Enable)되고, 상기 로우 구간(HB1)에서 입력 데이터가 디스에이블(Disable)된다. 상기 로우 구간(HB1)은 수평 블랭크 구간이라고도 한다.
예를 들어, 상기 표시 장치의 해상도가 1920*1080인 경우, 상기 제1 데이터 인에이블 신호(DE1)의 상기 하이 구간은 1920 마스터 클럭에 대응한다. 상기 로우 구간은 다양하게 설정될 수 있다. 예를 들어, 상기 로우 구간은 180 마스터 클럭에 대응할 수 있다. 이 경우, 상기 제1 주기(C1)는 상기 하이 구간 및 상기 로우 구간을 합산한 2100 마스터 클럭에 대응할 수 있다. 예를 들어, 상기 표시 장치의 구동 주파수가 60Hz인 경우, 상기 1 수평 주기(1H)는 1/60/2100으로, 약 7.94 ㎲이고, 따라서, 상기 제1 주기(C1)도 약 7.94 ㎲일 수 있다.
또한, 상기 입력 영상 데이터(RGB)는 수개의 채널을 통해 상기 타이밍 제어부(200)에 입력될 수 있다. 상기 표시 장치의 해상도가 1920*1080이고, 상기 입력 영상 데이터(RGB)가 2개의 채널을 통해 입력되는 경우, 상기 제1 데이터 인에이블 신호(DE1)의 상기 하이 구간은 960 마스터 클럭에 대응한다. 상기 로우 구간은 다양하게 설정될 수 있으며, 예를 들어, 상기 로우 구간은 90 마스터 클럭에 대응할 수 있다. 이 경우, 상기 제1 주기(C1)는 상기 하이 구간 및 상기 로우 구간을 합산한 1050 마스터 클럭에 대응할 수 있다.
상기 제1 데이터 인에이블 신호(DE1)의 첫 번째 구형파 신호는 제1 게이트 라인(GL1)에 대응하고, 상기 제1 데이터 인에이블 신호(DE1)의 두 번째 구형파 신호는 제2 게이트 라인(GL2)에 대응하며, 상기 제1 데이터 인에이블 신호(DE1)의 N번째 구형파 신호는 제N 게이트 라인(GN)에 대응한다.
예를 들어, 상기 표시 장치의 해상도가 1920*1080인 경우, 상기 제1 데이터 인에이블 신호(DE1)는 1 프레임에 대응하여 1080개의 구형파 신호들을 포함할 수 있다.
상기 제어 신호 생성부(230)는 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)에 기초하여, 상기 로드 신호(TP) 및 상기 게이트 클럭 신호(CPV)를 생성한다.
상기 로드 신호(TP)는 일정 주기로 반복되는 구형파이다.
상기 로드 신호(TP)는 상기 제1 데이터 인에이블 신호(DE1)에 동기될 수 있다. 따라서, 상기 로드 신호(TP)의 주기도 상기 제1 주기(C1)와 동일할 수 있다.
예를 들어, 상기 로드 신호(TP)는 상기 제1 데이터 인에이블 신호(DE1)의 라이징 에지(Rising Edge)로부터 제1 구간(T1) 후에 라이징(Rising)되고, 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제2 구간(T2) 후에 폴링(Falling)될 수 있다. 상기 제2 구간(T2)은 상기 제1 구간(T1)보다 길다. 예를 들어 상기 로드 신호(TP)는 10 마스터 클럭 이내의 구간 동안 하이 값을 유지할 수 있다.
상기 제어 신호 생성부(230)는 상기 로드 신호(TP)를 상기 데이터 구동부(500)에 출력한다.
상기 게이트 클럭 신호(CPV)는 일정 주기로 반복되는 구형파이다.
상기 게이트 클럭 신호(CPV)는 상기 제1 데이터 인에이블 신호(DE1)에 동기될 수 있다. 따라서, 상기 게이트 클럭 신호(CPV)의 주기도 상기 제1 주기(C1)와 동일할 수 있다.
예를 들어, 상기 게이트 클럭 신호(CPV)는 상기 제1 데이터 인에이블 신호(DE1)의 라이징 에지(Rising Edge)로부터 제3 구간(T3) 후에 라이징(Rising)되고, 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제4 구간(T4) 후에 폴링(Falling)될 수 있다. 상기 제4 구간(T4)은 상기 제3 구간(T3)보다 길다.
상기 게이트 클럭 신호(CPV)의 하이 구간은 상기 화소의 충전율 및 상기 게이트 라인의 전파 지연으로 인한 상기 화소의 데이터 오류 등을 고려하여 적절히 조절될 수 있다. 예를 들어 상기 게이트 클럭 신호(CPV)는 상기 제1 주기(C1)의 50% 내지 80% 정도로 설정될 수 있다.
상기 제어 신호 생성부(230)는 상기 게이트 클럭 신호(CPV)를 상기 게이트 구동부(300)에 출력한다.
도 4a는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 1의 A화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다. 도 4b는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 1의 B화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다. 도 4c는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 1의 C화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다. 도 4d는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 1의 D화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 1 및 도 4a 내지 4d를 참조하면, 상기 데이터 구동부(500)는 타이밍 제어부(200)로부터 상기 로드 신호(TP) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마전압 생성부(400)로부터 상기 감마 전압들(VGREF)을 입력 받아, 상기 데이터 전압들(D1 내지 DM)을 생성한다.
상기 데이터 구동부(500)는 상기 로드 신호(TP)에 응답하여 상기 데이터 전압들(D1 내지 DM)을 생성한다. 상기 데이터 전압들(D1, DM)은 상기 로드 신호(TP)에 동기될 수 있다. 예를 들어, 상기 데이터 전압들(D1, DM)은 상기 로드 신호(TP)의 폴링 에지에 동기되어 출력된다.
상기 데이터 전압들(D1, DM)은 연속적으로 제공될 수 있다. 예를 들어, 상기 로드 신호(TP)의 첫 번째 폴링 에지에 대응하여 상기 제1 데이터 전압(D1)을 출력하고, 상기 로드 신호(TP)의 두 번째 폴링 에지에 대응하여 제2 데이터 전압을 블랭크 구간 없이 연속적으로 출력할 수 있다.
상기 게이트 구동부(300)는 상기 게이트 클럭 신호(CPV)에 응답하여 상기 게이트 신호들(G1, GN)을 생성한다. 상기 게이트 신호들(G1, GN)은 상기 게이트 클럭 신호(CPV)에 동기될 수 있다. 예를 들어, 상기 게이트 신호들(G1, GN)은 상기 게이트 클럭 신호(CPV)의 라이징 에지에 라이징되고, 상기 게이트 클럭 신호(CPV)의 폴링 에지에 폴링된다.
상기 게이트 신호들(G1, GN)이 일정치 이상으로 올라가면 상기 게이트 라인들(GL1, GLN)에 연결된 상기 화소의 상기 스위칭 소자가 턴온된다. 상기 게이트 신호들(G1, GN)에 의해 상기 스위칭 소자가 턴온되어 상기 화소들은 상기 데이터 전압들(D1, DM)을 충전한다.
상기 데이터 전압들(D1, DM)은 상기 데이터 구동부(500)로부터 멀어질수록 상기 데이터 라인들(DL1, DLM)에 의한 전파 지연이 일어날 수 있다. 또한, 상기 게이트 신호들(G1, GN)은 상기 게이트 구동부(300)로부터 멀어질수록 상기 게이트 라인들(GL1, GLN)에 의한 전파 지연이 일어날 수 있다.
도 1을 참조하면, 상기 A화소는 제1 게이트 라인(GL1) 및 제1 데이터 라인(D1)에 연결된 화소이고, 상기 B화소는 상기 제1 게이트 라인(GL1) 및 제M 데이터 라인(DM)에 연결된 화소이며, 상기 C화소는 제N 게이트 라인(GLN) 및 상기 제1 데이터 라인(D1)에 연결된 화소이고, 상기 D화소는 상기 제N 게이트 라인(GLN) 및 상기 제M 데이터 라인(DM)에 연결된 화소이다.
도 1 및 4a를 참조하면, 상기 A화소에 대응하는 화소에 전달되는 제1 게이트 신호(G1)는 상기 게이트 구동부(300)와의 거리가 상대적으로 가깝기 때문에 상기 제1 게이트 라인(GL1)에 의한 전파 지연이 거의 일어나지 않는다. 또한, 상기 A화소에 대응하는 화소에 전달되는 제1 데이터 전압(D1)은 상기 데이터 구동부(500)와의 거리가 상대적으로 가깝기 때문에 상기 제1 데이터 라인(DL1)에 의한 전파 지연이 거의 일어나지 않는다.
상기 로드 신호(TP) 및 상기 게이트 클럭 신호(CPV)는 1 수평 주기(1H)로 반복되는 구형파이다.
상기 로드 신호(TP)는 상기 제1 데이터 인에이블 신호(DE1)에 동기되며, 상기 게이트 클럭 신호(CPV)도 상기 제1 데이터 인에이블 신호(DE1)에 동기되므로, 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)에 동기된다. 상기 로드 신호(CPV)의 폴링 에지에서 상기 게이트 클럭 신호(CPV)가 라이징된다.
상기 데이터 전압들(D1 내지 DM)은 상기 로드 신호(TP)에 응답하여 생성된다. 상기 데이터 전압들(D1 내지 DM)은 상기 로드 신호(TP)에 동기될 수 있다.
상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 구형파 파형에 동기된다. 상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다.
상기 게이트 신호들(G1 내지 GN)은 상기 게이트 클럭 신호(CPV)에 응답하여 생성된다. 상기 게이트 신호들(G1 내지 GN)은 상기 게이트 클럭 신호(CPV)에 동기될 수 있다.
상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 구형파 파형에 동기된다. 상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 첫 번째 폴링 에지에서 폴링된다.
도 4a에서 보듯이, 상기 A화소에 대응하는 화소에 전달되는 상기 제1 게이트 신호(G1)의 전파 지연이 거의 없으므로, 상기 화소의 충전 시간은 상대적으로 길다. 또한, 상기 A화소에 대응하는 화소에 전달되는 상기 제1 데이터 전압(D1)의 전파 지연이 거의 없으므로, 상대적으로 높은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 A화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율은 상대적으로 높다.
도 1 및 4b를 참조하면, 상기 B화소에 대응하는 화소에 전달되는 제1 게이트 신호(G1)는 상기 게이트 구동부(300)와의 거리가 상대적으로 멀기 때문에 상기 제1 게이트 라인(GL1)에 의한 전파 지연이 일어날 수 있다. 반면, 상기 B화소에 대응하는 화소에 전달되는 제M 데이터 전압(DM)은 상기 데이터 구동부(500)와의 거리가 상대적으로 가깝기 때문에 상기 제M 데이터 라인(DLM)에 의한 전파 지연이 거의 일어나지 않는다.
상기 로드 신호(TP) 및 상기 게이트 클럭 신호(CPV)는 1 수평 주기(1H)로 반복되는 구형파이다. 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)에 동기된다.
상기 제M 데이터 전압(DM)은 상기 로드 신호(TP)의 M번째 구형파 파형에 동기된다. 상기 제M 데이터 전압(DM)은 상기 로드 신호(TP)의 M번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다.
상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 구형파 파형에 동기된다. 상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 첫 번째 폴링 에지에서 폴링된다. 상기 제1 게이트 신호(G1)는 소정의 시간 동안 전파 지연이 일어난다.
도 4b에서 보듯이, 상기 B화소에 대응하는 화소에 전달되는 상기 제1 게이트 신호(G1)의 전파 지연으로 인해 상기 화소의 스위칭 소자의 턴온 구간이 줄어들어 상기 화소의 충전 시간이 감소할 수 있다. 반면, 상기 B화소에 대응하는 화소에 전달되는 상기 제M 데이터 전압(DM)은 전파 지연이 거의 없으므로, 상대적으로 높은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 B화소에 대응하는 화소의 상기 제M 데이터 전압(DM)의 충전율은 상기 A화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율에 비해 낮을 수 있다.
도 1 및 4c를 참조하면, 상기 C화소에 대응하는 화소에 전달되는 제N 게이트 신호(GN)는 상기 게이트 구동부(300)와의 거리가 상대적으로 가깝기 때문에 상기 제N 게이트 라인(GLN)에 의한 전파 지연이 거의 일어나지 않는다. 반면, 상기 C화소에 대응하는 화소에 전달되는 제1 데이터 전압(D1)은 상기 데이터 구동부(500)와의 거리가 상대적으로 멀기 때문에 상기 제1 데이터 라인(DL1)에 의한 전파 지연이 일어날 수 있다.
상기 로드 신호(TP) 및 상기 게이트 클럭 신호(CPV)는 1 수평 주기(1H)로 반복되는 구형파이다. 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)에 동기된다.
상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 구형파 파형에 동기된다. 상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다. 상기 제1 데이터 전압(D1)은 소정의 시간 동안 전파 지연이 일어난다.
상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)의 N번째 구형파 파형에 동기된다. 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)의 N번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 N번째 폴링 에지에서 폴링된다.
도 4c에서 보듯이, 상기 C화소에 대응하는 화소에 전달되는 상기 제N 게이트 신호(GN)의 전파 지연이 거의 없으므로, 상기 화소의 충전 시간은 상대적으로 길다. 반면, 상기 C화소에 대응하는 화소에 전달되는 상기 제1 데이터 전압(D1)의 전파 지연으로 인해, 상대적으로 낮은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 C화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율은 상기 A화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율에 비해 낮을 수 있다. 또한, 상기 게이트 신호(GN)에 의해 상기 스위칭 소자가 턴온되는 타이밍과 상기 데이터 전압(D1)이 전달되는 타이밍이 맞지 않아, 상기 충전율은 더욱 낮을 수 있다.
도 1 및 4d를 참조하면, 상기 D화소에 대응하는 화소에 전달되는 제N 게이트 신호(GN)는 상기 게이트 구동부(300)와의 거리가 상대적으로 멀기 때문에 상기 제N 게이트 라인(GLN)에 의한 전파 지연이 일어날 수 있다. 또한, 상기 D화소에 대응하는 화소에 전달되는 제M 데이터 전압(DM)은 상기 데이터 구동부(500)와의 거리가 상대적으로 멀기 때문에 상기 제M 데이터 라인(DLM)에 의한 전파 지연이 일어날 수 있다.
상기 로드 신호(TP) 및 상기 게이트 클럭 신호(CPV)는 1 수평 주기(1H)로 반복되는 구형파이다. 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)에 동기된다.
상기 제M 데이터 전압(DM)은 상기 로드 신호(TP)의 M번째 구형파 파형에 동기된다. 상기 제M 데이터 전압(DM)은 상기 로드 신호(TP)의 M번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다. 상기 제M 데이터 전압(DM)은 소정의 시간 동안 전파 지연이 일어난다.
상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)의 N번째 구형파 파형에 동기된다. 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)의 N번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 N번째 폴링 에지에서 폴링된다. 상기 제N 게이트 신호(GN)는 소정의 시간 동안 전파 지연이 일어난다.
도 4d에서 보듯이, 상기 D화소에 대응하는 화소에 전달되는 상기 제N 게이트 신호(GN)의 전파 지연으로 인해 상기 화소의 스위칭 소자의 턴온 구간이 줄어들어 상기 화소의 충전 시간이 감소할 수 있다. 또한, 상기 D화소에 대응하는 화소에 전달되는 상기 제M 데이터 전압(DM)의 전파 지연으로 인해, 상대적으로 낮은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 D화소에 대응하는 화소의 상기 제M 데이터 전압(DM)의 충전율은 상기 B화소에 대응하는 화소의 상기 제M 데이터 전압(DM)의 충전율에 비해 낮을 수 있다.
정리하면, 도 4b 및 4d의 경우, 게이트 전파 지연으로 인해, 화소의 충전율이 감소할 수 있고, 도 4c 및 4d의 경우, 데이터 전파 지연으로 인해 화소의 충전율이 감소할 수 있다. 데이터 전파 지연으로 인한 충전율 감소가 게이트 전파 지연으로 인한 충전율 감소보다 상대적으로 크므로, 데이터 전파 지연의 보상이 요구된다.
도 5는 도 1의 표시 장치(1000)의 구동 신호들을 나타내는 파형도이다.
도 2 및 5를 참조하면, 상기 제2 데이터 인에이블 신호 생성부(220)는 외부로부터 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)를 수신한다.
상기 마스터 클럭 신호(MCLK)는 짧은 주기로 반복되는 펄스파이다. 상기 마스터 클럭 신호(MCLK)의 하나의 펄스는 하나의 화소의 계조 데이터와 대응한다.
상기 제1 데이터 인에이블 신호(DE1)는 제1 주기(C1)로 반복되는 구형파이다. 상기 제1 주기(C1)는 1 수평 주기(1H)일 수 있다. 상기 제1 데이터 인에이블 신호(DE1)는 신호가 하이 값을 갖는 상기 하이 구간 및 로우 값을 갖는 상기 로우 구간(HB1)을 갖는다.
상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)는 상기 도 3의 상기 마스터 클럭 신호(MCLK) 및 상기 제1 데이터 인에이블 신호(DE1)와 동일하므로 구체적인 설명은 생략한다.
상기 제2 데이터 인에이블 신호 생성부(220)는 보정 파라미터를 근거로 상기 제1 데이터 인에이블 신호(DE1)를 변환하여 상기 제2 데이터 인에이블 신호(DE2)를 생성한다.
상기 보정 파라미터는 상기 게이트 라인들 중 보정이 필요한 보정 게이트 라인을 식별하는 정보를 포함한다.
상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 주기(C1) 및 상기 제1 주기보다 긴 제2 주기(C2)를 갖는다. 상기 제2 데이터 인에이블 신호(DE2)는 상기 보정 게이트 라인에 대응하여 상기 제2 주기(C2)를 갖고, 상기 보정 게이트 라인을 제외한 게이트 라인들에 대응하여 상기 제1 주기(C1)를 갖는다.
상기 제2 데이터 인에이블 신호(DE2)는 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호(DE1)의 상기 로우 구간(HB1)을 제1 딜레이 구간(DT1)만큼 연장하여 생성할 수 있다.
상기 제1 딜레이 구간(DT1)은 상기 마스터 클럭 신호(MCLK)와 동기시킬 수 있다. 예를 들어, 상기 제1 딜레이 구간(DT1)은 1 마스터 클럭과 동일할 수 있다.
도 5에서, 상기 보정 게이트 라인은 제K 게이트 라인이다. 따라서, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제K 게이트 라인에 대응하여 상기 제1 주기(C1)보다 긴 상기 제2 주기(C2)를 갖는다.
또한, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)의 K번째 파형의 상기 로우 구간(HB1)을 상기 제1 딜레이 구간(DT1)만큼 연장하여 생성한다. 그러므로, 상기 K번째 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호(DE2)의 로우 구간(HB2)은 상기 제1 데이터 인에이블 신호(DE1)의 상기 로우 구간(HB1)보다 길다.
상기 게이트 클럭 신호(CPV)는 상기 제2 데이터 인에이블 신호(DE2)에 동기되어 생성되고, 상기 게이트 신호들(G1 내지 GN)은 상기 게이트 클럭 신호(CPV)에 동기된다.
상기 K번째 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호(DE2)가 상기 제1 주기(C1)보다 상기 딜레이 구간(DT)만큼 긴 상기 제2 주기(C2)를 갖도록 조절되는 경우, 제K+1 게이트 라인에 대응하는 게이트 클럭 신호(CPV)의 하이 구간이 상기 딜레이 구간(DT)만큼 라이징 시점이 지연되고, 그에 따라 상기 제K+1 게이트 신호의 라이징 시점이 지연된다. 이와 같이, 상기 보상 게이트 라인을 설정하면 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상할 수 있다.
상기 보정 파라미터에 대해 구체적으로 설명한다.
상기 보정 파라미터는 상기 게이트 라인들 중 상기 보정 게이트 라인의 정보를 포함하고, 상기 보정 파라미터는 복수 개의 상기 보정 게이트 라인들을 포함할 수 있다. 상기 보정 게이트 라인의 최대 개수는 상기 표시 패널(100)에서 최대로 발생할 수 있는 데이터 전파 지연을 기초로 미리 설정할 수 있다.
상기 보정 파라미터는 룩업 테이블 형태로 저장될 수 있다. 상기 룩업 테이블은 상기 제2 데이터 인에이블 생성부(220) 내에 배치되는 메모리(미도시)에 저장될 수 있다. 이와는 달리, 상기 메모리는 상기 제2 데이터 인에이블 생성부(220) 외부에 별도로 배치될 수 있다.
표 1은 상기 보정 파라미터를 저장한 제1 룩업 테이블이다.
[표 1]
Figure 112010085316525-pat00001
표 1에서 상기 룩업 테이블은 100개의 스텝을 포함하므로, 최대 100개의 보정 게이트 라인을 설정할 수 있다. 상기 룩업 테이블은 100개의 보정 게이트 라인들을 포함한다.
제1 스텝에서 보정 게이트 라인은 3이므로, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제3 게이트 라인에 대응하여 상기 제1 주기(C1)보다 상기 제1 딜레이 구간(DT1)만큼 긴 상기 제2 주기(C2)를 갖는다. 그로 인해, 상기 제4 게이트 라인부터 상기 제1 딜레이 구간(DT1)만큼 지연된 상기 게이트 신호가 출력된다.
제2 스텝에서 보정 게이트 라인은 10이므로, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제10 게이트 라인에 대응하여 상기 제1 주기(C1)보다 상기 제1 딜레이 구간(DT1)만큼 긴 상기 제2 주기(C2)를 갖는다. 그로 인해, 상기 제11 게이트 라인부터 상기 제1 딜레이 구간(DT1)만큼 더 지연된 상기 게이트 신호가 출력된다.
제3 스텝에서 보정 게이트 라인은 50이므로, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제50 게이트 라인에 대응하여 상기 제1 주기(C1)보다 상기 제1 딜레이 구간(DT1)만큼 긴 상기 제2 주기(C2)를 갖는다. 그로 인해, 상기 제51 게이트 라인부터 상기 제1 딜레이 구간(DT1)만큼 더 지연된 상기 게이트 신호가 출력된다.
최종적으로, 상기 제N 게이트 신호는 총 100개의 상기 제1 딜레이 구간만큼 지연될 수 있다.
표 2는 상기 보정 파라미터를 저장한 제2 룩업 테이블이다.
[표 2]
Figure 112010085316525-pat00002
표 2에서도 상기 룩업 테이블은 100개의 스텝을 포함하므로, 최대 100개의 보정 게이트 라인을 설정할 수 있다. 상기 데이터 전파 지연의 정도에 따라 상기 보정 게이트 라인은 100개 미만으로 설정할 수 있다.
상기 표시 장치(1000)의 해상도가 1920*1080이라고 가정하면, 상기 게이트 라인들의 개수는 1080개일 수 있다. 이 때, 상기 보정 게이트 라인을 상기 게이트 라인들의 개수를 초과하도록 설정하면, 상기 스텝에서는 상기 제2 데이터 인에이블 신호(DE2)가 변화되지 않는다.
제1 스텝에서 보정 게이트 라인은 200이므로, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제200 게이트 라인에 대응하여 상기 제2 주기(C2)를 갖는다. 그로 인해, 상기 제201 게이트 라인부터 상기 제1 딜레이 구간(DT1)만큼 지연된 상기 게이트 신호가 출력된다.
제2 스텝에서 보정 게이트 라인은 600이므로, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제600 게이트 라인에 대응하여 상기 제2 주기(C2)를 갖는다. 그로 인해, 상기 제601 게이트 라인부터 상기 제1 딜레이 구간(DT1)만큼 더 지연된 상기 게이트 신호가 출력된다.
제3 스텝에서 보정 게이트 라인은 600이므로, 상기 제2 데이터 인에이블 신호(DE2)는 상기 제600 게이트 라인에 대응하여 상기 제2 주기(C2)를 갖는다. 그로 인해, 상기 제601 게이트 라인부터 상기 제1 딜레이 구간(DT1)만큼 더 지연된 상기 게이트 신호가 출력된다.
그러나, 제4 내지 100 스텝들에서 보정 게이트 라인은 2000이고, 상기 게이트 라인의 개수 1080을 초과하므로, 상기 제4 내지 100 스텝들은 상기 제2 데이터 인에이블 신호(DE2)를 변환하지 않는다.
최종적으로, 상기 제N 게이트 신호는 총 3개의 상기 제1 딜레이 구간만큼 지연될 수 있다.
도 6a는 도 1의 A화소에 인가되는 신호들을 나타내는 파형도이다. 도 6b는 도 1의 B화소에 인가되는 신호들을 나타내는 파형도이다. 도 6c는 도 1의 C화소에 인가되는 신호들을 나타내는 파형도이다. 도 6d는 도 1의 D화소에 인가되는 신호들을 나타내는 파형도이다.
도 1을 참조하면, 상기 A화소는 제1 게이트 라인(GL1) 및 제1 데이터 라인(D1)에 연결된 화소이고, 상기 B화소는 상기 제1 게이트 라인(GL1) 및 제M 데이터 라인(DM)에 연결된 화소이며, 상기 C화소는 제N 게이트 라인(GLN) 및 상기 제1 데이터 라인(D1)에 연결된 화소이고, 상기 D화소는 상기 제N 게이트 라인(GLN) 및 상기 제M 데이터 라인(DM)에 연결된 화소이다.
도 1 및 6a를 참조하면, 상기 A화소에 전달되는 상기 제1 데이터 전압(D1)은 전파 지연이 거의 일어나지 않으므로, 상기 A화소에 대해서는 데이터 전파 지연에 대한 보상이 거의 요구되지 않는다.
따라서, 상기 제1 게이트 라인(GL1)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)와 실질적으로 동일하다.
결과적으로, 도 6a의 파형도는 도 4a의 파형도와 실질적으로 동일하다. 도 6a에 대한 자세한 설명은 생략한다.
도 1 및 6b를 참조하면, 상기 B화소에 전달되는 상기 제M 데이터 전압(DM)은 전파 지연이 거의 일어나지 않으므로, 상기 B화소에 대해서는 데이터 전파 지연에 대한 보상이 거의 요구되지 않는다.
따라서, 상기 제1 게이트 라인(GL1)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)와 실질적으로 동일하다.
결과적으로, 도 6b의 파형도는 도 4b의 파형도와 실질적으로 동일하다. 도 6b에 대한 자세한 설명은 생략한다.
도 1 및 6c를 참조하면, 상기 C화소에 전달되는 상기 제1 데이터 전압(D1)은 전파 지연이 일어나므로, 상기 C화소에 대해서는 데이터 전파 지연에 대한 보상이 요구된다.
상기 보상 파라미터는 상기 제1 게이트 라인으로부터 상기 제N 게이트 라인까지의 상기 게이트 라인들 중 상기 보상 게이트 라인의 정보를 포함한다.
상기 제N 게이트 라인(GLN)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)에 비해 총 딜레이 구간(DTT)만큼 연장된다. 상기 총 딜레이 구간(DTT)은 하나의 보상 게이트 라인에 대응하여 연장되는 상기 제1 딜레이 구간(DT1)과 상기 제N 게이트 라인에 이르기까지의 보상 게이트 라인의 총 개수의 곱셈 값이다.
상기 제2 데이터 인에이블 신호(DE2)에 동기되어, 상기 제N 게이트 라인(GLN)에 대한 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연된다. 또한, 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)에 동기되어, 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연되어 라이징된다.
결과적으로, 상기 제1 데이터 전압(D1)의 레벨이 일정 수준 이상일 때, 상기 제N 게이트 신호(GN)가 라이징되어, 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상할 수 있다.
도 1 및 6d를 참조하면, 상기 D화소에 전달되는 상기 제M 데이터 전압(DM)은 전파 지연이 일어나므로, 상기 D화소에 대해서는 데이터 전파 지연에 대한 보상이 요구된다.
상기 보상 파라미터는 상기 제1 게이트 라인으로부터 상기 제N 게이트 라인까지의 상기 게이트 라인들 중 상기 보상 게이트 라인의 정보를 포함한다.
상기 제N 게이트 라인(GLN)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)에 비해 총 딜레이 구간(DTT)만큼 연장된다.
상기 제2 데이터 인에이블 신호(DE2)에 동기되어, 상기 제N 게이트 라인(GLN)에 대한 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연된다. 또한, 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)에 동기되어, 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연되어 라이징된다.
결과적으로, 상기 제M 데이터 전압(DM)의 레벨이 일정 수준 이상일 때, 상기 제N 게이트 신호(GN)가 라이징되어, 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상할 수 있다.
도 7은 도 1의 표시 패널(100)을 구동하는 방법을 나타내는 흐름도이다.
도 1, 2 및 7을 참조하면, 상기 타이밍 제어부(200)는 상기 입력 영상 데이터 및 상기 입력 제어 신호를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 생성한다(단계 S100).
상기 타이밍 제어부(200)는 상기 데이터 보정부(210), 상기 제2 데이터 인에이블 신호 생성부(220) 및 상기 제어 신호 생성부(230)를 포함한다.
상기 제2 데이터 인에이블 신호 생성부(220)는 상기 보정 파라미터를 근거로 상기 제1 데이터 인에이블 신호(DE1)를 변환하여 상기 제2 데이터 인에이블 신호(DE2)를 생성한다(단계 S110).
상기 제어 신호 생성부(230)는 상기 제2 데이터 인에이블 신호(DE2)를 근거로 상기 제2 데이터 인에이블 신호(DE2)에 동기된 상기 게이트 클럭 신호(CPV)를 생성하여 상기 게이트 구동부(300)에 출력한다(단계 S120).
상기 제어 신호 생성부(230)는 상기 제1 데이터 인에이블 신호(DE1)를 근거로 상기 제1 데이터 인에이블 신호(DE1)에 동기된 상기 로드 신호(TP)를 생성하여 상기 데이터 구동부(500)에 출력한다(단계 S130).
상기 게이트 구동부(300)는 상기 게이트 클럭 신호(CPV)에 응답하여, 상기 게이트 클럭 신호(CPV)에 동기된 상기 게이트 신호들(G1 내지 GN)을 생성하여, 상기 게이트 라인들(GL1 내지 GLN)에 출력한다(단계 S200).
상기 데이터 구동부(500)는 상기 로드 신호(TP)에 응답하여, 상기 로드 신호(TP)에 동기된 상기 데이터 전압들(D1 내지 DM)을 생성하여, 상기 데이터 라인들(DL1 내지 DLM)에 출력한다(단계 S300).
본 실시예에 따르면, 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상하여 상기 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치(1000A)를 나타내는 블록도이다.
도 8의 표시 장치(1000A)는 제1 및 제2 게이트 구동부들(310, 320)을 포함하는 것을 제외하면, 도 1의 표시 장치(1000)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
또한, 도 8의 표시 패널(100)을 구동하는 방법은 도 1의 표시 패널(100)을 구동하는 방법과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 8을 참조하면, 상기 표시 장치(1000)는 표시 패널(100), 타이밍 제어부(200), 제1 게이트 구동부(310), 제2 게이트 구동부(320), 감마 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLN), 복수의 데이터 라인들(DL1 내지 DLM) 및 상기 게이트 라인들(GL1 내지 GLN)과 상기 데이터 라인들(DL1 내지 DLM) 각각에 전기적으로 연결된 복수의 화소들을 포함한다. 상기 게이트 라인들(GL1 내지 GLN)(여기서, N은 자연수)은 제1 방향(DR1)으로 연장되고, 상기 데이터 라인들(DL1 내지 DLM)(여기서, M은 자연수)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 각 화소는 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함한다. 상기 화소들은 매트릭스 형태로 배치된다.
상기 타이밍 제어부(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(MCLK, DE1)를 수신한다. 상기 입력 제어 신호는 마스터 클럭 신호(MCLK), 제1 데이터 인에이블 신호(DE1)를 포함한다.
상기 타이밍 제어부(200)는 상기 입력 영상 데이터 및 상기 입력 제어 신호를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 생성한다. 상기 타이밍 제어부(200)는 상기 제1 제어 신호(CONT1)를 상기 제1 및 제2 게이트 구동부들(310, 320)에 출력한다. 상기 타이밍 제어부(200)는 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력한다.
상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함한다.
상기 타이밍 제어부(200)는 데이터 보정부(210), 제2 데이터 인에이블 신호 생성부(220) 및 제어 신호 생성부(230)를 포함한다. 상기 제2 데이터 인에이블 신호 생성부(220)는 상기 마스터 클럭 신호(MCLK), 상기 제1 데이터 인에이블 신호(DE1) 및 보상 파라미터를 근거로 제2 데이터 인에이블 신호(DE2)를 생성한다.
상기 제1 게이트 구동부(310)는 상기 타이밍 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 신호들(G1 내지 GN)을 생성하여, 상기 게이트 라인들(GL1 내지 GLN)의 제1 단부에 출력한다.
상기 제2 게이트 구동부(320)는 상기 표시 패널(100)을 기준으로 상기 제1 게이트 구동부(310)와 반대편에 배치될 수 있다. 상기 제2 게이트 구동부(320)는 상기 타이밍 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 신호들(G1 내지 GN)을 생성하여, 상기 게이트 라인들(GL1 내지 GLN)의 상기 제1 단부와 반대인 제2 단부에 출력한다.
상기 감마전압 생성부(400)는 감마 기준 전압(VGREF)을 생성한다. 상기 감마전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다.
상기 데이터 구동부(500)는 상기 타이밍 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마전압 생성부(400)로부터 상기 감마 전압들(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 전압들(VGREF)을 이용하여 아날로그 형태의 데이터 전압들(D1 내지 DM)을 생성하여, 상기 데이터 라인들(DL1 내지 DLM)에 순차적으로 출력한다.
도 9a는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 8의 A화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다. 도 9b는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 8의 B화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다. 도 9c는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 8의 C화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다. 도 9d는 제2 데이터 인에이블 신호 생성부(220)를 포함하지 않는 표시 장치에서 도 8의 D화소에 대응하는 화소에 인가되는 신호들을 나타내는 파형도이다.
도 8을 참조하면, 상기 A화소는 제1 게이트 라인(GL1) 및 제1 데이터 라인(D1)에 연결된 화소이고, 상기 B화소는 상기 제1 게이트 라인(GL1) 및 제M/2 데이터 라인(DM/2)에 연결된 화소이며, 상기 C화소는 제N 게이트 라인(GLN) 및 상기 제1 데이터 라인(D1)에 연결된 화소이고, 상기 D화소는 상기 제N 게이트 라인(GLN) 및 상기 제M/2 데이터 라인(DM/2)에 연결된 화소이다.
도 8 및 9a를 참조하면, 상기 A화소에 대응하는 화소에 전달되는 제1 게이트 신호(G1)는 상기 제1 게이트 구동부(310)와의 거리가 상대적으로 가깝기 때문에 상기 제1 게이트 라인(GL1)에 의한 전파 지연이 거의 일어나지 않는다. 또한, 상기 A화소에 대응하는 화소에 전달되는 제1 데이터 전압(D1)은 상기 데이터 구동부(500)와의 거리가 상대적으로 가깝기 때문에 상기 제1 데이터 라인(DL1)에 의한 전파 지연이 거의 일어나지 않는다.
상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 구형파 파형에 동기된다. 상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다.
상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 구형파 파형에 동기된다. 상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 첫 번째 폴링 에지에서 폴링된다.
단, 상기 제1 게이트 신호(G1)는 상기 제1 게이트 구동부(310)로부터 전달되는 신호와 상기 제2 게이트 구동부(320)로부터 전달되는 신호가 합쳐지므로 도 4a의 파형과 비교할 때, 상대적으로 오랜 시간 동안 하이 구간을 유지할 수 있다.
상기 A화소에 대응하는 화소에 전달되는 상기 제1 게이트 신호(G1)의 전파 지연이 거의 없으므로, 상기 화소의 충전 시간은 상대적으로 길다. 또한, 상기 A화소에 대응하는 화소에 전달되는 상기 제1 데이터 전압(D1)의 전파 지연이 거의 없으므로, 상대적으로 높은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 A화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율은 상대적으로 높다.
도 8 및 9b를 참조하면, 상기 B화소에 대응하는 화소에 전달되는 제1 게이트 신호(G1)는 상기 제1 및 제2 게이트 구동부들(310, 320)과의 거리가 상대적으로 멀기 때문에 상기 제1 게이트 라인(GL1)에 의한 전파 지연이 일어날 수 있다. 반면, 상기 B화소에 대응하는 화소에 전달되는 제M/2 데이터 전압(DM/2)은 상기 데이터 구동부(500)와의 거리가 상대적으로 가깝기 때문에 상기 제M/2 데이터 라인(DLM/2)에 의한 전파 지연이 거의 일어나지 않는다.
상기 제M/2 데이터 전압(DM/2)은 상기 로드 신호(TP)의 M/2번째 구형파 파형에 동기된다. 상기 제M/2 데이터 전압(DM/2)은 상기 로드 신호(TP)의 M/2번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다.
상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 구형파 파형에 동기된다. 상기 제1 게이트 신호(G1)는 상기 게이트 클럭 신호(CPV)의 첫 번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 첫 번째 폴링 에지에서 폴링된다.
상기 제1 게이트 신호(G1)는 상기 제1 게이트 구동부(310)로부터 전달되는 신호와 상기 제2 게이트 구동부(320)로부터 전달되는 신호가 합쳐지지만, B화소에 대응하는 화소는 상기 제1 및 제2 게이트 구동부들(310, 320)로부터의 거리가 거의 동일하므로, 상기 제1 게이트 신호(G1)의 하이 구간이 거의 연장되지 않는다. 그러므로, 상기 제1 게이트 신호(G1)는 소정의 시간 동안 전파 지연이 일어난다.
상기 B화소에 대응하는 화소에 전달되는 상기 제1 게이트 신호(G1)의 전파 지연으로 인해 상기 화소의 스위칭 소자의 턴온 구간이 줄어들어 상기 화소의 충전 시간이 감소할 수 있다. 반면, 상기 B화소에 대응하는 화소에 전달되는 상기 제M/2 데이터 전압(DM/2)은 전파 지연이 거의 없으므로, 상대적으로 높은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 B화소에 대응하는 화소의 상기 제M/2 데이터 전압(DM/2)의 충전율은 상기 A화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율에 비해 낮을 수 있다.
도 8 및 9c를 참조하면, 상기 C화소에 대응하는 화소에 전달되는 제N 게이트 신호(GN)는 상기 제1 게이트 구동부(310)와의 거리가 상대적으로 가깝기 때문에 상기 제N 게이트 라인(GLN)에 의한 전파 지연이 거의 일어나지 않는다. 반면, 상기 C화소에 대응하는 화소에 전달되는 제1 데이터 전압(D1)은 상기 데이터 구동부(500)와의 거리가 상대적으로 멀기 때문에 상기 제1 데이터 라인(DL1)에 의한 전파 지연이 일어날 수 있다.
상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 구형파 파형에 동기된다. 상기 제1 데이터 전압(D1)은 상기 로드 신호(TP)의 첫 번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다. 상기 제1 데이터 전압(D1)은 소정의 시간 동안 전파 지연이 일어난다.
상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)의 N번째 구형파 파형에 동기된다. 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)의 N번째 라이징 에지에서 라이징되고, 상기 게이트 클럭 신호(CPV)의 N번째 폴링 에지에서 폴링된다.
단, 상기 제N 게이트 신호(GN)는 상기 제1 게이트 구동부(310)로부터 전달되는 신호와 상기 제2 게이트 구동부(320)로부터 전달되는 신호가 합쳐지므로 도 4c의 파형과 비교할 때, 상대적으로 오랜 시간 동안 하이 구간을 유지할 수 있다.
상기 C화소에 대응하는 화소에 전달되는 상기 제N 게이트 신호(GN)의 전파 지연이 거의 없으므로, 상기 화소의 충전 시간은 상대적으로 길다. 반면, 상기 C화소에 대응하는 화소에 전달되는 상기 제1 데이터 전압(D1)의 전파 지연으로 인해, 상대적으로 낮은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 C화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율은 상기 A화소에 대응하는 화소의 상기 제1 데이터 전압(D1)의 충전율에 비해 낮을 수 있다.
도 8 및 9d를 참조하면, 상기 D화소에 대응하는 화소에 전달되는 제N 게이트 신호(GN)는 상기 제1 및 제2 게이트 구동부들(310, 320)과의 거리가 상대적으로 멀기 때문에 상기 제N 게이트 라인(GLN)에 의한 전파 지연이 일어날 수 있다. 또한, 상기 D화소에 대응하는 화소에 전달되는 제M/2 데이터 전압(DM/2)은 상기 데이터 구동부(500)와의 거리가 상대적으로 멀기 때문에 상기 제M/2 데이터 라인(DLM/2)에 의한 전파 지연이 일어날 수 있다.
상기 제M/2 데이터 전압(DM/2)은 상기 로드 신호(TP)의 M/2번째 구형파 파형에 동기된다. 상기 제M/2 데이터 전압(DM/2)은 상기 로드 신호(TP)의 M/2번째 폴링 에지에서 라이징되어, 1 수평 주기(1H)동안 지속된다. 상기 제M/2 데이터 전압(DM/2)은 소정의 시간 동안 전파 지연이 일어난다.
상기 제N 게이트 신호(GN)는 상기 제1 게이트 구동부(310)로부터 전달되는 신호와 상기 제2 게이트 구동부(320)로부터 전달되는 신호가 합쳐지지만, D화소에 대응하는 화소는 상기 제1 및 제2 게이트 구동부들(310, 320)로부터의 거리가 거의 동일하므로, 상기 제N 게이트 신호(GN)의 하이 구간이 거의 연장되지 않는다. 그러므로, 상기 제N 게이트 신호(GN)는 소정의 시간 동안 전파 지연이 일어난다.
상기 D화소에 대응하는 화소에 전달되는 상기 제N 게이트 신호(GN)의 전파 지연으로 인해 상기 화소의 스위칭 소자의 턴온 구간이 줄어들어 상기 화소의 충전 시간이 감소할 수 있다. 또한, 상기 D화소에 대응하는 화소에 전달되는 상기 제M/2 데이터 전압(DM/2)의 전파 지연으로 인해, 상대적으로 낮은 데이터 전압을 상기 화소에 제공한다. 결과적으로, 상기 D화소에 대응하는 화소의 상기 제M/2 데이터 전압(DM/2)의 충전율은 상기 B화소에 대응하는 화소의 상기 제M/2 데이터 전압(DM/2)의 충전율에 비해 낮을 수 있다.
정리하면, 도 9b 및 9d의 경우, 게이트 전파 지연으로 인해, 화소의 충전율이 감소할 수 있고, 도 9c 및 9d의 경우, 데이터 전파 지연으로 인해 화소의 충전율이 감소할 수 있다. 그러나, 본 실시예에서는 상기 표시 장치(1000A)가 상기 제1 및 제2 게이트 구동부들(310, 320)을 포함하여 상기 게이트 라인들의 양단에 상기 게이트 신호들(G1 내지 GN)이 전달되므로, 도 4b 및 4d와 비교할 때, 도 9b 및 9d에서의 게이트 전파 지연은 상대적으로 감소한다.
도 10a는 도 8의 A화소에 인가되는 신호들을 나타내는 파형도이다. 도 10b는 도 8의 B화소에 인가되는 신호들을 나타내는 파형도이다. 도 10c는 도 8의 C화소에 인가되는 신호들을 나타내는 파형도이다. 도 10d는 도 8의 D화소에 인가되는 신호들을 나타내는 파형도이다.
도 8 및 10a를 참조하면, 상기 A화소에 전달되는 상기 제1 데이터 전압(D1)은 전파 지연이 거의 일어나지 않으므로, 상기 A화소에 대해서는 데이터 전파 지연에 대한 보상이 거의 요구되지 않는다.
따라서, 상기 제1 게이트 라인(GL1)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)와 실질적으로 동일하다.
결과적으로, 도 10a의 파형도는 도 9a의 파형도와 실질적으로 동일하다. 도 10a에 대한 자세한 설명은 생략한다.
도 8 및 10b를 참조하면, 상기 B화소에 전달되는 상기 제M/2 데이터 전압(DM/2)은 전파 지연이 거의 일어나지 않으므로, 상기 B화소에 대해서는 데이터 전파 지연에 대한 보상이 거의 요구되지 않는다.
따라서, 상기 제1 게이트 라인(GL1)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)와 실질적으로 동일하다.
결과적으로, 도 10b의 파형도는 도 9b의 파형도와 실질적으로 동일하다. 도 6b에 대한 자세한 설명은 생략한다.
도 8 및 10c를 참조하면, 상기 C화소에 전달되는 상기 제1 데이터 전압(D1)은 전파 지연이 일어나므로, 상기 C화소에 대해서는 데이터 전파 지연에 대한 보상이 요구된다.
상기 보상 파라미터는 상기 제1 게이트 라인으로부터 상기 제N 게이트 라인까지의 상기 게이트 라인들 중 상기 보상 게이트 라인의 정보를 포함한다.
상기 제N 게이트 라인(GLN)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)에 비해 총 딜레이 구간(DTT)만큼 연장된다.
상기 제2 데이터 인에이블 신호(DE2)에 동기되어, 상기 제N 게이트 라인(GLN)에 대한 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연된다. 또한, 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)에 동기되어, 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연되어 라이징된다.
결과적으로, 상기 제1 데이터 전압(D1)의 레벨이 일정 수준 이상일 때, 상기 제N 게이트 신호(GN)가 라이징되어, 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상할 수 있다.
도 8 및 10d를 참조하면, 상기 D화소에 전달되는 상기 제M/2 데이터 전압(DM/2)은 전파 지연이 일어나므로, 상기 D화소에 대해서는 데이터 전파 지연에 대한 보상이 요구된다.
상기 보상 파라미터는 상기 제1 게이트 라인으로부터 상기 제N 게이트 라인까지의 상기 게이트 라인들 중 상기 보상 게이트 라인의 정보를 포함한다.
상기 제N 게이트 라인(GLN)에 대한 상기 제2 데이터 인에이블 신호(DE2)는 상기 제1 데이터 인에이블 신호(DE1)에 비해 총 딜레이 구간(DTT)만큼 연장된다.
상기 제2 데이터 인에이블 신호(DE2)에 동기되어, 상기 제N 게이트 라인(GLN)에 대한 상기 게이트 클럭 신호(CPV)는 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연된다. 또한, 상기 제N 게이트 신호(GN)는 상기 게이트 클럭 신호(CPV)에 동기되어, 상기 로드 신호(TP)의 폴링 에지로부터 상기 총 딜레이 구간(DTT)만큼 지연되어 라이징된다.
결과적으로, 상기 제M/2 데이터 전압(DM/2)의 레벨이 일정 수준 이상일 때, 상기 제N 게이트 신호(GN)가 라이징되어, 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상할 수 있다.
본 실시예에 따르면, 상기 데이터 전파 지연으로 인한 상기 화소의 충전율 부족을 보상하여, 상기 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
또한, 듀얼 게이트 구동을 이용하여 상기 게이트 전파 지연으로 인한 상기 화소의 충전율 부족을 보상하여, 상기 표시 패널(100)의 표시 품질을 더욱 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 데이터 전압의 전파 지연을 보상함으로써, 화소의 충전율을 향상시켜, 표시 패널의 표시 품질을 향상시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000, 1000A: 표시 장치 100: 표시 패널
200: 타이밍 제어부 210: 데이터 보정부
220: DE2 생성부 230: 제어 신호 생성부
300: 게이트 구동부 310: 제1 게이트 구동부
320: 제2 게이트 구동부 400: 감마전압 생성부
500: 데이터 구동부

Claims (20)

  1. 제1 주기를 갖는 제1 데이터 인에이블 신호를 보정 파라미터를 근거로 변환하여 상기 제1 주기 및 상기 제1 주기보다 긴 제2 주기를 갖는 제2 데이터 인에이블 신호를 생성하는 단계;
    상기 제2 데이터 인에이블 신호를 근거로 표시 패널의 게이트 라인들에 각각 출력되는 게이트 신호들을 생성하는 단계; 및
    상기 제1 데이터 인에이블 신호를 근거로 상기 표시 패널의 데이터 라인들에 각각 출력되는 데이터 전압들을 생성하는 단계를 포함하고,
    상기 보정 파라미터는 상기 게이트 라인들 중 보정이 필요한 보정 게이트 라인을 식별하는 정보를 포함하고,
    상기 제2 데이터 인에이블 신호는 상기 보정 게이트 라인을 제외한 나머지 게이트 라인들에 대응하여 상기 제1 주기를 갖고, 상기 보정 게이트 라인에 대응하여 상기 제2 주기를 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 및 제2 데이터 인에이블 신호들은 각각 하이 구간 및 로우 구간을 포함하고,
    상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 긴 것을 특징으로 하는 표시 패널의 구동 방법.
  4. 제3항에 있어서, 상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 1 마스터 클럭만큼 긴 것을 특징으로 하는 표시 패널의 구동 방법.
  5. 제3항에 있어서, 상기 제2 데이터 인에이블 신호의 상기 하이 구간은 상기 제1 데이터 인에이블 신호의 상기 하이 구간과 동일한 것을 특징으로 하는 표시 패널의 구동 방법.
  6. 제1항에 있어서, 상기 게이트 신호들을 생성하는 단계는
    상기 제2 데이터 인에이블 신호에 동기된 게이트 클럭 신호를 생성하는 단계; 및
    상기 게이트 클럭 신호를 이용하여 상기 게이트 신호들을 생성하여 출력하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  7. 제6항에 있어서, 상기 게이트 클럭 신호는 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제1 구간 후에 라이징되고, 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제2 구간 후에 폴링되는 것을 특징으로 하는 표시 패널의 구동 방법.
  8. 제6항에 있어서, 상기 데이터 전압들을 생성하는 단계는
    상기 제1 데이터 인에이블 신호에 동기된 로드 신호를 생성하는 단계; 및
    상기 로드 신호에 응답하여 상기 데이터 전압들을 생성하여 출력하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  9. 제8항에 있어서, 상기 로드 신호는 상기 제1 데이터 인에이블 신호의 라이징 에지로부터 제1 구간 후에 라이징되고, 상기 제2 데이터 인에이블 신호의 라이징 에지로부터 제2 구간 후에 폴링되는 것을 특징으로 하는 표시 패널의 구동 방법.
  10. 제9항에 있어서, 상기 데이터 전압들은 상기 로드 신호에 동기되는 것을 특징으로 하는 표시 패널의 구동 방법.
  11. 제8항에 있어서, 상기 로드 신호의 폴링 에지는 상기 게이트 클럭 신호의 라이징 에지와 시간적으로 동일한 것을 특징으로 하는 표시 패널의 구동 방법.
  12. 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하는 표시 패널;
    제1 주기를 갖는 제1 데이터 인에이블 신호를 보정 파라미터를 근거로 변환하여 상기 제1 주기 및 상기 제1 주기보다 긴 제2 주기를 갖는 제2 데이터 인에이블 신호를 생성하고, 상기 제2 데이터 인에이블 신호를 근거로 제1 제어 신호를 생성하며, 상기 제1 데이터 인에이블 신호를 근거로 제2 제어 신호를 생성하는 타이밍 제어부;
    상기 제1 제어 신호를 근거로 게이트 신호들을 생성하여 상기 게이트 라인들에 각각 출력하는 게이트 구동부; 및
    상기 제2 제어 신호를 근거로 데이터 전압들을 생성하여 상기 데이터 라인들에 각각 출력하는 데이터 구동부를 포함하고,
    상기 보정 파라미터는 상기 게이트 라인들 중 보정이 필요한 보정 게이트 라인을 식별하는 정보를 포함하고,
    상기 제2 데이터 인에이블 신호는 상기 보정 게이트 라인을 제외한 나머지 게이트 라인들에 대응하여 상기 제1 주기를 갖고, 상기 보정 게이트 라인에 대응하여 상기 제2 주기를 갖는 것을 특징으로 하는 표시 장치.
  13. 삭제
  14. 제12항에 있어서, 상기 제1 및 제2 데이터 인에이블 신호들은 각각 하이 구간 및 로우 구간을 포함하고,
    상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 긴 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 보정 게이트 라인에 대응하는 상기 제2 데이터 인에이블 신호의 상기 로우 구간은 상기 보정 게이트 라인에 대응하는 상기 제1 데이터 인에이블 신호의 상기 로우 구간보다 1 마스터 클럭만큼 긴 것을 특징으로 하는 표시 장치.
  16. 제14항에 있어서, 상기 제2 데이터 인에이블 신호의 상기 하이 구간은 상기 제1 데이터 인에이블 신호의 상기 하이 구간과 동일한 것을 특징으로 하는 표시 장치.
  17. 제12항에 있어서, 상기 제1 제어 신호는 상기 제2 데이터 인에이블 신호에 동기되는 게이트 클럭 신호를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 제2 제어 신호는 제1 데이터 인에이블 신호에 동기되는 로드 신호를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 로드 신호의 폴링 에지는 상기 게이트 클럭 신호의 라이징 에지와 시간적으로 동일한 것을 특징으로 하는 표시 장치.
  20. 제12항에 있어서, 상기 제1 제어 신호를 근거로 제2 게이트 신호들을 생성하여 상기 게이트 라인들에 출력하고, 상기 표시 패널을 기준으로 상기 게이트 구동부의 반대편에 배치되는 제2 게이트 구동부를 더 포함하는 것을 특징으로 하는 표시 장치.
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