KR101776333B1 - Method of forming trench in silicon carbide semiconductor - Google Patents

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Abstract

본 발명은 탄화규소 반도체 소자용 트렌치 제조 공정에 관한 것으로, 트렌치 내부에 그래스가 발생하거나 또는 마이크로 트렌칭 현상이 나타나는 것을 방지하여, 트렌치 벽면의 기울기는 수직에 가깝고 바닥면은 평탄한 U형 구조를 가질 수 있도록 하는 탄화규소 반도체 소자용 트렌치 제조 공정에 관한 것이다.
이를 위해 본 발명에서는 탄화규소 반도체 웨이퍼를 투입하지 않은 채, 반응기 내부에 폴리머를 증착하는 단계와; 식각 마스크가 패터닝된 탄화규소 반도체 웨이퍼를 반응기 내로 투입하고, 식각 가스를 공급하면서 바이어스 전력 및 유도 결합 플라즈마(ICP) 전력을 인가하여 트렌치 식각을 수행하는 단계;를 포함하며, 상기 탄화규소 반도체 웨이퍼의 식각 마스크는 인듐 틴 산화물계 물질로 패터닝된 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.The present invention relates to a process for manufacturing a trench for a silicon carbide semiconductor device, in which a trench is formed in a trench such that the trench is sloped vertically and the bottom has a planar U- To a trench manufacturing process for a silicon carbide semiconductor device.
To this end, the present invention provides a method of manufacturing a semiconductor device, comprising: depositing a polymer in a reactor without introducing a silicon carbide semiconductor wafer; Applying a silicon carbide semiconductor wafer patterned with an etch mask into a reactor and applying a bias power and an inductively coupled plasma (ICP) power while supplying an etch gas to perform a trench etch, wherein the silicon carbide semiconductor wafer Wherein the etch mask is patterned with an indium tin oxide based material. The present invention also provides a trench manufacturing process for a silicon carbide semiconductor device.

Description

탄화규소 반도체 소자용 트렌치 제조 공정 {Method of forming trench in silicon carbide semiconductor}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a trench for a silicon carbide semiconductor device,

본 발명은 탄화규소 반도체 소자용 트렌치 제조 공정에 관한 것으로, 보다 상세하게는 탄화규소 기판을 이용하여 수직형 MOSFET을 제작함에 있어서, 수직에 가까운 벽면 기울기와 평탄한 바닥면을 가지는 트렌치 구조를 형성하기 위한 탄화규소 반도체 소자용 트렌치 제조 공정에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a trench manufacturing process for a silicon carbide semiconductor device, and more particularly, to a vertical trench MOSFET manufacturing method using a silicon carbide substrate to form a trench structure having a nearly vertical wall slope and a smooth bottom surface To a trench manufacturing process for a silicon carbide semiconductor device.

탄화규소(SiC) 기판을 이용하여 제작된 반도체 장치의 경우, 디바이스의 두께를 얇게 할 수 있고, 도핑 농도를 높일 수 있기 때문에, 온(on) 저항이 낮으며, 고내압, 저손실의 전력 장치의 실현이 기대되고 있다.In the case of a semiconductor device fabricated using a silicon carbide (SiC) substrate, since the thickness of the device can be reduced and the doping concentration can be increased, the on resistance is low and the power device with high breakdown voltage and low loss Realization is expected.

특히, 탄화규소 기판을 이용한 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로, 기존의 수평형 게이트 대신에 기판에 수직으로 트렌치를 형성하고 그 트렌치의 측면에 산화막을 성장시켜 수직형 게이트를 형성하는 트랜지스터인 트렌치형 게이트를 사용하는 수직형 MOSFET가 대전류용 전력소자로 활용되고 있으며, 이러한 수직형 MOSFET는 대전류 및 고집적화에 유리한 소자이다. 그러므로, 이러한 수직형 MOSFET를 구현하기 위해서는 반도체 기판에 적합한 형태로 트렌치를 형성시키는 식각기술이 필요하다.In particular, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using a silicon carbide substrate is a transistor which forms a vertical trench on a substrate instead of a conventional horizontal gate and grows an oxide film on the side of the trench to form a vertical gate Vertical type MOSFETs using trench type gates are used as power sources for large current applications. Such vertical type MOSFETs are advantageous for high current and high integration. Therefore, in order to implement such a vertical MOSFET, an etching technique for forming a trench in a form suitable for a semiconductor substrate is required.

이와 관련, 반도체 공정 중에서 사용되는 식각공정으로 식각효율이 우수한 플라즈마를 이용한 건식 식각 방법이 가장 널리 이용되고 있다.In this regard, a dry etching method using a plasma having an excellent etching efficiency is most widely used as an etching process used in a semiconductor process.

도 1은 이러한 플라즈마를 이용한 건식 식각 메커니즘을 개략적으로 도시하고 있다. 도 1에서와 같이, 플라즈마를 이용한 건식 식각 방법에서는 플라즈마에서 발생되는 래디컬에 의한 화학식각과 이온충돌에 의한 물리식각이 동시에 일어나며, 이로 인해 식각효율이 우수한 특징이 있다.FIG. 1 schematically shows a dry etching mechanism using such a plasma. As shown in FIG. 1, in the dry etching method using plasma, chemical etching due to radicals generated by plasma and physical etching due to ion collision occur at the same time, and thus etching efficiency is excellent.

이와 관련, 높은 전류밀도를 갖는 수직형 전력 반도체를 제조하기 위해서는 반도체 기판 면 내에 높은 종횡비의 트렌치를 형성시켜야 하는데 전계집중을 막고 안정적인 소자로 구현하기 위해 트렌치의 벽면의 기울기는 수직에 가깝고 바닥면은 U자형으로 구성하고 있다.In order to fabricate a vertical power semiconductor with a high current density, a high aspect ratio trench should be formed in the surface of the semiconductor substrate. In order to prevent the electric field concentration and to realize a stable device, the slope of the wall surface of the trench is close to vertical, U-shaped.

플라즈마를 이용한 건식 식각 방법을 이용하는 경우, 트렌치 내부에 “그래스(grass)”혹은 “스파이크(spike)”라고 불리우는 침상의 미세조직이 생기는 문제가 발생한다. 일반적으로 그래스(grass)는 건식 식각 반응기 내에 설치된 알루미늄 전극에서 떨어져나온 알루미늄이 반도체 표면을 국부적으로 마스킹하거나 또는 니켈 등의 금속 재질의 식각 하드마스크에서 떨어져나온 입자들이 트랜치 내부로 증착되어 마스킹 효과를 발생시키게 된다. 이로 인해 식각 공정에서 마스킹 된 영역은 식각이 이루어지지 않고 그 외 영역에서만 식각이 됨으로써 침상의 미세 조직이 발생되는 것으로 알려져 있다. 이러한 그래스의 구조는 첨부된 도 2에 구체적으로 나타나 있으며, 도 2에서와 같이 식각된 영역 내에 다수의 침상 조직이 형성되어 있음을 확인할 수 있다.When the dry etching method using plasma is used, there arises a problem that the microstructure of the needle-like structure called " grass " or " spike " Generally, the grass is masked locally by the aluminum off the aluminum electrode installed in the dry etch reactor, or the particles released from the etch hard mask of a metal such as nickel are deposited inside the trench to cause a masking effect . As a result, it is known that the masked region in the etching process is not etched but is etched only in the other region, resulting in microstructure of the needle. The structure of such a glass is shown in FIG. 2, and it can be confirmed that a plurality of needle-shaped structures are formed in the etched region as shown in FIG.

한편, 탄화규소를 이용한 반도체 제작을 위해 건식 식각하는 경우 규소와 탄소의 높은 결합에너지로 인해 식각 속도가 매우 낮은 문제가 있다. 이로 인해 종래에는 바이어스 전력을 높여 이온들의 운동에너지를 증대시키거나, 식각 가스 중에 O2를 첨가하여 래디컬의 농도를 증가시켜 식각 속도를 개선하는 방법을 사용하고 있다.On the other hand, when dry etching is performed for semiconductor fabrication using silicon carbide, there is a problem that etching rate is very low due to a high bonding energy between silicon and carbon. Therefore, conventionally, a method of increasing the kinetic energy of the ions by increasing the bias power, or increasing the concentration of the radical by adding O 2 to the etching gas is used to improve the etching rate.

이 경우, 이온의 에너지가 과도하게 되어 트렌치 벽면과 충돌할 시 트렌치 모서리에 이차적 식각이 발생되어 그 부분만 깊게 파이는 마이크로 트렌칭(micro trenching) 현상이 발생되는 문제점이 나타나고 있다. 도 3은 이러한 마이크로 트렌칭 현상의 예를 나타내고 있는 것으로, 트렌치 모서리 측으로 이차적 식각에 의하여 깊이 파인 부분이 나타나는 것을 확인할 수 있다.In this case, when the energy of the ions is excessively increased and collides with the wall surface of the trench, a secondary etching is generated at the edge of the trench, and a micro trenching phenomenon occurs. FIG. 3 shows an example of such a micro trenching phenomenon, and it can be confirmed that a depth-pitched portion appears by secondary etching on the trench corner side.

상기한 바와 같이 탄화규소 반도체 제작 공정에서 그래스가 발생하거나 마이크로 트렌칭이 나타나는 것을 억제하기 위하여 종래에는 식각 공정과 함께, 측벽 패시베이션 공정과 금속 잔여물 제거 공정을 반복 실시함으로써 마이크로 트렌칭 현상과 그래스 발생을 억제하고 있었다.As described above, in order to suppress the occurrence of the grinding or the micro trenching in the silicon carbide semiconductor fabrication process, conventionally, the sidewall passivation process and the metal residue removal process are repeated in addition to the etching process, .

도 4는 이러한 종래의 마이크로 트렌칭 현상 및 그래스 발생 억제를 위한 공정을 도시한 것으로, 도 4에 도시된 바와 같이, 종래에는 식각(A1, A2, A3), 측벽 패시베이션(B1, B2, B3), 금속 잔여물 제거(C1, C2, C3)로 이루어지는 3개의 단계를 반복적으로 수행하면서, 탄화규소 기판에 대한 순차적인 식각을 진행하였다.As shown in FIG. 4, etching (A1, A2, A3), sidewall passivation (B1, B2, B3), and so on are conventionally performed. , And removing metal residues (C1, C2, C3) are repeatedly performed, and sequential etching is performed on the silicon carbide substrate.

그러나, 이러한 종래의 공정은 3개의 단계로 구성되는 식각 싸이클을 수차례 반복하여야 하므로, 공정이 복잡하게 되는 단점이 있었다. 이에 간단한 공정으로 마이크로 트렌칭 및 그래스 발생을 억제할 수 있는 탄화규소 반도체 소자용 트렌치 제조 기술이 요청된다.
However, such a conventional process has a disadvantage in that the process is complicated because the etching cycle consisting of three steps must be repeated several times. Accordingly, there is a demand for a trench manufacturing technique for a silicon carbide semiconductor device that can suppress the occurrence of micro trenching and grinding by a simple process.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명에서는 탄화규소 반도체 소자용 트렌치 제조 공정에 있어서, 트렌치 내부에 그래스가 발생하거나 또는 마이크로 트렌칭 현상이 나타나는 것을 방지하여, 트렌치 벽면의 기울기는 수직에 가깝고 바닥면은 평탄한 U형 구조를 가질 수 있도록 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공하고자 한다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a trench for a silicon carbide semiconductor device, And the bottom surface of the trench can have a flat U-shaped structure.

상기한 목적을 달성하기 위해, 본 발명에서는 탄화규소 반도체 소자용 트렌치 제조 공정에 있어서, 탄화규소 반도체 웨이퍼를 투입하지 않은 채, 반응기 내부에 폴리머를 증착하는 단계와; 식각 마스크가 패터닝된 탄화규소 반도체 웨이퍼를 반응기 내로 투입하고, 식각 가스를 공급하면서 바이어스 전력 및 유도 결합 플라즈마(ICP) 전력을 인가하여 트렌치 식각을 수행하는 단계;를 포함하며, 상기 탄화규소 반도체 웨이퍼의 식각 마스크는 인듐 틴 산화물계 물질로 패터닝된 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a silicon carbide semiconductor device, comprising: depositing a polymer in a reactor without introducing a silicon carbide semiconductor wafer into a trench for a silicon carbide semiconductor device; Applying a silicon carbide semiconductor wafer patterned with an etch mask into a reactor and applying a bias power and an inductively coupled plasma (ICP) power while supplying an etch gas to perform a trench etch, wherein the silicon carbide semiconductor wafer Wherein the etch mask is patterned with an indium tin oxide based material. The present invention also provides a trench manufacturing process for a silicon carbide semiconductor device.

또한, 상기 폴리머를 증착하는 단계에서는 반응기 내로 보호가스를 공급하면서, 바이어스 전력은 인가하지 않고 유도 결합 플라즈마 전력을 500 내지 2000 W 범위로 인가하여 폴리머의 층을 형성하는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.In addition, in the step of depositing the polymer, a protective layer is formed by supplying a protective gas into the reactor while applying inductively coupled plasma power in a range of 500 to 2000 W without applying bias power. For example.

또한, 상기 보호가스는 C4F8 가스인 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, the present invention provides a trench for a silicon carbide semiconductor device, wherein the protective gas is a C 4 F 8 gas.

또한, 상기 반응기 내의 압력은 10 ~ 50 mTorr 로 설정되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, the pressure in the reactor is set to 10 to 50 mTorr. The present invention provides a trench for a silicon carbide semiconductor device.

또한, 상기 식각 마스크는 인듐 틴 산화물계 물질을 스퍼터링으로 증착한 후, 포토리소그라피 및 습식 식각 공정을 통해 인듐 틴 산화물계 패턴을 형성한 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.The etching mask may be formed by depositing an indium tin oxide-based material by sputtering, and then forming an indium tin oxide-based pattern through photolithography and a wet etching process.

또한, 상기 식각 마스크는 포토리소그라피 공정을 통해 감광제 패턴을 형성한 다음, 스퍼터링으로 인듐 틴 산화물계 물질을 증착하고, 리프트 오프 방법으로 불필요한 영역을 제거하여 인듐 틴 산화물계 패턴을 형성한 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.The etching mask may be formed by forming a photoresist pattern through a photolithography process, depositing an indium tin oxide based material by sputtering, and removing an unnecessary region by a lift-off method to form an indium tin oxide based pattern To provide a trench manufacturing process for a silicon carbide semiconductor device.

또한, 상기 식각 마스크는 인듐 틴 산화물계 물질을 스퍼터링으로 증착한 후, 포토리소그라피 및 건식 식각 공정을 통해 인듐 틴 산화물계 패턴을 형성한 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.The etching mask may be formed by depositing an indium tin oxide-based material by sputtering, and then forming an indium tin oxide-based pattern through photolithography and a dry etching process.

또한, 상기 습식 식각 공정은 상기 탄화규소 반도체 웨이퍼를 6:1 BOE에서 1분 내지 5분간 담궈서 수행되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, the wet etching process is performed by immersing the silicon carbide semiconductor wafer in 6: 1 BOE for 1 minute to 5 minutes, thereby providing a trench for a silicon carbide semiconductor device.

또한, 상기 리프트 오프 방법에서는 상기 탄화규소 반도체 웨이퍼를 아세톤에 5분 내지 20분간 담궈서 수행되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, in the lift-off method, the silicon carbide semiconductor wafer is immersed in acetone for 5 minutes to 20 minutes.

또한, 상기 건식 식각 공정은 불소(F) 계열의 가스와 염소(Cl) 계열의 가스를 혼합한 분위기에서 건식 식각이 이루어지는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, the dry etching process may include a dry etching process in a mixed atmosphere of a fluorine (F) -based gas and a chlorine (Cl) -based gas.

또한, 상기 식각 마스크에 증착된 인듐 틴 산화물계 박막은 1000Å 내지 3000Å의 두께를 가지는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, the present invention provides a trench for a silicon carbide semiconductor device, wherein the indium tin oxide thin film deposited on the etch mask has a thickness of 1000 Å to 3000 Å.

또한, 상기 트렌치 식각을 수행하는 단계에서의 상기 식각 가스는 SF6, CHF3, CF4, C2F6, NF3, BCl3, Cl2, HBr, IBr로 이루어진 일군으로부터 선택된 어느 하나이며, 첨가 가스로 산소 가스가 주입되지 않는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.The etching gas may be any one selected from the group consisting of SF 6 , CHF 3 , CF 4 , C 2 F 6 , NF 3 , BCl 3 , Cl 2 , HBr, and IBr. And oxygen gas is not injected into the silicon carbide semiconductor device by the additive gas.

또한, 상기 식각 가스에 대한 첨가 가스로 Ar 가스를 첨가하는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.The present invention also provides a trench manufacturing process for a silicon carbide semiconductor device, wherein an Ar gas is added as an additive gas to the etching gas.

또한, 상기 식각 가스는 50 내지 150 sccm의 유량으로 공급되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.Also, the etching gas is supplied at a flow rate of 50 to 150 sccm. The present invention provides a trench for a silicon carbide semiconductor device.

또한, 상기 바이어스 전력은 100 W 내지 500 W 범위에서 인가되며, 상기 유도 결합 플라즈마 전력은 100 W 내지 300 W 범위에서 인가되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정을 제공한다.
Also, the bias power is applied in a range of 100 W to 500 W, and the inductively coupled plasma power is applied in a range of 100 W to 300 W. The present invention also provides a trench for a silicon carbide semiconductor device.

본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에서는 마이크로 트렌칭과 그래스가 발생하는 것을 동시에 효과적으로 억제할 수 있는 장점이 있다.The trench manufacturing process for a silicon carbide semiconductor device according to the present invention has the advantage of simultaneously suppressing occurrence of micro trenching and grinding.

또한, 종래에는 식각 과정 중에 마이크로 트렌칭을 억제하기 위한 보호공정, grass 발생을 억제하는 공정을 추가로 진행해야하고 식각과 반복적으로 진행을 해야하기 때문에 복잡하고 많은 시간과 비용이 소요되는데 비하여, 본 발명에서는 2단계의 공정을 1회 실시함으로써 효과적으로 마이크로 트렌칭 및 그래스 발생을 억제할 수 있어, 제조 공정이 간단해지고 제조 원가가 절감되는 효과가 있다.In addition, conventionally, a protection process for suppressing micro trenching during the etching process and a process for suppressing the generation of grass have to be additionally carried out, and the etching process must be repeatedly performed. According to the invention, by performing the two-step process once, it is possible to effectively suppress the occurrence of micro trenching and grinding, thereby simplifying the manufacturing process and reducing the manufacturing cost.

또한, 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정을 통해 트렌치 내부에 그래스 발생 또는 마이크로 트렌칭 현상이 나타나는 것을 방지할 수 있어 반도체 소자의 신뢰성이 개선될 수 있다.
In addition, it is possible to prevent the occurrence of a grease or a micro trenching phenomenon inside the trench through the trench manufacturing process for the silicon carbide semiconductor device according to the present invention, thereby improving the reliability of the semiconductor device.

도 1은 플라즈마를 이용한 건식 식각 메커니즘을 개략적으로 도시한 것이고,
도 2는 종래의 트렌치 제조 공정에서 트렌치 내에 그래스가 발생된 예를 촬영한 것이고,
도 3은 종래의 트렌치 제조 공정에서 마이크로 트렌칭 현상이 발생한 예를 촬영한 것이고,
도 4는 종래 마이크로 트렌칭 현상 및 그래스 발생을 억제하기 위하여 식각, 측벽 패시베이션, 금속 잔여물 제거로 이루어지는 3개의 단계를 반복적으로 수행하는 예를 도시한 것이고,
도 5는 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에서 수행되는 각 단계를 순차적으로 도시한 블록도이고,
도 6은 식각 가스 중 산소 가스의 분압의 변화에 따라 마이크로 트렌칭이 발생되는 정도를 비교 실험한 결과를 도시한 것이고,
도 7은 인가되는 유도 결합 플라즈마 전력과 마이크로 트렌칭의 발생의 상관관계를 나타내고 있는 그래프이고,
도 8은 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에 의하여 제작된 트렌치 구조를 촬영한 것을 나타낸 사진이다.FIG. 1 schematically shows a dry etching mechanism using plasma,
FIG. 2 is a photograph of an example in which grains are generated in a trench in a conventional trench manufacturing process,
FIG. 3 is a photograph of an example in which a micro trenching phenomenon occurs in a conventional trench manufacturing process,
FIG. 4 illustrates an example in which three steps of etching, sidewall passivation, and removal of metal residues are repeatedly performed in order to suppress the conventional micro trenching phenomenon and the occurrence of the grinding,
5 is a block diagram sequentially showing each step performed in the trench manufacturing process for a silicon carbide semiconductor device according to the present invention,
6 shows the results of comparative experiments on the degree of occurrence of microtrenching in accordance with the change in the partial pressure of oxygen gas in the etching gas,
FIG. 7 is a graph showing a correlation between the applied inductively coupled plasma power and the occurrence of micro-trenching,
8 is a photograph showing a trench structure manufactured by a trench manufacturing process for a silicon carbide semiconductor device according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 탄화규소 반도체 소자용 트렌치 제조 공정을 상세하게 설명하면 다음과 같다.Hereinafter, a trench for silicon carbide semiconductor device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에서 수행되는 단계를 도시한 블록도로써, 도 5에 도시된 바와 같이 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에서는 그래스(grass) 발생의 원인이 되는 반응기 내 알루미늄 부분을 폴리머로 감싸는 폴리머 증착 단계(S1)와 마이크로 트렌칭을 억제하기 위한 조건 하에서 수행되는 식각 단계(S2)로 구성된다.FIG. 5 is a block diagram showing a step performed in a trench manufacturing process for a silicon carbide semiconductor device according to the present invention. As shown in FIG. 5, in the process of manufacturing a trench for a silicon carbide semiconductor device according to the present invention, A polymer deposition step (S1) of wrapping the aluminum part in the reactor with the polymer, which is a cause of the generation of the polymer, and an etching step (S2) performed under the condition to suppress the micro trenching.

이러한 두가지 단계를 각각 살펴보면, 먼저 상기 폴리머 증착 단계에서는 반도체 웨이퍼를 투입하지 않고 플라즈마 반응기의 내부에 보호가스(passivation source gas)를 가스를 흘리는 동시에 바이어스 전력은 0으로 하고 유도 결합 플라즈마(Inductive Coupled Plasma, ICP) 전력만을 인가하여 이때 발생된 폴리머들이 알루미늄 재질의 전극 및 반응기에 증착될 수 있도록 한다. 상기 보호가스는 C4F8 가스를 이용함이 바람직하다.In the polymer deposition step, a passivation gas is flowed into the plasma reactor without introducing a semiconductor wafer, while the bias power is set to 0, and an inductive coupled plasma (hereinafter referred to as " ICP) power alone so that the polymers generated at this time can be deposited on the aluminum electrode and the reactor. The protective gas is preferably a C 4 F 8 gas.

이와 같이 폴리머로 전극을 감싸는 것은 식각 단계에서 높은 운동에너지의 이온들이 반응기 내부 및 전극과 충돌하여 알루미늄 입자를 비산시키는 효과를 억제하게 된다. 따라서, 본 발명에서는 상기 폴리머 증착 단계를 통해 그래스(grass)의 발생을 최소화시킬 수 있다. Wrapping the electrode with the polymer suppresses the effect of ions having high kinetic energy in the etching step collide with the inside of the reactor and the electrode to scatter aluminum particles. Therefore, in the present invention, generation of grass can be minimized through the polymer deposition step.

이러한 폴리머 증착 단계는 탄화규소 기판에 트렌치를 형성하기 위한 식각 단계에 들어가기 전에 수행되며, 반도체 웨이퍼를 투입하지 않은 상태에서 진행된다.This polymer deposition step is performed before entering the etching step for forming the trenches in the silicon carbide substrate, and proceeds without the semiconductor wafer being put in.

구체적으로, 상기 폴리머 증착 단계에서는, 먼저 건식식각 장비의 반응기 내에 C4F8 가스를 50 ~ 200 sccm 의 유량으로 투입하면서 챔버 내의 압력은 15~50 mTorr로 유지한다. 이러한 폴리머 증착을 수행하기 위하여, 바이어스 전력은 인가하지 않고 유도 결합 플라즈마(ICP)전력만을 500 ~ 2000 W 범위로 인가하며, 이러한 상태를 5분 내지 15분 정도 유지하면 반응기 내부 및 전극에 폴리머의 층이 형성된다.Specifically, in the polymer deposition step, the pressure in the chamber is maintained at 15 to 50 mTorr while introducing C4F8 gas into the reactor of the dry etching equipment at a flow rate of 50 to 200 sccm. In order to perform such polymer deposition, only inductively coupled plasma (ICP) power is applied in a range of 500 to 2000 W without applying bias power, and when this state is maintained for 5 to 15 minutes, .

따라서, 형성된 상기 폴리머 층은 그래스의 발생원인이 되는 알루미늄 전극의 표면을 덮음으로써 식각 단계로 들어갔을 때 알루미늄의 입자들이 비산되어 마이크로 마스킹 현상을 일으키는 것을 막아주게 된다.Accordingly, the polymer layer formed covers the surface of the aluminum electrode, which is a cause of the generation of the grating, thereby preventing the aluminum particles from scattering and causing the micromasking phenomenon when entering the etching step.

한편, 본 발명의 바람직한 구현예에서는 이와 같은 폴리머 증착 단계를 거친 다음, 반응기 내에 웨이퍼를 투입하고 마이크로 트렌칭을 억제하기 위한 특정 조건 하에서 식각을 진행하는 단계가 수행된다.In a preferred embodiment of the present invention, after the polymer deposition step, a wafer is introduced into the reactor and etching is performed under specific conditions to suppress micro trenching.

이러한 식각 단계를 수행함에 있어서, 본 발명의 바람직한 구현예에서는 식각 시 사용하는 금속성의 마스크로 인하여 트랜치 내에서 그래스가 발생할 수 있음을 고려하여 마스크를 제작한다.In a preferred embodiment of the present invention, the mask is fabricated in consideration of the fact that a metallic mask used in etching may cause a grinding in the trench.

일반적으로 탄화규소의 경우 식각률이 낮기 때문에 감광제 계열이나 산화규소 계열의 마스크로는 충분한 선택비로 식각을 할 수 없다. 이를 개선하기 위해 니켈 또는 알루미늄 재질의 식각 마스크를 사용하는 것이 일반적이나 식각 중에 이러한 금속 마스크에서 발생된 금속입자가 트렌치 내부에 증착되면 그래스가 발생될 수 있다.In general, silicon carbide has a low etch rate, so it can not be etched with a sufficient selection ratio with a photoresist or a silicon oxide-based mask. To improve this, an etching mask made of nickel or aluminum is generally used. However, when the metal particles generated in such a metal mask are deposited inside the trench during etching, a gras may be generated.

따라서, 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에서는 그래스 발생의 원인이 될 수 있는 니켈 및 알루미늄 재질의 금속성 식각 마스크 대신, 인듐 틴 산화물계(ITO) 재질의 식각 마스크를 사용하는 것을 특징으로 한다. 이러한 인듐 틴 산화물계 재질의 식각 마스크는 금속입자가 트렌치 내부에 증착되는 문제를 해소하여, 상기 금속입자가 위치한 트렌치 내부 영역에서 식각이 일어나지 않는 것을 방지할 수 있다.Therefore, in the trench manufacturing process for a silicon carbide semiconductor device according to the present invention, an etching mask made of indium tin oxide (ITO) is used instead of a metallic etching mask made of nickel or aluminum, do. The etching mask of the indium tin oxide type material eliminates the problem that the metal particles are deposited inside the trench, thereby preventing the etching in the trench inside area where the metal particles are located.

한편, 상기 식각 단계에서는 식각가스에 첨가가스로 산소를 전혀 첨가하지 않고 유도 결합 플라즈마(ICP) 전력을 수백 와트 수준으로 낮춰서 인가하는 것을 특징으로 한다.Meanwhile, in the etching step, ICP power is reduced to several hundreds of watts without adding oxygen as an additive gas to the etching gas.

이와 관련, 종래의 식각 공정에서는 산소 가스가 플라즈마 내의 래디컬 양을 증가시켜 식각 속도를 높일 수 있는 장점이 있기 때문에, 불소계열, 브롬계열, 요오드 계열의 식각 가스에 산소 가스를 첨가하는 방식을 사용하였다.In this regard, in the conventional etching process, since the oxygen gas has an advantage of increasing the etching rate by increasing the radical amount in the plasma, a method of adding oxygen gas to the etching gas of fluorine series, bromine series or iodine series is used .

그러나, 본 발명과 관련된 연구 결과, 산소 가스를 첨가하는 경우 식각 속도는 향상되지만, 산소의 첨가로 인하여 마이크로 트렌칭의 발생이 증가되는 것을 확인하였다. 이와 관련, 도 6에서는 식각 가스 중 산소 가스의 분압의 변화에 따라 마이크로 트렌칭이 발생되는 정도를 비교실험한 것을 도시하고 있다.However, as a result of studies related to the present invention, it has been confirmed that the addition of oxygen causes an increase in microtrenching due to the addition of oxygen although the etching rate is improved. In this connection, FIG. 6 shows a comparative experiment in which the degree of microtrenching is generated according to the change in partial pressure of oxygen gas in the etching gas.

이러한 도 6을 참조하면, 산소 가스가 0%인 경우에 비하여 산소 가스가 13.3% 인 경우의 마이크로 트렌칭이 더욱 크게 발생한 것을 확인할 수 있으며, 산소 가스가 26.6%인 경우에는 산소 분압이 낮은 경우에 비하여 마이크로 트렌칭 현상이 가장 두드러지게 나타나고 있음을 확인할 수 있다. 따라서, 이러한 실험 결과에 비추어 볼 때, 식각 가스 중 산소의 분압이 높아짐에 다라 마이크로 트렌칭 현상이 더욱 심화되는 경향이 있음을 예측할 수 있다.Referring to FIG. 6, it can be seen that the microtrenching in the case where the oxygen gas is 13.3% is larger than that in the case where the oxygen gas is 0%. When the oxygen gas is 26.6%, the oxygen partial pressure is low The microtrenching phenomenon appears to be most prominent. Therefore, it can be predicted that the microtouling phenomenon tends to be further intensified as the partial pressure of oxygen in the etching gas increases in light of these experimental results.

이러한 실험 결과를 고려하여, 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정의 식각 공정에서는 마이크로 트렌칭을 억제하기 위하여 산소(O2) 가스를 사용하지 않고 식각 공정을 진행한다.Considering these experimental results, in the etching process of the trench manufacturing process for a silicon carbide semiconductor device according to the present invention, an etching process is performed without using oxygen (O 2 ) gas in order to suppress micro trenching.

즉, 본 발명의 바람직한 구현예에서는 산소(O2)는 전혀 첨가하지 않고, 불소계, 브롬계 또는 요오드계 식각 가스만을 사용하거나, 필요 시 불활성의 아르곤(Ar) 가스를 추가로 첨가하여 식각 속도를 높임으로써 식각 공정을 진행하게 된다.That is, in the preferred embodiment of the present invention, only oxygen (O 2 ) is not added at all, and only fluorine, bromine or iodine etching gas is used, or if necessary, inert argon (Ar) So that the etching process proceeds.

한편, 첨부된 도 7은 인가되는 유도 결합 플라즈마 전력과 마이크로 트렌칭의 발생의 상관관계를 나타내고 있는 것으로, 유도 결합 플라즈마 전력의 변화에 따라 트렌치 벽면 부분과 트렌치 중간 부분에서의 식각속도를 비교한 것이다.Meanwhile, FIG. 7 shows the correlation between the applied inductively coupled plasma power and the occurrence of micro-trenching, and is a comparison of the etch rates at the trench wall portion and the trench middle portion according to the change of the inductively coupled plasma power.

그러므로, 도 7에서 확인할 수 있는 것처럼, 유도 결합 플라즈마(ICP) 전력을 300W 수준 이하로 유지하는 경우, 트렌치 벽면 부근과 트렌치 중간 부분에서의 식각 속도를 일정하게 유지할 수 있다.Therefore, as can be seen in FIG. 7, when the inductively coupled plasma (ICP) power is kept below 300 W, the etch rate in the vicinity of the trench wall and in the middle of the trench can be kept constant.

반면, 300W 이상의 유도 결합 플라즈마(ICP) 전력이 인가되는 경우, 위치에 따른 식각 속도의 차이가 나타나게 되는데, 이러한 ICP 전력 조건에서는 상대적으로 식각 속도가 빠른 측벽 쪽이 더 식각되므로 마이크로 트렌칭 현상이 두드러지게 나타나게 된다.On the other hand, when ICP power of 300 W or more is applied, a difference in etch rate depending on the position is shown. In this ICP power condition, the side of the sidewall having a relatively high etch rate is more etched, .

그러므로, 유도 결합 플라즈마(ICP) 전력의 인가 조건을 100 ~ 300W 수준으로 설정하고 이러한 한정된 조건 내에서 식각 공정을 진행함으로써, 불균일한 식각 속도로 인하여 마이크로 트렌칭이 발생하는 문제를 해소할 수 있다. Therefore, by setting the application condition of the ICP power to the level of 100 to 300 W and performing the etching process within such limited conditions, it is possible to solve the problem of micro trenching due to the uneven etching rate.

이러한 폴리머 증착 단계를 보다 구체적으로 설명하면 다음과 같다.The polymer deposition step will be described in more detail as follows.

먼저, 폴리머 증착 단계가 끝난 다음, 반응기 내에 탄화규소 웨이퍼를 투입하고 식각을 진행하게 된다.First, after the polymer deposition step, the silicon carbide wafer is charged into the reactor and the etching proceeds.

식각 단계로 투입되는 웨이퍼에는 원하는 패턴형상을 가지는 식각 마스크가 패터닝 되어 있어야 한다. 웨이퍼 표면에 적절한 선택비를 가지며 그래스 발생의 원인이 되는 금속입자를 발생시키지 않도록 하기 위하여, 상기 식각마스크는 ITO계열의 물질을 이용하여 제작한다.The etch mask having the desired pattern shape must be patterned on the wafer to be introduced into the etching step. The etch mask is fabricated using an ITO-based material in order to prevent the generation of metal particles that may cause the generation of thegrass with appropriate selectivity to the surface of the wafer.

이러한 ITO박막을 이용하여 원하는 마스크 패턴을 형성하는 방법으로, ITO를 스퍼터링 방법으로 증착한 후 그 위에 양극성 감광제를 도포하고 포토리소그라피 공정을 이용하여 마스크 패턴을 전사한 후 산화막을 식각할 수 있는 6:1 BOE(Buffered Oxide Etchant)에 담근 후 5분간 습식 식각하는 방법, 불소(F) 계열 과 염소(Cl) 계열의 식각가스를 혼합한 분위기에서 건식식각하는 방법, 음극성 감광제를 도포하고 포토리쏘그라피 공정을 이용하여 마스크 패턴을 전사한 후 스퍼터링으로 ITO를 증착하고 최종적으로 유기용매인 아세톤에 20분 담궈 리프트 오프 하는 방법이 모두 사용 가능하다.In order to form a desired mask pattern using the ITO thin film, ITO is deposited by a sputtering method, a bipolar photosensitizer is applied thereon, a mask pattern is transferred by using a photolithography process, and a 6: 1 BOE (Buffered Oxide Etchant), wet etching for 5 minutes, dry etching in a mixed atmosphere of a fluorine (F) series and chlorine (Cl) series etching, a negative photoresist applied and a photolithography Method, a method of depositing ITO by sputtering after the transfer of the mask pattern, and finally immersing in acetone, which is an organic solvent, for 20 minutes to lift off.

또한, 본 발명에서의 식각 단계에서는 불소(F) 계열 (SF6, CHF3, CF4, C2F6, NF3), 염소(Cl) 계열 (BCl3, Cl2 등), 브롬(Br) 계열 (HBr, IBr 등)의 식각가스가 모두 사용가능하며 이때 식각가스 내에 O2를 첨가해서는 안된다.Further, in the etching step in the present invention, the fluorine (F) series (SF 6, CHF 3, CF 4, C 2 F 6, NF 3), chlorine (Cl) series (BCl 3, Cl 2, etc.), bromine (Br ) Series (HBr, IBr, etc.) can be used, and O 2 should not be added to the etch gas.

상기한 바와 같은 식각가스를 50 ~ 150 sccm의 유량으로 투입하고 반응기 내부의 압력은 15 mTorr로 유지한 상태에서 바이어스 전력은 최대 500 W를 기준으로 100 ~ 500 W 인가하고, 유도 결합 플라즈마(ICP) 전력을 300 W 수준으로 인가하며 식각을 진행하게 된다.The etching gas is supplied at a flow rate of 50 to 150 sccm, the bias power is 100 to 500 W based on a maximum of 500 W while the pressure inside the reactor is maintained at 15 mTorr, and the inductively coupled plasma (ICP) The power is applied at a level of 300 W and etching proceeds.

도 8은 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에 의하여 제작된 트렌치 구조를 촬영한 것을 나타낸 사진으로, 도 8을 참조하면, 도 2 및 3의 예에서와는 달리, 그래스 구조 및 마이크로 트렌칭 구조가 나타나지 않고 있음을 확인할 수 있다.FIG. 8 is a photograph showing a trench structure manufactured by a trench manufacturing process for a silicon carbide semiconductor device according to the present invention. Referring to FIG. 8, unlike the example of FIGS. 2 and 3, It can be confirmed that the structure does not appear.

아래에서는 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정의 바람직한 실시예를 각각 기술한 것이다.
In the following, preferred embodiments of a trench manufacturing process for a silicon carbide semiconductor device according to the present invention are respectively described.

(1-a) 폴리머 증착 단계(1-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하며, 반응기 내부의 작업 압력을 10 ~ 50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 수분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm in a state where the wafer is not supplied and the inductively coupled plasma (ICP) power is set to 500 to 2000 W with a working pressure in the reactor of 10 to 50 mTorr do. The polymer is held in the chamber for from about 15 to about 15 minutes until sufficient deposition is achieved.

(1-b) 식각 단계(1-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 스퍼터를 이용하여 인듐-틴-산화물(ITO)를 1000 ~ 3000Å 증착하고, 포토 리소그라피 및 습식식각을 통해 인듐-틴-산화물(ITO) 패터닝을 진행한다. 습식식각은 6:1 BOE (Buffered Oxide Etchant)에 1 ~ 5분간 담궈 진행하며, 패터닝된 샘플을 불소(F) 계열 (SF6, CHF3, CF4, C2F6, NF3)의 식각 가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
After introducing the wafer into the reactor, indium-tin-oxide (ITO) is deposited to a thickness of 1000 to 3000 Å by sputtering to form an etch mask, and indium-tin-oxide (ITO) patterning is performed through photolithography and wet etching . The wet etching is carried out by immersing the substrate in a 6: 1 BOE (Buffered Oxide Etchant) for 1 to 5 minutes. The patterned sample is etched in a fluorine (F) series (SF 6 , CHF 3 , CF 4 , C 2 F 6 , NF 3 ) Only the gas is supplied at a flow rate of 50 to 150 sccm to carry out the etching process. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(2-a) 폴리머 증착 단계(2-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(2-b) 식각 단계(2-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 스퍼터를 이용하여 인듐-틴-산화물 (ITO)를 1000~3000 Å 증착하고, 포토 리소그라피 및 습식식각을 통해 ITO 패터닝을 진행한다. 습식식각은 6:1 BOE (Buffered Oxide Etchant)에 1 ~ 5분간 담궈 진행하며, 패터닝된 샘플을 염소(Cl) 계열 (BCl3, Cl2)의 식각가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
After depositing a wafer in the reactor, indium-tin-oxide (ITO) is deposited to 1000 ~ 3000Å by sputtering to form an etch mask, and ITO patterning is performed through photolithography and wet etching. Wet etching is carried out by immersing in a 6: 1 BOE (Buffered Oxide Etchant) for 1 to 5 minutes, and the patterned sample is supplied at a flow rate of 50 to 150 sccm only in the etching gas of chlorine (Cl) series (BCl 3 , Cl 2 ) The etching process is carried out. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(3-a) 폴리머 증착 단계(3-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(3-b) 식각 단계(3-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 스퍼터를 이용하여 인듐-틴-산화물 (ITO)를 1000~3000 Å 증착하고, 포토 리소그라피 및 습식식각을 통해 ITO 패터닝을 진행한다. 습식식각은 6:1 BOE (Buffered Oxide Etchant)에 1 ~ 5분간 담궈 진행하며, 패터닝된 샘플을 브롬(Br) 계열 (HBr, IBr)의 식각가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
After depositing a wafer in the reactor, indium-tin-oxide (ITO) is deposited to 1000 ~ 3000Å by sputtering to form an etch mask, and ITO patterning is performed through photolithography and wet etching. The wet etching is carried out in a buffered oxide etchant (BOE) of 6: 1 for 1 to 5 minutes. The patterned sample is supplied at a flow rate of 50 to 150 sccm only to the etching gas of the bromine series (HBr, IBr) . In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(4-a) 폴리머 증착 단계(4-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(4-b) 식각 단계(4-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 포토 리소그라피를 이용하여 감광제 패턴을 형성한 후 스퍼터링으로 인듐-틴-산화물(ITO)를 1000~3000 Å 증착 후 리프트 오프(lift-off) 방법을 이용하여 불필요한 영역의 ITO를 제거한다. 이 때, 리프트 오프는 아세톤에 5 ~ 20분 담궈 실시한다.After depositing a wafer in the reactor, a photoresist pattern is formed by photolithography to form an etch mask. Then, an indium-tin-oxide (ITO) layer is deposited by sputtering to a thickness of 1000 to 3000 Å and lift- Thereby removing unnecessary area ITO. At this time, the lift off is carried out by soaking in acetone for 5 to 20 minutes.

패터닝된 샘플을 불소(F) 계열 (SF6, CHF3, CF4, C2F6, NF3)의 식각 가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
The patterned sample is supplied with an etching gas of fluorine (F) series (SF 6 , CHF 3 , CF 4 , C 2 F 6 , NF 3 ) at a flow rate of 50 to 150 sccm. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(5-a) 폴리머 증착 단계(5-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(5-b) 식각 단계(5-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 포토 리소그라피를 이용하여 감광제 패턴을 형성한 후 스퍼터링으로 인듐-틴-산화물(ITO)를 1000~3000 Å 증착 후 리프트 오프(lift-off) 방법을 이용하여 불필요한 영역의 ITO를 제거한다. 이 때, 리프트 오프는 아세톤에 5 ~ 20분 담궈 실시한다.After depositing a wafer in the reactor, a photoresist pattern is formed by photolithography to form an etch mask. Then, an indium-tin-oxide (ITO) layer is deposited by sputtering to a thickness of 1000 to 3000 Å and lift- Thereby removing unnecessary area ITO. At this time, the lift off is carried out by soaking in acetone for 5 to 20 minutes.

패터닝된 샘플을 염소(Cl) 계열 (BCl3, Cl2)의 식각가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
The patterned sample is supplied with etching gas of chlorine (Cl) series (BCl 3 , Cl 2 ) at a flow rate of 50 to 150 sccm, and the etching process is performed. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(6-a) 폴리머 증착 단계(6-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(6-b) 식각 단계(6-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 포토 리소그라피를 이용하여 감광제 패턴을 형성한 후 스퍼터링으로 인듐-틴-산화물(ITO)를 1000~3000 Å 증착 후 리프트 오프(lift-off) 방법을 이용하여 불필요한 영역의 ITO를 제거한다. 이 때, 리프트 오프는 아세톤에 5 ~ 20분 담궈 실시한다.After depositing a wafer in the reactor, a photoresist pattern is formed by photolithography to form an etch mask. Then, an indium-tin-oxide (ITO) layer is deposited by sputtering to a thickness of 1000 to 3000 Å and lift- Thereby removing unnecessary area ITO. At this time, the lift off is carried out by soaking in acetone for 5 to 20 minutes.

패터닝된 샘플을 브롬(Br) 계열 (HBr, IBr)의 식각가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
The etching process is performed by supplying the patterned sample at a flow rate of 50 to 150 sccm only to the etching gas of the bromine series (HBr, IBr). In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(7-a) 폴리머 증착 단계(7-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(7-b) 식각 단계(7-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 스퍼터를 이용하여 인듐-틴-산화물(ITO)를 1000 ~ 3000Å 증착하고, 포토 리소그라피 및 건식식각을 통해 인듐-틴-산화물(ITO) 패터닝을 진행한다. 건식식각은 불소(F) 계열의 가스와 염소(Cl) 계열의 가스를 혼합한 분위기에서 식각을 진행하며, 패터닝된 샘플을 불소(F) 계열 (SF6, CHF3, CF4, C2F6, NF3)의 식각 가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
After introducing the wafer into the reactor, indium-tin-oxide (ITO) was deposited to a thickness of 1000 to 3000Å using a sputterer to form an etch mask, and indium-tin-oxide (ITO) patterning was performed by photolithography and dry etching . The dry etching is performed by etching the patterned sample in the fluorine (F) series (SF 6 , CHF 3 , CF 4 , C 2 F 6 , and NF 3 ) at a flow rate of 50 to 150 sccm. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(8-a) 폴리머 증착 단계(8-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(8-b) 식각 단계(8-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 스퍼터를 이용하여 인듐-틴-산화물(ITO)를 1000 ~ 3000Å 증착하고, 포토 리소그라피 및 건식식각을 통해 인듐-틴-산화물(ITO) 패터닝을 진행한다. 건식식각은 불소(F) 계열의 가스와 염소(Cl) 계열의 가스를 혼합한 분위기에서 식각을 진행하며, 패터닝된 샘플을 염소(Cl) 계열 (BCl3, Cl2)의 식각 가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
After introducing the wafer into the reactor, indium-tin-oxide (ITO) was deposited to a thickness of 1000 to 3000Å using a sputterer to form an etch mask, and indium-tin-oxide (ITO) patterning was performed by photolithography and dry etching . The dry etching is performed in an atmosphere in which a fluorine (F) gas and a chlorine (Cl) gas are mixed, and the patterned sample is etched in a chlorine (Cl) series (BCl 3 , Cl 2 ) 150 sccm and the etching process is carried out. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

(9-a) 폴리머 증착 단계(9-a) Polymer deposition step

웨이퍼를 투입하지 않은 상태로 C4F8 가스를 50 ~ 200 sccm 의 유량으로 공급하고, 반응기 내부의 작업 압력을 10~50 mTorr로 하여 유도 결합 플라즈마(ICP) 전력을 500 ~ 2000 W 범위로 인가한다. 챔버 내에 폴리머가 충분히 증착이 될 때까지 5분 내지 15분 정도 유지한다.
C 4 F 8 gas is supplied at a flow rate of 50 to 200 sccm while the wafer is not being supplied and the inductively coupled plasma (ICP) power is applied in the range of 500 to 2000 W with the working pressure inside the reactor being 10 to 50 mTorr do. Keep for 5 to 15 minutes until sufficient deposition of the polymer in the chamber.

(9-b) 식각 단계(9-b) etch step

반응기 내에 웨이퍼를 투입한 후 식각 마스크 형성을 위해 스퍼터를 이용하여 인듐-틴-산화물(ITO)를 1000 ~ 3000Å 증착하고, 포토 리소그라피 및 건식식각을 통해 인듐-틴-산화물(ITO) 패터닝을 진행한다. 건식식각은 불소(F) 계열의 가스와 염소(Cl) 계열의 가스를 혼합한 분위기에서 식각을 진행하며, 패터닝된 샘플을 브롬(Br) 계열 (HBr, IBr)의 식각 가스만을 50 ~ 150 sccm의 유량으로 공급하여 식각 공정을 진행한다. 식각 공정에서의 작업 압력은 15 mTorr이고, DC 바이어스 전압은 100 ~ 500 W, 유도 결합 플라즈마 전력은 100 ~ 300 W로 인가하여 트렌치 식각을 진행한다.
After introducing the wafer into the reactor, indium-tin-oxide (ITO) was deposited to a thickness of 1000 to 3000Å using a sputterer to form an etch mask, and indium-tin-oxide (ITO) patterning was performed by photolithography and dry etching . The dry etching is performed in an atmosphere in which a fluorine (F) gas and a chlorine (Cl) gas are mixed, and the patterned sample is etched with only 50-150 sccm of etching gas of bromine (HBr, IBr) And the etching process is carried out. In the etching process, the working pressure is 15 mTorr, the DC bias voltage is 100 to 500 W, and the inductively coupled plasma power is 100 to 300 W to perform the trench etching.

그러므로, 이상에서 설명한 실시예에서와 같은 탄화규소 반도체 소자용 트렌치 제조 공정을 이용하면 트렌치 내부에 그래스 발생 또는 마이크로 트렌칭 현상이 나타나는 것을 방지할 수 있어 제조된 반도체 소자의 신뢰성이 개선될 수 있다.Therefore, by using the trench manufacturing process for a silicon carbide semiconductor device as in the above-described embodiments, it is possible to prevent the generation of a grating or a micro trenching phenomenon in the trench, and the reliability of the manufactured semiconductor device can be improved.

또한, 본 발명에 따른 탄화규소 반도체 소자용 트렌치 제조 공정에서는 종래 식각, 측벽 패시베이션, 금속 잔유물 제거의 공정이 수차례 반복적으로 수행되던 공정에서 탈피하여, "폴리머 증착 단계"와 "식각 단계"의 두 단계로만 트렌치 제조 공정을 구성할 수 있게 되는 바, 간단하고 빠르게 트렌치를 제조할 수 있게 된다.In addition, in the process for manufacturing a silicon carbide semiconductor device according to the present invention, the conventional processes of etching, sidewall passivation, and removal of metal residues have been repeatedly carried out, and the steps of "polymer deposition" and " It is possible to construct the trench manufacturing process only in a stepwise manner, so that it becomes possible to manufacture the trench easily and quickly.

본 발명은 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 본 발명의 범위를 벗어나지 않는 범위 내에서 본 발명의 요소들에 대한 수정 및 변경의 가능함을 이해할 수 있을 것이다. 또한, 본 발명의 필수적인 영역을 벗어나지 않는 범위 내에서 특별한 상황들이나 재료에 대하여 많은 변경이 이루어질 수 있다. 그러므로, 본 발명은 본 발명의 바람직한 실시 예의 상세한 설명으로 제한되지 않으며, 첨부된 특허청구범위 내에서 모든 실시 예들을 포함할 것이다.
While the present invention has been described with reference to the preferred embodiments, those skilled in the art will appreciate that modifications and variations are possible in the elements of the invention without departing from the scope of the invention. In addition, many modifications may be made to the particular situation or material within the scope of the invention, without departing from the essential scope thereof. Therefore, the present invention is not limited to the detailed description of the preferred embodiments of the present invention, but includes all embodiments within the scope of the appended claims.

Claims (15)

탄화규소 반도체 소자용 트렌치 제조 공정에 있어서,
탄화규소 반도체 웨이퍼를 투입하지 않은 채, 플라즈마 반응기의 내부에 보호가스를 흘리는 동시에, 유도 결합 플라즈마 전력만을 인가하여, 상기 플라즈마 반응기 내부에 폴리머를 증착하고 상기 플라즈마 반응기의 전극에 폴리머를 감싸는 단계와;
식각 마스크가 패터닝된 탄화규소 반도체 웨이퍼를 상기 반응기 내로 투입하고, 식각 가스를 공급하면서 바이어스 전력 및 유도 결합 플라즈마(ICP) 전력을 인가하여 트렌치 식각을 수행하는 단계;
를 포함하며, 상기 탄화규소 반도체 웨이퍼의 식각 마스크는 인듐 틴 산화물계 물질로 패터닝된 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
In a trench manufacturing process for a silicon carbide semiconductor device,
Depositing a polymer in the plasma reactor by applying a protective gas to the inside of the plasma reactor without applying a silicon carbide semiconductor wafer and applying only inductively coupled plasma power to the electrode of the plasma reactor and wrapping the polymer in the electrode of the plasma reactor;
Depositing a silicon carbide semiconductor wafer patterned with an etch mask into the reactor, and applying bias power and inductively coupled plasma (ICP) power while performing an etching gas to perform a trench etch;
Wherein the etching mask of the silicon carbide semiconductor wafer is patterned with an indium tin oxide-based material.
청구항 1에 있어서,
상기 폴리머를 증착하는 단계에서는 반응기 내로 보호가스를 공급하면서, 바이어스 전력은 인가하지 않고 유도 결합 플라즈마 전력을 500 내지 2000 W 범위로 인가하여 폴리머의 층을 형성하는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to claim 1,
Wherein in the step of depositing the polymer, an inductively coupled plasma power is applied in a range of 500 to 2000 W without applying a bias power while supplying a protective gas into the reactor to form a layer of a polymer. Manufacture process.
청구항 2에 있어서,
상기 보호가스는 C4F8 가스인 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method of claim 2,
Wherein the protective gas is a C 4 F 8 gas.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 반응기 내의 압력은 10 ~ 50 mTorr 로 설정되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to any one of claims 1 to 3,
Wherein the pressure in the reactor is set to 10 to 50 mTorr.
청구항 1에 있어서,
상기 식각 마스크는 인듐 틴 산화물계 물질을 스퍼터링으로 증착한 후, 포토리소그라피 및 습식 식각 공정을 통해 인듐 틴 산화물계 패턴을 형성한 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to claim 1,
Wherein the etch mask is formed by depositing an indium tin oxide based material by sputtering, and then forming an indium tin oxide based pattern through a photolithography and a wet etching process.
청구항 1에 있어서,
상기 식각 마스크는 포토리소그라피 공정을 통해 감광제 패턴을 형성한 다음, 스퍼터링으로 인듐 틴 산화물계 물질을 증착하고, 리프트 오프 방법으로 불필요한 영역을 제거하여 인듐 틴 산화물계 패턴을 형성한 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to claim 1,
The etch mask is formed by forming a photoresist pattern through a photolithography process, depositing an indium tin oxide based material by sputtering, and removing an unnecessary region by a lift-off method to form an indium tin oxide based pattern. Trench manufacturing process for semiconductor devices.
청구항 1에 있어서,
상기 식각 마스크는 인듐 틴 산화물계 물질을 스퍼터링으로 증착한 후, 포토리소그라피 및 건식 식각 공정을 통해 인듐 틴 산화물계 패턴을 형성한 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to claim 1,
Wherein the etching mask is formed by depositing an indium tin oxide-based material by sputtering, and then forming an indium tin oxide-based pattern through a photolithography and a dry etching process.
청구항 5에 있어서,
상기 습식 식각 공정은 상기 탄화규소 반도체 웨이퍼를 6:1 BOE에서 1분 내지 5분간 담궈서 수행되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method of claim 5,
Wherein the wet etching process is performed by immersing the silicon carbide semiconductor wafer in 6: 1 BOE for 1 minute to 5 minutes.
청구항 6에 있어서,
상기 리프트 오프 방법에서는 상기 탄화규소 반도체 웨이퍼를 아세톤에 5분 내지 20분간 담궈서 수행되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method of claim 6,
Wherein the lift-off method is performed by immersing the silicon carbide semiconductor wafer in acetone for 5 minutes to 20 minutes.
청구항 7에 있어서,
상기 건식 식각 공정은 불소(F) 계열의 가스와 염소(Cl) 계열의 가스를 혼합한 분위기에서 건식 식각이 이루어지는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method of claim 7,
Wherein the dry etching process is a dry etching process in an atmosphere in which a fluorine (F) -type gas and a chlorine (Cl) -type gas are mixed.
청구항 5 내지 청구항 10 중 어느 한 항에 있어서,
상기 식각 마스크에 증착된 인듐 틴 산화물계 박막은 1000Å 내지 3000Å의 두께를 가지는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to any one of claims 5 to 10,
Wherein the indium tin oxide-based thin film deposited on the etch mask has a thickness of 1000 Å to 3000 Å.
청구항 1에 있어서,
상기 트렌치 식각을 수행하는 단계에서의 상기 식각 가스는 SF6, CHF3, CF4, C2F6, NF3, BCl3, Cl2, HBr, IBr로 이루어진 일군으로부터 선택된 어느 하나이며, 첨가 가스로 산소 가스가 주입되지 않는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to claim 1,
Wherein the etching gas in the step of performing the trench etching is any one selected from the group consisting of SF 6 , CHF 3 , CF 4 , C 2 F 6 , NF 3 , BCl 3 , Cl 2 , HBr and IBr, Wherein oxygen gas is not injected into the silicon carbide semiconductor device.
청구항 12에 있어서,
상기 식각 가스에 대한 첨가 가스로 Ar 가스를 첨가하는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method of claim 12,
And an Ar gas is added as an additive gas to the etching gas.
청구항 12에 있어서,
상기 식각 가스는 50 내지 150 sccm의 유량으로 공급되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method of claim 12,
Wherein the etching gas is supplied at a flow rate of 50 to 150 sccm.
청구항 1에 있어서,
상기 바이어스 전력은 100 W 내지 500 W 범위에서 인가되며, 상기 유도 결합 플라즈마 전력은 100 W 내지 300 W 범위에서 인가되는 것을 특징으로 하는 탄화규소 반도체 소자용 트렌치 제조 공정.
The method according to claim 1,
Wherein the bias power is applied in the range of 100 W to 500 W, and the inductively coupled plasma power is applied in the range of 100 W to 300 W.
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* Cited by examiner, † Cited by third party
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WO2005071721A1 (en) * 2004-01-26 2005-08-04 Oxford Instruments Plasma Technology Limited Plasma etching process
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