KR101774180B1 - 고전압 내성 입력 전압 버퍼 회로 - Google Patents

고전압 내성 입력 전압 버퍼 회로 Download PDF

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Abstract

신호를 수신하는 제1 노드; 출력 신호를 제공하는 제2 노드; 제1 공급 전압 하에서 동작하는 전압 리미터 회로 - 전압 리미터 회로는 제1 노드 및 제2 노드에 결합됨 -; 및 제1 공급 전압 하에서 동작하는 바이패스 회로 - 바이패스 회로는 전압 리미터 회로에 결합되고, 바이패스 회로는 제1 노드를 제2 노드에 전기적으로 단락시키도록 인에이블될 수 있음 - 를 포함하는 장치가 개시된다.

Description

고전압 내성 입력 전압 버퍼 회로{HIGH-VOLTAGE TOLERANT INPUT VOLTAGE BUFFER CIRCUIT}
SoC(System-on-Chip)는 마이크로프로세서 코어를 동일 칩 상의 다수의 인터페이싱 회로들과 통합한다. 수신기 및 송신기 쌍들을 포함하는, 이러한 인터페이싱 회로들은, 마이크로프로세서 코어가, 메모리, 오디오 및 비디오 디바이스들, 스토리지 디바이스들과 같은, 다른 디바이스들과 통신하게 한다. 이러한 디바이스들의 일부는 매우 높은 전압에서 동작할 수 있다. 예를 들어, 많은 모바일 디바이스들에 일반적으로 사용되는 불휘발성 메모리인, SD(Secure Digital) 카드는, 디폴트 모드시 3.3v에서 동작하고, 3.3v와 접지 사이를 스윙하는 신호를 출력한다.
SoC 인터페이싱 회로들은 통상적으로 전압 리미터 회로들을 가지며, 이는 디바이스들로부터 하이-스윙 신호들을 수신하고, 스윙을 미리 결정된 값으로 감소시키며, 수정된 신호들을 수신기 회로에 보낸다. 통상적으로, 고속 동작을 지원하지만 전압 스트레스에 대해 더 낮은 내성을 갖는 저전압 처리 기술에 의해 제조되는, 수신기 회로는, 고전압에서 동작하는 디바이스들로부터의 하이-스윙 신호들을 견뎌 낼 수 없기 때문에, 전압 리미터 회로들이 필요하다. 이외에도, 수신기 회로에서의 누설을 최소화하기 위해, 전압 리미터 회로들의 최대 출력 전압은 통상적으로 수신기 회로로의 공급 전압에 일치하거나 또는 이를 초과한다.
한편, SoC가 인터페이스하는 디바이스들은 또한 동작의 상이한 모드들에 대해 상이한 전압들에서 동작할 수 있다. 예를 들어, SD 카드의 신호 스윙이 디폴트 모드에서는 3.3v이지만, SD 카드는 또한 데이터 레이트가 2배이고 신호 스윙이 3.3v에서 1.8v로 감소하는 고속 모드를 가질 수 있다. 감소된 입력 신호 스윙에 의해, 전압 리미터 회로 출력 스윙은 수신기 회로로의 공급 전압 아래의 레벨까지 감소할 수 있고, 이는 수신기 회로에서의 상당한 누설을 초래할 수 있다. 감소된 전압 리미터 회로 출력 스윙은 또한 온도 및 처리 왜곡에 의존할 수 있고, 이는 또한 전압 리미터의 성능에 및 수신기 회로에서의 누설량에 불확실성을 추가한다.
본 개시내용의 실시예들은, 이하에 주어지는 상세한 설명으로부터 및 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 보다 충분히 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들로 제한하는 것으로 취해져서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1a는 최대 출력 전압이 그 게이트 바이어스 전압 아래의 하나의 임계 전압과 동일한 종래 기술 버퍼이다.
도 1b는 도 1a의 종래 기술 버퍼의 최대 출력 전압이 그 게이트 바이어스 전압 아래의 하나의 임계 전압에서 제한된다는 것을 보여주는 파형들을 도시한다.
도 1c는 한 쌍의 n-형 트랜지스터들이 함께 결합되는 종래 기술 버퍼이다.
도 1d는 입력 전압이 게이트 바이어스 전압 위의 하나의 임계 전압을 초과하면, 도 1c의 종래 기술 버퍼의 최대 출력 전압이 그 게이트 바이어스 전압에 도달할 수 있다는 것을 보여주는 파형들을 도시한다.
도 1e는, 감소된 입력 스윙에 의해 최대 출력 전압이 감소할 수 있고, 버퍼의 레벨-검출 회로에 대해 누설을 초래할 수 있는, 도 1c의 종래 기술 버퍼이다.
도 2a-2b는, 본 개시내용의 일 실시예에 따라, 입력 스윙이 감소할 때 출력 스윙을 유지하는 바이패스 회로를 갖는 전압 버퍼들을 도시한다.
도 3a-3d는 본 개시내용의 일부 실시예들에 따른 전압 버퍼들이다.
도 4a-4c는 개시내용의 일부 실시예들에 따른 전압 버퍼들이다.
도 5는, 일 실시예에 따라, 전압 버퍼를 갖는 I/O(Input-Output) 쌍 회로를 도시한다.
도 6은 프로세서 및 본 개시내용의 일 실시예를 포함하는 적어도 하나의 인터페이스 회로를 포함하는 스마트 시스템의 시스템-레벨 도면이다.
실시예들은, 저전압 트랜지스터들에 의해 구축되며, 자신의 저전압 트랜지스터들을 고전압 전기 과부하에 두지 않고도, 고전압 논리 레벨들을 수신할 수 있으며, 자신의 출력 전압 스윙을 제한할 수 있는 입력 전압 버퍼 회로에 관련된다. 실시예들은 또한 레벨 검출 회로에 누설을 초래하지 않고도 저전압 논리 레벨들을 수신할 수 있다. 일 실시예에서, 입력 전압 버퍼는, 입력 스윙이 하이일 때 자산의 출력 전압 스윙을 미리 결정된 값으로 제한하는 전압 리미터로서의 역할을 하며, 입력 스윙이 감소될 때 자신의 출력 전압 스윙을 동일한 미리 결정된 값으로 또한 유지한다.
실시예들은 2개 모드들에서 동작할 수 있는 다수-전압 버퍼를 개시한다. 일 실시예에서, 특정 고전압 모드(즉, 제1 모드)에서는, 최대 입력 전압이 논리적 레벨 1(예를 들어, 1.8v)을 초과할 때, 다수-전압 버퍼가 자신의 출력 전압을 논리적 레벨 1(예를 들어, 1.8v)로 제한할 수 있다. 일 실시예에서, 특정 저전압 모드(즉, 제2 모드)에서는, 최대 입력 전압이 논리적 레벨 1 있을 때, 다수-전압 버퍼의 최대 출력 전압은 여전히 논리적 레벨 1로 유지될 수 있다. 이러한 전압 레벨들은 단지 예시적이고, 실시예들은 다른 전압 조건들을 사용할 때 및 유사한 문제점들을 발생시키는 상이한 처리들 상에서 동작될 수 있다는 점이 이해된다. 일 실시예에서는, 입력 전압 스윙이 동작의 특정 모드들에서 감소할 것으로 예상될 때, 입력 전압 버퍼의 출력 스윙을 1.8v로, 또는 미리 결정된 값으로 유지하는 회로 기술들이 제공된다.
이하의 설명에서는, 본 개시내용의 실시예들의 보다 철저한 설명을 제공하는 다수의 상세사항들이 논의된다. 그러나, 통상의 기술자에게는, 본 개시내용의 실시예들이 이러한 구체적 상세사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 디바이스들이, 상세하게 보다는, 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은, 더 많은 구성 신호 경로들을 표시하기 위해서, 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 표시하기 위해서, 하나 이상의 단부들에 화살표들을 가질 수 있다. 이러한 표시들은 제한하는 것으로 의도되지는 않는다. 오히려, 라인들은 회로 또는 논리 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 필요성들 또는 선호도들에 의해 영향을 받는 바와 같이, 임의의 표현된 신호는, 어느 방향으로도 이동할 수 있고 임의의 적합한 타입의 신호 스킴으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전반에 걸쳐, 및 청구항들에서, "접속되는(connected)"이란 용어는, 임의의 중간 디바이스들 없이, 접속이 이루어지는 것들 사이의 직접적인 전기 접속을 의미한다. "결합되는(coupled)"이란 용어는, 접속이 이루어지는 것들 사이의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. "회로(circuit)"란 용어는, 원하는 기능을 제공하기 위해 상호 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. "신호(signal)"란 용어는, 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조들을 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상의(on)"를 포함한다.
"스케일링(scaling)"이란 용어는 하나의 처리 기술로부터 다른 처리 기술로 설계(배선도 및 레이아웃)를 변환하는 것을 일반적으로 말한다. "스케일링(scaling)"이란 용어는 또한 레이아웃 및 디바이스들을 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. "스케일링(scaling)"이란 용어는 또한, 신호 주파수를, 다른 파라미터, 예를 들어 전력 공급 레벨에 대해 조절하는 것(예를 들어, 늦추는 것)을 말할 수 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 타겟 값의 ±20% 내에 있는 것을 일발적으로 말한다.
달리 명시되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사들 "제1(first)", "제2(second)" 및 "제3(third)" 등을 사용하는 것은, 유사한 대상들의 상이한 경우들이 언급되고 있다는 것을 나타낼 뿐이며, 이렇게 설명되는 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 의도되는 것은 아니다.
본 개시내용의 다양한 실시예들을 설명하는 편의상, 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는 MOS(Metal Oxide Semiconductor) 트랜지스터들이다. 소스 및 드레인 단자들은, 동일한 단자들일 수 있으며, 본 명세서에서 교환가능하게 사용된다. 또한, 통상적으로 MOS 트랜지스터들은 임의의 2개 단자들 사이의 제한된 전압 차이를 지속하도록 설계된다. 전기 과부하로도 알려진, 이러한 제한을 초과하는 것은, 트랜지스터의 산화물 층이 훨씬 더 빠르게 저하되게 할 수 있으며, 따라서 그들의 수명을 단축시킨다. 통상의 기술자들은, 예를 들어, BJT(Bi-polar Junction Transistors), FET(Field-Effect Transistors) 등 다른 트랜지스터들이 본 개시내용의 범위를 벗어나지 않고 사용될 수 있다는 점을 또한 이해할 것이다. 본 명세서에서 "MN"이란 용어가 앞에 붙는 트랜지스터 명칭들은 n-형 트랜지스터들(예를 들어, NMOS, NPN BJT, NFET 등)을 말하며, 반면에 "MP"란 용어가 앞에 붙는 트랜지스터 명칭들은 p-형 트랜지스터들(예를 들어, PMOS, PNP BJT, PFET 등)을 말한다. 모든 트랜지스터는 병렬로 함께 결합되는 다수의 더 작은 트랜지스터들을 포함할 수 있으며, 더 작은 트랜지스터들의 소스 단자들은 조합된 트랜지스터의 하나의 소스 단자를 형성하도록 함께 결합되고, 더 작은 트랜지스터들의 드레인 단자들은 조합된 트랜지스터의 하나의 드레인 단자를 형성하도록 함께 결합되며, 더 작은 트랜지스터들의 게이트 단자들은 조합된 트랜지스터의 하나의 게이트 단자를 형성하도록 함께 결합된다는 점이 또한 이해된다.
도 1a는 자신의 출력 전압을 제한하는 종래 기술 전압 리미터 회로(100)이다. N-형 MN1 트랜지스터는, Vt의 임계 전압을 갖고, 그 게이트 단자는 Vbias의 고정 바이어스 전압에 결합되고, 그 드레인 단자는 입력과 결합되며, 그 소스 단자는 출력과 결합되는, 공통-게이트 증폭기로서 구성된다. MN1은 그 드레인 전압이 그 게이트 전압 Vbias보다 적어도 하나의 임계 전압 Vt 만큼 더 낮을 때 도통한다. 도 1b의 파형도(110)가 도시하듯이, 출력 전압은 Vbias-Vt에 도달할 때까지 입력 전압을 추적할 수 있다. 입력 전압이 Vbias-Vt 너머로 증가하면, 전압 리미터 회로(100)는 자신의 출력 전압을 실절적으로 Vbias-Vt로 제한한다.
도 1c는 입력 노드 및 출력 노드에 결합되는 종래 기술 전압 리미터 회로(122)를 구성하는 회로(120)를 보여준다. 전압 리미터 회로(122)는 2개의 n-형 디바이스들 MN2 및 MN3으로 구성된다. MN2는, 그 드레인 단자가 입력 노드와 결합되고, 그 소스 단자가 출력 노드와 결합되며, 그 게이트 단자가 고정 바이어스 전압 소스 Vbias와 결합되는, 공통-게이트 증폭기로서 구성된다. MN3의 드레인 단자 또한 동일한 고정 바이어스 전압 소스 Vbias와 결합되며, 그 게이트 단자는 입력 노드와 결합되고 그 소스 단자는 출력 노드와 결합된다. 도 1d의 파형도(130)가 도시하듯이, 입력 전압이 Vbias-Vt보다 낮을 때, MN2는 도통하고 출력 전압은 입력 전압을 추적한다. 입력 전압이 Vbias-Vt 너머로 증가하지만 Vbias+Vt 아래로 유지되면, MN2의 소스 전압은 실질적으로 Vbias-Vt로 제한되고, 한편 MN3의 게이트 전압은 MN3을 턴 온 하기에 충분히 높지 않으며, 따라서 출력 전압은 실질적으로 Vbias-Vt에 머무른다. Vbias+Vt 너머로 입력 전압이 증가하면, MN3은 턴 온 하여 고정 바이어스 전압 소스에 출력 노드를 전기적으로 단락시키고, 따라서 출력 전압을 Vbias로 제한한다.
일 예로서, 1.8 v의 고정 바이어스 전압(Vbias)는 MN2의 게이트 단자 및 MN3의 드레인 단자 양자 모두에 결합된다. MOS 트랜지스터가 도통하기 위해서, 그 게이트 전압은 그 소스 전압 또는 그 드레인 전압보다 Vt(임계 전압) 만큼 높을 필요가 있다. MN2에 대해서는, 1.8v의 게이트 전압에 의해, 그 소스 전압이 1.8v - Vt 이하일 때 도통할 수 있다. MN3에 대해서는, 1.8v의 드레인 전압과 그 게이트가 입력에 결합되는 것에 의해, 그 게이트 전압이 그 드레인 전압을 하나의 Vt 만큼 초과할 때 도통할 수 있다. 이것이 발생할 때, 그 소스 및 드레인 단자들은 함께 전기적으로 단락되어, 출력 전압을 1.8v로 이끈다. 따라서, 전압 리미터 회로(120)는 입력 전압이 적어도 1.8v + Vt와 동일할 때 출력 전압을 1.8v로 제한하여 유지한다. 이외에도, 입력 전압이 3.6v를 초과하지 않는 한, MN2 및 MN3 중 어느 하나의 임의의 2개 단자들 사이의 최대 전압 차이들은 실질적으로 1.8v로 제한될 수 있고, 이는 전기 과부하를 초래하지 않기에 통상적으로 충분히 작다. 버퍼의 타겟화된 출력 스윙 뿐만 아니라, 바이어스 전압의 선택은, 전체 시스템의 설계에 특수하거나, 또는 특정한 처리 기술의 전기 과부하 제한들에 의해 유도된다.
도 1e는 도 1c에서의 전압 리미터 회로(122)가 다운스트림 레벨-검출 회로(들)에 대해 누설 문제점들을 초래할 수 있다는 것을 보여준다. 여기서 최대 입력 전압은 Vbias와 동일하고, 한편 전압 리미터 회로(122)는 레벨-검출 회로(141)와 결합된다. 일 실시예에서, 레벨-검출 회로(141)는 인버터 회로를 형성하도록 함께 결합되는 p-형 트랜지스터 MP20과 n-형 트랜지스터 MN20을 포함하며, MN20의 소스 단자는 접지와 결합되고, MP20의 소스 단자는 공급 전압 Vsupply2와 결합되고, MN20 및 MP20의 게이트 단자들은 입력을 형성하도록 함께 결합되며, MN20 및 MP20의 드레인 단자들은 출력을 형성하도록 함께 결합된다. 레벨-검출 회로(141)의 입력은 노드 n에서 전압 리미터 회로(122)의 출력과 결합된다. 일 실시예에서, 공급 전압 Vsupply2는 Vbias와 동일하다.
일 예로서, 고정 바이어스 전압 Vbias를 1.8v로 가정하고, 입력 전압이 논리적 "1"을 위해 1.8v로 머무르면, MN2 및 MN3 양자 모두의 게이트 전압들은 1.8v로 있을 것이다. 이 예에서는, 노드 n에서의 전압 뿐만 아니라, 양자 모두의 트랜지스터들의 소스 전압들이 실질적으로 1.8v - Vt로 제한된다. 레벨-검출 회로(141)에 대해서는, 그 p-형 트랜지스터 MP20이 게이트 전압 1.8v - Vt 및 1.8v의 소스 전압을 가지며, 완전히 턴 오프 되지 않을 수 있다. 다른 한편, 레벨-검출 회로(141)의 n-형 트랜지스터 MN20은 그 게이트 전압이 1.8v - Vt이면 턴 온 된다. 그 결과, 전류 경로는 MP20 및 MN20을 통해 전압 공급 Vsupply2와 접지 사이에 존재할 수 있다. 이러한 누설을 회피하기 위해, 레벨-검출 회로(141)에 대한 입력은, 논리적 '1'에 대한 그 공급 전압 Vsupply2(본 예에서는 1.8v)과 동일하거나 또는 이를 초과하는 전압으로 유도되어야 한다.
도 2a는, 일 실시예에 따라, 도 1c에서의 누설 문제점을 다루는 전압 버퍼 회로(200)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2a의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 일 실시예에서, 전압 버퍼 회로(200)는 전압 리미터 회로(122), 바이패스 회로(201), 및 제어 회로(202)를 포함한다. 일 실시예에서, 전압 리미터 회로(122) 및 바이패스 회로(201) 양자 모두는 전압 버퍼 회로(200)의 입력 노드 및 출력 노드에 결합된다.
일 실시예에서, 전압 버퍼 회로(200)의 최대 출력 전압은, 최대 입력 전압이 미리 결정된 값과 동일하거나 또는 이를 초과하는 한, 미리 결정된 값(예를 들어, 1.8v)로 유지될 수 있다. 일 실시예에서, 최대 입력 전압이 예를 들어, 1.8v인 저전압 모드에서 전압 버퍼 회로(200)가 동작할 때, 바이패스 회로(201)는 입력을 출력과 결합하도록 활성화된다. 일 실시예에서, 최대 입력 전압이 예를 들어, 1.8v 보다 더 높은 고전압 모드에서 전압 버퍼 회로(200)가 동작할 때, 바이패스 회로(201)는 디스에이블되고, 전압 리미터 회로(122)는 버퍼 회로(200)의 최대 출력 전압을 예를 들어, 1.8v로 제한한다. 일 실시예에서는, 바이패스 회로(201)가 디스에이블될 때 전압 리미터 회로(122)만 액티브이다. 이러한 전압 레벨들은, 예시적일 뿐이며, 전체 시스템의 설계에 특수하거나, 또는 특정한 처리 기술의 전기 과부하 제한들에 의해 유도된다는 점이 이해된다. 다른 실시예들에서는, 다른 전압 레벨들이 사용될 수 있다.
일 실시예에서, 제어 회로(202)는 제어 신호들(203)을 통해 바이패스 회로(201)를 제어한다. 일 실시예에서, 제어 신호들(203)의 전압 레벨들은 바이패스 회로(201)를 인에이블하거나 또는 디스에이블하는 고전압 모드와 저전압 모드 사이에서 변할 수 있다. 일 실시예에서, 제어 신호들(203)은 저항기들, 트랜지스터들 또는 양자 모두의 조합에 의해 생성될 수 있는 외부 전압 bias2로부터 유도된다. 일 실시예에서, 제어 회로(202)는 공급 전압 Vsupply1하에서 동작하며, 이는 최대 입력 전압(예를 들어, 3.3v)과 동일한 값으로 고정된다. 다른 실시예에서, 제어 회로(202)는 고전압 모드와 저전압 모드 사이에서 변할 수 있는 공급 전압 Vsupply1하에서 동작하며, 이는 제어 회로(202)가 모드 변화를 검출하고 이에 따라 제어 신호들(203)을 업데이트하게 한다. 일 실시예에서, 제어 회로(202)는 고전압 모드와 저전압 모드 사이에서 토글하는 제어 신호(205)를 수신한다. 이러한 실시예에서, 제어 회로(202)는 그리고 나서, 공급 전압 Vsupply1, 제어 신호(205), 또는 양자 모두의 조합을 모니터링하는 것에 의해, 모드 변화를 검출할 수 있고, 이에 따라 제어 신호들(203)을 업데이트할 수 있다.
도 2b는, 일 실시예에 따라, 도 1c에서의 누설 문제점을 다루는 전압 버퍼 회로(230)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2b의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 일 실시예에서, 전압 버퍼 회로(230)는 전압 리미터 회로(122), 바이패스 회로(221), 및 제어 회로(232)를 포함한다. 전압 리미터 회로(122) 및 바이패스 회로(221) 양자 모두는 버퍼 회로(230)의 입력 노드 및 출력 노드에 결합된다.
일 실시예에서, 제어 회로(232)는 제어 신호들(233)을 통해 바이패스 회로(221)를 제어한다. 일 실시예에서, 제어 신호들(233)의 전압 레벨들은 바이패스 회로(221)를 인에이블하거나 또는 디스에이블하도록 변할 수 있다. 일 실시예에서, 제어 신호들(233)은 저항기들, 트랜지스터들 또는 양자 모두의 조합에 의해 생성될 수 있는 외부 전압 bias2로부터 유도된다. 일 실시예에서, 제어 회로(232)는 공급 전압 Vsupply1하에서 동작하며, 이는 최대 입력 전압(예를 들어, 3.3v)과 동일한 값으로 고정된다. 다른 실시예에서, 제어 회로(232)는 고전압 모드와 저전압 모드 사이에서 변할 수 있는 공급 전압 Vsupply1하에서 동작하며, 이는 제어 회로(232)가 모드 변화를 검출하고 제어 신호들(233)을 업데이트하게 한다. 일 실시예에서, 제어 회로(232)는 또한 입력 신호를 수신한다.
일 실시예에서는, 입력에서의 순간 전압에 기초하여, 제어 회로(232)는 바이패스 회로(221)를 디스에이블하도록 제어 신호들(223)을 수정할 수 있다. 일 실시예에서, 제어 회로(232)는 고전압 모드와 저전압 모드 사이에서 토글하는 제어 신호(235)를 또한 수신한다. 제어 회로(232)는 그리고 나서, 입력 전압, 공급 전압 제어 Vsupply1, 제어 신호(235), 또는 임의의 조합을 모니터링하는 것에 의해, 모드 변화를 검출할 수 있고, 이에 따라 제어 신호들(233)을 업데이트할 수 있다.
도 3a는, 일 실시예에 따른, 도 2a에서의 전압 버퍼 회로(200)의 일 구현을 보여준다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 일 실시예에서, 전압 버퍼 회로(300)는 전압 리미터 회로(122), 바이패스 회로(302), 및 제어 회로(301)를 포함한다. 전압 리미터 회로(122) 및 바이패스 회로(302) 양자 모두는 전압 버퍼 회로(300)의 입력 노드 및 출력 노드에 결합된다.
일 실시예에서, 바이패스 회로(302)는, 공급 전압 Vsupply1과 결합되는 각각의 트랜지스터의 대부분에 의해, 직렬로 결합되는 p-형 트랜지스터들 MP0, MP1 및 MP2를 포함한다. 일 실시예에서, 공급 전압 Vsupply1하에서 동작하는, 제어 회로(301)는 제어 신호들(303 및 304)을 통해 바이패스 회로(302)를 제어한다. 일 실시예에서, 바이패스 회로(302)의 MP1은 제어 신호(304)에 의해 제어되고, 한편 바이패스 회로(302)의 MP0 및 MP2는 제어 신호(303)에 의해 제어된다. 일 실시예에서, 바이패스 회로(302)는, 최대 입력 전압이 Vbias와 동일한, 저전압 모드 동안 전압 버퍼 회로(300)의 입력으로부터 출력까지의 바이패스 경로를 형성한다. 일 실시예에서, 최대 입력 전압이 Vbias를 초과하는, 고전압 모드 동안, 바이패스 회로(302)에 의해 형성되는 바이패스 경로는 적어도 MP1을 디스에이블함으로써 단절된다.
일 실시예에서, 고전압 모드 동안, 제어 회로(301)는, 적어도 Vinput,max-Vtp1과 동일한(여기서, Vinput,max는 최대 입력 전압이고 Vtp1은 MP1의 임계 전압임), MP1을 디스에이블하기에 충분히 높은 전압으로 제어 신호(304)를 유도함으로써 바이패스 회로(302)를 디스에이블한다.
일 실시예에서, MP0 및 MP2 양자 모두는 고전압 모드 동안 버퍼 회로(300)의 입력 노드 및 출력 노드와 직접 결합되는 것으로부터 MP1을 차폐할 수 있다. MP0 또는 MP2가 없으면, MP1의 소스 또는 드레인 단자들 중 어느 하나는, 버퍼 회로의 입력에서의 전압이 접지에 있을 때, 접지에 도달할 수 있고, 한편 MP1의 게이트 단자는 Vinput,max-Vtp1과 동일한 고전압으로 유도된다. 이것은 MP1에 대해 상당한 게이트-드레인 및 게이트-소스 전압 차이들로 이어질 수 있고, 이는 전기 과부하를 초래할 수 있다.
일 실시예에서, 고전압 모드 동안, MP0 및 MP2의 게이트 단자들에서의 전압은, 입력 전압이 최대로 또는 접지에 머무를 때, 양자 모두의 트랜지스터들의 게이트-드레인 및 게이트-소스 전압 차이들을 최소화하도록 선택된다. 일 실시예에서, 트랜지스터들 MN12 및 MN13은 노드들(306 및 307)의 저전압 제한들을 설정하도록 추가될 수 있으며, 이들은 MP1의 드레인 및 소스 단자들과 결합된다. 일 실시예에서, 트랜지스터들 MN12 및 MN13 양자 모두는, 바이패스 회로(302)가 디스에이블될 때, MP1의 드레인 및 소스 단자들을 충전할 수 있다. 이러한 실시예에서, 전기 과부하는, 트랜지스터 MP1이 저전압 모드를 벗어나고 고전압 모드를 진입함에 따라, 트랜지스터 MP1에 대해 완화된다.
일 실시예에서, 저전압 모드 동작 동안, 제어 회로(301)는, MP1이 Vbias와 동일한 전압을 적어도 전달하기에 충분히 낮은 전압으로 제어 신호(304)를 유도하는 것에 의해, 및 MP0 및 MP2가 Vbias와 동일한 전압을 적어도 전달하기에 충분히 낮은 전압으로 제어 신호(304)를 유도하는 것에 의해, 바이패스 회로(302)를 인에이블한다. 일 실시예에서, 제어 신호들(303 및 304)는 Vbias-Vtn-Vtp 이하인 전압 레벨일 수 있으며, 여기서 Vtn 및 Vtp는 전압 리미터 회로(122) 및 바이패스 회로(302)에서의 모든 n-형 및 p-형 트랜지스터들의 최대 임계 전압이다. 이러한 실시예에서, 바이패스 회로(302)는 Vbias-Vtn과 Vbias 사이의 전압을 도통한다. 일 실시예에서, 전압 리미터 회로(122)는 접지와 Vbias-Vtn 사이의 입력 전압을 커버할 수 있다. 일 실시예에서, 전압 리미터 회로(302) 및 바이패스 회로(122)의 조합은 전압 버퍼 회로(300)가 접지와 Vbias 사이의 전압을 도통하게 한다.
실시예들을 설명하는 일 예가 제공된다. 이러한 예에서, 바이어스들 clamp_bias1과 clamp_bias2, 전압 리미터(122)로의 바이어스 및 제어 회로(301)로의 제어 바이어스를 포함하는, 모든 고정 바이어스 전압들은 1.8v로 설정된다. 고전압 모드 동안, 최대 입력 전압 레벨은 3.3v에 있고, 한편 저전압 모드 동안, 최대 입력 전압 레벨은 1.8v에 있다. 제어 회로(301)는 고전압 모드 동안 3.3v에 있지만 저전압 모드 동안 1.8v로 낮아지는 전압 공급 Vsupply1하에서 동작한다.
이러한 예를 계속하면, 고전압 모드 동안, 제어 신호(304)는 3.3v까지 상승되고, 이는 MP1을 디스에이블하고, 입력 노드와 출력 노드 사이의 바이패스 경로를 단절한다. 제어 회로는 제어 신호(303)를 1.8v까지 상승시킨다. 입력 전압이 3.3v에 도달함에 따라 MP0이 노드(306)를 3.3v까지 충전할 수 있는 한편, 입력 전압이 1.8v 아래로 강하함에 따라, MN12는 노드(306)를 1.8v-Vtn으로 고정시킬 수 있다. MN13 또한 마찬가지로 노드(307)를 약 1.8v-Vtn으로 고정시킬 수 있다. 입력 전압이 접지와 3.3v 사이에서 스윙함에 따라, 전압 리미터 회로(122) 및 바이패스 회로(302)에서의 모든 트랜지스터들의 단자들 사이의 전압 차이들은 기껏해야 1.8v이고, 이는 통상적으로 전기 과부하를 회피하기에 충분히 낮다.
이러한 예를 계속하면, 저전압 모드 동안, 제어 회로(301)는 제어 신호들(303 및 304)을 0v로 설정하고, 이에 의해 적어도 1.8 v의 입력 전압이 출력 노드에 전파되게 하도록 바이패스 회로(302)를 활성화한다. 이러한 전압 레벨들은 예시적일 뿐이고, 실시예들은 본 예에 개시되는 것과 상이한, 제어 신호들, 전압 공급들 및 입력 전압에 대한 전압 레벨들에 의해 적용될 수 있다는 점이 이해된다.
도 3b는, 일 실시예에 따른, 도 3a의 제어 회로(301)의 일 구현(310)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3b의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 일 실시예에서, 제어 회로(310)는 저전압 모드와 고전압 모드 사이에서 bias_out1 및 bias_out2에 대해 상이한 전압 레벨들을 선택하는 논리 회로들(340 및 350)을 포함한다. 일 실시예에서, 고전압 모드는 최대 입력 전압이 Vbias를 초과할 때이고, 한편 저전압 모드는 최대 입력 전압이 Vbias와 동일할 때이다. 일 실시예에서, bias_out1 및 bias_out2는 각각 도 3a에서의 제어 신호들(304 및 303)이다.
일 실시예에서, 논리 회로들(340 및 350)은 제어 신호 "저전압 모드 인에이블", 바이어스 전압 소스 "bias_in", 전압 공급 Vsupply1을 받아들일 수 있고, 이들의 일부 또는 전부는, 선택을 행하기 위해, 고전압 모드와 저전압 모드 사이에서 변할 수 있다. 이러한 실시예에서, 논리 회로들(340 및 350)은 독립적으로 bias_out1 및 bias_out2를 선택한다.
일 실시예에서, 저전압 모드 동안, bias_out1 및 bias_out2 양자 모두는 Vbias-Vtn-Vtp 아래의 전압이 되도록 선택될 수 있으며, 여기서 Vtn 및 Vtp는 각각 도 3a에서 바이패스 회로(302) 및 전압 리미터 회로(122)에서의 모든 n-형 및 p-형 트랜지스터들의 최대 임계 전압들이다. 일 실시예에서, 고전압 모드 동안, bias_out1은 Vinput,max-Vtp1 위의 전압이 되도록 선택될 수 있고, 한편 bias_out2는 Vbias2_out_disable과 동일한 전압이 되도록 선택될 수 있으며, 이는 도 3a에서 MP0 및 MP2에 대해 전기 과부하를 회피하도록 구체적으로 선택되는 레벨일 수 있고, 처리 기술 및 최대 입력 전압 레벨에 의존할 수 있다. 일 실시예에서, 바이어스 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 일 실시예에서, 논리 회로들(340 및 350)은 멀티플렉서 회로들이다.
도 3c는, 일 실시예에 따른, 도 3a의 제어 회로(301)의 다른 구현(320)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3c의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 일 실시예에서, 제어 회로(320)는 저전압 모드와 고전압 모델 사이에서 bias_out1 및 bias_out2에 대해 상이한 전압 레벨들을 선택하는 논리 회로들(360 및 370)을 포함한다.
일 실시예에서, bias_out2인, 논리 회로(360)의 출력은, bias_out1에 대한 선택들 중 하나로서 논리 회로(370) 내에 공급된다. 일 실시예에서, 논리 회로들(360 및 370)은, 제어 신호 "저전압 모드 인에이블", 바이어스 전압 소스 "bias_in", 및 전압 공급 Vsupply1의 임의의 조합을 받아들일 수 있고, 이들의 일부 또는 전부는, 선택을 행하기 위해, 고전압 모드와 저전압 모드 사이에서 변할 수 있다.
일 실시예에서, 저전압 모드 동안, bias_out2는 Vbias-Vtn-Vtp 아래의 전압이 되도록 선택될 수 있고, 논리 회로(370)은 bias_out1에 대해 bias_out2를 선택할 수 있으며, 따라서 2개의 출력들을 동일하게 설정한다. 일 실시예에서, 고전압 모드 동안, bias_out1은 Vinput,max-Vtp1 위의 전압이 되도록 선택될 수 있고, 한편 bias_out2는 Vbias2 _out_disable과 동일한 전압이 되도록 선택될 수 있으며, 이는 도 3a에서 MP0 및 MP2에 대해 전기 과부하를 회피하도록 구체적으로 선택되는 레벨일 수 있고, 처리 기술 및 최대 입력 전압 레벨에 의존할 수 있다. 일 실시예에서, 바이어스 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 일 실시예에서, 논리 회로들(360 및 370)은 멀티플렉서 회로들이다.
도 3d는, 일 실시예에 따른, 도 3c의 제어 회로(320)를 구현하는, 선택 회로(330)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3d의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, MP3의 소스 단자는 바이어스 전압 소스 bias_in과 결합된다. MN14의 소스 단자는 Vbias-Vtn-Vtp 이하인 전압과 결합되며, 여기서 Vtn 및 Vtp는 도 3a에서 각각 n-형 및 p-형 트랜지스터들에 대한 임계 전압들이다. MP3 및 MN14 양자 모두의 게이트 단자들은 제어 신호 "저전압 모드 인에이블"에 결합된다. MP3 및 MN14 양자 모두의 드레인 단자들은 노드 bias_out2에서 함께 결합된다. 일 실시예에서, MN14의 소스 단자는 접지에 결합된다. 이러한 실시예에서, MP3 및 MN14의 조합은, 제어 신호 "저전압 모드 인에이블"에 기초하여, bias_out2에 대해 바이어스 전압과 접지 사이에서 선택한다.
일 실시예에서, MP4의 소스 단자는 공급 전압 Vsupply1과 결합된다. MN15의 소스 단자는 bias_out2와 결합된다. MP4 및 MN15의 양자 모두의 게이트 단자들은 바이어스 전압 소스 bias_in에 결합된다. MP4 및 MN15의 양자 모두의 드레인 단자들은 노드 bias_out1에서 함께 결합된다. 이 실시예에서, MP4 및 MN15의 조합은, bias_out1에 대해 Vbias에 관한 그들의 강도들에 기초하여, bias_out2와 공급 전압 Vsupply1 사이에서 선택한다. 일 실시예에서, 바이어스 전압은 선택 회로(330) 내에 생성될 수 있다.
일 실시예에서, 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 이러한 실시예에서, 최대 입력 전압이 Vbias를 초과하는, 고전압 모드 동작 동안, 제어 신호 "저전압 모드 인에이블"은 MN14를 디스에이블하고 MP3을 인에이블하기에 충분히 낮은 전압으로 설정된다. 이러한 실시예에서, MP3 및 MN14 조합은 bias_out2에 대해 Vbias를 선택한다. 일 실시예에서, 공급 전압 Vsupply1은 Vinput,max-Vtp1과 동일한 전압으로 설정되며, 이는 Vbias 보다 더 높은 적어도 하나의 임계 전압일 것으로 가정된다. 따라서, MP4의 게이트 단자는 Vbias와 동일한 전압으로 설정되고, 한편 그 소스 전압은 Vinput,max-Vtp1과 동일한 Vsupply1에 있고, MP4는 bias_out1을 Vsupply1과 동일한 값으로 이끌도록 인에이블될 수 있다. 이러한 실시예에서, MN15의 게이트 및 소스 전압들 양자 모두는 Vbias와 동일하고, 한편 MN15의 드레인 전압은 Vsupply1과 동일하며, 따라서 MN15는 디스에이블된다. 일 실시예에서, Vinput,max 및 Vbias의 값들은, Vinput,max-Vbias(입력이 최대일 때) 또는 Vbias(입력이 접지일 때)일 수 있는, 도 3a의 MP0, MP1, 및 MP2의 최대 게이트-드레인 및 게이트-소스 전압 차이들이, 특정한 처리 기술에 대해 전기 과부하를 완화하는 범위 내에 있도록 선택될 수 있다.
일 실시예에서, 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 이러한 실시예에서, 최대 입력 전압이 Vbias와 동일한, 저전압 모드 동작 동안, 제어 신호 "저전압 모드 인에이블"은 MP3을 디스에이블하고 MN14를 인에이블하기에 충분히 높은 전압에 있다. 이러한 실시예에서, MP3 및 MN14 조합은 bias_out2에 대해 접지를 선택한다. 일 실시예에서, Vsupply1은 Vbias 이하인 레벨로 설정된다. 이러한 실시예에서, MN15의 게이트 단자는 Vbias와 동일한 전압에 있고 소스 단자는 접지 있으며, 따라서 MN15는 bias_out1에 대해 bias_out2를 선택하도록 인에이블되어, bias_out1을 접지로 이끈다. 이러한 실시예에서, MP4의 게이트 및 소스 전압들 양자 모두는 Vbias와 동일한 값에 있고, 한편 MP4의 드레인 전압은 Ov에 있으며, 따라서 MP4는 디스에이블된다.
실시예들을 설명하는 일 예가 제공된다. 이러한 예에서, 고전압 모드 동안 최대 입력 전압은 3.3v이고 Vsupply1은 3.3v와 같으며, 한편 저전압 모드 동안 최대 입력 전압은 1.8v이고 Vsupply1은 1.8v와 같다. 이외에도, Vbias는 1.8v에 고정되며, 한편 제어 신호 "저전압 모드 인에이블"은 저전압 모드 동안 Ov에 있고 고전압 모드 동안 1.8v에 있다.
이러한 예를 계속하면, 고전압 모드 동안, 제어 신호 "저전압 모드 인에이블"은 0v에 있고, 이는 bias_out2에 대해 Vbias를 선택하도록 MN14를 디스에이블하고 MP3을 인에이블하며, 따라서 bias_out2를 1.8v로 이끈다. 또한, MP4는 bias_out1에 대해 Vsupply1(3.3v)을 선택하도록 인에이블되며, 한편 MN15는 그 게이트 및 소스 전압들 양자 모두를 1.8v로 하여 디스에이블된다. 저전압 모드 동안, 제어 신호 "저전압 모드 인에이블"은 1.8v이고 Vsupply1은 1.8v로 낮아진다. MN14는 bias_out2에 대해 Ov를 선택하도록 인에이블되며, 한편 MP3는 그 게이트 및 소스 단자들 양자 모두를 1.8v의 동일한 전압으로 하여 디스에이블되고, MN15는 bias_out1에 대해 bias_out2를 선택하도록 인에이블되며, 이에 의해 마찬가지로 bias_out1을 Ov로 이끈다. 이러한 전압 레벨들은 예시적일 뿐이고, 실시예들은 이러한 예에 개시되는 것과 상이한 제어 신호들, 전압 공급들 및 입력 전압에 대한 전압 레벨들에 의해 적용될 수 있다는 점이 이해된다.
도 4a는, 일 실시예에 따른, 도 2b에서의 전압 버퍼 회로(230)의 일 구현(400)을 보여준다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4a의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, 전압 버퍼 회로(400)는 전압 리미터 회로(122), 바이패스 회로(405), 및 제어 회로(401)를 포함한다. 전압 리미터 회로(122) 및 바이패스 회로(405) 양자 모두는 전압 버퍼 회로(400)의 입력 노드 및 출력 노드와 결합된다. 일 실시예에서, 바이패스 회로(405)는, 그 소스 단자가 입력 노드와 결합되고, 그 드레인 단자가 출력 노드와 결합되며, 그 게이트 단자가 제어 신호(402)에 결합되는 단일 p-형 트랜지스터 MP38을 포함한다. 일 실시예에서, 최대 입력 전압이 Vbias와 같은 저전압 동안, 바이패스 회로(405)는 입력 노드와 출력 노드 사이의 바이패스 경로를 형성하도록 인에이블될 수 있다. 일 실시예에서, 최대 입력 전압이 Vbias를 초과하는 고전압 모드 동안, 바이패스 회로(405)는 바이패스 경로를 단절하도록 디스에이블될 수 있다. 일 실시예에서, 공급 전압 Vsupply1하에서 동작하는, 제어 회로(401)는 제어 신호(402)를 통해 바이패스 회로(405)를 제어한다.
일 실시예에서, 고전압 모드 동안, 제어 회로(401)는 제어 신호(402)가 Vbias 아래로 떨어질 때까지 입력 전압을 추적하게 함으로써 회로(405)를 디스에이블하며, 이후 제어 회로(401)는 제어 신호(402)를 Vbias로 고정시킬 수 있다. p-형 트랜지스터가 도통하기 위해, 그 소스 전압은 적어도 하나의 임계 전압만큼 그 게이트 전압을 초과하여야 한다. 일 실시예에서, MP38은, 입력 전압이 Vbias를 초과할 때, 그 소스 전압이 게이트 전압과 동일하거나, 또는 입력 전압이 Vbias 아래로 떨어질 때, 그 소스 전압이 게이트 전압보다 작으면, 디스에이블된다. 이러한 실시예에서, MP38를 디스에이블하는 것 외에도, MP38의 게이트-소스 및 게이트-드레인 전압 차이들이 제한된다. 이러한 스킴이 없고 고전압 입력을 차단하도록 MP38의 게이트를 높은 전압(예를 들어, Vinput,max-Vtp, 여기서 Vtp는 MP38의 임계 전압임)으로 고정시키지 않으면, 입력 및 노드 n이 접지로 스윙함에 따라 과도한 게이트-드레인 및 게이트-소스 전압들이 트랜지스터에 대해 발생할 수 있으며, 이는 전기 과부하로 이어질 수 있다.
일 실시예에서, 저전압 모드 동안, 제어 회로(401)는, 제어 신호(402)를 Vbias-Vtn-Vtp 아래의 레벨(여기서, Vtn은 회로에서의 n-형 트랜지스터들의 임계값임)로 유도함으로써 바이패스 회로(405)를 인에이블한다. 이러한 실시예에서, MP38은 Vbias-Vtn과 Vbias 사이의 전압을 도통할 수 있으며, 한편 전압 리미터 회로(122)는 Vbias-Vtn 아래의 입력 전압을 커버할 수 있다. 일 실시예에서, 전압 리미터 회로(122) 및 바이패스 회로(405)의 조합은 전압 버퍼 회로(400)가 접지와 Vbias 사이의 전압을 도통하게 한다.
도 4b는, 일 실시예에 따른, 도 4a에서의 제어 회로(401)의 일 구현을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4b의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되지 않는다는 점이 주목된다.
일 실시예에서, 제어 회로(410)는 저전압 모드와 고전압 모드 사이에서 bias_out에 대해 상이한 전압 레벨들을 선택하는 논리 회로들(460 및 480)을 포함한다. 일 실시예에서, 저전압 모드는 최대 입력 전압 레벨이 Vbias와 동일할 때이며, 한편 고전압 모드는 최대 입력 전압이 Vbias를 초과할 때이다.
일 실시예에서, bias_out은 도 4a에서의 제어 신호(402) 이다. 일 실시예에서, 논리 회로들(460 및 480)은 제어 신호 "저전압 모드 인에이블", 입력 전압, 바이어스 전압 bias_in, 및 전압 공급 Vsupply1의 임의의 조합을 받아들일 수 있고, 이들의 일부 또는 전부는, 선택을 행하기 위해, 고전압 모드와 저전압 모드 사이에서 변할 수 있다. 일 실시예에서, 바이어스 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 일 실시예에서, 논리 회로들(460 및 480)은 멀티플렉서 회로들이다.
일 실시예에서, 고전압 모드 동안, 논리 회로(480)는, 신호(450)인, 자신의 출력을 bias_out에 대해 하한을 설정하는 Vbias-Vtp 위의 전압으로 선택할 수 있다. 일 실시예에서, 신호(450)는 논리 회로(460) 내로 공급되며, 이는 bias_out에 대해, 입력 전압이 Vbias를 초과할 때(즉, bias_out이 입력 전압을 추적함)는 입력 전압을, 또는 입력 전압이 Vbias보다 낮을 때는 신호(450)(즉, Vbias-Vtp 위의 전압)를 선택할 수 있다. 이러한 실시예에서, MP38의 게이트 전압은 Vbias 아래로 갈때까지 입력 전압을 추적하고, 이후 게이트 전압은 Vbias-Vtp로 고정될 것이다. 일 실시예에서, 저전압 모드 동안, 논리 회로(480)는 MP38을 인에이블하도록 자신의 출력을 Vbias-Vtp-Vtn 아래의 전압으로 선택할 수 있다. 일 실시예에서, 이러한 전압은 그리고 나서 bias_out에 대해 논리 회로(460)에 의해 선택된다.
도 4c는, 일 실시예에 따라, 도 4b의 제어 회로(410)를 구현하는, 선택 회로(420)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4c의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되지 않는다는 점이 주목된다.
일 실시예에서, 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 이 실시예에서, MP5의 소스 단자는 바이어스 전압 소스 bias_in과 결합된다. MN16의 소스 단자는 Vbias-Vtp-Vtn 이하인 전압과 결합되며, 여기서 Vtn 및 Vtp는 각각 도 4a에서의 n-형 및 p-형 트랜지스터들에 대한 임계 전압들이다. MP5 및 MN16 양자 모두의 게이트 단자들은 제어 신호 "저전압 모드 인에이블"에 결합된다. MP5 및 MN16 양자 모두의 드레인 단자들은 노드 bias_x에서 함께 결합된다. 일 실시예에서, MN16의 소스 단자는 접지에 결합된다. 이러한 실시예에서, MP5 및 MN16의 조합은, 제어 신호 "저전압 모드 인에이블"에 기초하여, 내부 신호 bias_x에 대해 바이어스 전압과 접지 사이에서 선택한다.
일 실시예에서, MP6, MP7, 및 MN17의 드레인 단자들은 노드 bias_out에서 함께 결합된다. MP6 및 MN17의 소스 단자들은 노드 bias_x와 결합되고, 한편 MP7의 소스 단자는 노드 pad_in과 결합되며, 이는 전압 버퍼 회로(400)의 입력 노드에 결합된다. 따라서, MN17, MP6 및 MP7의 조합은 bias_out에 대해 입력 전압과 bias_x 사이에서 선택한다. MP6의 게이트 단자는 노드 pad_in과 결합되고, 한편 MN17 및 MP7의 게이트 단자들은 함께 바이어스 전압 소스와 결합된다. 일 실시예에서, 선택 회로(420)는, bias_out에 대해, 전압 버퍼 회로(400)의 입력 노드에서의 순간 전압 레벨 및 동작의 모드들(예를 들어, 고전압 모드 대 저전압 모드)에 의존하여, bias_x, 입력 전압 또는 바이어스 전압 사이에서 선택한다. 일 실시예에서, 바이어스 전압은 선택 회로(420) 내에 생성될 수 있다.
일 실시예에서, 전압 소스 bias_in은 Vbias와 동일한 전압을 공급한다. 이 실시예에서, 최대 입력 전압이 Vbias를 초과하는, 고전압 모드 동작 동안, 제어 신호 "저전압 모드 인에이블"은 MN16을 디스에이블하고 MP5를 인에이블하기에 충분히 낮은 전압에 있을 수 있고, 따라서 MP5 및 MN16 조합은 bias_x에 대해 Vbias를 선택한다. 일 실시예에서, 순간 입력 전압이 Vbias-Vtp보다 낮을 때, MP6은 그 게이트 전압(입력 전압과 동일함)이 그 소스 전압(즉, Vbias)보다 적어도 하나의 임계 전압 Vtp 만큼 더 낮기 때문에 인에이블되고, 한편 MP7은 그 게이트 전압(또한 Vbias)이 그 소스 전압(입력 전압과 동일함)보다 더 높기 때문에 디스에이블된다. MN17 또한 그 게이트, 소스 및 드레인 단자들이 Vbias와 동일한 전압에 있어 디스에이블된다. 일 실시예에서, MP6은 인에이블되고 MP7 및 MN17은 디스에이블되어, MP6, MP7, 및 MN17 조합은 bias_out에 대해 bias_x를 선택한다. 이러한 실시예에서, bias_out은 Vbias로 제한된다.
일 실시예에서, 순간 입력 전압이 Vbias+Vtp 위인 고전압 모드 동안, MP6은 그 게이트 전압(입력 전압과 동일함)이 이제 그 소스 전압(즉, Vbias)보다 더 높기 때문에 디스에이블되고, MP7은 그 게이트 전압(즉, Vbias)이 그 소스 전압(입력 전압과 동일함)보다 적어도 하나의 Vtp 만큼 더 낮기 때문에 인에이블된다. 이러한 실시예에서, MP6 및 MP7 조합은 bias_out에 대해 입력 전압을 선택하고, 한편 MN17은 그 게이트 및 소스 단자들이 Vbias와 동일한 전압에 있어 디스에이블된다. 이러한 실시예에서, bias_out은 입력 전압을 추적한다.
일 실시예에서, 최대 입력 전압이 Vbias 이하인, 저전압 모드 동안, 제어 신호 "저전압 모드 인에이블"은 MN16을 인에이블하고 MP5를 디스에이블하기에 충분히 높은 높은 전압에 있으며, 이에 의해 bias_x에 대해 접지를 선택한다. 일 실시예에서, 최대 입력 전압이 저전압 모드 동안 Vbias와 동일하기 때문에, MP6 및 MP7 양자 모두에 대한 소스-게이트 전압 차이는 제로이거나 네거티브이다. 이러한 실시예에서, 트랜지스터들 MP6 및 MP7 양자 모두는 디스에이블된다. 일 실시예에서, MN17은 그리고 나서 bias_out에 대해 bias_x를 선택할 수 있으며, 이에 의해 bias_out을 접지로 이끈다.
실시예들을 설명하는 일 예가 제공된다. 이러한 예에서, 고전압 모드 동안 최대 입력 전압은 3.3v이고, 한편 저전압 모드 동안 최대 입력 전압은 1.8v이다. 전압 버퍼 회로(400)는 3.3v와 동일한 고정 전압 Vsupply1하에서 동작한다. 이외에도, Vbias는 1.8v에 고정된다. 고전압 모드 동안, 제어 신호 "저전압 모드 인에이블"은 0v에 있고, 이는 MN16을 디스에이블하고 MP5를 인에이블하며, 따라서 bias_x를 1.8v로 설정한다. MN17은 그 게이트 및 그 소스 전압들 양자 모두가 1.8v에 있기 때문에 디스에이블된다. 입력 전압이 1.8v-Vtp 이하일 때, 그 소스가 입력에 결합되어, MP7 또한 그 게이트 전압(1.8v로 고정됨)이 그 소스 전압을 초과하기 때문에 디스에이블된다. 그 게이트가 입력에 결합되어, MP6은 그 게이트 전압이 그 소스 전압(즉, 1.8v로 고정됨)보다 적어도 하나의 Vtp 만큼 더 낮기 때문에 인에이블된다. 따라서, MP6은 bias_out에 대해 bias_x를 선택하고, 이에 의해 bias_out을 1.8v로 고정시킨다.
이러한 예를 계속하면, 순간 입력 전압이 1.8v+Vtp 너머로 증가하면, MP6은 그 게이트 전압이 이제 그 1.8v 소스 전압을 초과하기 때문에 디스에이블되고, 한편 MP7은 그 1.8v 게이트 전압이 그 소스 전압보다 적어도 하나의 Vtp 만큼 더 낮기 때문에 인에이블된다. 따라서, MP7은 bias_out에 대해 순간 입력 전압을 선택할 것이고, bias_out이 입력 전압을 추적하게 한다. 저전압 모델 동안, 제어 신호 "저전압 모드 인에이블"은 1.8v에 있고, 이는 bias_x를 접지로 이끈다. MN17은, 그 게이트 전압이 1.8v로 유지되어, bias_out을 0v로 이끈다. 그들의 소스 단자들이 이제 접지로 유도되어, MP6 및 MP7은 디스에이블될 수 있는데, 양자 모두의 트랜지스터들에 대해 게이트 전압이 소스 전압 및 드레인 전압 양자 모두와 동일하거나 또는 이를 초과하기 때문이다. 그 게이트 단자(bias_out에 결합됨)가 0v로 고정되어, 도 4a의 회로(405)의 MP38은 그리고 나서 1.8v 신호를 도통하도록 인에이블될 수 있다.
도 5는 수신기 회로(505), 송신기 회로(511), 출력 전압 드라이버 회로(509), 입력 전압 버퍼 회로(501), 및 전압 조정기 회로들(516 및 517)을 포함하는 I/O(Input/Output) 회로(515)를 갖는 시스템(500)을 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, 입력 전압 버퍼 회로(501)의 입력 노드 및 출력 전압 버퍼 회로(509)의 출력 노드는 패드와 결합되며, 이를 통해 입력-출력 회로(515)는 다른 디바이스들과 통신한다. 일 실시예에서, 도 5에 도시되지 않는, ESD(ElectroStatic Discharge) 디바이스들은, 입력 전압 버퍼 회로(501) 및 출력 전압 버퍼 회로(509)를, 그렇지 않으면 입력 전압 버퍼 회로(501) 및 출력 전압 버퍼 회로(509) 내부의 트랜지스터들을 손상시킬 수 있는, 패드에서의 정전기 방전 이벤트들로부터 초래되는 거대한 전류에 두는 것을 회피하기 위해 패드에 결합될 수 있다.
일 실시예에서, 전압 조정기 회로(517)는 전압 Vsupply1을 공급하고, 한편 전압 조정기 회로(516)는 2개의 전압들 Vsupply2 및 Vsupply3을 공급한다. 일 실시예에서, 입력 전압 버퍼 회로(501) 및 출력 전압 버퍼 회로(509) 양자 모두는 공급 전압들 Vsupply1 및 Vsupply2하에서 동작한다. 일 실시예에서, 송신기 회로(511)는, Vsupply3의 공급 전압 하에서 동작하는 송신기 논리 회로(506), Vsupply2의 공급 전압 하에서 동작하는 프리-드라이버(508), 및 Vsupply2 및 Vsupply3의 2개의 공급 전압들하에서 동작하는 레벨 시프터 회로(507)를 포함한다.
일 실시예에서, 송신기 논리 회로(506)는 도 5에 도시되지 않는 다른 논리 유닛들로부터 데이터를 수신할 수 있다. 일 실시예에서, 송신기 논리 회로(506)는 접지와 Vsupply3 사이에서 스윙하는 출력 신호들을 내보낼 수 있다. 일 실시예에서, 레벨 시프터 회로(507)는 송신기 논리 회로(506)로부터 신호를 수신하며, 이러한 신호는 접지와 Vsupply2 사이에서 스윙한다. 일 실시예에서, 레벨 시프터(507)는 그리고 나서 신호를 프리-드라이버(508)에 보내기 이전에 접지와 Vsupply2 사이의 스윙으로 신호를 변환하며, 프리-드라이버(508)는 그리고 나서 신호들을 출력 전압 드라이버 회로(509)에 보낸다. 일 실시예에서, 출력 전압 드라이버 회로(509)는, 패드에 신호들을 유도하며, 패드에서 최적 시그널링 품질을 달성하기 위한 특정한 기울기, 스윙 또는 다른 적절한 설정들로 구성될 수 있다.
일 실시예에서, 수신기 회로(505)는, Vsupply3의 공급 전압 하에서 동작하는 수신기 논리 회로(506), Vsupply2의 공급 전압 하에서 동작하는 레벨-검출 회로(502), 및 Vsupply2 및 Vsupply3의 2개의 공급 전압들하에서 동작하는 레벨 시프터 회로(503)를 포함한다. 일 실시예에서, 입력 전압 버퍼 회로(501)는 공급 전압들 Vsupply1 및 Vsupply2하에서 동작한다. 일 실시예에서, 입력 전압 버퍼 회로(501)는, 패드로부터 신호를 수신하고, 레벨-검출 회로(502)에 접지와 Vsupply2 사이에서 스윙하는 신호를 출력할 수 있다. 일 실시예에서, 레벨 시프터 회로(503)는, 레벨-검출 회로(502)로부터 신호를 수신하며, 이러한 신호는, 접지와 Vsupply2 사이에서 스윙하고, 그리고 나서 신호를 수신기 논리 회로(504)에 보내기 이전에 접지와 Vsupply3 사이의 스윙으로 신호를 변환한다. 일 실시예에서, 수신기 논리 회로(504)는, 그리고 나서 일부 데이터를 생성하도록 신호를 처리할 수 있고, 그리고 나서, 도 5에 도시되지 않은 다른 논리 유닛들에, 접지와 Vsupply3 사이에서 또한 스윙하는, 이러한 데이터를 출력할 수 있다.
일 실시예에서, 전압 조정기 회로(517)는, 저전압 모드 동안 Vsupply1을 실질적으로 Vsupply2와 동일하게 설정할 수 있고, 고전압 모드 동안 Vsupply1을 Vsupply2보다 더 높은 값으로 유지할 수 있다. 일 실시예에서, 입력 전압 버퍼 회로(501)는, 도 3a의 바이패스 회로(302), 전압 리미터 회로(122) 및 제어 회로(301)를 포함한다. 일 실시예에서, 제어 회로(301)는 가변 전압 공급 Vsupply1하에서 동작하고, 반면에 고정 전압 공급 Vsupply2는 도 3a의 바이어스 전압 소스, 제어 바이어스, clamp_bias1, clamp_bias2 및 제어 신호(345)를 생성하는데 사용된다.
다른 실시예에서, 전압 조정기 회로(517)는 Vsupply1을 동작의 상이한 모드들 사이에서의 변화없이 Vsupply2보다 더 높은 값으로 유지할 수 있다. 일 실시예에서, 입력 전압 버퍼 회로(501)는 도 4a의 전압 리미터 회로(122), 바이패스 회로(405) 및 제어 회로(401)를 포함한다. 일 실시예에서, 제어 회로(401)는 전압 공급 Vsupply1하에서 동작하고, 한편 전압 공급 Vsupply2는 도 4a의 바이어스 전압 소스, 제어 바이어스, 및 제어 신호(445)를 생성하는데 사용될 수 있다.
도 6은, 일 실시예에 따른, 스마트 디바이스(605)의 시스템-레벨 플랫폼(600) 이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 엘리먼트들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, 시스템 플랫폼(600)은, 디바이스들(602, 608 및 609)과 함께, 스마트 디바이스(605) 및 메모리 디바이스(623)를 포함한다. 일 실시예에서, 스마트 디바이스(605)는, 프로세서(650), 디바이스(602)와 상호작용하는데 사용되는 적어도 하나의 입력-출력 쌍(601)을 포함하는 인터페이스 회로(603), 그를 통해 프로세서가 메모리(623)에 액세스하는 인터페이스 회로(620), 프로세서가 그를 통해 디바이스(608)에 액세스하는 인터페이스 회로(606), 및 그를 통해 프로세서가 디바이스(609)에 액세스하는 인터페이스 회로(607)를 포함한다. 일 실시예에서, 시스템 플랫폼(600) 상의 독립형 컴포넌트이거나 또는 스마트 디바이스(605)의 일부일 수 있는, 전력 관리 유닛(604)은, 공급 전압들을 적어도 인터페이스 회로(603)에 제공한다. 일 실시예에서, 전력 관리 유닛(604)는 또한 공급 전압들을 스마트 디바이스(605)의 다른 컴포넌트들에 제공할 수 있다. 일 실시예에서, 인터페이스 회로(603)는 또한 전력 관리 유닛(604)에게 자신의 전압 공급들을 조정할 것을 지시할 수 있다.
일 실시예에서, 디바이스(608)는, 스마트 디바이스(605)에 오디오 기능들을 제공하는 것과 관련되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들 등) 컴포넌트들 양자 모두를 나타낼 수 있는 오디오 서브시스템이다. 일 실시예에서, 오디오 기능들은, 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 일 실시예에서, 이러한 기능들을 위한 디바이스들은 디바이스(608) 내에 통합될 수 있거나, 또는 디바이스(608)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(650)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 디바이스(608)와 상호 작용한다.
일 실시예에서, 디바이스(609)는, 사용자가 스마트 디바이스(605)와 상호작용하는 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들 양자 모두를 나타낼 수 있는 디스플레이 서브시스템이다. 일 실시예에서, 인터페이스 회로(607)는 디스플레이에 관련되는 적어도 일부 처리를 수행하는, 프로세서(650)와 별개인 논리를 포함할 수 있다. 일 실시예에서, 디바이스(609)는 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함할 수 있다.
일 실시예에서, 프로세서(650)는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 논리 디바이스들, 오디오 프로세서, 비디오 프로세서, 또는 다른 처리 수단과 같은, 하나 이상의 물리적 디바이스들을 포함할 수 있다. 일 실시예에서, 프로세서(650)에 의해 수행되는 처리 동작들은, 그 상에서 애플리케이션 및/또는 디바이스 기능들이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함할 수 있다. 일 실시예에서, 이러한 처리 동작들은, 인간 사용자와의, 또는, 스토리지와 같은, 다른 디바이스들과의 I/O(Input/Output), 다른 스마트 디바이스들과의 무선 통신 또는 유선 통신 등에 관련되는 동작들을 포함할 수 있다. 일 실시예에서, 이러한 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 동작들을 포함할 수 있다.
일 실시예에서, 디바이스(602)는, 디바이스의 최대 출력 전압이 미리 결정된 값(예를 들어, 1.8v)에 있는, 저전압 모드 동작, 및 디바이스의 최대 출력 전압이 이러한 미리 결정된 값을 초과하는 고전압 모드 동작을 지원할 수 있는 스토리지 디바이스이다. 일 실시예에서, 디바이스(602)는 SD(Secure Digital) 카드이다. 일 실시예에서, 프로세서(650)는, 오디오 디바이스(608) 및 디스플레이 디바이스(609)로부터 오디오 및 비디오 데이터를 판독하고, 이러한 데이터를 메모리(623)에 저장하고, 메모리(623)로부터 데이터를 다시 판독하여 입력-출력 쌍(601)을 통해 스토리지 디바이스(602)에 기입하라는, 지시를 받을 수 있다.
일 실시예에서, 프로세서(650)는, 또한, 입력-출력 쌍(601)을 통해 스토리지 디바이스(602)로부터 데이터플 판독하고, 메모리(623)에 이러한 데이터를 기입하고, 메모리(623)으로부터 이러한 데이터를 다시 판독하여, 오디오 디바이스(608) 및/또는 비디오 디바이스(609)에 출력하라는, 지시를 받을 수 있다. 일 실시예에서, 입력-출력 쌍(601)은, 도 5에서의 입력 전압 버퍼 회로의 적어도 하나의 사례를 포함하며, 여기서 버퍼의 최대 출력 전압은, 버퍼로의 최대 입력 전압이 미리 결정된 값(예를 들어, 1.8v) 이상인 한, 미리 결정된 값(예를 들어, 1.8v)으로 유지될 수 있다. 일 실시예에서는, 디바이스(602)가 디바이스의 최대 출력 전압이 미리 결정된 값(예를 들어, 1.8v)과 동일한 저전압 모드 동안 동작할 때, 입력-출력 쌍(601) 내부의 버퍼 회로가 유지할 수 있는 입력 전압은 그 미리 결정된 값에서 다운스트림 레벨-검출 회로에 대한 최대 출력 전압이다. 일 실시예에서는, 디바이스(602)가 디바이스의 최대 출력 전압이 미리 결정된 값(예를 들어, 1.8v)을 초과하는 고전압 모드 동안 동작할 때, 입력-출력 쌍(601) 내부의 버퍼 회로가 또한 제한할 수 있는 입력 전압은 그 미리 결정된 값에서 다운스트림 레벨-검출 회로에 대한 최대 출력 전압이다.
본 명세서에서 "일 실시예", "한 실시예', "일부 실시예", 또는 "기타 실시예들"이라는 언급은, 실시예들과 연계하여 설명되는 특정한 특징, 구조, 또는 특성이, 반드시 모든 실시예들이 아니라, 적어도 일부의 실시예들에 포함된다는 것을 의미한다. "일 실시예", "한 실시예", 또는 "일부 실시예들"의 다양한 등장들은 모두가 반드시 동일한 실시예들을 언급하는 것은 아니다. 명세서가 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수(may, might)", 또는 "포함될 수(could)" 있다고 진술한다면, 그 특정한 컴포넌트, 특징, 구조, 또는 특성이 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "단수표현(a, an)" 엘리먼트를 언급한다면, 이것은 그 엘리먼트들이 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적(additional)" 엘리먼트를 언급한다면, 그것은 하나보다 많은 추가적 엘리먼트가 있다는 것을 배제하지 않는다.
또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예들 관련되는 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 조합될 수 있다.
본 개시내용은 그 특정 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어, 관련 기술분야의 통상의 기술자에게 이러한 실시예들의 많은 대안물들, 수정물들 및 변형물들이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은, 첨부된 청구항들의 광범위한 범위 내에 있는 이러한 모든 대안물들, 수정물들 및 변형물들을 포괄하는 것으로 의도된다.
또한, IC(Integrated Circuit) 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 접속들은, 예시 및 논의의 단순함을 위해, 그리고 본 개시내용을 불명료하게 하지 않도록, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은 본 개시내용을 불명료하게 하는 것을 회피하기 위해서 블록도 형태로 도시될 수 있고, 이러한 블록도 배열들의 구현과 관련한 구체사항들이 본 개시내용이 구현되어야 하는 플랫폼에 크게 의존한다(즉, 이러한 구체사항들은 관련 기술분야의 통상의 기술자의 범위 내에 있어야 한다)는 사실을 고려하여 배열들은 또한 블록도 형태로 도시될 수 있다. 본 개시내용의 예시적인 실시예들을 설명하기 위해 특정 상세사항들(예를 들어, 회로들)이 제시되지만, 본 개시내용은 이들 특정 상세사항들 없이 또는 이들 특정 상세사항의 변형물에 의해 실시될 수 있다는 점이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 설명은 제한하는 것 대신에 예시적인 것으로 간주되어야 한다.
이하의 예들은 추가 실시예들에 관련된다. 이러한 예들에서의 구체사항들은 하나 이상의 실시예에들 어디에서나 사용될 수 있다. 본 명세서에 설명되는 장치의 모든 옵션의 특징들은 방법 또는 프로세스에 관련하여 또한 구현될 수 있다.
예를 들어, 일 실시예에서, 장치는, 신호를 수신하는 제1 노드, 출력 신호를 제공하는 제2 노드, 제1 및 제2 노드들에 결합되는 전압 리미터 회로, 및 전압 리미터 회로에 결합되는 바이패스 회로를 포함하고, 바이패스 회로는, 바이패스 회로는 제1 노드를 제2 노드에 전기적으로 단락시키도록 인에이블될 수 있다. 일 실시예에서, 전압 리미터 회로는, 제1 노드에서의 입력 전압이 미리 결정된 값을 초과할 때, 제2 노드에서의 전압을 미리 결정된 전압과 실질적으로 동일한 값으로 제한한다. 일 실시예에서, 장치는, 바이패스 회로를 인에이블 및 디스에이블할 수 있는 제어 회로를 더 포함한다. 일 실시예에서, 제어 회로는, 제1 노드에서의 최대 전압이 미리 결정된 값을 초과할 때, 바이패스 회로를 디스에이블한다. 일 실시예에서, 제어 회로는, 제1 노드에서의 최대 전압이 미리 결정된 값과 실질적으로 동일하거나 미리 결정된 값보다 실질적으로 낮을 때 바이패스 회로를 인에이블한다.
일 실시예에서, 장치는, 제2 노드에 결합되는 입력 노드를 갖고, 하나 이상의 논리 유닛들에 신호를 제공하는 출력 노드를 갖는 레벨-검출 회로를 더 포함한다. 일 실시예에서, 장치는, 전압 리미터 회로, 바이패스 회로, 및 제어 회로에 제1 공급 전압을 공급하는 제1 전압 조정기 회로를 더 포함한다. 일 실시예에서, 장치는, 레벨-검출 회로에 미리 결정된 값과 실질적으로 동일한 제2 공급 전압을 공급하는 제2 전압 조정기 회로를 더 포함한다.
일 실시예에서, 바이패스 회로는, 직렬로 결합되는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함한다. 일 실시예에서, 제1 트랜지스터는, 제1 노드에 결합되는 소스 단자, 제2 트랜지스터에 결합되는 드레인 단자, 및 제어 회로에 의해 제어가능한 게이트 단자를 갖는다. 일 실시예에서, 제2 트랜지스터는, 제1 트랜지스터에 결합되는 소스 단자, 제2 노드에 결합되는 드레인 단자, 및 제어 회로에 의해 제어가능한 게이트 단자를 갖는다. 일 실시예에서, 제3 트랜지스터는, 제2 트랜지스터에 결합되는 소스 단자, 제2 노드에 결합되는 드레인 단자, 및 제어 회로에 의해 제어가능한 게이트 단자를 갖는다.
일 실시예에서, 제어 회로는, 제1 노드에서의 최대 전압에서 제2 트랜지스터의 하나의 임계 전압을 뺀 것보다 더 높은 값으로 제2 트랜지스터의 게이트 단자에서의 전압을 설정함으로써, 바이패스 회로를 디스에이블한다. 일 실시예에서, 바이패스 회로를 디스에이블하는 동안, 제어 회로는 또한, 미리 결정된 값에서 제1 및 제3 트랜지스터들 각각의 하나의 임계 전압을 뺀 것보다 더 높은 값으로 제1 및 제3 트랜지스터들의 게이트 단자들에서의 전압들을 각각 설정한다. 일 실시예에서, 제어 회로는, 미리 결정된 값에서 제1, 제2, 및 제3 트랜지스터들 각각의 하나의 임계 전압을 뺀 것보다 실질적으로 더 작거나 또는 실질적으로 동일한 각각의 값들로 제1, 제2, 및 제3 트랜지스터들의 게이트 단자들에서의 전압들을 설정함으로써 바이패스 회로를 인에이블한다.
일 실시예에서, 제1 전압 조정기는 제1 공급 전압을 변경할 수 있다. 일 실시예에서, 제어 회로는 제1 제어 신호에 의해 제어가능하고, 또한 제1 공급 전압에서의 변화를 검출할 수 있다. 일 실시예에서, 제1 전압 조정기는, 제1 노드에서의 최대 전압이 미리 결정된 값과 실질적으로 동일하거나 또는 미리 결정된 값보다 실질적으로 낮을 때, 제1 공급 전압을 제2 공급 전압과 실질적으로 동일한 값으로 변경한다.
일 실시예에서, 바이패스 회로는 단일 트랜지스터를 포함한다. 일 실시예에서, 바이패스 회로에서의 단일 트랜지스터는 제1 노드와 결합되는 소스 단자, 제2 노드와 결합되는 드레인 단자, 및 제어 회로에 의해 제어가능한 게이트 단자를 갖는다.
일 실시예에서, 제어 회로는, 제1 노드에서의 순간 전압이 미리 결정된 값보다 클 때, 단일 트랜지스터의 게이트 단자에서의 전압이 제1 노드에서의 순간 전압을 추적하게 함으로써 바이패스 회로를 디스에이블한다. 일 시예에서, 제어 회로는 또한, 제1 노드에서의 순간 전압이 미리 결정된 값보다 실질적으로 더 작거나 또는 실질적으로 동일할 때, 미리 결정된 값에서 단일 트랜지스터의 하나의 임계 전압을 뺀 것보다 큰 값으로 단일 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 바이패스 회로를 디스에이블한다. 일 실시예에서, 제어 회로는, 미리 결정된 값에서 단일 트랜지스터의 하나의 임계 전압을 뺀 것보다 실질적으로 더 작거나 또는 실질적으로 동일한 값으로 단일 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 바이패스 회로를 인에이블한다. 일 실시예에서, 제어 회로는 제2 제어 신호에 의해 제어가능하고, 또한 제1 노드에서의 순간 전압을 검출할 수 있다.
다른 예에서는, 일 실시예에서, 장치는, 패드 노드 - 패드 노드를 통해 장치가 다른 디바이스들과 통신함 -, 입력 노드 및 출력 노드를 갖는 입력 전압 버퍼를 포함하고, 입력 노드는 패드 노드와 결합되고, 출력 노드는 수신기 회로와 결합된다. 본 실시예에서, 입력 전압 버퍼는 위에 논의된 장치에 따른다.
다른 예에서는, 일 실시예에서, 시스템이, 프로세서 코어, 최대 출력 전압이 저전압과 고전압 사이에서 변하는 제1 디바이스에 결합되는 커넥터, 및 프로세서 코어 및 커넥터에 결합되는 제1 인터페이스 회로를 포함한다. 본 실시예에서, 제1 인터페이스 회로는 입력 노드 및 출력 노드를 갖는 적어도 하나의 입력 전압 버퍼를 포함한다. 본 실시예에서, 입력 전압 버퍼는 위에 논의된 장치에 따른다.
일 실시예에서, 시스템은 메모리 유닛을 더 포함한다. 일 실시예에서, 시스템은 프로세서 코어 및 메모리 유닛에 결합되는 제2 인터페이스 회로를 더 포함하고, 프로세서 코어는 제2 인터페이스 회로를 통해 메모리 유닛을 판독하고 메모리 유닛에 기입한다. 일 실시예에서, 시스템은, 적어도 제1 인터페이스 회로로의 전압 공급들을 생성하는 전력 관리 유닛을 더 포함한다. 일 실시예에서, 전력 관리 유닛은, 제1 인터페이스 회로로부터 또는 프로세서 코어로부터 신호를 수신하면, 제1 인터페이스 회로로의 전압 공급들을 조정할 수 있다. 일 실시예에서, 제1 또는 제2 인터페이스 회로들 중 적어도 하나는 SoC(System-on-Chip)로서 프로세서 코어와 통합된다. 일 실시예에서, 전력 관리 유닛의 적어도 일부는 SoC로서 프로세서 코어와 통합된다.
독자가 본 기술적 개시내용의 속성 및 요점을 확인하게 할 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 이에 의해 이하의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 개별 실시예로서 자체로 독립한다.

Claims (33)

  1. 장치로서,
    신호를 수신하는 제1 노드;
    출력 신호를 제공하는 제2 노드;
    제1 공급 전압 하에서 동작하는 전압 리미터 회로 - 상기 전압 리미터 회로는 상기 제1 노드 및 제2 노드에 결합됨 -; 및
    상기 제1 공급 전압 하에서 동작하는 바이패스 회로 - 상기 바이패스 회로는 상기 전압 리미터 회로에 결합되고, 상기 바이패스 회로는 상기 제1 노드를 상기 제2 노드에 전기적으로 단락시키도록 인에이블될 수 있음 -
    를 포함하는 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 바이패스 회로를 인에이블 및 디스에이블할 수 있는 제어 회로를 더 포함하는 장치.
  4. 제3항에 있어서,
    상기 제어 회로는,
    상기 제1 노드에서의 최대 전압이 미리 결정된 값을 초과할 때, 상기 바이패스 회로를 디스에이블하고,
    상기 제1 노드에서의 최대 전압이 상기 미리 결정된 값과 실질적으로 동일하거나 상기 미리 결정된 값보다 실질적으로 낮을 때 상기 바이패스 회로를 인에이블하는 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제3항에 있어서,
    상기 바이패스 회로는, 직렬로 결합되는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 더 포함하는, 장치.
  9. 제8항에 있어서,
    상기 제어 회로는, 상기 제1 노드에서의 최대 전압에서 상기 제2 트랜지스터의 하나의 임계 전압을 뺀 것보다 더 높은 값으로 상기 제2 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 상기 바이패스 회로를 디스에이블하는 장치.
  10. 제8항에 있어서,
    상기 제어 회로는, 미리 결정된 값에서 상기 제1, 제2, 및 제3 트랜지스터들 각각의 하나의 임계 전압을 뺀 것보다 실질적으로 더 작거나 또는 실질적으로 동일한 각각의 값들로 상기 제1, 제2, 및 제3 트랜지스터들의 게이트 단자들에서의 전압들을 설정함으로써 상기 바이패스 회로를 인에이블하는 장치.
  11. 삭제
  12. 제3항에 있어서,
    상기 바이패스 회로는 단일 트랜지스터를 더 포함하는 장치.
  13. 제12항에 있어서,
    상기 제어 회로는, 상기 제1 노드에서의 순간 전압이 미리 결정된 값보다 클 때 상기 단일 트랜지스터의 게이트 단자에서의 전압이 상기 제1 노드에서의 순간 전압을 추적하게 함으로써, 그리고 상기 제1 노드에서의 순간 전압이 상기 미리 결정된 값보다 실질적으로 더 작거나 또는 실질적으로 동일할 때 상기 미리 결정된 값에서 상기 단일 트랜지스터의 하나의 임계 전압을 뺀 것보다 큰 값으로 상기 단일 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 상기 바이패스 회로를 디스에이블하는 장치.
  14. 제12항에 있어서,
    상기 제어 회로는 미리 결정된 값에서 상기 단일 트랜지스터의 하나의 임계 전압을 뺀 것보다 실질적으로 더 작거나 또는 실질적으로 동일한 값으로 상기 단일 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 상기 바이패스 회로를 인에이블하는 장치.
  15. 장치로서,
    패드 노드 - 상기 패드 노드를 통해 상기 장치가 다른 디바이스들과 통신함 -;
    입력 노드 및 출력 노드를 갖는 입력 전압 버퍼 회로 - 상기 입력 노드는 상기 패드 노드와 결합되고, 상기 입력 전압 버퍼 회로는 상기 패드 노드에서의 전압이 미리 결정된 값과 실질적으로 동일하거나 또는 상기 미리 결정된 값보다 클 때 상기 미리 결정된 값과 실질적으로 동일한 전압을 출력함 - ; 및
    상기 입력 전압 버퍼 회로의 상기 출력 노드와 결합되는 수신기 회로
    를 포함하고,
    상기 입력 전압 버퍼 회로는 전압 리미터 회로, 바이패스 회로, 및 제어 회로를 더 포함하고, 상기 바이패스 회로는, 직렬로 결합되는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 더 포함하고, 상기 제어 회로는 상기 입력 전압 버퍼 회로의 입력 노드에서의 최대 전압에서 상기 제2 트랜지스터의 하나의 임계 전압을 뺀 것보다 더 높은 값으로 상기 제2 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 상기 바이패스 회로를 디스에이블하는 장치.
  16. 제15항에 있어서,
    상기 제어 회로는, 상기 미리 결정된 값에서 상기 제1, 제2, 및 제3 트랜지스터들 각각의 하나의 임계 전압을 뺀 것보다 실질적으로 더 작거나 또는 실질적으로 동일한 각각의 값들로 상기 제1, 제2, 및 제3 트랜지스터들의 게이트 단자들에서의 전압들을 설정함으로써 상기 바이패스 회로를 인에이블하는 장치.
  17. 장치로서,
    패드 노드 - 상기 패드 노드를 통해 상기 장치가 다른 디바이스들과 통신함 -;
    입력 노드 및 출력 노드를 갖는 입력 전압 버퍼 회로 - 상기 입력 노드는 상기 패드 노드와 결합되고, 상기 입력 전압 버퍼 회로는 상기 패드 노드에서의 전압이 미리 결정된 값과 실질적으로 동일하거나 또는 상기 미리 결정된 값보다 클 때 상기 미리 결정된 값과 실질적으로 동일한 전압을 출력함 - ; 및
    상기 입력 전압 버퍼 회로의 출력 노드와 결합되는 수신기 회로
    를 포함하고,
    상기 입력 전압 버퍼 회로는 전압 리미터 회로, 바이패스 회로, 및 제어 회로를 더 포함하고, 상기 바이패스 회로는 단일 트랜지스터를 더 포함하고, 상기 제어 회로는 상기 미리 결정된 값에서 상기 단일 트랜지스터의 하나의 임계 전압을 뺀 것보다 실질적으로 더 작거나 또는 실질적으로 동일한 값으로 상기 단일 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 상기 바이패스 회로를 인에이블하는 장치.
  18. 제17항에 있어서,
    상기 제어 회로는, 상기 입력 전압 버퍼 회로의 상기 입력 노드에서의 순간 전압이 상기 미리 결정된 값보다 클 때 상기 단일 트랜지스터의 게이트 단자에서의 전압이 상기 입력 전압 버퍼 회로의 상기 입력 노드에서의 순간 전압을 추적하게 함으로써, 그리고 상기 입력 전압 버퍼 회로의 상기 입력 노드에서의 순간 전압이 상기 미리 결정된 값보다 실질적으로 더 작거나 또는 실질적으로 동일할 때 상기 미리 결정된 값에서 상기 단일 트랜지스터의 하나의 임계 전압을 뺀 것보다 큰 값으로 상기 단일 트랜지스터의 게이트 단자에서의 전압을 설정함으로써 상기 바이패스 회로를 디스에이블하는 장치.
  19. 시스템으로서,
    프로세서 코어;
    최대 출력 전압이 저전압과 고전압 사이에서 변하는 제1 디바이스에 결합되는 커넥터; 및
    상기 프로세서 코어 및 상기 커넥터에 결합되는 제1 인터페이스 회로 - 상기 제1 인터페이스 회로는 상기 제1 디바이스의 출력 전압이 미리 결정된 값과 실질적으로 동일하거나 또는 상기 미리 결정된 값보다 클 때 상기 미리 결정된 값과 실질적으로 동일한 전압을 출력하는 적어도 하나의 입력 전압 버퍼를 포함하고, 상기 적어도 하나의 입력 전압 버퍼는 전압 리미터 회로, 바이패스 회로, 및 제어 회로를 더 포함하고, 상기 제어 회로는 상기 적어도 하나의 입력 전압 버퍼의 입력 노드 및 출력 노드를 전기적으로 단락시키기 위하여 상기 바이패스 회로를 인에이블할 수 있음 -
    을 포함하는 시스템.
  20. 제19항에 있어서,
    상기 제어 회로는 상기 바이패스 회로를 인에이블 및 디스에이블할 수 있고, 상기 제어 회로는 상기 입력 노드에서의 최대 전압이 상기 미리 결정된 값과 실질적으로 동일하거나 또는 상기 미리 결정된 값보다 실질적으로 낮을 때 상기 바이패스 회로를 인에이블하고, 상기 입력 노드에서의 최대 전압이 상기 미리 결정된 값을 초과할 때 상기 바이패스 회로를 디스에이블하는 시스템.
  21. 제19항에 있어서,
    상기 인터페이스 회로는 SoC(System-on-Chip)로서 상기 프로세서 코어와 통합되는 시스템.
  22. 삭제
  23. 삭제
  24. 삭제
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