KR101773951B1 - Method for texturing of semiconductor substrate, semiconductor substrate manufactured by the method and device comprising the same - Google Patents

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Abstract

Provided is a textured semiconductor substrate comprising: a parabolic structure in which the semiconductor substrate is textured; and a nanohole structure at regular intervals on the entire surface including a surface of the parabolic structure and a surface of the semiconductor substrate, wherein a plurality of nanohole structures are formed on the surface of the parabolic structure.

Description

반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 디바이스 {METHOD FOR TEXTURING OF SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR SUBSTRATE MANUFACTURED BY THE METHOD AND DEVICE COMPRISING THE SAME}BACKGROUND OF THE INVENTION Field of the Invention [0001] The present invention relates to a texturing method of a semiconductor substrate, a semiconductor substrate manufactured by the method, and a device including the semiconductor substrate. [0002]

본 발명은 반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 태양전지에 관한 것으로, 더욱 상세하게는, 포물선 형상의 패턴 상에 나노홀 구조를 가지도록 하는 반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 태양전지에 관한 것이다.The present invention relates to a method of texturing a semiconductor substrate, a semiconductor substrate manufactured by the method, and a solar cell including the same. More particularly, the present invention relates to a method of texturing a semiconductor substrate having a nanohole structure on a parabolic pattern , A semiconductor substrate manufactured by this method, and a solar cell including the same.

태양전지는 빛 에너지를 전기 에너지로 변환시키는 장치로서, 친환경적인 미래 에너지원으로 크게 주목받고 있다. 태양전지는 반도체의 성질을 이용하여 전기를 생산하는데, 구체적으로 P(positive)형 반도체와 N(negative)형 반도체를 접합시킨 PN접합 구조를 하고 있으며, 이러한 태양전지에 태양광이 입사되면, 입사된 태양광이 가지고 있는 에너지에 의해 상기 반도체 내에서 정공(hole) 및 전자(electron)가 발생하고, 이때, PN접합에서 발생한 전기장에 의해서 상기 정공은 P형 반도체 쪽으로 이동하고 상기 전자는 N형 반도체 쪽으로 이동하게 되어 전위가 발생된다.The solar cell is a device that converts light energy into electrical energy, and has attracted much attention as an environmentally friendly future energy source. A solar cell produces electricity using the properties of a semiconductor. Specifically, the solar cell has a PN junction structure in which a P (positive) semiconductor and a N (negative) semiconductor are bonded. When solar light enters the solar cell, Holes and electrons are generated in the semiconductor due to the energy of the solar light. At this time, the holes move to the P-type semiconductor due to the electric field generated at the PN junction, and the electrons move to the N-type semiconductor And a potential is generated.

일반적으로, 태양전지의 전력생산 성능은 빛 에너지가 전기 에너지로 변환되는 광전변환효율로 측정된다. 그러나, 태양전지로 입사된 태양광의 일부는 태양전지를 구성하는 다양한 층간의 경계에서 반사됨으로써 태양전지의 전력 생산에 기여할 수 없게 되어 태양전지의 효율을 떨어뜨린다. 따라서, 태양전지의 효율을 향상시키기 위해서는 상술한 바와 같은 태양광의 반사율을 가급적 줄여야 한다.Generally, the power production performance of a solar cell is measured by photoelectric conversion efficiency in which light energy is converted into electric energy. However, a part of the sunlight incident on the solar cell is reflected at the boundary between the various layers constituting the solar cell, thereby making it impossible to contribute to the power generation of the solar cell, thereby reducing the efficiency of the solar cell. Therefore, in order to improve the efficiency of the solar cell, the reflectance of the sunlight as described above should be reduced as much as possible.

이를 위하여 태양전지에서는 텍스쳐링(texturing) 공정이 널리 쓰이고 있다. 텍스쳐링 공정이란, 태양전지를 구성하는 반도체 기판이나 다양한 층의 표면을 거칠게 만드는 것, 즉 반도체 기판이나 다양한 층의 표면에 요철이나 피라미드 형상의 패턴을 형성하는 것을 말한다. 예컨대, 반도체 기판 표면에 피라미드 형상의 패턴이 형성된 경우, 처음 빛이 도달하여 경사진 피라미드 벽에 부딪히면 일부는 흡수되고 일부는 반사되어 되돌아 가게 되는데, 이때 되돌아가는 빛을 주변에 있는 다른 피라미드 벽에 계속해서 부딪히게 함으로써 광 흡수량이 증가되도록 하는 것이다. 이렇게 해서 피라미드 구조로 인해 광 흡수량이 증가되고 그 결과 셀 효율 향상을 얻을 수 있게 된다. 따라서, 표면처리 방법을 통해 태양전지 기판을 제조하면, 태양전지의 표면반사의 저감, 캐리어 수집효과의 향상 및 태양전지의 내부반사에 의한 빛가둠 효과를 구현할 수 있게 된다.For this purpose, a texturing process is widely used in solar cells. The texturing process refers to a process of roughening the surface of a semiconductor substrate or various layers constituting a solar cell, that is, forming a pattern of irregularities or pyramid shapes on the surface of a semiconductor substrate or various layers. For example, if a pyramid-shaped pattern is formed on the surface of a semiconductor substrate, when the light reaches the first pyramid wall due to the arrival of light, part of the pyramid is absorbed and part of the light is reflected back to the pyramid wall. So that the light absorption amount is increased. Thus, the light absorption amount is increased due to the pyramidal structure, and as a result, the cell efficiency can be improved. Therefore, when the solar cell substrate is manufactured through the surface treatment method, the surface reflection of the solar cell can be reduced, the carrier collection effect can be improved, and the light confinement effect can be realized by the internal reflection of the solar cell.

예컨대, 특허문헌 1(대한민국 등록특허공보 특0180621호)은 수산화칼륨용액 0.5 내지 5.0 부피%, 이소프로필알코올 3.0 내지 20.0부피%, 탈이온수 75.0 내지 96.5 부피%의 비율로 혼합된 텍스쳐 에칭 용액을 이용하여 실리콘 기판을 텍스쳐링하는 방법에 대해 개시하고 있다. 이 방법에 따르면 실리콘 웨이퍼 표면에 미세 피라미드 구조가 형성되는데, 이렇게 텍스쳐링된 실리콘 표면은 내부 반사 효율을 높여 태양전지의 효율을 높일 수 있게 된다.For example, Patent Document 1 (Korean Patent Publication No. 0180621) uses a texture etching solution mixed at a ratio of 0.5 to 5.0% by volume of potassium hydroxide solution, 3.0 to 20.0% by volume of isopropyl alcohol and 75.0 to 96.5% by volume of deionized water Thereby texturing the silicon substrate. According to this method, a fine pyramid structure is formed on the surface of the silicon wafer, and the textured silicon surface can increase the efficiency of the solar cell by increasing the internal reflection efficiency.

그러나, 이러한 방법에 의해 형성된 피라미드 구조의 경우, 그 크기가 수 마이크론에서 수십 마이크론까지 다양한 분포를 갖게 되어, 에칭시 수십 마이크론 두께의 웨이퍼 손실이 발생하게 되며, 또한 원가 절감에 유리한 50 마이크론 두께 이하의 초박형 웨이퍼 태양전지의 응용에는 한계가 있다.However, in the case of the pyramidal structure formed by such a method, the size varies from several microns to tens of microns, resulting in a wafer loss of several tens of microns in thickness during etching, Application of ultra thin wafer solar cell is limited.

이러한 문제를 해결하기 위하여, 나노리소그라피(nano-lithography)를 이용하여 실리콘 웨이퍼 표면을 나노 또는 서브 마이크론 크기로 텍스쳐링하는 방법이 연구되고 있다.In order to solve this problem, a method of texturing a silicon wafer surface to nano or submicron size using nano-lithography is being studied.

상기 나노리소그라피 공정으로서는 나노임프린트(특허문헌 2 참고), 레이저 간섭리소그라피(비특허문헌 1 참고), 극자외선(extreme ultra violet, EUV)를 이용한 포토리소그라피(특허문헌 3 참고) 등이 대표적이다. 그러나, 이들 공정은 대부분 공정비용이 고가인 문제가 있다.Examples of the nanolithography process are nanoimprint (see Patent Document 2), laser interference lithography (see Non-Patent Document 1), and photolithography using extreme ultra violet (EUV) (see Patent Document 3). However, most of these processes have a problem that the process cost is high.

한편, 실리콘 웨이퍼 표면을 나노 또는 서브 마이크론 크기로 텍스쳐링하는 다른 종래의 방법으로서, 특허문헌 4(US 2009/0236317 A1)는 진공증착을 통해 금속을 나노크기의 입자로 합성한 후 금속촉매 에칭법을 이용하여 나노 패터닝하는 방법에 대해 기재하고 있다. 이 방법은 상기한 나노리소그라피 공정들에 비해 상대적으로 저비용 공정이긴 하지만, Au, Ag등과 같은 고가의 귀금속을 이용하고, 금속 에칭 결과가 에칭 용액 환경에 민감하여, 대면적 공정이 어렵다는 문제가 있었다.On the other hand, Patent Document 4 (US 2009/0236317 A1) discloses a method of synthesizing a metal into nano-sized particles through vacuum deposition and then performing a metal catalyst etching method A method of performing nano patterning is described. This method is a relatively low-cost process as compared with the above-described nanolithography processes, but has a problem in that expensive noble metals such as Au and Ag are used and the metal etching result is sensitive to the etching solution environment, thereby making it difficult to perform a large-area process.

KRKR 01806210180621 BB KRKR 10201200101521020120010152 AA KRKR 10201300204581020130020458 AA USUS 2009023631720090236317 A1A1

Nano Lett. 2012, 12, 2792-2796 Nano Lett. 2012, 12, 2792-2796

본 발명이 해결하고자 하는 과제는, 반도체 기판 표면을 나노 구조로 텍스쳐링하는 방법을 제공하는 것이다.A problem to be solved by the present invention is to provide a method of texturing a surface of a semiconductor substrate into a nano structure.

본 발명이 해결하고자 하는 다른 과제는, 공정비용이 저렴하고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공하는 것이다.Another object of the present invention is to provide a method of texturing a semiconductor substrate which is low in process cost and can be applied to a large area of a full wafer scale.

본 발명이 해결하고자 하는 또 다른 과제는, 입사광의 반사율이 저하되어 우수한 광흡수율을 나타내고, 초박형 태양전지에 적용이 가능한 반도체 기판을 제공하는 것이다. Another object of the present invention is to provide a semiconductor substrate which exhibits an excellent light absorptivity due to a reduced reflectance of incident light and is applicable to an ultra-thin solar cell.

본 발명에 해결하고자 하는 또 다른 과제는, 상기 반도체 기판을 포함하는 태양전지를 제공하는 것이다.Another object of the present invention is to provide a solar cell including the semiconductor substrate.

상기와 같은 과제를 해결하기 위하여, 본 발명의 일측면은 텍스처링된 반도체 기판에 있어서, 상기 반도체 기판이 텍스쳐링된 포물선형 구조체; 및 상기 포물선형 구조체의 표면과 상기 반도체 기판의 표면을 포함하는 전체 표면에는 일정 간격의 나노홀 구조를 구비하되, 상기 포물선형 구조체의 표면에는 복수의 나노홀 구조가 형성된 것을 특징으로 하는 텍스처링된 반도체 기판을 제공한다.According to an aspect of the present invention, there is provided a textured semiconductor substrate comprising: a parabolic structure formed by texturing a semiconductor substrate; And a plurality of nano-hole structures are formed on the surface of the parabolic structure, wherein the parabolic structure has a nano-hole structure at regular intervals on the entire surface including the surface of the parabolic structure and the surface of the semiconductor substrate. Thereby providing a substrate.

바람직하게는, 상기 포물선형 구조체 표면과 나노홀들과 상기 반도체 기판 표면 상부에 반사방지층을 더 포함할 수 있다.Preferably, the anti-reflection layer may further include a surface of the parabolic structure, nano holes, and an upper surface of the semiconductor substrate.

상기 포물선 구조체의 주기는 0.5 ㎛ 내지 0.9 ㎛를 가지고, 높이가 0.2 ㎛ 내지 0.4 ㎛를 가지는 것이 바람직하다.It is preferable that the period of the parabolic structure is 0.5 mu m to 0.9 mu m and the height is 0.2 mu m to 0.4 mu m.

본 발명의 다른 측면은 반도체 기판을 텍스쳐링하는 방법에 있어서, 상기 반도체 기판 상에 다수의 입자를 정렬시키는 단계; 상기 다수의 입자를 마스크로 상기 반도체 기판을 식각하여 포물선형 구조체를 형성하는 단계; 상기 포물선형 구조체의 표면과 상기 반도체 기판의 표면을 포함하는 전체 표면에 제1 금속막을 형성하는 단계; 제1 금속막을 열처리 하여 금속입자들을 형성하는 단계; 상기 금속입자들을 포함하는 전체 표면 상에 제2 금속막을 형성하는 단계; 리프트오프 공정을 통해 금속입자의 상부에 있는 제2 금속막을 제거하는 단계; 및 상기 제2 금속막을 마스크로 식각공정을 수행하여 복수의 나노홀 구조를 형성하는 반도체 기판을 텍스쳐링하는 방법을 제공한다.According to another aspect of the present invention, there is provided a method of texturing a semiconductor substrate, comprising: aligning a plurality of particles on the semiconductor substrate; Etching the semiconductor substrate with the plurality of particles as a mask to form a parabolic structure; Forming a first metal film on the entire surface including the surface of the parabolic structure and the surface of the semiconductor substrate; Heat treating the first metal film to form metal particles; Forming a second metal film on the entire surface including the metal particles; Removing the second metal film on top of the metal particles through a lift-off process; And a method of texturing a semiconductor substrate forming a plurality of nanohole structures by performing an etching process using the second metal film as a mask.

바람직하게는, 상기 반도체 기판 상에 다수의 입자를 정렬시키는 단계는, 용매에 입자를 분산시켜서 코팅을 수행하되, 상기 용매는 양쪽성을 갖는 에틸렌 글리콜 (Ethylene glycol; EG)과 양쪽성 유기용매인 Dimethylformamide(DMF)와 Dimethyl sulfoxide (DMSO) 중 적어도 한 종류를 혼합하여 사용한다. 한편, 양쪽성 유기용매 Dimethylformamide(DMF)와 Dimethyl sulfoxide (DMSO) 중 적어도 한 종류는 80 중량% 내지 95 중량%를 혼합하는 것이 바람직하다.Preferably, the step of aligning a plurality of particles on the semiconductor substrate includes dispersing particles in a solvent to perform coating, wherein the solvent is selected from the group consisting of an ethylene glycol (EG) having amphotericity and an amphoteric organic solvent Mix at least one of dimethylformamide (DMF) and dimethyl sulfoxide (DMSO). On the other hand, it is preferable to mix 80 wt% to 95 wt% of at least one of the amphoteric organic solvents dimethylformamide (DMF) and dimethyl sulfoxide (DMSO).

본 발명에 따르면 상기 반도체 기판을 포함하는 태양전지가 제공된다. 상기한 바와 같은 반도체 기판의 텍스쳐링 방법 및 텍스쳐 구조를 갖는 반도체 기판은 상기 태양전지뿐만 아니라 광전소자(photovoltaic device), 광학 및 전기화학적 검출기/센서, 바이오검출기(biodetectors)/바이오센서, 촉매, 전극, 및 입사광의 반사를 감소시켜 소자의 효율을 개선시키는 기타 장치에도 사용될 수 있다. 상기 언급된 본 발명의 반도체 기판의 어플리케이션들은 디바이스로 총칭한다.According to the present invention, there is provided a solar cell including the semiconductor substrate. The semiconductor substrate having the texturing method and the texturing structure of the semiconductor substrate as described above can be used not only as the solar cell but also as a photovoltaic device, an optical and electrochemical detector / sensor, a biodetector / biosensor, a catalyst, And other devices that reduce the reflection of incident light to improve the efficiency of the device. The above-mentioned applications of the semiconductor substrate of the present invention are generically referred to as devices.

본 발명에 의해 텍스쳐링된 반도체 기판은 입사광의 반사율이 낮아 우수한 광흡수율을 나타내고, 텍스쳐링시 표면적 증가율이 낮아 전하수집 효율이 높으며, 특히 초박형 웨이퍼 기반의 태양전지의 광흡수를 극대화시키는데 효과적이다.The semiconductor substrate textured by the present invention exhibits excellent light absorptivity due to low reflectance of incident light, low rate of surface area increase during texturing, high charge collection efficiency, and is particularly effective in maximizing light absorption of an ultra-thin wafer-based solar cell.

본 발명에 의하면, 초박형 실리콘 태양전지의 광흡수율을 증가시켜, 광전효율을 향상 시킬 수 있고, 발전단가가 낮은 고효율 초박형 태양전지의 제조를 가능하게 하는 효과가 있다.According to the present invention, it is possible to increase the light absorptivity of an ultra-thin silicon solar cell, improve the photoelectric efficiency, and manufacture an ultra-thin solar cell with a low power generation cost.

본 발명에 의하면, 기계적으로 유연한 특성을 갖으면서 경량의 고효율 실리콘 태양전지의 제조가 가능하게 하는 효과가 있다. According to the present invention, it is possible to manufacture a lightweight, high-efficiency silicon solar cell having mechanically flexible characteristics.

본 발명에 따르면 경제적이고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공할 수 있고, 이렇게 제조된 반도체 기판의 경우 광흡수율이 우수하며 초박형 태양전지에 적용이 가능하다.According to the present invention, it is possible to provide a method of texturing a semiconductor substrate that is economical and capable of large-scale application of a full wafer scale, and the semiconductor substrate thus manufactured has excellent light absorptivity and can be applied to ultra-thin solar cells Do.

도 1은 본 발명의 일 실시예에 따른 반도체 기판의 텍스쳐링 과정을 나타낸 것이다.
도 2는 본 발명의 텍스쳐링 반도체 표면에 형성되는 실리콘 나노구조 형상의 단면을 도시한 도면이다.
도 3은 본 발명의 도 2에 나타낸 실리콘 나노구조를 갖는 실리콘 반도체 웨이퍼의 반사도를 RCWA(Rigorous Coupled-Wave Analysis) 계산을 이용하여 구한 결과를 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따라, 세가지 다른 주기를 갖는 실리콘 나노구조를 제조한 후, 반도체 기판의 단면을 SEM을 이용해서 얻은 사진이고, 아래 그림은 세가지 다른 주기로 텍스쳐링 된 실리콘 웨이퍼의 SiNx 유/무에 따른 반사도를 측정한 결과이다.
도 5는 반도체 기판 표면에 형성된 나노홀 구조와 나노필러 구조의 반사율 차이점을 비교한 그래프이다.
도 6a 내지 도 6h를 참조하여 본 발명의 일 실시예에 따른 텍스처링된 반도체 기판의 제조방법의 흐름도이다.
도 7은 본 발명의 실시예에 따라서 실리카 입자가 2차원적으로 배열된 상황을 도시하고 있다.1 illustrates a texturing process of a semiconductor substrate according to an embodiment of the present invention.
2 is a cross-sectional view of a silicon nanostructure formed on the texturing semiconductor surface of the present invention.
3 is a graph showing the reflectance of a silicon semiconductor wafer having the silicon nanostructure shown in FIG. 2 of the present invention obtained by Rigorous Coupled-Wave Analysis (RCWA) calculation.
FIG. 4 is a photograph of a semiconductor substrate obtained by using SEM after fabricating silicon nanostructures having three different periods according to an embodiment of the present invention. FIG. 4 is a photograph of SiNx The result of the measurement of the reflectance according to the presence / absence of light.
5 is a graph comparing reflectance differences between a nano-hole structure formed on a semiconductor substrate surface and a nanopillar structure.
6A to 6H are flowcharts of a method of manufacturing a textured semiconductor substrate according to an embodiment of the present invention.
FIG. 7 shows a situation in which silica particles are two-dimensionally arranged according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The terms or words used in the present specification and claims below should not be construed as being limited to ordinary or dictionary terms and the inventor may appropriately design the terms of a term to describe its own invention in the best way It should be interpreted in accordance with the meaning and concept consistent with the technical idea of the present invention based on the principle that it can be defined. Therefore, the embodiments described in the present specification and the configurations shown in the drawings are merely preferred embodiments of the present invention, and are not intended to represent all of the technical ideas of the present invention, so that various equivalents And variations are possible.

도 1은 본 발명의 일 실시예에 따른 텍스쳐링된 반도체 기판을 나타낸 것이다.1 illustrates a textured semiconductor substrate according to an embodiment of the present invention.

도 1을 참조하면, 텍스처링된 반도체 기판은 포물선형 구조체(A)를 포함하고 포물선 실리콘 구조체의 표면과 반도체 표면을 포함하는 전체 표면에는 일정 간격의 나노홀(B)이 형성된 구조를 가진다. 여기서 나노홀(B)은 각 포물선형 구조체(A)의 표면에는 다수개의 나노홀(B)이 존재하도록 구성될 수 있다. 선택적으로는 상기 전체 구조체 상부에 반사방지층(미도시)이 형성될 수 있다. 반사방지층은 SiO2, MgF2 및 SiNx 등으로 이루어진 군에서 선택된 단일층 또는 이중층 이상의 다층막을 포함한다. 포물선 형상의 구조체의 높이는 100nm 이상 900 nm 이하를 가진다. 나노홀 구조체는 전기적 손실을 막기 위해, 깊이 50nm 내지 300nm, 폭 50nm 내지 500 nm를 가지는 것이 바람직한데, 더욱 바람직하게는 깊이 100nm 내지 200nm, 폭 100nm 내지 300 nm를 가지는 것이 효과적이다. Referring to FIG. 1, the textured semiconductor substrate includes a parabolic structure A and has a structure in which nano holes B are formed at regular intervals on the entire surface including the surface of the parabolic silicon structure and the semiconductor surface. Here, the nano holes (B) may be configured to have a plurality of nano holes (B) on the surface of each parabolic structure (A). Alternatively, an anti-reflection layer (not shown) may be formed on the entire structure. The antireflection layer includes a single layer or a multilayered film of two or more layers selected from the group consisting of SiO 2 , MgF 2 and SiN x . The height of the parabolic structure has a height of 100 nm or more and 900 nm or less. The nano-hole structure preferably has a depth of 50 nm to 300 nm and a width of 50 nm to 500 nm, more preferably a depth of 100 nm to 200 nm and a width of 100 nm to 300 nm, in order to prevent electrical loss.

반도체 기판은 Si, Ge, GaAs 및 InGaAs로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있고, 바람직하게는 Si를 포함할 수 있다. 더욱 바람직하게 상기 Si는 결정성 Si일 수 있고, 상기 결정성 Si는 단결정 실리콘, 다결정 실리콘 및 이들이 복합된 형태일 수 있다. The semiconductor substrate may include any one or two or more selected from the group consisting of Si, Ge, GaAs, and InGaAs, and may preferably include Si. More preferably, the Si may be crystalline Si, and the crystalline Si may be a monocrystalline silicon, a polycrystalline silicon, or a combination thereof.

도 2는 본 발명의 텍스쳐링 반도체 표면에 형성되는 형상의 도시하기 위한 도면이고, 도 3은 본 발명의 텍스쳐링된 반도체의 형상에 따른 반사율을 확인하기 위한 RCWA 계산결과이다. FIG. 2 is a view showing a shape formed on the texturing semiconductor surface of the present invention, and FIG. 3 is a result of RCWA calculation for checking the reflectance according to the shape of the textured semiconductor of the present invention.

실리콘 나노 구조는 2차원 육방정구조로 배치되어 있고, 인접 나노구조의 중심점간의 거리를 주기로 정의하였다. 실리콘 나노구조는 포물선의 중심축을 기준으로 회전하여 얻을 수 있는 포물선형의 나노돔 구조이다. 나노구조 밑면이 길이는 주기의 80% 로 설정하였다.The silicon nanostructures are arranged in a two-dimensional hexagonal structure, and the distance between the center points of adjacent nanostructures is defined as a period. Silicon nanostructure is a parabolic nanodome structure that can be obtained by rotating about the center axis of a parabola. The length of the bottom of the nanostructure was set at 80% of the period.

도 3은 본 발명의 도 2에 나타낸 실리콘 나노구조를 갖는 실리콘 반도체 웨이퍼의 반사도를 RCWA(Rigorous Coupled-Wave Analysis) 계산을 이용하여 구한 결과이다.FIG. 3 shows the reflectance of a silicon semiconductor wafer having the silicon nanostructure shown in FIG. 2 according to the present invention, obtained by using Rigorous Coupled-Wave Analysis (RCWA).

무반사 효과를 높이기 위해, 광학굴절율 1.9의 두께 70 nm 박막이 일정한 두께로 코팅되어 있다고 가정 하였고, 실리콘 나노구조의 주기 및 높이를 변화시켜 가며 반사도를 계산하였다.In order to increase the anti-reflection effect, it was assumed that a 70 nm thick film with an optical refractive index of 1.9 was coated to a certain thickness, and the reflectivity was calculated by changing the period and height of the silicon nanostructure.

본 실험에 의하면, 실리콘 기판을 선택적으로 식각하여 반구 형태의 형상을 가지도록 한다. 반구 형태의 형상을 제조하는 방식은 도 6a 내지 도 6h의 방식을 이용하므로 후술한다. 도 2를 참조하면, 본 실험에서는 반구 형태의 돔 형상의 전체 밑면의 크기는 전체 주기의 80%가 되도록 설정하였다.According to this experiment, the silicon substrate is selectively etched to have a hemispherical shape. The method of manufacturing the hemispherical shape will be described later with reference to FIGS. 6A to 6H. Referring to FIG. 2, in this experiment, the size of the entire underside of the hemispherical dome shape is set to be 80% of the whole period.

도 3을 참조하면, 가로축은 주기를 나타내고 세로축은 높이를 나타내고 있으며, 주기와 높이에 따라서 변화되는 반사율은 색깔로 등고선이 표시되어 있다. 그리고 0.9%의 반사율에 해당하는 등고선이 실선으로 표시되어 있다. Referring to FIG. 3, the horizontal axis represents the period and the vertical axis represents the height. The reflectance, which varies according to the period and the height, is represented by a contour line in color. The contour line corresponding to the reflectance of 0.9% is indicated by a solid line.

도 3을 참조하면, 주기가 0.5 ㎛ 내지 0.9 ㎛를 가지는 경우 높이가 0.2 ㎛ 내지 0.6 ㎛를 가지는 조건에서 특히 반사율이 낮음을 확인할 수 있다. 이 경우 주기를 돔형상의 밑면의 크기로 환산하면 0.4 ㎛ 내지 0.72 ㎛ 정도의 크기를 갖는다. 따라서, 이 돔 형상은 대체적으로 돔형상의 밑면 전체의 크기가 높이보다 큰 포물선 형상을 가지는 것이 바람직하다. 더욱 바람직하게는 밑면 전체의 크기가 높이 보다 20% 내지 50% 정도 큰 포물선 형상이다. Referring to FIG. 3, it can be confirmed that the reflectance is particularly low under the condition that the height is in the range of 0.2 μm to 0.6 μm when the period is 0.5 μm to 0.9 μm. In this case, when the period is converted into the size of the bottom surface of the dome shape, it has a size of about 0.4 μm to 0.72 μm. Therefore, it is preferable that the dome shape generally has a parabolic shape in which the entire size of the dome-shaped bottom surface is larger than the height. More preferably, the entire bottom surface has a parabolic shape which is 20% to 50% larger than the height.

본 실험에 의한 그래프에서는 돔 형상의 전체 밑면의 크기가 전체 주기의 80%가 되도록 설정하였는데, 전체 주기의 50% 이상 내지 90% 미만으로 설정한 경우도 동일한 경향이 있었음을 밝혀둔다.In the graph according to the present experiment, the size of the entire bottom surface of the dome shape is set to be 80% of the whole period, but it is also noted that the same tendency is also set when the total period is set to 50% or more to less than 90%.

도 4는 본 발명의 일 실시예에 따른 텍스처링된 반도체 기판의 실험예를 나타낸 도면들이다. 도 4는 본 발명의 일 실시예에 따라, 세가지 다른 주기를 갖는 실리콘 나노구조를 제조한 후, 반도체 기판의 단면을 SEM을 이용해서 얻은 사진이다. 아래 그림은 세가지 다른 주기로 텍스쳐링 된 실리콘 웨이퍼의 SiNx 유/무에 따른 반사도를 측정한 결과이다.4 is a view illustrating an experimental example of a textured semiconductor substrate according to an embodiment of the present invention. 4 is a photograph of a cross section of a semiconductor substrate obtained by using SEM after manufacturing silicon nanostructures having three different periods according to an embodiment of the present invention. The figure below shows the reflectivity of SiNx textured silicon wafers in three different cycles.

도 4의 경우는 도 1의 실시예에 반사방지층이 형성되어 있다. 반사방지층은 MgF2, SiO2, SiNx로 이루어진 군에서 선택된 어느 하나 또는 둘 이상의 단일층 또는 다층막을 포함한다. 본 실험예에서는 70nm 의 실리콘나이트라이드층이다.In the case of FIG. 4, the antireflection layer is formed in the embodiment of FIG. The antireflection layer includes any one or two or more single layers or multilayer films selected from the group consisting of MgF 2 , SiO 2 , and SiN x . In this experimental example, it is a 70 nm silicon nitride layer.

도 4를 참조하면, 반사방지층이 형성된 구조가 미형성 구조에 비해 반사율이 낮게 나타나고 있음을 보여준다. 또한, 주기가 520nm이고 밑면 전체의 크기가 360nm, 높이가 300인 경우 가장 낮은 반사율을 나타내고 있다.Referring to FIG. 4, it is shown that the structure in which the anti-reflection layer is formed has a lower reflectance than that in the non-formation structure. In addition, when the period is 520 nm and the entire bottom surface is 360 nm and the height is 300, the reflectance is the lowest.

텍스처링된 반도체 기판에서 반사율을 감소시키기 위해서는 포물선형 구조체(A)를 형성하는 것이 효과적임은 이미 설명하였는데 나노홀(B)을 포물선 구조체 표면과 반도체 기판 전체 표면에 형성함으로써 더욱 반사율을 감소시킬 수 있다. It has already been described that it is effective to form the parabolic structure (A) in order to reduce the reflectance in the textured semiconductor substrate. The reflectance can be further reduced by forming the nano hole (B) on the parabolic structure surface and the entire surface of the semiconductor substrate .

도 5는 반도체 기판 표면에 형성된 나노홀 구조와 나노필러 구조의 반사율 차이점을 FDTD를 이용 계산 후, 결과를 비교한 그래프이다. 도 5의 계산결과에서는 반사방지층이 형성된 구조를 서로 대비하였다. 나노 구조의 표면에 굴절율 1.9, 두께 70 nm의 무반사층이 코팅되어 있다고 설정하였다. 실리콘 웨이퍼로 입사된 빛 에너지 중 나노구조와 상호 작용 후 기판방향으로 전방 산란되는 빛 에너지 분율을 계산한 결과이다. 계산결과는 Finite-difference-time-doman (FDTD)방법을 이용하여 얻었다.FIG. 5 is a graph comparing the reflectance difference between the nano-hole structure formed on the surface of the semiconductor substrate and the nanopillar structure using FDTD. As a result of the calculation in Fig. 5, the structures in which the antireflection layer was formed were compared with each other. And that the non-reflecting layer having a refractive index of 1.9 and a thickness of 70 nm is coated on the surface of the nanostructure. It is the result of calculating the light energy fraction scattered forward to the substrate direction after interaction with the nanostructure among the light energy incident on the silicon wafer. The calculation results were obtained using the finite-difference-time-doman (FDTD) method.

도 5를 참조하면, 반사방지층을 증착 후, 나노홀의 경우 나노필러 구조와 대비하여, 광대역(파장대역: 400 nm ~ 1100nm)에서 더 적은 손실로 전방 산란되고 있음을 확인할 수 있다. 이러한 사실은 나노홀의 경우 나노필러 대비 기판과의 근접성(proximity)이 높아, 강한 근접장 상호작용(near field interaction)으로 전방 유도 산란 효과가 우수한 것으로 판단된다.Referring to FIG. 5, it can be seen that, after deposition of the antireflection layer, the nano-holes are forward-scattered with less loss in a wide band (wavelength band: 400 nm to 1100 nm) as compared with the nanofiller structure. This fact suggests that the nanohole has a high proximity to the substrate compared to the nanofiller and has a strong forward-induced scattering effect due to strong near-field interaction.

이하, 도 6a 내지 도 6h를 참조하여 본 발명의 일 실시예에 따른 텍스처링된 반도체 기판의 제조방법을 설명한다. Hereinafter, a method of fabricating a textured semiconductor substrate according to an embodiment of the present invention will be described with reference to FIGS. 6A to 6H.

먼저, 도 6a를 참조하면, 반도체 기판 상부에 실리카 비드들(120)을 2차원적으로 배열한다. 도 6a에는 도시의 편의를 위해 단면을 도시하고 있다. First, referring to FIG. 6A, silica beads 120 are two-dimensionally arranged on a semiconductor substrate. 6A is a cross-sectional view for convenience of illustration.

한편, 실리카 입자를 배열하기 반도체 기판은 세척단계를 거친 기판일 수 있고, 세척 단계는 반도체 기판에 흡착되어 있을지 모를 오염 물질을 제거하기 위한 목적으로 수행된다. 이러한 세척 단계에는 세척제가 공급되는 샤워 헤드로부터 반도체 기판의 전 표면에 세척제를 분사시키는 스프레이 방식이나 반도체 기판을 세척액 내에 일정 시간 동안 담근 후 빼내는 딥핑 방식 등 통상의 세척방법이 사용될 수 있으며, 이에 한정되는 것은 아니다. 실리카 입자는 최소 300nm 내지 1000nm 의 크기를 갖는다. On the other hand, the semiconductor substrate for arranging the silica particles may be a substrate subjected to a cleaning step, and the cleaning step is performed for the purpose of removing contaminants possibly adsorbed on the semiconductor substrate. In this cleaning step, a conventional cleaning method such as a spraying method of spraying the cleaning agent onto the entire surface of the semiconductor substrate from the showerhead to which the cleaning agent is supplied or a dipping method in which the semiconductor substrate is immersed in the cleaning solution for a predetermined period of time may be used. It is not. The silica particles have a size of at least 300 nm to 1000 nm.

실리카 입자 또는 콜로이드 입자를 단일층으로 배열하기 위해서는 스핀코팅을 이용하는 방법도 있으나 스핀코팅시 DI 워터, 메탄올, 에탄올과 같은 용매가 빠른 속도로 휘발되어 결함농도가 높은 막이 얻어지는 문제가 발생하는 경우가 존재할 수 있다. 이러한 문제점을 해결하기 위해 용매 내 실리카 입자의 고른 분산을 위해 용매를 잘 선택하는 것이 중요하다. 바람직한 용매의 종류는 양쪽성을 가지는 용매이다. 또한, 스핀코팅시 콜로이드 용액과 실리콘 기판과의 젖음성이 우수한 것이 좋다. 이러한 요구조건을 만족하는 용매로 끓는점이 섭씨 190도 이상으로 높으며 양쪽성을 갖는 에틸렌 글리콜 (Ethylene glycol; EG)과 끓는점이 EG보다 다소 낮지만 일반적인 용매 (DI 워터, 메탄올, 에탄올) 보다는 높은 (섭씨 100도 이상) 양쪽성 유기용매 Dimethylformamide(DMF), Dimethyl sulfoxide (DMSO) 등과 혼합한 용매를 이용하여 스핀코팅 방법으로 실리카 입자 또는 콜로이드 입자를 단일층으로 배열한다. 바람직한 혼합 비율은 양쪽성 유기용매 80 중량% 내지 95 중량%를 혼합하고, 일반적인 용매는 20 중량% 내지 5 중량%를 혼합한다. 이러한 방식에 의해 우수한 실리카 나노입자 단일층을 배열할 수 있다.In order to arrange the silica particles or the colloid particles in a single layer, there is a method of using spin coating, but there is a case where a solvent such as DI water, methanol, ethanol is volatilized at a high speed during spin coating, . To solve this problem, it is important to select a solvent well for even dispersion of the silica particles in the solvent. The preferred type of solvent is an amphoteric solvent. Further, it is preferable that the wettability between the colloidal solution and the silicon substrate during spin coating is excellent. It is a solvent that meets these requirements and has a boiling point as high as 190 ° C or higher and has an amphoteric ethylene glycol (EG) and a boiling point somewhat lower than EG, but higher than a general solvent (DI water, methanol, ethanol) 100 ° C or more) Organic Solvent Organic silica particles or colloid particles are arranged in a single layer by spin coating using a solvent mixed with dimethylformamide (DMF), dimethyl sulfoxide (DMSO) or the like. A preferred mixing ratio is 80 wt% to 95 wt% of an amphoteric organic solvent, and 20 wt% to 5 wt% of a common solvent. A single layer of superior silica nanoparticles can be arranged in this manner.

도 7은 본 발명의 실시예에 따라서 실리카 입자가 2차원적으로 배열된 상황을 도시하고 있다. 비교예를 위해, 실리카 입자를 자기조립시 각각 water, 메탄올, 양쪽성 유기용매 Dimethylformamide(DMF), 그리고 에틸렌 글리콜 (Ethylene glycol; EG)과 Dimethylformamide(DMF)를 혼합한 용액을 이용하였다. 실리카 비드 1 um를 이용하였고 스핀코팅 공정 후 자기조립 단일층을 형성하고 광학현미경으로 사진을 촬영한 결과이다. 도 7을 참조하면, 에틸렌 글리콜 (Ethylene glycol; EG)과 Dimethylformamide(DMF)을 혼합한 용액을 사용한 경우 실리카 비드가 잘 정렬되었음을 확인할 수 있다.FIG. 7 shows a situation in which silica particles are two-dimensionally arranged according to an embodiment of the present invention. For the comparative example, water, methanol, amphoteric organic solvent Dimethylformamide (DMF), and ethylene glycol (EG) and dimethylformamide (DMF) 1 μm of silica beads was used, and a self-assembled monolayer was formed after spin-coating and photographed with an optical microscope. Referring to FIG. 7, it can be confirmed that silica beads are well aligned when a solution of ethylene glycol (EG) and dimethylformamide (DMF) is used.

다음으로, 도 6b를 참조하면, 실리카비드 단일층을 건식 에치마스크로 하여 건식식각을 수행한다. 건식식각시에는 고방향성 건식식각을 이용하는 것이 효과적일 있다. 건식식각에 의해서 실리카비드의 가장자리가 식각됨에 따라 반도체 기판에 도 6b와 같은 형상이 전사된다. 이 때, 반도체 기판에 택스쳐링되는 패턴의 형상은 포물선 형상인 것이 바람직하다. 포물선 형상을 제조하기 위해서는 실리카 비드 대비 반도체 기판 (예를 들어, 실리콘)의 에칭속도비가 0.5 내지 0.7인 것이 바람직하다.Next, referring to FIG. 6B, dry etching is performed using a single layer of silica beads as a dry etch mask. For dry etching, it is effective to use high directional dry etching. As the edge of the silica bead is etched by dry etching, the shape as shown in FIG. 6B is transferred to the semiconductor substrate. At this time, it is preferable that the shape of the pattern to be textured on the semiconductor substrate is parabolic. In order to manufacture a parabolic shape, it is preferable that the etching rate ratio of the semiconductor substrate (for example, silicon) to the silica bead is 0.5 to 0.7.

다음으로, 포물선 형상의 패턴들에 나노홀 구조를 형성하기 위한 공정을 수행한다. Next, a process for forming a nanohole structure on the parabolic patterns is performed.

도 6d를 참조하면, 포물선 형상의 패턴들을 포함하는 기판 전체 상부에 제1 금속막(140)을 증착한다. 금속막은 인듐(In), 주석(Sn) 또는 인듐과 주석의 합금과 같은 융점이 섭씨 250도 이하로 낮은 금속을 증착한다. 그 후, 금속막이 증착된 기판을 열처리한다. 열처리에 의해 인듐 주석 등의 금속은 금속입자들이 일정한 거리를 두고 형성된다. 이러한 상황은 도 6e에 도시되어 있다. 제1 금속막(140)의 증착 두께는 50nm ~ 200nm인 것이 바람직하며, 유효두께가 50nm 미만일 경우 기판 상에 합성되는 저융점 금속 나노입자의 평균직경이 과소해질 우려가 있고, 반면 200nm를 초과할 경우에는 저융점 금속 나노입자의 평균직경이 과대해질 우려가 있다. 열처리 온도는 300℃ ~ 500℃인 것이 바람직하며, 상기 열처리 온도가 300℃ 미만일 경우 저융점 금속 나노입자의 표면 커버리지가 과대해질 우려가 있고, 반면 500℃를 초과할 경우 표면 커버리지가 과소해질 우려가 있다.Referring to FIG. 6D, a first metal film 140 is deposited over the entire substrate including parabolic shaped patterns. The metal film deposits a metal such as indium (In), tin (Sn), or an alloy of indium and tin, the melting point of which is as low as 250 degrees centigrade or less. Thereafter, the substrate on which the metal film is deposited is heat-treated. By the heat treatment, metals such as indium tin are formed at a certain distance from the metal particles. This situation is shown in Fig. 6E. When the effective thickness is less than 50 nm, the average diameter of the low-melting-point metal nanoparticles synthesized on the substrate may be excessively small, whereas when the thickness of the first metal film 140 exceeds 200 nm The mean diameter of the low melting point metal nanoparticles may be excessive. The heat treatment temperature is preferably 300 ° C. to 500 ° C. If the heat treatment temperature is lower than 300 ° C., the surface coverage of the low melting point metal nanoparticles may be excessively high. On the other hand, if the heat treatment temperature is higher than 500 ° C., have.

도 6f를 참조하면, 상기 기판 전체 상부에 제2 금속막(150)을 형성한다. 제2 금속막(150)은 크롬(Cr), 니켈(Ni), 티타늄(Ti) 등의 금속을 이용할 수 있다. 그런다음, 리프트오프 공정을 수행한다. 금속나노입자의 상부에 있는 제2 금속막(150)은 제거된다. 이어서 제2 금속막(150)을 에치마스크로 하여 식각공정을 수행한다. 이때, 상기 건식 에칭에 사용되는 에칭 가스는 CF4, CHF3, SF6, Ar, Cl2 및 O2로 이루어진 군에서 선택된 어느 하나 또는 둘 이상의 혼합가스일 수 있으며, 바람직하게는 CF4/O2 혼합가스, SF6/O2 혼합가스 및 Cl2/O2 혼합가스 중 선택된 어느 하나 일 수 있다. 상기 나노구조체의 형상은 건식에칭 과정에서 플라즈마 공정 변수의 제어를 통해 비등방성의 정도를 조절함으로써 제어할 수 있다.Referring to FIG. 6F, a second metal film 150 is formed on the entire surface of the substrate. The second metal film 150 may be formed of a metal such as chromium (Cr), nickel (Ni), or titanium (Ti). Then, a lift-off process is performed. The second metal film 150 on top of the metal nanoparticles is removed. Then, an etching process is performed using the second metal film 150 as an etch mask. At this time, the etching gas used in the dry etching is CF 4, CHF 3, SF 6, Ar, Cl 2 and O may be a second one or more than one gas mixture selected from the group consisting of, preferably CF 4 / O 2 mixed gas, SF 6 / O 2 mixed gas, and Cl 2 / O 2 mixed gas. The shape of the nanostructure can be controlled by adjusting the degree of anisotropy through control of plasma process parameters during the dry etching process.

도 6g 및 도 6h를 참조하면, 반도체 기판에는 포물선 형상을 가지는 패턴(A)의 표면에 나노홀 구조체(B) 가 텍스쳐링되어 있다. 포물선 형상의 구조체의 높이는 100nm 이상 900 nm 이하를 가진다. 나노홀 구조체의 깊이는 전기적 손실을 막기위해 300nm 이하로 제한하는 것이 바람직하다.6G and 6H, the nano-hole structure B is textured on the surface of the parabolic pattern A on the semiconductor substrate. The height of the parabolic structure has a height of 100 nm or more and 900 nm or less. The depth of the nano-hole structure is preferably limited to 300 nm or less in order to prevent electrical loss.

이하, 실시예들을 들어 본 발명에 관하여 더욱 상세히 설명하지만, 본 발명이 이러한 실시예들에 한정되는 것은 아니다. 이상, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 본 발명의 보호범위는 아래의 특허청구범위에 의하여 해석되어야 하며 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Hereinafter, the present invention will be described in more detail with reference to examples, but the present invention is not limited to these embodiments. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Should be construed as being included in the scope of the present invention.

Claims (13)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판을 텍스쳐링하는 방법에 있어서,
상기 반도체 기판 상에 다수의 입자를 정렬시키는 단계;
상기 다수의 입자를 마스크로 상기 반도체 기판을 식각하여 포물선형 구조체를 형성하는 단계;
상기 포물선형 구조체의 표면과 상기 반도체 기판의 표면을 포함하는 전체 표면에 제1 금속막을 형성하는 단계;
제1 금속막을 열처리 하여 금속입자들을 형성하는 단계;
상기 금속입자들을 포함하는 전체 표면 상에 제2 금속막을 형성하는 단계;
리프트오프 공정을 통해 금속입자의 상부에 있는 제2 금속막을 제거하는 단계; 및
상기 제2 금속막을 마스크로 식각공정을 수행하여 복수의 나노홀 구조를 형성하는 반도체 기판을 텍스쳐링하는 방법.A method of texturing a semiconductor substrate,
Aligning a plurality of particles on the semiconductor substrate;
Etching the semiconductor substrate with the plurality of particles as a mask to form a parabolic structure;
Forming a first metal film on the entire surface including the surface of the parabolic structure and the surface of the semiconductor substrate;
Heat treating the first metal film to form metal particles;
Forming a second metal film on the entire surface including the metal particles;
Removing the second metal film on top of the metal particles through a lift-off process; And
And etching the second metal film using the mask as a mask to form a plurality of nano-hole structures. 제6 항에 있어서,
상기 반도체 기판 상에 다수의 입자를 정렬시키는 단계는,
용매에 입자를 분산시켜서 코팅을 수행하되, 상기 용매는 양쪽성을 갖는 에틸렌 글리콜 (Ethylene glycol; EG)과 양쪽성 유기용매인 Dimethylformamide(DMF)와 Dimethyl sulfoxide (DMSO) 중 적어도 한 종류를 혼합하여 사용하는 반도체 기판을 텍스쳐링하는 방법.The method according to claim 6,
Wherein aligning the plurality of particles on the semiconductor substrate comprises:
(EG) and at least one of amphoteric organic solvents such as dimethylformamide (DMF) and dimethyl sulfoxide (DMSO) is used as the solvent. Wherein the semiconductor substrate is textured. 제7 항에 있어서,
상기 양쪽성 유기용매 80 중량% 내지 95 중량%를 혼합하는 반도체 기판을 텍스쳐링하는 방법.8. The method of claim 7,
And 80% to 95% by weight of the amphoteric organic solvent. 제6 항에 있어서,
상기 포물선형 구조체 표면과 나노홀들과 상기 반도체 기판 표면 상부에 반사방지층을 형성하는 단계를 더 포함하는 반도체 기판을 텍스쳐링하는 방법.The method according to claim 6,
Further comprising forming an antireflection layer on the parabolic structure surface, the nano holes, and the semiconductor substrate surface. 제6 항에 있어서,
상기 포물선형 구조체의 주기는 0.5 ㎛ 내지 0.7 ㎛를 가지고, 높이가 0.2 ㎛ 내지 0.4 ㎛를 가지는 반도체 기판을 텍스쳐링하는 방법. The method according to claim 6,
Wherein the parabolic structure has a period of 0.5 mu m to 0.7 mu m and a height of 0.2 mu m to 0.4 mu m. 제6 항에 있어서,
상기 나노홀 구조의 깊이는 50nm 내지 300nm, 폭 50nm 내지 500nm를 가지는 반도체 기판을 텍스쳐링하는 방법. The method according to claim 6,
Wherein the nano-hole structure has a depth of 50 to 300 nm and a width of 50 to 500 nm. 제11 항에 있어서,
상기 나노홀 구조의 깊이는 100nm 내지 200nm, 폭 100nm 내지 300 nm를 가지는 반도체 기판을 텍스쳐링하는 방법. 12. The method of claim 11,
Wherein the nano-hole structure has a depth of 100 nm to 200 nm and a width of 100 nm to 300 nm. 삭제delete
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