KR101769226B1 - D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유를 위한 종단 네트워크 및 종단 네트워크 공유 방법 - Google Patents

D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유를 위한 종단 네트워크 및 종단 네트워크 공유 방법 Download PDF

Info

Publication number
KR101769226B1
KR101769226B1 KR1020157026348A KR20157026348A KR101769226B1 KR 101769226 B1 KR101769226 B1 KR 101769226B1 KR 1020157026348 A KR1020157026348 A KR 1020157026348A KR 20157026348 A KR20157026348 A KR 20157026348A KR 101769226 B1 KR101769226 B1 KR 101769226B1
Authority
KR
South Korea
Prior art keywords
differential
signaling
receivers
phy
differential signaling
Prior art date
Application number
KR1020157026348A
Other languages
English (en)
Other versions
KR20150119447A (ko
Inventor
쇼이치로 센고쿠
조지 앨런 와일리
철규 이
조셉 청
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20150119447A publication Critical patent/KR20150119447A/ko
Application granted granted Critical
Publication of KR101769226B1 publication Critical patent/KR101769226B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C19/00—Electric signal transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20—Modulator circuits; Transmitter circuits
    • H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
    • H04L27/2053—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases
    • H04L27/206—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers
    • H04L27/2067—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states
    • H04L27/2071—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states in which the data are represented by the carrier phase, e.g. systems with differential coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/18—Multiprotocol handlers, e.g. single devices capable of handling multiple protocols

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Dc Digital Transmission (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

수신기 디바이스에 대한 종단 네트워크가 D-PHY 시그널링 및 N-계승 시그널링 양쪽을 지원하기 위해 제공된다. 복수의 동적으로 구성가능한 스위치들 각각의 제 1 단부를 공통 노드에 커플링된다. 복수의 저항들 각각의 제 1 단부는 대응하는 스위치의 제 2 단부에 커플링된다. 복수의 단자들은 차동 신호들을 수신하고 각각의 단자는 저항의 대응하는 제 2 단부에 커플링된다. 복수의 차동 수신기들 각각은 종단 네트워크의 2개의 단자들 사이에 커플링되고, 여기서 차동 수신기 및 제 2 차동 수신기는 동일한 2개의 단자들에 커플링되고, 차동 신호들이 차동 신호 인코딩의 제 1 타입을 사용할 때 제 1 차동 수신기가 사용되며, 차동 신호들이 차동 신호 인코딩의 제 2 타입을 사용할 때 제 2 차동 수신기가 사용된다.

Description

D-PHY 와 N-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유를 위한 종단 네트워크 및 종단 네트워크 공유 방법{TERMINAL NETWORK APPARATUS AND METHOD FOR SHARING HARDWARE RESOURCES BETWEEN D-PHY AND N-FACTORIAL TERMINATION NETWORKS}
35 U.S.C.§119 하의 우선권 주장
본 특허출원은, "Sharing Hardware Resources Between D-PHY And N-Factorial Termination Networks" 를 발명의 명칭으로 하고, 2013년 3월 15일자로 출원되었고, 본 출원의 양수인에게 양도되었으며, 이로써 명백히 여기에 참조로 포함된, 미국 가출원 제61/787,622호에 대한 우선권을 주장한다.
분야
본 개시물은 다양한 타입들의 멀티-와이어 차동 시그널링 데이터 전송들에 사용된 종단 (termination) 네트워크들/회로들을 재사용하는 것에 관한 것이다.
멀티-신호 데이터 전송에서, 차동 시그널링은 2개의 쌍으로 된 와이어들/컨덕터들 상에 상보성 신호들을 전송함으로써 정보를 송신하기 위해 때때로 사용되고, 여기서 정보는 그 쌍으로 된 와이어들/컨덕터들 사이의 차이에 의해 전달된다. 예를 들어, MIPI® (Mobile Industry Processor Interface) 얼라이언스는 모바일 디바이스 내측의 컴포넌트들 사이의 통신 상호연결을 위해 유연한, 저비용의, 고속 시리얼 인터페이스 솔루션으로서 D-PHY 사양을 규정하고 있다.
그러나, 동일한 또는 보다 적은 수의 컨덕터들을 통해 차동 신호들을 송신하는 더욱 효율적인 방법들이 개발됨에 따라, 레거시 (legacy) 차동 시그널링 표준들과 보다 새로운 차동 시그널링 기법들 양쪽을 지원할 수 있는 것이 유리할 것이다.
따라서, 수신기 회로의 사이즈를 최소화시키기 위해 하드웨어 리소스들을 재사용하여 레거시 차동 시그널링 표준들과 보다 새로운 차동 시그널링 기법들 양쪽을 지원하는 효율적인 수신기/송신기 종단 네트워크/회로가 필요하다.
수신기 디바이스에 대한 종단 네트워크가 제공된다. 이 종단 네트워크는 복수의 동적으로 구성가능한 (configurable) 스위치들을 포함하고, 이 스위치들 각각의 제 1 단부는 공통 노드에 커플링된다. 부가적으로, 복수의 저항들은 대응하는 스위치의 제 2 단부에 커플링된 각각의 저항의 제 1 단부를 가질 수도 있다. 종단 네트워크는 또한 복수의 단자들을 포함할 수도 있고, 여기서 각각의 단자는 저항의 대응하는 제 2 단부에 커플링된다. 복수의 차동 수신기들은 복수의 단자들 중 2개의 단자들 사이에 커플링된 각각의 수신기를 가질 수도 있고, 여기서 차동 수신기들의 제 1 서브세트는 제 1 타입의 차동 신호 인코딩을 위해 사용되고, 차동 수신기들의 제 2 서브세트는 제 2 타입의 차동 신호 인코딩을 위해 사용되며, 적어도 제 1 차동 수신기는 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유된다.
스위치들 중 하나 이상은 차동 수신기들의 제 1 서브세트가 사용되는지 또는 차동 수신기들의 제 2 서브세트가 사용되는지 여부에 따라 턴 오프 또는 턴 온된다. 하나의 예에서, 제 1 차동 수신기는 D-PHY 차동 시그널링 및 N-계승 (N-factorial) 차동 시그널링을 위해 사용된다. 다른 예에서, 청구항 3 의 수신기 디바이스에 대한 종단 네트워크에 있어서, 여기서 N-계승 차동 시그널링은 4-계승 차동 시그널링이다. N-계승 차동 시그널링은 3-계승 차동 시그널링이다. D-PHY 차동 시그널링을 사용할 때, 종단 네트워크는, 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 저항들의 제 1 단부들에서 취득되는 D-PHY 저전력 (low-power; LP) 싱글 엔디드 (single ended) 시그널링 모드 동작을 위해 구성될 수도 있다. D-PHY 차동 시그널링을 사용할 때, 종단 네트워크는, 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 복수의 단자들에서 취득되는 D-PHY 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성될 수도 있다.
D-PHY 차동 시그널링을 사용할 때, 종단 네트워크는, 스위치들 중 2개가 턴 온되고, 2개의 저항들의 제 1 단부들 사이의 브리징 스위치가 턴 온되며, 출력들이 복수의 차동 수신기들의 서브세트에서 취득되는 D-PHY 고속 (high-speed; HS) 차동 시그널링 모드 동작을 위해 구성될 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는, 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 저항들의 제 1 단부들에서 취득되는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성될 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는, 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 복수의 단자들에서 취득되는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성될 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는, 스위치들 모두가 턴 온되고, 2개의 저항들의 제 1 단부들 사이의 브리징 스위치가 턴 오프되며, 출력들이 복수의 차동 수신기들에서 취득되는 N-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성될 수도 있다. N-계승 차동 시그널링 및 D-PHY 차동 시그널링을 사용할 때 복수의 차동 수신기들 중 적어도 2개가 공유될 수도 있다.
디바이스에 의해 사용되는 상이한 타입들의 차동 신호들에 대해 종단 네트워크를 공유하는 방법이 또한 제공된다. 디바이스가 제 1 타입의 차동 신호 인코딩에 따라 동작하는 것인지 또는 제 2 타입의 차동 신호 인코딩에 따라 동작하는 것인지 여부가 확인된다. 디바이스에 의해 사용된 차동 신호 인코딩의 타입에 따라 복수의 차동 수신기들이 동적으로 구성될 수도 있고, 여기서 차동 수신기들의 제 1 서브세트는 제 1 타입의 차동 신호 인코딩을 위해 사용되고, 차동 수신기들의 제 2 서브세트는 제 2 타입의 차동 신호 인코딩을 위해 사용되며, 적어도 하나의 차동 수신기는 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유된다. 차동 수신기들의 제 1 및 제 2 세트들은, 차동 신호들이 수신되는 복수의 단자들을 적어도 공유한다.
차동 수신기들의 제 1 서브세트는 D-PHY 차동 시그널링을 위해 사용되고, 차동 수신기들의 제 2 서브세트는 N-계승 차동 시그널링을 위해 사용된다. 하나의 예에서, N-계승 차동 시그널링은 4-계승 차동 시그널링일 수도 있다. 다른 예에서, N-계승 차동 시그널링은 3-계승 차동 시그널링일 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성될 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는 N-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성될 수도 있다.
다양한 피처들 (features), 특질 및 이점들은, 유사한 참조 부호들이 전반에 걸쳐 대응하여 식별되는 도면들과 함께 다루어질 때 아래에 설명된 상세한 설명으로부터 자명해질 수도 있다.
도 1 은 D-PHY 차동 시그널링 시스템을 예시한다.
도 2 는 D-PHY 수신기 시스템의 컴포넌트들을 추가로 예시한다.
도 3 은 N-계승 차동 시그널링 시스템을 예시한다.
도 4 는 4-계승 차동 시그널링을 위한 4-와이어 사면체 종단 네트워크를 예시한다.
도 5 는 4-계승 차동 시그널링 시스템을 위한 일 예시적인 수신기 회로 (또는 종단 네트워크) 를 예시한다.
도 6 은 도 5 의 4-계승 차동 시그널링 수신기 회로들 및 4-레인 (4-lane) D-PHY 수신기의 컴포넌트들을 예시한다.
도 7 은 4-계승 차동 시그널링 수신기 회로들 및 4-레인 D-PHY 수신기의 공유가능 부분들을 예시한다.
도 8 은 도 7 의 4-계승 차동 시그널링 수신기 회로들 및 4-레인 D-PHY 수신기의 동일한 또는 등가의 회로들이 조합된 수신기 회로에서 공유될 수도 있는 방법을 예시한다.
도 9 는 도 8 의 제 1 의 조합된 수신기 회로가 D-PHY 저전력 (LP) (싱글 엔디드 시그널링) 모드 동작뿐만 아니라 D-PHY 고속 (HS) (차동 시그널링) 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 10 은 도 8 의 제 1 의 조합된 수신기 회로가 4-계승 저전력 (LP) (싱글 엔디드 시그널링) 모드 동작뿐만 아니라 4-계승 고속 (HS) (차동 시그널링) 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 11 은 3-계승 차동 시그널링 수신기 회로들 및 4-레인 D-PHY 수신기의 컴포넌트들을 예시한다.
도 12 는 도 11 의 3-계승 차동 시그널링 수신기 회로들 및 4-레인 D-PHY 수신기 (104) 의 공유가능 부분들을 예시한다.
도 13 은 도 12 의 3-계승 차동 시그널링 수신기 회로들 및 4-레인 D-PHY 수신기가 제 1, 제 2, 및 제 3 의 조합된 수신기 회로들로 조합될 수도 있는 방법을 예시한다.
도 14 는 도 13 의 제 1 의 조합된 수신기 회로, 제 2 의 조합된 수신기 회로 및 제 3 의 조합된 수신기 회로가 D-PHY 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 15 는 제 1, 제 2, 및 제 3 의 조합된 수신기 회로들이 3-계승 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 16 은 D-PHY 송신기 시스템의 컴포넌트들을 추가로 예시한다.
도 17 은 4-계승 차동 시그널링 시스템에 대한 일 예시적인 드라이버 회로 (또는 종단 네트워크) 를 예시한다.
도 18 은 4-계승 차동 시그널링 드라이버 회로들 (또는 종단 네트워크) 및 4-레인 D-PHY 송신기의 컴포넌트들을 예시한다.
도 19 는 도 18 의 4-계승 차동 시그널링 드라이버 회로들 및 4-레인 D-PHY 송신기 (도 1) 의 공유가능 부분들을 예시한다.
도 20 및 도 21 은 (도 19 로부터의) 조합된 드라이버 회로들이 D-PHY 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 22 및 도 23 은 (도 19 로부터의) 제 1 의 조합된 드라이버 회로 및 제 2 의 조합된 드라이버 회로가 4-계승 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 24 는 3-계승 차동 시그널링 시스템에 대한 일 예시적인 드라이버 회로를 예시한다.
도 25 는 도 24 의 3개의 3-계승 차동 시그널링 드라이버 회로들 및 도 1 의 4-레인 D-PHY 송신기의 공유된 컴포넌트들을 예시한다.
도 26, 도 27 및 도 28 은 (도 25 로부터의) 조합된 드라이버 회로들이 D-PHY 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 29, 도 30 및 도 31 은 (도 25 로부터의) 조합된 드라이버 회로들이 3-계승 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 32 는 디바이스에 의해 사용된 상이한 타입들의 차동 신호들에 대해 종단 네트워크를 공유하는 방법을 예시한다.
다음의 설명에는, 실시형태들의 완전한 이해를 제공하기 위해 특정 상세들이 주어진다. 그러나, 실시형태들이 이들 특정 상세 없이도 실시될 수도 있다는 것이 당업자에 의해 이해될 것이다. 예를 들어, 실시형태들을 불필요한 상세로 불명료하게 하지 않도록 회로들이 블록 다이어그램들에 도시될 수도 있다. 다른 경우들에서, 실시형태들을 불명료하게 하지 않도록 잘 알려진 회로들, 구조들 및 기법들이 상세히 도시되지 않을 수도 있다.
개관
D-PHY 차동 시그널링 및 N-계승 (N-factorial) 차동 시그널링을 위해 수신기 회로 (또는 종단 (termination) 네트워크) 를 재사용하는 방법이 제공된다. 복수의 동적으로 구성가능한 (configurable) 스위치들 각각의 제 1 단부는 공통 노드에 커플링된다. 복수의 저항들 각각의 제 1 단부는 대응하는 스위치의 제 2 단부에 커플링된다. 복수의 단자들은 차동 신호들을 수신하고 각각의 단자는 저항의 대응하는 제 2 단부에 커플링된다. 복수의 차동 수신기들 각각은 종단 네트워크의 2개의 단자들 사이에 커플링되고, 여기서 제 1 차동 수신기 및 제 2 차동 수신기는 동일한 2개의 단자들에 커플링되며, 차동 신호들이 제 1 타입의 차동 신호 인코딩을 사용할 때 제 1 차동 수신기가 사용되고, 차동 신호들이 제 2 타입의 차동 신호 인코딩을 사용할 때 제 2 차동 수신기가 사용된다.
D-PHY 차동 시그널링
도 1 은 D-PHY 차동 시그널링 시스템을 예시한다. 송신기 디바이스 (102) 는 복수의 차동 드라이버들 (108) 을 포함하고, 각각의 차동 드라이버 (108) 는 와이어들/컨덕터들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h) 의 쌍에 커플링된다. 수신기 디바이스 (104) 는 복수의 차동 수신기들 (110) 을 포함할 수도 있고, 각각의 차동 수신기 (110) 는 와이어들/컨덕터들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h) 의 쌍 중 하나에 커플링된다. 저항 R (120) 은 와이어들/컨덕터들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h) 의 각 쌍 사이에 존재할 수도 있다. 송신기 디바이스 (102) 는 입력 비트들 (118) 을 수신하고, 이들을 차동 신호들로 인코딩하며, 와이어들/컨덕터들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h) 의 각 쌍을 통해 이들을 수신기 디바이스 (104) 에 차동 신호들로서 차동 드라이버들 (108) 을 통해 송신한다. 수신기 디바이스 (104) 는 차동 수신기들 (110) 을 통해 와이어들/컨덕터들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h) 의 각 쌍을 통해 차동 신호들을 수신하고, 차동 신호들을 디코딩하며, 출력 비트들 (120) 을 제공한다. 이 통상적인 차동 시그널링 시스템에서, n개의 와이어들 및 n/2개의 드라이버들/수신기들이 사용되고 사이클 당 2(n/2) 개의 상태들 (또는 n/2 비트들) 까지 나타내는 것이 가능하다. 부가적으로, 전용된 쌍의 와이어들 (112a/112b) 이 클록 신호 (CLK) 에 대해 사용된다. 즉, 차동 드라이버 (114) 는 클록 (CLK) 신호를 수신하고 이것을 차동 클록 신호로서 전용된 쌍의 와이어들 (112a/112b) 을 통해 송신한다. 차동 수신기 (116) 는 차동 클록 신호를 수신하고 클록 (CLK) 신호를 제공한다.
도 2 는 D-PHY 수신기 시스템의 컴포넌트들을 추가로 예시한다. 이 수신기 시스템 (수신기 회로 (204)) 은 도 1 의 수신기 디바이스 (104) 의 하나의 예를 예시할 수도 있다. 수신기 회로 (204) 는 상이한 모드들에서 동작하도록 구성가능할 수도 있다. 예를 들어, 수신기 회로 (204) 는, 예를 들어, D-PHY 차동 시그널링 (예를 들어, D-PHY 고속 모드) 및/또는 D-PHY 싱글-엔디드 (single-ended) 시그널링 (D-PHY 저전력 (low-power; LP) 모드) 을 위해 사용될 수도 있다. 수신기 회로 (204) 는 컨덕터들 (106a/106b, 106c/106d, 106e/106f, 106g/106h, 및 112a/112b) 의 쌍에 커플링될 수도 있는 복수의 차동 수신기들 (210a, 210b, 210c, 210d, 및 216) 을 포함할 수도 있다. 부가적으로, 복수의 스위치들 (218a 및 218b) 은 D-PHY 차동 시그널링 동작 또는 D-PHY 싱글-엔디드 시그널링 동작 중 어느 하나를 위해 수신기 회로 (204) 를 구성하도록 기능할 수도 있다. D-PHY 차동 시그널링 동작을 위해 사용될 때, 차동 신호들 (219a, 219b, 219c, 219d, 및 221) 은 차동 수신기들 (210a, 210b, 210c, 210d, 및 216) 의 출력들이다. D-PHY 싱글-엔디드 시그널링 동작을 위해 사용될 대, 출력 신호들 (222a/222b, 224a/224b, 226a/226b, 228a/228b, 및 230a/230b) 은 (싱글 엔디드 수신기들 (211a, 211b, 211c, 211d, 및 217) 로 간주될 수도 있는) 복수의 노드들 (220a 및 220b) 각각에서의 출력들이다. 스위치들 (218a 및 218b) 의 구성은 도 5 내지 도 15 에 더욱 상세히 설명된다.
N-계승 차동 시그널링
도 3 은 N-계승 차동 시그널링 시스템을 예시한다. 송신기 디바이스 (302) 는 d-n 인터페이스 (d-to-n interface; 312) 에 커플링된 복수의 드라이버들 (308) 을 포함할 수도 있고, 이 d-n 인터페이스 (312) 는 복수의 와이어들/컨덕터들 (306a, 306b, 306c, 및 306d) 에 커플링된다. 수신기 디바이스 (304) 는 복수의 수신기들 (310) 및 복수의 와이어들/컨덕터들 (306a, 306b, 306c, 및 306d) 에 커플링된 n-d 인터페이스 (n-to-d interface; 314) 를 포함할 수도 있다. 이 접근법에서, nxR 종단 네트워크 (316) 는 송신기 디바이스 (302) 에서의 드라이버들 (308) 및 d-n 인터페이스 (312) 그리고 수신기 디바이스 (304) 에서의 n-d 인터페이스 (314) 및 수신기들 (310) 에 의해 구현되어, 와이어들/컨덕터들 (306a, 306b, 306c, 및 306d) 에 걸쳐 차동 신호들을 더욱 효율적으로 송신할 수도 있다.
송신기 디바이스 (302) 는 미가공 (raw) 심볼 입력들 (318) 을 수신하고, 이들을 차동 신호들로 인코딩하며, 이들을 수신기 디바이스 (304) 에 와이어들/컨덕터들 (306a, 306b, 306c, 및 306d) 의 조합을 통해 송신한다. 수신기 디바이스 (304) 는 차동 신호들을 와이어들/컨덕터들 (306a, 306b, 306c, 및 306d) 을 통해 수신하고, 차동 신호들을 디코딩하며, 미가공 심볼 출력들 (320) 을 제공한다.
이 종단 네트워크 (316) 차동 시그널링 시스템에서, n개의 와이어들이 사용되고 사이클 당 n! 개의 상태들 (또는 log2 n! 비트들) 까지 송신하는 것이 가능하다. 이것은 도 1 및 도 2 의 통상적인 차동 시그널링 시스템보다 상당히 더욱 효율적이다. 여기에 사용되고 설명되는 바와 같이, 용어 "종단 네트워크" 는 드라이버들 및/또는 수신기들 사이의 저항 엘리먼트들의 배열 및/또는 구성을 지칭하고, 이 "종단 네트워크" 는 신호 반사들을 피하기/최소화하기 위해 컨덕터/와이어를 따라 때때로 사용되는 매칭 종단 및/또는 컨덕터/와이어의 특성 임피던스와는 구별된다는 것에 주목한다. 그 결과, "종단 네트워크" 는 컨덕터/와이어 측보다는 드라이버/수신기 측에 존재한다.
도 4 는 4-계승 차동 시그널링을 위한 4-와이어 사면체 종단 네트워크 (402) 를 예시한다. 사면체 종단 네트워크 (402) 는 4개의 정점들 노드 A (404a), 노드 B (404b), 노드 C (404c), 및 노드 D (404d) 로 예시될 수도 있고, 각각의 정점은 종단 저항 R (406a, 406b, 406c, 및 406d) 의 하나의 단부에 연결되는 한편, 모든 종단 저항들 R 의 다른 단부는 노드 O 에 함께 커플링된다. 각각의 정점 노드 A (404a), 노드 B (404b), 노드 C (404c), 및 노드 D (404d) 는 컨덕터 (예를 들어, 도 3 의 컨덕터들 (306a, 306b, 306c, 및 306d)) 에 커플링하여 이 컨덕터들을 통해 차동 신호들을 송신 및/또는 수신할 수도 있다. 사면체 종단 네트워크 (402) 의 6개의 에지들은 정점들 라인들 (AB, CD, AC, AD, CB, 및 DB) 로부터 규정될 수도 있다. 이들 에지들 각각은 하나의 차동 드라이버 (408a, 408b, 408c, 408d, 408e, 및 408f) (차동 송신기 또는 드라이버 및 차동 수신기를 포함함) 를 갖는다. 각각의 종단 저항 R 은 차동 드라이버들 중 3개에 커플링된다. 여기서, 각각의 차동 드라이버 (408a, 408b, 408c, 408d, 408e, 및 408f) 는 차동 드라이버/송신기 및 차동 싱크/수신기를 포함할 수도 있다.
D-PHY 및 N-계승 차동 시그널링 시스템들에 대한 공유된 수신기 회로
도 5 는 4-계승 차동 시그널링 시스템을 위한 일 예시적인 수신기 회로 (또는 종단 네트워크) 를 예시한다. 이 예에서, 2개의 수신기 회로들 (502 및 504) 이 도시되고, 이 각각은 4개의 컨덕터들에 커플링하는 것이 가능하다. 제 1 수신기 회로 (506) 는 노드 A (404a), 노드 B (404b), 노드 C (404c), 및 노드 D (404d) 를 포함할 수도 있고, 각각의 노드 A, B, C, 및 D 는 저항 R (406a, 406b, 406c, 및 406d) 에 커플링되고, 이들 저항들은 공통 노드 O 에 커플링된다. 유사하게, 도 4 의 종단 네트워크의 수신기들 (408a, 408b, 408c, 408d, 408e, 및 408f) 이 또한 여기에 예시된다.
도 6 은 도 5 의 4-계승 차동 시그널링 수신기 회로들 (502 및 504) 및 4-레인 (4-lane) D-PHY 수신기 (104) 의 컴포넌트들을 예시한다. 여기에 인식될 수 있는 바와 같이, 4-레인 D-PHY 수신기 (104) 에 의해 사용되는 동일한 8개의 컨덕터들 (또는 핀들) 은 2개의 4-계승 차동 시그널링 수신기 회로들 (502 및 504) 에 의해 사용될 수 있다. 예를 들어, D0+/D0- 및 D1+/D1- 에 커플링된 컨덕터들의 제 1 세트는 제 1 수신기 회로 (502) 노드들 1A, 1B, 1C, 및 1D 에 또한 커플링될 수도 있다. 유사하게, D2+/D2- 및 D3+/D3- 에 커플링된 컨덕터들의 제 2 세트는 제 2 수신기 회로 (504) 노드들 2A, 2B, 2C, 및 2D 에 또한 커플링될 수도 있다. 4-레인 D-PHY 수신기 (104) 및 그의 컴포넌트들은 도 2 의 수신기 회로 (204) 와 등가임을 인식해야 한다.
도 7 은 도 5 의 4-계승 차동 시그널링 수신기 회로들 (502 및 504) 및 4-레인 D-PHY 수신기 (104) 의 공유가능 부분들을 예시한다. 여기서, D-PHY 수신기 (104) 에서의 제 1 수신기 회로 (702a 및 702b) 는 4-계승 제 1 수신기 회로 (502) 에서의 제 2 수신기 회로 (712a 및 712b) 와 동일한 구조, 배열, 및 컴포넌트들을 갖는다. D-PHY 수신기 (104) 에서의 제 3 수신기 회로 (704a 및 704b) 는 4-계승 제 1 수신기 회로 (502) 에서의 제 4 수신기 회로 (714a 및 714b) 와 동일한 구조, 배열, 및 컴포넌트들을 갖는다. D-PHY 수신기 (104) 에서의 제 5 수신기 회로 (706a 및 706b) 는 4-계승 제 2 수신기 회로 (504) 에서의 제 6 수신기 회로 (716a 및 716b) 와 동일한 구조, 배열, 및 컴포넌트들을 갖는다. D-PHY 수신기 (104) 에서의 제 7 수신기 회로 (708a 및 708b) 는 4-계승 제 2 수신기 회로 (504) 에서의 제 8 수신기 회로 (718a 및 718b) 와 동일한 구조, 배열, 및 컴포넌트들을 갖는다.
도 8 은 도 7 의 4-계승 차동 시그널링 수신기 회로들 (502 및 504) 및 4-레인 D-PHY 수신기 (104) 의 동일한 또는 등가의 회로들이 조합된 수신기 회로 (802/804) 에서 공유될 수도 있는 방법을 예시한다. 여기서, 제 1 의 조합된 수신기 회로 (802) 는 제 1 수신기 회로 (702a/702b) 및 제 2 수신기 회로 (712a/712b) 를 조합한다. 제 1 의 조합된 수신기 회로 (802) 는 또한 제 3 수신기 회로 (704a/704b) 및 제 4 수신기 회로 (714a/714b) 를 조합한다. 마찬가지로, 제 2 의 조합된 수신기 회로 (804) 는 제 5 수신기 회로 (706a/706b) 및 제 6 수신기 회로 (716a/716b) 를 조합한다. 제 2 의 조합된 수신기 회로 (804) 는 또한 제 7 수신기 회로 (708a/708b) 및 제 8 수신기 회로 (718a/718b) 를 조합한다. 스위치들의 세트는 제 1 의 조합된 수신기 회로 (802) 및 제 2 의 조합된 수신기 회로 (804) 의 다양한 전기적 경로들을 동적으로 개방하거나 폐쇄하도록 존재한다는 것에 주목한다.
4-레인 D-PHY 수신기 (104) 및 4-계승 차동 시그널링 수신기 회로들 (502 및 504) 은 종단 네트워크로 간주될 수도 있다. 종단 네트워크는 복수의 동적으로 구성가능한 스위치들 (844, 845, 846 및 847), 복수의 저항들 (848 및 850), 복수의 단자들 (1A, 1B, 1C, 1D, 2A, 2B, 2C, 및 2D), 및 복수의 수신기들 (820, 822, 821, 823, 825, 및 827, 830, 832, 831, 833, 835 및 837) 을 포함할 수도 있다. 노드들/단자들 1A (811a), 1B (811b), 1C (811c), 1D (811d), 2A (813a), 2B (813b), 2C (813c), 및/또는 2D (813d) 각각은 상이한 컨덕터/와이어에 커플링될 수도 있다. 각각의 스위치 (844 및/또는 846) 의 제 1 단부는 공통 노드 (849, 851) 에 커플링된다. 각각의 저항의 제 1 단부는 대응하는 스위치의 제 2 단부에 커플링된다. 각각의 단자는 저항의 대응하는 제 2 단부에 커플링된다. 각각의 수신기는 종단 네트워크의 2개의 단자들 사이에 커플링된다. 제 1 및 제 2 의 조합된 수신기 회로들 (802 및 804) 각각에서의 브리징 스위치 (845 또는 847) 는 2개의 저항들의 제 1 단부를 브리징하도록 기능한다. 이러한 브리징 스위치 (845 또는 847) 는 공통 노드로부터 2개 이상의 저항들을 연결해제하기 위해 스위치들 (844/846) 을 개방함으로써 공통 노드를 바이패스하게 한다.
차동 수신기들의 제 1 서브세트 (820a, 821, 822a, 823) 는 제 1 타입의 차동 신호 인코딩을 위해 사용될 수도 있고 차동 수신기들의 제 2 서브세트 (820b, 822b) 는 제 2 타입의 차동 신호 인코딩을 위해 사용될 수도 있다. 적어도 하나의 차동 수신기 (820, 822) 가 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유된다. 차동 수신기들의 제 1 서브세트가 사용되는지 또는 차동 수신기들의 제 2 서브세트가 사용되는지 여부에 따라 스위치들 (844 및 846) 중 하나 이상이 턴 오프 또는 턴 온된다. 수신기들 (820a, 820b, 822a, 822b, 830a, 830b, 832a, 832b) 이 별개의 또는 개별 수신기들로서 예시되지만, 쌍으로 된 수신기들이 또한 단일 수신기로 조합될 수도 있다는 것에 주목한다. 예를 들어, 수신기들 (820a 및 820b) 은 단일의 공유된 수신기일 수도 있고, 수신기들 (822a 및 822b) 는 단일의 공유된 수신기일 수도 있고, 수신기들 (830a 및 830b) 은 단일의 공유된 수신기일 수도 있으며, 수신기들 (832a 및 832b) 은 단일의 공유된 수신기일 수도 있다. 이들 수신기들 (820, 822, 830, 및 832) 은 제 1 또는 제 2 타입의 차동 신호 인코딩 중 어느 하나에 따라 동작하도록 구성가능할 수도 있다.
도 9 는 도 8 의 제 1 의 조합된 수신기 회로 (802) 가 D-PHY 저전력 (LP) (싱글 엔디드 시그널링) 모드 동작 (902a) 뿐만 아니라 D-PHY 고속 (high-speed; HS) (차동 시그널링) 모드 동작 (902b) 을 위해 구성될 수도 있는 방법을 예시한다. D-PHY 저전력 (LP) (싱글 엔디드 시그널링) 모드 동작 (902a) 을 위해, 스위치들 (844a, 844b, 844c, 844d, 및 845) 은 모두 턴 오프 (예를 들어, 개방 또는 연결해제) 되고, 출력들 (LP+ 및 LP-) 이 저항들의 제 1 단부들에서 취득된다. 대안적으로, 출력들 (LP+ 및 LP-) 은 노드들/단자들 1A, 1B, 1C, 1D, 2A, 2B, 2C, 및/또는 2D 에서 취득될 수도 있다. D-PHY 고속 (HS) (차동 시그널링) 모드 동작 (902b) 을 위해, 스위치들 (844a, 844b, 845) 은 모두 턴 온 (예를 들어, 폐쇄 또는 연결) 되고 스위치들 (844c 및 844d) 은 턴 오프 (예를 들어, 개방 또는 연결해제) 되며 출력들이 수신기들 (820b 및 822b) 에서 취득된다.
도 10 은 도 8 의 제 1 의 조합된 수신기 회로 (802) 가 4-계승 저전력 (LP) (싱글 엔디드 시그널링) 모드 동작 (1002a) 뿐만 아니라 4-계승 고속 (HS) (차동 시그널링) 모드 동작 (1002b) 을 위해 구성될 수도 있는 방법을 예시한다. 4-계승 저전력 (LP) (싱글 엔디드 시그널링) 모드 동작 (1002a) 을 위해, 스위치들 (844a, 844b, 844c, 844d, 및 845) 은 모두 턴 오프 (예를 들어, 개방 또는 연결해제) 되고 출력들 (LP+ 및 LP-) 은 이 저항들의 제 1 단부들에서 취득된다. 4-계승 고속 (HS) (차동 시그널링) 모드 동작 (1002b) 을 위해, 스위치들 (844a, 844b, 844c, 및 844d) 은 모두 턴 온 (예를 들어, 폐쇄 또는 연결) 되고 스위치 (845) 는 턴 오프 (예를 들어, 개방 또는 연결해제) 되며, 출력들이 수신기들 (820a, 822a, 821, 823, 825, 및 827) 에서 취득된다.
도 11 은 3-계승 차동 시그널링 수신기 회로들 (1102, 1104, 및 1106) 및 4-레인 D-PHY 수신기 (104) 의 컴포넌트들을 예시한다. 여기서 인식될 수 있는 바와 같이, 4-레인 D-PHY 수신기 (104) 에 의해 사용되는 동일한 9개의 컨덕터들 (또는 핀들) 은 3개의 3-계승 차동 시그널링 수신기 회로들 (1102, 1104, 및 1106) 에 의해 사용될 수 있다. 예를 들어, D0+/D0- 및 D1+ 에 커플링된 컨덕터들의 제 1 세트는 또한 제 1 수신기 회로 (1102) 노드들 1A, 1B, 및 1C 에 커플링될 수도 있다. 유사하게, D2+/D2- 및 D3+ 에 커플링된 컨덕터들의 제 2 세트는 또한 제 2 수신기 회로 (1104) 노드들 2A, 2B, 및 2C 에 커플링될 수도 있다. 마찬가지로, D3- 및 CLK+/CLK- 에 커플링된 컨덕터들의 제 3 세트는 또한 제 3 수신기 회로 1106 노드들 (3C, 3A, 및 3B) 에 커플링될 수도 있다.
도 7 과 유사하게, 도 12 는 도 11 의 3-계승 차동 시그널링 수신기 회로들 (1102, 1104 및 1106) 및 4-레인 D-PHY 수신기 (104) 의 공유가능 부분들을 예시한다.
도 8 과 유사하게, 도 13 은 도 12 의 3-계승 차동 시그널링 수신기 회로들 (1102, 1 104 및 1106) 및 4-레인 D-PHY 수신기 (104) 가 제 1, 제 2, 및 제 3 의 조합된 수신기 회로들 (1302, 1304, 및 1306) 로 조합될 수도 있는 방법을 예시한다.
도 9 와 유사하게, 도 14 는 도 13 의 제 1 의 조합된 수신기 회로 (1302), 제 2 의 조합된 수신기 회로 (1304) 및 제 3 의 조합된 수신기 회로 (1306) 가 D-PHY 모드 동작을 위해 구성될 수도 있는 방법을 예시한다. 이 예에서, 제 1, 제 2, 및 제 3 의 조합된 수신기 회로들 (1302, 1304, 및 1306) 은 (도 9 와 유사한) D-PHY 고속 (HS) 차동 시그널링 모드 동작을 위해 구성된 것으로 예시된다.
도 10 과 유사하게, 도 15 는 제 1, 제 2, 및 제 3 의 조합된 수신기 회로들 (1302, 1304, 및 1305) 이 3-계승 모드 동작을 위해 구성될 수도 있는 방법을 예시한다. 이 예에서, 제 1, 제 2, 및 제 3 의 조합된 수신기 회로들 (1302, 1304, 및 1306) 이 (도 10 과 유사한) 3-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성된 것으로 예시된다.
D-PHY 및 N-계승 차동 시그널링 시스템들에 대한 공유된 송신기 회로
도 5 내지 도 15 에 예시된 D-PHY 및 N-계승 차동 시그널링 시스템에 대한 수신기 회로들 (또는 종단 네트워크) 의 공유와 유사하게, D-PHY 및 N-계승 차동 시그널링 시스템들에 대한 송신기 회로들 (또는 종단 네트워크) 이 또한 조합되거나 및/또는 공유될 수 있다.
도 16 은 D-PHY 송신기 시스템의 컴포넌트들을 추가로 예시한다. 이 송신기 시스템은 도 1 의 송신기 디바이스 (102) 의 하나의 예를 예시할 수도 있다. 송신기 회로 (1604) 는 상이한 모드들에서 동작하도록 구성가능할 수도 있다. 예를 들어, 송신기 회로 (1604) 는, 예를 들어, D-PHY 차동 시그널링 (예를 들어, D-PHY 고속 모드) 및/또는 D-PHY 싱글-엔디드 시그널링 (D-PHY 저전력 (LP) 모드) 을 위해 사용될 수도 있다. 송신기 회로 (1602) 는 복수의 차동 드라이버들 (1608a, 1608b, 1608c, 1608d, 및 1614) 을 포함하는 제 1 드라이버 세트 (1612), 싱글-엔디드 드라이버들 (1622a, 1622b, 1622c, 1622d, 및 1620) 을 포함하는 제 2 드라이버 세트 (1610) 를 포함할 수도 있고, 여기서 드라이버들은 컨덕터들 (106a/106b, 106c/106d, 106e/106f, 106g/106h, 및 112a/112b) 에 각각 커플링될 수도 있다. 차동 드라이버 (1614) 는 클록 (CLK) 신호를 입력으로서 수신하고 이것을 차동 클록 신호로서 전용된 쌍의 와이어들 (112a/112b) 을 통해 송신한다. D-PHY 차동 시그널링 동작을 위해 사용될 때, 차동 드라이버들 (1608a, 1608b, 1608c, 및 1608d) 은 데이터 신호를 수신하고 각각의 데이터 신호를 차동 데이터 신호로서 대응하는 쌍의 와이어들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h) 을 통해 송신한다. D-PHY 싱글-엔디드 시그널링 동작을 위해 사용될 때, 싱글-엔디드 드라이버들 (1622a, 1622b, 1622c, 1622d, 및 1620) 은 대응하는 와이어들 (106a/106b, 106c/106d, 106e/106f, 및 106g/106h, 112a/112b) 을 통해 시그널링한다. 이 드라이버들의 구성은 도 17 내지 도 30 에 더욱 상세히 설명된다.
도 17 은 4-계승 차동 시그널링 시스템에 대한 일 예시적인 드라이버 회로 (또는 종단 네트워크) 를 예시한다. 이 예에서, 2개의 드라이버 회로들 (1702 및 1704) 이 도시되고, 각각은 4개의 컨덕터들에 커플링된다. 각각의 드라이버 회로 (1702 및 1704) 가 차동 드라이버들 (1612) 및 싱글-엔디드 드라이버들 (1610) (또는 그의 일부들) 의 세트들을 포함할 수도 있다는 것에 주목한다. 각각의 차동 드라이버 (1608' 또는 1608") 가 구성가능한 또는 스위치가능한 전류 소스들에 의해 나타낸다는 것에 주목한다.
도 18 은 도 17 의 4-계승 차동 시그널링 드라이버 회로들 (1702 및 1704) (또는 종단 네트워크) 및 도 1 의 4-레인 D-PHY 송신기 (102) 의 컴포넌트들을 예시한다. 여기서 인식될 수 있는 바와 같이, 4-레인 D-PHY 송신기 (102) 에 의해 사용되는 동일한 8개의 컨덕터들 (또는 핀들) 이 2개의 4-계승 차동 시그널링 드라이버 회로들 (1702 및 1704) 에 의해 사용될 수 있다.
도 19 는 도 18 의 4-계승 차동 시그널링 드라이버 회로들 (1702 및 1704) 및 4-레인 D-PHY 송신기 (102) 의 공유가능 부분들을 예시한다.
도 20 및 도 21 은 (도 19 로부터의) 조합된 드라이버 회로들이 D-PHY 모드 동작을 위해 구성될 수도 있는 방법을 예시한다. 도 20 은 드라이버들 사이의 순 전류 흐름 (net current flow) 이 제 1 쌍의 차동 드라이버들에 대해 논리 "0" 또는 논리 "1" 로서 해석될 수도 있는 방법을 예시한다. 도 21 은 드라이버들 사이의 순 전류 흐름이 제 2 쌍의 차동 드라이버들에 대해 논리 "0" 또는 논리 "1" 로서 해석될 수도 있는 방법을 예시한다.
도 22 및 도 23 은 (도 19 로부터의) 조합된 드라이버 회로가 4-계승 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 24 는 3-계승 차동 시그널링 시스템에 대한 일 예시적인 드라이버 회로를 예시한다. 이 예에서, 3개의 드라이버 회로들 (2402, 2404, 및 2406) 이 도시되고, 이 각각은 3개의 컨덕터들에 커플링된다.
도 25 는 도 24 의 3개의 3-계승 차동 시그널링 드라이버 회로들 (2402, 2404, 및 2406) 및 4-레인 D-PHY 송신기 (102) 의 공유된 컴포넌트들을 예시한다. 여기서 인식될 수 있는 바와 같이, 4-레인 D-PHY 송신기 (102) 에 의해 사용되는 동일한 9개의 컨덕터들 (또는 핀들) 이 3개의 3-계승 차동 시그널링 드라이버 회로들 (2402, 2404, 및 2406) 에 의해 사용될 수 있다.
도 26, 도 27 및 도 28 은 (도 25 로부터의) 조합된 드라이버 회로들이 D-PHY 모드 동작을 위해 구성될 수도 있는 것을 예시한다.
도 29, 도 30 및 도 31 은 (도 25 로부터의) 조합된 드라이버 회로들이 3-계승 모드 동작을 위해 구성될 수도 있는 방법을 예시한다.
도 32 는 디바이스에 의해 사용된 상이한 타입들의 차동 신호들에 대해 종단 네트워크를 공유하는 방법을 예시한다. 우선, 디바이스가 제 1 타입의 차동 신호 인코딩에 따라 동작하는 것인지 또는 제 2 타입의 차동 신호 인코딩에 따라 동작하는 것인지 여부가 확인된다 (3202). 예를 들어, 이것은 동적으로 행해질 수도 있고, 또는 셋업 라인/핀일 수도 있는 것 등일 수도 있다. 그 후에, 복수의 차동 수신기들은 디바이스에 의해 사용된 차동 신호 인코딩의 타입에 따라 동적으로 구성되고, 여기서 차동 수신기들의 제 1 서브세트는 제 1 타입의 차동 신호 인코딩을 위해 사용되고, 차동 수신기들의 제 2 서브세트는 제 2 타입의 차동 신호 인코딩을 위해 사용되며, 적어도 하나의 차동 수신기가 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유된다 (3204). 차동 수신기들의 제 1 및 제 2 세트들은 차동 신호들이 수신되는 복수의 단자들을 적어도 공유한다.
차동 수신기들의 제 1 서브세트는 D-PHY 차동 시그널링을 위해 사용될 수도 있고, 차동 수신기들의 제 2 서브세트는 N-계승 차동 시그널링을 위해 사용될 수도 있다. N-계승 차동 시그널링은 4-계승 차동 시그널링일 수도 있다. N-계승 차동 시그널링은 3-계승 차동 시그널링일 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성될 수도 있다. N-계승 차동 시그널링을 사용할 때, 종단 네트워크는 N-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성될 수도 있다.
도면들에 예시된 컴포넌트들, 단계들, 피처들 (features) 및/또는 기능들 중 하나 이상은 단일 컴포넌트, 단계, 피처 또는 기능으로 재배열 및/또는 조합되거나, 또는 몇몇 컴포넌트들, 단계들, 또는 기능들로 구현될 수도 있다. 부가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 또한 여기에 개시된 신규한 피처들로부터 벗어남이 없이 부가될 수도 있다. 또한, 도면들에 예시된 장치, 디바이스들, 및/또는 컴포넌트들은, 도면들에 설명된 방법들, 피처들, 또는 단계들 중 하나 이상을 수행하도록 구성될 수도 있다. 여기에 설명된 신규한 알고리즘들이 또한 소프트웨어로 효율적으로 구현될 수도 있거나 및/또는 하드웨어에 내장될 수도 있다.
또한, 실시형태들이 플로우차트, 흐름도, 구조도, 또는 블록도로서 도시된 프로세스로서 설명될 수도 있다는 것에 주목한다. 플로우차트가 순차적 프로세스로서 동작들을 설명할 수도 있지만, 수많은 동작들이 병행하여 또는 동시에 수행될 수 있다. 부가적으로, 동작들의 순서는 재배열될 수도 있다. 프로세스는, 프로세스의 동작들이 완료될 때 종단된다. 프로세스는, 방법, 함수, 프로시저, 서브루틴, 서브프로그램 등에 대응할 수도 있다. 프로세스가 함수에 대응하는 경우, 프로세스의 종단은 호출 함수 또는 메인 함수로의 함수의 리턴에 대응한다.
또한, 실시형태들은 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 또는 이들의 임의의 조합에 의해 구현될 수도 있다. 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드로 구현될 때, 필수적인 태스크들을 수행하기 위한 프로그램 코드 또는 코드 세그먼트들이 머신 판독가능 매체, 예컨대, 저장 매체 또는 다른 스토리지(들) 에 저장될 수도 있다. 프로세서는 필수적인 태스크들을 수행할 수도 있다. 코드 세그먼트는 프로시저, 함수, 서브프로그램, 프로그램, 루틴, 서브루틴, 모듈, 소프트웨어 패키지, 클래스, 또는 명령들, 데이터 구조들, 또는 프로그램 스테이트먼트들의 임의의 조합을 나타낼 수도 있다. 코드 세그먼트는 정보, 데이터, 인수들, 파라미터들, 또는 메모리 콘텐츠들을 전달하거나 및/또는 수신함으로써 다른 코드 세그먼트 또는 하드웨어 회로에 커플링될 수도 있다. 정보, 인수들, 파라미터들, 데이터 등은 메모리 공유, 메시지 전달, 토큰 전달, 네트워크 송신 등을 포함하는 임의의 적합한 수단을 통해 전달, 포워딩, 또는 송신될 수도 있다.
여기에 개시된 예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 엘리먼트들, 및/또는 컴포넌트들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 컴포넌트, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 여기에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 이 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 컴포넌트들의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 연계된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.
여기에 개시된 예들과 관련하여 설명된 방법들 또는 알고리즘들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행가능한 소프트웨어 모듈로 구현되거나, 또는 이 둘의 조합으로, 프로세싱 유닛, 프로그래밍 명령들, 또는 다른 지시들의 형태로 구현될 수도 있고, 단일 디바이스에 포함될 수도 있거나 또는 다수의 디바이스들에 걸쳐 분산될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 탈착식 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입할 수 있도록, 프로세서에 커플링될 수도 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다.
여기에 개시된 실시형태들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 둘의 조합들로서 구현될 수도 있다는 점을 당업자들은 추가로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명백히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 이들의 기능의 관점에서 상술되었다. 이러한 기능성이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지는 전체 시스템에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다.
여기에 설명된 본 발명의 다양한 피처들은, 본 발명으로부터 벗어남이 없이 상이한 시스템들에서 구현될 수 있다. 전술한 실시형태들은 단지 예들일 뿐이며 본 발명을 제한하는 것으로서 해석되어서는 안된다는 것에 주목해야 한다. 실시형태들의 설명은 예시적이며 청구항들의 범위를 제한하지 않는 것으로 의도된다. 이와 같이, 본 교시들은 다른 타입들의 장치들에 쉽게 적용될 수도 있으며, 많은 대안들, 변형들, 및 변화들이 당업자들에게는 명백하게 될 것이다.

Claims (26)

  1. 수신기 디바이스에 대한 종단 (termination) 네트워크로서,
    복수의 동적으로 구성가능한 (configurable) 스위치들 (844a 내지 844d) 로서, 상기 스위치들 각각의 제 1 단부는 공통 노드 (849) 에 직접 커플링되는, 상기 복수의 동적으로 구성가능한 스위치들 (844a 내지 844d);
    복수의 저항들 (848) 로서, 상기 저항들 (848) 각각의 제 1 단부는 대응하는 스위치 (844a 내지 844d) 의 제 2 단부에 커플링되는, 상기 복수의 저항들 (848);
    복수의 단자들 (811) 로서, 상기 단자들 (811) 각각은 저항 (848) 의 대응하는 제 2 단부에 커플링되는, 상기 복수의 단자들 (811); 및
    복수의 차동 수신기들 (820, 821, 822, 823) 로서, 상기 차동 수신기들 (820, 821, 822, 823) 각각은 상기 복수의 단자들 중 2개의 단자들 사이에 커플링되는, 상기 복수의 차동 수신기들 (820, 821, 822, 823)
    을 포함하고,
    차동 수신기들의 제 1 서브세트 (820a, 821, 822a, 823) 는 제 1 타입의 차동 신호 인코딩을 위해 사용되고,
    차동 수신기들의 제 2 서브세트 (820b, 822b) 는 제 2 타입의 차동 신호 인코딩을 위해 사용되며,
    적어도 제 1 차동 수신기 (820, 822) 는 상기 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유되는, 수신기 디바이스에 대한 종단 네트워크.
  2. 제 1 항에 있어서,
    상기 스위치들 중 하나 이상은 상기 차동 수신기들의 제 1 서브세트가 사용되는지 또는 상기 차동 수신기들의 제 2 서브세트가 사용되는지 여부에 따라 턴 오프 또는 턴 온되는, 수신기 디바이스에 대한 종단 네트워크.
  3. 제 1 항에 있어서,
    상기 제 1 차동 수신기 (820) 는 D-PHY 차동 시그널링 및 N-계승 (N-factorial) 차동 시그널링을 위해 사용되는, 수신기 디바이스에 대한 종단 네트워크.
  4. 제 3 항에 있어서,
    상기 N-계승 차동 시그널링은 4-계승 차동 시그널링인, 수신기 디바이스에 대한 종단 네트워크.
  5. 제 3 항에 있어서,
    상기 N-계승 차동 시그널링은 3-계승 차동 시그널링인, 수신기 디바이스에 대한 종단 네트워크.
  6. 제 3 항에 있어서,
    상기 D-PHY 차동 시그널링을 사용할 때, 상기 종단 네트워크는, 상기 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 상기 저항들의 제 1 단부들에서 취득되는 D-PHY 저전력 (low-power; LP) 싱글 엔디드 (single ended) 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  7. 제 3 항에 있어서,
    상기 D-PHY 차동 시그널링을 사용할 때, 상기 종단 네트워크는, 상기 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 상기 복수의 단자들에서 취득되는 D-PHY 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  8. 제 3 항에 있어서,
    상기 D-PHY 차동 시그널링을 사용할 때, 상기 종단 네트워크는, 상기 스위치들 중 2개가 턴 온되고, 2개의 저항들의 제 1 단부들 사이의 브리징 스위치가 턴 온되며, 출력들이 상기 복수의 차동 수신기들의 서브세트에서 취득되는 D-PHY 고속 (high-speed; HS) 차동 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  9. 제 3 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는, 상기 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 상기 저항들의 제 1 단부들에서 취득되는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  10. 제 3 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는, 상기 스위치들 모두가 턴 오프되고 출력들 (LP+ 및 LP-) 이 상기 복수의 단자들에서 취득되는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  11. 제 3 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는, 상기 스위치들 모두가 턴 온되고, 2개의 저항들의 제 1 단부들 사이의 브리징 스위치가 턴 오프되며, 출력들이 상기 복수의 차동 수신기들에서 취득되는 N-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  12. 제 3 항에 있어서,
    상기 N-계승 차동 시그널링 및 D-PHY 차동 시그널링을 사용할 때 상기 복수의 차동 수신기들 중 적어도 2개가 공유되는, 수신기 디바이스에 대한 종단 네트워크.
  13. 디바이스에 의해 사용되는 상이한 타입들의 차동 신호들에 대해 종단 네트워크를 공유하는 방법으로서,
    상기 디바이스가 제 1 타입의 차동 신호 인코딩에 따라 동작하는 것인지 또는 제 2 타입의 차동 신호 인코딩에 따라 동작하는 것인지 여부를 확인하는 단계; 및
    상기 디바이스에 의해 사용된 차동 신호 인코딩의 타입에 따라 복수의 차동 수신기들을 동적으로 구성하는 단계
    를 포함하고,
    상기 차동 수신기들의 제 1 서브세트는 제 1 타입의 차동 신호 인코딩을 위해 사용되고,
    상기 차동 수신기들의 제 2 서브세트는 제 2 타입의 차동 신호 인코딩을 위해 사용되며,
    적어도 하나의 차동 수신기는 상기 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유되는, 종단 네트워크를 공유하는 방법.
  14. 제 13 항에 있어서,
    상기 차동 수신기들의 제 1 및 제 2 세트들은, 차동 신호들이 수신되는 복수의 단자들을 적어도 공유하는, 종단 네트워크를 공유하는 방법.
  15. 제 13 항에 있어서,
    상기 차동 수신기들의 제 1 서브세트는 D-PHY 차동 시그널링을 위해 사용되고,
    상기 차동 수신기들의 제 2 서브세트는 N-계승 차동 시그널링을 위해 사용되는, 종단 네트워크를 공유하는 방법.
  16. 제 15 항에 있어서,
    상기 N-계승 차동 시그널링은 4-계승 차동 시그널링인, 종단 네트워크를 공유하는 방법.
  17. 제 15 항에 있어서,
    상기 N-계승 차동 시그널링은 3-계승 차동 시그널링인, 종단 네트워크를 공유하는 방법.
  18. 제 15 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성되는, 종단 네트워크를 공유하는 방법.
  19. 제 15 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는 N-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성되는, 종단 네트워크를 공유하는 방법.
  20. 수신기 디바이스에 대한 종단 네트워크로서,
    상기 수신기 디바이스가 제 1 타입의 차동 신호 인코딩에 따라 동작하는 것인지 또는 제 2 타입의 차동 신호 인코딩에 따라 동작하는 것인지 여부를 확인하는 수단; 및
    상기 수신기 디바이스에 의해 사용된 차동 신호 인코딩의 타입에 따라 복수의 차동 수신기들을 구성하는 수단
    을 포함하고,
    상기 차동 수신기들의 제 1 서브세트는 제 1 타입의 차동 신호 인코딩을 위해 사용되고,
    상기 차동 수신기들의 제 2 서브세트는 제 2 타입의 차동 신호 인코딩을 위해 사용되며,
    적어도 하나의 차동 수신기는 상기 차동 수신기들의 제 1 및 제 2 세트들 양쪽에 의해 공유되는, 수신기 디바이스에 대한 종단 네트워크.
  21. 제 20 항에 있어서,
    상기 차동 수신기들의 제 1 및 제 2 세트들은, 차동 신호들이 수신되는 복수의 단자들을 적어도 공유하는, 수신기 디바이스에 대한 종단 네트워크.
  22. 제 20 항에 있어서,
    상기 차동 수신기들의 제 1 서브세트는 D-PHY 차동 시그널링을 위해 사용되고,
    상기 차동 수신기들의 제 2 서브세트는 N-계승 차동 시그널링을 위해 사용되는, 수신기 디바이스에 대한 종단 네트워크.
  23. 제 22 항에 있어서,
    상기 N-계승 차동 시그널링은 4-계승 차동 시그널링인, 수신기 디바이스에 대한 종단 네트워크.
  24. 제 22 항에 있어서,
    상기 N-계승 차동 시그널링은 3-계승 차동 시그널링인, 수신기 디바이스에 대한 종단 네트워크.
  25. 제 22 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는 N-계승 저전력 (LP) 싱글 엔디드 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
  26. 제 22 항에 있어서,
    상기 N-계승 차동 시그널링을 사용할 때, 상기 종단 네트워크는 N-계승 고속 (HS) 차동 시그널링 모드 동작을 위해 구성되는, 수신기 디바이스에 대한 종단 네트워크.
KR1020157026348A 2013-03-15 2014-03-14 D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유를 위한 종단 네트워크 및 종단 네트워크 공유 방법 KR101769226B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361787622P 2013-03-15 2013-03-15
US61/787,622 2013-03-15
US14/210,246 2014-03-13
US14/210,246 US8970248B2 (en) 2013-03-15 2014-03-13 Sharing hardware resources between D-PHY and N-factorial termination networks
PCT/US2014/028625 WO2014144283A1 (en) 2013-03-15 2014-03-14 Sharing hardware resources between d-phy and n-factorial termination networks

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020167029025A Division KR20160123399A (ko) 2013-03-15 2014-03-14 D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유

Publications (2)

Publication Number Publication Date
KR20150119447A KR20150119447A (ko) 2015-10-23
KR101769226B1 true KR101769226B1 (ko) 2017-08-30

Family

ID=51526994

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020157026348A KR101769226B1 (ko) 2013-03-15 2014-03-14 D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유를 위한 종단 네트워크 및 종단 네트워크 공유 방법
KR1020167029025A KR20160123399A (ko) 2013-03-15 2014-03-14 D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020167029025A KR20160123399A (ko) 2013-03-15 2014-03-14 D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유

Country Status (6)

Country Link
US (1) US8970248B2 (ko)
EP (1) EP2974191A1 (ko)
JP (1) JP6009107B2 (ko)
KR (2) KR101769226B1 (ko)
CN (1) CN105191239A (ko)
WO (1) WO2014144283A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2816765B1 (en) * 2013-06-17 2016-10-12 ST-Ericsson SA Three-wire three-level digital interface
WO2017159074A1 (ja) * 2016-03-14 2017-09-21 ソニー株式会社 送信装置、送信方法、および通信システム
US10585812B2 (en) 2016-03-30 2020-03-10 Intel Corporation Multi-standard single interface with reduced I/O count
US9673849B1 (en) * 2016-08-16 2017-06-06 Advanced Micro Devices, Inc. Common mode extraction and tracking for data signaling
CN106250342A (zh) * 2016-08-23 2016-12-21 广东高云半导体科技股份有限公司 一种基于FPGA True LVDS接口的MIPI接口电路及其运行方法
KR20220112322A (ko) * 2021-02-03 2022-08-11 삼성전자주식회사 송신 회로의 출력 임피던스를 조절할 수 있는 인터페이스 회로 및 이를 포함하는 이미지 센서

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258844A (ja) 2002-03-01 2003-09-12 Fujitsu Ltd インターネットプロトコルネットワークの網終端装置及びその冗長系運転方法
WO2008065515A2 (en) * 2006-11-28 2008-06-05 Nokia Corporation Control method for fast and slow data transmission for serial interface

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6556628B1 (en) 1999-04-29 2003-04-29 The University Of North Carolina At Chapel Hill Methods and systems for transmitting and receiving differential signals over a plurality of conductors
US6535043B2 (en) * 2000-05-26 2003-03-18 Lattice Semiconductor Corp Clock signal selection system, method of generating a clock signal and programmable clock manager including same
US6683472B2 (en) * 2002-02-19 2004-01-27 Rambus Inc. Method and apparatus for selectably providing single-ended and differential signaling with controllable impedance and transition time
US7391231B2 (en) * 2006-06-19 2008-06-24 International Business Machines Corporation Switch selectable terminator for differential and pseudo-differential signaling
DE102007038725B3 (de) 2007-08-16 2009-02-12 Infineon Technologies Ag Integrierte Schnittstellenvorrichtung und Verfahren zum Betreiben einer integrierten Schnittstellenvorrichtung
JP4960833B2 (ja) * 2007-10-31 2012-06-27 パナソニック株式会社 シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路
US7750666B2 (en) * 2008-09-15 2010-07-06 Integrated Device Technology, Inc. Reduced power differential type termination circuit
US8207759B2 (en) 2009-03-12 2012-06-26 Fairchild Semiconductor Corporation MIPI analog switch for automatic selection of multiple inputs based on clock voltages
EP2383948B1 (en) * 2009-11-13 2018-07-11 Panasonic Intellectual Property Management Co., Ltd. Interface circuit, and interface system
CN102859954B (zh) * 2011-02-23 2016-01-06 松下电器产业株式会社 信号传输装置
US8683087B2 (en) 2011-04-11 2014-03-25 Fairchild Semiconductor Corporation Mobile device auto detection apparatus and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258844A (ja) 2002-03-01 2003-09-12 Fujitsu Ltd インターネットプロトコルネットワークの網終端装置及びその冗長系運転方法
WO2008065515A2 (en) * 2006-11-28 2008-06-05 Nokia Corporation Control method for fast and slow data transmission for serial interface

Also Published As

Publication number Publication date
KR20150119447A (ko) 2015-10-23
JP6009107B2 (ja) 2016-10-19
CN105191239A (zh) 2015-12-23
WO2014144283A1 (en) 2014-09-18
US20140270005A1 (en) 2014-09-18
EP2974191A1 (en) 2016-01-20
JP2016513921A (ja) 2016-05-16
KR20160123399A (ko) 2016-10-25
US8970248B2 (en) 2015-03-03

Similar Documents

Publication Publication Date Title
KR101769226B1 (ko) D-phy 와 n-계승 종단 네트워크들 사이의 하드웨어 리소스들의 공유를 위한 종단 네트워크 및 종단 네트워크 공유 방법
US11144678B2 (en) System with secure SoC connections among IP and multiple GPIOs, and corresponding method
US10114786B2 (en) Back channel support for systems with split lane swap
CN103222234B (zh) 具有灵活信道绑定的可缩放互连模块
US8553578B2 (en) Automated protocol selection for host adapter card
US10762019B2 (en) Bus sharing scheme
CN102055687A (zh) 一种物联网接入网关
CN104298633B (zh) 经高速串行链路的配置
CN101377764A (zh) Gpio的配置***及其数据通信方法
CN103795517A (zh) 可缩放多功能串行链路接口
CN101009542B (zh) 一种数据网络节点设备端口的扩展装置
CN214225912U (zh) 一种串口电平内部选择切换设备及***
JP2005539408A (ja) 分散された多重化バスを用いる通信のための方法及び装置
CN109684255A (zh) 一种fpga管脚复用电路及控制方法
CN103959895A (zh) 一种无线接入的方法、装置和***
CN106254195A (zh) EtherCAT分布式I/O板卡及网络设备
CN202178775U (zh) 多路增强型rs-485收发器
CN210804054U (zh) 一种can总线接口扩展接口的电路
CN108363672B (zh) 电子设备和电子***
CN216794990U (zh) 支持4g和5g切换的通信电路、v2x设备、车辆、路侧设备
CN110850779A (zh) 一种can总线接口扩展接口的电路
CN104978294A (zh) 串行外设接口的兼容设备、串行外设接口及主机设备
CN206097101U (zh) 多路iic扩展电路***
CN104809091A (zh) 一种转接装置
CN219085413U (zh) 一种pc内嵌式的ate设备

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
A107 Divisional application of patent
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2016101005958; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20161018

Effective date: 20170106

S901 Examination by remand of revocation
E902 Notification of reason for refusal
GRNO Decision to grant (after opposition)
GRNT Written decision to grant