KR101768907B1 - Method of fabricating Solar Cell - Google Patents

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Abstract

Disclosed by the present invention is a solar cell manufacturing method to increase power generation efficiency. The solar cell manufacturing method comprises: a substrate preparing step of preparing a silicon substrate of a first conductive type; an emitter layer forming step of forming an emitter layer of a second conductive type positioned on the front side of the silicon substrate; a tunneling oxide layer forming step of forming a tunneling oxidization layer by oxidizing the rear side of the silicon substrate; an aluminum metal layer depositing step of depositing an aluminum metal layer on the rear side of the tunneling oxidization layer; a doped amorphous silicon layer depositing step of depositing an amorphous silicon layer doped in the first conductive type on the rear side of the aluminum metal layer; an annealing step of sequentially forming a doped polycrystalline silicon layer and a first electrode on the rear side of the tunneling oxidization layer by annealing the doped amorphous silicon layer and the aluminum metal layer; a passivation film forming step of forming a passivation film on the front side of the emitter layer; an antireflection film forming step of forming an antireflection film in the front side of the passivation film; and a second electrode forming step of forming a second electrode on the front side of the emitter layer exposed to the passivation film and the antireflection film in order to be electrically connected with the emitter layer.

Description

태양 전지 제조 방법{Method of fabricating Solar Cell}{Method of fabricating Solar Cell}

본 발명은 터널링 산화층을 구비하는 태양 전지 제조 방법에 관한 것이다.The present invention relates to a solar cell manufacturing method having a tunneling oxide layer.

일반적으로 실리콘 태양 전지는 p-n 접합면을 갖는다. 상기 p-n 접합면에 빛이 조사되면 전자와 정공이 발생하며, 전자와 정공은 p 영역과 n 영역으로 이동하여 p 영역과 n 영역 사이에 전위차(기전력)가 발생하고, 태양 전지에 부하를 연결하면 전류가 흐르게 된다.In general, silicon solar cells have p-n junctions. When the pn junction surface is irradiated with light, electrons and holes are generated. The electrons and holes move to the p and n regions to generate a potential difference (electromotive force) between the p region and the n region. When a load is connected to the solar cell Current flows.

실리콘 태양전지는 사용 재료의 종류에 따라서 결정계, 비정질계, 화합물계 등으로 분류되며, 결정계 실리콘 태양전지는 단결정형 및 다결정형으로 분류된다.Silicon solar cells are classified into crystal systems, amorphous systems, compound systems and the like depending on the type of materials used. Crystal silicon solar cells are classified into monocrystalline and polycrystalline types.

단결정 실리콘 태양전지는 기판의 품질이 좋기 때문에 고효율화가 용이하지만 기판의 제조 비용이 큰 단점이 있다. 이에 반하여 다결정 실리콘 태양전지는 단결정 실리콘 태양전지에 비해 상대적으로 기판의 품질이 좋지 않기 때문에 고효율화가 어려운 단점이 있었지만, 최근에는 공정 기술의 개발을 통하여 고효율화를 추진하고 있다.The single crystal silicon solar cell has a disadvantage in that it is easy to achieve high efficiency because of good quality of the substrate, but the production cost of the substrate is large. On the other hand, polycrystalline silicon solar cell has a disadvantage that it is difficult to achieve high efficiency because the quality of the substrate is relatively inferior to that of monocrystalline silicon solar cell. Recently, however, high efficiency is being promoted through development of process technology.

본 발명은 발전 효율이 증가되는 태양 전지 제조 방법을 제공한다.The present invention provides a solar cell manufacturing method in which power generation efficiency is increased.

본 발명의 일 실시예에 따른 태양 전지 제조 방법은 제 1 도전성 타입의 실리콘 기판을 준비하는 기판 준비 단계와, 상기 실리콘 기판의 전면에 위치하는 제 2 도전성 타입의 에미터층을 형성하는 에미터층 형성 단계와, 상기 실리콘 기판의 후면을 산화시켜 터널링 산화층을 형성하는 터널링 산화층 형성 단계와, 상기 터널링 산화층의 후면에 알루미늄 금속층을 증착하는 알루미늄 금속층 증착 단계와, 상기 알루미늄 금속층의 후면에 제 1 도전성 타입으로 도핑된 비정질 실리콘층을 증착하는 도핑 비정질 실리콘층 증착 단계와, 상기 알루미늄 금속층과 상기 도핑 비정질 실리콘층을 어닐링하여 상기 터널링 산화층의 후면에 도핑 다결정 실리콘층과 제 1 전극을 순차적으로 형성하는 어닐링 단계와, 상기 에미터층의 전면에 패시베이션막을 형성하는 패시베이션막 형성 단계와, 상기 패시베이션막의 전면에 반사방지막을 형성하는 반사방지막 형성 단계 및 상기 에미터층과 전기적으로 연결되도록 상기 패시베이션막과 반사방지막으로 노출되는 상기 에미터층의 전면에 제 2 전극을 형성하는 제 2 전극 형성 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a solar cell according to an embodiment of the present invention includes a substrate preparation step of preparing a silicon substrate of a first conductivity type, an emitter layer forming step of forming a second conductivity type emitter layer located on the front surface of the silicon substrate A tunneling oxide layer forming step of oxidizing the rear surface of the silicon substrate to form a tunneling oxide layer; an aluminum metal layer deposition step of depositing an aluminum metal layer on a rear surface of the tunneling oxide layer; An annealing step of annealing the aluminum metal layer and the doped amorphous silicon layer to sequentially form a doped polycrystalline silicon layer and a first electrode on the back surface of the tunneling oxide layer; Forming a passivation film on the entire surface of the emitter layer Forming an antireflection film on the entire surface of the passivation film; forming a second electrode on the entire surface of the emitter layer exposed by the passivation film and the antireflection film to be electrically connected to the emitter layer; And a second electrode forming step of forming a second electrode.

또한, 상기 터널링 산화층 형성 단계는 300℃ ~ 600℃의 공정 온도에서 오존을 공급하여 상기 터널링 산화층을 형성하며, 상기 터널링 산화층은 1nm ~ 3nm의 두께를 가지도록 형성될 수 있다.Also, the tunneling oxide layer forming step may include forming the tunneling oxide layer by supplying ozone at a processing temperature of 300 ° C to 600 ° C, and the tunneling oxide layer may be formed to have a thickness of 1 nm to 3 nm.

또한, 상기 제 1 도전성 타입은 n형 도전성 타입이며, 제 2 도전성 타입은 p형 도전성 타입일 수 있다.The first conductive type may be an n-type conductive type, and the second conductive type may be a p-type conductive type.

또한, 상기 알루미늄 금속층은 200nm ~ 1,000nm의 두께로 증착되어 형성될 수 있다.In addition, the aluminum metal layer may be formed by depositing to a thickness of 200 nm to 1,000 nm.

또한, 상기 도핑 비정질 실리콘층은 100nm ~ 100㎛의 두께로 증착되어 형성될 수 있다.The doped amorphous silicon layer may be formed by depositing the doped amorphous silicon layer to a thickness of 100 nm to 100 탆.

또한, 상기 어닐링 단계는 250 ~ 550℃의 온도 범위에서 진행될 수 있다.Also, the annealing step may be performed at a temperature ranging from 250 to 550 ° C.

본 발명에 따른 태양 전지 제조 방법은 n형 실리콘 기판의 후면에 형성되는 터널링 산화층이 전자를 통과시키고 정공을 차단함으로써 정공이 실리콘 기판의 전면으로 흐르도록 하여 전자과 정공을 분리하고 재결합을 방지함으로써 발전 효율을 증가시키는 효과가 있다.In the method for manufacturing a solar cell according to the present invention, a tunneling oxide layer formed on the back surface of an n-type silicon substrate passes electrons and blocks holes, thereby allowing holes to flow to the front surface of the silicon substrate to separate electrons and holes, . ≪ / RTI >

또한, 본 발명에 따른 태양 전지 제조 방법은 실리콘 기판의 후면에서 터널링 산화층의 후면에 순차로 증착되는 알루미늄 금속층과 도핑 비정질 실리콘층을 어닐링하여 터널링 산화층의 후면에 도핑 다결정 실리콘층과 제 2 전극을 순차로 형성함으로써 보다 효율적으로 터널링 산화층과 도핑 다결정 실리콘층이 접하도록 형성하는 효과가 있다.According to another aspect of the present invention, there is provided a method for fabricating a solar cell, comprising annealing an aluminum metal layer and a doped amorphous silicon layer sequentially deposited on a back surface of a tunneling oxide layer from a back surface of a silicon substrate, sequentially forming a doped polycrystalline silicon layer and a second electrode on the back surface of the tunneling oxide layer It is effective to form the tunneling oxide layer and the doped polycrystalline silicon layer so as to be in contact with each other more efficiently.

도 1은 본 발명의 일 실시예에 따른 태양 전지 제조 방법을 도시한 순서도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지 제조 방법에서 어닐링 단계 전의 태양 전지의 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지 제조 방법에 의한 태양 전지의 수직 단면도이다.1 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
2 is a vertical cross-sectional view of a solar cell before an annealing step in a solar cell manufacturing method according to an embodiment of the present invention.
3 is a vertical sectional view of a solar cell according to an embodiment of the present invention.

이하에서, 첨부된 도면을 참조하여, 본 발명의 일 실시예에 따른 태양 전지 제조 방법에 대하여 상세하게 설명한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 태양 전지 제조 방법을 도시한 순서도이다. 도 2는 본 발명의 일 실시예에 따른 태양 전지 제조 방법에서 어닐링 단계 전의 태양 전지의 수직 단면도이다. 도 3은 본 발명의 일 실시예에 따른 태양 전지 제조 방법에 의한 태양 전지의 수직 단면도이다.1 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. 2 is a vertical cross-sectional view of a solar cell before an annealing step in a solar cell manufacturing method according to an embodiment of the present invention. 3 is a vertical sectional view of a solar cell according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 태양 전지 제조 방법은, 도 1 내지 도 3을 참조하면, 실리콘 기판 제공 단계(S10), 에미터층 형성 단계(S20), 터널링 산화층 형성 단계(S30), 알루미늄 금속층 증착 단계(S40), 도핑 비정질 실리콘층 증착 단계(S50), 어닐링 단계(S60), 패시베이션막 형성 단계(S70), 반사방지막 형성 단계(S80) 및 제 2 전극 형성 단계(S90)를 포함하여 이루어진다.1 to 3, a method of manufacturing a solar cell according to an exemplary embodiment of the present invention includes providing a silicon substrate (S10), forming an emitter layer (S20), forming a tunneling oxide layer (S30) A doping amorphous silicon layer deposition step S50, an annealing step S60, a passivation film forming step S70, an anti-reflection film forming step S80 and a second electrode forming step S90.

상기 태양 전지 제조 방법은 실리콘 기판(10)의 하면에 터널링 산화층(30)을 형성하고, 알루미늄 금속층(50')과 도핑 비정질 실리콘층(40')을 순차로 증착시킨 후에 어닐링하여 도핑 다결정 실리콘층(40)과 제 1 전극(50)을 형성한다.The solar cell manufacturing method includes forming a tunneling oxide layer 30 on a lower surface of a silicon substrate 10 and sequentially depositing an aluminum metal layer 50 'and a doped amorphous silicon layer 40' (40) and the first electrode (50) are formed.

상기 태양 전지 제조 방법은 실리콘 기판(10)과 도핑 다결정 실리콘층(40)이 터널링 산화층(30)을 사이에 두고 형성되도록 한다. 따라서, 상기 태양 전지 제조 방법에 의한 태양 전지는 n형 실리콘 기판(10)의 후면에 형성되는 터널 산화막과 도핑 다결정 실리콘층(40)이 전자와 정공을 분리하고 재결합을 방지함으로써 발전 효율이 증가된다.The solar cell manufacturing method allows the silicon substrate 10 and the doped polycrystalline silicon layer 40 to be formed with the tunneling oxide layer 30 therebetween. Therefore, in the solar cell according to the solar cell manufacturing method, the tunnel oxide film formed on the back surface of the n-type silicon substrate 10 and the doped polycrystalline silicon layer 40 separate electrons and holes and prevent recombination, thereby increasing power generation efficiency .

또한, 상기 태양 전지 제조 방법에 의한 태양 전지는 실리콘 기판(10)의 후면에서 터널링 산화층(30)의 후면에 순차로 증착되는 알루미늄 금속층(50')과 도핑 비정질 실리콘층(40')을 어닐링하여 터널링 산화층(30)의 후면에 도핑 다결정 실리콘층(40)과 제 1 전극(50)을 순차로 형성한다. 따라서, 상기 태양 전지는 보다 효율적으로 터널링 산화층(30)과 도핑 다결정 실리콘층(40) 및 제 1 전극(50)이 순차적으로 접하도록 형성된다.In addition, the solar cell according to the solar cell manufacturing method anneals the aluminum metal layer 50 'and the doped amorphous silicon layer 40', which are sequentially deposited on the back surface of the tunneling oxide layer 30 from the back surface of the silicon substrate 10 A doped polycrystalline silicon layer 40 and a first electrode 50 are sequentially formed on the rear surface of the tunneling oxide layer 30. [ Accordingly, the solar cell is formed so that the tunneling oxide layer 30, the doped polycrystalline silicon layer 40, and the first electrode 50 sequentially contact with each other more efficiently.

이하에서 전면은 도 3에서 제 2 전극(80)이 형성되는 상면을 의미하며, 후면은 전면과 반대면이며 제 1 전극(50)이 형성되는 하면을 의미한다.Hereinafter, the front surface refers to the upper surface where the second electrode 80 is formed in FIG. 3, and the rear surface refers to the lower surface where the first electrode 50 is formed.

상기 실리콘 기판 제공 단계(S10)는 태양 전지의 베이스를 이루는 실리콘 기판을 준비하는 단계이다. 상기 실리콘 기판(10)은 제 1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘으로 이루어진 반도체 기판이다. 상기 실리콘 기판(10)이 n형의 도전성 타입을 가질 경우, 실리콘 기판(10)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유한다.The silicon substrate providing step (S10) is a step of preparing a silicon substrate constituting the base of the solar cell. The silicon substrate 10 is a semiconductor substrate made of silicon of the first conductivity type, for example, n-type conductivity type. When the silicon substrate 10 has an n-type conductivity type, the silicon substrate 10 contains impurities of pentavalent elements such as phosphorus (P), arsenic (As), antimony (Sb)

상기 실리콘 기판(10)의 전면은 반사율을 감소시키기 위하여 산성 에칭과 같은 습식 에칭을 통하여 미세한 텍스쳐링 구조 또는 요철 구조(미도시)가 형성될 수 있다. A fine texturing structure or a concavo-convex structure (not shown) may be formed on the entire surface of the silicon substrate 10 through wet etching such as acid etching in order to reduce reflectance.

상기 에미터층 형성 단계(S20)는 실리콘 기판(10)에서 빛이 입사되는 전면에 실리콘 기판(10)의 도전성 타입과 반대인 제 2 도전성 타입, 예를 들어, p형의 도전성 타입을 구비하고 있는 불순물부로서의 에미터층(20)을 형성하는 단계이다. 상기 에미터층(20)은 태양 전지의 제조에서 사용되는 일반적인 방법에 의하여 형성될 수 있다. 예를 들면, 상기 에미터층(20)은 실리콘 기판(10)의 전면(front surface)에서 실리콘 기판(10)의 내부에 불순물을 확산시켜 일정 두께로 형성될 수 있다. 상기 에미터층(20)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 실리콘 기판(10)에 도핑하여 형성할 수 있다.The emitter layer forming step S20 includes a second conductive type opposite to the conductive type of the silicon substrate 10, for example, a p-type conductive type, on the entire surface of the silicon substrate 10 on which light is incident Thereby forming an emitter layer 20 as an impurity portion. The emitter layer 20 may be formed by a general method used in manufacturing a solar cell. For example, the emitter layer 20 may be formed to have a predetermined thickness by diffusing impurities into the silicon substrate 10 on the front surface of the silicon substrate 10. [ The emitter layer 20 may be formed by doping an impurity of a trivalent element such as boron (B), gallium (Ga), indium (In) or the like into the silicon substrate 10.

상기 에미터층(20)은 실리콘 기판(10)과 p-n 접합을 이룬다. 상기 p-n 접합으로 인해 발생하는 내부 전위차(built-in potential difference)로 인해 실리콘 기판(10)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 상기 실리콘 기판(10)이 n형이고 에미터층(20)이 p형일 경우, 분리된 전자는 실리콘 기판(10)쪽으로 이동하고 분리된 정공은 에미터층(20)쪽으로 이동한다. The emitter layer 20 and the silicon substrate 10 form a p-n junction. Due to the built-in potential difference caused by the pn junction, the electron-hole pairs, which are charges generated by the light incident on the silicon substrate 10, are separated into electrons and holes, And the holes move toward the p-type. Therefore, when the silicon substrate 10 is n-type and the emitter layer 20 is p-type, the separated electrons move toward the silicon substrate 10 and the separated holes move toward the emitter layer 20.

상기 터널링 산화층 형성 단계(S30)는 실리콘 기판(10)의 후면을 산화시켜 소정 두께의 터널링 산화층을 형성하는 단계이다. 상기 터널링 산화층(30)은 실리콘 기판(10)의 후면에 형성되어 발전 과정에서 생성되는 전자를 통과시키고 정공을 차단하여 전자와 정공의 분리 효율을 증가시킨다. 또한, 상기 터널링 산화층(30)은 실리콘 기판(10)의 표면에 존재하는 댕글링 본드를 감소시켜 실리콘 기판(10)의 표면을 안정화시킨다. 상기 터널링 산화층 형성 단계(S30)는 기판(10)의 후면을 제외한 부분을 별도의 마스킹 처리를 하고 진행하게 된다.The tunneling oxide layer forming step S30 is a step of oxidizing the rear surface of the silicon substrate 10 to form a tunneling oxide layer having a predetermined thickness. The tunneling oxide layer 30 is formed on the rear surface of the silicon substrate 10 to allow electrons generated during the power generation process to pass therethrough and to block holes to increase the efficiency of separation of electrons and holes. In addition, the tunneling oxide layer 30 reduces the dangling bonds existing on the surface of the silicon substrate 10 to stabilize the surface of the silicon substrate 10. In the tunneling oxide layer forming step S30, the masking process is performed on the portion of the substrate 10 other than the rear surface thereof.

상기 터널링 산화층 형성 단계(S30)는 300 ~ 600℃의 공정 온도에서 산화제를 공급하여 진행된다. 상기 공정 온도가 너무 낮게 되면, 터널링 산화층(30)이 균일하지 않거나 불충분하게 형성될 수 있다. 또한, 상기 공정 온도가 너무 높게 되면, 터널링 산화층(30)의 두께가 너무 두꺼워질 수 있다. 상기 산화제는 산소를 포함하는 산소 가스 또는 공기 등이 사용될 수 있으며, 바람직하게는 오존이 사용된다. 상기 산화제로 사용되는 오존은 활성 산소이므로 공정 온도를 낮출 수 있으며, 균일한 터널링 산화층(30)을 형성할 수 있다. The tunneling oxide layer forming step (S30) is performed by supplying an oxidizing agent at a processing temperature of 300 to 600 deg. If the process temperature is too low, the tunneling oxide layer 30 may be unevenly or insufficiently formed. Also, if the process temperature is too high, the thickness of the tunneling oxide layer 30 may become too thick. The oxidizing agent may be oxygen gas containing oxygen or air, and preferably ozone is used. Since the ozone used as the oxidizing agent is active oxygen, the process temperature can be lowered and a uniform tunneling oxide layer 30 can be formed.

상기 터널링 산화층(30)은 바람직하게는 1nm ~ 3nm의 두께를 가지도록 형성된다. 상기 터널링 산화층(30)의 두께가 너무 얇게 되면, 터널링 산화층(30)의 표면패시베이션 효과가 낮아 전자와 정공을 분리하는 효과가 감소된다. 상기 터널링 산화층(30)의 두께가 너무 두꺼우면, 터널링 산화층(30)이 전자의 터널링을 감소시켜 절연막 역할을 하게 된다. The tunneling oxide layer 30 is preferably formed to have a thickness of 1 nm to 3 nm. If the thickness of the tunneling oxide layer 30 is too thin, the surface passivation effect of the tunneling oxide layer 30 is low, and the effect of separating electrons and holes is reduced. If the thickness of the tunneling oxide layer 30 is too large, the tunneling oxide layer 30 reduces tunneling of electrons to serve as an insulating layer.

상기 알루미늄 금속층 증착 단계(S40)는 터널링 산화층의 후면에 알루미늄(Al) 금속층을 증착하는 단계이다. 상기 알루미늄 금속층은 순수한 알루미늄으로 형성될 수 있으며, 은(Ag)과 같은 도전성 금속을 더 포함하여 형성될 수 있다. 상기 알루미늄 금속층 증착 단계(S40)는 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정으로 진행될 수 있다. 또한, 상기 알루미늄 금속층 증착 단계(S40)는 알루미늄을 진공 증발시켜 코팅하는 진공 증착법에 의하여 진행될 수 있다. 상기 알루미늄 금속층 증착 단계(S40)는 알루미늄 금속층(50')을 200nm ~ 1,000nm의 두께로 증착할 수 있다. 상기 알루미늄 금속층(50')의 증착 두께가 너무 얇으면, 제 1 전극의 두께가 얇아져 전기 저항이 증가하는 문제가 있다. 또한, 상기 알루미늄 금속층(50')의 증착 두께가 너무 두꺼우면 불필요하게 알루미늄 재료의 소모량이 증가되고 제조 비용이 증가하는 문제가 있다. The aluminum metal layer deposition step S40 is a step of depositing an aluminum (Al) metal layer on the rear surface of the tunneling oxide layer. The aluminum metal layer may be formed of pure aluminum, and may further include a conductive metal such as silver (Ag). The aluminum metal layer deposition step S40 may be performed by a chemical vapor deposition process such as CVD (Chemical Vapor Deposition) or PECVD (Plasma Enhanced CVD), or a sputtering process. In addition, the aluminum metal layer deposition step (S40) may be performed by a vacuum evaporation method in which aluminum is evaporated by vacuum evaporation. In the aluminum metal layer deposition step S40, the aluminum metal layer 50 'may be deposited to a thickness of 200 nm to 1,000 nm. If the deposition thickness of the aluminum metal layer 50 'is too thin, there is a problem that the thickness of the first electrode becomes thin and the electrical resistance increases. Further, if the deposition thickness of the aluminum metal layer 50 'is too thick, there is a problem that the consumed amount of the aluminum material is unnecessarily increased and the manufacturing cost is increased.

상기 알루미늄 금속층(50')은 이후의 어닐링 단계(S60)공정을 통하여 제 1 전극(50)으로 형성된다. 상기 알루미늄 금속층(50')은 도핑 다결정 실리콘층(40)과 직접 전기적으로 연결되므로 태양 전지의 전기 저항을 감소시켜 태양 전지의 효율을 증가시킨다.The aluminum metal layer 50 'is formed as a first electrode 50 through a subsequent annealing step (S60). Since the aluminum metal layer 50 'is directly electrically connected to the doped polycrystalline silicon layer 40, the electrical resistance of the solar cell is reduced to increase the efficiency of the solar cell.

상기 도핑 비정질 실리콘층 증착 단계(S50)는 알루미늄 금속층의 후면에 제 2 도전성 타입으로 도핑된 도핑 비정질 실리콘층을 증착하는 단계이다. 상기 도핑 비정질 실리콘층 증착 단계(S50)는 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 공정에 의하여 도핑 비정질 실리콘층(40')을 증착할 수 있다. 상기 도핑 비정질 실리콘층(40')은 n형의 도전성 타입으로 형성되며, 증착 과정에서 인(P), As, Sb등과 같은 5가 원소가 함께 주입되어 형성될 수 있다.The doping of the doped amorphous silicon layer (S50) is a step of depositing a doped amorphous silicon layer doped with a second conductivity type on the back surface of the aluminum metal layer. The doped amorphous silicon layer 40 'may be deposited by a plasma enhanced chemical vapor deposition (PECVD) process. The doped amorphous silicon layer 40 'is formed of an n-type conductive type and may be formed by implanting pentavalent elements such as phosphorus (P), arsenic (As), sb, and the like in the deposition process.

상기 도핑 비정질 실리콘층(40')은 100nm ~ 100㎛의 두께로 형성될 수 있다. 상기 도핑 비정질 실리콘(40')이 너무 얇으면, 도핑 다결정 실리콘층(40)으로 형성되었을 때 두께가 너무 얇아 전극 역할을 충분히 수행하지 못할 수 있다. 또한, 상기 도핑 비정질 실리콘층(40')이 너무 두꺼우면 공정 시간이 많이 소모될 수 있다. The doped amorphous silicon layer 40 'may have a thickness of 100 nm to 100 μm. If the doped amorphous silicon 40 'is too thin, the thickness of the doped amorphous silicon 40' may be too thin to function as an electrode when formed of the doped polycrystalline silicon layer 40. In addition, if the doped amorphous silicon layer 40 'is too thick, a long process time may be consumed.

상기 어닐링 단계(S60)는 알루미늄 금속층과 도핑 비정질 실리콘층을 어닐링하여 터널링 산화층의 후면에 도핑 다결정 실리콘층과 제 1 전극을 순차로 형성하는 단계이다. 상기 알루미늄 금속층(50')과 도핑 비정질 실리콘층(40')은 어닐링 과정에서 알루미늄-유도 레이어 교환(Aluminum-induced layer exchange; ALILE) 공정에 의하여 레이어의 순서가 바뀌면서 도핑 다결정 실리콘층(40)과 제 1 전극(50)으로 형성된다. 상기 제 1 전극(50)은 레이어(layer)간 교환(exchange) 과정에서 잔존하는 실리콘(Si)이 포함될 수 있다. 상기 도핑 비정질 실리콘층(40')은 도핑 다결정 실리콘층(40)으로 형성된다. 상기 도핑 다결정 실리콘층(40)은 증착 과정에서 주입된 5가 원소에 의하여 n형 실리콘층으로 형성된다. 상기 도핑 다결정 실리콘층(40)은 터널링 산화층(30)과 제 1 전극(50)의 사이에 위치하여 터널링 산화막과 제 1 전극의 직접 접합에 따른 계면에서의 결함 발생을 방지한다. 또한, 상기 도핑 다결정 실리콘층(40)은 제 1 전극과 함께 전극 역할을 수행한다.The annealing step S60 is a step of annealing the aluminum metal layer and the doped amorphous silicon layer to sequentially form the doped polycrystalline silicon layer and the first electrode on the back surface of the tunneling oxide layer. The layers of the aluminum metal layer 50 'and the doped amorphous silicon layer 40' are changed by the Al-induced layer exchange (ALILE) process in the annealing process and the doped polycrystalline silicon layer 40 ' And the first electrode 50 is formed. The first electrode 50 may include silicon (Si) remaining in a process of exchanging between layers. The doped amorphous silicon layer 40 'is formed of a doped polycrystalline silicon layer 40. The doped polycrystalline silicon layer 40 is formed of an n-type silicon layer by the pentavalent element injected during the deposition process. The doped polycrystalline silicon layer 40 is located between the tunneling oxide layer 30 and the first electrode 50 to prevent the occurrence of defects at the interface between the tunneling oxide layer and the first electrode. In addition, the doped polycrystalline silicon layer 40 serves as an electrode together with the first electrode.

상기 어닐링 단계(S60)는 250 ~ 550℃의 어닐링 온도 범위에서 진행된다. 상기 어닐링 온도가 너무 낮으면 알루미늄과 실리콘의 이동 에너지가 작아 레이어(layer)간 교환(exchange)이 충분히 일어나지 않을 수 있다. 또한, 상기 어닐링 온도가 너무 높으면 도핑 비정질 실리콘층이 그대로 결정화된다.The annealing step (S60) is performed at an annealing temperature range of 250 to 550 deg. If the annealing temperature is too low, the movement energy of aluminum and silicon may be too low to exchange the layers sufficiently. If the annealing temperature is too high, the doped amorphous silicon layer is crystallized as it is.

상기 패시베이션막 형성 단계(S70)는 실리콘 기판의 전면에 형성되는 에미터층의 전면에 패시베이션막을 형성하는 단계이다. 상기 패시베이션막(60)은 에미터층(20)의 전면에 박막 형태로 형성된다. 상기 패시베이션막(60)은 Al2O3막으로 형성하며, 두께가 5~50nm 되도록 형성될 수 있다. 상기 패시베이션막(60)은 원자층 증착법(Atomic Layer Deposition) 또는 플라즈마 강화 화학기상증착(Plasma Enhanced CVD)법에 의하여 증착되어 형성된다. 상기 패시베이션막 형성 단계(S70)는 소스로 Al(OC2H5)3 (Tri Methyl Aluminum; TMA)를 사용하며, 산소 공급원으로 수증기(H2O) 또는 오존(O3)를 사용하며, 공정 온도 100℃∼450℃에서 진행될 수 있다. The passivation film forming step S70 is a step of forming a passivation film on the entire surface of the emitter layer formed on the entire surface of the silicon substrate. The passivation film 60 is formed on the entire surface of the emitter layer 20 in the form of a thin film. The passivation film 60 is formed of an Al 2 O 3 film and may be formed to have a thickness of 5 to 50 nm. The passivation film 60 is formed by atomic layer deposition or plasma enhanced chemical vapor deposition (CVD). 3 the passivation film forming step (S70) is Al (OC 2 H 5) as the source; uses (Tri Methyl Aluminum TMA), uses a water vapor (H 2 O), or ozone (O 3) as the oxygen source, the process And can be carried out at a temperature of 100 ° C to 450 ° C.

한편, 상기 패시베이션막 형성 단계(S70)는 반사방지막 형성 단계(S80) 후에 진행될 수 있다.Meanwhile, the passivation film forming step S70 may be performed after the anti-reflection film forming step S80.

상기 반사방지막 형성 단계(S80)는 패시베이션막의 전면에 반사방지막을 형성하는 단계이다. 상기 반사방지막(70)은 일반적인 태양 전지에 형성되는 반사방지막으로 형성될 수 있다. 예를 들면 상기 반사방지막(70)은 SiNx:H막, SiON막과 같은 절연막으로 형성될 수 있다. 또한, 상기 반사방지막(70)은 SiNx막과 SiON막이 적층되어 형성될 수 있다. 상기 SiNx:H 반사방지막은 SiNx막 형성을 위한 소스 가스를 공급하면서 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법에 의하여 형성될 수 있다. 상기 SiON 반사방지막은 SiNx막 형성을 위한 소스 가스와 N2O가스를 함께 공급하면서 ICP 방식의 PECVD법에 의하여 형성될 수 있다. 상기 SiNx막은 100 ∼ 180nm로 형성될 수 있으며, SiON막은 80 ∼ 130nm로 형성될 수 있다. 한편, 상기 반사방지막(70)은 에미터층(20)의 전면에 패시베이션막(60)이 형성되기 전에 형성될 수 있다.The anti-reflection film forming step S80 is a step of forming an anti-reflection film on the entire surface of the passivation film. The anti-reflection film 70 may be formed of an anti-reflection film formed on a general solar cell. For example, the anti-reflection film 70 may be formed of an insulating film such as a SiN x : H film or a SiON film. The anti-reflection film 70 may be formed by laminating a SiNx film and a SiON film. The SiN x : H antireflection film may be formed by a Plasma Enhanced Chemical Vapor Deposition (PECVD) method while supplying a source gas for forming a SiN x film. The SiON antireflection film may be formed by an ICP PECVD method while supplying a source gas and an N 2 O gas for forming a SiNx film. The SiNx film may be formed to a thickness of 100 to 180 nm, and the SiON film may be formed to a thickness of 80 to 130 nm. The antireflection film 70 may be formed on the entire surface of the emitter layer 20 before the passivation film 60 is formed.

상기 제 2 전극 형성 단계(S90)는 에미터층과 전기적으로 연결되도록 패시베이션막과 반사방지막으로 노출되는 에미터층의 전면에 제 2 전극을 형성하는 단계이다. 상기 제 2 전극(80)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 형성될 수 있다. 상기 제 2 전극(80)은 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced CVD)와 같은 화학 기상 증착 공정, 스퍼터링 공정, 도금, 스크린 프린팅과 같은 페이스트 도포 공정에 의하여 형성될 수 있다.The second electrode formation step S90 is a step of forming a second electrode on the entire surface of the emitter layer exposed by the passivation film and the antireflection film so as to be electrically connected to the emitter layer. The second electrode 80 may be formed of a metal such as Al, Ni, Cu, Ag, Sn, Zn, In, Ti, Au), and a combination thereof. The second electrode 80 may be formed by a paste coating process such as a chemical vapor deposition process such as CVD (Chemical Vapor Deposition) or PECVD (Plasma Enhanced CVD), a sputtering process, a plating process, and a screen printing process.

상기 제 2 전극(80)은 에미터층(20)의 상면에서 패시베이션막(60)과 반사방지막(70)이 형성되지 않는 영역 또는 패시베이션막(60)과 반사방지막(70)이 UV 레이저등에 의하여 식각되어 제거된 영역에 형성되어 에미터층(20)과 전기적으로 연결된다. 상기 제 2 전극(80)은 정해진 방향으로 나란히 연장되는 복수의 전극으로 형성될 수 있다. 상기 제 2 전극(80)은 태양 전지에 사용되는 일반적인 전극으로 형성될 수 있다. 상기 제 2 전극(80)은 에미터층(20)쪽으로 이동한 전하, 예를 들어 정공을 수집한다.The second electrode 80 may be formed in a region where the passivation film 60 and the antireflection film 70 are not formed on the upper surface of the emitter layer 20 or a region where the passivation film 60 and the antireflection film 70 are etched by UV laser, And is electrically connected to the emitter layer 20. The second electrode 80 may be formed of a plurality of electrodes extending in a predetermined direction. The second electrode 80 may be a general electrode used in a solar cell. The second electrode 80 collects charge, for example, holes, which migrate toward the emitter layer 20.

한편, 도시하지는 않았지만, 상기 제 2 전극(80) 위에는 제 2 전극(80)과 교차하는 방향으로 복수의 집전부가 위치할 수 있으며, 집전부와 제 2 전극(80)은 전기적 및 물리적으로 연결될 수 있다.Although not shown, a plurality of current collectors may be disposed on the second electrode 80 in a direction crossing the second electrodes 80, and the current collectors and the second electrodes 80 may be electrically and physically connected to each other .

상기 제 2 전극(80)은 도전성 페이스트로 이루어질 수 있다. 상기 제 2 전극(80)은 패시베이션막(60) 및 반사방지막(70)으로 노출되는 에미터층(20)에 도전성 페이스트를 도포하여 형성할 수 있다 상기 도전성 페이스트는 은(Ag) 또는 알루미늄(Al)을 포함하는 물질로 이루어질 수 있다. 또한, 상기 제 2 전극(80)은 저온 소성이 가능한 도전성 페이스트를 사용하여 형성할 수 있다. 상기 제 2 전극(80)이 저온 소성이 가능한 도전성 페이스트로 형성되는 경우에 고온에서 소성되는 도전성 페이스트로 형성되는 경우에 비하여 우수한 전기 전도도를 나타내므로, 전하 수집 효율을 개선할 수 있다. The second electrode 80 may be formed of a conductive paste. The second electrode 80 may be formed by applying a conductive paste to the emitter layer 20 exposed by the passivation film 60 and the antireflection film 70. The conductive paste may be formed of Ag or Al, ≪ / RTI > In addition, the second electrode 80 may be formed using a conductive paste capable of low-temperature firing. In the case where the second electrode 80 is formed of a conductive paste capable of low-temperature firing, it exhibits excellent electric conductivity as compared with the case where the second electrode 80 is formed of a conductive paste baked at a high temperature, thereby improving charge collection efficiency.

이상에서 설명한 것은 본 발명에 의한 태양전지 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.As described above, the present invention is not limited to the above-described embodiment, but may be applied to a method of manufacturing a solar cell according to the present invention, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.

10; 실리콘 기판 20: 에미터층
30: 터널링 산화층 40: 도핑 다결정 실리콘층
40': 도핑 비정질 실리콘층 50: 제 1 전극
50': 알루미늄 금속층 60: 패시베이션막
70: 반사방지막 80: 제 2 전극10; Silicon substrate 20: emitter layer
30: tunneling oxide layer 40: doped polycrystalline silicon layer
40 ': doped amorphous silicon layer 50: first electrode
50 ': Aluminum metal layer 60: Passivation film
70: antireflection film 80: second electrode

Claims (6)

제 1 도전성 타입의 실리콘 기판을 준비하는 기판 준비 단계와,
상기 실리콘 기판의 전면에 위치하는 제 2 도전성 타입의 에미터층을 형성하는 에미터층 형성 단계와,
상기 실리콘 기판의 후면을 산화시켜 터널링 산화층을 형성하는 터널링 산화층 형성 단계와,
상기 터널링 산화층의 후면에 알루미늄 금속층을 증착하는 알루미늄 금속층 증착 단계와,
상기 알루미늄 금속층의 후면에 제 1 도전성 타입으로 도핑된 비정질 실리콘층을 증착하는 도핑 비정질 실리콘층 증착 단계와,
상기 알루미늄 금속층과 상기 도핑 비정질 실리콘층을 어닐링하여 상기 터널링 산화층의 후면에 도핑 다결정 실리콘층과 제 1 전극을 순차적으로 형성하는 어닐링 단계와
상기 에미터층의 전면에 패시베이션막을 형성하는 패시베이션막 형성 단계와,
상기 패시베이션막의 전면에 반사방지막을 형성하는 반사방지막 형성 단계 및
상기 에미터층과 전기적으로 연결되도록 상기 패시베이션막과 반사방지막으로 노출되는 상기 에미터층의 전면에 제 2 전극을 형성하는 제 2 전극 형성 단계를 포함하는 것을 특징으로 하는 태양 전지 제조 방법.A substrate preparation step of preparing a silicon substrate of a first conductivity type,
An emitter layer forming step of forming an emitter layer of a second conductivity type located on the front surface of the silicon substrate;
A tunneling oxide layer forming step of forming a tunneling oxide layer by oxidizing the rear surface of the silicon substrate,
An aluminum metal layer deposition step of depositing an aluminum metal layer on the rear surface of the tunneling oxide layer;
Depositing a doped amorphous silicon layer on the back surface of the aluminum metal layer to deposit an amorphous silicon layer doped with a first conductive type;
An annealing step of annealing the aluminum metal layer and the doped amorphous silicon layer to sequentially form a doped polycrystalline silicon layer and a first electrode on the back surface of the tunneling oxide layer;
A passivation film forming step of forming a passivation film on the entire surface of the emitter layer;
Forming an antireflection film on the entire surface of the passivation film;
And forming a second electrode on the entire surface of the emitter layer exposed by the passivation film and the antireflection film so as to be electrically connected to the emitter layer. 제 1 항에 있어서,
상기 터널링 산화층 형성 단계는 300℃ ~ 600℃의 공정 온도에서 오존을 공급하여 상기 터널링 산화층을 형성하며,
상기 터널링 산화층은 1nm ~ 3nm의 두께를 가지도록 형성되는 것을 특징으로 하는 태양 전지 제조 방법.The method according to claim 1,
The tunneling oxide layer forming step forms the tunneling oxide layer by supplying ozone at a processing temperature of 300 ° C to 600 ° C,
Wherein the tunneling oxide layer is formed to have a thickness of 1 nm to 3 nm. 제 1 항에 있어서,
상기 제 1 도전성 타입은 n형 도전성 타입이며, 제 2 도전성 타입은 p형 도전성 타입인 것을 특징으로 하는 태양 전지 제조 방법.The method according to claim 1,
Wherein the first conductivity type is an n-type conductivity type and the second conductivity type is a p-type conductivity type. 제 1 항에 있어서,
상기 알루미늄 금속층은 200nm ~ 1,000nm의 두께로 증착되어 형성되는 것을 특징으로 하는 태양 전지 제조 방법.The method according to claim 1,
Wherein the aluminum metal layer is deposited to a thickness of 200 nm to 1,000 nm. 제 1 항에 있어서,
상기 도핑 비정질 실리콘층은 100nm ~ 100㎛의 두께로 증착되어 형성되는 것을 특징으로 하는 태양 전지 제조 방법.The method according to claim 1,
Wherein the doped amorphous silicon layer is deposited to a thickness of 100 nm to 100 탆. 제 1 항에 있어서,
상기 어닐링 단계는 250 ~ 550℃의 온도 범위에서 진행되는 것을 특징으로 하는 태양 전지 제조 방법.The method according to claim 1,
Wherein the annealing step is performed at a temperature ranging from 250 to 550 < 0 > C.
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