KR101768292B1 - 이미지 센서 소자, 이미지 센서 소자 제조 방법 및 반도체 소자 제조 방법 - Google Patents
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Abstract
이미지 센서 소자, 그 제조 방법 및 반도체 소자 제조 방법이 개시된다. 일부 실시예에서, 반도체 소자의 제조 방법은 기판과 해당 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계를 포함한다. 상기 방법은 상기 배선 구조의 일부를 노출시키도록 상기 제1 반도체 웨이퍼로부터 상기 기판의 일부를 제거하는 단계를 포함한다.
Description
관련 출원의 상호 참조
본 출원은 참조로 그 전체가 여기에 포함된 "배선 구조 및 방법"이란 제목으로 공동 계류 중이면서 통상적으로 양도된 2013년 3월 15일자 출원된 미국 특허 출원 제13/839,860호에 관한 것이다.
반도체 소자는 예컨대, 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 적용 분야에 사용된다. 반도체 소자는 통상적으로 반도체 기판 상에 절연층 또는 유전층, 전도층, 및 반도체 재료층을 순차적으로 증착하고, 리소그래피를 이용하여 기판 및/또는 다양한 재료층을 패턴화 또는 처리하여 그 위에 회로 성분 및 요소를 형성하는 것에 의해 제조된다. 단일의 반도체 웨이퍼 상에 통상 수십 또는 수백 개의 집적 회로가 제조된다. 개별 다이들은 스크라이브 라인을 따라 집적 회로를 절단하는 것에 의해 개별화(singulation)된다. 이후 개별 다이들은 다른 종류의 패키징으로 다중 칩 모듈로 별도로 패키징되거나 예컨대 목적으로 하는 용례에 직접 사용된다.
집적 회로 다이는 통상 반도체 웨이퍼의 전방 측면 상에 형성된다. 집적 회로 다이는 트랜지스터, 다이오드, 저항기, 캐패시터 및 다른 소자와 같은 다양한 전자 성분을 포함할 수 있다. 집적 회로 다이는 로직, 메모리, 프로세서 및/또는 다른 기능과 같은 다양한 기능을 포함할 수 있다.
상보적 금속 산화물 반도체(CMOS) 이미지 센서(CIS) 소자는 일부의 카메라, 휴대 전화기, 및 다른 촬상 소자에 사용되는 반도체 소자이다. 후면 조사형(BSI) 이미지 센서는 광이 기판의 전방면보다는 기판의 후방면으로부터 조사되는 CIS 소자이다. BSI 센서는 일부 용례에서 감소된 반사광에 기인하여 전방면 조사형 이미지 센서보다 더 많은 이미지 신호를 포착할 수 있다.
본 발명의 일부 실시예에 따르면, 반도체 소자의 제조 방법은 기판과 해당 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계를 포함한다. 제1 반도체 웨이퍼로부터 기판의 일부가 제거되어 배선 구조의 일부를 노출시킨다.
다른 실시예에 따르면, 이미지 센서 소자의 제조 방법은 기판과 해당 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계를 포함한다. 기판의 일부가 제거되어 배선 구조의 일부를 노출시킨다. 제1 반도체 웨이퍼와 제2 반도체 웨이퍼는 개별화되어 복수의 이미지 센서 소자를 형성한다.
다른 실시예에 따르면, 이미지 센서 소자는 제1 반도체 칩을 포함하고, 상기 제1 반도체 칩은 기판과 해당 기판 위에 배치된 배선 구조를 포함한다. 이미지 센서 소자는 상기 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함한다. 제1 반도체 칩의 배선 구조는 일부가 노출된다.
일부 실시예에서, 제1 반도체 칩의 배선 구조의 노출된 부분은 스크라이브 라인 영역, 상기 배선 구조의 접촉 패드, 상기 배선 구조의 복수의 접촉 패드, 상기 배선 구조의 접촉 패드 영역 및 이들의 조합에 인접한 이미지 센서 소자의 영역을 포함한다.
본 발명의 실시예 및 그 장점을 더 완전하게 이해하기 위해, 첨부 도면과 함께 다음의 설명을 참조한다. 도면에서,
도 1은 본 발명의 일부 실시예에 따라 함께 접합되는 2개의 반도체 웨이퍼의 단면도이고;
도 2는 일부 실시예에 따른 접합 공정 후의 2개의 반도체 웨이퍼를 포함하는 반도체 소자의 단면도이고;
도 3은 일부 실시예에 따라 반도체 웨이퍼 중 하나의 기판의 일부가 제거된 반도체 소자의 단면도이고;
도 4는 일부 실시예에 따른 도 3에 도시된 반도체 소자의 상면도이고;
도 5는 반도체 웨이퍼 중 하나가 내부에 관통 비아를 포함하는 일부 실시예에 따른 반도체 소자의 단면도이고;
도 6은 일부 실시예에 따른 반도체 소자의 상면도이고 도 7 및 도 8은 해당 반도체 소자의 단면도이고;
도 9 및 도 10은 일부 실시예에 따른 반도체 소자의 상면도 및 단면도이고;
도 11 및 도 12는 일부 실시예에 따른 반도체 소자의 상면도 및 단면도이고;
도 13 및 도 14는 일부 실시예에 따른 반도체 소자의 상면도 및 단면도이고;
도 15는 본 발명의 일부 실시예에 따른 반도체 소자의 제조 방법의 흐름도이다.
다른 도면에서 대응하는 참조 번호 및 부호는 달리 지시하지 않으면 전체적으로 대응하는 부분을 지칭한다. 도면은 관련된 양태의 여러 실시예를 확실하게 나타내도록 그려진 것으로 반드시 비율대로 작도되는 것은 아니다.
도 1은 본 발명의 일부 실시예에 따라 함께 접합되는 2개의 반도체 웨이퍼의 단면도이고;
도 2는 일부 실시예에 따른 접합 공정 후의 2개의 반도체 웨이퍼를 포함하는 반도체 소자의 단면도이고;
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도 5는 반도체 웨이퍼 중 하나가 내부에 관통 비아를 포함하는 일부 실시예에 따른 반도체 소자의 단면도이고;
도 6은 일부 실시예에 따른 반도체 소자의 상면도이고 도 7 및 도 8은 해당 반도체 소자의 단면도이고;
도 9 및 도 10은 일부 실시예에 따른 반도체 소자의 상면도 및 단면도이고;
도 11 및 도 12는 일부 실시예에 따른 반도체 소자의 상면도 및 단면도이고;
도 13 및 도 14는 일부 실시예에 따른 반도체 소자의 상면도 및 단면도이고;
도 15는 본 발명의 일부 실시예에 따른 반도체 소자의 제조 방법의 흐름도이다.
다른 도면에서 대응하는 참조 번호 및 부호는 달리 지시하지 않으면 전체적으로 대응하는 부분을 지칭한다. 도면은 관련된 양태의 여러 실시예를 확실하게 나타내도록 그려진 것으로 반드시 비율대로 작도되는 것은 아니다.
본 발명의 일부 실시예의 구성 및 이용을 아래에 상세히 설명한다. 그러나, 본 발명은 광범위하고 다양한 특정 문맥으로 구현될 수 있는 많은 응용 가능한 창의적인 개념을 제공함을 알아야 한다. 논의되는 특정 실시예는 단지 본 발명을 구성하고 이용하는 특정한 방법을 나타내는 것으로 본 발명의 범위를 한정하는 것이 아니다.
본 발명의 일부 실시예는 반도체 소자 및 이미지 센서 소자 제조 방법에 관한 것이다. 새로운 이미지 센서 소자, 반도체 소자 및 이들의 제조 방법을 여기에 설명한다.
먼저 도 1을 참조하면, 본 발명의 일부 실시예에 따라 함께 접합된 2개의 반도체 웨이퍼(120a, 120b)의 단면도가 예시된다. 제1 반도체 웨이퍼(120a)는 웨이퍼 접합 기법을 이용하여 제2 반도체 웨이퍼(120b)에 접합되어 반도체 소자(100)(도 2 참조)를 제조한다. 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b)는 여기에서 설명될 방법을 이용하여 접합 및 처리된다. 제1 및 제2 반도체 웨이퍼(120a, 120b)로부터 다수의 반도체 소자(100)가 형성되며, 이후 제1 및 제2 반도체 웨이퍼(120a, 120b)는 해당 웨이퍼로부터 반도체 소자(100)를 분리하는 스크라이브 라인(scribe line) 영역을 따라 개별화된다. 그러나, 본 발명의 도면 중 일부 도면에서는 개별화 공정 이전에 반도체 웨이퍼(120a, 120b)의 일부를 포함하고 있는 반도체 칩(120a, 120b)을 포함하는 반도체 웨이퍼(120a, 120b)의 일부를 포함하는 오직 하나의 반도체 소자(100)만이 예시된다. 따라서, 여기에서 도면 번호 120a는 제1 반도체 웨이퍼 또는 제1 반도체 칩을, 그리고 도면 번호 120b는 제2 반도체 웨이퍼 또는 제2 반도체 칩을 지칭하도록 사용된다.
다시 도 1을 참조하면, 먼저 제1 반도체 웨이퍼(120a)가 제공된다. 제1 반도체 웨이퍼(120a)는 기판(102a)과 해당 기판(102a) 위에 배치된 배선 구조(104a)를 포함한다. 기판(102a)은 실리콘 또는 다른 반도체 재료를 포함하는 반도체 기판을 포함할 수 있고 예컨대 절연층으로 피복될 수 있다. 기판(102a)은 도시되지 않은 능동 성능 또는 회로를 포함할 수 있다. 기판(102a)은 예컨대 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 기판(102a)은 전도층 또는 반도체 요소, 즉 트랜지스터, 다이오드, 캐패시터, 저항기, 인덕터 등을 포함할 수 있다. 예컨대 GaAs, InP, Si/Ge 또는 SiC와 같은 화합물 반도체가 실리콘 대신에 사용될 수 있다. 기판(102a)은 예컨대, 실리콘-온-인슐레이터(SOI) 게르마늄-온-인슐레이터(GOI) 기판을 포함할 수 있다. 기판(102a)은 여기서 제1 기판(102a)으로서 지칭되기도 한다.
배선 구조(104a)는 복수의 절연 재료층을 포함하는 층간 절연막(IMD)(106a)을 포함한다. 배선 구조(104a)와 IMD(106a)는 여기서 제1 배선 구조(104a)와 제1 IMD(106a)로도 지칭된다. IMD(106a)는 복수의 전도선(108a)과 그 내부에 형성된 복수의 전도성 비아(110a)를 포함한다. IMD(106a), 전도선(108a) 및 전도성 비아(110a)는 제1 반도체 웨이퍼(120a)에 대해 예컨대 수평 방향 또는 수직 방향의 전기적 연결을 제공한다. IMD(106a)의 절연재료 층은 예컨대, 실리콘 이산화물, 실리콘 질화물, 실리콘 이산화물보다 작은 유전상수 또는 k 값(예, 약 3.9 이하의 k 값)을 갖는 저 유전상수(k) 절연 재료, 3.0 이하의 k 값을 갖는 초저-k(ELK) 유전 재료 또는 다른 종류의 재료를 포함할 수 있다.
전도선(108a)과 전도성 비아(110b)는 예컨대, Cu, Al, 이들의 합금과 같은 재료, 다른 전도성 재료, 시드층, 장벽층, 또는 이들의 조합 또는 다중층을 포함할 수 있다. 사다리꼴 또는 다른 형태를 가지고 전도선(108a)과 전도성 비아(110a)에 대해 전술한 바와 유사한 재료를 포함하는 복수의 전도성 특징부(112a)도 IMD(106a)에 형성될 수 있다. 일부 실시예에서 제1 기판(102a)에 근접 또는 인접한 IMD(106a)의 표면에 인접하게 접촉 패드(114)가 형성된다. 접촉 패드(114)는 예컨대, Cu, Cu 합금, Al, 또는 다른 전도성 재료를 포함할 수 있다. 전도선(108a), 전도성 비아(110a), 전도성 특징부(112a) 및 접촉 패드(114)는 예컨대, 다마신 공정 및/또는 에칭 제거 기법을 이용하여 IMD(106a)에 형성될 수 있다. 대안적으로, IMD(106a), 전도선(108a), 전도성 비아(110a), 전도성 특징부(112a) 및 접촉 패드(114)는 다른 재료를 포함할 수 있고, 다른 방법을 이용하여 형성될 수 있다.
제2 반도체 웨이퍼(120b)가 제공된다. 제2 반도체 웨이퍼(120b)도 역시 기판(102b)과 해당 기판(102b)에 결합된 배선 구조(104b)를 포함한다. 기판(102b)과 배선 구조(104b)도 여기서 제2 기판(102b)과 제2 배선 구조(104b)로 지칭된다. 배선 구조(104b)는 여기서 제2 IMD(106b)으로 지칭되는 IMD(106b)를 포함한다. IMD(106b)는 일부 실시예에서, 복수의 전도선(108b), 전도성 비아(110b) 및/또는 그 내부에 형성된 전도성 특징부(112b)를 포함한다. 기판(102b), IMD(106b), 전도선(108b), 전도성 비아(110b) 및 전도성 특징부(112b)는 예컨대, 제1 반도체 웨이퍼(120a)의 기판(102a), IMD(106a), 전도선(108a), 전도성 비아(110a) 및 전도성 특징부(112a)에 대해 설명된 바와 유사한 재료 및 형성 방법을 포함할 수 있다.
일부 실시예에서, 제2 반도체 웨이퍼(120b)는 예컨대 제1 반도체 웨이퍼(120a)와 다른 기능을 수행하도록 적합화된다. 일부 실시예에서, 제1 반도체 웨이퍼(120a)는 센서 소자를 포함하고, 제2 반도체 웨이퍼(120b)는 예컨대 주문형 집적 회로(ASIC) 소자를 포함한다. 제1 반도체 웨이퍼(120a)는 일부 실시예에서 도 1에서 가상선(예, 점선)으로 도시된 바와 같이 기판(102) 내에 형성된 다수의 화소를 포함하는 어레이 영역(116)을 포함한다. 일부 실시예에서, 어레이 영역(116) 위에 컬러 필터 재료/렌즈 재료(118)가 형성된다. 예를 들면, 어레이 영역(116)의 다수의 화소에 컬러 필터 재료가 형성되고, 컬러 필터 재료 위에 렌즈 재료가 형성된다. 어레이 영역(116) 내의 화소는 수신된 이미지를 감지하도록 적합화된다. 컬러 필터 재료는 반도체 소자(100)(도 1에는 도시되어 있지 않고 도 2 참조)가 예컨대 후면 조사형(BSI) 이미지 센서로 활용되는 경우 광을 적-녹-청(R,G 또는 B)의 기초 요소로 분리하도록 적합화된다. 컬러 필터 재료는 다른 예로서 일부 실시예에서 감광성 재료를 포함한다. 렌즈 재료는 예로서 일부 실시예에서 마이크로-렌즈 재료를 포함한다. 대안적으로, 렌즈 재료는 컬러 필터 재료와 렌즈 재료는 다른 재료를 포함할 수 있다. 일부 실시예에서, 컬러 필터 재료 또는 렌즈 재료 또는 컬러 필터 및 렌즈 재료(118)가 포함되지 않고, 어레이 영역(116)은 화소와 다른 종류의 소자를 포함할 수 있다. 어레이 영역(116)도 역시 여기에서 예컨대 특허 청구항의 일부에서 화소 어레이 영역(116)으로서 지칭된다.
제1 반도체 웨이퍼(120a)는 도 1 및 도 2에 도시된 바와 같이 일부 실시예에서 뒤집어진 상태에서 제2 반도체 웨이퍼(120b)에 접합된다. 제1 반도체 웨이퍼(120a)의 제1 배선 구조(104a)는 예컨대, 일부 실시예에서 제2 반도체 웨이퍼(120b)의 제2 배선 구조(104b)에 접합된다. 일부 실시예에서, 제1 반도체 웨이퍼(120a)의 제1 IMD(106a)는 예컨대 제2 반도체 웨이퍼(120b)의 제2 IMD(106b)에 접합된다.
제1 반도체 웨이퍼(120a)는 적절한 웨이퍼 접합 기법을 이용하여 제2 반도체 웨이퍼(120b)에 접합될 수 있다. 제1 반도체 웨이퍼(120a)는 예컨대, 유전체-유전체 접합, 금속-금속 접합, 금속-유전체 접합 또는 이들의 조합을 이용하여 제2 반도체 웨이퍼(120b)에 접합될 수 있다. 전형적으로 사용되는 웨이퍼 접합 기술의 일부 예는 직접 접합, 화학적 활성화 접합, 플라즈마 활성화 접합, 양극(anodic) 접합, 공정(eutectic) 접합, 유리 프릿(frit) 접합, 접착제 접합, 열압축 접합, 반응성 접합 및/또는 다른 접합을 포함한다. 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b)가 함께 접합된 후, 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b) 사이의 계면은 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b) 사이에 전기적으로 전도성인 경로를 제공할 수 있다. 일부 실시예에 따르면, 직접 접합 공정에서, 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b) 사이의 연결은 금속-금속 접합(예, 구리-구리 접합), 유전체-유전체 접합(예, 산화물-산화물 접합), 금속-유전체 접합(예, 산화물-구리 접합), 이들의 임의의 조합 및/또는 다른 접합을 이용하여 실시될 수 있다. 일부 실시예에서, 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b)는 다른 예로서 구리-실리콘 산화물 질화물(Cu-SiON) 접합 공정과 같은 적절한 금속-유전체 접합 기법을 이용하여 접합된다.
도 2는 일부 실시예에 따른 접합 공정 이후의 2개의 반도체 웨이퍼(120a, 120b)를 포함하는 반도체 소자(100)의 단면도이다. 반도체 소자(100)는 일부 실시예에서 이미지 센서 소자를 포함한다. 이미지 센서 소자는 일부 실시예에 따라 적층형 상보적 금속 산화물 반도체(CMOS) 이미지 센서(CIS) 소자 및/또는 BSI 이미지 센서 소자를 포함할 수 있다. 대안적으로, 반도체 소자(100)는 다른 종류의 소자를 포함할 수 있다.
제1 반도체 웨이퍼(120a)는 일부 실시예에서 접합 공정 이전에 뒤집어지므로, 제1 배선 구조(104a)에서 전도성 특징부(112a), 전도선(108a), 전도성 비아(110a) 및/또는 얕은 트렌치 소자 분리(STI) 영역(도시 생략; STI 영역은 예컨대 기판(102a)에 형성될 수 있음)은 제2 배선 구조(104b)에서 전도성 특징부(112b), 전도선(108b), 전도성 비아(110b) 및/또는 얕은 트렌치 소자 분리(STI) 영역(도시 생략; STI 영역은 예컨대 기판(102b)에 형성될 수 있음) 중 적어도 일부와 반대인 형태를 가질 수 있다. 예로서, 다각형 형태의 전도성 특징부(112a)는 다각형 형태의 전도성 특징부(112b)로부터 역전된 대칭 형상을 가지며, 비아(110a)는 비아(110b)로부터 역전된 형태를 가진다. 다른 실시예에서, 제1 반도체 웨이퍼(120a)는 접합 공정 이전에 역전되지 않을 수 있으며, 제1 배선 구조(104a)에서 전도성 특징부(112a), 전도선(108a), 전도성 비아(110a) 및/또는 STI 영역은 예컨대, 도시되지 않은 제2 배선 구조(104b)에서 전도성 특징부(112b), 전도선(108b), 전도성 비아(110b) 및/또는 STI 영역 중 적어도 일부의 형태에 대해 유사한 형태 및 배향을 가진다.
접촉 패드(114)는 도 1에 도시된 바와 같이 IMD(106a)와 거의 동평면일 수 있다. 다른 실시예에서, 접촉 패드(114)는 예컨대, 도 2에 도시된 바와 같이 IMD(106a)의 상부면 위에 배치된 엣지 부분과 같은 부분을 포함할 수 있다. 일부 실시예에서, 접촉 패드(114)는 언더-볼 배선(UBM) 구조 또는 포스트-패시베이션 배선(PPI) 구조의 접촉부를 포함할 수 있다. 솔더 볼, 마이크로 범프, C4(controlled collapse chip connection) 범프, 또는 이들의 조합과 같은 전도성 재료가 예로서 일부 실시예에서 제1 반도체 웨이퍼(120a)로의 전기적 연결을 위해 추후 접촉 패드(114)에 부착될 수 있다. 다른 실시예에서, 접촉 패드(114)는 와이어 본딩 패드를 포함할 수 있고, 와이어 본딩부는 다른 예로서 제1 반도체 웨이퍼(120a)로의 전기적 연결을 위해 추후 접촉 패드(114)에 부착될 수 있다. 대안적으로 접촉 패드(114)는 다른 종류의 접폭 패드를 포함할 수 있고, 다른 종류의 구조 및 기법을 사용하여 접촉 패드(114)로의 전기적 연결을 행할 수 있다.
도 3은 일부 실시예에 따라 반도체 웨이퍼 중 하나(예, 제1 반도체 웨이퍼(120a))의 기판(102a)의 일부가 제거된 이후의 반도체 소자(100)의 단면도이다. 본 발명의 일부 실시예에 따르면, 제1 반도체 웨이퍼(120a)로부터 기판(102a)의 일부가 제거되어 배선 구조(104a)의 일부가 노출된다. 제거된 기판(102a)의 부분은, 일부 실시예에 따라 a) 스크라이브 라인 영역(122)에 인접하고, b) 배선 구조(104a)의 접촉 패드(114) 위에 배치되고, c) 배선 구조(104a)의 복수의 접촉 패드(114) 위에 배치되고, d) 배선 구조(104a)의 접촉 패드 영역(124) 위에 배치되거나 이들의 조합[a), b), c) 및/또는 d)]에 따른 기판(102a)의 일부를 포함한다.
제1 기판(102a)의 일부는 일부 실시예에서 리소그래피 공정을 이용하여 제거될 수 있다. 예를 들면, 제1 기판(102a) 위에 포토레지스트 층(도시 생략)이 증착되거나 형성될 수 있으며, 포토레지스트 층은 이후 리소그래피 공정을 이용하여 패턴화된다. 리소그래피 공정은 포토레지스트 층을 상부에 원하는 패턴을 갖는 리소그래피 마스크를 통해 투과된 광 또는 그로부터 반사된 에너지에 노광하는 단계를 포함할 수 있다. 포토레지스트 층은 현상이 행해지고, 포트레지스트 층이 포지티브 또는 네거티브 포토레지스트인지 여부에 따라, 포토레지스트 층의 노광부 또는 비노광부가 제거 또는 식각되어 없어진다. 이후 포토레지스트 층은 기판(102a)의 일부가 에칭 공정으로 식각 제거되는 동안 에칭 마스크로서 사용된다. 기판(102a)과 포트레지스트 층 사이에는 경질의 마스크 재료(도시 생략)도 포함될 수 있다. 포토레지스트 층의 패턴은 경질의 마스크 재료에 전사될 수 있고, 다른 예로서, 경질의 마스크 또는 포토레지스트 층 및 경질의 마스크 양자는 기판(102a)의 일부가 에칭 공정으로 식각 제거되는 동안 에칭 마스크로서 사용될 수 있다. 대안적으로, 기판(102a)의 일부는 다른 방법을 이용하여 제거될 수 있다.
일부 실시예에서, 기판(102a)의 일부는 예컨대, 후방면 스크라이브 라인(BSSL) 에칭 공정 또는 다른 에칭 공정을 이용하여 제거될 수 있다. 기판(102a)의 일부는 일부 실시예에서 접합 공정 이후에 제거된다. 다른 실시예에서, 기판(102b)의 일부는 접합 공정 이전에 제1 반도체 웨이퍼(120a)로부터 제거될 수 있다(도면에 도시되지 않음).
도 3-5에 도시된 실시예에서, 기판(102a)의 일부는 배선 구조(104b)의 접촉 패드 영역(124) 위와 그리고 반도체 소자(100)의 스크라이브 라인 영역(122) 위로부터 제거된다. 접촉 패드 영역(124)은 복수의 접촉 패드(114)와 접촉 패드(114)에 인접한 영역을 포함한다. 예를 들면, 접촉 패드 영역(124)은 예로서 접촉 패드(114)의 측면으로부터 수 마이크로미터 내지 10 마이크로미터의 거리 등의 미리 정해진 거리만큼 이격된, 도 4에서 상면도로 도시된, 프레임의 형태를 가진다. 대안적으로, 접촉 패드 영역(124)은 접촉 패드(114)의 측면으로부터 다른 거리만큼 이격될 수 있다. 접촉 패드 영역(124)은 일부 실시예에서 모든 접촉 패드(114)에 인접하게 배치될 수 있다. 다른 실시예에서, 접촉 패드 영역(124)은 접촉 패드(114)의 일부에 인접하게 배치된다. 기판(102a)은 도시된 실시예에서 반도체 소자(100)의 중심 영역에 남겨지며; 대안적으로 기판(102a)은 중심 영역이 아닌 다른 영역에 남겨지며, 접촉 패드 영역(124)은 다른 형태를 가질 수 있다.
도 3은 도 4의 3-3'에서 본 도 4의 반도체 소자(100)의 단면도이다. 접촉 패드(114)는 일부 실시예에서 기판(102a)의 둘레 주변에 열로 배치된다. 대안적으로, 접촉 패드(114)는 다른 구성으로 배열될 수 있다. 스크라이브 라인 영역(122)은 반도체 소자(100)의 엣지에 배치된다. 스크라이브 라인 영역(122)은 복수의 반도체 소자(100)가 절단기 및/또는 레이저를 사용하여 제1 및 제2 반도체 웨이퍼(120a, 120b)로부터 서로 분리되어(예, 개별화) 함께 접합된 제1 및 제2 반도체 칩(120a, 120b)을 포함하는 개별 반도체 소자(100)를 형성하게 되는 영역을 포함한다.
도 3에 도시된 실시예에서, 제2 반도체 웨이퍼(120b)에는 관통 비아가 배치되지 않는다. 반도체 소자(100)에 대한 전기적 연결은 노출된 접촉 패드(114)를 사용하여 행할 수 있다. 예를 들면, 와이어 본딩부(도시 생략)의 일단부가 접촉 패드(114)에 연결되고, 와이어 본딩부의 타단부가 제1 기판(102a)의 표면 상의 접촉 패드(도시 생략)에 연결될 수 있다. 다른 예로서, 와이어 본딩부의 일단부가 접촉 패드(114)에 연결되고 와이어 본딩부의 타단부가 다른 외부 디바이스(도시 생략)에 연결될 수 있다. 대안적으로, 전기적 연결은 다른 디바이스와 기법을 이용하여 접촉 패드(114)에 대해 행해질 수 있다.
도 5는 일부 실시예에 따른 반도체 소자(100)의 단면도이다. 도 3 및 도 4에 도시된 바와 같이 배선 구조(104b)의 접촉 패드 영역(124) 위와 그리고 반도체 소자(100)의 스크라이브 라인 영역(122)으로부터 기판(102a)의 일부가 제거된다. 그러나, 도 5에 도시된 바와 같은 실시예에서, 제2 반도체 웨이퍼(102b)는 내부에 형성된 복수의 관통 비아(126)를 포함한다. 예컨대 반도체 소자(100)에 대해 수직적인 전기적 연결을 제공하는 반도체 소자(120b) 내에 하나 이상의 관통 비아(126)가 형성될 수 있다. 관통 비아(126)는 일부 실시예에서, 참조로 그 전체가 여기에 포함된 "배선 구조 및 방법"이란 제목으로 2013년 3월 15일자 출원된 미국 특허 출원 제13/839,860호에 기술된 방법을 사용하여 형성될 수 있다. 대안적으로, 다른 방법을 사용하여 관통 비아(126)를 형성할 수 있다. 관통 비아(126)는 예컨대, 제2 반도체 웨이퍼(120b)에 구멍을 투공하고 패턴화하고, 구멍에 절연 재료를 피복하고, 구멍에 접촉 물질을 충전하는 것에 의해 형성될 수 있다. 관통 비아(126)는 일부 실시예에서 반도체 웨이퍼(120a, 120b)에 대한 접합 전 또는 접합 후에 형성될 수 있다.
관통 비아(126)는 적어도 부분적으로 제2 반도체 웨이퍼(120b)를 관통하여 연장되며, 예컨대 제2 반도체 웨이퍼(120b)의 상부층으로부터 바닥층까지 또는 제2 반도체 웨이퍼(120b)의 여러 재료 층 사이에 제2 반도체 웨이퍼(120b)에 대한 수직적 전기적 연결을 제공한다. 일부 실시예에서, 관통 비아(126)는 제2 반도체 웨이퍼(120b)를 통해 제1 반도체 웨이퍼(120a)까지 및/또는 적어도 부분적으로 제1 반도체 웨이퍼(120a)를 통해 연장됨으로써 제1 반도체 웨이퍼(120a)와 제2 반도체 웨이퍼(120b) 사이에 수직적인 전기적 연결을 제공할 수 있다.
접촉 패드(도시 생략)는 반도체 소자(100)의 바닥에 대해 전기적 연결이 이루어질 수 있도록 관통 비아(126)에 결합될 수 있다. 다른 실시예에서, 접촉 패드를 포함하지 않고, 관통 비아(126)에 직접 전기적 연결이 이루어질 수 있다. 일부 실시예에서, 제2 반도체 웨이퍼(120b)의 복수의 관통 비아(126) 각각에 또는 관통 비아(126)에 결합된 접촉 패드에 전도성 재료(128)가 결합될 수 있다. 전도성 재료(128)는 예컨대 땜납 또는 다른 재료와 같은 공정(eutectic) 재료를 포함할 수 있다. 전도성 재료(128)는 솔더 볼, 마이크로 범프, C4 범프, 또는 이들의 조합을 포함할 수 있다. 전도성 재료(128)는 대안적으로 비구형 커넥터를 포함할 수 있다. 일부 실시예에서, 반도체 소자(100)에 전도성 재료(128)가 포함되지 않는다.
반도체 소자(100)는 도 5에도 도시된 제2 반도체 웨이퍼(120b)의 바닥면 상에 배치된 절연 재료(130)를 포함할 수 있다. 절연 재료(130)는 부동태 층을 포함할 수 있고, 예컨대, 폴리이미드 또는 다른 재료를 포함할 수 있다. 일부 실시예에서, 반도체 소자(100) 상에 절연 재료(130)가 포함되지 않는다.
도 5-14에서 예컨대 배선 구조(104a, 104b)와 IMD(106a, 106b)와 같이 도 1-4에 예시된 요소의 일부를 포함하지 않거나 표시하지 않음에 유의하여야 한다. 제1 및 제2 반도체 웨이퍼(120a, 120b)의 일부를 더 상세히 살펴보기 위해 도 1-4를 다시 참조할 수 있다.
도 6과 도 7-8은 일부 실시예에 따른 반도체 소자(100)의 상면도 및 단면도이다. 이들 실시예에서 배선 구조(104a)의 접촉 패드 영역(124) 위로부터 기판(102a)이 제거된다. 기판(102a)은 예컨대 반도체 소자(100)의 중심 영역과 스크라이브 라인 영역(122) 위에 남겨진다. 도 7은 도 6의 7-7'에서 바라본 반도체 소자(100)의 단면도이다. 도 8은 제2 반도체 웨이퍼(120b)에 관통 비아(126)가 형성되고 전도성 재료(128)과 절연 재료(130)가 반도체 소자(100)에 포함되거나 포함되지 않을 수 있는 도 5에 도시된 실시예와 유사한 일부 실시예를 나타낸다.
도 9 및 도 10은 일부 실시예에 따른 반도체 소자(100)의 상면도 및 단면도이다. 기판(102a)은 반도체 소자(100)의 스크라이브 라인 영역(122) 위로부터만 일부가 제거된다. 기판(102a)은 접촉 패드(114)와 접촉 패드 영역(124)(도 9 및 도 10에는 도시되지 않았지만 도 4 및 도 6 참조) 위에 남겨진다. 접촉 패드(114)와 접촉 패드 영역(124)은 기판(102a)에 의해 피복된 상대로 유지되어 이들 실시예에서 전기적 연결에 사용될 수 없으므로, 일부 실시예에서, 도 10에 도시된 바와 같이 반도체 소자(100)에 관통 비아(126)를 개재시키되 반도체 웨이퍼(120b)를 부분적으로 관통하도록, 제2 반도체 웨이퍼(120b)를 완전히 관통하도록, 또는 제2 반도체 웨이퍼(120b)를 완전히 관통하고 제1 반도체 웨이퍼(120a)를 부분적으로 관통하도록 연장되게 개재한다. 도 5 및 도 8에 예시된 실시예에 대해 설명된 바와 같이 반도체 소자(100) 상에 전도성 재료(128)와 절연 재료(130)가 포함되거나 포함되지 않을 수 있다.
도 11 및 도 12는 일부 실시예에 따른 반도체 소자(100)의 상면도 및 단면도이다. 이들 실시예에서 기판(102a)은 접촉 패드(114) 위로부터만 일부가 제거된다. 기판(102a)은 예컨대 반도체 소자(100)의 스크라이브 라인 영역(122) 위에 남겨진다. 일부 실시예에서 기판(102a)은 접촉 패드(114)의 적어도 일부 바로 위로부터 제거된다.
도 13 및 도 14는 일부 실시예에 따른 반도체 소자(100)의 상면도 및 단면도이다. 기판(102a)은 배선 구조(104b)의 접촉 패드(114) 위와 그리고 반도체 소자(100)의 스크라이브 라인 영역(122) 위로부터 일부가 제거된다.
도 11-14에 예시된 실시예에서, 기판(102a)은 배선 구조(104a)의 모든 접촉 패드(114) 위로부터 일부가 제거되거나, 예컨대 배선 구조(104a)의 접촉 패드(114) 중 하나 또는 일부의 위로부터 일부가 제거될 수 있다. 도시되지 않은 일부 실시예에서 기판(102a)의 일부는 접촉 패드(114)의 위에, 즉 접촉 패드(114)의 엣지 영역에 남겨질 수 있다.
도 9-14에 예시된 실시예는 도 5, 8, 10에 도시된 바와 같이 예컨대 일부 실시예에서 제2 반도체 웨이퍼(120b)에 형성된 관통 비아(126)를 역시 포함할 수 있다. 예컨대 제2 반도체 웨이퍼(120b) 상에 전도성 재료(128) 및/또는 절연 재료(130)가 포함되거나, 제2 반도체 웨이퍼(120b) 상에 전도성 재료(128) 및/또는 절연 재료(130)가 포함되지 않을 수 있다.
반도체 웨이퍼(120, 120b)가 함께 접합되고 제1 반도체 웨이퍼(120a)로부터 제1 기판(102a)의 일부가 제거된 후, 반도체 소자(100)[예, 접합된 반도체 웨이퍼(120a, 120b)]는 스크라이브 라인 영역(122)에 있는 스크라이브 라인을 따라 개별화됨으로써 복수의 소자를 형성한다. 일부 실시예에서 복수의 소자는 복수의 이미지 센서 소자를 포함한다. 일부 실시예에서, 스크라이브 라인 영역(122)은 개별화 공정 중에 소자로부터 완전히 제거된다. 다른 실시예에서, 스크라이브 라인 영역(122)은 개별화 공정 후 소자 상에 일부가 남겨진 상태로 존재한다. 개별화 공정 후, 청구범위의 일부에서, 각 소자 내의 제1 반도체 웨이퍼(120a)의 일부도 역시 여기서는 제1 반도체 칩(120a)으로 지칭되고, 각 소자 내의 제2 반도체 웨이퍼(120b)의 일부도 여기서 제2 반도체 칩(120b)으로 지칭된다.
도 15는 본 발명의 일부 실시예에 따른 반도체 소자(100)(추가로 도 1-3 참조)의 제조 방법의 흐름도(150)이다. 152 단계에서, 제1 반도체 웨이퍼(120a)가 제2 반도체 웨이퍼(120b)에 접합되는데, 제1 반도체 웨이퍼(120a)는 기판(102a)과 기판에 결합된 배선 구조(104a)를 포함한다. 154 단계에서, 기판(102a)의 일부가 제1 반도체 웨이퍼(120a)로부터 제거되어 배선 구조(104a)의 일부를 노출시킨다.
본 발명의 일부 실시예는 반도체 소자와 이미지 센서 소자의 제조 방법을 포함한다. 본 발명의 일부 실시예는 여기 설명되는 신규한 방법을 이용하여 제조된 반도체 소자 및 이미지 센서 소자도 포함한다.
본 발명의 일부 실시예의 장점은 함께 접합되는 2개의 반도체 칩(120a, 120b)을 포함하고 다양한 배선 구성 및 선택을 포함할 수 있는 새로운 반도체 소자(100) 및 이미지 센서 소자(100)를 제공하는 것을 포함한다. 이미지 센서 소자(100)는 일부 실시예에서 반도체 칩(120a, 120b)을 다른 특성부에 집적하여 단일의 반도체 소자(100) 또는 이미지 센서 소자(100)로 만드는 적층형 CIS 소자를 포함한다. 최적의 제조 공정을 이용하여 제1 반도체 칩(120a)과 제2 반도체 칩(120b)을 별도로 제조한 후, 반도체 칩(120a, 120b)을 함께 접합할 수 있다. 일부 실시예에서 기판(102a)의 일부를 제거하여 접촉 패드(114)를 노출시킴으로써 접촉 패드(114)는 전기적 연결의 실행에 사용될 수 있고, 이는 일부 실시예에서 요구되는 금속 경로 및 칩 영역을 감소시킨다. 여기 설명되는 새로운 제조 방법은 일부 실시예에서 전력 소비를 낮추고 동작 속도를 높이는 유연한 적용을 제공한다. 본 발명의 다양한 실시예는 반도체 소자(100)의 다양한 구성 및 장치를 제공한다. 또한, 새로운 반도체 소자(100)와 이미지 센서 소자(100) 구조 및 설계는 제조 공정 흐름에서 용이하게 실시될 수 있다.
본 발명의 일부 실시예에 따르면, 반도체 소자의 제조 방법은 기판과 해당 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계를 포함한다. 제1 반도체 웨이퍼로부터 기판의 일부가 제거되어 배선 구조의 일부를 노출시킨다.
다른 실시예에 따르면, 이미지 센서 소자의 제조 방법은 기판과 해당 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계를 포함한다. 기판의 일부가 제거되어 배선 구조의 일부를 노출시킨다. 제1 반도체 웨이퍼와 제2 반도체 웨이퍼는 개별화되어 복수의 이미지 센서 소자를 형성한다.
다른 실시예에 따르면, 이미지 센서 소자는 제1 반도체 칩을 포함하고, 상기 제1 반도체 칩은 기판과 해당 기판 위에 배치된 배선 구조를 포함한다. 이미지 센서 소자는 상기 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함한다. 제1 반도체 칩의 배선 구조는 일부가 노출된다.
일부 실시예에서, 제1 반도체 칩의 배선 구조의 노출된 부분은 스크라이브 라인 영역, 상기 배선 구조의 접촉 패드, 상기 배선 구조의 복수의 접촉 패드, 상기 배선 구조의 접촉 패드 영역 및 이들의 조합에 인접한 이미지 센서 소자의 영역을 포함한다.
본 발명의 일부 실시예와 그 장점이 상세하게 설명되었지만, 첨부된 특허청구항에 의해 정해지는 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경이 이루어질 수 있음을 이해하여야 한다. 예를 들면, 당업자의 경우, 여기 설명된 특징, 기능, 공정 및 재료 중 다수가 본 발명의 범위 내에 유지되면서 변경될 수 있음을 쉽게 이해할 것이다. 또한, 본 발명의 범위는 명세서에 기재된 특정 실시예의 공정, 장치, 제조, 물질의 조성, 수단, 방법 및 단계에 한정되도록 의도된 것이 아니다. 당업자가 본 발명의 개시로부터 쉽게 알 수 있는 바와 같이, 여기 기술된 대응하는 실시예와 실질적으로 동일한 기능 또는 결과를 수행 또는 달성하는, 현재 존재하거나 차후 개발될, 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계를 본 발명에 따라 활용할 수 있다. 따라서, 첨부된 특허 청구항은 해당 청구 범위 내에 이와 같은 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계를 포함하도록 의도된 것이다.
Claims (10)
- 반도체 소자의 제조 방법에 있어서,
기판과 상기 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계로서, 상기 배선 구조는 복수의 절연층과 복수의 전도층을 포함하고, 상기 배선 구조의 제1 부분 내의 전도층은 상기 배선 구조의 접촉 패드이고, 상기 접촉 패드는 상기 기판에 접촉하는 것인, 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계와;
상기 배선 구조의 제1 부분 내의 접촉 패드를 노출시키도록 상기 제1 반도체 웨이퍼로부터 상기 기판의 제1 부분을 제거하는 단계로서, 상기 기판의 제1 부분은 상기 배선 구조의 제1 부분 위에 위치하는 것인, 상기 기판의 제1 부분을 제거하는 단계와;
상기 배선 구조의 제2 부분을 노출시키도록 스크라이브 라인 영역 위에서 상기 제1 반도체 웨이퍼로부터 상기 기판의 제2 부분을 제거하는 단계로서, 상기 배선 구조의 제2 부분은 상기 스크라이브 라인 영역 내에 배치되고, 상기 기판의 제2 부분은 상기 배선 구조의 제2 부분 위에 위치하는 것인, 상기 기판의 제2 부분을 제거하는 단계를 포함하는 것인, 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 기판의 제1 부분을 제거하는 단계는, i) 상기 배선 구조의 접촉 패드 위로부터 상기 기판의 일부, 또는 ii) 상기 배선 구조의 접촉 패드 영역 위로부터 상기 기판의 일부, 중 적어도 하나를 제거하는 단계를 더 포함하는 것인, 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 기판은 제1 기판을 포함하고, 상기 배선 구조는 제1 배선 구조를 포함하고, 상기 제2 반도체 웨이퍼는 제2 기판과 상기 제2 기판 위에 배치된 제2 배선 구조를 포함하며, 상기 제1 반도체 웨이퍼를 상기 제2 반도체 웨이퍼에 접합하는 단계는 상기 제1 배선 구조를 상기 제2 배선 구조에 접합하는 단계를 포함하는 것인, 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제1 반도체 웨이퍼는 상기 기판에 배치된 화소 어레이 영역을 갖는 센서 칩을 포함하는 것인, 반도체 소자의 제조 방법.
- 이미지 센서 소자의 제조 방법에 있어서,
기판과 상기 기판에 결합된 배선 구조를 포함하는 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계로서, 상기 기판은 바깥(outer) 영역에 의해 직접 둘러싸인 중심 영역을 포함하고, 상기 중심 영역은 상기 기판 내에 배치된 픽셀 어레이 영역을 포함하고, 상기 배선 구조는 배선 층들의 스택을 포함하고, 상기 스택은 상기 제1 반도체 웨이퍼로부터 연장하고, 상기 배선 구조의 제1 전도 부분은 상기 제1 반도체 웨이퍼와 직접 인접(adjoin)하는 것인, 제1 반도체 웨이퍼를 제2 반도체 웨이퍼에 접합하는 단계와;
적어도 상기 중심 영역 바깥의 상기 배선 구조의 제1 전도 부분을 노출시키도록 상기 기판의 바깥 영역을 제거하는 단계와;
복수의 이미지 센서 소자를 형성하도록 상기 제1 반도체 웨이퍼와 상기 제2 반도체 웨이퍼를 개별화하는(singulating) 단계를 포함하는, 이미지 센서 소자의 제조 방법. - 제5항에 있어서, 상기 기판의 바깥 영역을 제거하는 단계는, 상기 배선 구조의 접촉 패드 위로부터, 상기 배선 구조의 복수의 접촉 패드 위로부터 및 상기 배선 구조의 접촉 패드 영역 위로부터 스크라이브 라인 영역(scribe line region)에 근접한 상기 기판을 제거하는 단계를 포함하는 것인, 이미지 센서 소자의 제조 방법.
- 제5항에 있어서, 상기 제1 반도체 웨이퍼를 상기 제2 반도체 웨이퍼에 접합하기 이전에, 상기 제1 반도체 웨이퍼를 뒤집는 단계를 더 포함하는, 이미지 센서 소자의 제조 방법.
- 제5항에 있어서, 상기 제2 반도체 웨이퍼는 내부에 형성된 복수의 관통 비아를 포함하는 것인, 이미지 센서 소자의 제조 방법.
- 제8항에 있어서, 상기 제2 반도체 웨이퍼의 상기 복수의 관통 비아 각각에 전도성 재료를 결합시키는 단계를 더 포함하는, 이미지 센서 소자의 제조 방법.
- 이미지 센서 소자에 있어서,
기판과 상기 기판 위에 배치된 배선 구조를 포함하는 제1 반도체 칩으로서, 상기 배선 구조는 최상면과 최하면을 갖고, 상기 최상면은 상기 기판에 인접하고, 상기 최하면은 상기 기판과 먼 쪽인, 상기 제1 반도체 칩과;
면대면 배치(face to face configuration)로 상기 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함하고,
상기 제2 반도체 칩은 제2 배선 구조와 전도성 관통 비아를 포함하고, 상기 전도성 관통 비아는 상기 제2 반도체 칩의 전면(face surface)로부터 상기 제2 반도체 칩을 관통하여 상기 제2 반도체 칩의 후면으로 연장하고, 상기 전도성 관통 비아는 상기 배선 구조를 상기 제2 반도체 칩의 후면 상의 외부 커넥터에 전기적으로 연결시키고,
상기 제1 반도체 칩의 배선 구조의 제1 층은 상기 제1 반도체 칩의 기판을 관통하여 노출되고, 상기 제1 층은 상기 배선 구조의 적어도 하나의 다른 층에 비해 상기 제1 반도체 칩의 기판에 인접하고,
상기 제1 층의 제1 노출된 부분은 상기 배선 구조의 전도 부분을 포함하고, 상기 제1 층의 제2 노출된 부분은 스크라이브 라인 영역이고, 상기 제1 층의 제1 노출된 부분의 전도 부분은 상기 배선 구조의 최상면과 동일 평면 상의 표면을 갖는 것인, 이미지 센서 소자.
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| KR1020140182389A KR101768292B1 (ko) | 2013-12-18 | 2014-12-17 | 이미지 센서 소자, 이미지 센서 소자 제조 방법 및 반도체 소자 제조 방법 |
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