KR101747734B1 - 타이밍 제어부 및 그 구동방법 - Google Patents

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Abstract

본 발명은 구동 안정화를 도모한 타이밍 제어부 및 그 구동방법에 관한 것으로, 프레임 스타트 신호를 기준으로 초기화 되는 제 1 클럭 신호 및 제 2 클럭 신호를 출력하며, 상기 제 1 및 제 2 클럭 신호의 출력 수는 동일하도록 함과 아울러 상기 제 1 클럭 신호의 출력이 상기 제 2 클럭 신호보다 기준시간만큼 먼저 시작되도록 설정하는 타이밍 제어회로; 및 상기 제 1 및 제 2 클럭 신호를 이용하여 게이트 구동부에 공급될 다수의 클럭 펄스를 출력하며, 상기 제 1 클럭 신호의 상승 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 하이 전압으로 출력하고, 상기 제 2 클럭 신호의 하강 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 로우 전압으로 출력하는 레벨 쉬프터를 포함하며; 그리고 상기 타이밍 제어회로는 상기 제 1 및 제 2 클럭 신호의 출력 수를 카운팅 하는 카운터부와; 상기 제 1 클럭 신호의 출력 시작시점부터 상기 기준시간 동안 상기 제 2 클럭 신호의 출력을 차단하고, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수가 동일해지면 상기 제 2 클럭 신호의 출력을 차단하는 차단부; 및 상기 제 1 클럭 신호의 최종 출력 수가 상기 제 2 클럭 신호의 최종 출력 수보다 클 경우, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수의 편차만큼 상기 제 2 클럭 신호를 추가적으로 발생하는 신호 추가부를 포함하는 것을 특징으로 한다.

Description

타이밍 제어부 및 그 구동방법{TIMING CONTROLLER AND METHOD FOR DRIVING THE SAME}
본 발명은 구동 안정화를 도모한 타이밍 제어부 및 그 구동방법에 관한 것이다.
최근, 디스플레이 소자 중, 우수한 화질과 경량, 박형, 저전력의 특징으로 인하여 디스플레이 장치로 평판 표시장치(Flat Panel Display)들이 많이 사용되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 유기발광다이오드 표시장치(Organic Light Emitting Diode Display) 등이 있으며, 이들 대부분이 상용화되어 시판되고 있다.
평판 표시장치는 다수의 화소들이 매트릭스 형태로 배열된 표시패널과, 표시패널의 게이트 라인들을 구동하는 게이트 구동부와, 표시패널의 데이터 라인들을 구동하는 데이터 구동부와, 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부 등을 포함한다. 여기서, 게이트 구동부는 부피와 무게를 절감하기 위해 표시패널에 내장될 수 있는 데, 이를 GIP(Gate In Panel)형 평판 표시장치라 한다.
GIP형 평판 표시장치에서 타이밍 제어부는 타이밍 제어회로와 레벨 쉬프터를 포함한다. 타이밍 제어회로는 프레임 스타트 신호(GST), 제 1 및 제 2 클럭 신호(GCLK, MCLK), 출력 인에이블 신호(E/O) 등을 출력한다. 레벨 쉬프터는 상기 신호들(GST, GCLK, MCLK, E/O)을 이용해서 게이트 구동부에 공급될 다수의 클럭 펄스들(CLK1~CLK6)을 생성한다.
구체적으로, 레벨 쉬프터는 제 1 클럭 신호(GCLK)의 상승 시점에 동기하여 클럭 펄스들(CLK1~CLK6)을 게이트 하이 전압(VGH)으로 출력하고, 제 2 클럭신호(MCLK)의 하강 시점에 동기하여 클럭 펄스들(CLK1~CLK6)을 게이트 로우 전압(VGL)으로 출력한다. 즉, 타이밍 제어회로부터 출력되는 제 1 클럭 신호(GCLK)는 클럭 펄스들(CLK1~CLK6)의 상승 시점을 제어하는 신호이고, 제 2 클럭 신호(MCLK)는 클럭 펄스들(CLK1~CLK6)의 하강 시점을 제어하는 신호이다.
그런데, 상기와 같은 GIP형 평판 표시장치는 다음과 같은 문제점이 있다. 타이밍 제어회로가 제 1 및 제 2 클럭 신호(GCLK, MCLK)를 비정상적으로 출력하면, 레벨 쉬프터는 비정상적인 클럭 펄스들(CLK1~CLK6)을 출력하게 된다. 그러면, 게이트 구동부는 비정상적인 클럭 펄스들(CLK1~CLK6) 때문에 게이트 하이 전압(VGH)이 지속되는 스캔 신호를 게이트 라인에 공급하게 된다. 게이트 하이 전압(VGH)이 지속되는 스캔 신호가 게이트 라인에 공급되면, 해당 게이트 라인과 접속된 스위칭 TFT는 지속적으로 턴-온 되어 표시영상의 불량을 초래한다. 따라서, 타이밍 제어회로에서 비정상적으로 출력되는 제 1 및 제 2 클럭 신호(GCLK, MCLK)는 결과적으로 표시영상의 불량을 야기하는 것이다.
한편, 타이밍 제어회로는 상기와 같은 문제점에도 불구하고 레벨 쉬프터에서 출력되는 비정상적인 클럭 펄스들(CLK1~CLK6)을 피드백 하기 어려운데, 이는 레벨 쉬프터 출력전압이 타이밍 제어회로의 구동전압보다 상대적으로 높은 고전압이기 때문이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 구동 안정화를 도모한 타이밍 제어부 및 그 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 타이밍 제어부는 프레임 스타트 신호를 기준으로 초기화 되는 제 1 클럭 신호 및 제 2 클럭 신호를 출력하며, 상기 제 1 및 제 2 클럭 신호의 출력 수는 동일하도록 함과 아울러 상기 제 1 클럭 신호의 출력이 상기 제 2 클럭 신호보다 기준시간만큼 먼저 시작되도록 설정하는 타이밍 제어회로; 및 상기 제 1 및 제 2 클럭 신호를 이용하여 게이트 구동부에 공급될 다수의 클럭 펄스를 출력하며, 상기 제 1 클럭 신호의 상승 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 하이 전압으로 출력하고, 상기 제 2 클럭 신호의 하강 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 로우 전압으로 출력하는 레벨 쉬프터를 포함하며; 그리고 상기 타이밍 제어회로는 상기 제 1 및 제 2 클럭 신호의 출력 수를 카운팅 하는 카운터부와; 상기 제 1 클럭 신호의 출력 시작시점부터 상기 기준시간 동안 상기 제 2 클럭 신호의 출력을 차단하고, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수가 동일해지면 상기 제 2 클럭 신호의 출력을 차단하는 차단부; 및 상기 제 1 클럭 신호의 최종 출력 수가 상기 제 2 클럭 신호의 최종 출력 수보다 클 경우, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수의 편차만큼 상기 제 2 클럭 신호를 추가적으로 발생하는 신호 추가부를 포함하는 것을 특징으로 한다.
상기 기준시간은 상기 제 1 클럭 신호가 연속적으로 3 번 출력되는 기간인 것을 특징으로 한다.
상기 카운터부는 상기 제 1 및 제 2 클럭 신호의 상승 시점을 카운팅 하는 것을 특징으로 한다.
상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 일정 기간씩 지연된 위상을 가지며, 상기 제 1 및 제 2 클럭 신호의 출력 주기는 1 수평 기간으로서 동일한 것을 특징으로 한다.
상기 게이트 구동부는 평판 표시장치의 표시패널에 내장된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 타이밍 제어부의 구동방법은 프레임 스타트 신호를 기준으로 초기화 되는 제 1 클럭 신호 및 제 2 클럭 신호를 출력하며, 상기 제 1 및 제 2 클럭 신호의 출력 수는 동일하도록 함과 아울러 상기 제 1 클럭 신호의 출력이 상기 제 2 클럭 신호보다 기준시간만큼 먼저 시작되도록 설정하는 타이밍 제어회로; 및 상기 제 1 및 제 2 클럭 신호를 이용하여 게이트 구동부에 공급될 다수의 클럭 펄스를 출력하며, 상기 제 1 클럭 신호의 상승 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 하이 전압으로 출력하고, 상기 제 2 클럭 신호의 하강 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 로우 전압으로 출력하는 레벨 쉬프터를 포함하는 타이밍 제어부의 구동방법에 있어서, 상기 제 1 및 제 2 클럭 신호의 출력 수를 카운팅 하는 단계; 상기 제 1 클럭 신호의 출력 시작시점부터 상기 기준시간 동안 상기 제 2 클럭 신호의 출력을 차단하고, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수가 동일해지면 상기 제 2 클럭 신호의 출력을 차단하는 단계; 및 상기 제 1 클럭 신호의 최종 출력 수가 상기 제 2 클럭 신호의 최종 출력 수보다 클 경우, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수의 편차만큼 상기 제 2 클럭 신호를 추가적으로 발생하는 단계를 포함한다.
상기 기준시간은 상기 제 1 클럭 신호가 연속적으로 3 번 출력되는 기간인 것을 특징으로 한다.
상기 카운터부는 상기 제 1 및 제 2 클럭 신호의 상승 시점을 카운팅 하는 것을 특징으로 한다.
상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 일정 기간씩 지연된 위상을 가지며, 상기 제 1 및 제 2 클럭 신호의 출력 주기는 1 수평 기간으로서 동일한 것을 특징으로 한다.
상기 게이트 구동부는 평판 표시장치의 표시패널에 내장된 것을 특징으로 한다.
본 발명에 따른 타이밍 제어부는 구동 안정화부(16)가 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)가 출력되는 것을 미리 차단하거나, 필요시 제 2 클럭 신호(MCLK)를 추가로 발생하여 게이트 하이 전압(VGH)을 유지하는 클럭 펄스를 강제로 게이트 로우 전압(VGL)으로 변환한다. 이에 따라, 본 발명은 비정상적인 상황에서도 클럭 펄스가 안정적으로 출력되어 구동 안정화를 도모할 수 있다.
도 1은 본 발명의 실시 예에 따른 타이밍 제어부(8)가 포함된 평판 표시장치의 구성도이다.
도 2는 도 1에 도시된 타이밍 제어부(8)의 구성도이다.
도 3은 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 구동 파형도이다.
도 4는 도 2에 도시된 레벨 쉬프터(12)의 출력 파형도이다.
도 5는 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)를 설명하기 위한 도면이다.
도 6은 도 2에 도시된 구동 안정화부(16)의 구성 블록도이다.
도 7a 내지 도 7c는 도 6에 도시된 구동 안정화부(16)를 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 시뮬레이션이다.
이하, 본 발명의 실시 예에 따른 타이밍 제어부 및 그 구동방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
한편, 본 발명에 따른 타이밍 제어부는 GIP형 평판 표시장치를 구동하기 위한 것으로서, 표시패널에 내장된 게이트 구동부를 제어하게 된다.
도 1은 본 발명의 실시 예에 따른 타이밍 제어부(8)가 포함된 평판 표시장치의 구성도이고, 도 2는 도 1에 도시된 타이밍 제어부(8)의 구성도이다.
도 1에 도시된 평판 표시장치는 표시패널(2), 게이트 구동부(4), 데이터 구동부(6), 및 타이밍 제어부(8)를 포함한다.
표시패널(2)은 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차로 화소(P)를 정의한다. 각 화소(P)는 게이트 라인(GL)으로부터 제공된 스캔 신호에 응답하여, 데이터 라인(DL)으로부터 데이터 전압을 제공받으며, 이 데이터 전압에 따라 화상을 표시하게 된다.
게이트 구동부(4)는 타이밍 제어부(8)로부터 제공된 게이트 제어신호(GCS), 즉 게이트 스타트 펄스(Vst)와 다수의 클럭 펄스(CLK1~CLK6)를 이용하여 다수의 게이트 라인(GL)에 스캔 신호를 순차적으로 공급한다. 이러한, 게이트 구동부(4)는 표시패널(2)에 내장되어 그 부피와 무게를 절감하게 된다.
데이터 구동부(6)는 타이밍 제어부(8)로부터 제공된 데이터 제어신호(DCS)에 따라 타이밍 제어부(8)로부터 입력되는 영상 데이터(RGB)를 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다.
타이밍 제어부(8)는 게이트 구동부(4) 및 데이터 구동부(6)의 구동 타이밍을 제어한다. 이를 위해, 타이밍 제어부(8)는 도 2에 도시된 바와 같이, 타이밍 제어회로(10)와, 레벨 쉬프터(12)와, 영상 정렬부(14), 및 구동 안정화부(16)를 포함한다.
영상 정렬부(14)는 외부로부터 입력된 영상 데이터(RGB)를 표시패널(2)의 해상도에 맞게 정렬하여 데이터 구동부(6)에 공급한다.
타이밍 제어회로(10)는 외부로부터 입력되는 동기신호 즉, 수평 동기신호(HSync), 수직 동기신호(VSync), 도트 클럭(DCLK), 데이터 인에이블 신호(DE) 등을 이용하여 데이터 제어신호(DCS)를 출력한다. 여기서, 데이터 제어신호(DCS)는 데이터 구동부(6)의 출력기간을 제어하는 소스 출력 인에이블(SOE; Source Output Enable), 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(SSP; Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(SSC; Source Shift Clock) 등을 포함한다.
또한, 타이밍 제어회로(10)는 동기신호를 이용하여 프레임 스타트 신호(GST)와, 제 1 클럭 신호(GCLK)와, 제 2 클럭 신호(MCLK)와, 출력 인에이블 신호(E/O)를 출력한다. 여기서, 제 1 클럭 신호(GCLK)는 클럭 펄스들(CLK1~CLK6)의 상승 시점을 제어하는 신호이고, 제 2 클럭 신호(MCLK)는 클럭 펄스들(CLK1~CLK6)의 하강 시점을 제어하는 신호이다. 이와 같은, 제 1 및 제 2 클럭 신호(GCLK, MCLK)에 대해 보다 구체적으로 살펴보면 다음과 같다.
도 3은 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 구동 파형도이고, 도 4는 도 2에 도시된 레벨 쉬프터(12)의 출력 파형도이다.
도 3을 참조하면, 타이밍 제어회로(10)로부터 출력되는 제 1 및 제 2 클럭 신호(GCLK, MCLK)는 프레임 스타트 신호(GST)를 기준으로 초기화 된다. 그리고 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 출력 수는 각각 n 개로 동일하며, 출력 주기도 각각 1 수평 기간(1H)으로 동일하다. 대신, 제 1 클럭 신호(GCLK)의 출력은 제 2 클럭 신호(MCLK)보다 기준시간(T)만큼 먼저 시작되고, 제 2 클럭 신호(MCLK)는 제 1 클럭 신호(GCLK)보다 일정 기간씩 지연된 위상을 갖고 출력된다.
레벨 쉬프터(12)는 도 4에 도시된 바와 같이, 제 1 클럭 신호(GCLK)의 상승 시점에 동기하여 클럭 펄스들(CLK1~CLK6)을 게이트 하이 전압(VGH)으로 출력하고, 제 2 클럭신호(MCLK)의 하강 시점에 동기하여 클럭 펄스들(CLK1~CLK6)을 게이트 로우 전압(VGL)으로 출력한다.
여기서, 기준시간(T)은 프레임 스타트 신호(GST)의 출력시점을 기준으로 제 1 클럭 신호(GCLK)가 연속적으로 3 번 출력 되는 기간이며, 기준시간(T) 동안에는 제 2 클럭 신호(MCLK)가 출력되지 않는다. 이러한, 기준시간(T)은 서로 다른 위상 차를 갖고 순환하는 6 종의 클럭 펄스(CLK1~CLK6)를 만들기 위해 설정된 기간이다. 한편, 실시 예는 6 종의 클럭 펄스(CLK1~ CLK6)를 포함하지만, 클럭 펄스는 2 개 이상이면 몇 개라도 사용할 수 있다. 따라서, 실시 예에 따른 기준시간(T)은 클럭 펄스가 몇 종으로 발생되느냐에 따라 달라질 수 있다. 예를 들어, 기준시간(T)은 제 1 클럭 신호(GCLK)가 연속적으로 2 번, 4 번 출력되는 기간이 될 수 있다.
한편, 타이밍 제어회로(10)는 외부로부터 제공되는 동기신호가 비정상적일 경우 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)를 출력할 수 있는데, 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)는 도 5에 도시된 바와 같이, 3 가지 경우가 될 수 있다.
도 5-(a)를 참조하면, 첫 번째로 비정상적인 경우는 제 2 클럭 신호(MCLK)가 프레임 스타트 신호(GST)의 출력시점을 기준으로 기준시간(T) 경과 전에 출력되는 경우이다.
그리고 도 5-(b)를 참조하면, 두 번째로 비정상적인 경우는 제 2 클럭 신호(MCLK)의 출력 수가 제 1 클럭 신호(GCLK)의 출력 수보다 적은 경우이다.
마지막으로 도 5-(c)를 참조하면, 세 번째로 비정상적인 경우는 제 2 클럭 신호(MCLK)의 출력 수가 제 1 클럭 신호(GCLK)의 출력 수보다 많은 경우이다.
상기와 같은 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)가 레벨 쉬프터(12)에 공급되면, 레벨 쉬프터(12)는 게이트 하이 전압(VGH)이 지속되는 클럭 펄스들(CLK1~CLK6)을 발생하여 게이트 구동부(4)에 공급하게 되는 문제점이 있다.
실시 예는 상기에서 언급한 비정상적인 제 1 제 2 클럭 신호(GCLK, MCLK)로 인한 구동오류를 방지하도록 구동 안정화부(16)를 포함하는데, 구동 안정화부(16)는 타이밍 제어회로(10)에 내장될 수 있다.
도 6은 도 2에 도시된 구동 안정화부(16)의 구성 블록도이다. 그리고 도 7a 내지 도 7c는 도 6에 도시된 구동 안정화부(16)를 설명하기 위한 도면이다.
도 6을 참조하면, 구동 안정화부(16)는 카운터부(18)와, 차단부(20), 및 신호 추가부(22)를 포함한다.
카운터부(18)는 타이밍 제어회로(10)로부터 출력되는 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 출력 수를 카운팅한다. 이때, 카운터부(18)는 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 상승 시점을 카운팅 한다.
차단부(20)는 카운터부(18)에서 카운팅된 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 출력 수를 참고하여, 제 2 클럭 신호(GCLK, MCLK)의 출력을 선택적으로 차단(Masking) 한다.
구체적으로, 차단부(20)는 도 7a에 도시된 바와 같이, 프레임 스타트 신호(GST)의 출력 시작시점부터 기준시간(T) 동안 제 2 클럭 신호(MCLK)의 출력을 차단한다. 이에 따라, 실시 예는 제 2 클럭 신호(MCLK)가 기준시간(T) 경과 전에 출력되는 것을 방지할 수 있다.
또한, 차단부(20)는 도 7b에 도시된 바와 같이, 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 최종 출력 후, 그 출력 수가 서로 동일해지면 제 2 클럭 신호(MCLK)의 출력을 차단한다. 이에 따라, 실시 예는 제 2 클럭 신호(MCLK)가 제 1 클럭 신호(MCLK) 보다 비정상적으로 많이 출력되는 것을 방지할 수 있다.
신호 추가부(22)는 카운터부(18)에서 카운팅된 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 출력 수를 참고하여, 제 1 클럭 신호(GCLK)의 최종 출력 수가 제 2 클럭 신호(MCLK)의 최종 출력 수보다 클 경우, 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 최종 출력 수의 편차만큼 제 2 클럭 신호(MCLK)를 추가적으로 발생한다.
구체적으로, 신호 추가부(22)는 도 7c에 도시된 바와 같이, 마지막 제 2 클럭 신호(MCLK)가 출력된 후에 제 1 및 제 2 클럭 신호(GCLK, MCLK)의 최종 출력 수를 비교한다. 그리고 신호 추가부(22)는 제 2 클럭 신호(MCLK)의 출력 수가 제 1 클럭 신호(GCLK)의 출력 수보다 작을 경우, 1 수평 기간(1H) 경과 후에 그 편차만큼 연속적으로 제 2 클럭 신호(MCLK)를 출력한다. 예를 들어, 제 1 클럭 신호(GCLK)의 최종 출력 수가 제 2 클럭 신호(MCLK)의 최종 출력 수보다 3개가 더 많다면, 신호 추가부(22)는 1 수평 기간(1H) 경과 후에 연속적으로 3개의 제 2 클럭 신호(MCLK)를 추가로 발생한다. 이에 따라, 실시 예는 제 1 클럭 신호(GCLK)의 출력 수가 제 2 클럭 신호(MCLK)의 출력 수보다 많아서 레벨 쉬프터(12)가 게이트 하이 전압(VGH)이 지속되는 클럭 펄스들(CLK1~CLK6)을 출력하는 것을 방지할 수 있다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 시뮬레이션이다. 구체적으로, 도 8a는 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)에 따른 클럭 펄스들(CLK1~CLK6)의 시뮬레이션이고, 도 8b는 본 발명에 따른 클럭 펄스들(CLK1~CLK6)의 시뮬레이션이다.
도 8a를 참조하면, 본 발명에 따른 구동 안정화부(16)가 미 적용된 타이밍 제어부는 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)가 레벨 쉬프터에 공급됨에 따라, 게이트 하이 전압(VGH)으로 출력된 클럭 펄스가 게이트 로우 전압(VGL)으로 전환되지 못한 채, 게이트 하이 전압(VGH)을 지속적으로 유지하며 출력된다. 이러한 클럭 펄스는 게이트 라인(GL)과 접속된 스위칭 TFT를 지속적으로 턴-온 시키게 되므로, 표시품질 저하를 야기한다.
하지만, 본 발명에 따른 타이밍 제어부는 구동 안정화부(16)가 비정상적인 제 1 및 제 2 클럭 신호(GCLK, MCLK)가 출력되는 것을 미리 차단하거나, 제 2 클럭 신호(MCLK)를 추가로 발생하여 게이트 하이 전압(VGH)을 유지하는 클럭 펄스를 강제로 게이트 로우 전압(VGL)으로 변환한다. 이에 따라, 본 발명은 도 8b에 도시된 바와 같이, 비정상적인 상황에서도 클럭 펄스가 안정적으로 출력되는 것을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 타이밍 제어회로 16: 구동 안정화부
12: 레벨 쉬프터 14: 영상 정렬부
18: 카운터부 20: 차단부
22: 신호 추가부

Claims (10)

  1. 프레임 스타트 신호를 기준으로 초기화 되는 제 1 클럭 신호 및 제 2 클럭 신호를 출력하며, 상기 제 1 및 제 2 클럭 신호의 출력 수는 동일하도록 함과 아울러 상기 제 1 클럭 신호의 출력이 상기 제 2 클럭 신호보다 기준시간만큼 먼저 시작되도록 설정하는 타이밍 제어회로; 및
    상기 제 1 및 제 2 클럭 신호를 이용하여 게이트 구동부에 공급될 다수의 클럭 펄스를 출력하며, 상기 제 1 클럭 신호의 상승 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 하이 전압으로 출력하고, 상기 제 2 클럭 신호의 하강 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 로우 전압으로 출력하는 레벨 쉬프터를 포함하며; 그리고
    상기 타이밍 제어회로는 상기 제 1 및 제 2 클럭 신호의 출력 수를 카운팅 하는 카운터부와; 상기 제 1 클럭 신호의 출력 시작시점부터 상기 기준시간 동안 상기 제 2 클럭 신호의 출력을 차단하고, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수가 동일해지면 상기 제 2 클럭 신호의 출력을 차단하는 차단부; 및 상기 제 1 클럭 신호의 최종 출력 수가 상기 제 2 클럭 신호의 최종 출력 수보다 클 경우, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수의 편차만큼 상기 제 2 클럭 신호를 추가적으로 발생하는 신호 추가부를 포함하는 것을 특징으로 하는 타이밍 제어부.
  2. 제 1 항에 있어서,
    상기 기준시간은 상기 제 1 클럭 신호가 연속적으로 3 번 출력되는 기간인 것을 특징으로 하는 타이밍 제어부.
  3. 제 1 항에 있어서,
    상기 카운터부는 상기 제 1 및 제 2 클럭 신호의 상승 시점을 카운팅 하는 것을 특징으로 하는 타이밍 제어부.
  4. 제 1 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 일정 기간씩 지연된 위상을 가지며,
    상기 제 1 및 제 2 클럭 신호의 출력 주기는 1 수평 기간으로서 동일한 것을 특징으로 하는 타이밍 제어부.
  5. 제 1 항에 있어서,
    상기 게이트 구동부는 평판 표시장치의 표시패널에 내장된 것을 특징으로 하는 타이밍 제어부.
  6. 프레임 스타트 신호를 기준으로 초기화 되는 제 1 클럭 신호 및 제 2 클럭 신호를 출력하며, 상기 제 1 및 제 2 클럭 신호의 출력 수는 동일하도록 함과 아울러 상기 제 1 클럭 신호의 출력이 상기 제 2 클럭 신호보다 기준시간만큼 먼저 시작되도록 설정하는 타이밍 제어회로; 및 상기 제 1 및 제 2 클럭 신호를 이용하여 게이트 구동부에 공급될 다수의 클럭 펄스를 출력하며, 상기 제 1 클럭 신호의 상승 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 하이 전압으로 출력하고, 상기 제 2 클럭 신호의 하강 시점에 동기하여 상기 다수의 클럭 펄스를 게이트 로우 전압으로 출력하는 레벨 쉬프터를 포함하는 타이밍 제어부의 구동방법에 있어서,
    상기 제 1 및 제 2 클럭 신호의 출력 수를 카운팅 하는 단계;
    상기 제 1 클럭 신호의 출력 시작시점부터 상기 기준시간 동안 상기 제 2 클럭 신호의 출력을 차단하고, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수가 동일해지면 상기 제 2 클럭 신호의 출력을 차단하는 단계; 및
    상기 제 1 클럭 신호의 최종 출력 수가 상기 제 2 클럭 신호의 최종 출력 수보다 클 경우, 상기 제 1 및 제 2 클럭 신호의 최종 출력 수의 편차만큼 상기 제 2 클럭 신호를 추가적으로 발생하는 단계를 포함하는 타이밍 제어부의 구동방법.
  7. 제 6 항에 있어서,
    상기 기준시간은 상기 제 1 클럭 신호가 연속적으로 3 번 출력되는 기간인 것을 특징으로 하는 타이밍 제어부의 구동방법.
  8. 제 6 항에 있어서,
    상기 카운팅 하는 단계는 상기 제 1 및 제 2 클럭 신호의 상승 시점을 카운팅 하는 것을 특징으로 하는 타이밍 제어부의 구동방법.
  9. 제 6 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 일정 기간씩 지연된 위상을 가지며,
    상기 제 1 및 제 2 클럭 신호의 출력 주기는 1 수평 기간으로서 동일한 것을 특징으로 하는 타이밍 제어부의 구동방법.
  10. 제 6 항에 있어서,
    상기 게이트 구동부는 평판 표시장치의 표시패널에 내장된 것을 특징으로 하는 타이밍 제어부의 구동방법.
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