KR101731576B1 - 반도체 기억장치 및 nand 플래시 메모리의 프로그램 방법 - Google Patents

반도체 기억장치 및 nand 플래시 메모리의 프로그램 방법 Download PDF

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Abstract

[과제] 데이터의 신뢰성을 유지하면서 프로그램 시간의 단축을 도모할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 플래시 메모리는, 메모리 어레이(100)와, 페이지 버퍼/센스 회로(160)와, 외부 입출력 단자에 접속된 입출력 버퍼(110)와, 데이터의 오류 검출 및 정정을 행하는 ECC 회로(120)를 포함한다. 프로그램 동작 시, 입출력 버퍼(110)는 페이지 버퍼/센스 회로(160) 및 ECC 회로(120)에 병렬로 프로그램 데이터를 로드시키고, ECC 회로(120)는 ECC 연산에 의해 생성된 패리티 비트를 페이지 버퍼/센스 회로(160)의 스페어 영역에 기입한다. ECC 처리의 종료 후, 페이지 버퍼/센스 회로(160)에 유지된 데이터가 선택된 페이지에 프로그램된다.

Description

반도체 기억장치 및 NAND 플래시 메모리의 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD OF NAND FLASH MEMORY}
본 발명은, 반도체 기억장치의 입출력 데이터의 오류 검출 정정에 관한 것으로, 특히, NAND형 플래시 메모리의 입력 데이터의 오류 검출 정정 및 프로그램에 관한 것이다.
플래시 메모리, DRAM 등의 반도체 메모리에서는, 집적도가 해마다 증가하여, 불량 또는 결함이 없는 기억 소자를 제조하는 것은 어렵게 되고 있다. 이 때문에, 메모리 칩 상에는, 제조 공정 중에 발생하는 기억 소자의 물리적인 결함을 외견상 구제하기 위한 용장 스킴이 이용된다. 예를 들면, 어떤 용장 스킴에서는, 용장 메모리를 설치함으로써, 물리적인 결함이 있는 기억 소자를 구제하고 있다. 또, 반도체 메모리에는, 용장 메모리에 의한 물리적인 구제 이외에, 소프트웨어 에러 대책으로서 오류 검출 정정(Error Checking Correction: ECC) 회로가 이용된다.
NAND형 플래시 메모리에서는, 데이터 프로그램이나 소거가 반복됨으로써, 터널 절연막의 열화에 의해 전하 유지 특성이 악화되거나, 터널 절연막에 트랩된 전하에 의해 역치 변동이 생겨, 비트 에러를 야기한다. 특허문헌 1에서는, 이러한 비트 에러 대책으로서, 오류 검출 정정 회로를 탑재하고 있다. 특히, 블록 선택 트랜지스터에 가까운 셀에서는, 리소그라피에 의한 패턴의 편차, 확산층 형성 시의 이온 주입의 편차에 의해서, 비트 에러율이 높아지는 경향이 있어, 이것을 보다 많이 구제 가능하게 하기 위한 ECC 코드를 격납하고 있다.
또, NAND형 플래시 메모리에는, 1개의 메모리 셀에 1비트의 데이터를 격납하는 것에 부가해서, 1개의 메모리 셀에 멀티비트의 데이터를 격납하는 것이 있다. 특허문헌 2은, 이러한 멀티비트의 데이터의 에러 정정 스킴을 개시하고 있다. 또한 특허문헌 3은, 입력된 데이터에 ECC 패리티를 부가해서 ECC 부호를 생성하고, 생성된 ECC 부호를 물리 블록에 기입하고(즉, 써 넣고), 물리 블록으로부터 독출한(즉, 읽어낸) 페이지 데이터에 에러가 있을 때 ECC 부호에 의해서 에러를 정정하고, 정정한 에러수가 역치 이상인 물리 블록을 경고 블록으로서 테이블에 등록하고, 데이터 기입 시 경고 블록의 선택의 우선 순위를 낮추는 플래시 메모리를 개시하고 있다.
JP 2010-152989 A JP 2008-165805 A JP 2010-79486 A
도 1에, 종래의 ECC 회로를 온-칩(on-chip)으로 탑재하는 NAND형 플래시 메모리의 프로그램 동작예를 설명한다. 외부 입출력 단자로부터 입력된 프로그램 데이터는 페이지 버퍼/센스 회로(400)에 로드된다. 로드가 종료되면, 다음에, 전송 회로(410)에 의해서 페이지 버퍼/센스 회로(400)에 유지된 프로그램 데이터가 ECC 회로(420)에 전송된다. 전송 회로(410)는, 예를 들면, 쌍방향의 데이터 전송이 가능한 복수의 전송용 트랜지스터를 포함하고, 각 트랜지스터는 게이트에 공통 접속된 제어 신호(TG)에 의해 구동된다. ECC 회로(420)는, 수취한 데이터에 대해서 ECC 연산을 행하고, 거기에서 생성된 오류 정정 부호를 생성한다. 생성된 오류 정정 부호는, ECC 회로(420)에 의해 페이지 버퍼/센스 회로(400)의 소정 영역에 도로 기입된다. 그 후, 페이지 버퍼/센스 회로(400)는, 입력된 프로그램 데이터 및 오류 정정 부호를, 메모리 어레이의 선택된 페이지에 프로그램하고 있다.
그러나, 페이지 버퍼/센스 회로(400)로부터 ECC 회로(420)로의 프로그램 데이터의 전송 시간은, 비교적 커질 수 있다. 만일, 페이지 버퍼/센스 회로(400)가 섹터 단위로 데이터를 수취하고, ECC 회로(420)가 섹터 단위의 데이터에 대해서 ECC 처리를 하면, 페이지 버퍼/센스 회로(400)의 모든 섹터의 전송이 종료될 때까지 프로그램 데이터를 프로그램할 수 없다. 또, 고집적화에 따른 1페이지당의 비트수가 증가하면, 거기에 비례해서 데이터 전송 시간 및 ECC 회로의 연산에 요하는 시간도 증가한다. 그 때문에, 결과적으로, 프로그램 데이터를 메모리 어레이에 프로그램할 때까지 시간이 걸려 버린다.
본 발명은, 상기 종래의 과제를 해결하는 것으로, 데이터의 신뢰성을 유지하면서 프로그램의 고속화를 도모할 수 있는 반도체 기억장치를 제공한다.
본 발명에 따른 반도체 기억장치는, 메모리 어레이와, 상기 메모리 어레이로부터 독출한 데이터를 유지하고, 또는 상기 메모리 어레이에 기입하는 데이터를 유지하는 데이터 유지 수단과, 입력 수단과, 데이터의 오류 검출 정정을 행하는 오류 검출 정정 수단과, 상기 입력 수단으로부터의 입력 데이터를 상기 데이터 유지 수단 및 상기 오류 검출 정정 수단에 병렬로 공급하는 공급 수단과, 상기 오류 검출 정정 수단이 상기 공급 수단으로부터의 데이터를 처리함으로써 생성된 오류 정정 부호를 상기 데이터 유지 수단에 기입하는 기입 수단을 구비한다.
바람직하게는, 반도체 기억장치는, 상기 오류 검출 정정 수단에 의해 오류 정정 부호가 기입된 후, 상기 데이터 유지 수단에 유지된 데이터를 메모리 어레이에 프로그램하는 프로그램 수단을 더 포함한다. 바람직하게는, 상기 공급 수단은, 상기 프로그램 수단에 의해서 프로그램이 실행될 때, 상기 입력 수단에 입력된 데이터를 상기 오류 검출 정정 수단에 공급한다. 바람직하게는, 상기 데이터 유지 수단이 복수의 섹터로 분할될 때, 상기 공급 수단은 섹터 단위의 데이터를 상기 오류 검출 정정 수단에 제공하고, 상기 오류 정정 수단은 섹터 단위의 데이터의 오류 검출 정정을 행한다. 바람직하게는, 반도체 기억장치는, 상기 데이터 유지 수단과 상기 오류 검출 정정 수단 사이에 데이터 전송 수단을 더 포함하고, 상기 데이터 전송 수단은, 독출 동작이 행해질 때, 상기 데이터 유지 수단에 유지된 데이터를 상기 오류 검출 정정 수단에 전송하고, 프로그램 동작이 행해질 때, 상기 데이터 유지 수단에 유지된 데이터를 상기 오류 검출 정정 수단에 전송하지 않도록 제어된다. 바람직하게는, 반도체 기억장치는, 외부로부터의 커맨드에 의거해서 프로그램 동작 및 독출 동작을 제어하는 제어 수단을 더 포함하고, 상기 공급 수단은, 상기 제어 수단에 의해서 제어된다. 바람직하게는, 상기 데이터 전송 수단은 상기 제어 수단에 의해서 제어된다. 바람직하게는, 상기 메모리 어레이는 NAND형 메모리 어레이이다.
본 발명에 따른 NAND형 플래시 메모리의 프로그램 방법은, 외부단자로부터 입력된 프로그램 데이터를 페이지 버퍼 및 오류 검출 정정 회로에 병렬로 로드하는 단계, 상기 오류 검출 정정 회로에 의해서 생성된 오류 정정 부호를 상기 프로그램 데이터에 관련시켜서 상기 페이지 버퍼에 기입하는 단계 및 상기 페이지 버퍼에 유지된 프로그램 데이터 및 상기 오류 정정 부호를 메모리 어레이의 선택된 페이지에 프로그램하는 단계를 포함한다. 바람직하게는, 프로그램 방법은, 외부에서 입력된 커맨드에 의거해서 프로그램 동작인지의 여부를 판정하는 단계, 및 프로그램 동작인 것으로 판정되었을 때, 외부단자로부터 입력된 프로그램 데이터를 상기 오류 정정 회로에 로드시키는 단계를 더 포함한다.
본 발명에 따르면, 입력 데이터를 데이터 유지 수단 및 오류 정정 수단에 병렬로 로드시켜, 오류 정정 수단에 의해 생성된 오류 정정 부호를 데이터 유지 수단에 기입하도록 했으므로, 데이터 유지 수단으로부터 오류 정정 수단으로의 실질적인 데이터 전송이 불필요해져서, 프로그램 시간의 단축을 도모할 수 있다.
도 1은 종래의 NAND형 플래시 메모리의 입력 데이터의 동작을 설명하는 도면;
도 2는 본 발명의 실시예에 따른 NAND형 플래시 메모리의 전체의 개략 구성을 나타낸 도면;
도 3은 본 발명의 실시예에 따른 메모리 셀 어레이의 NAND 스트링의 구성을 나타낸 회로도;
도 4는 본 발명의 실시예에 따른 플래시 메모리의 프로그램 시에 각 부에 인가되는 전압의 일례를 나타낸 도면;
도 5는 본 발명의 실시예에 따른 플래시 메모리에 입력되는 데이터의 흐름을 설명하는 도면;
도 6은 본 발명의 실시예에 따른 플래시 메모리의 입출력 버퍼의 일례를 나타낸 도면;
도 7은 본 발명의 실시예에 의한 레귤러 영역의 데이터의 ECC 처리를 설명하는 도면;
도 8은 본 발명의 실시예에 의한 레귤러 영역의 데이터의 ECC 처리를 설명하는 도면;
도 9는 본 발명의 실시예에 의한 스페어 영역의 데이터의 ECC 처리를 설명하는 도면;
도 10은 종래의 플래시 메모리의 프로그램 동작 시의 ECC 처리를 설명하는 순서도;
도 11은 본 발명의 실시예에 따른 플래시 메모리의 프로그램 동작 시의 ECC 처리를 설명하는 순서도.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 여기에서는, 바람직한 형태로서 NAND형의 플래시 메모리를 예시한다. 또, 도면은, 이해하기 쉽게 하기 위하여, 각 부를 강조해서 표시하고 있어, 실제의 디바이스의 스케일과는 다른 것에 유의해야 한다.
[실시예]
본 발명의 실시예에 따른 플래시 메모리의 전형적인 구성을 도 2에 나타낸다. 단, 여기에 나타낸 플래시 메모리의 구성은 예시이며, 본 발명은, 반드시 이러한 구성으로 한정되는 것은 아니다. 본 실시예의 플래시 메모리(10)는, 복수의 메모리 셀이 행렬형상으로 배열된 메모리 어레이(100)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 유지하는 입출력 버퍼(110)와, 메모리 어레이(100)에 프로그램하는 데이터나 거기에서부터 독출된 데이터의 오류 검출·정정을 행하는 ECC 회로(120)와, 입출력 버퍼(110)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(110)로부터의 커맨드 데이터나 외부로부터의 제어 신호를 수취하고, 각 부를 제어하는 제어부(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하여, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(150)와, 워드선 선택회로(150)에 의해서 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에의 기입 데이터를 유지하는 페이지 버퍼/센스 회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하여, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 페이지 버퍼/센스 회로(160) 내의 데이터의 선택 등을 행하는 열선택 회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(180)를 포함하여 구성된다.
메모리 어레이(100)는, 열방향에 배치된 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 지닌다. 블록(BLK(0))에 근접해서, 페이지 버퍼/센스 회로(160)가 배치된다. 이러한 구성 이외에도, 페이지 버퍼/센스 회로(160)는, 블록의 다른 쪽 단부, 혹은 양쪽의 단부에 배치되는 것이어도 된다.
1개의 메모리 블록에는, 도 2에 나타낸 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수개 형성되고, 1개의 메모리 블록 내에 n+1개의 스트링 유닛(NU)이 행방향으로 배열되어 있다. 셀 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi(i= 0, 1, …, 31))과, 한쪽 단부인 메모리 셀(MC31)의 드레인 측에 접속된 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스 측에 접속된 선택 트랜지스터(TS)를 포함하고, 선택 트랜지스터(TD)의 드레인은, 대응하는 1개의 비트선(GBL)에 접속되고, 선택 트랜지스터(TS)의 소스는 공통 소선(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드선(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드선(WL)과 병행하는 선택 게이트선(SGD, SGS)에 접속된다. 워드선 선택회로(150)은, 행 어드레스(Ax) 또는 변환된 어드레스에 의거해서 블록을 선택할 때, 블록의 선택 게이트 신호(SGS, SGD)를 개재해서 선택 트랜지스터(TD, TS)를 선택적으로 구동시킨다. 도 3은 전형적인 셀 유닛의 구성을 나타내고 있지만, 셀 유닛은 NAND 스트링 내에 1개 또는 복수의 더미 셀을 포함하는 것이어도 된다.
메모리 셀은, 전형적으로, P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(floating gate)(전하축적층)와, 플로팅 게이트 상에 유전체막을 개재해서 형성된 컨트롤 게이트를 포함하는 MOS 구조를 지닌다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉, 데이터 「1」이 기입되어 있을 때, 역치는 음의 상태에 있고, 메모리 셀은 정상 온(normally on)이다. 플로팅 게이트에 전자가 축적되었을 때, 즉, 데이터 「0」이 기입되어 있을 때, 역치는 양으로 시프트되고, 메모리 셀은 정상 오프(normally off)이다. 단, 메모리 셀은, 1비트(2치 데이터)를 기억하는 SLC 타입이어도 되고, 다비트를 기억하는 MLC 타입이어도 된다.
도 4는 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일례를 게시한 테이블이다. 독출 동작에서는, 비트선에 어떤 양의 전압을 인가하고, 선택된 워드선에 어떤 전압(예를 들면 0V)을 인가하며, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들면 4.5V)을 인가하여, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온 상태로 하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vprog)(15 내지 20V)을 인가하고, 비선택의 워드선에 중간전위(예를 들면 10V)를 인가하여, 비트선 선택 트랜지스터(TD)를 온시키고, 소스선 선택 트랜지스터(TS)를 오프시켜, 「0」 또는 「1」의 데이터에 따른 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하며, 플로팅 게이트의 전자를 기판에 방출함으로써, 블록 단위로 데이터를 소거한다.
도 5에 본 실시예의 플래시 메모리(10)의 외부 입출력 단자로부터 입력되는 데이터의 흐름을 도시한다. 프로그램 동작 시, 입출력 버퍼(110)로부터 제공된 입력 데이터(Di)는 페이지 버퍼/센스 회로(160) 및 ECC 회로(120)에 병렬로 로드된다.
ECC 회로(120)는, 입력 데이터(Di)를 연산함으로써, 입력 데이터(Di)의 오류 검출 정정에 필요한 오류 정정 부호 또는 패리티 비트를 생성한다. ECC의 연산은, 예를 들면, 하밍 코드(Hamming code)나 리드-솔로몬(Reed-Solomon) 등의 공지의 수법에 의해서 행해져서, 입력된 ｋ비트 또는 k바이트의 입력 데이터(Di)를 p=k+q로 변환한다. 본 명세서에서는, 「q」를, 입력 데이터(Di)의 오류 검출 정정에 필요한 오류 정정 부호 또는 패리티 비트라 칭한다. 1개의 바람직한 예에서는, ECC 회로(120)는 오류 정정 부호를 페이지 버퍼/센스 회로(160)의 스페어 영역에 기입하기 위한 기입 회로를 포함할 수 있다. 단, 이 구성은 일례이며, 이것으로 한정되는 것은 아니다. 예를 들면, ECC 회로(120)와는 별개로, 오류 정정 부호를 기입하기 위한 기입 회로가 준비되어도 되고, 전송 회로(200)가 그러한 기입 회로를 포함하는 것도 가능하다.
페이지 버퍼/센스 회로(160)와 ECC 회로(120) 사이에는, 전송 회로(200)가 설치된다. 전송 회로(200)는, 복수의 병렬로 접속된 전송용 트랜지스터를 포함하고, 각 전송용 트랜지스터의 게이트에는, 구동 신호(TG)가 공통으로 접속된다. 구동 신호(TG)는, 제어부(140)에 의해서 구동이 제어되고, H 레벨의 구동 신호(TG)에 의해 전송용 트랜지스터가 일제히 온 상태로 되어, 페이지 버퍼/센스 회로(160)와 ECC 회로(120) 사이에서 쌍방향의 데이터 전송이 가능하게 된다. 본 실시예에 있어서 유의해야 할 점은, 전송 회로(200)가, 독출 동작 시에 페이지 버퍼/센스 회로(160)와 ECC 회로(120) 사이의 쌍방향의 데이터 전송을 가능하게 하고, 프로그램 동작 시에 페이지 버퍼/센스 회로(160)와 ECC 회로(120) 사이의 실질적인 프로그램 데이터의 전송을 행하지 않는 것이다.
프로그램 동작 시, 입출력 버퍼(110)로부터의 입력 데이터(Di)는, 페이지 버퍼/센스 회로(160) 및 ECC 회로(120)의 각각에 공급된다. 도 6은 입출력 버퍼(110)의 부분적인 내부 구성의 일례를 나타내고 있다. 입출력 버퍼(110)는, 복수의 출력 버퍼(112)와, 복수의 출력 버퍼(112)의 출력에 각각 접속된 전환 회로(114)를 포함한다. 전환 회로(114)는 복수의 트랜지스터를 포함하고, 트랜지스터의 일단부가 출력 버퍼(112)에 접속되고, 그 타단부가 ECC 회로에 접속되며, 그 게이트에 전환 신호(SW)가 접속된다. 전환 신호(SW)는, 제어부(140)에 의해서 구동이 제어된다. 환언하면, 외부로부터 입력된 프로그램 커맨드가 제어부(140)에 의해서 해독될 때, 전환신호가 H 레벨로 구동되어, 트랜지스터가 일제히 온 되어서, 출력 버퍼(112)로부터의 입력 데이터(Di)가 ECC 회로(120)에 공급된다. 프로그램 동작 시 이외에는, 전환 신호(SW)는 L 레벨로 구동되어, 출력 버퍼(112)는 ECC 회로(120)로부터 분리된다.
페이지 버퍼/센스 회로(160) 및 ECC 회로(120)에의 입력 데이터(Di)의 전송은, 실질적으로 동일한 타이밍에서 종료된다. 데이터 전송이 종료하면, ECC 회로(120)는, ECC 연산을 행하고, 거기에서 생성된 오류 정정 부호(패리티 비트)를 페이지 버퍼/센스 회로(160)의 소정 영역에 기입한다. 그 사이에, 전송 회로(200)에 의한 페이지 버퍼/센스 회로(160)로부터 ECC 회로(120)에의 입력 데이터(Di)의 전송은 행해지지 않는다.
ECC 회로(120)에 의한 오류 정정 부호의 페이지 버퍼/센스 회로(160)에의 기입이 종료되면, 다음에, 페이지 버퍼/센스 회로(160)에 유지된 입력 데이터(Di) 및 오류 정정 부호의 1페이지 분의 데이터가 메모리 어레이(100)의 선택된 페이지에 프로그램된다.
한편, 독출 동작 시, 메모리 어레이(100)의 선택된 페이지로부터 독출된 데이터가 페이지 버퍼/센스 회로(160)에 전송된다. 다음에, 페이지 버퍼/센스 회로(160)에 유지된 데이터가 전송 회로(200)에 의해서 ECC 회로(120)에 전송된다. ECC 회로(120)는, 오류 정정 부호에 의거해서 프로그램 불량의 유무, 또는 독출 불량의 유무를 판정하고, 불량에 의한 오류가 있으면, 오류 정정 부호를 이용해서 데이터를 정정한다. ECC 처리된 데이터는, 재차, 전송 회로(200)에 의해 페이지 버퍼/센스 회로(160)에 전송되고, 이어서, 입출력 버퍼(110)를 개재해서 외부로 출력된다.
본 실시예에서는, 프로그램 동작 시에, 외부 입출력 단자로부터 입력된 데이터가, 페이지 버퍼/센스 회로(160)와 ECC 회로(120)에 병렬로 로드되므로, 페이지 버퍼/센스 회로(160)로부터 ECC 회로(120)에의 사실상의 데이터 전송을 생략할 수 있고, 이것에 의해, 프로그램에 요하는 시간을 대폭 단축할 수 있다.
다음에, 본 실시예의 보다 바람직한 태양을 도 7 내지 도 11을 이용해서 설명한다. 플래시 메모리(10)의 외부 입출력 단자는, ×1, ×4, ×8 등의 구성이 가능하지만, 여기에서는, 플래시 메모리(10)가 ×8의 외부 입출력 단자를 지닐 때의 프로그램 동작 시의 입력 데이터의 처리를 설명한다. 도 7에 나타낸 바와 같이, 외부 입출력 단자(P-0 내지 P-7)는, I/O버퍼(110-0 내지 110-7)에 각각 접속된다. 프로그램 동작 시, 외부 입출력 단자(P-0 내지 P-7)에 입력된 데이터는 I/O버퍼(110-0 내지 110-7)에 병렬로 입력된다.
페이지 버퍼/센스 회로(160)는, 섹터 0 내지 섹터 7의 8개의 섹터로 분할된 레귤러 영역(300)과, 스페어 0, 스페어 1, 스페어 2, 스페어 3의 4개의 섹터로 분할된 스페어 영역(310)을 구비한다.
레귤러 영역(300)의 1개의 섹터는, 예를 들면, 256바이트로 구성되고, 이 경우, 레귤러 영역(300)의 8개의 섹터는, 전체로 약 2K 바이트의 프로그램 데이터를 유지할 수 있다. 스페어 영역(310)의 1개의 섹터는, 예를 들어, 16바이트로 구성되고, 이 경우, 4개의 섹터(스페어 0 내지 스페어 3)는 전체 64바이트의 데이터를 유지할 수 있다. 스페어 영역(310)의 1개의 섹터는, 예를 들면, 불량 메모리 소자를 포함하는 불량(bad) 블록을 식별하는 정보를 기억하는 영역(311), 사용자 데이터에 관한 정보를 기억하는 영역(312), 레귤러 영역(300)의 2개 섹터에 관한 오류 정정 부호(패리티 비트)를 기억하는 영역(313, 314), 스페어 영역(310)이 ECC 연산되었을 때의 오류 정정 부호(패리티 비트)를 기억하는 영역(315)을 구비한다. 스페어 영역(310)의 스페어 0의 영역(313, 314)은 레귤러 영역(300)의 섹터 0, 섹터 1의 오류 정정 부호(패리티 비트)를 각각 기억하고, 스페어 영역(310)의 스페어 1의 영역(313, 314)은 레귤러 영역(300)의 섹터 2, 섹터 3의 오류 정정 부호(패리티 비트)를 기억한다. 마찬가지로, 스페어 영역(310)의 스페어 2는 레귤러 영역(300)의 섹터 4, 섹터 5의 패리티 비트를 기억하고, 스페어 영역(310)의 스페어 3은 레귤러 영역(300)의 섹터 6, 섹터 7의 패리티 비트를 기억한다.
레귤러 영역(300)의 1개의 섹터에는, 8개의 외부 입출력 단자(P-0 내지 P-7), 즉, 입출력 버퍼(110-0 내지 110-7)가 할당된다. 즉, 1개의 외부 입출력 단자에는 256비트가 할당된다(256비트×8 = 1섹터). 도 2에 나타낸 열선택 회로(170)는, 프로그램 동작 시에 수취한 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서, 외부 입출력 단자(P-0 내지 P7)에 입력된 데이터가 로드되는 섹터를 선택한다. 도 7은 외부 입출력 단자(P-0 내지 P-7)에서 수취된 데이터가 열 어드레스 정보(Ay)를 따라 섹터 0에 로드되는 예를 나타내고, 도 8은 외부 입출력 단자(P-0 내지 P-7)에서 수취된 데이터가 열 어드레스 정보(Ay)를 따라 섹터 7에 로드되는 예를 나타내고 있다.
프로그램 동작 시, 입출력 버퍼(110-0 내지 110-7)는, 전환 회로(114)가 도통됨으로써, 페이지 버퍼/센스 회로(160) 및 ECC 회로/기입 회로(120A)의 각각 프로그램 데이터를 출력한다. 이때, 구동 신호(TG)는 L 레벨로 구동되어, 전송 회로(200)는 레귤러 영역(300)의 프로그램 데이터를 전송하지 않는다.
여기에 나타낸 예에서는, ECC 회로/기입 회로(120A)가 오류 정정 부호를 기입하기 위한 기입 회로를 포함한다. 바람직하게는, ECC 회로는, 레귤러 영역(300)의 1개의 섹터와 동등한 바이트수의 데이터에 대해서 ECC 연산을 행할 수 있다. 레귤러 영역(300)의 1개의 섹터가 256바이트이면, ECC 회로는, 256바이트의 데이터에 대해서 ECC 연산을 행하고, 그 오류 정정 부호를 생성한다.
ECC 회로/기입 회로(120A)는, 생성된 오류 정정 부호를 스페어 영역(310)이 대응하는 섹터의 영역(313) 또는 (314)에 기입한다. 도 7에 나타낸 예에서는, 프로그램 데이터가 레귤러 영역(300)의 섹터 0에 로드되므로, 오류 정정 부호는 스페어 0의 섹터 0의 패리티를 기억하는 영역(313)에 기입된다. 도 8에 나타낸 예에서는, 프로그램 데이터(Di)가 섹터 7에 로드되므로, 그 오류 정정 부호는 스페어 3의 섹터 7의 패리티를 기억하는 영역(314)에 기입된다.
도 9에 스페어 영역(310)의 데이터의 ECC 처리를 예시한다. 레귤러 영역(300)의 각 섹터에 대해서 ECC 처리가 종료되면, 다음에, 스페어 영역(310)의 각 섹터에 대해서 ECC 처리가 행해진다. 스페어 영역(310)의 1개 섹터 내에 포함되는 어느 데이터의 ECC 처리를 행할지는 임의이지만, 본 예에서는, 영역(312) 내지 영역(314)의 데이터에 대해서 ECC 처리를 행하는 것으로 한다. 그 때문에, 전송 회로(200)는, 스페어 0의 영역(312) 내지 영역(314)의 데이터를, ECC 회로/기입 회로(120A)에 전송한다. 그리고, ECC 처리에 의해서 생성된 오류 정정 부호는, ECC 회로/기입 회로(120A)에 의해서 스페어 0의 영역(315)에 기입된다. 마찬가지 처리가 다른 스페어 1 내지 스페어 3에 대해서도 행해진다.
도 10에 종래의 ECC 처리 흐름을 나타내고, 도 11에 본 실시예의 ECC 처리 흐름을 나타낸다. 처음에, 종래의 ECC 처리 동작을 설명한다. 외부 컨트롤러로부터 플래시 메모리(10)에 대하여, 외부제어 신호, 및 커맨드 데이터, 어드레스 데이터 및 프로그램 데이터가 공급된다. 제어부(140)는 외부제어 신호 및 커맨드 데이터에 의거해서 프로그램 동작을 개시한다.
외부 입출력 단자 및 입출력 버퍼(110)를 개재해서 프로그램 데이터(입력 데이터(Di))가 페이지 버퍼/센스 회로(160)에 로드되면(S100), 제어부(140)의 제어 하에 있어서 프로그램 시퀸스가 개시된다(S102). 페이지 버퍼/센스 회로(160)에 유지된 섹터 0의 데이터가 전송 회로(200)에 의해 ECC 회로(120)에 전송된다(S104). 다음에, ECC 회로(120)에 있어서 ECC 연산이 실행되고, 거기에서 생성된 패리티 비트가 페이지 버퍼/센스 회로(160)의 스페어 영역(310)에 기입된다(S108).
다음에, ECC의 미처리 섹터가 있는지의 여부가 제어부(14)에 의해서 판정된다(S110). 이와 같이 해서, 페이지 버퍼/센스 회로(160)의 모든 섹터의 데이터가 ECC 처리되어, 섹터마다의 패리티 비트가 스페어 영역(310)이 대응하는 섹터의 영역(313, 314)에 기입된다. 또, NAND형의 플래시 메모리는, 페이지 단위로 프로그램이 행해지지만, 입력되는 프로그램 데이터의 사이즈는, 반드시 1페이지, 즉, 도 7에 나타낸 레귤러 영역(300)의 8개의 섹터의 사이즈와 동등한 것을 요하지 않는다. 예를 들면, 프로그램 데이터의 사이즈는, 1개의 섹터의 사이즈일 수 있다. 통상, 프로그램 교란의 관점에서, 동일 페이지에 연속해서 프로그램하는 것이 허용되는 횟수(NOP(Number of Program))에는 제한이 있어, 그 NOP에 따라서 1개의 페이지 데이터를 분할해서 프로그램하는 것이 가능하다. NOP가 4일 때, 1개의 페이지 데이터는, 예를 들면, 2섹터, 1섹터, 3섹터, 2섹터로 나누어서 플래시 메모리(10)에 입력하는 것이 가능하다.
레귤러 영역의 ECC 처리가 종료되면, 다음에, 스페어 영역의 ECC 처리가 실행된다. 도 9에 나타낸 바와 같이, 스페어 영역(310)의 스페어 0의 데이터가 전송 회로(200)에 의해서 ECC 회로/기입 회로(120A)에 전송된다(S112). 그래서 ECC 처리가 실행된 후(S114), 생성된 패리티 비트가 기입 회로에 의해서 스페어 0의 영역(315)에 기입된다(S116). ECC가 미처리된 섹터가 있는지의 여부가 판정되고(S118), 그러한 섹터가 있으면 스텝 S112로부터 S116이 반복된다. 이와 같이 해서, 스페어 영역(310)의 모든 섹터의 ECC 처리가 실행된다. 페이지 버퍼/센스 회로(160)의 레귤러 영역(300) 및 스페어 영역(310)에 유지된 모든 데이터의 ECC 처리가 종료되면, 페이지 버퍼/센스 회로(160)에 유지된 데이터가 메모리 어레이의 선택된 페이지에 프로그램된다(S120).
한편, 본 실시예의 플래시 메모리(10)에서는, 도 11에 나타낸 바와 같이, 프로그램 데이터가 페이지 버퍼/센스 회로(160)와 ECC 회로/기입 회로(120A)에 로드 된다(S200). 로드가 완료되면, 프로그램 시퀸스가 개시된다(S202).
프로그램 데이터 로드가 종료하자마자, ECC 회로/기입 회로(120A)에 의해 ECC 처리가 실행되고(S204), 생성된 패리티 비트는 ECC 회로/기입 회로(120A)에 의해서 스페어 영역(310)의 영역(313)에 기입된다. 만일, 프로그램 데이터가 섹터 0으로부터 섹터 7까지 로드되면, 섹터 0으로부터 섹터 7까지의 프로그램 데이터의 ECC 연산이 연속적으로 행해지고, 또한 생성된 패리티 비트가 스페어 영역(310)이 대응하는 섹터의 영역(313) 또는 (314)에 기입된다.
외부 입출력 단자로부터의 프로그램 데이터의 입력이 종료하자마자, 스페어 영역(310)의 스페어 0의 ECC 처리가 개시된다. 스페어 영역(310)의 ECC 처리는, 도 10에 나타낸 종래의 수법과 다르지 않으므로 설명을 생략한다.
이와 같이 본 실시예에 따르면, 프로그램 동작 시에, 외부 입출력 단자로부터 입력된 프로그램 데이터를, 페이지 버퍼/센스 회로(160) 및 ECC 회로/기입 회로(120A)의 쌍방에 병렬로 로드하도록 했으므로, 종래와 같이 페이지 버퍼/센스 회로(160)로부터 ECC 회로/기입 회로(120A)에 프로그램 데이터를 전송할 필요가 없어져, 거기에 요하는 시간을 생략할 수 있다. 따라서, 프로그램 데이터를 ECC 처리하는 개시 시간을 앞당길 수 있다. 그 결과, 프로그램 데이터를 선택 페이지에 프로그램하는 시간을 단축시킬 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 특허청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 플래시 메모리 100: 메모리 어레이
110: 입출력 버퍼 120: ECC 회로
130: 어드레스 레지스터 140: 제어부
150: 워드선 선택회로 160: 페이지 버퍼/센스 회로
170: 열 선택회로 180: 내부전압 발생회로
200: 전송회로 300: 레귤러 영역
310: 스페어 영역

Claims (10)

  1. 메모리 어레이;
    상기 메모리 어레이로부터 읽어 낸 데이터를 유지하고, 또는 상기 메모리 어레이에 기입하는 데이터를 유지하는 데이터 유지 수단;
    입력 수단;
    데이터의 오류 검출 및 정정을 행하는 오류 검출 정정 수단;
    상기 입력 수단으로부터 상기 메모리 어레이에 기입되어 입력되는 데이터를 상기 데이터 유지 수단 및 상기 오류 검출 정정 수단에 병렬로 공급하는 공급 수단;
    상기 데이터 유지 수단과 상기 오류 검출 정정 수단 사이에 배치되는 데이터 전송 수단; 및
    상기 오류 검출 정정 수단이 상기 공급 수단으로부터의 데이터를 처리함으로써 생성된 오류 정정 부호를 상기 데이터 전송 수단을 통하여 상기 데이터 유지 수단에 기입하는 기입 수단을 포함하되,
    상기 데이터 전송 수단은, 독출 동작이 행해질 때, 상기 데이터 유지 수단에 유지된 데이터를 상기 오류 검출 정정 수단에 전송하는 것인 반도체 기억장치.
  2. 제1항에 있어서, 상기 반도체 기억장치는, 상기 오류 검출 정정 수단에 의해 오류 정정 부호가 기입된 후, 상기 데이터 유지 수단에 유지된 데이터를 메모리 어레이에 프로그램하는 프로그램 수단을 더 포함하는 것인 반도체 기억장치.
  3. 제2항에 있어서, 상기 공급 수단은, 상기 프로그램 수단에 의해 프로그램이 실행될 때, 상기 입력 수단에 입력된 데이터를 상기 오류 검출 정정 수단에 공급하는 것인 반도체 기억장치.
  4. 제1항에 있어서, 상기 데이터 유지 수단이 복수의 섹터로 분할될 때, 상기 공급 수단은 섹터 단위의 데이터를 상기 오류 검출 정정 수단에 제공하고, 상기 오류 검출 정정 수단은 섹터 단위의 데이터의 오류 검출 및 정정을 행하는 것인 반도체 기억장치.
  5. 제1항에 있어서, 상기 데이터 전송 수단은, 프로그램 동작이 행해질 때, 상기 데이터 유지 수단에 유지된 데이터를 상기 오류 검출 정정 수단에 전송하지 않도록 제어되는 것인 반도체 기억장치.
  6. 제1항에 있어서, 상기 반도체 기억장치는, 외부로부터의 커맨드에 의거해서 프로그램 동작 및 독출 동작을 제어하는 제어 수단을 더 포함하고, 상기 공급 수단은 상기 제어 수단에 의해서 제어되는 것인 반도체 기억장치.
  7. 제5항에 있어서, 상기 데이터 전송 수단은 제어 수단에 의해서 제어되는 것인 반도체 기억장치.
  8. 제1항에 있어서, 상기 메모리 어레이는 NAND형 메모리 어레이인 것인 반도체 기억장치.
  9. NAND형 플래시 메모리의 프로그램 방법으로서,
    외부단자로부터 입력된 프로그램 데이터를 페이지 버퍼와, 오류 검출 및 정정 회로에 병렬로 로드하는 단계;
    상기 오류 검출 및 정정 회로에 로드된 상기 프로그램 데이터에 근거하여 오류 정정 부호를 생성하여, 상기 오류 정정 부호를 상기 페이지 버퍼와 상기 오류 검출 및 정정 회로 사이에 배치된 전송 회로를 통하여 상기 페이지 버퍼에 기입하는 단계;
    상기 페이지 버퍼에 유지된 프로그램 데이터 및 상기 오류 정정 부호를 메모리 어레이에서 선택된 페이지에 프로그램하는 단계; 및
    독출하는 단계를 포함하되,
    상기 독출하는 단계는,
    상기 프로그램 데이터를 상기 메모리 어레이에서 선택된 페이지로부터 상기 페이지 버퍼에 전송하는 단계;
    상기 페이지 버퍼에 유지된 상기 프로그램 데이터를 상기 전송 회로를 통하여 상기 오류 검출 및 정정 회로에 전송하는 단계;
    상기 오류 검출 및 정정 회로에 의해 처리된 상기 프로그램 데이터를 상기 전송 회로를 통하여 상기 페이지 버퍼에 전송하는 단계; 및
    상기 오류 검출 및 정정 회로에 의해 처리되어 상기 페이지 버퍼에 유지된 상기 프로그램 데이터를 상기 외부단자로 출력하는 단계를 포함하는 것인, NAND형 플래시 메모리의 프로그램 방법.
  10. 제9항에 있어서, 상기 프로그램 방법은,
    외부에서 입력된 커맨드에 의거해서 프로그램 동작인지의 여부를 판정하는 단계; 및
    프로그램 동작인 것이 판정되었을 때, 외부단자로부터 입력된 프로그램 데이터를 상기 오류 검출 및 정정 회로에 로드시키는 단계를 더 포함하는, NAND형 플래시 메모리의 프로그램 방법.
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