KR101731497B1 - 반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 태양전지 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 저융점 금속을 증착하는 단계, 상기 저융점 금속이 증착된 기판을 건식 에칭하는 단계 및 상기 건식 에칭된 기판으로부터 상기 금속을 제거하는 단계를 포함하는 반도체 기판의 텍스쳐링 방법, 이 방법에 따라 제조된 반도체 기판 및 이를 포함하는 태양전지를 제공한다. 본 발명에 따르면 경제적이고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공할 수 있고, 이렇게 제조된 반도체 기판의 경우 광흡수율이 우수하며 초박형 태양전지에 적용이 가능하다.
Description
본 발명은 반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 태양전지에 관한 것으로, 더욱 상세하게는 광흡수율을 향상시키기 위하여 저융점 금속 나노입자를 마스크로 이용하여 건식 에칭하는 반도체 기판의 텍스쳐링 방법, 이 방법에 의해 제조된 반도체 기판 및 이를 포함하는 태양전지에 관한 것이다.
태양전지는 빛 에너지를 전기 에너지로 변환시키는 장치로서, 친환경적인 미래 에너지원으로 크게 주목 받고 있다. 태양전지는 반도체의 성질을 이용하여 전기를 생산하는데, 구체적으로 P(positive)형 반도체와 N(negative)형 반도체를 접합시킨 PN접합 구조를 하고 있으며, 이러한 태양전지에 태양광이 입사되면, 입사된 태양광이 가지고 있는 에너지에 의해 상기 반도체 내에서 정공(hole) 및 전자(electron)가 발생하고, 이때, PN접합에서 발생한 전기장에 의해서 상기 정공은 P형 반도체 쪽으로 이동하고 상기 전자는 N형 반도체 쪽으로 이동하게 되어 전위가 발생된다.
일반적으로, 태양전지의 전력생산 성능은 빛 에너지가 전기 에너지로 변환되는 광전변환효율로 측정된다. 그러나, 태양전지로 입사된 태양광의 일부는 태양전지를 구성하는 다양한 층간의 경계에서 반사됨으로써 태양전지의 전력 생산에 기여할 수 없게 되어 태양전지의 효율을 떨어뜨린다. 따라서, 태양전지의 효율을 향상시키기 위해서는 상술한 바와 같은 태양광의 반사율을 가급적 줄여야 한다.
이를 위하여 태양전지에서는 텍스쳐링(texturing) 공정이 널리 쓰이고 있다. 텍스쳐링 공정이란, 태양전지를 구성하는 반도체 기판이나 다양한 층의 표면을 거칠게 만드는 것, 즉 반도체 기판이나 다양한 층의 표면에 요철이나 피라미드 형상의 패턴을 형성하는 것을 말한다. 예컨대, 반도체 기판 표면에 피라미드 형상의 패턴이 형성된 경우, 처음 빛이 도달하여 경사진 피라미드 벽에 부딪히면 일부는 흡수되고 일부는 반사되어 되돌아 가게 되는데, 이때 되돌아가는 빛을 주변에 있는 다른 피라미드 벽에 계속해서 부딪히게 함으로써 광 흡수량이 증가되도록 하는 것이다. 이렇게 해서 피라미드 구조로 인해 광 흡수량이 증가되고 그 결과 셀 효율 향상을 얻을 수 있게 된다. 따라서, 표면처리 방법을 통해 태양전지 기판을 제조하면, 태양전지의 표면반사의 저감, 캐리어 수집효과의 향상 및 태양전지의 내부반사에 의한 빛가둠 효과를 구현할 수 있게 된다.
예컨대, 특허문헌 1(대한민국 등록특허공보 특0180621호)은 수산화칼륨용액 0.5 내지 5.0 부피%, 이소프로필알코올 3.0 내지 20.0부피%, 탈이온수 75.0 내지 96.5 부피%의 비율로 혼합된 텍스쳐 에칭 용액을 이용하여 실리콘 기판을 텍스쳐링하는 방법에 대해 개시하고 있다. 이 방법에 따르면 실리콘 웨이퍼 표면에 미세 피라미드 구조가 형성되는데, 이렇게 텍스쳐링된 실리콘 표면은 내부 반사 효율을 높여 태양전지의 효율을 높일 수 있게 된다.
그러나, 이러한 방법에 의해 형성된 피라미드 구조의 경우, 그 크기가 수 마이크론에서 수십 마이크론까지 다양한 분포를 갖게 되어, 에칭시 수십 마이크론 두께의 웨이퍼 손실이 발생하게 되며, 또한 원가 절감에 유리한 50 마이크론 두께 이하의 초박형 웨이퍼 태양전지의 응용에는 한계가 있다.
이러한 문제를 해결하기 위하여, 나노리소그라피(nano-lithography)를 이용하여 실리콘 웨이퍼 표면을 나노 또는 서브 마이크론 크기로 텍스쳐링하는 방법이 연구되고 있다.
상기 나노리소그라피 공정으로서는 나노임프린트(특허문헌 2 참고), 레이저 간섭리소그라피(비특허문헌 1 참고), 극자외선(extreme ultra violet, EUV)를 이용한 포토리소그라피(특허문헌 3 참고) 등이 대표적이다. 그러나, 이들 공정은 대부분 공정비용이 고가인 문제가 있다.
한편, 실리콘 웨이퍼 표면을 나노 또는 서브 마이크론 크기로 텍스쳐링하는 다른 종래의 방법으로서, 특허문헌 4(US 2009/0236317 A1)는 진공증착을 통해 금속을 나노크기의 입자로 합성한 후 금속촉매 에칭법을 이용하여 나노 패터닝하는 방법에 대해 기재하고 있다. 이 방법은 상기한 나노리소그라피 공정들에 비해 상대적으로 저비용 공정이긴 하지만, Au, Ag등과 같은 고가의 귀금속을 이용하고, 금속 에칭 결과가 에칭 용액 환경에 민감하여, 대면적 공정이 어렵다는 문제가 있다.
Nano Lett. 2012, 12, 2792-2796
본 발명이 해결하고자 하는 과제는, 저융점 금속 나노입자를 마스크로 이용하여 건식 에칭함으로써 반도체 기판 표면을 나노 구조로 텍스쳐링하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 공정비용이 저렴하고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 입사광의 반사율이 저하되어 우수한 광흡수율을 나타내고, 초박형 태양전지에 적용이 가능한 반도체 기판을 제공하는 것이다.
본 발명에 해결하고자 하는 또 다른 과제는, 상기 반도체 기판을 포함하는 태양전지를 제공하는 것이다.
상기와 같은 과제를 해결하기 위하여, 본 발명은 반도체 기판 상에 저융점 금속을 증착하는 단계, 상기 저융점 금속이 증착된 기판을 건식 에칭하는 단계 및 상기 건식 에칭된 기판으로부터 상기 금속을 제거하는 단계를 포함하는 반도체 기판의 텍스쳐링 방법을 제공한다.
또한, 본 발명은 상기 방법에 따라 텍스쳐링된 반도체 기판 및 이를 포함하는 태양전지를 제공한다.
이때, 상기 반도체 기판은 표면에 불규칙적으로 배열된 텍스쳐 구조(이하, '나노구조체'라 함)를 포함할 수 있으며, 상기 나노 구조체는 높이가 100 ~ 1000nm이고 직경이 100 ~ 1000 nm인 것이 바람직하다.
본 발명에 따르면, 저융점 금속 나노입자를 마스크로 이용하여 건식 에칭함으로써 반도체 기판 표면을 용이하게 나노구조로 텍스쳐링할 수 있다.
또한, 본 발명에 따른 텍스쳐링 방법은 기존의 나노리소그라피를 이용하는 방법에 비하여 경제적이고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능하다.
상기 방법에 의해 텍스쳐링된 반도체 기판은 입사광의 반사율이 낮아 우수한 광흡수율을 나타내고, 텍스쳐링시 표면적 증가율이 낮아 전하수집 효율이 높으며, 특히 초박형 웨이퍼 기반의 태양전지의 광흡수를 극대화시키는데 효과적이다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판의 텍스쳐링 과정을 나타낸 것이다.
도 2는 실리콘 기판 상에 증착된 주석(Sn)의 증착 두께 및 열처리 온도에 따른 SEM 사진을 나타낸 것이다.
도 3은 주석(Sn) 증착두께에 따른 주석(Sn) 나노 입자의 평균직경을 나타내는 그래프이다.
도 4는 열처리 온도에 따른 주석(Sn) 나노 입자의 표면 커버리지를 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 따라 텍스쳐링된 실리콘 기판의 표면 구조를 나타내는 SEM 사진이다.
도 6은 반응성 이온 에칭(reactive ion etching, RIE) 공정시 에칭 시간에 따른 실리콘 나노구조체 측면 구조를 나타내는 SEM 사진이다.
도 7은 RIE 에칭시간에 따른 나노 구조체의 높이를 나타내는 그래프이다.
도 8은 본 발명에 따라 반도체 기판상에 형성되는 나노 구조체의 단면 구조를 나타내는 모식도이다.
도 9는 실시예 1에 따라 텍스쳐링된 실리콘 웨이퍼에 있어서, 나노구조체의 높이에 따른 평균 반사율을 나타내는 그래프이다.
도 10은 실시예 2에 따라 텍스쳐링된 실리콘 웨이퍼에 있어서, 나노구조체의 직경에 따른 평균반사율을 나타내는 그래프이다.
도 11은 실시예 2에 따라 텍스쳐링된 실리콘 웨이퍼에 있어서, 주석(Sn) 증착두께별 열처리 온도에 따른 표면적 증가율을 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따라 텍스쳐된 반도체 기판 상에 나노 구조체가 형성됨에 따라 증가되는 표면적을 나타내는 모식도이다.
도 2는 실리콘 기판 상에 증착된 주석(Sn)의 증착 두께 및 열처리 온도에 따른 SEM 사진을 나타낸 것이다.
도 3은 주석(Sn) 증착두께에 따른 주석(Sn) 나노 입자의 평균직경을 나타내는 그래프이다.
도 4는 열처리 온도에 따른 주석(Sn) 나노 입자의 표면 커버리지를 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 따라 텍스쳐링된 실리콘 기판의 표면 구조를 나타내는 SEM 사진이다.
도 6은 반응성 이온 에칭(reactive ion etching, RIE) 공정시 에칭 시간에 따른 실리콘 나노구조체 측면 구조를 나타내는 SEM 사진이다.
도 7은 RIE 에칭시간에 따른 나노 구조체의 높이를 나타내는 그래프이다.
도 8은 본 발명에 따라 반도체 기판상에 형성되는 나노 구조체의 단면 구조를 나타내는 모식도이다.
도 9는 실시예 1에 따라 텍스쳐링된 실리콘 웨이퍼에 있어서, 나노구조체의 높이에 따른 평균 반사율을 나타내는 그래프이다.
도 10은 실시예 2에 따라 텍스쳐링된 실리콘 웨이퍼에 있어서, 나노구조체의 직경에 따른 평균반사율을 나타내는 그래프이다.
도 11은 실시예 2에 따라 텍스쳐링된 실리콘 웨이퍼에 있어서, 주석(Sn) 증착두께별 열처리 온도에 따른 표면적 증가율을 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따라 텍스쳐된 반도체 기판 상에 나노 구조체가 형성됨에 따라 증가되는 표면적을 나타내는 모식도이다.
본 발명에 따른 반도체 기판의 텍스쳐링 방법은 반도체 기판 상에 저융점 금속을 증착하는 단계, 상기 저융점 금속이 증착된 기판을 건식 에칭하는 단계 및 상기 건식 에칭된 기판으로부터 상기 금속을 제거하는 단계를 포함하여 이루어진다.
상기 반도체 기판의 텍스쳐링 방법은, 상기 반도체 기판 상에 저융점 금속을 증착하는 단계 전에 상기 반도체 기판 상에 버퍼층을 증착하는 단계를 더 포함할 수 있으며, 또는 상기 저융점 금속을 증착하는 단계를 거친 기판을 열처리하는 단계를 더 포함할 수 있다. 이러한 버퍼층 증착단계 및 열처리 단계의 경우, 이들 중 선택된 어느 하나의 단계만 추가될 수 있으며, 모두 포함될 수도 있다. 예컨대, 도 1은 상기 버퍼층을 증착하는 단계 및 기판을 열처리하는 단계를 모두 포함한 경우를 도시한 것이다.
이하, 도 1을 참조하여 본 발명에 따른 반도체 기판의 텍스쳐링 방법의 일 실시예에 대해 구체적으로 설명한다.
(1)
버퍼층
증착 단계
이 단계는 반도체 기판 상에 버퍼층을 증착하는 단계이다.
상기 버퍼층이 저융점 금속이 증착되기 전에 반도체 기판 상에 증착될 경우, 상기 버퍼층은 기판의 표면에너지를 조절하여 이후 기판 상에 증착되는 저융점 금속의 모폴로지를 제어하는데 도움을 주고, 반도체 기판과 저융점 금속의 직접적인 접촉을 막아 주는 역할을 한다.
상기 버퍼층으로서는 산에 쉽게 에칭되는 금속산화물 박막이 사용될 수 있으며, 바람직하게 상기 금속산화물 박막은 SiO2 및 SiNx로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 이러한 버퍼층은 후술될 『(5) 금속 제거단계』에서 HF 등과 같은 산성용액에 쉽게 에칭되면서 반도체 기판 상에 잔류하는 금속의 박리를 도와준다.
상기 버퍼층의 두께는 반도체 기판 상에 증착되어 마스크로 사용되는 저융점 금속과 버퍼층의 에칭 선택비에 따라 달라질 수 있으나, 10nm ~ 500nm인 것이 바람직하다. 상기 버퍼층의 두께가 10nm 미만일 경우에는 저융점 금속 모폴로지 제어 및 저융점 금속 나노입자 제거에 도움을 주기에는 부족한 면이 있다. 반면, 상기 버퍼층의 두께가 500nm를 초과할 경우에는 반도체 기판을 에칭하기 위한 RIE 공정시간이 길어지게 되고, 이에 따라 마스크 역할을 하는 금속입자의 에칭이 수반되어, 원하는 나노 디스크 형태의 구조체 제조에 어려움이 발생할 수 있어 바람직하지 않다.
상기 반도체 기판은 Si, Ge, GaAs 및 InGaAs로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있고, 바람직하게는 Si를 포함할 수 있다. 더욱 바람직하게 상기 Si는 결정성 Si일 수 있고, 상기 결정성 Si는 단결정 실리콘, 다결정 실리콘 및 이들이 복합된 형태일 수 있다.
또한, 상기 반도체 기판은 세척단계를 거친 기판일 수 있고, 세척 단계는 반도체 기판에 흡착되어 있을지 모를 오염 물질을 제거하기 위한 목적으로 수행된다. 이러한 세척 단계에는 세척제가 공급되는 샤워 헤드로부터 반도체 기판의 전 표면에 세척제를 분사시키는 스프레이 방식이나 반도체 기판을 세척액 내에 일정 시간 동안 담근 후 빼내는 딥핑 방식 등 통상의 세척방법이 사용될 수 있으며, 이에 한정되는 것은 아니다. 이때, 상기 세척제는 염산(HCl), 수산화암모늄(NH4OH), 황산(H2SO4) 및 과산화수소(H2O2)로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하는 것이 바람직하다.
(2)
저융점
금속 증착 단계
이 단계는 반도체 기판 상에 저융점 금속을 증착하는 단계이다.
상기 저융점 금속의 융점은 100 ~ 350℃인 것이 바람직하다. 만약, 상기 융점이 100℃ 미만일 경우에는 증착 공정시 증착속도의 정밀한 제어가 어려워질 수 있고, 반면 상기 융점이 350℃를 초과할 경우에는 서브 마이크론 크기의 나노 입자 합성이 어렵고, 입자를 서브 마이크론 크기까지 키우기 위하여 장시간의 고온 공정이 요구된다는 문제가 발생할 수 있다.
상기 저융점 금속으로서는 실리콘과의 계면 반응성이 낮은 금속원소를 사용하는 것이 바람직하며, 예컨대 Sn, In, Pb, In-Sn 합금, Sn-Pb 합금 및 In-Pb 합금으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상이 사용될 수 있다.
상기 저융점 금속을 증착하는 방법으로서는 통상의 진공증착이 사용될 수 있으며, 예컨대 열 증착(thermal evaporation), 전자선 증착(electron beam evaporation), 스퍼터링(sputtering) 등의 방법이 사용될 수 있고, 이에 한정되는 것은 아니다. 이러한 진공증착 방법을 이용하여, 본 발명에서는 저융점 금속을 상온의 기판 온도에서 후열처리 공정 없이 서브마이크론 크기로 합성할 수 있다.
본 발명에 따르면, 반도체 기판 상에 증착된 저융점 금속의 나노입자가 마스크 역할을 하고, 이후 에칭단계를 거침으로써 표면이 나노구조로 텍스쳐링된 반도체 기판이 제공된다. 이러한 저융점 금속 나노입자의 크기 및 표면 커버리지는 저융점 금속의 증착두께 및 후술될 『(3) 열처리 단계』에서의 열처리 온도를 조절함으로써 용이하게 제어될 수 있다.
구체적으로, 도 2에는 반도체 기판 상에 증착된 저융점 금속의 증착 두께 및 열처리 온도에 따른 SEM 이미지가 도시되어 있다. 이때, 상기 반도체 기판으로서는 실리콘을 사용하였고, 저융점 금속으로서는 주석(Sn)을 사용하였다. 상기 도 2를 살펴보면, 증착 두께가 두꺼워질수록 섬(island) 형태의 주석 입자의 단면 크기 또한 증가되는 것을 확인할 수 있다. 이는, 주석(Sn) 증착 두께에 따른 주석(Sn) 입자 평균직경 변화를 나타내는 도 3을 살펴보면 더욱 명확하게 확인할 수 있다. 또한 도 3을 살펴보면, 주석 증착두께를 50nm ~ 200nm로 조절할 경우, 저융점 금속 나노입자의 평균직경을 150nm ~ 1500nm 조절 가능함을 알 수 있다.
상기 반도체 기판 상에 증착되는 저융점 금속의 증착 두께는 50 ~ 200nm인 것이 바람직하며, 상기 유효두께가 50nm 미만일 경우 기판 상에 합성되는 저융점 금속 나노입자의 평균직경이 과소해질 우려가 있고, 반면 200nm를 초과할 경우에는 저융점 금속 나노입자의 평균직경이 과대해질 우려가 있다. 상기와 같이 저융점 금속 나노입자의 평균직경이 과소하거나 과대할 경우, 반도체 기판 상에 형성되는 텍스쳐 구조의 직경이 과소해지거나 과대해질 우려가 있어 반사율 저감 효과가 떨어질 수 있다. 여기서, 증착두께는 유효두께를 나타내며, 유효두께란 증착된 금속이 기판상에 빈틈없이 연속막을 형성하는 경우의 두께를 의미하는 것으로, 진공증착 중 수정진동자저울(Quartz Crystal Microbalance)을 이용하여 측정된 값이다.
(3) 열처리 단계
이 단계는 저융점 금속이 증착된 기판을 열처리하는 단계이다. 상기 열처리 단계는 기판 상에 형성되는 저융점 금속 나노 입자의 표면 커버리지를 제어하기 위해 도입될 수 있으며, 용도에 따라 큰 표면 커버리지가 요구될 경우 생략될 수 있다.
전술한 바와 같이, 도 2에는 실리콘 기판 상에 증착된 주석(Sn)의 증착 두께 및 열처리 온도에 따른 SEM 이미지가 도시되어 있으며, 도 2를 살펴보면 열처리 온도가 낮아질수록 섬(island) 형태의 주석(Sn) 입자 표면 커버리지(surface courage)가 증가되는 것을 확인할 수 있다. 이는, 열처리 온도에 따른 주석(Sn) 입자의 표면 커버리지 변화를 나타내는 도 4를 살펴보면 더욱 명확하게 확인할 수 있다. 구체적으로, 도 4을 살펴보면 열처리 온도를 섭씨 500도까지 조절할 경우 표면 커버리지를 30% ~ 90%까지 조절 가능함을 알 수 있다. 이와 같이 본 발명에 따르면 열처리 온도를 조절함으로써 저융점 금속 나노입자의 표면 커버리지를 용이하게 할 수 있다. 여기서, 표면 커버리지란, 반도체 기판 전 표면에 대한 저융점 금속 나노입자로 덮여있는 표면의 비율을 나타낸다.
이 단계에서 열처리 온도는 300℃ ~ 500℃인 것이 바람직하며, 상기 열처리 온도가 300℃ 미만일 경우 저융점 금속 나노입자의 표면 커버리지가 과대해질 우려가 있고, 반면 500℃를 초과할 경우 표면 커버리지가 과소해질 우려가 있다. 상기와 같이 저융점 금속 나노입자의 표면 커버리지가 과소하거나 과대할 경우, 반도체 기판 상에서 차지하는 나노구조체의 총 단면 비율이 과소해지거나 과대해질 우려가 있어 반사율 저감 효과가 떨어질 수 있다.
본 발명에서와 같이 반도체 기판의 텍스쳐링 공정에 저융점 금속을 사용할 경우, 기존에 Ag, Au등과 같은 귀금속을 사용하는 경우에 비하여 금속 나노입자의 크기 및 표면 밀도를 넓은 범위에서 용이하게 제어할 수 있고, 공정 비용 또한 절감할 수 있다.
(4) 에칭단계
이 단계는 기판 상에 남아 있는 저융점 금속 나노입자를 마스크로 이용하여 반도체 기판 상에 텍스쳐 구조를 형성하는 단계이다. 도 5를 살펴보면, 에칭단계를 거친 반도체 기판의 SEM 이미지가 도시되어 있다.
상기 에칭 방법으로서는 건식 에칭이 사용되며, 바람직하게 상기 건식 에칭은 반응성 이온 에칭(reactive ion etching, RIE)일 수 있다. 이와 같이 건식 에칭을 사용할 경우, 에칭 결과가 에칭용액 환경에 민감하여 대면적 공정이 어려웠던 기존의 습식에칭에 따른 문제점을 해소할 수 있다.
이러한 에칭 공정에 의해 반도체 기판 상에 저융점 금속 나노입자가 덮인 부분은 철부(凸部)로 남고, 그 나머지 부분은 요부(凹部)로 에칭되어 표면 텍스쳐를 갖는 반도체 기판으로 형성된다. 이렇게 기판 상에 형성된 텍스쳐 구조(이하, '나노구조체'라 함)의 높이는 에칭 공정의 시간을 조절함으로써 제어 가능하다. 구체적으로, 실리콘 웨이퍼 상에 주석(Sn) 나노 입자가 증착된 경우, RIE 에칭 시간에 따른 실리콘 나노 구조체의 측면 SEM 이미지가 도 6에 도시되어 있고, RIE 에칭 시간에 따른 실리콘 나노 구조체의 높이 변화를 나타내는 그래프가 도 7에 도시되어 있다.
도 6 및 도 7을 살펴보면, 에칭 시간을 3분 ~ 15분으로 조절함으로써 나노 구조체의 높이를 100 ~ 500 nm로 제어할 수 있음을 확인할 수 있고, 나노구조체의 높이가 상기 범위에 속할 경우 넓은 파장 대역에서 우수한 반사율 저감효과를 얻을 수 있어 더욱 바람직하다.
이때, 상기 건식 에칭에 사용되는 에칭 가스는 CF4, CHF3, SF6, Ar, Cl2 및 O2로 이루어진 군에서 선택된 어느 하나 또는 둘 이상의 혼합가스일 수 있으며, 바람직하게는 CF4/O2 혼합가스, SF6/O2 혼합가스 및 Cl2/O2 혼합가스 중 선택된 어느 하나 일 수 있다.
상기 나노구조체의 형상은 건식에칭 과정에서 플라즈마 공정 변수의 제어를 통해 비등방성의 정도를 조절함으로써 제어할 수 있다. 즉, 도 1의 (4) 에칭단계에 도시된 바와 같이, 상기 나노구조체의 형상은 에칭단계에서의 공정조건에 따라 비등방성 에칭(좌), 등방성 에칭(우) 및 이들의 혼합된 형태로 나타날 수 있다.
(5) 금속 제거단계
이 단계는 에칭단계를 거친 반도체 기판으로부터 저융점 금속을 제거하는 단계이며, 이 과정에서 버퍼층이 함께 제거될 수 있다.
저융점 금속을 제거하는 방법으로서는 통상의 금속식각(metal etch) 방법이 제한없이 사용 가능하고, 바람직하게는 산 용액에서 초음파 세척기를 이용하는 방법 등이 사용될 수 있다. 이때 사용되는 산 용액은 염산, 질산, 황산 및 불산으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상일 수 있다.
상기와 같이 (1) 내지 (5) 단계를 거침으로써 반도체 기판 상에 나노구조체가 형성되고, 이러한 나노구조체가 입사광을 강하게 전방 산란시켜 반도체 기판의 광흡수를 크게 증가 시킬 수 있게 된다.
이 밖에, 본 발명에서는 반사율 저감을 위해, 저융점 금속이 제거된 상기 반도체 기판상에 SiO2, SiNx 및 이들의 혼합층 중 선택된 어느 하나의 층을 증착하는 단계를 더 포함할 수 있다.
상기한 제조공정 따라 반도체 기판을 나노 텍스쳐링할 경우, 기존에 고가의 장비를 필요로 했던 나노임프린트, 레이저 간섭리소그라피, EUV를 이용한 포토리소그라피 등과 같은 나노리소그라피 공정에 비하여 공정비용을 절감할 수 있다.
한편, 본 발명은 상기 제조방법에 따라 제조된 반도체 기판을 제공한다.
상기 반도체기판은 상기 반도체 기판은 표면에 불규칙적으로 배열된 텍스쳐 구조(이하, '나노구조체'라 함)를 포함하며, 상기 나노 구조체는 높이가 100 ~ 1000nm이고 직경이 100 ~ 1000 nm인 것을 특징으로 한다.
도 8에는 본 발명에 따라 반도체 기판 상에 형성되는 텍스쳐 구조의 일례에 대한 단면 구조를 모식적으로 나타내었다. 입사광이 반도체 기판, 예컨대 실리콘과 같은 고굴절율 웨이퍼에 입사되는 경우, 미 산란(Mie scattering) 효과로 인하여 표면에 위치한 서브마이크론 스케일의 나노 구조체에 의해 입사광이 산란되고, 산란광의 대부분이 기판방향으로 유도된다. 이때, 나노 구조체의 산란 단면적은 그 직경, 높이 그리고 기판의 종류 등에 의해 영향을 받게 된다.
상기 나노 구조체의 높이는 상술한 바와 같이 100 ~ 1000nm 이며, 상기 높이가 100nm 미만일 경우에는 상기 나노 구조체를 포함하는 반도체 기판의 반사율 저감 효과를 충분히 발현할 수 없다. 반면 상기 나노 구조체의 높이가 1000nm를 초과할 경우에는 텍스처링 효율 대비 반도체 기판 손실량이 과도하며, 또한 반도체 기판의 과도한 표면적 증가로 태양전지, 포토다이오드와 같은 광전소자에 응용시 전기적 손실이 커지는 문제가 발생한다. 상기 나노 구조체의 높이가 100 ~ 200 nm 일 경우, 넓은 파장 대역에서 우수한 반사율 저감효과를 얻을 수 있어 더욱 바람직하다.
또한, 상기 나노 구조체의 직경은 상술한 바와 같이 100 ~ 1000 nm 이며, 상기 직경이 100nm 미만일 경우에는 산란 단면적이 광대역에 걸쳐 높은 값을 나타내지 못하고, 반면 1000nm를 초과할 경우에는 나노 구조체를 포함하는 반도체 기판의 반사율 저감효과가 떨어지는 문제가 있다. 상기 나노 구조체의 직경이 300 ~ 500 nm일 경우 넓은 파장 대역에서 높은 산란 단면적을 얻을 수 있어 바람직하다.
특히, 상기 나노구조체의 높이가 100 ~ 200nm이면서, 직경이 1마이크론 이하일 경우, 초박형 실리콘 태양전지의 광흡수를 극대화시키는데 효과적이다.
또한, 본 발명에 따르면 상기 반도체 기판을 포함하는 태양전지가 제공된다.
상기한 바와 같은 반도체 기판의 텍스쳐링 방법 및 텍스쳐 구조를 갖는 반도체 기판은 상기 태양전지뿐만 아니라 광전소자(photovoltaic device), 광학 및 전기화학적 검출기/센서, 바이오검출기(biodetectors)/바이오센서, 촉매, 전극, 및 입사광의 반사를 감소시켜 소자의 효율을 개선시키는 기타 장치에도 사용될 수 있다.
이하, 실시예들을 들어 본 발명에 관하여 더욱 상세히 설명하지만, 본 발명이 이러한 실시예들에 한정되는 것은 아니다.
실시예
1
표준 세척 공정 RCA-1 (H2O2-NH4OH-H2O), RCA-2 (H2O2-HCl-H2O)를 이용하여 각각 30분간 실리콘 웨이퍼를 충분히 세척하여 오염물질을 제거한다.
상기 불순물이 제거된 실리콘 웨이퍼 상에 SiO2를 전자빔 증발 증착 장비(코리아 바큠, KVE-2004)를 이용하여 50nm 두께로 진공증착한다
상기 SiO2가 증착된 실리콘 웨이퍼 상에 주석(Sn)을 열증발 증착 장비(코리아 바큠, KVE-2004)를 이용하여 100nm 두께로 진공증착한다.
상기 주석이 진공증착된 실리콘 웨이퍼를 500℃에서 10분 동안 열처리한다.
상기 열처리가 완료된 실리콘 웨이퍼를 RIE 장비(Advanced Vacuum & STS, Advanced RIE)를 이용하여 건식에칭한다. 이때 에칭시간을 3분, 5분, 7분, 10분, 15분으로 조절하여 나노 구조체의 높이가 75nm인 실리콘 웨이퍼, 150nm인 실리콘 웨이퍼, 230nm인 실리콘 웨이퍼, 320nm인 실리콘 웨이퍼 및 500nm인 실리콘 웨이퍼를 제조하였다.
이어서, 1M HCl용액에서 초음파 세척기를 이용하여 에칭공정이 완료된 각각의 실리콘 웨이퍼로부터 주석 입자를 제거한다.
마지막으로, 화학기상증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 나노구조체가 형성된 각각의 실리콘 웨이퍼 상에 SiNx층을 70nm 두께로 성막하여 텍스쳐링 공정을 완료하였다.
실시예
2
주석(Sn) 증착두께 및 RIE 에칭 시간을 조절한 것을 제외하고는 실시예 1과 동일한 방법으로 텍스쳐링 공정을 진행하였다. 구체적으로, 상기 주석(Sn)의 증착두께를 50nm, 100nm, 150nm 및 200nm로 조절하여 나노구조체의 평균직경이 150nm인 실리콘 웨이퍼, 340nm인 실리콘 웨이퍼, 600nm인 실리콘 웨이퍼, 900nm인 실리콘 웨이퍼를 제조였고, 이때 RIE 에칭 시간은 5분으로 고정하여 각각의 웨이퍼 상의 나노구조체의 높이는 150nm이었다.
< 평가방법 >
1. 반사율(%)
실시예 1 및 실시예 2에 따라 텍스쳐링된 실리콘 웨이퍼들의 반사율을 측정하고, 이들의 평균 반사율을 비교하여 도 9 및 10에 도시하였다. 이때, 반사율은 파장 300 ~ 1100nm에서 적분구를 이용하여 거울반사 및 산란반사의 합인 총 반사도를 측정한 값이고, 평균 반사율은 하기의 식에 따라 계산된 값이다.
상기 식에서,
λmin : 300nm, λmax : 1100nm
Isolar(λ): 표준 태양광 스펙트럼 AM 1.5G 조건하에서의 파장에 따른 태양광 복사 조도
R(λ) : 파장에 따른 반사율
도 9에는 실시예 1에 따라 텍스쳐링된 나노구조체의 높이에 따른 평균 반사율을 나타내는 그래프가 도시되어 있고, 도 10에는 실시예 2에 따라 텍스쳐링된 나노구조체의 평균직경에 따른 평균반사율을 나타내는 그래프가 도시되어 있다.
도 9 및 10을 살펴보면, 본 발명의 실시예 1 및 2에 따라 나노구조로 텍스쳐링된 실리콘 웨이퍼의 경우 모두 평균반사율이 10% 미만인 낮은 반사율을 갖는 다는 것을 확인할 수 있다. 특히, 상기 나노구조체의 높이가 150nm인 경우 및 평균직경이 340nm인 경우에는 3.6%의 최저 평균 반사율을 얻을 수 있음을 알 수 있다.
2. 표면적 증가율(%)
실시예 2에 따라 주석(Sn)의 증착두께(50nm, 100nm, 150nm 및 200nm)를 조절하면서 텍스쳐링한 실리콘 웨이퍼들의 표면적 증가율을 하기의 식에 따라 계산하고, 주석(Sn) 증착두께별 열처리 온도에 따른 표면적 증가율을 나타내는 그래프를 도 11에 도시하였다.
표면적 증가율(%) = (텍스쳐링 후의 웨이퍼 표면적 / 평판형 웨이퍼 표면적)
×100
도 12를 살펴보면, 텍스쳐링 후 반도체 기판 상에 나노구조체가 형성됨에 따라 증가되는 표면적이 모식적으로 도시되어 있다. 상기 표면적이 증가될 경우, 표면적 증가에 비례하여 e-h(전자-정공) 재결합 손실이 증가되고, 전하수집(charge collection) 효율이 낮은 에미터층에서 입사광이 흡수율이 증가하는 이유로 광전효율이 감소된다. 따라서, 표면적 증가율이 낮을수록 전하수집 효율에 유리하다.
도 11을 살펴보면, 저융점 금속인 주석(Sn)의 증착두께에 따라 표면적 증가율이 변화되는 것을 알 수 있고, 500℃로 열처리하였을 경우 모든 증착 두께에서 표면적 증가율은 300%이하로 나타나는 것을 확인할 수 있다. 특히, 최소 반사율을 나타내었던 주석(Sn)을 100nm 두께로 증착하여 텍스쳐링 한 실리콘 웨이퍼의 경우, 표면적 증가율이 187%로 피라미드 구조의 표면적 증가율에 근접한 값을 나타내었다.
이상, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 본 발명의 보호범위는 아래의 특허청구범위에 의하여 해석되어야 하며 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (18)
- 반도체 기판 상에 저융점 금속을 증착하는 단계;
상기 저융점 금속을 증착하는 단계를 거친 기판을 열처리하는 단계;
상기 저융점 금속이 증착된 기판을 건식 에칭하는 단계; 및
상기 건식 에칭된 기판으로부터 상기 금속을 제거하는 단계를 포함하여 나노 구조체를 형성하되,
상기 금속을 제거하는 단계를 거친 기판 상에 실리콘이산화물, 실리콘질화물 및 이들의 혼합층 중 선택된 어느 하나의 층을 증착하는 단계를 더 포함하며,
상기 나노 구조체의 높이는 100 ~ 200 nm이고, 직경이 300 ~ 500 nm이고,
상기 반도체 기판은 결정질 실리콘이며,
상기 저융점 금속은 Sn, In, Pb, In-Sn 합금, Sn-Pb 합금 및 In-Pb 합금으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하는 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,
상가 저융점 금속의 융점이 100 ~ 350℃인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 삭제
- 제 1 항에 있어서,
상기 저융점 금속을 증착하는 단계에서, 상기 저융점 금속의 증착 두께는 50nm ~ 200nm 인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 제 1 항에 있어서,
상기 건식 에칭은 반응성 이온 에칭(reactive ion etching, RIE)인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 제 1 항에 있어서,
상기 건식 에칭에 사용되는 에칭 가스는 CF4, CHF3, SF6, Ar, Cl2 및 O2로 이루어진 군에서 선택된 어느 하나 또는 둘 이상의 혼합가스인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 삭제
- 제 1 항에 있어서,
상기 저융점 금속을 증착하는 단계 전에, 상기 반도체 기판 상에 버퍼층을 증착하는 단계를 더 포함하고,
상기 버퍼층은 금속산화물 박막인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 제 10 항에 있어서,
상기 금속산화물 박막은 실리콘이산화물 및 실리콘질화물로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하는 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 제 1 항에 있어서,
상기 저융점 금속을 증착하는 단계 전에, 상기 반도체 기판 상에 버퍼층을 증착하는 단계를 더 포함하고,
상기 버퍼층의 두께는 10m ~ 500nm 인 것을 특징으로 하는 반도체 기판의 텍스쳐링 방법. - 삭제
- 삭제
- 제 1 항, 제 4 항, 제 6항 내지 제 8 항, 또는 제10 내지 제12 중 어느 한 항에 따라 텍스쳐링된 반도체 기판.
- 삭제
- 삭제
- 제 1 항, 제 4 항, 제 6항 내지 제 8 항, 또는 제10 내지 제12 중 어느 한 항에 따라 텍스쳐링된 반도체 기판을 포함하는 태양전지.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101217783B1 (ko) * | 2012-04-24 | 2013-01-02 | 한국기계연구원 | 나노 패턴의 형성방법 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101217783B1 (ko) * | 2012-04-24 | 2013-01-02 | 한국기계연구원 | 나노 패턴의 형성방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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