KR101729004B1

KR101729004B1 - 상태 리텐션 회로 및 그 회로의 작동방법

Info

Publication number: KR101729004B1
Application number: KR1020100113638A
Authority: KR
Inventors: 마릴린 웨인 프레데릭 주니어
Original assignee: 에이알엠 리미티드
Priority date: 2009-11-17
Filing date: 2010-11-16
Publication date: 2017-04-21
Also published as: KR20110055417A; US8456214B2; US20110121876A1; TW201140279A; TWI475352B

Abstract

본 발명에서는, 논 리텐션 동작모드에서 클록신호에 응답하여 주기적으로 펄스를 어서트하는 펄스 발생기와, 상태를 기억하는 기억소자로 이루어진 기억 구조부와 분리 구조부를 구비한 상태 리텐션 회로를 제공한다. 특히, 상기 분리 구조부는, 상기 어서트된 펄스에 응답하여, 상기 기억소자가 상기 기억 구조부로의 입력에 의존한 기억소자 자신의 기억된 상태를 갱신하게 한다. 반대로, 상기 어서트된 펄스가 없을 때, 상기 분리 구조부는, 상기 기억소자를 상기 입력과 분리한다. 상기 펄스 발생기는, 리텐션 동작모드로 들어가도록 리텐션 제어신호에 의해 구동될 수 있고, 이 리텐션 동작모드시에 상기 펄스 발생기는 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않는다. 이 때문에, 상기 분리 구조부는, 상기 리텐션 동작모드시에 상기 기억소자를 상기 입력과 분리하여, 상기 기억소자가, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 기억소자 자신의 기억된 상태를 유지하게 한다. 이러한 설계는, 작은 영역, 고성능 및 저 에너지 소비의 클록 무관형 펄스 리텐션 기억 구조부를 제공한다.

Description

상태 리텐션 회로 및 그 회로의 작동방법{STATE RETENTION CIRCUIT AND METHOD OF OPERATION OF SUCH A CIRCUIT}

본 발명은, 상태 리텐션(retention) 회로 및 그 상태 리텐션 회로의 작동방법에 관한 것이다.

데이터 처리회로에 있어서 클록신호에 응답하여 데이터를 기억하는 순차 기억회로들이 공지되어 있다. 이들 회로는, 래치회로와 플립플롭으로 이루어지고, 지연 및 에너지 관점에서 처리회로의 매우 중요한 소자이다. 플립플롭의 형태는, 클록 사이클의 제1 위상동안 마스터 래치에 데이터를 입력하고, 클록 사이클의 제2 위상동안 슬레이브 래치에 그 데이터를 전송하는 마스터-슬레이브용 래치들로 할 수 있다. 이에 따라 그들이 마치 엣지(edge)에 응답하여 데이터를 기억하는 것처럼 보이게 한다, 즉 그들은 엣지 트리거(edge-trigger)되게 보인다.

이들 마스터-슬레이브용 플립플롭에 대한 다른 설계는, 펄스에 응답하여 데이터를 단일의 래치에 기억하는 펄스 트리거형 플립플롭이 있다. 상기 펄스가 작고 클록의 엣지에서 발생하는 경우, 그 펄스는, 마치 상기 기억소자나 래치가 엣지 트리거되는 것처럼 보인다. 실제로, 상기 래치는, 펄스가 높아서 상기 기억소자가 그 펄스동안 데이터를 수신할 수 있는 경우 문제가 안되고, 펄스가 낮아서 입력과 분리되는 경우 문제가 된다. 그렇지만, 상기 펄스의 폭은, 상기 기억소자 펄스폭동안 반응할 수 있을 만큼 충분히 넓어야 하고, 이와는 달리, 데이터를 기억소자를 통해 '레이스(race)'한 후 하류의 회로에서 일어날 가능성이 있는 상태 오류를 래치하기 때문에 상기 펄스의 폭은 너무 넓지 않아야 한다.

프로세스 기하학적 특성이 축소됨에 따라, 전력소비가 중요한 쟁점이 되고 있다. 특히, 임계값 전압이 감소함에 따라, 특히 배터리 구동형 애플리케이션에 상당한 전력소비의 쟁점을 일으키는 누설전류가 증가된다.

칩 전력을 줄이는 가장 효과적인 방법들 중 하나가 파워 게이팅(gating)이다. 이러한 기술에 따라, 스위치 셀에 의해 비활성 블록들에 공급하는 전원을 꺼서 비활성 블록들을 셧다운한다. 이러한 블록들로부터 전원을 끄기 전에 상기 설계의 임계 상태를 출력하여 메모리에 저장한 후, 블록 웨이크업(wakeup) 시간에 상기 메모리로부터 검색할 수 있지만, 이 상태의 저장 및 복원 프로세스에 의해 성능이 상당히 저하할 수 있다.

이에 따라서, 파워 게이트 모드로부터 동작을 빨리 재개할 수 있도록, 다수의 파워 게이팅 설계가 저전력 모드시 상태를 유지할 수 있는 상태 리텐션(retention) 기억구조부를 실현함으로써, 웨이크업 시간에 동작을 재개가능하게 하기 위해서 상기 유지된 상태를 신속하게 이용가능하다. 이러한 상태 리텐션 기억회로를 설치하도록 상술한 마스터 슬레이브 플립플롭 및/또는 펄스 트리거형 플립플롭을 구성할 수 있다.

리텐션 모드의 플립플롭은, 입력클록을, 상기 리텐션 모드에 들어가기 전에 특정 상태로 정지시키고, 상기 리텐션 모드를 빠져나올 때 동일한 특정 상태로 되게 할 필요가 종종 있다. 이들 조건을 만족하지 않으면, 상기 플립플롭은, 그 리텐션 모드동안 동일한 상태를 유지하지 못하고, 그 다음에 그 리텐션 모드로부터 빠져나올 수 있다. 이러한 플립플롭을 클록 의존형 리텐션 플립플롭이라고 칭하는 경우도 있고, 이러한 클록 의존형 리텐션 플립플롭의 설계는 아주 일반적이다. 그렇지만, 상기 클록 의존형 리텐션 플립플롭은, 클록신호를 상기 리텐션 모드에 들어가고 빠져나올 때의 모두에 관해 특정상태로 할 요구조건에 의한 설계시에 상당한 제약을 둔다.

이 때문에, 상기 입력클록이, 리텐션 모드에 들어가 있는 경우의 유효 클록 상태 중 어느 한 상태와, 상기 리텐션 모드를 빠져나온 경우의 상기 유효 클록 상태 중 어느 한 상태에 있는, 리텐션 기억 구조부를 갖는 것이 바람직할 것이고, 또한, 그 기억구조부에 기억된 상태를 상기 리텐션 모드동안 더 확실히 손상시키지 않는다. 이러한 기능성을 제공하는 플립플롭을, 클록 무관형(independent) 리텐션 플립플롭이라고 한다. 특히, 이 클록 무관형 리텐션 플립플롭은, 리텐션 모드로부터 빠져나올 때, 아래에 나타낸 들어가고 빠져나오는 클록상태의 가능한 조합 4가지 모두에 대해, 상기 리텐션 모드로 들어가기 직전에 기억되었던 그 상태를 출력할 수 있다:

리텐션 모드로 들어갈 때의 클록상태	리텐션 모드를 빠져나올때의 클록상태
0	0
0	1
1	0
1	1

클록 무관형 리텐션 플립플롭에 유지된 상태도, 리텐션 모드동안 일어나는 클록의 천이에 관계없이 손상되지 않은 채로 있다.

그 플립플롭이 리텐션 모드의 상태에 있을 때, 예를 들면 그 상태를 기억하지 않는 플립플롭의 일부분을 포함하는 각 종 회로에 전력을 제거하여도 된다. 그 전력이 제거되는 경우, 이를 파워 다운(power down) 상태(여기서는, 저전력 동작 모드라고도 함)라고 한다. 클록 의존형과 클록 무관형의 리텐션 플립플롭 모두는, 파워 다운과 리텐션 시퀀스 전체에 걸쳐 플립플롭의 내부 상태를 변경하지 않아야 하고, 리텐션 모드로부터 논(non) 리텐션(통상) 모드로의 천이시에 상기 플립플롭의 상태를 변경하지 않아야 한다. 일반적인 레이아웃에 있어서 실현할만큼 간단한 설계로 클록 무관형 리텐션 플립플롭에 대한 특징을 달성하기 어렵다고 하는 것이 밝혀져 있다. 종종, 상술한 플립플롭의 마스터-슬레이브 래치 형태는 실현을 위한 근거로서 사용되었고, 이러한 설계를 레이아웃하는 것은 작은 셀 높이에서 불가능한 경우가 많다.

2008년 10월 12일-15일에 K Shi에 의한, IEEE 컴퓨터 설계에 관한 국제 컨퍼런스, 2008의 페이지 170-175의 논문 "Area and Power-Delay Efficient State Retention Pulse-Triggered Flip-Flops with Scan and Reset Capabilities"에는, 영역 및 파워 지연의 효율적 상태 리텐션 펄스 플롭에 대한 각종 설계가 기재되어 있다. 그 문헌의 도 2는, 펄스 트리거형 플립플롭에 기반을 둔 클록 무관형 리텐션 플립플롭을 나타낸다. 상기 기재된 설계에 따라, 추가의 분리 디바이스를 데이터 경로에 추가하여 상기 발생된 펄스가 리텐션 모드시에 기억소자에 있는 데이터를 변화시킬 수 있는 것을 차단한다. 그렇지만, 이러한 접근법은, 데이터 경로를 따라 추가로 디바이스를 삽입하기 때문에 성능에 악영향을 미치고, 또한 연속된 펄스 발생기의 동작, 그 추가하는 분리 디바이스의 구동 등으로 인해 전력 소비 문제가 나타난다.

따라서, 클록 무관형 리텐션 기억구조부의 설계를 개선하는 것이 바람직할 것이다.

본 발명의 제 1 국면에서 본 상태 리텐션 회로는, 논 리텐션(non-retention) 동작모드에서 클록신호에 응답하여 주기적으로 펄스를 어서트(assert)하는 펄스 발생기; 상태를 기억하는 기억소자로 이루어진 기억 구조부와 분리(isolation) 구조부를 구비하고, 상기 분리 구조부는, 상기 어서트된 펄스에 응답하여, 상기 기억소자가 상기 기억 구조부로의 입력에 의존한 기억소자 자신의 기억된 상태를 갱신하게 하고, 상기 어서트된 펄스가 없을 때는 상기 기억소자를 상기 입력과 분리하고; 상기 펄스 발생기는, 리텐션 제어신호에 응답하여, 리텐션 동작모드로 들어가고, 상기 리텐션 동작모드시에 상기 펄스 발생기는 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않도록 구성됨에 따라서; 상기 분리 구조부는, 상기 리텐션 동작모드시에 상기 기억소자를 상기 입력과 분리하여, 상기 기억소자가, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 기억소자 자신의 기억된 상태를 유지하게 한다.

본 발명에서는, 펄스형 기억 구조부에 근거한 클록 무관형 리텐션 기억 구조부를 제공한다. 따라서, 상기 제안된 해결책은, 공지된 기술과 비교할 때 영역이 작은 클록 무관형 리텐션 기억 구조부의 설계를 제공한다. 또한, 상기 해결책은, 리텐션 동작모드에서 상기 펄스 발생기가 클록신호의 변화에 관계없이 펄스를 더 이상 어서트되지 않게 하므로, 상술한 논문 "Area and Power-Delay Efficient State Retention Pulse-Triggered Flip-Flops with Scan and Reset Capabilities"에 기재된 종래기술과 비교할 때 전력 소비를 걔선한다. 종래기술과 비교할 때, 데이터 경로에서 디바이스의 수가 감소되는 것에 의해 성능도 개선된다. 특히, 상기 필요한 클록 무관형 리텐션 기능성을 달성하기 위해서 상기 데이터 경로에 추가의 소자를 삽입할 필요가 없음에 따라서, 본 발명의 접근법은, 클록 무관형 리텐션 기억 구조부를 제공하는 특히 단순하고 효율적인 메카니즘을 제공한다.

일 실시예에서, 상기 상태 리텐션 회로는, 통상 동작모드시에 전압 공급을 수신하고, 저전력 동작모드시에 적어도 하나의 부품의 출력이 한정되지 않도록 상기 저전력 동작모드에서 상기 전압 공급을 제거하는 적어도 하나의 부품을 더 구비하고; 상기 저전력 동작모드로 들어가기 전에, 상기 리텐션 제어신호를 어서트하여 상기 펄스 발생기가 상기 리텐션 동작모드로 들어가게 하여서, 상기 저전력 동작모드에 들어가는 경우 상기 기억소자에 상기 기억된 상태는 한정되어 있지 않는 상기 적어도 하나의 부품의 출력에 영향을 받지 않는다. 상기 적어도 하나의 부품의 출력이 한정되어 있지 않아도 되는 여러 가지 방식이 있다. 일례로서, 상기 출력은, 미지의 특별한 논리레벨로 천이이여도 되거나, 한정된 논리레벨을 나타내는 전압간의 전압으로 플로우트(float)하여도 된다. 상술한 실시예에서는, 파워다운된 부품의 출력이 어떻게 한정되지 않는지에 관계없이, 상기 기억소자내의 상기 기억된 상태는, 상기 저전력 동작모드에 들어가기 전에 들어간 리텐션 모드로 인해 영향을 받지 않고 있을 것이고, 이에 따라서, 상기 기억소자의 기억된 상태를 상기 한정되지 않은 상기 파워다운된 부품의 출력과 분리된다.

일 실시예에서, 상기 리텐션 제어신호는, 상기 적어도 하나의 부품에 대해 상기 전압 공급이 회복되게 상기 저전력 모드를 빠져나온 후까지 계속 어서트된다. 이러한 접근법이 확실한 것은, 상기 리텐션 모드가 빠져나갈 때까지 파워다운되었던 부품(들)의 출력은 한정된 상태를 재개할 것이라는 것이다.

저전력 동작모드에서 전압공급이 제거된 상기 적어도 하나의 부품은, 다양한 형태로 할 수 있다. 일 실시예에서, 상기 펄스 발생기는, 상기 리텐션 제어신호와 클록 분배 부품에서 생성된 하나 이상의 신호를 수신하는 부품을 구비한다. 상기 클록 분배 부품의 일부는 펄스 발생기 자체에 있는 한편, 나머지는 펄스 발생기 외부에 설치되어, 펄스 발생기에서의 수신전에 클록신호의 분배를 처리하는데 사용되어도 된다. 이러한 실시예에서, 상기 저전력 동작모드시에 한정되지 않은 출력을 갖는 상기 적어도 하나의 부품은, 클록 분배 부품들 중 하나 이상을 구비하여도 된다.

일 특정 실시예에서, 상기 저전력 동작모드시에 한정되지 않은 출력을 갖는 상기 적어도 하나의 부품은, 지연된 버전의 상기 클록신호를 발생하는데 사용된 상기 펄스 발생기내에 지연부품을 구비한다. 따라서, 상기 실시예들에서 알 수 있는 것은, 펄스 발생기 자체의 일부가 저전력 동작모드에 전압 공급을 제거하는 경우에도, 상기 리텐션 제어신호를 수신하는 상기 펄스 발생기의 일부가 파워 다운되지 않았을 것이고, 이에 따라서 펄스 발생기는 상기 리텐션 동작모드시에 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않을 것이므로, 상기 필요한 기억 구조부의 기능성이 죽 유지된다.

파워 다운될 수 있는 부품의 다른 예로는, 상기 기억 구조부에 입력하는 입력 처리부품이 있다. 마찬가지로, 파워 다운될 수 있는 부품의 또 다른 예로는, 상기 기억 구조부로부터의 출력을 전달하는데 사용된 출력 처리부품이 있다. 실제로, 상기 입력 처리부품, 출력 처리부품 및 상술한 클록 분배 부품 중 어느 하나 또는 모두가, 상기 저전력 동작모드시에 파워 다운되기도 한다. 상기 리텐션 동작모드시에 상기 기억 구조부의 정확한 동작을 확보하는데 필요한 것은, 상기 리텐션 동작모드시에, 상기 펄스 발생기가 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않음에 따라서, 확실하게 상기 분리 구조부가 상기 입력과 상기 기억소자를 분리하는 것뿐이다. 상기 리텐션 동작모드시에, 상기 기억소자 자체는, 현재 유지된 상태가 확실하게 유지되도록 구동되어 있을 것이고, 상기 리텐션 제어신호는 상기 어서트된 상태로 유지되어 있어야 한다.

리텐션 플립플롭을 제공하는 쟁점과는 별도로, 인에이블 신호에 응답하는 펄스형 플립플롭을 제공하는 것도 알려져 있다. 상기 인에이블 신호가 디어서트(de-assert)되는 경우, 이것에 의해 상기 펄스형 플립플롭이 클록신호가 변화할 때 그 플립플롭의 기억된 상태를 갱신하지 않을 수 있다. 본 발명의 실시예들의 리텐션 기억 구조부를 사용하는 경우, 인에이블 수단을 갖는 펄스형 기억 구조부로서 동작하도록 상기 리텐션 기억 구조부를 배치할 수도 있다는 것을 주목해야 한다. 특히, 상기 저전력 동작모드에 연속적으로 들어가지 않고 상기 리텐션 제어신호를 어서트하면, 상기 기억 구조부는, 상기 리텐션 제어신호가 디어서트될 때까지, 클록신호의 변화에 무관한 자신의 기억된 상태를 유지한다. 따라서, 상기 회로는, 클록 무관형 펄스 리텐션 기억 구조부와 인에이블 능력을 갖는 펄스 기억 구조부를 구성하는데 사용될 수 있다.

상기 펄스 발생기의 형태는 다양할 수 있다. 그렇지만, 일 실시예에서, 상기 펄스 발생기는, 지연을 상기 클록신호에 추가하는 지연회로와, 상기 클록신호와 상기 지연된 클록신호를 합성하여 상기 리텐션 제어신호에 의존한 상기 펄스를 발생하는 합성회로를 구비한다. 전형적으로, 상기 클록신호와 상기 지연된 클록신호 중 하나는, 상기 합성회로에 입력되기 전에 반전된다.

상기 분리회로의 형태는 다양할 수 있다. 그렇지만, 일 실시예에서, 상기 분리회로는 전달 게이트를 구비하고, 상기 입력은 상기 전달 게이트에 제공되고, 상기 전달 게이트는 상기 어서트된 펄스에 응답하여 상기 기억소자가 상기 입력에 의존한 자신의 기억된 상태를 갱신하게 한다. 그렇지만, 상기 분리회로는, 전달 게이트로서 구성될 필요는 없다. 예를 들면, 다른 실시예에서, 상기 분리회로는 3상태 인버터를 구비하고, 상기 입력은 상기 3상태 인버터에 제공되고, 상기 3상태 인버터는 상기 어서트된 펄스에 응답하여 상기 기억소자가 상기 입력에 의존한 자신의 기억된 상태를 갱신하게 한다.

상기 기억소자의 형태도 다양할 수 있다. 그렇지만, 일 실시예에서, 상기 기억소자는, 래치회로를 구비한다. 일 특정 실시예에서, 상기 래치회로는, 연이은 한쌍의 인버터로 형성되어도 되고, 이때 일 인버터의 출력은 다른 인버터의 입력에 접속된다.

다른 실시예에서, 상기 래치소자는, 인버터와, 3상태 가능 반전소자를 구비하고, 상기 인버터의 출력은 상기 3상태 가능 반전소자에 제공되고, 상기 3상태 가능 반전소자의 출력은 상기 인버터에 제공되고, 상기 3상태 가능 반전소자는, 상기 펄스가 어서트되지 않을 때 구동되도록 구성될 뿐이다. 이러한 접근법은, 상기 분리회로가 상기 어서트되는 상기 펄스에 응답하여 상기 기억소자에 상기 입력을 구동하고 있는 동안, 상기 3상태 가능 반전소자가 구동되지 않고 있고, 이는 상기 갱신된 상태를 상기 기억소자에 기록할 수 있는 속도를 증가시키는 이점이 있다. 그리고, 펄스가 디어서트되는 경우, 상기 3상태 가능 반전소자는 상기 기억소자에 유지되도록 구동되어지는 한편, 상기 분리회로는 구동되지 않음으로써, 상기 기억소자를 상기 입력과 분리한다.

일 실시예에서는, 상기 기억소자가 상술한 래치회로 등의 단일 출력(single ended) 기록 기억소자로서 형성되어도 되고, 다른 실시예에서는, 상기 기억소자가 이중 출력 기록 기억소자로 이루어져도 되고, 이때 상기 분리회로는 상기 이중 출력 기록 기억소자의 양단에 결합되어 있다. 적절한 이중 출력 기록 기억소자의 일례로는, 6T SRAM 기억소자가 있다.

본 발명의 제 2 국면에서 본, 상태를 기억하는 기억소자를 갖는 기억 구조부와, 분리 구조부 내에서 상태를 유지하는 방법은, 논 리텐션 동작모드에서 클록신호에 응답하여 주기적으로 펄스를 어서트하는 펄스 발생기를 작동시키는 단계; 상기 어서트된 펄스에 응답하여, 상기 분리 구조부를 사용하여 상기 기억소자가 상기 기억 구조부로의 입력에 의존한 상기 기억소자 자신의 기억된 상태를 갱신하게 하는 단계; 상기 어서트된 펄스가 없을 때는 상기 분리 구조부를 사용하여 상기 기억소자를 상기 입력과 분리하는 단계; 리텐션 제어신호에 응답하여, 상기 펄스 발생기가 리텐션 동작모드로 들어가게 하고, 상기 리텐션 동작모드시에 상기 펄스 발생기가 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않게 하는 단계; 이에 따라서, 상기 분리 구조부가 상기 리텐션 동작모드시에 상기 기억소자를 상기 입력과 분리하여, 상기 기억소자가, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 기억소자 자신의 기억된 상태를 유지하게 하는 단계를 포함한다.

본 발명의 제 3 국면에서 본 상태 리텐션 회로는, 논 리텐션 동작모드에 있는 동안 클록신호에 응답하여 주기적으로 펄스를 어서트하는 펄스 발생수단; 상태를 기억하는 기억소자수단으로 이루어진 기억수단과 분리수단을 구비하고, 상기 분리수단은, 상기 어서트된 펄스에 응답하여, 상기 기억소자수단이 상기 기억수단으로의 입력에 의존한 상기 기억소자수단 자신의 기억된 상태를 갱신하게 하고, 상기 어서트된 펄스가 없을 때는 상기 기억소자수단을 상기 입력과 분리하고; 리텐션 제어신호에 응답하여, 상기 펄스 발생수단은 리텐션 동작모드로 들어가고, 상기 리텐션 동작모드시에 상기 펄스 발생수단은 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않음에 따라서; 상기 분리수단은, 상기 리텐션 동작모드시에 상기 기억소자수단을 상기 입력과 분리하여, 상기 기억소자수단이, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 상기 기억소자수단 자신의 기억된 상태를 유지하게 한다.

본 발명의 제 4 국면에서 본 비일시적(non-transitory) 컴퓨터 판독 가능한 기억매체는, 컴퓨터에게 상기 본 발명의 제 1 국면에 따른 상태 리텐션 회로를 구비한 집적회로 레이아웃을 생성하게 제어하는 셀 정의(definition)를 포함하는 셀 라이브러리 데이터를 갖는다.

본 발명은, 아래의 첨부도면에 나타낸 것과 같은 실시예들을 참조하여 예시로만 더 설명하겠다:
도 1은 일 실시예에서 펄스형 플립플롭으로서 사용하는데 적합한 래치 설계를 나타내고;
도 2는 도 1의 회로에서 필요로 하는 PCK와 nPCK 신호를 발생하는데 사용될 수 있는 펄스 발생기를 나타내고;
도 3은 일 실시예에 따른 펄스 발생기를 나타내고;
도 4는 도 3에 나타낸 각종 신호들의 작용을 나타내고;
도 5는 상기 파워 다운 모드의 도입이, 일 실시예에 따른 PCK와 nPCK에 영향을 미치지 않고 상기 클록신호들 중 하나에 어떻게 영향을 미치는지를 나타내고;
도 6은 클록 무관형 리텐션 플립플롭에서 지원하는데 필요한 상기 리텐션 모드에 들어가고 이 리텐션 모드로부터 빠져나오는 4개의 가능한 클록 상태를 상기 일 실시예의 설계가 어떻게 지원하는지를 나타내며;
도 7은 상기 일 실시예의 회로를 나타내는 블록도;
도 8은 도 7의 회로의 일 실시예의 상세한 개략도; 및
도 9는 상기 일 실시예의 회로를 기술하는 셀 정의를 포함하는 셀 라이브러리의 용도를 나타낸다.

도 1은 일 실시예에서 사용하는데 적합한 전형적인 펄스형 플립플롭 설계(펄스 플롭 또는 펄스 래치라고도 함)를 나타낸다. 입력 DIN은 인버터(100)에 의해 반전되어 전달 게이트(110)에 의해 게이팅된다. 상기 플립플롭의 내부상태는, 교차결합 인버터(120, 130)에 의해 유지된다. 본 실시예에서, 상기 인버터(120)의 형태는, 실제로 3상태 가능 반전소자로 한다. 출력 Q는, 인버터(140)에 의해 정확한 극성으로 구동된다.

클록 입력 PCK 및 nPCK는, 패스(pass) 게이트(110)와 상기 3상태 가능 반전소자(120)를 제어한다. 특히, PCK가 하이(high)이고, nPCK가 로우(low)일 때, 패스 게이트(110)는 그 신호 nDIN을 인버터(130)에 전달하고, 그 인버터(130)의 상태를 nDIN과 일치하도록 유지 또는 변경할 것이다. 이때, 상기 3상태 가능 반전소자(120)는 턴 오프된다. nPCK가 하이이고 PCK가 로우일 때, 상기 패스 게이트는 오프이고, 상기 3상태 가능 반전소자(120)는 턴 온되어 현재의 플립플롭 상태를 유지한다. 이렇게 표준 인버터 대신에 3상태 가능 반전소자를 사용함으로써, 상기 갱신된 상태를 상기 기억소자에 기록하는 것은, 패스 게이트(110)가 상기 반전 소자(120)를 구동할 필요가 없으므로 보다 신속하게 일어날 수 있다.

도 2에는, PCK 및 nPCK 신호를 발생하기 위해 펄스형 플립플롭에 사용하는데 적합한 펄스 발생기가 도시되어 있다. 클록신호 CK가 로우 상태로부터 하이 상태로 천이할 때, 인버터(200)는, 반전된 CK신호(nCK)를 약간 지연시켜, NAND게이트(210)가 자신의 입력에 2개의 논리적 1값을 일시적으로 수신하게 되어, 로우 펄스의 신호 nPCK를 발생하게 된다. 이에 반해서, CK가 하이 상태에서 로우 상태로 천이할 때는, NAND 게이트(210)의 출력은 천이하지 않는다. 인버터(220)는, nPCK를 반전하여 PCK를 발생한다. 도 2의 신호들에 대한 파형은, 클록 CK의 제1의 2개의 클록 사이클동안 상기 PCK와 nPCK의 작용에 있어서 도 4에 도시되어 있다.

그렇지만, 도 2의 펄스 발생기는, 리텐션 모드를 지원하지 않는다. 도 3에는, 그렇지만, 일 실시예에 사용하는데 적합한 펄스 발생회로가 도시되어 있고, 여기서의 반전된 리텐션 신호, 즉 nRET는, 리텐션 동작모드를 지원하는데 사용된다. 리텐션 신호 RET가 어서트되어 리텐션 모드로 들어가거나 유지될 때, 상기 nRET신호는 논리적으로 0값으로 천이된다. 그 nRET신호는, NAND 게이트(240)에 입력되고, 상기 리텐션 신호가 어서트되지 않을 때(즉, nRET 신호가 논리적으로 하이일 때), 상기 NAND 게이트는 도 2를 참조하여 상술한 것처럼 작동한다. 그렇지만, 그 리텐션 신호가 어서트될 때(즉, nRET 신호가 논리적으로 로우일 때), NAND 게이트(240)의 출력이 다른 입력에 상관없이 논리적으로 하이레벨로 되게 됨에 따라서, 그 출력 nPCK 신호는 논리적으로 하이레벨 상태에 있다. 이렇게 하여 인버터(250)에서 출력된 PCK신호는 논리적으로 로우레벨 상태에 있다. 이 때문에, 상기 패스 게이트(110)는, 상기 리텐션 동작모드시에 클록신호가 어떻게 변화하는지에 상관없이 턴 오프된 채로 있고, 상기 3상태 반전소자(120)는 턴 온된 채로 있어 상기 기억소자에 기억된 현재의 상태를 유지한다. 이러한 회로의 특성이 도 4의 파형도에 도시되어 있고, 여기서, nPCK 및 PCK는, 상기 리텐션 신호가 어서트되는 상태(nRET가 논리적으로 로우레벨 상태)에서 자신들의 값을 변화시키지 않는 것으로서 명백히 도시되어 있다.

논 리텐션 모드에서는, 상기 펄스의 길이를, 인버터(230)로 나타낸 지연소자의 설계에 따라 조정하여도 된다. 그 지연소자는, 1개의 인버터보다는 홀수의 인버터로 구성되어도 된다. nCK는, nCK가 원하는 지연으로 CK를 반전하도록 발생되어야 한다.

상기 리텐션 모드로 들어간 후에, 상기 펄스형 플립플롭이 설치된 장치는, 일반적으로 저전력 동작모드(여기서는, 파워 다운 모드라고도 함)로 들어간다. 리텐션 및 파워 다운 모드시의 상기 클록신호 nPCK 및 PCK의 작용이, 도 5에 도시되어 있다. 파워 다운 모드시에, 도 1 및 도 3에 도시된 기억회로 및/또는 펄스 발생기 내에 일부를 포함한 각종 부품은 전원이 꺼져도 된다. 예를 들면, 도 1의 인버터 100, 140, 및/또는 인버터 230 또는 인버터 230으로 나타낸 지연소자의 전원이 제거되어야 되고, 이들 디바이스들로부터 출력된 신호들은, (예를 들면 포지티브 파워 레벨과 접지 사이에 플로우팅(floating)함으로써) 한정되지 않을 수 있다. 이것은, "파워다운" 신호가 어서트되는 기간동안 nCK 신호 플로우팅 상태로 도 3에 개략적으로 도시되어 있다. 이 기간동안 비록 입력 신호 nCK가 구동되지 않을지라도 출력 nPCK와 PCK는 소정의 레벨로 구동되고 있다는 것을 주목한다.

상술한 것처럼, 클록 무관형 리텐션 모드는, 어떠한 입력 클록의 상태동안에도 들어갈 수 있고 그 입력 클록에 대한 변화가 있을 때에 상태가 변화되지 않는 것으로서 정의된다. 도 6은, (클록신호 CLK1, CLK2, CLK3 및 CLK4 각각으로서 도시된) 클록 무관형 설계에서 허용되는 4가지의 가능한 클록상태와 천이를 나타낸다. 신호 CLK1은 클록 의존형 설계에서 일반적인 경우처럼 작용하고, 여기서 입력 클록은 리텐션 모드로 들어가기 전에 논리적으로 로우레벨에 있는 것이 요구된다. 그 클록은, 리텐션(RETENTION) 신호의 어서트 전에 로우 상태에서 정지된다. 또한, 그 클록은 그 리텐션 신호가 디어서트될 때에 로우 상태로 유지된다. CLK2는, CLK1과 유사하지만 로우 상태라기보다는 하이 상태에서 정지된다. CLK3 및 CLK4는, CLK1 및 CLK2와 유사하지만 리텐션 상태동안 그 클록의 천이를 포함한다. FF 상태신호로 나타낸 것처럼, 플립플롭의 상태는, 리텐션 모드동안 플립플롭 내에 유지된다. 이 상태를, 클록의 정지전에 입력 클록의 최종 상승엣지에서 플립플롭에서 포획한 상태인 B로 지정한다. 도 6에 도시된 것처럼, 예시의 클록 CLK2 또는 CLK3의 상태 B는, 리텐션 모드를 빠져나온 후 상기 클록의 제1의 상승 엣지때까지 변화하지 않는 상태로 인해, 예시의 클록 CLK1 또는 CLK4보다 1사이클 뒤에 상태 C로 천이한다.

상기 회로가 리텐션 모드에 있는 동안 상기 클록이 임의의 횟수 천이하는지에 관계없이, 또는 상기 클록이 리텐션 모드동안 한정되지 않은 경우 상기 상태 B를 유지한다는 것을 주목한다.

도 7은 일 실시예에 따른 회로를 개략적으로 나타내는 블록도다. 리텐션 신호가 어서트되지 않으면, 펄스 신호를 입력 클록 신호 CK에 의해 발생하는 펄스 발생기(300)가 구비된다. 상기 리텐션 신호가 어서트되면, 펄스 발생되지 않는다. 펄스 발생기의 형태는 다양하다, 예를 들면 도 3을 참조하여 상술한 형태를 취하기도 한다.

상기 펄스 신호는, 분리회로(320)와 기억소자(330)로 이루어진 기억회로(310)에 공급된다. 특히, 그 펄스가 어서트되면, 분리회로는 수신된 입력을 기억소자에 보내고, 그 펄스가 어서트되지 않으면, 그 분리회로는 상기 기억소자를 상기 입력과 분리한다. 상기 기억회로는, 다양한 형태를 취할 수 있지만, 일 실시예에서는 도 1에서 설명한 형태를 취할 수 있다.

상기 회로는, 스캔 동작모드에서 데이터를 상기 기억회로에 입력할 수 있는 스캔 회로를 구비할 수도 있는 것은 선택적이다. 스캔부를 플립플롭 설계에 통합하는 공지된 기술이 많이 있고, 임의의 적절한 메카니즘을 사용하여도 된다. 도 7에 도시된 실시예에서, 스캔 멀티플렉서(350)는, 스캔 인에이블(SE 신호)에 따라 (DIN) 데이터의 데이터나 (SI) 데이터의 스캔 중 한쪽을 선택적으로 상기 기억회로(310)에 공급하도록 구성된다. 구체적으로는, 스캔 인에이블 신호가 어서트되지 않으면, 상기 회로는 정상으로 작동하여, 그 데이터 DIN은 기억회로에 공급된다. 그렇지만, 상기 SE신호가 어서트되면, 스캔 데이터 SI를 기억회로(310)에 입력하는 스캔 동작모드로 들어간다.

도 7의 예시는 스캔 설계를 포함하는 실시예를 사용한 것을 도시하였지만, 본 발명의 실시예들은 논(non) 스캔 설계에서 사용될 수도 있다.

또한, 도 7에 도시된 것처럼, 하나 이상의 출력 버퍼단(340)은, 출력신호 Q로서 출력되기 전에 상기 기억회로로부터 출력된 신호를 버퍼링하도록 선택적으로 구성되어도 된다. 추가로, 도시하지 않았지만, 하나 이상의 입력 버퍼단은, 필요한 경우 상기 스캔 멀티플렉서(350)와 상기 기억회로(310)의 사이에 선택적으로 설치되어도 된다.

도 8은 일 실시예에 따른 도 7의 회로에 대한 게이트/트랜지스터 레벨 설계를 나타낸다. 본 예시에서 알 수 있듯이, 상기 기억회로(310)는, 도 1을 참조하여 상술한 회로의 형태를 취한다. 또한, 펄스 발생기(300)는, 도 3의 인버터(230)를 일련의 반전소자(400)로 대체한 것 외에는, 도 3에 도시된 펄스 발생기의 형태를 취한다. 선 410, 420으로 각각 원이 그려진 상기 펄스 발생기(300)와 기억회로(310) 내의 부품들은, 상기 저전력 동작모드시에 상기 회로가 확실히 클록 무관형 리텐션 플립플롭으로서 작동하도록 전원이 공급되어 있는데 필요한 최소의 부품을 나타낸다. 도 8에 도시된 상기 게이트/트랜지스터 레벨 설계는, 도 7의 회로가 어떻게 구성될 수 있는지의 일례만을 나타내는 것을 알 것이고, 한정된 기능성을 이루면서도 그 설계를 다양하게 변경할 수 있는 것은 당업자에게 있어서 자명할 것이다.

상술한 설계는, 비동기적으로 상기 래치소자를 세트 또는 리셋트하는 종래의 방법과도 호환 가능하다. 아울러, 이 기술과 종래의 인에이블 펄스형 플립플롭 기술을 결합하는 것도 가능하다. 특히, 리텐션 제어신호가 연속적으로 저전력 동작모드로 들어가지 않고 어서트되면, 상기 기억 구조부는, 상기 리텐션 제어신호가 디어서트될 때까지, 클록신호의 변화와 무관한 자신의 기억된 상태를 유지한다. 이 회로는, 클록 무관형 펄스 리텐션 기억 구조부와 인에이블 능력을 갖는 펄스 기억 구조부를 구성하는데 사용될 수 있다.

상술한 회로를 포함하는 하드웨어 설계를 제조하여도 되지만, 셀 라이브러리 내에 셀 정의로서 상기 클록 무관형 펄스 리텐션 플립플롭의 상술한 설계를 구비하는 것도 가능하다. 특히, 도 9에 도시된 것처럼, 다양한 회로소자의 셀 정의를 포함하는 셀 라이브러리는, 레이아웃 설계를 제조하기 위해서 EDA 소프트웨어(540)를 가동시키는 컴퓨터에 입력으로서 제공되어도 된다. 이러한 실시예에서는, 원하는 집적회로의 RTL 정의(510)를 그 컴퓨터에 입력할 것이고, 이때의 EDA 소프트웨어는 그 셀 정의를 사용하여 특정 RTL 정의를 만족시키는 집적회로 레이아웃(550)을 제조한다. 상기 셀 정의 중 하나는, 본 발명의 실시예의 클록 무관형 펄스 리텐션 플립플롭 회로를 기술하여도 된다.

여기서는 특정 실시예를 기재하였지만, 본 발명은 이에 한정되지 않고 또 본 발명의 범위 내에서 여러 가지 변형 및 추가를 행하여도 된다는 것을 알 것이다. 예를 들면, 아래의 종속항의 특징을 본 발명의 범위를 벗어나지 않고 독립항의 특징과 각 종 조합을 할 수 있다.

Claims

논 리텐션(non-retention) 동작모드에서 클록신호에 응답하여 주기적으로 펄스를 어서트(assert)하는 펄스 발생기;
상태를 기억하는 기억소자로 이루어진 기억 구조부와 분리(isolation) 구조부; 및
통상 동작모드시에 전압 공급을 수신하고, 저전력 동작모드시에 적어도 하나의 부품의 출력이 한정되지 않도록 상기 저전력 동작모드에서 상기 전압 공급을 제거하는 적어도 하나의 부품을 구비하고,
상기 분리 구조부는, 상기 어서트된 펄스에 응답하여, 상기 기억소자가 상기 기억 구조부로의 입력에 의존한 상기 기억된 상태를 갱신하게 하고, 상기 어서트된 펄스가 없을 때는 상기 기억소자를 상기 입력과 분리하고;
상기 펄스 발생기는, 리텐션 제어신호에 응답하여, 리텐션 동작모드로 들어가고, 상기 리텐션 동작모드시에 상기 펄스 발생기는 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않도록 구성됨에 따라서;
상기 분리 구조부는, 상기 리텐션 동작모드시에 상기 기억소자를 상기 입력과 분리하여, 상기 기억소자가, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 상기 기억된 상태를 유지하게 하고,
상기 저전력 동작모드로 들어가기 전에, 상기 리텐션 제어신호를 어서트하여 상기 펄스 발생기가 상기 리텐션 동작모드로 들어가게 하여서, 상기 저전력 동작모드에 들어가는 경우 상기 기억소자에 상기 기억된 상태는 한정되어 있지 않는 상기 적어도 하나의 부품의 출력에 영향을 받지 않는, 상태 리텐션 회로.
삭제
제 1 항에 있어서,
상기 리텐션 제어신호는, 상기 적어도 하나의 부품에 대해 상기 전압 공급이 회복되게 상기 저전력 동작모드를 빠져나온 후까지 계속 어서트되는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 펄스 발생기는, 상기 리텐션 제어신호와 클록 분배 부품들에서 생성된 하나 이상의 신호를 수신하는 부품을 구비하고,
상기 저전력 동작모드시에 한정되지 않은 출력을 갖는 상기 적어도 하나의 부품은, 상기 클록 분배 부품들 중 적어도 하나를 구비하는, 상태 리텐션 회로.
제 4 항에 있어서,
상기 저전력 동작모드시에 한정되지 않은 출력을 갖는 상기 적어도 하나의 부품은, 지연된 버전의 상기 클록신호를 발생하는데 사용된 상기 펄스 발생기내에 지연부품을 구비하는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 적어도 하나의 부품은, 상기 기억 구조부에 입력하는 입력 처리부품과, 상기 기억 구조부로부터의 출력을 전달하는데 사용된 출력 처리부품 중 적어도 하나를 포함하는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 저전력 동작모드에 연속적으로 들어가지 않고 상기 리텐션 제어신호를 어서트하는 경우, 상기 기억 구조부는, 상기 리텐션 제어신호가 디어서트될 때까지, 클록신호의 변화에 무관한 상기 기억된 상태를 유지하는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 펄스 발생기는, 지연을 상기 클록신호에 추가하는 지연회로와, 상기 클록신호와 상기 지연된 클록신호를 합성하여 상기 리텐션 제어신호에 의존한 상기 펄스를 발생하는 합성회로를 구비한, 상태 리텐션 회로.
제 8 항에 있어서,
상기 클록신호와 상기 지연된 클록신호 중 하나는, 상기 합성회로에 입력되기 전에 반전되는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 분리 구조부는 전달 게이트를 구비하고, 상기 입력은 상기 전달 게이트에 제공되고, 상기 전달 게이트는 상기 어서트된 펄스에 응답하여 상기 기억소자가 상기 입력에 의존한 상기 기억된 상태를 갱신하게 하는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 분리 구조부는 3상태 인버터를 구비하고, 상기 입력은 상기 3상태 인버터에 제공되고, 상기 3상태 인버터는 상기 어서트된 펄스에 응답하여 상기 기억소자가 상기 입력에 의존한 상기 기억된 상태를 갱신하게 하는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 기억소자는 래치회로를 구비하는, 상태 리텐션 회로.
제 12 항에 있어서,
상기 래치회로는, 인버터와, 3상태 가능 반전소자를 구비하고, 상기 인버터의 출력은 상기 3상태 가능 반전소자에 제공되고, 상기 3상태 가능 반전소자의 출력은 상기 인버터에 제공되고, 상기 3상태 가능 반전소자는, 상기 펄스가 어서트되지 않을 때 구동되도록만 구성되는, 상태 리텐션 회로.
제 1 항에 있어서,
상기 기억소자는 이중 출력(dual ended) 기록 기억소자로 이루어지고, 이때 상기 분리 구조부는 상기 이중 출력 기록 기억소자의 양단에 결합되어 있는, 상태 리텐션 회로.
상태를 기억하는 기억소자를 갖는 기억 구조부와, 분리 구조부 내에서 상태를 유지하는 방법으로서,
논 리텐션 동작모드에서 클록신호에 응답하여 주기적으로 펄스를 어서트하는 펄스 발생기를 작동시키는 단계;
상기 어서트된 펄스에 응답하여, 상기 분리 구조부를 사용하여 상기 기억소자가 상기 기억 구조부로의 입력에 의존한 상기 기억된 상태를 갱신하게 하는 단계;
상기 어서트된 펄스가 없을 때는 상기 분리 구조부를 사용하여 상기 기억소자를 상기 입력과 분리하는 단계;
리텐션 제어신호에 응답하여, 상기 펄스 발생기가 리텐션 동작모드로 들어가게 하고, 상기 리텐션 동작모드시에 상기 펄스 발생기가 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않게 하는 단계;
이에 따라서, 상기 분리 구조부가 상기 리텐션 동작모드시에 상기 기억소자를 상기 입력과 분리하여, 상기 기억소자가, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 상기 기억된 상태를 유지하게 하는 단계; 및
통상 동작모드시에 적어도 하나의 부품에서 전압 공급을 수신하고, 저전력 동작모드시에 상기 적어도 하나의 부품의 출력이 한정되지 않도록 상기 저전력 동작모드에서 상기 적어도 하나의 부품으로부터 상기 전압 공급을 제거하는 단계를 포함하고,
상기 저전력 동작모드로 들어가기 전에, 상기 리텐션 제어신호를 어서트하여 상기 펄스 발생기가 상기 리텐션 동작모드로 들어가게 하여서, 상기 저전력 동작모드에 들어가는 경우 상기 기억소자에 상기 기억된 상태는 한정되어 있지 않는 상기 적어도 하나의 부품의 출력에 영향을 받지 않는, 상태 유지 방법.
논 리텐션 동작모드에 있는 동안 클록신호에 응답하여 주기적으로 펄스를 어서트하는 펄스 발생수단;
상태를 기억하는 기억소자수단으로 이루어진 기억수단과 상기 어서트된 펄스에 응답하여, 상기 기억소자수단이 상기 기억수단으로의 입력에 의존한 상기 기억된 상태를 갱신하게 하고, 상기 어서트된 펄스가 없을 때는 상기 기억소자수단을 상기 입력과 분리하는 분리수단; 및
통상 동작모드시에 전압 공급을 수신하고, 저전력 동작모드시에 적어도 하나의 부품의 출력이 한정되지 않도록 상기 저전력 동작모드에서 상기 전압 공급을 제거하는 적어도 하나의 부품을 구비하고,
리텐션 제어신호에 응답하여, 상기 펄스 발생수단은 리텐션 동작모드로 들어가고, 상기 리텐션 동작모드시에 상기 펄스 발생수단은 상기 클록신호의 변화에 관계없이 상기 펄스를 어서트하지 않음에 따라서;
상기 분리수단은, 상기 리텐션 동작모드시에 상기 기억소자수단을 상기 입력과 분리하여, 상기 기억소자수단이, 상기 클록신호의 변화나 상기 리텐션 동작모드시의 상기 입력의 변화에 관계없이 상기 리텐션 동작모드로 들어가기 전에 상기 기억된 상태를 유지하게 하고,
상기 저전력 동작모드로 들어가기 전에, 상기 리텐션 제어신호를 어서트하여 상기 펄스 발생수단이 상기 리텐션 동작모드로 들어가게 하여서, 상기 저전력 동작모드에 들어가는 경우 상기 기억수단에 상기 기억된 상태는 한정되어 있지 않는 상기 적어도 하나의 부품의 출력에 영향을 받지 않는, 상태 리텐션 회로.
컴퓨터에게 청구항 1에 기재된 상태 리텐션 회로를 구비한 집적회로 레이아웃을 생성하게 제어하는 셀 정의(definition)를 포함하는 셀 라이브러리 데이터를 갖는 비일시적(non-transitory) 컴퓨터 판독 가능한 기억매체.