KR101711870B1 - 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판 - Google Patents
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Abstract
본 발명은, 산화물 반도체층에 외부광이 유입되는 것을 차단하여 반도체 특성이 열화되는 것을 방지할 수 있는 박막트랜지스터와 그 제조방법 및 상기 박막트랜지스터를 스위칭 소자로 이용하여 표시품질이 향상된 표시 기판에 관한 것으로서, 본 발명에 따른 박막트랜지스터는 산화물 반도체층; 상기 산화물 반도체층의 채널 영역과 중첩되도록 상기 산화물 반도체층 위에 형성된 보호층; 상기 산화물 반도체층과 상기 보호층 사이에 형성된 불투명층; 상기 산화물 반도체층의 일측에 접촉된 소스전극; 상기 채널 영역을 사이에 두고 상기 소스전극과 마주보도록 상기 산화물 반도체층의 다른 측에 접촉된 드레인 전극; 상기 산화물 반도체층에 전계를 인가하는 게이트 전극; 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 형성된 게이트 절연층을 포함하여 구성된다.
Description
본 발명은 박막트랜지스터, 그 제조방법 및 상기 박막트랜지스터를 이용한 표시 기판에 관한 것이다.
박막 트랜지스터(Thin film transistor, 이하 TFT)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 사용된다. 현재 상용화되어 있는 액정표시장치에서, TFT의 채널층은 대부분 비정질 실리콘층이며, 이 경우, TFT의 이동도는 약 0.5㎠/Vs 이다. 그러나, 디스플레이의 대형화와 함께 고해상도 및 고주파수 구동특성이 요구되어 보다 높은 이동도를 갖는 고성능 TFT기술이 필요하다. 따라서, 상기 비정질 실리콘층보다 이동도가 높은 산화물 반도체 물질층, 예컨대 ZnO 계열(based) 물질층을 상기 박막 트랜지스터의 채널층으로 사용하기 위한 연구가 진행되고 있다. ZnO 계열 물질층 중 하나인 Ga-In-Zn-O층의 이동도는 비정질 실리콘층의 이동도의 수십 배 이상으로 뛰어난 반도체 특성을 보인다.
그러나, 위와 같은 산화물 반도체 물질이 외부광에 노출될 경우 Vth(threshold voltage)가 쉬프트 되는 등의 특성 변화가 나타나며, 그에 따라 TFT특성이 저하되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 산화물 반도체층이 외부광에 노출되는 것을 방지함으로써, 특성이 향상된 TFT를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기와 같은 TFT의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기와 같은 TFT를 이용한 표시 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은, 산화물 반도체층; 상기 산화물 반도체층의 채널 영역과 중첩되도록 상기 산화물 반도체층 위에 형성된 보호층; 상기 산화물 반도체층과 상기 보호층 사이에 형성된 불투명층; 상기 산화물 반도체층의 일측에 접촉된 소스전극; 상기 채널 영역을 사이에 두고 상기 소스전극과 마주보도록 상기 산화물 반도체층의 다른 측에 접촉된 드레인 전극; 상기 산화 물 반도체층에 전계를 인가하는 게이트 전극; 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 형성된 게이트 절연층을 포함하는 박막트랜지스터를 제공한다.
상기 불투명층은, 빛을 흡수할 수 있는 물질로 이루어지는 것이 바람직하며, 예컨대 비정질 실리콘층으로 이루어질 수 있다.
상기 산화물 반도체층은, 예컨대, 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다.
상기 보호층은 실리콘 산화물(SiOx)을 포함할 수 있다.
상기 불투명층은, 상기 보호층과 실질적으로 동일한 패턴으로 형성될 수 있다. 예컨대 비정질 실리콘층을 상기 불투명층으로 이용하고, 실리콘 산화물을 상기 보호층으로 이용하는 경우, 이들을 동시에 형성하는 것이 가능하며, 이로써 상기 불투명층과 상기 보호층은 동일한 패턴으로 형성될 수 있다.
한편, 상기 게이트 절연층은 실리콘 산화물을 포함할 수 있다.
전술한 또 다른 기술적 과제를 달성하기 위하여, 본 발명은, 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 위에 산화물 반도체물질을 형성하는 단계, 상기 산화물 반도체물질을 패터닝해서 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 상에 빛을 흡수하는 비정질 실리콘층으로 불투명층을 형성하는 단계, 상기 불투명층 상에 실리콘 산화물(SiOx)로 형성되는 보호층을 형성하는 단계, 상기 불투명층과 보호층과를 동시에 패터닝해서 동일한 패턴으로 형성된 불투명 패턴과 보호 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 위에 배치되어, 소스 전극 및 드레인 전극을 포함하는 데이터 선 패턴을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
상기 불투명 패턴은, 빛을 흡수할 수 있는 물질로 형성하는 것이 바람직하며, 예컨대 비정질 실리콘층으로 이루어질 수 있다.
공정의 단순화를 고려할 때, 상기 보호 패턴을 형성하는 단계와 상기 불투명 패턴을 형성하는 단계는 하나의 마스크를 사용하여 수행될 수 있다.
또한, 상기 산화물 반도체 패턴을 형성하는 단계와 상기 데이터 패턴을 형성하는 단계는 하나의 마스크를 사용하여 수행될 수 있다.
전술한 또 다른 기술적 과제를 달성하기 위하여, 본 발명은, 기판 위에 형성된 게이트선, 상기 게이트선과 교차하는 데이터선, 상기 게이트선 및 상기 데이터선에 연결된 박막트랜지스터, 상기 박막트랜지스터에 연결된 화소전극을 포함하고, 상기 박막트랜지스터는, 산화물 반도체층; 상기 산화물 반도체층의 채널 영역과 중첩되도록 상기 산화물 반도체층 위에 형성된 제1 보호층; 상기 산화물 반도체층과 상기 보호층 사이에 형성된 제1 불투명층; 상기 데이터선에 연결되고 상기 산화물 반도체층의 일측에 접촉된 소스전극; 상기 채널 영역을 사이에 두고 상기 소스전극과 마주보도록 상기 산화물 반도체층의 다른 측에 접촉된 드레인 전극; 상기 게이트선과 연결되고 상기 산화물 반도체층에 전계를 인가하는 게이트 전극; 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 형성된 게이트 절연층을 포함하는 표시 기판을 제공한다.
여기서, 상기 박막트랜지스터는 전술한 본 발명에 따른 박막트랜지스터와 동 일한 특징을 갖는다.
한편, 본 발명에 따른 표시 기판은, 상기 박막트랜지스터와 상기 화소전극 사이에 형성되며 상기 드레인 전극과 상기 화소전극의 연결을 위한 컨택홀을 갖는 제2 보호층; 및 상기 제2 보호층 위에 형성되며, 상기 채널 영역과 중첩되는 제2 불투명층을 더 포함할 수 있다.
또한, 본 발명에 따른 표시기판은, 상기 데이터선 하부에 형성된 산화물 반도체층을 더 포함할 수 있다. 예컨대, 상기 데이터선과 상기 산화물 반도체층을 하나의 마스크로 패터닝할 경우, 상기 산화물 반도체층은 상기 데이터선을 따라 형성될 수 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명의 실시예들에 따르면, 산화물 반도체층의 채널 영역이 불투명층에 의해 덮이기 때문에 상기 산화물 반도체층에 외부광이 유입되는 것에 의한 특성저하를 방지할 수 있다. 따라서, 보다 신뢰도가 높은 박막트랜지스터를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1A 및 도1B는 본 발명의 1 실시예에 따른 박막트랜지스터를 보여준다.
도 1A 및 도 1B를 참조하면, 기판(10) 위에 게이트 전극(20) 및 상기 게이트전극(20)을 덮는 게이트 절연층(30)이 배치된다. 상기 게이트 절연층(30)은, 예컨대 실리콘 산화물(SiOx)의 단일막 또는 실리콘 질화물(SiNx)/실리콘 산화물 (SiOx)의 이중막으로 형성될 수 있다.
상기 게이트 절연막(30) 위에는 산화물 반도체층(40)이 배치된다. 상기 산화물 반도체층(40)은 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체층(40)은, 예컨대 Zn 산화물 또는 In-Zn 복합 산화물에 갈륨(Ga) 또는 하프늄(Hf)이 첨가된 것일 수 있다. 보다 구체적으로, 상기 비정질 산화물 층은 In2O3-Ga2O3-ZnO의 형태로 존재하는 Ga-In-Zn-O층, 또는 HfO2-In2O3-ZnO의 형태로 존재하는 Hf-In-Zn-O층일 수 있다.
상기 산화물 반도체층(40) 위에는 불투명층(50)이 배치된다. 상기 불투명층(50)은 예컨대 비정질 실리콘(a-Si)층으로 형성될 수 있다. 상기 비정질 실리콘층은 밴드갭(band gap)이 1.8eV 정도로 작아서 빛의 흡수에 유리하다. 상기 불투명층(50)은 상기 산화물 반도체층(40)의 전면을 덮도록 형성될 수도 있으나, 도1A 및 1B에 도시된 것과 같이 산화물 반도체층(40)의 채널 영역 일부를 덮도록 형성될 수도 있다. 이와 같이 상기 채널 영역을 불투명층(50)으로 덮음으로써, 외부로부터 상기 산화물 반도체층(40)으로 유입되는 빛을 차단할 수 있다.
상기 불투명층(50)의 위에는 보호층(60)이 배치된다. 상기 보호층(60)은, 에치 스토퍼(etch stopper)층으로서 기능하며, 후술할 소스 및 드레인 전극의 패턴시에 상기 산화물 반도체층(40)의 채널 영역을 보호한다. 상기 보호층은, 예컨대 실리콘 산화물(SiOx)층으로 형성될 수 있다. 한편, 상기 불투명층(50)으로 비정질 실리콘(a-Si)층을, 상기 보호층(60)으로서 실리콘 산화물(SiOx)을 각각 이용할 경우, 상기 불투명층(50)과 상기 보호층(60)을 동시에 패턴할 수 있다. 이 경우, 도1A 및 1B에 도시된 것과 같이 상기 보호층(60)과 상기 불투명층(50)이 실질적으로 동일한 패턴으로 형성될 수 있다. 도1B에는 상기 보호층(60) 및 불투명층(50)이 사각형으로 형성된 경우에 대하여 도시되어 있으나, 상기 보호층(60) 및 불투명층(50)의 형상은 다양하게 변형될 수 있다. 또한, 도시되지는 않았지만, 상기 불투명층(50)이 상기 보호층(60)의 위에 배치될 수도 있다.
상기 보호층(60) 위에는, 상기 산화물 반도체층(40)의 일부와 중첩되는 소스 전극(70) 및 상기 소스전극과 분리된 드레인 전극(80)이 배치된다. 상기 소스 전 극(70) 및 드레인 전극(80)은 금속층으로 형성될 수 있다. 이때 상기 금속층은, 예컨대, Al, Mo, Ti 및 Cu중 적어도 하나를 포함하는 단일층 또는 다중충으로 형성될 수 있다.
이하에서는 본 발명의 제2 실시예에 따른 박막트랜지스터에 대하여 설명한다. 전술한 제1 실시예의 박막트랜지스터와 동일한 구성에 대하여는 구체적인 설명을 생략한다.
도 2A 및 도2B는 본 발명의 제2 실시예에 따른 박막트랜지스터를 나타낸다.
도시된 것과 같이, 기판(110) 위에 게이트 전극(120) 및 상기 게이트 전극(120)을 덮는 게이트 절연막(130)이 형성된다. 상기 게이트 절연막(130) 산화물 반도체층(140)이 배치된다. 상기 산화물 반도체층(140)은 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 산화물 반도체층(140)의 채널 영역 위에는 불투명층(150) 및 보호층(160)이 연속적으로 배치된다. 상기 불투명층(150)은 예컨대 비정질 실리콘(a-Si)층으로 형성될 수 있으며, 상기 보호층(160)은 예컨대 실리콘 산화물(SiOx)층으로 형성될 수 있다. 제1 실시예의 경우와 마찬가지로, 상기 불투명층(150)은 상기 보호층(160)의 위에 배치될 수도 있다.
상기 보호층(160) 위에는, 상기 산화물 반도체층(140)의 일부와 중첩되는 소스 전극(170) 및 상기 소스전극과 분리된 드레인 전극(180)이 배치된다. 상기 소스 전극(170) 및 드레인 전극(180)은 금속층으로 형성될 수 있다. 이때 상기 금속층 은, 예컨대, Al, Mo, Ti 및 Cu중 적어도 하나를 포함하는 단일층 또는 다중층으로 형성될 수 있다. 본 실시예에서, 도2A 및 도2B에 도시된 것과 같이, 상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 채널영역을 제외하고는 상기 산화물 반도체층(140)과 실질적으로 동일한 평면 형상을 갖는다. 이와 같은 형상은 상기 소스 및 드레인 전극(170, 180)과 상기 산화물 반도체(140)를 하나의 마스크로 패터닝함으로써 만들어질 수 있으며, 이 경우 생산 비용을 줄일 수 있다.
상기 제1 및 제2 실시예에서는 반도체층의 채널영역이 게이트 전극의 상부에 형성되는 경우에 대해서만 설명되어 있으나, 상기 채널영역이 게이트 전극의 하부에 형성되는 구조에서도 본 발명이 적용될 수 있음은 물론이다.
이하에서는 도 3A 내지 도 3D를 참조하여, 전술한 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법에 대하여 설명한다.
도3A 내지 도3D는 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법을 공정 순으로 도시한 것이다.
도3A를 참조하 면, 기판(10) 위에 게이트 전극(20)을 형성한 뒤에 상기 기판(10) 위에 상기 게이트 전극(20)을 덮는 게이트 절연층(30)을 형성한다. 상기 게이트 절연층은, 예컨대 상기 기판(10) 상에 실리콘 산화물(SiOx) 단일층을 형성하거나, 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)을 연속으로 증착하여 형성할 수 있다.
도 3B를 참조하면, 상기 게이트 절연층(30) 위에 산화물 반도체 물질을 PVD, CVD, ALD 또는 Solution Process 등의 공정으로 도포한 뒤, 패터닝하여 산화물 반 도체층(40)을 형성한다. 산화물 반도체층(40)은 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 예컨대 스퍼터링 (sputtering) 공정으로 Ga-In-Zn-O 산화물 반도체를 형성할 경우, In2O3, Ga2O3 및 ZnO 로 형성된 각각의 타겟을 이용하거나, Ga-In-Zn 산화물의 단일 타겟을 이용할 수 있다. 또한, 스퍼터링 (sputtering) 공정으로 hf-In-Zn-O 산화물 반도체를 형성할 경우, HfO2, In2O3 및 ZnO로 형성된 각각의 타겟을 이용하거나, Hf-In-Zn 산화물의 단일 타겟을 이용할 수 있다.
다음으로, 도시되지는 않았지만 상기 산화물 반도체층(40) 위에, 예컨대 비정질 실리콘(a-Si)층 및 실리콘 산화물(SiOx)층을 연속으로 증착한다. 상기 증착된 두 층을 하나의 마스크를 사용하여 동시에 패터닝하여 도 3C에 도시된 것과 같이 불투명층(50) 및 보호층(60)을 형성한다. 상기 패터닝은, 상기 비정질 실리콘층 및 상기 실리콘 산화물 층을 일괄적으로 건식 식각(dry etch)하는 과정을 포함할 수 있다. 상기 불투명층(50) 및 보호층(60)은 상기 산화물 반도체층(40)의 전면을 덮도록 패터닝될 수도 있으나, 도 3C에 도시된 것과 같이 채널 영역의 일부만 덮도록 패터닝될 수도 있다.
도 3D를 참조하면, 상기 기판(10) 위에 상기 보호층(60) 및 상기 산화물 반도체층(40)을 덮는 금속층(도시하지 않음)을 형성한 뒤, 상기 금속층을 패터닝하여 소스전극(80) 및 드레인 전극(80)을 형성한다. 상기 금속층은, 예컨대, Al, Mo, Ti 및 Cu중 적어도 하나를 포함하는 단일층 또는 다중층으로 형성될 수 있다.
이하에서는 도 4A 내지 도 4F를 참조하여, 전술한 본 발명의 제2 실시예에 따른 박막트랜지스터의 제조방법에 대하여 설명한다. 전술한 제1 실시예의 박막트랜지스터의 제조방법과 동일한 공정에 대하여는 구체적인 설명을 생략한다.
도4A 내지 도4F는 본 발명의 제2 실시예에 따른 박막트랜지스터의 제조방법을 공정 순으로 도시한 것이다.
도 4A를 참조하면, 기판(110) 위에 게이트 전극(120) 및 게이트 절연층(130)을 형성한다.
도4B를 참조하면, 상기 기판(110) 위에 게이트 절연층(130)을 덮는 비정질 산화물층(139)을 형성한다. 상기 비정질 산화물층(139)는 PVD, CVD, ALD 또는 Solution Process 등의 공정으로 형성될 수 있다. 예컨대 스퍼터링 (sputtering) 공정으로 비정질 Ga-In-Zn-O층을 형성할 경우, In2O3, Ga2O3 및 ZnO 로 형성된 각각의 타겟을 이용하거나, Ga-In-Zn 산화물의 단일 타겟을 이용할 수 있다. 또한, 스퍼터링 (sputtering) 공정으로 hf-In-Zn-O 산화물 반도체를 형성할 경우, HfO2, In2O3 및 ZnO로 형성된 각각의 타겟을 이용하거나, Hf-In-Zn 산화물의 단일 타겟을 이용할 수 있다.
도 4C를 참조하면, 상기 비정질 산화물층(139) 위에 불투명층(150) 및 보호층(160)을 형성한다. 상기 불투명층(150) 및 보호층(160)은, 상기 비정질 산화물층(139) 위에, 예컨대 비정질 실리콘(a-Si)층 및 실리콘 산화물(SiOx)층 연속으로 증착한 뒤 일괄적으로 건식 식각(dry etch)하여 패터닝될 수 있다.
도 4D를 참조하면, 상기 기판(110) 위에 상기 보호층(160) 및 상기 비정질 산화물층(139)을 덮는 금속층(169)을 형성한다. 상기 금속층은, 예컨대, Al, Mo, Ti 및 Cu중 적어도 하나를 포함하는 단일층 또는 다중층으로 형성될 수 있다.
도 4E를 참조하면, 상기 금속층(169) 위에 감광막 패턴(300)을 형성한다. 도4E에 도시된 것과 같이, 상기 감광막 패턴(300)은 박막트랜지스터의 채널이 형성될 영역 위의 금속층(169)을 드러내도록 패터닝된다.
도 4F를 참조하면, 상기 감광막 패턴(300)을 마스크로 하여, 상기 금속층(169) 및 비정질 산화물층(139)을 일괄적으로 습식 식각(wet etch)하여 소스전극(170), 드레인 전극(180) 및 산화물 반도체층(160)을 형성한다. 이와 같이 상기 소스 및 드레인 전극(170, 180)을 상기 산화물 반도체층(140)과 동시에 패터닝하므로, 상기 소스 및 드레인 전극(170, 180)과 상기 산화물 반도체층(140)은 실질적으로 동일한 평면 형상을 갖는다. 또한, 이 경우, 상기 소스 및 드레인 전극(170, 180)과 상기 산화물 반도체층(140)을 하나의 마스크로 패터닝하므로, 제조비용을 줄일 수 있다.
이하에서는 도5 및 도6을 참조하여, 본 발명의 제1 실시예에 따른 박막트랜지스터를 이용한 표시기판에 대하여 설명한다. 전술한 제1 실시예에 따른 박막트랜지스터와 동일한 구성에 대하여는 자세한 설명을 생략한다.
도5는 본 발명의 제1 실시예에 따른 박막트랜지스터를 이용한 표시기판의 한 화소를 개략적으로 도시한 것이며, 도6은 도5의 ⅵ-ⅵ'를 따라 자른 단면도이다.
도 5 및 도6을 참조하면, 기판(10) 위에 제1 방향으로 연장된 게이트선(19), 상기 게이트선(19)과 절연되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터선(69) 및 상기 게이트선(19)과 데이터선(69)에 각각 연결된 박막트랜지스터가 배치된다.
상기 박막트랜지스터는, 상기 게이트선(19)에 연결된 게이트전극(20), 상기 게이트 전극을 덮는 게이트 절연층(30), 상기 게이트 절연층(30) 위에 형성되고 상기 게이트 전극(20)과 중첩되는 산화물 반도체층(40), 상기 데이터선(69)에 연결된 소스전극(70) 및 상기 산화물 반도체층(40)의 채널영역을 사이에 두고 상기 소스전극(70)과 분리된 드레인 전극(80)을 포함한다.
또한, 상기 산화물 반도체층(40)과 상기 소스 및 드레인 전극(70,80)의 사이에는 상기 채널 영역과 중첩된 불투명층(50) 및 상기 불투명층(50)을 덮는 제1 보호층(60)이 배치된다. 상기 불투명층(50)은, 예컨대 비정질 실리콘(a-Si)층으로 형성될 수 있다. 상기 비정질 실리콘층은 밴드갭(band gap)이 1.8eV정도로 작아 빛의 흡수에 유리하며, 상기 산화물 반도체층(40)에 빛이 유입되어 반도체 특성이 열화되는 것을 방지할 수 있다. 상기 제1 보호층(60)은 예컨대 실리콘 산화물(SiOx)층으로 형성될 수 있다. 도5 및 도6에 도시된 것과 같이 상기 불투명층(50) 및 상기 보호층(60)은 동일한 패턴으로 형성될 수 있다. 도5에는 상기 불투명층(50) 및 상기 보호층(60)이 사각형으로 형성된 경우가 도시되어 있으나, 이에 제한되는 것은 아니며, 다양한 형상으로 패터닝될 수 있다. 도시되지는 않았지만, 상기 불투명층(50)은 상기 제1 보호층(60)의 위에 배치될 수도 있다.
상기 기판(10) 위에는 상기 게이트선(19), 데이터선(69) 및 상기 드레인 전 극(80) 일부를 제외한 상기 박막트랜지스터를 덮는 제2 보호층(80)이 형성된다. 상기 제2 보호층(80)은 예컨대 실리콘 질화물(SiNx) 단일층, 또는 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)의 복합층으로 형성될 수 있다. 도시되지는 않았지만, 상기 채널영역과 중첩되는 상기 제2 보호층(80) 위에는 추가 불투명층이 형성될 수 있으며, 이 경우, 상기 산화물 반도체층(40)에 유입되는 빛을 더욱 효과적으로 차단할 수 있다.
상기 제2 보호층(80) 위에는 상기 제2 보호층(80)에 형성된 컨택홀(95)을 통해 상기 드레인 전극(80)과 연결되는 화소 전극(100)이 형성된다. 상기 화소전극(100)은 예컨대 ITO 또는 IZO 등과 같은 투명 전도성 물질로부터 만들어질 수 있다.
이하에서는 도7 및 도8을 참조하여, 본 발명의 제2 실시예에 따른 박막트랜지스터를 이용한 표시기판에 대하여 설명한다. 전술한 제2 실시예에 따른 박막트랜지스터 및 전술한 제1 실시예에 따른 박막트랜지스터를 이용한 표시기판과 동일한 구성에 대하여는 자세한 설명을 생략한다.
도7는 본 발명의 제2 실시예에 따른 박막트랜지스터를 이용한 표시기판의 한 화소를 개략적으로 도시한 것이며, 도8은 도7의 ⅷ-ⅷ'를 따라 자른 단면도이다.
도 7 및 도8을 참조하면, 기판(110) 위에 제1 방향, 예컨대 수평방향으로 연장된 게이트선(119) 및 상기 게이트선(119)과 절연되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터선(169) 및 상기 게이트선(119) 및 상기 데이터선(169)에 각각 연결된 박막트랜지스터가 배치된다.
상기 박막트랜지스터는, 상기 게이트선(119)에 연결된 게이트전극(120), 상기 게이트 전극을 덮는 게이트 절연층(130), 상기 게이트 절연층(130) 위에 형성되고 상기 게이트 전극(120)과 중첩되는 산화물 반도체층(140), 상기 데이터선(169)에 연결된 소스전극(170) 및 상기 산화물 반도체층(140)의 채널영역을 사이에 두고 상기 소스전극(170)과 분리된 드레인 전극(180)을 포함한다.
도7 및 도8에 도시된 것과 같이, 본 실시예에 따른 표시기판의 상기 산화물 반도체층(140)은 채널 영역을 제외하고는 상기 데이터선(169), 상기 소스 및 드레인 전극(170, 180)과 실질적으로 동일한 평면 형상을 갖는다. 따라서, 이전 실시예에 따른 표시기판의 경우와 달리 상기 데이터선(169)의 하부에도 산화물 반도체층(140)이 형성된다.
상기 산화물 반도체층(140)과 상기 소스 및 드레인 전극(170,180)의 사이에는 상기 채널 영역과 중첩된 불투명층(150) 및 상기 불투명층(150)을 덮는 제1 보호층(160)이 배치된다. 도시되지는 않았지만, 상기 불투명층(150)은 상기 제1 보호층(160)의 위에 배치될 수도 있다.
상기 기판(110) 위에는 상기 게이트선(119), 데이터선(169) 및 상기 드레인 전극(180) 일부를 제외한 상기 박막트랜지스터를 덮는 제2 보호층(180)이 형성된다. 도시되지는 않았지만, 상기 채널영역과 중첩되는 상기 제2 보호층(180) 위에는 추가 불투명층이 형성될 수 있으며, 이 경우, 상기 산화물 반도체층(140)에 유입되는 빛을 더욱 효과적으로 차단할 수 있다.
상기 제2 보호층(180) 위에는 상기 제2 보호층(180)에 형성된 컨택홀(195)을 통해 상기 드레인 전극(180)과 연결되는 화소 전극(200)이 형성된다. 상기 화소전극(200)은 예컨대 ITO 또는 IZO 등과 같은 투명 전도성 물질로부터 만들어질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1A는 본 발명의 제1 실시예에 따른 박막트랜지스터 개략적인 단면도,
도 1B는 도1A에 도시된 박막트랜지스터의 개략적인 평면도,
도 2A는 본 발명의 제2 실시예에 따른 박막트랜지스터의 개략적인 단면도,
도 2B는 도2A에 도시된 박막트랜지스터의 개략적인 평면도,
도 3A 내지 3D는 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조 공정을 나타낸 단면도,
도 4A 내지 4F는 본 발명의 제2 실시예에 따른 박막트랜지스터의 제조 공정을 나타낸 단면도,
도 5는 본 발명의 제1 실시예에 따른 박막트랜지스터를 이용한 표시 기판의 한 화소를 개략적으로 나타낸 평면도,
도 6은 도 5의 ⅵ-ⅵ'를 따라 자른 단면도,
도 7은 본 발명의 제2 실시예에 따른 박막트랜지스터를 이용한 표시 기판의 한 화소를 개략적으로 나타낸 평면도,
도 8은 도 7의 ⅷ-ⅷ'를 따라 자른 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110: 기판 20, 120: 게이트 전극
30, 130: 게이트 절연층 40, 140: 산화물 반도체층.
50, 150: 불투명층 60, 160: 보호층
70, 170: 소스 전극 80, 180: 드레인 전극
90, 190: 제2 보호층 100, 200: 화소 전극
Claims (31)
- 기판;상기 기판 상에 위치하는 산화물 반도체층;상기 산화물 반도체층의 채널 영역과 중첩되도록 상기 산화물 반도체층 위에 형성되고, 실리콘 산화물(SiOx)로 형성되는 보호층;상기 산화물 반도체층과 상기 보호층 사이에 형성되며, 상기 산화물 반도체층 및 상기 보호층과 접촉하고, 상기 산화물 반도체층 상에 빛을 흡수하는 비정질 실리콘층으로 상기 보호층과 동일한 패턴으로 형성되는 불투명층;상기 산화물 반도체층의 일측 및 상기 보호층의 상면과 접촉하는 소스전극;상기 채널 영역을 사이에 두고 상기 소스전극과 마주보도록 상기 산화물 반도체층의 다른 측에 접촉하고 상기 보호층의 상면과 접촉하는 드레인 전극;상기 기판과 상기 산화물 반도체층 사이에 위치하고 상기 산화물 반도체층에 전계를 인가하는 게이트 전극; 및상기 게이트 전극과 상기 산화물 반도체층 사이에 형성된 게이트 절연층을 포함하는 박막트랜지스터.
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- 제 1항에 있어서, 상기 산화물 반도체층은, 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어지는 박막트랜지스터.
- 제 5항에 있어서, 상기 산화물 반도체층은, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물로 이루어지는 박막트랜지스터.
- 제 5항에 있어서, 상기 산화물 반도체층은, 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어지는 박막트랜지스터.
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- 제 5항에 있어서, 상기 게이트 절연층은, 실리콘 산화물(SiOx)을 포함하는 박막트랜지스터.
- 기판 위에 형성된 게이트선, 상기 게이트선과 교차하는 데이터선, 상기 게이트선 및 상기 데이터선에 연결된 박막트랜지스터, 상기 박막트랜지스터에 연결된 화소전극을 포함하는 표시 기판에 있어서,상기 박막트랜지스터는,상기 기판 상에 위치하는 산화물 반도체층;상기 산화물 반도체층의 채널 영역과 중첩되도록 상기 산화물 반도체층 위에 형성되며, 실리콘 산화물(SiOx)로 형성되는 제1 보호층;상기 산화물 반도체층과 상기 제1 보호층 사이에 형성되며, 상기 산화물 반도체층 및 상기 제1 보호층과 접촉하고, 빛을 흡수하는 비정질 실리콘층이며 상기 제1 보호층과 동일한 패턴으로 형성되는 제1 불투명층;상기 데이터선에 연결되고 상기 산화물 반도체층의 일측 및 상기 제1 보호층의 상면과 접촉하는 소스전극;상기 채널 영역을 사이에 두고 상기 소스전극과 마주보도록 상기 산화물 반도체층의 다른 측에 접촉하고 상기 제1 보호층의 상면과 접촉하는 드레인 전극;상기 기판과 상기 산화물 반도체층 사이에 위치하고 상기 게이트선과 연결되고 상기 산화물 반도체층에 전계를 인가하는 게이트 전극; 및상기 게이트 전극과 상기 산화물 반도체층 사이에 형성된 게이트 절연층을 포함하는 표시 기판.
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- 제 11항에 있어서, 상기 산화물 반도체층은, 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어지는 표시 기판.
- 제 15항에 있어서, 상기 산화물 반도체층은, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물로 이루어지는 표시 기판.
- 제 15항에 있어서, 상기 산화물 반도체층은, 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어지는 표시 기판.
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- 제 15항에 있어서, 상기 게이트 절연층은, 실리콘 산화물(SiOx)을 포함하는 표시 기판.
- 제 11항에 있어서, 상기 박막트랜지스터와 상기 화소전극 사이에 형성되며 상기 드레인 전극과 상기 화소전극의 연결을 위한 컨택홀을 갖는 제2 보호층; 및상기 제2 보호층 위에 형성되며, 상기 채널 영역과 중첩되는 제2 불투명층을 더 포함하는 표시 기판.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019098477A1 (ko) * | 2017-11-20 | 2019-05-23 | 엘지디스플레이 주식회사 | 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법 |
| KR20230168890A (ko) | 2022-06-08 | 2023-12-15 | 경희대학교 산학협력단 | 가시광 감지를 위한 포토 트랜지스터 및 그의 제조 방법 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204548A (ja) * | 2011-03-24 | 2012-10-22 | Sony Corp | 表示装置およびその製造方法 |
| JP2013055080A (ja) * | 2011-08-31 | 2013-03-21 | Japan Display East Co Ltd | 表示装置および表示装置の製造方法 |
| CN102299104A (zh) * | 2011-09-20 | 2011-12-28 | 深圳市华星光电技术有限公司 | Tft阵列基板的制作方法及tft阵列基板 |
| JP6064353B2 (ja) * | 2011-09-27 | 2017-01-25 | 凸版印刷株式会社 | 薄膜トランジスタの製造方法 |
| JP5984354B2 (ja) * | 2011-10-07 | 2016-09-06 | 住友電気工業株式会社 | 半導体素子 |
| US9018629B2 (en) * | 2011-10-13 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP6122275B2 (ja) * | 2011-11-11 | 2017-04-26 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US8878177B2 (en) * | 2011-11-11 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| WO2013080516A1 (ja) * | 2011-12-02 | 2013-06-06 | シャープ株式会社 | 薄膜トランジスタ基板及びそれを備えた表示装置並びに薄膜トランジスタ基板の製造方法 |
| TWI497689B (zh) * | 2011-12-02 | 2015-08-21 | Ind Tech Res Inst | 半導體元件及其製造方法 |
| CN102569413A (zh) * | 2011-12-13 | 2012-07-11 | 华映视讯（吴江）有限公司 | 薄膜晶体管及其制造方法 |
| KR101292629B1 (ko) | 2011-12-15 | 2013-08-02 | 삼성코닝정밀소재 주식회사 | 산화 갈륨 및 게르마늄을 함유하는 산화 인듐으로 이루어진 액티브층을 갖는 박막 트랜지스터 및 이를 구비하는 디스플레이 장치 |
| WO2013108300A1 (ja) * | 2012-01-20 | 2013-07-25 | パナソニック株式会社 | 薄膜トランジスタ |
| US9048326B2 (en) | 2012-03-02 | 2015-06-02 | Samsung Display Co., Ltd. | Thin film transistor substrate and method of manufacturing the same |
| KR101960378B1 (ko) * | 2012-07-09 | 2019-07-16 | 엘지디스플레이 주식회사 | 증착 장비 |
| KR102002858B1 (ko) | 2012-08-10 | 2019-10-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US9190527B2 (en) | 2013-02-13 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US9373711B2 (en) * | 2013-02-27 | 2016-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102127235B1 (ko) * | 2013-04-02 | 2020-06-29 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막 트랜지스터 기판과 이의 제조방법 |
| KR102166272B1 (ko) * | 2013-05-23 | 2020-10-16 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 |
| KR102276146B1 (ko) * | 2013-09-10 | 2021-07-13 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| TW201515234A (zh) * | 2013-10-11 | 2015-04-16 | E Ink Holdings Inc | 主動元件及其製作方法 |
| KR102173492B1 (ko) * | 2013-11-06 | 2020-11-03 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 이의 제조방법 |
| KR101672091B1 (ko) * | 2014-02-25 | 2016-11-02 | 엘지디스플레이 주식회사 | 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치 |
| CN103915379B (zh) * | 2014-03-24 | 2017-07-04 | 京东方科技集团股份有限公司 | 一种氧化物薄膜晶体管阵列基板的制造方法 |
| JP6240692B2 (ja) * | 2016-02-15 | 2017-11-29 | 株式会社ジャパンディスプレイ | 表示装置および表示装置の製造方法 |
| WO2019074674A1 (en) | 2017-10-12 | 2019-04-18 | Applied Materials, Inc. | METHOD FOR REDUCING PLASMA INDUCED DAMAGE |
| CN113097227B (zh) * | 2021-03-22 | 2022-10-21 | 北海惠科光电技术有限公司 | 薄膜晶体管、显示装置以及薄膜晶体管制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285890A (ja) * | 2004-03-29 | 2005-10-13 | Casio Comput Co Ltd | 亜鉛酸化物の加工方法 |
| US20090180045A1 (en) | 2008-01-15 | 2009-07-16 | Samsung Electronics Co., Ltd. | Display substrate having quantum well for improved electron mobility and display device including the same |
| JP2009253204A (ja) * | 2008-04-10 | 2009-10-29 | Idemitsu Kosan Co Ltd | 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189672A (ja) | 1984-10-09 | 1986-05-07 | Agency Of Ind Science & Technol | 薄膜トランジスタ |
| JP2503615B2 (ja) | 1988-12-28 | 1996-06-05 | カシオ計算機株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP3163844B2 (ja) | 1993-06-07 | 2001-05-08 | 日本電気株式会社 | 逆スタガード型薄膜電界効果トランジスタの製造方法 |
| JP4493744B2 (ja) | 1998-12-28 | 2010-06-30 | シャープ株式会社 | 液晶表示装置用基板及びその製造方法 |
-
2009
- 2009-12-23 KR KR1020090129888A patent/KR101711870B1/ko active IP Right Grant
-
2010
- 2010-12-23 US US12/977,853 patent/US9570621B2/en active Active
- 2010-12-24 JP JP2010288091A patent/JP5823686B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285890A (ja) * | 2004-03-29 | 2005-10-13 | Casio Comput Co Ltd | 亜鉛酸化物の加工方法 |
| US20090180045A1 (en) | 2008-01-15 | 2009-07-16 | Samsung Electronics Co., Ltd. | Display substrate having quantum well for improved electron mobility and display device including the same |
| JP2009253204A (ja) * | 2008-04-10 | 2009-10-29 | Idemitsu Kosan Co Ltd | 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019098477A1 (ko) * | 2017-11-20 | 2019-05-23 | 엘지디스플레이 주식회사 | 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법 |
| KR20190057713A (ko) * | 2017-11-20 | 2019-05-29 | 엘지디스플레이 주식회사 | 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법 |
| US11393935B2 (en) | 2017-11-20 | 2022-07-19 | Lg Display Co., Ltd. | Oxide semiconductor phototransistor improved in visible light absorption rate and manufacturing method thereof |
| KR102428557B1 (ko) * | 2017-11-20 | 2022-08-02 | 엘지디스플레이 주식회사 | 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법 |
| KR20230168890A (ko) | 2022-06-08 | 2023-12-15 | 경희대학교 산학협력단 | 가시광 감지를 위한 포토 트랜지스터 및 그의 제조 방법 |
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