KR101711326B1 - 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기 - Google Patents

기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기 Download PDF

Info

Publication number
KR101711326B1
KR101711326B1 KR1020160020584A KR20160020584A KR101711326B1 KR 101711326 B1 KR101711326 B1 KR 101711326B1 KR 1020160020584 A KR1020160020584 A KR 1020160020584A KR 20160020584 A KR20160020584 A KR 20160020584A KR 101711326 B1 KR101711326 B1 KR 101711326B1
Authority
KR
South Korea
Prior art keywords
signal
control signal
output
value
mux
Prior art date
Application number
KR1020160020584A
Other languages
English (en)
Inventor
유창식
전민기
김찬규
유원준
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020160020584A priority Critical patent/KR101711326B1/ko
Application granted granted Critical
Publication of KR101711326B1 publication Critical patent/KR101711326B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기가 개시된다. 개시된 아날로그 디지털 데이터 변환기는 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스; 제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되, 상기 제1 출력 신호와 상기 제2 출력 신호가 조합되어 디지털 신호를 구성한다.

Description

기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기{Analog to digital data converter using the reference voltage swapping}
본 발명의 실시예들은 낭비되는 비교기를 없애고 입력 신호 범위 내에서 아날로그 디지털 변환을 정교하게 할 수 있는 아날로그 디지털 데이터 변환기에 관한 것이다.
CMOS 집적회로에 사용되는 트랜지스터의 크기가 점점 작아지고, 공급 전압 또한 낮아지고 있다. 그러나, 낮아진 공급 전압은 신호의 다이나믹 레인지(dynamic range)를 감소시키고, 트랜지스터의 크기의 감소에 따른 미스매치로 인한 오프셋의 크기가 증가하여 아날로그 회로의 성능이 저하된다.
도 1은 CMOS 집적회로에 사용되는 종래의 플래시(flash) 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 1을 참조하면, 종래의 플래시 아날로그 디지털 데이터 변환기는 저항 래더(ladder)를 통하여 양자화(quantization) 전압을 얻는 구조로서, 저항 래더로 인해 변환기의 면적이 다소 크고, 저항과 비교기 각각의 미스매치로 인한 랜덤 오프셋으로 인해 성능이 저하된다는 단점이 있다. 미스매치로 인한 오프셋 문제는 트랜지스터의 면적이 작아질수록 더 심화된다.
따라서, 종래의 플래시 아날로그 디지털 데이터 변환기의 문제점을 해결하기 위해 스토캐스틱 플래시(stochastic flash) 아날로그 디지털 데이터 변환기가 제안되었다.
종래의 플래시 아날로그 디지털 데이터 변환기와 달리 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 비교기가 갖고 있는 랜덤 오프셋을 아날로그 디지털 데이터 변환기의 전달 커브(transfer curve)로 이용한다. 이를 통해, 별도의 오프셋 보상회로 없이 오프셋으로 인한 문제를 해결할 수 있고 가우스 분포(Gaussian distribution)의 표준편차가 큰 오프셋을 사용하면서 신호의 다이나믹 레인지를 늘릴 수 있다.
도 2는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
먼저, 도 2의 (가)를 참조하면, 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 저항 래더를 없애고 비교기들의 랜덤 오프셋을 이용하여 아날로그 디지털 데이터 변환기의 전달 커브를 형성한다. 두 비교기 그룹(그룹 1, 그룹 2)은 입력 신호와 비교한 비교기의 결과값을 덧셈기를 사용하여 합하여 최종 출력값을 출력한다. 이 때, 두 비교기 그룹(그룹 1, 그룹 2)의 입력단은 비교기의 입력 참조 오프셋(input referred offset)으로 인해 기준 전압을 중심으로 하는 가우시안 분포(probability density function)를 갖게 된다.
그리고, 도 2의 (나)를 참조하면, 각 비교기 그룹이 갖고 있는 가우시안 분포의 입력 참조 오프셋의 누적 분포 함수를 도시하고 있다. 또한, 도 2의 (다)는 누적 분포 함수를 미분한 형태의 확률 분포 함수를 도시하고 있다. 이를 참조하면, 두 비교기 그룹의 확률 분포 함수를 더한 굵은 색 라인이 결과 파형이 된다.
즉, 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 경우, 기준 전압이 다른 두 비교기 그룹의 입력 참조 오프셋 각각의 평균이 다른 가우시안 확률 밀도 함수(probability density function)를 나타내고, 아날로그 디지털 데이터 변환에 필요한 선형의 전달 커브를 얻는다. 이 때, 확률 밀도 함수의 표준 편차(σ)에 일정한 값을 곱한 만큼 글로벌(global) 오프셋을 주어 각 비교기 그룹의 기준전압을 형성하며, 선형의 영역인 두 글로벌 오프셋의 차이, 즉 두 기준 전압 사이의 영역이 입력 신호의 가용 범위가 된다(이 때, 각 비교기 그룹에 각각 글로벌(global) 오프셋을 주어 기준전압을 형성하며, 전달 커브가 선형인 영역, 즉 두 기준 전압 사이의 영역이 입력 신호의 가용 범위가 된다).
하지만, 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 비교기 그룹의 기준 전압을 고정한 채 데이터 변환을 진행하기 때문에 전달 커브의 선형 영역이 아닌 부분에서 사용되는 비교기가 낭비된다. 따라서, 기존의 방식처럼 비교기를 낭비할 경우 사용되는 비교기의 수가 상당히 증가하게 되어 많은 면적을 필요로 하게 되는 단점이 있다. 즉, 도 2를 참조하면, 확률 분포 함수의 결과가 일정한 부분이 실제 신호가 사용되는 선형 영역이 되고, 이 부분을 제외한 바깥 영역에서의 비교기는 실제 전달 커브에 사용되지 않고 낭비되는 단점을 갖는다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 낭비되는 비교기를 없애고 입력 신호 범위 내에서 아날로그 디지털 변환을 정교하게 할 수 있는 아날로그 디지털 데이터 변환기를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스; 제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되, 상기 제1 출력 신호와 상기 제2 출력 신호가 조합되어 디지털 신호를 구성하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기가 제공된다.
상기 제1 먹스 및 상기 제2 먹스는 제1 제어 신호에 의해 제어되되, 상기 제1 제어 신호가 로우값인 경우, 상기 제1 먹스 및 상기 제2 먹스는 상기 아날로그 입력 신호를 출력하고, 상기 제1 제어 신호가 하이값인 경우, 상기 제1 먹스는 상기 제1 기준 신호를 출력하고 상기 제2 먹스는 상기 제2 기준 신호를 출력할 수 있다.
상기 제1 비교부는, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하는 제1 비교 수단; 및 상기 제1 비교 수단과 연결되어 상기 제1 출력 신호를 출력하는 제1 저장 수단;를 포함하고, 상기 제2 비교부는, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하는 제2 비교 수단; 및 상기 제2 비교 수단과 연결되어 상기 제2 출력 신호를 출력하는 제2 저장 수단;를 포함할 수 있다.
상기 제1 비교 수단은 제2 제어 신호 및 제4 제어 신호에 의해 제어되고, 상기 제2 비교 수단은 제3 제어 신호 및 상기 제4 제어 신호에 의해 제어되되, 상기 제1 비교 수단은, 상기 제2 제어 신호가 로우값인 경우 상기 제1 기준 신호를 선택하고, 상기 제2 제어 신호가 하이값인 경우 상기 제2 기준 신호를 선택하는 제3 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제1 먹스의 출력값과 상기 제3 먹스의 출력값을 비교하는 제1 비교기;를 포함하고, 상기 제2 비교 수단은, 상기 제3 제어 신호가 로우값인 경우 상기 제2 기준 신호를 선택하고, 상기 제3 제어 신호가 하이값인 경우 상기 제1 기준 신호를 선택하는 제4 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제2 먹스의 출력값과 상기 제4 먹스의 출력값을 비교하는 제2 비교기;를 포함할 수 있다.
상기 제1 비교기 및 상기 제2 비교기 각각은 제1 출력값 및 제2 출력값을 출력하되, 상기 제1 출력값은 상기 제2 출력값의 반전값이며, 상기 제1 비교기의 제1 출력값 및 상기 제1 비교기의 제2 출력값을 입력받아 상기 제1 출력 신호를 출력하는 제1 래치를 포함하고, 상기 제2 비교기의 제1 출력값 및 상기 제2 비교기의 제2 출력값을 입력받아 상기 제2 출력 신호를 출력하는 제2 래치를 포함할 수 있다.
상기 제1 비교부는, 상기 제1 출력 신호를 이용하여 상기 제2 제어 신호를 생성하는 제1 피드백 수단;을 더 포함하고, 상기 제2 비교부는, 상기 제2 출력 신호를 이용하여 상기 제3 제어 신호를 생성하는 제2 피드백 수단;을 더 포함하되, 상기 제1 피드백 수단 및 상기 제2 피드백 수단은 상기 제1 제어 신호 및 제5 제어 신호에 기초하여 제어될 수 있다.
상기 제1 피드백 수단은, 소스 전극으로 상기 제1 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제1 반전 트랜지스터; 소스 전극이 상기 제1 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제1 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제1 반전 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 드레인 전극과 연결되는 제1 NAND 게이트; 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 반전 트랜지스터; 및 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 트랜지스터;를 포함하고, 상기 제2 피드백 수단은, 소스 전극으로 상기 제2 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제3 반전 트랜지스터; 소스 전극이 상기 제3 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제3 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제3 반전 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되는 제2 NAND 게이트; 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 반전 트랜지스터; 및 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 트랜지스터;를 포함할 수 있다.
제1 시간에서, 상기 제1 제어 신호 및 상기 제4 제어 신호는 하이값이고, 상기 제5 제어 신호는 로우값이며, 상기 제1 시간 이후의 제2 시간에서, 상기 제1 제어 신호는 하이값이고, 상기 제4 제어 신호 및 상기 제5 제어 신호는 로우값이며, 상기 제2 시간 이후의 제3 시간에서, 상기 제1 제어 신호 및 상기 제5 제어 신호는 하이값이고, 상기 제4 제어 신호는 로우값이며, 상기 제3 시간 이후의 제4 시간에서, 상기 제1 제어 신호는 로우값이고, 상기 제5 제어 신호는 하이값이며, 상기 제4 제어 신호는 하이값과 로우값을 반복적으로 변경할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스; 제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되, 상기 제1 비교부 및 상기 제2 비교부 각각은, 상기 제1 먹스의 출력값/상기 제2 먹스의 출력값과 상기 선택된 기준 신호를 비교하는 비교 수단; 상기 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 상기 저장 수단에서 출력된 값을 이용하여 상기 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기가 제공된다.
본 발명에 따른 아날로그 디지털 데이터 변환기는 낭비되는 비교기를 없애고 입력 신호 범위 내에서 아날로그 디지털 변환을 정교하게 할 수 있는 장점이 있다.
도 1은 CMOS 집적회로에 사용되는 종래의 플래시(flash) 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 2는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 4는 본 발명에서 사용하는 제어 신호의 일례를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기의 동작 원리를 설명하기 위한 도면이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
"제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기(300)는 스토캐스틱 플래시(stochastic flash) 아날로그 디지털 데이터 변환기일 수 있으며, 제1 먹스(310), 제2 먹스(320), 제1 비교부(330) 및 제2 비교부(340)를 포함한다.
이하, 각 구성 요소 별로 그 기능을 상세하게 설명하기로 한다.
제1 먹스(310)는 제1 기준 신호(VREF1) 및 아날로그 입력 신호(VIN) 중 하나를 선택한다. 그리고, 제2 먹스(320)는 제2 기준 신호(VREF2) 및 아날로그 입력 신호(VIN) 중 하나를 선택한다.
이 때, 제1 먹스(310) 및 제2 먹스(320)는 제1 제어 신호(CAL)에 의해 제어된다. 즉, 제1 제어 신호(CAL)가 로우값인 경우 제1 먹스(310) 및 제2 먹스(320)는 아날로그 입력 신호(VIN)를 출력값(VIN1, VIN2)으로 출력하고, 제1 제어 신호(CAL)가 하이값인 경우 제1 먹스(310)은 제1 기준 신호(VREF1)를 출력값(VIN1)으로 출력하고, 제2 먹스(320)는 제2 기준 신호(VREF2)를 출력값(VIN2)으로 출력한다.
도 4에서는 본 발명에서 사용하는 제어 신호의 일례를 도시하고 있다.
도 4를 참조하면, 제1 제어 신호(CAL)는 주기적 신호일 수 있으며, 시간에 따라 제1 시간, 제2 시간, 제3 시간 및 제4 시간으로 구성될 수 있다. 이 때, 제1 시간, 제2 시간 및 제3 시간이 교정 시간(Calibration)이고, 제4 시간이 정상 동작 시간(Normal operation)일 수 있다. 이 때, 제1 제어 신호(CAL)는 제1 시간, 제2 시간 및 제3 시간에서는 하이값(high)이고, 제4 시간에서는 로우값(low)일 수 있다.
즉, 도 3 및 도 4를 참조하면, 제1 시간, 제2 시간 및 제3 시간의 경우, 제1 먹스(310)는 제1 기준 신호(VREF1)를 출력하고, 제2 먹스(320)는 제2 기준 신호(VREF2)를 출력한다. 그리고, 제4 시간의 경우, 제1 먹스(310) 및 제2 먹스(320)는 아날로그 입력 신호(VIN)를 출력한다.
다음으로, 제1 비교부(330)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나의 기준 신호를 선택하고, 선택된 기준 신호와 제1 먹스(310)의 출력값(VIN1)을 비교하여 제1 출력 신호(VOUT1 + , VOUT1 -)를 출력한다. 그리고, 제2 비교부(340)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나의 기준 신호를 선택하고, 선택된 기준 신호와 제2 먹스(320)의 출력값(VIN2)을 비교하여 제2 출력 신호(VOUT2 + , VOUT2 -)를 출력한다. 이 때, 제1 출력 신호(VOUT1 + , VOUT1 -)와 제2 출력 신호(VOUT2 + , VOUT2 -)가 조합되어 디지털 신호를 구성할 수 있다.
즉, 제1 비교부(330) 및 제2 비교부(340) 각각은 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2)를 선택 내지 스와핑(swapping)하여 데이터 변환에 필요하지 않은 비교기가 사용되는 것을 최소화한다. 이를 위해, 제1 비교부(330) 및 제2 비교부(340) 각각은 제1 먹스(310)의 출력값(VIN1)/제2 먹스(320)의 출력값(VIN2)과 선택된 기준 신호를 비교하는 비교 수단, 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 저장 수단에서 출력된 값을 이용하여 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함할 수 있다.
제1 비교부(330) 및 제2 비교부(340)의 구체적인 구성을 살펴보면 다음과 같다.
제1 비교부(330)는 제1 비교 수단(331), 제1 저장 수단(332) 및 제1 피드백 수단(333)를 포함한다.
제1 비교 수단(331)은 선택된 기준 신호와 제1 먹스(310)의 출력값(VIN1)을 비교한다. 이 때, 제1 비교 수단(331)은 제3 먹스(3311) 및 제1 비교기(3312)를 포함한다. 여기서, 제3 먹스(3311)의 출력값은 가우시안 분포의 제1 오프셋(3313)을 가진다.
제3 먹스(3311)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나를 선택한다. 이 때, 제3 먹스(3311)는 제2 제어 신호(FOLD1)를 이용하여 동작할 수 있으며, 제2 제어 신호(FOLD1)는 하기에서 설명하는 제1 피드백 수단(333)의 출력값일 수 있다. 즉, 제2 제어 신호(FOLD1)가 로우값인 경우 제3 먹스(3311)는 제1 기준 신호(VREF1)를 선택하고, 제2 제어 신호(FOLD1)가 하이값인 경우 제3 먹스(3311)는 제2 기준 신호(VREF2)를 선택한다.
제1 비교기(3312)는 제1 먹스(310)의 출력값(VIN1)과, 제1 오프셋(3313)을 갖는 제3 먹스(3311)의 출력값을 비교하는 동작을 수행하며, 제1 출력값 및 제2 출력값을 출력한다. 이 때, 제1 출력값은 제2 출력값의 반전값이다. 즉, 제1 출력값이 "1"인 경우 제2 출력값은 "0"이고, 제1 출력값이 "0"인 경우 제2 출력값은 "1"이다.
일례로, 제1 먹스(310)의 출력값(VIN1)이 제3 먹스(3311)의 출력값보다 큰 경우, 제1 출력값/제2 출력값은 "1/0"의 값을 가지고, 제1 먹스(310)의 출력값(VIN1)이 제3 먹스(3311)의 출력값보다 작은 경우, 제1 출력값/제2 출력값은 "0/1"의 값을 가진다.
이 때, 제1 비교기(3312)는 제4 제어 신호(CLK_COMP)에 의해 제어될 수 있다. 즉, 제4 제어 신호(CLK_COMP)가 로우값이 될 때 제1 비교기(3312)의 비교 동작이 수행되며, 제4 제어 신호(CLK_COMP)가 하이값인 경우 제1 비교기(3312)의 비교 동작이 수행되지 않는다.
또한, 도 4를 참조하면, 제4 제어 신호(CLK_COMP) 역시 주기적 신호일 수 있으며, 시간에 따라 제1 시간, 제2 시간, 제3 시간 및 제4 시간으로 구성될 수 있다. 이 때, 제4 제어 신호(CLK_COMP)는 제1 시간에서 하이값이고, 제2 시간 및 제3 시간에서 로우값이며, 제4 시간에서는 하이값과 로우값을 반복적으로 변경할 수 있다.
제1 저장 수단(332)은 제1 비교 수단(331)과 연결되어 제1 출력 신호(VOUT1 + , VOUT1 -)를 출력한다. 즉, 제1 저장 수단(332)은 제1 비교 수단(331)의 출력값을 저장 및 유지하는 동작을 수행한다. 이 때, 제1 저장 수단(332)은, 제1 비교기(3312)의 제1 출력값을 입력받는 제1 버퍼(3321), 제1 비교기(3312)의 제2 출력값을 입력받는 제2 버퍼(3322) 및 제1 버퍼(3321)를 통과한 제1 비교기(3312)의 제1 출력값 및 제2 버퍼(3322)를 통과한 제1 비교기(3312)의 제2 출력값을 입력받아 제1 출력 신호(VOUT1 +, VOUT1 -)를 출력하는 제1 래치(3323)를 포함할 수 있다.
제1 피드백 수단(333)은 제1 출력 신호(VOUT1 + , VOUT1 -)를 입력받고(보다 정확하게 제1 포지티브 출력 신호(VOUT1 +)), 제1 제어 신호(CAL) 및 제5 제어 신호(RESTEB)에 기초하여 제2 제어 신호를 생성한다. 즉, 제1 피드백 수단(333)은 리셋(reset), 교정(calibration) 및 정상 동작(normal operation)을 위해 필요한 수단이다.
이 때, 도 4를 참조하면, 제5 제어 신호(RESTEB) 역시 주기적 신호일 수 있으며, 시간에 따라 제1 시간, 제2 시간, 제3 시간 및 제4 시간으로 구성될 수 있다. 여기서, 제5 제어 신호(RESTEB)는 제1 시간 및 제2 시간에서 로우값을 가지고, 제3 시간 및 제4 시간에서 하이값을 가진다. 보다 상세하게, 제1 피드백 수단(333)은 제1 반전 트랜지스터(3331), 제1 트랜지스터(3332), 제1 NAND 게이트(3333), 제3 버퍼(3334), 제2 반전 트랜지스터(3335) 및 제2 트랜지스터(3336)를 포함한다.
제1 반전 트랜지스터(3331)는 소스 전극으로 제1 출력 신호 즉, 제1 포지티브 출력 신호(VOUT1 +)가 입력되고, 게이트 전극으로 제1 제어 신호의 반전 신호(CALB)가 입력된다. 제1 트랜지스터(3332)는 소스 전극으로 제1 출력 신호 즉, 제1 포지티브 출력 신호(VOUT1 +)가 입력되고(소스 전극이 제1 반전 트랜지스터(3331)의 소스 전극과 연결) 게이트 전극으로 제1 제어 신호(CAL)가 입력된다.
제1 NAND 게이트(3333)는 제1 입력단으로 제5 제어 신호(RESTEB)가 입력되고 제2 입력단이 제1 반전 트랜지스터(3331)의 드레인 전극 및 제1 트랜지스터(3332)의 드레인 전극과 연결된다.
제2 반전 트랜지스터(3335)는 소스 전극이 제1 NAND 게이트(3333)의 제2 입력단과 연결되고, 게이트 전극으로 제1 제어 신호 (CAL)가 입력되며, 드레인 전극이 제3 버퍼(3334)를 통해 제1 NAND 게이트(3333)의 출력단과 연결된다. 제2 트랜지스터(3336)는 소스 전극이 제1 NAND 게이트(3333)의 제2 입력단과 연결되고(소스 전극이 제2 반전 트랜지스터(3335)의 소스 전극과 연결), 게이트 전극으로 제1 제어 신호의 반전 신호(CALB)가 입력되며, 드레인 전극이 제3 버퍼(3334)를 통해 제1 NAND 게이트(3333)의 출력단과 연결된다(드레인 전극이 제2 반전 트랜지스터(3335)의 드레인 전극과 연결).
그리고, 제2 비교부(340) 역시 제1 비교부(330)와 유사한 구조를 가질 수 있다. 즉, 제2 비교부(340)는 제2 비교 수단(341), 제2 저장 수단(342) 및 제1 피드백 수단(343)를 포함한다.
제2 비교 수단(341)은 선택된 기준 신호와 제2 먹스(320)의 출력값(VIN2)을 비교한다. 이 때, 제2 비교 수단(341)은 제4 먹스(3411) 및 제2 비교기(3412)를 포함한다. 여기서, 제4 먹스(3411)의 출력값 역시 가우시안 분포의 제2 오프셋(3413)을 가진다.
제4 먹스(3411)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나를 선택한다. 이 때, 제4 먹스(3411)는 제3 제어 신호(FOLD2)를 이용하여 동작할 수 있으며, 제3 제어 신호(FOLD2)는 하기에서 설명하는 제2 피드백 수단(343)의 출력값일 수 있다. 즉, 제3 제어 신호(FOLD2)가 로우값인 경우 제4 먹스(3411)는 제2 기준 신호(VREF2)를 선택하고, 제3 제어 신호(FOLD2)가 하이값인 경우 제4 먹스(3411)는 제1 기준 신호(VREF1)를 선택한다.
제2 비교기(3412)는 제2 먹스(320)의 출력값(VIN2)과, 제2 오프셋(3413)을 갖는 제4 먹스(3411)의 출력값을 비교하는 동작을 수행하며, 제1 출력값 및 제2 출력값을 출력한다. 이 때, 제1 출력값은 제2 출력값의 반전값이다. 일례로, 제2 먹스(320)의 출력값(VIN2)이 제4 먹스(3411)의 출력값보다 큰 경우, 제1 출력값/제2 출력값은 "1/0"의 값을 가지고, 제2 먹스(320)의 출력값(VIN2)이 제4 먹스(3411)의 출력값보다 작은 경우, 제1 출력값/제2 출력값은 "0/1"의 값을 가진다.
이 때, 제2 비교기(3412) 역시 제4 제어 신호(CLK_COMP)에 의해 제어될 수 있다.
제2 저장 수단(342)은 제2 비교 수단(341)과 연결되어 제2 출력 신호(VOUT2 + , VOUT2 -)를 출력한다. 즉, 제2 저장 수단(342)은 제2 비교 수단(341)의 출력값을 저장 및 유지하는 동작을 수행한다. 이 때, 제2 저장 수단(342)은, 제2 비교기(3412)의 제1 출력값을 입력받는 제4 버퍼(3421), 제2 비교기(3412)의 제2 출력값을 입력받는 제5 버퍼(3422) 및 제4 버퍼(3421)를 통과한 제2 비교기(3412)의 제1 출력값 및 제5 버퍼(3422)를 통과한 제2 비교기(3412)의 제2 출력값을 입력받아 제2 출력 신호(VOUT2 +, VOUT2 -)를 출력하는 제2 래치(3423)를 포함할 수 있다.
제2 피드백 수단(343)은 제2 출력 신호(VOUT2 + , VOUT2 -)를 입력받고(보다 정확하게 제2 네거티브 출력 신호(VOUT2 -)), 제1 제어 신호(CAL) 및 제5 제어 신호(RESTEB)에 기초하여 제3 제어 신호를 생성한다. 즉, 제2 피드백 수단(343) 역시 리셋(reset), 교정(calibration) 및 정상 동작(normal operation)을 위해 필요한 수단이다.
보다 상세하게, 제2 피드백 수단(343)은 제3 반전 트랜지스터(3431), 제3 트랜지스터(3432), 제2 NAND 게이트(3433), 제6 버퍼(3434), 제4 반전 트랜지스터(3435) 및 제4 트랜지스터(3436)를 포함한다.
제3 반전 트랜지스터(3431)는 소스 전극으로 제2 출력 신호 즉, 제2 네거티브 출력 신호(VOUT2 -)가 입력되고, 게이트 전극으로 제1 제어 신호의 반전 신호(CALB)가 입력된다. 제1 트랜지스터(3432)는 소스 전극으로 제2 출력 신호 즉, 제2 네거티브 출력 신호(VOUT2 -)가 입력되고(소스 전극이 제3 반전 트랜지스터(3431)의 소스 전극과 연결) 게이트 전극으로 제1 제어 신호(CAL)가 입력된다.
제2 NAND 게이트(3433)는 제1 입력단으로 제5 제어 신호(RESTEB)가 입력되고 제2 입력단이 제3 반전 트랜지스터(3431)의 드레인 전극 및 제3 트랜지스터(3432)의 드레인 전극과 연결된다.
제4 반전 트랜지스터(3435)는 소스 전극이 제2 NAND 게이트(3433)의 제2 입력단과 연결되고, 게이트 전극으로 제1 제어 신호(CAL)가 입력되며, 드레인 전극이 제6 버퍼(3434)를 통해 제2 NAND 게이트(3433)의 출력단과 연결된다. 제4 트랜지스터(3436)는 소스 전극이 제2 NAND 게이트(3433)의 제2 입력단과 연결되고(소스 전극이 제4 반전 트랜지스터(3435)의 소스 전극과 연결), 게이트 전극으로 제1 제어 신호의 반전신호(CALB)가 입력되며, 드레인 전극이 제6 버퍼(3434)를 통해 제2 NAND 게이트(3433)의 출력단과 연결된다(드레인 전극이 제4 반전 트랜지스터(3435)의 드레인 전극과 연결).
상기에서 설명한 구성을 통해, 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기(300)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2)를 스와핑(swapping)하여 데이터 변환에 필요하지 않은 비교기가 사용되는 것을 최소화하는 장점이 있다.
이하, 도 5를 참조하여 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기(300)의 동작 원리를 설명한다.
도 2를 참조하면, 기존의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 경우, 기준 전압의 스와핑이 일어나지 않은 상태로 두 개의 비교부(비교기 그룹)의 출력 결과가 합해진다. 결과적으로, 입력 신호 범위를 벗어난 제1 기준 신호(VREF1)의 왼쪽 영역의 연산과 제2 기준 신호(VREF2)의 오른쪽 영역의 연산에 사용되는 비교기들은 전달 커브를 구성하는데 사용되지 않는다. 즉, 상기의 비교기들은 낭비된다.
하지만, 도 5를 참조하면, 본 발명에 따른 스토캐스틱 플래시 아날로그 디지털 데이터 변환기(300)의 경우, 제1 비교부(330) 및 제2 비교부(340)의 기준 전압 스와핑을 통해 입력 신호 범위 안쪽으로 비교기의 오프셋 분포를 옮긴다. 따라서, 비교기가 낭비되는 것을 막고 보다 정교한 데이터 변환을 수행할 수 있다.
보다 상세하게, 도 4를 참조하면, 본 발명에 따른 스토캐스틱 플래시 아날로그 디지털 데이터 변환기(300)의 실제 동작은 교정 구간(calibration period)과 정상 동작 구간(normal operation period)로 나눌 수 있다. 교정 구간은 제5 제어 신호(RESTEB)가 로우값이고 제1 제어 신호(CAL)와 제4 제어 신호(CLK_COMP)가 하이값인 리셋(RESET) 상태(제1 시간)에서 시작한다.
제1 비교부(330)의 경우를 예를 들어 설명하면, 제2 시간에서, 제4 제어 신호가 로우값이 될 때 제1 비교기(3312)의 입력단들에는 동일한 전압인 제1 기준 전압(VREF1)이 입력되는데, 기준 전압들은 가우시안 분산 랜덤 오프셋(Gaussian distribution random offset)을 가진다. 이를 통해, 제1 비교기(3312)의 출력을 통해 기준 전압을 스와핑해야 하는지 아닌지 여부를 확인할 수 있다. 만약, 제1 비교기(3312)의 포지티브 입력 전압인 제1 먹스(310)의 출력값(VIN1)이 네거티브 입력 전압인 제1 기준 전압(VREF1)보다 크다면, 제1 비교기(3312)의 비교 동작을 통해 제1 출력 신호 중 제1 포지티브 출력 신호가 "1"의 값을 가질 수 있다. 이는 제1 비교기(3312)에서 사용되는 기준 전압이 선형 영역, 즉 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이의 영역 바깥에 위치한다는 것을 의미한다. 따라서, 도 5에서 도시한 바와 같이 제1 비교기(3312)에서 사용되는 기준 전압이 제1 기준 전압(VREF1)에서 제2 기준 전압(VREF2)으로 스와핑되어야 한다.
그리고, 제3 시간에서, 제5 제어 신호(RESTEB)가 로우값에서 하이값으로 되고, 제4 시간에서 제1 제어 신호(CAL)가 하이값에서 로우값이 되면서 정상 동작 구간으로 진입하고, 제2 제어 신호(FOLD1)가 하이값이 되어 제1 비교기(3312)의 네거티브의 입력 전압은 제1 기준 전압(VREF1)에서 제2 기준 전압(VREF2)으로 스와핑된다. 이처럼 교정된 기준 전압을 바탕으로 전체 구조는 정상 동작을 진행하게 된다.
반대로, 제1 비교기(3312)의 포지티브의 입력 전압인 제1 먹스(310)의 출력값(VIN1)이 네거티브 입력 전압인 제1 기준 신호(VREF1)보다 작다면, 제1 출력 신호 중 제1 포지티브 출력 신호는 "0"의 값을 나타내고, 이는 제1 비교기(3312)가 사용하는 기준 전압이 전달 커브의 선형 영역 안쪽에 위치한다는 것을 의미한다. 따라서, 제1 비교기(3312)가 사용하는 기준 전압은 제1 기준 전압(VREF1)으로 유지한다.
한편, 제2 비교부(340)의 경우 제1 비교부(330)의 동작이 반대로 수행되며, 결과적으로 기준 전압을 적절하게 스와핑하면서, 도 4에 도시된 바와 같이 선형 영역인 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이에서 동작하게 된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (9)

  1. 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스;
    제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스;
    상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하는 제1 비교 수단 및 상기 제1 비교 수단과 연결되어 제1 출력 신호를 출력하는 제1 저장 수단을 포함하는 제1 비교부; 및
    상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하는 제2 비교 수단 및 상기 제2 비교 수단과 연결되어 제2 출력 신호를 출력하는 제2 저장 수단을 포함하는 제2 비교부;를 포함하되,
    상기 제1 출력 신호와 상기 제2 출력 신호가 조합되어 디지털 신호를 구성하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  2. 제1항에 있어서,
    상기 제1 먹스 및 상기 제2 먹스는 제1 제어 신호에 의해 제어되되,
    상기 제1 제어 신호가 로우값인 경우, 상기 제1 먹스 및 상기 제2 먹스는 상기 아날로그 입력 신호를 출력하고,
    상기 제1 제어 신호가 하이값인 경우, 상기 제1 먹스는 상기 제1 기준 신호를 출력하고 상기 제2 먹스는 상기 제2 기준 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 비교 수단은 제2 제어 신호 및 제4 제어 신호에 의해 제어되고, 상기 제2 비교 수단은 제3 제어 신호 및 상기 제4 제어 신호에 의해 제어되되,
    상기 제1 비교 수단은, 상기 제2 제어 신호가 로우값인 경우 상기 제1 기준 신호를 선택하고, 상기 제2 제어 신호가 하이값인 경우 상기 제2 기준 신호를 선택하는 제3 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제1 먹스의 출력값과 상기 제3 먹스의 출력값을 비교하는 제1 비교기;를 포함하고,
    상기 제2 비교 수단은, 상기 제3 제어 신호가 로우값인 경우 상기 제2 기준 신호를 선택하고, 상기 제3 제어 신호가 하이값인 경우 상기 제1 기준 신호를 선택하는 제4 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제2 먹스의 출력값과 상기 제4 먹스의 출력값을 비교하는 제2 비교기;를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  5. 제4항에 있어서,
    상기 제1 비교기 및 상기 제2 비교기 각각은 제1 출력값 및 제2 출력값을 출력하되, 상기 제1 출력값은 상기 제2 출력값의 반전값이며,
    상기 제1 저장 수단은, 상기 제1 비교기의 제1 출력값 및 상기 제1 비교기의 제2 출력값을 입력받아 상기 제1 출력 신호를 출력하는 제1 래치를 포함하고,
    상기 제2 저장 수단은, 상기 제2 비교기의 제1 출력값 및 상기 제2 비교기의 제2 출력값을 입력받아 상기 제2 출력 신호를 출력하는 제2 래치를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  6. 제4항에 있어서,
    상기 제1 비교부는, 상기 제1 출력 신호를 이용하여 상기 제2 제어 신호를 생성하는 제1 피드백 수단;을 더 포함하고,
    상기 제2 비교부는, 상기 제2 출력 신호를 이용하여 상기 제3 제어 신호를 생성하는 제2 피드백 수단;을 더 포함하되,
    상기 제1 피드백 수단 및 상기 제2 피드백 수단은 상기 제1 제어 신호 및 제5 제어 신호에 기초하여 제어되는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  7. 제6항에 있어서,
    상기 제1 피드백 수단은, 소스 전극으로 상기 제1 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제1 반전 트랜지스터; 소스 전극이 상기 제1 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제1 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제1 반전 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 드레인 전극과 연결되는 제1 NAND 게이트; 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 반전 트랜지스터; 및 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 트랜지스터;를 포함하고,
    상기 제2 피드백 수단은, 소스 전극으로 상기 제2 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제3 반전 트랜지스터; 소스 전극이 상기 제3 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제3 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제3 반전 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되는 제2 NAND 게이트; 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 반전 트랜지스터; 및 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 트랜지스터;를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  8. 제7항에 있어서,
    제1 시간에서, 상기 제1 제어 신호 및 상기 제4 제어 신호는 하이값이고, 상기 제5 제어 신호는 로우값이며,
    상기 제1 시간 이후의 제2 시간에서, 상기 제1 제어 신호는 하이값이고, 상기 제4 제어 신호 및 상기 제5 제어 신호는 로우값이며,
    상기 제2 시간 이후의 제3 시간에서, 상기 제1 제어 신호 및 상기 제5 제어 신호는 하이값이고, 상기 제4 제어 신호는 로우값이며,
    상기 제3 시간 이후의 제4 시간에서, 상기 제1 제어 신호는 로우값이고, 상기 제5 제어 신호는 하이값이며, 상기 제4 제어 신호는 하이값과 로우값을 반복적으로 변경하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
  9. 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스;
    제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스;
    상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및
    상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되,
    상기 제1 비교부 및 상기 제2 비교부 각각은,
    상기 제1 먹스의 출력값/상기 제2 먹스의 출력값과 상기 선택된 기준 신호를 비교하는 비교 수단; 상기 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 상기 저장 수단에서 출력된 값을 이용하여 상기 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.
KR1020160020584A 2016-02-22 2016-02-22 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기 KR101711326B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160020584A KR101711326B1 (ko) 2016-02-22 2016-02-22 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160020584A KR101711326B1 (ko) 2016-02-22 2016-02-22 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기

Publications (1)

Publication Number Publication Date
KR101711326B1 true KR101711326B1 (ko) 2017-03-02

Family

ID=58427268

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160020584A KR101711326B1 (ko) 2016-02-22 2016-02-22 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기

Country Status (1)

Country Link
KR (1) KR101711326B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050041649A (ko) * 2003-10-31 2005-05-04 매그나칩 반도체 유한회사 아날로그 디지털 컨버터
KR101085915B1 (ko) * 2004-07-19 2011-11-23 매그나칩 반도체 유한회사 아날로그 디지털 컨버터 및 그의 오류 보정방법
JP2013070255A (ja) * 2011-09-22 2013-04-18 Japan Science & Technology Agency アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法
KR101381250B1 (ko) * 2010-09-15 2014-04-04 한국전자통신연구원 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050041649A (ko) * 2003-10-31 2005-05-04 매그나칩 반도체 유한회사 아날로그 디지털 컨버터
KR101085915B1 (ko) * 2004-07-19 2011-11-23 매그나칩 반도체 유한회사 아날로그 디지털 컨버터 및 그의 오류 보정방법
KR101381250B1 (ko) * 2010-09-15 2014-04-04 한국전자통신연구원 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법
JP2013070255A (ja) * 2011-09-22 2013-04-18 Japan Science & Technology Agency アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法

Similar Documents

Publication Publication Date Title
US11316505B2 (en) Delay based comparator
KR101285218B1 (ko) 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
KR101381250B1 (ko) 아날로그 디지털 변환 장치 및 그것의 기준 전압 제어 방법
US20170127001A1 (en) Ramp voltage generator, image sensing device including the same and method for driving the image sensing device
US7667631B1 (en) Mixed signal system-on-a-chip integrated simultaneous multiple sample/hold circuits and embedded analog comparators
US20070045744A1 (en) Semiconductor integrated circuit apparatus
US20080150772A1 (en) Apparatus and method for analog-to-digital converter calibration
US9344106B2 (en) ADC calibration
KR20180122367A (ko) 교대 비교기를 갖는 adc의 dc 오프셋 보정
US5029305A (en) Method and apparatus for error correction in thermometer code arrays
US9106239B1 (en) Data converter with redundancy for error correction
JP6114390B2 (ja) アナログデジタル変換器
CN107800412B (zh) 内置阈值比较器
WO2016119133A1 (zh) 一种用于高精度模数转换器中的抖动电路
KR20190084753A (ko) 레귤레이터 및 레귤레이터의 동작 방법
US9413374B2 (en) Method and apparatus for calibrating comparator offset of successive-approximation-register analog-to-digital converter
CN116803009A (zh) 基于查找表的模数转换器
US9800259B1 (en) Digital to analog converter for performing digital to analog conversion with current source arrays
US8203474B2 (en) Pipeline A/D converter
JP2005217870A (ja) Ａ／ｄ変換装置
KR101711326B1 (ko) 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기
US8587465B2 (en) Successive approximation analog to digital converter with comparator input toggling
US9722623B1 (en) Analog-to-digital converter with dynamic element matching
US7088281B1 (en) Coarse channel calibration for folding ADC architectures
KR101801459B1 (ko) 비교기 그룹 간의 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기

Legal Events

Date Code Title Description
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4