KR101711326B1 - Analog to digital data converter using the reference voltage swapping - Google Patents

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KR101711326B1
KR101711326B1 KR1020160020584A KR20160020584A KR101711326B1 KR 101711326 B1 KR101711326 B1 KR 101711326B1 KR 1020160020584 A KR1020160020584 A KR 1020160020584A KR 20160020584 A KR20160020584 A KR 20160020584A KR 101711326 B1 KR101711326 B1 KR 101711326B1
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KR1020160020584A
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유창식
전민기
김찬규
유원준
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한양대학교 산학협력단
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Abstract

Disclosed is an analog-to-digital data converter using reference voltage swapping. The disclosed analog-to-digital data converter comprises: a first multiplexer which selects one of a first reference signal and an analog input signal; a second multiplexer which selects one of a second reference signal and the analog input signal; a first comparison unit which selects any one reference signal from among the first and second reference signals, compares the selected reference signal with an output value of the first multiplexer, and outputs a first output signal; and a second comparison unit which selects any one reference signal from among the first and second reference signals, compares this selected reference signal with an output value of the second multiplexer, and outputs a second output signal. In this case, a digital signal is constructed by combining the first and second output signals together.

Description

기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기{Analog to digital data converter using the reference voltage swapping}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an analog to digital data converter using reference voltage swapping,

본 발명의 실시예들은 낭비되는 비교기를 없애고 입력 신호 범위 내에서 아날로그 디지털 변환을 정교하게 할 수 있는 아날로그 디지털 데이터 변환기에 관한 것이다. Embodiments of the present invention are directed to analog digital data converters that can eliminate wasted comparators and refine the analog to digital conversion within the input signal range.

CMOS 집적회로에 사용되는 트랜지스터의 크기가 점점 작아지고, 공급 전압 또한 낮아지고 있다. 그러나, 낮아진 공급 전압은 신호의 다이나믹 레인지(dynamic range)를 감소시키고, 트랜지스터의 크기의 감소에 따른 미스매치로 인한 오프셋의 크기가 증가하여 아날로그 회로의 성능이 저하된다. The size of transistors used in CMOS integrated circuits is getting smaller and the supply voltage is also lowered. However, the lowered supply voltage reduces the dynamic range of the signal, and the magnitude of the offset due to the mismatch due to the decrease in the size of the transistor increases, degrading the performance of the analog circuit.

도 1은 CMOS 집적회로에 사용되는 종래의 플래시(flash) 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다. 1 is a diagram showing a schematic configuration of a conventional flash analog digital data converter used in a CMOS integrated circuit.

도 1을 참조하면, 종래의 플래시 아날로그 디지털 데이터 변환기는 저항 래더(ladder)를 통하여 양자화(quantization) 전압을 얻는 구조로서, 저항 래더로 인해 변환기의 면적이 다소 크고, 저항과 비교기 각각의 미스매치로 인한 랜덤 오프셋으로 인해 성능이 저하된다는 단점이 있다. 미스매치로 인한 오프셋 문제는 트랜지스터의 면적이 작아질수록 더 심화된다.Referring to FIG. 1, a conventional flash analog digital data converter is a structure for obtaining a quantization voltage through a resistor ladder. The resistance ladder causes a somewhat large area of the converter, And the performance is deteriorated due to the random offset caused by the random offset. The offset problem due to the mismatch is further exacerbated as the area of the transistor becomes smaller.

따라서, 종래의 플래시 아날로그 디지털 데이터 변환기의 문제점을 해결하기 위해 스토캐스틱 플래시(stochastic flash) 아날로그 디지털 데이터 변환기가 제안되었다. Therefore, a stochastic flash analog digital data converter has been proposed to solve the problems of the conventional flash analog digital data converter.

종래의 플래시 아날로그 디지털 데이터 변환기와 달리 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 비교기가 갖고 있는 랜덤 오프셋을 아날로그 디지털 데이터 변환기의 전달 커브(transfer curve)로 이용한다. 이를 통해, 별도의 오프셋 보상회로 없이 오프셋으로 인한 문제를 해결할 수 있고 가우스 분포(Gaussian distribution)의 표준편차가 큰 오프셋을 사용하면서 신호의 다이나믹 레인지를 늘릴 수 있다. Unlike the conventional flash analog digital data converter, the conventional stochastic flash analog digital data converter uses the random offset of the comparator as a transfer curve of the analog digital data converter. Thereby, it is possible to solve the problem due to the offset without a separate offset compensation circuit, and to increase the dynamic range of the signal while using an offset having a large standard deviation of the Gaussian distribution.

도 2는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다. 2 is a diagram showing a schematic configuration of a conventional stochastic flash analog digital data converter.

먼저, 도 2의 (가)를 참조하면, 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 저항 래더를 없애고 비교기들의 랜덤 오프셋을 이용하여 아날로그 디지털 데이터 변환기의 전달 커브를 형성한다. 두 비교기 그룹(그룹 1, 그룹 2)은 입력 신호와 비교한 비교기의 결과값을 덧셈기를 사용하여 합하여 최종 출력값을 출력한다. 이 때, 두 비교기 그룹(그룹 1, 그룹 2)의 입력단은 비교기의 입력 참조 오프셋(input referred offset)으로 인해 기준 전압을 중심으로 하는 가우시안 분포(probability density function)를 갖게 된다. First, referring to FIG. 2 (a), a conventional stochastic flash analog digital data converter eliminates the resistance ladder and forms the transfer curve of the analog digital data converter using the random offset of the comparators. The two comparator groups (group 1, group 2) sum the result of the comparator compared with the input signal using an adder and output the final output value. At this time, the inputs of the two comparator groups (group 1, group 2) have a probability density function centered on the reference voltage due to the input referred offset of the comparator.

그리고, 도 2의 (나)를 참조하면, 각 비교기 그룹이 갖고 있는 가우시안 분포의 입력 참조 오프셋의 누적 분포 함수를 도시하고 있다. 또한, 도 2의 (다)는 누적 분포 함수를 미분한 형태의 확률 분포 함수를 도시하고 있다. 이를 참조하면, 두 비교기 그룹의 확률 분포 함수를 더한 굵은 색 라인이 결과 파형이 된다. Referring to FIG. 2 (B), the cumulative distribution function of the input reference offset of the Gaussian distribution of each comparator group is shown. 2 (C) shows a probability distribution function of a type obtained by differentiating the cumulative distribution function. Referring to this, the resultant waveform is a bold color line added with probability distribution functions of the two comparator groups.

즉, 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 경우, 기준 전압이 다른 두 비교기 그룹의 입력 참조 오프셋 각각의 평균이 다른 가우시안 확률 밀도 함수(probability density function)를 나타내고, 아날로그 디지털 데이터 변환에 필요한 선형의 전달 커브를 얻는다. 이 때, 확률 밀도 함수의 표준 편차(σ)에 일정한 값을 곱한 만큼 글로벌(global) 오프셋을 주어 각 비교기 그룹의 기준전압을 형성하며, 선형의 영역인 두 글로벌 오프셋의 차이, 즉 두 기준 전압 사이의 영역이 입력 신호의 가용 범위가 된다(이 때, 각 비교기 그룹에 각각 글로벌(global) 오프셋을 주어 기준전압을 형성하며, 전달 커브가 선형인 영역, 즉 두 기준 전압 사이의 영역이 입력 신호의 가용 범위가 된다).That is, in the conventional stochastic flash analog digital data converter, the average of each of the input reference offsets of two comparator groups having different reference voltages represents a different Gaussian probability density function, and a linear transfer required for analog digital data conversion Obtain a curve. At this time, a standard offset (?) Of the probability density function is multiplied by a constant value to form a reference voltage of each comparator group by giving a global offset, and a difference between two global offsets, i.e., a linear region, (Where a global offset is given to each comparator group to form a reference voltage, and a region where the transmission curve is linear, that is, a region between two reference voltages, Available range).

하지만, 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 비교기 그룹의 기준 전압을 고정한 채 데이터 변환을 진행하기 때문에 전달 커브의 선형 영역이 아닌 부분에서 사용되는 비교기가 낭비된다. 따라서, 기존의 방식처럼 비교기를 낭비할 경우 사용되는 비교기의 수가 상당히 증가하게 되어 많은 면적을 필요로 하게 되는 단점이 있다. 즉, 도 2를 참조하면, 확률 분포 함수의 결과가 일정한 부분이 실제 신호가 사용되는 선형 영역이 되고, 이 부분을 제외한 바깥 영역에서의 비교기는 실제 전달 커브에 사용되지 않고 낭비되는 단점을 갖는다.However, since the conventional stochastic flash analog digital data converter performs data conversion while fixing the reference voltage of the comparator group, the comparator used in the non-linear region of the transmission curve is wasted. Therefore, when the comparator is wasted as in the conventional method, the number of comparators used is considerably increased, which requires a large area. That is, referring to FIG. 2, the constant part of the probability distribution function is a linear area where the actual signal is used, and the comparator in the outside area except this part has a disadvantage that it is not used for the actual transmission curve and is wasted.

상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 낭비되는 비교기를 없애고 입력 신호 범위 내에서 아날로그 디지털 변환을 정교하게 할 수 있는 아날로그 디지털 데이터 변환기를 제안하고자 한다. In order to solve the problems of the prior art as described above, the present invention proposes an analog digital data converter capable of eliminating wasted comparators and finely performing analog-to-digital conversion within an input signal range.

본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.Other objects of the invention will be apparent to those skilled in the art from the following examples.

상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스; 제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되, 상기 제1 출력 신호와 상기 제2 출력 신호가 조합되어 디지털 신호를 구성하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기가 제공된다. According to a preferred embodiment of the present invention, a first mux for selecting one of a first reference signal and an analog input signal; A second mux for selecting one of the second reference signal and the analog input signal; A first comparator for selecting one of the first reference signal and the second reference signal and comparing the selected reference signal with the output value of the first multiplexer to output a first output signal; And a second comparison unit for selecting either one of the first reference signal and the second reference signal and comparing the selected reference signal with the output value of the second mux to output a second output signal Wherein the first output signal and the second output signal are combined to form a digital signal.

상기 제1 먹스 및 상기 제2 먹스는 제1 제어 신호에 의해 제어되되, 상기 제1 제어 신호가 로우값인 경우, 상기 제1 먹스 및 상기 제2 먹스는 상기 아날로그 입력 신호를 출력하고, 상기 제1 제어 신호가 하이값인 경우, 상기 제1 먹스는 상기 제1 기준 신호를 출력하고 상기 제2 먹스는 상기 제2 기준 신호를 출력할 수 있다. Wherein the first and second muxes are controlled by a first control signal, and when the first control signal is a low value, the first mux and the second mux output the analog input signal, When the first control signal is a high value, the first multiplexer outputs the first reference signal and the second multiplexer outputs the second reference signal.

상기 제1 비교부는, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하는 제1 비교 수단; 및 상기 제1 비교 수단과 연결되어 상기 제1 출력 신호를 출력하는 제1 저장 수단;를 포함하고, 상기 제2 비교부는, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하는 제2 비교 수단; 및 상기 제2 비교 수단과 연결되어 상기 제2 출력 신호를 출력하는 제2 저장 수단;를 포함할 수 있다. Wherein the first comparing unit includes: first comparing means for comparing an output value of the selected reference signal and the first mux; And second comparing means for comparing the output value of the selected reference signal with the output value of the second mux, and a second comparing means for comparing the output value of the selected reference signal with the output value of the second mux, ; And second storing means connected to the second comparing means for outputting the second output signal.

상기 제1 비교 수단은 제2 제어 신호 및 제4 제어 신호에 의해 제어되고, 상기 제2 비교 수단은 제3 제어 신호 및 상기 제4 제어 신호에 의해 제어되되, 상기 제1 비교 수단은, 상기 제2 제어 신호가 로우값인 경우 상기 제1 기준 신호를 선택하고, 상기 제2 제어 신호가 하이값인 경우 상기 제2 기준 신호를 선택하는 제3 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제1 먹스의 출력값과 상기 제3 먹스의 출력값을 비교하는 제1 비교기;를 포함하고, 상기 제2 비교 수단은, 상기 제3 제어 신호가 로우값인 경우 상기 제2 기준 신호를 선택하고, 상기 제3 제어 신호가 하이값인 경우 상기 제1 기준 신호를 선택하는 제4 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제2 먹스의 출력값과 상기 제4 먹스의 출력값을 비교하는 제2 비교기;를 포함할 수 있다. Wherein the first comparison means is controlled by the second control signal and the fourth control signal and the second comparison means is controlled by the third control signal and the fourth control signal, A third mux for selecting the first reference signal when the second control signal is a low value and selecting the second reference signal when the second control signal is a high value; And a first comparator that performs a comparison operation when the fourth control signal is a low value and compares an output value of the first mux with an output value of the third mux, A fourth mux for selecting the second reference signal when the control signal is a low value and selecting the first reference signal when the third control signal is a high value; And a second comparator that performs a comparison operation when the fourth control signal is a low value and compares an output value of the second mux with an output value of the fourth mux.

상기 제1 비교기 및 상기 제2 비교기 각각은 제1 출력값 및 제2 출력값을 출력하되, 상기 제1 출력값은 상기 제2 출력값의 반전값이며, 상기 제1 비교기의 제1 출력값 및 상기 제1 비교기의 제2 출력값을 입력받아 상기 제1 출력 신호를 출력하는 제1 래치를 포함하고, 상기 제2 비교기의 제1 출력값 및 상기 제2 비교기의 제2 출력값을 입력받아 상기 제2 출력 신호를 출력하는 제2 래치를 포함할 수 있다. Wherein each of the first comparator and the second comparator outputs a first output value and a second output value, wherein the first output value is an inverse value of the second output value, and the first output value of the first comparator and the first output value of the first comparator And a second latch for receiving the second output value of the second comparator and the second output value of the second comparator and outputting the second output signal, Two latches.

상기 제1 비교부는, 상기 제1 출력 신호를 이용하여 상기 제2 제어 신호를 생성하는 제1 피드백 수단;을 더 포함하고, 상기 제2 비교부는, 상기 제2 출력 신호를 이용하여 상기 제3 제어 신호를 생성하는 제2 피드백 수단;을 더 포함하되, 상기 제1 피드백 수단 및 상기 제2 피드백 수단은 상기 제1 제어 신호 및 제5 제어 신호에 기초하여 제어될 수 있다. Wherein the first comparator further includes first feedback means for generating the second control signal using the first output signal, and the second comparator compares the third control signal with the third control signal using the second output signal, Wherein the first feedback means and the second feedback means can be controlled based on the first control signal and the fifth control signal.

상기 제1 피드백 수단은, 소스 전극으로 상기 제1 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제1 반전 트랜지스터; 소스 전극이 상기 제1 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제1 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제1 반전 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 드레인 전극과 연결되는 제1 NAND 게이트; 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 반전 트랜지스터; 및 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 트랜지스터;를 포함하고, 상기 제2 피드백 수단은, 소스 전극으로 상기 제2 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제3 반전 트랜지스터; 소스 전극이 상기 제3 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제3 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제3 반전 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되는 제2 NAND 게이트; 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 반전 트랜지스터; 및 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 트랜지스터;를 포함할 수 있다. Wherein the first feedback means includes: a first inverting transistor having the first output signal input to the source electrode and the inverted signal of the first control signal input to the gate electrode; A first transistor having a source electrode connected to a source electrode of the first inverting transistor and a gate electrode for receiving the first control signal; A first NAND gate having a first input terminal receiving the fifth control signal and a second input terminal coupled to a drain electrode of the first inverting transistor and a drain electrode of the first transistor; A second inverting transistor having a source electrode connected to the second input terminal of the first NAND gate, the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the first NAND gate; And a second transistor having a source electrode connected to the second input terminal of the first NAND gate, an inverted signal of the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the first NAND gate Wherein the second feedback means comprises: a third inverting transistor having the second output signal input to the source electrode and the inverted signal of the first control signal input to the gate electrode; A third transistor having a source electrode connected to the source electrode of the third inverting transistor and a gate electrode connected to the first control signal; A second NAND gate having a first input terminal receiving the fifth control signal and a second input terminal coupled to a drain electrode of the third inverting transistor and a drain electrode of the third transistor; A fourth inverting transistor having a source electrode connected to the second input terminal of the second NAND gate, the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the second NAND gate; And a fourth transistor having a source electrode connected to the second input terminal of the second NAND gate, an inverted signal of the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the second NAND gate .

제1 시간에서, 상기 제1 제어 신호 및 상기 제4 제어 신호는 하이값이고, 상기 제5 제어 신호는 로우값이며, 상기 제1 시간 이후의 제2 시간에서, 상기 제1 제어 신호는 하이값이고, 상기 제4 제어 신호 및 상기 제5 제어 신호는 로우값이며, 상기 제2 시간 이후의 제3 시간에서, 상기 제1 제어 신호 및 상기 제5 제어 신호는 하이값이고, 상기 제4 제어 신호는 로우값이며, 상기 제3 시간 이후의 제4 시간에서, 상기 제1 제어 신호는 로우값이고, 상기 제5 제어 신호는 하이값이며, 상기 제4 제어 신호는 하이값과 로우값을 반복적으로 변경할 수 있다. At a first time, the first control signal and the fourth control signal are high values, the fifth control signal is a low value, and at a second time after the first time, the first control signal is at a high value The fourth control signal and the fifth control signal are low values, and at a third time after the second time, the first control signal and the fifth control signal are high values, and the fourth control signal The first control signal is a low value and the fifth control signal is a high value and the fourth control signal is a low value and the fourth control signal is a low value and the fourth control signal is a low value, Can be changed.

또한, 본 발명의 다른 실시예에 따르면, 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스; 제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되, 상기 제1 비교부 및 상기 제2 비교부 각각은, 상기 제1 먹스의 출력값/상기 제2 먹스의 출력값과 상기 선택된 기준 신호를 비교하는 비교 수단; 상기 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 상기 저장 수단에서 출력된 값을 이용하여 상기 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기가 제공된다. According to another embodiment of the present invention, there is also provided a digital signal processor comprising: a first mux for selecting one of a first reference signal and an analog input signal; A second mux for selecting one of the second reference signal and the analog input signal; A first comparator for selecting one of the first reference signal and the second reference signal and comparing the selected reference signal with the output value of the first multiplexer to output a first output signal; And a second comparison unit for selecting either one of the first reference signal and the second reference signal and comparing the selected reference signal with the output value of the second mux to output a second output signal Wherein each of the first comparator and the second comparator comprises: comparison means for comparing the output value of the first mux / the output value of the second mux with the selected reference signal; And a feedback means for outputting a control signal for controlling the comparison means by using a value outputted from the storage means and a feedback means for outputting a control signal for controlling the comparison means .

본 발명에 따른 아날로그 디지털 데이터 변환기는 낭비되는 비교기를 없애고 입력 신호 범위 내에서 아날로그 디지털 변환을 정교하게 할 수 있는 장점이 있다. The analog digital data converter according to the present invention has the advantage of eliminating wasted comparators and fine-tuning the analog to digital conversion within the input signal range.

도 1은 CMOS 집적회로에 사용되는 종래의 플래시(flash) 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 2는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 4는 본 발명에서 사용하는 제어 신호의 일례를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기의 동작 원리를 설명하기 위한 도면이다. 1 is a diagram showing a schematic configuration of a conventional flash analog digital data converter used in a CMOS integrated circuit.
2 is a diagram showing a schematic configuration of a conventional stochastic flash analog digital data converter.
FIG. 3 is a diagram showing a schematic configuration of an analog digital data converter according to an embodiment of the present invention.
4 is a diagram showing an example of a control signal used in the present invention.
5 is a view for explaining the operation principle of an analog digital data converter according to an embodiment of the present invention.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.As used herein, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. In this specification, the terms "comprising ", or" comprising "and the like should not be construed as necessarily including the various elements or steps described in the specification, Or may be further comprised of additional components or steps. Also, the terms "part," " module, "and the like described in the specification mean units for processing at least one function or operation, which may be implemented in hardware or software or a combination of hardware and software .

"제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.The terms "first "," second ", and the like can be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The term "and / or" includes any combination of a plurality of related listed items or any of a plurality of related listed items.

이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.FIG. 3 is a diagram showing a schematic configuration of an analog digital data converter according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기(300)는 스토캐스틱 플래시(stochastic flash) 아날로그 디지털 데이터 변환기일 수 있으며, 제1 먹스(310), 제2 먹스(320), 제1 비교부(330) 및 제2 비교부(340)를 포함한다. 3, the analog digital data converter 300 according to an exemplary embodiment of the present invention may be a stochastic flash analog digital data converter, and may include a first mux 310, a second mux 320, And includes a first comparing unit 330 and a second comparing unit 340.

이하, 각 구성 요소 별로 그 기능을 상세하게 설명하기로 한다. Hereinafter, the function of each component will be described in detail.

제1 먹스(310)는 제1 기준 신호(VREF1) 및 아날로그 입력 신호(VIN) 중 하나를 선택한다. 그리고, 제2 먹스(320)는 제2 기준 신호(VREF2) 및 아날로그 입력 신호(VIN) 중 하나를 선택한다. The first mux 310 selects either the first reference signal V REF1 or the analogue input signal V IN . The second mux 320 selects one of the second reference signal V REF2 and the analog input signal V IN .

이 때, 제1 먹스(310) 및 제2 먹스(320)는 제1 제어 신호(CAL)에 의해 제어된다. 즉, 제1 제어 신호(CAL)가 로우값인 경우 제1 먹스(310) 및 제2 먹스(320)는 아날로그 입력 신호(VIN)를 출력값(VIN1, VIN2)으로 출력하고, 제1 제어 신호(CAL)가 하이값인 경우 제1 먹스(310)은 제1 기준 신호(VREF1)를 출력값(VIN1)으로 출력하고, 제2 먹스(320)는 제2 기준 신호(VREF2)를 출력값(VIN2)으로 출력한다. At this time, the first mux 310 and the second mux 320 are controlled by the first control signal CAL. That is, when the first control signal CAL is a low value, the first and second muxes 310 and 320 output the analog input signal V IN as the output values V IN1 and V IN2 , The first mux 310 outputs the first reference signal V REF1 as the output value V IN1 and the second mux 320 outputs the second reference signal V REF2 when the control signal CAL is high, To the output value V IN2 .

도 4에서는 본 발명에서 사용하는 제어 신호의 일례를 도시하고 있다.Fig. 4 shows an example of a control signal used in the present invention.

도 4를 참조하면, 제1 제어 신호(CAL)는 주기적 신호일 수 있으며, 시간에 따라 제1 시간, 제2 시간, 제3 시간 및 제4 시간으로 구성될 수 있다. 이 때, 제1 시간, 제2 시간 및 제3 시간이 교정 시간(Calibration)이고, 제4 시간이 정상 동작 시간(Normal operation)일 수 있다. 이 때, 제1 제어 신호(CAL)는 제1 시간, 제2 시간 및 제3 시간에서는 하이값(high)이고, 제4 시간에서는 로우값(low)일 수 있다. Referring to FIG. 4, the first control signal CAL may be a periodic signal, and may be composed of a first time, a second time, a third time, and a fourth time according to time. At this time, the first time, the second time, and the third time may be the calibration time, and the fourth time may be the normal operation. At this time, the first control signal CAL may be a high value at a first time, a second time and a third time, and a low value at a fourth time.

즉, 도 3 및 도 4를 참조하면, 제1 시간, 제2 시간 및 제3 시간의 경우, 제1 먹스(310)는 제1 기준 신호(VREF1)를 출력하고, 제2 먹스(320)는 제2 기준 신호(VREF2)를 출력한다. 그리고, 제4 시간의 경우, 제1 먹스(310) 및 제2 먹스(320)는 아날로그 입력 신호(VIN)를 출력한다. 3 and 4, in the case of the first time, the second time and the third time, the first mux 310 outputs the first reference signal V REF1 and the second mux 320 outputs the first reference signal V REF1 , And outputs a second reference signal V REF2 . In the fourth time, the first and second muxes 310 and 320 output the analog input signal V IN .

다음으로, 제1 비교부(330)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나의 기준 신호를 선택하고, 선택된 기준 신호와 제1 먹스(310)의 출력값(VIN1)을 비교하여 제1 출력 신호(VOUT1 + , VOUT1 -)를 출력한다. 그리고, 제2 비교부(340)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나의 기준 신호를 선택하고, 선택된 기준 신호와 제2 먹스(320)의 출력값(VIN2)을 비교하여 제2 출력 신호(VOUT2 + , VOUT2 -)를 출력한다. 이 때, 제1 출력 신호(VOUT1 + , VOUT1 -)와 제2 출력 신호(VOUT2 + , VOUT2 -)가 조합되어 디지털 신호를 구성할 수 있다. The first comparator 330 selects one of the first reference signal V REF1 and the second reference signal V REF2 and outputs the selected reference signal and the output value of the first mixer 310 (V IN1 ) and outputs the first output signals (V OUT1 + , V OUT1 - ). The second comparator 340 selects one of the first reference signal V REF1 and the second reference signal V REF2 and outputs the selected reference signal and the output value of the second multiplexer 320 V IN2 ) to output the second output signals V OUT2 + and V OUT2 - . At this time, the first output signals (V OUT1 + , V OUT1 - ) and the second output signals (V OUT2 + , V OUT2 - ) can be combined to constitute a digital signal.

즉, 제1 비교부(330) 및 제2 비교부(340) 각각은 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2)를 선택 내지 스와핑(swapping)하여 데이터 변환에 필요하지 않은 비교기가 사용되는 것을 최소화한다. 이를 위해, 제1 비교부(330) 및 제2 비교부(340) 각각은 제1 먹스(310)의 출력값(VIN1)/제2 먹스(320)의 출력값(VIN2)과 선택된 기준 신호를 비교하는 비교 수단, 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 저장 수단에서 출력된 값을 이용하여 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함할 수 있다. That is, each of the first comparing unit 330 and the second comparing unit 340 selects or swaps the first reference signal V REF1 and the second reference signal V REF2 , Minimize the use of comparators. To this end, the first comparing unit 330 and the second comparing unit 340 respectively output the output value V IN1 of the first mux 310 / the output value V IN2 of the second mux 320 and the selected reference signal And a feedback means for outputting a control signal for controlling the comparison means by using the value output from the storage means.

제1 비교부(330) 및 제2 비교부(340)의 구체적인 구성을 살펴보면 다음과 같다.A detailed configuration of the first comparing unit 330 and the second comparing unit 340 will be described below.

제1 비교부(330)는 제1 비교 수단(331), 제1 저장 수단(332) 및 제1 피드백 수단(333)를 포함한다. The first comparing unit 330 includes a first comparing unit 331, a first storing unit 332, and a first feedback unit 333.

제1 비교 수단(331)은 선택된 기준 신호와 제1 먹스(310)의 출력값(VIN1)을 비교한다. 이 때, 제1 비교 수단(331)은 제3 먹스(3311) 및 제1 비교기(3312)를 포함한다. 여기서, 제3 먹스(3311)의 출력값은 가우시안 분포의 제1 오프셋(3313)을 가진다. The first comparing means 331 compares the selected reference signal with the output value V IN1 of the first mux 310. At this time, the first comparing means 331 includes a third mixer 3311 and a first comparator 3312. Here, the output value of the third mux 3311 has a first offset 3313 of the Gaussian distribution.

제3 먹스(3311)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나를 선택한다. 이 때, 제3 먹스(3311)는 제2 제어 신호(FOLD1)를 이용하여 동작할 수 있으며, 제2 제어 신호(FOLD1)는 하기에서 설명하는 제1 피드백 수단(333)의 출력값일 수 있다. 즉, 제2 제어 신호(FOLD1)가 로우값인 경우 제3 먹스(3311)는 제1 기준 신호(VREF1)를 선택하고, 제2 제어 신호(FOLD1)가 하이값인 경우 제3 먹스(3311)는 제2 기준 신호(VREF2)를 선택한다. The third mux 3311 selects either the first reference signal V REF1 or the second reference signal V REF2 . At this time, the third control signal 3311 may operate using the second control signal FOLD1, and the second control signal FOLD1 may be the output value of the first feedback means 333 described below. That is, when the second control signal FOLD1 is a low value, the third mux 3311 selects the first reference signal V REF1 , and when the second control signal FOLD1 is a high value, Selects the second reference signal V REF2 .

제1 비교기(3312)는 제1 먹스(310)의 출력값(VIN1)과, 제1 오프셋(3313)을 갖는 제3 먹스(3311)의 출력값을 비교하는 동작을 수행하며, 제1 출력값 및 제2 출력값을 출력한다. 이 때, 제1 출력값은 제2 출력값의 반전값이다. 즉, 제1 출력값이 "1"인 경우 제2 출력값은 "0"이고, 제1 출력값이 "0"인 경우 제2 출력값은 "1"이다. The first comparator 3312 performs an operation of comparing the output value V IN1 of the first mux 310 with the output value of the third mux 3311 having the first offset 3313, 2 Outputs the output value. At this time, the first output value is the inverse value of the second output value. That is, the second output value is "0" when the first output value is "1" and the second output value is "1" when the first output value is "0".

일례로, 제1 먹스(310)의 출력값(VIN1)이 제3 먹스(3311)의 출력값보다 큰 경우, 제1 출력값/제2 출력값은 "1/0"의 값을 가지고, 제1 먹스(310)의 출력값(VIN1)이 제3 먹스(3311)의 출력값보다 작은 경우, 제1 출력값/제2 출력값은 "0/1"의 값을 가진다. For example, when the output value V IN1 of the first mux 310 is larger than the output value of the third mux 3311, the first output value / the second output value has a value of "1/0" If the output value (V IN1) of 310) is smaller than the output value of the third multiplexer 3311, a first output / second output value has a value of "0/1".

이 때, 제1 비교기(3312)는 제4 제어 신호(CLK_COMP)에 의해 제어될 수 있다. 즉, 제4 제어 신호(CLK_COMP)가 로우값이 될 때 제1 비교기(3312)의 비교 동작이 수행되며, 제4 제어 신호(CLK_COMP)가 하이값인 경우 제1 비교기(3312)의 비교 동작이 수행되지 않는다. At this time, the first comparator 3312 can be controlled by the fourth control signal CLK_COMP. That is, the comparison operation of the first comparator 3312 is performed when the fourth control signal CLK_COMP becomes a low value and the comparison operation of the first comparator 3312 is performed when the fourth control signal CLK_COMP is a high value Not performed.

또한, 도 4를 참조하면, 제4 제어 신호(CLK_COMP) 역시 주기적 신호일 수 있으며, 시간에 따라 제1 시간, 제2 시간, 제3 시간 및 제4 시간으로 구성될 수 있다. 이 때, 제4 제어 신호(CLK_COMP)는 제1 시간에서 하이값이고, 제2 시간 및 제3 시간에서 로우값이며, 제4 시간에서는 하이값과 로우값을 반복적으로 변경할 수 있다. Referring to FIG. 4, the fourth control signal CLK_COMP may also be a periodic signal, and may comprise a first time, a second time, a third time, and a fourth time according to time. At this time, the fourth control signal CLK_COMP is a high value at a first time, a low value at a second time and a third time, and a high value and a low value at a fourth time.

제1 저장 수단(332)은 제1 비교 수단(331)과 연결되어 제1 출력 신호(VOUT1 + , VOUT1 -)를 출력한다. 즉, 제1 저장 수단(332)은 제1 비교 수단(331)의 출력값을 저장 및 유지하는 동작을 수행한다. 이 때, 제1 저장 수단(332)은, 제1 비교기(3312)의 제1 출력값을 입력받는 제1 버퍼(3321), 제1 비교기(3312)의 제2 출력값을 입력받는 제2 버퍼(3322) 및 제1 버퍼(3321)를 통과한 제1 비교기(3312)의 제1 출력값 및 제2 버퍼(3322)를 통과한 제1 비교기(3312)의 제2 출력값을 입력받아 제1 출력 신호(VOUT1 +, VOUT1 -)를 출력하는 제1 래치(3323)를 포함할 수 있다. The first storage means 332 is connected to the first comparison means 331 to output the first output signals V OUT1 + and V OUT1 - . That is, the first storage unit 332 stores and holds the output value of the first comparison unit 331. The first storage unit 332 includes a first buffer 3321 receiving the first output value of the first comparator 3312, a second buffer 3322 receiving the second output value of the first comparator 3312, And a first output value of the first comparator 3312 that has passed through the first buffer 3321 and a second output value of the first comparator 3312 that has passed through the second buffer 3322, OUT1 + , V OUT1 - ).

제1 피드백 수단(333)은 제1 출력 신호(VOUT1 + , VOUT1 -)를 입력받고(보다 정확하게 제1 포지티브 출력 신호(VOUT1 +)), 제1 제어 신호(CAL) 및 제5 제어 신호(RESTEB)에 기초하여 제2 제어 신호를 생성한다. 즉, 제1 피드백 수단(333)은 리셋(reset), 교정(calibration) 및 정상 동작(normal operation)을 위해 필요한 수단이다. The first feedback means 333 receives the first output signals V OUT1 + and V OUT1 - (more accurately, the first positive output signal V OUT1 + ), the first control signal CAL, And generates a second control signal based on the signal RESTEB. That is, the first feedback means 333 is a necessary means for reset, calibration, and normal operation.

이 때, 도 4를 참조하면, 제5 제어 신호(RESTEB) 역시 주기적 신호일 수 있으며, 시간에 따라 제1 시간, 제2 시간, 제3 시간 및 제4 시간으로 구성될 수 있다. 여기서, 제5 제어 신호(RESTEB)는 제1 시간 및 제2 시간에서 로우값을 가지고, 제3 시간 및 제4 시간에서 하이값을 가진다. 보다 상세하게, 제1 피드백 수단(333)은 제1 반전 트랜지스터(3331), 제1 트랜지스터(3332), 제1 NAND 게이트(3333), 제3 버퍼(3334), 제2 반전 트랜지스터(3335) 및 제2 트랜지스터(3336)를 포함한다.At this time, referring to FIG. 4, the fifth control signal RESTEB may be a periodic signal, and may be composed of a first time, a second time, a third time, and a fourth time according to time. Here, the fifth control signal RESTEB has a low value at the first time and the second time, and a high value at the third time and the fourth time. More specifically, the first feedback means 333 includes a first inverting transistor 3331, a first transistor 3332, a first NAND gate 3333, a third buffer 3334, a second inverting transistor 3335, And a second transistor 3336.

제1 반전 트랜지스터(3331)는 소스 전극으로 제1 출력 신호 즉, 제1 포지티브 출력 신호(VOUT1 +)가 입력되고, 게이트 전극으로 제1 제어 신호의 반전 신호(CALB)가 입력된다. 제1 트랜지스터(3332)는 소스 전극으로 제1 출력 신호 즉, 제1 포지티브 출력 신호(VOUT1 +)가 입력되고(소스 전극이 제1 반전 트랜지스터(3331)의 소스 전극과 연결) 게이트 전극으로 제1 제어 신호(CAL)가 입력된다. The first inverting transistor 3331 receives the first output signal, that is, the first positive output signal V OUT1 + , as the source electrode, and the inverted signal CALB of the first control signal as the gate electrode. The first transistor 3332 receives the first output signal, that is, the first positive output signal V OUT1 + (the source electrode is connected to the source electrode of the first inverting transistor 3331) as the source electrode, 1 control signal (CAL) is input.

제1 NAND 게이트(3333)는 제1 입력단으로 제5 제어 신호(RESTEB)가 입력되고 제2 입력단이 제1 반전 트랜지스터(3331)의 드레인 전극 및 제1 트랜지스터(3332)의 드레인 전극과 연결된다. The first NAND gate 3333 receives the fifth control signal RESTEB as its first input and its second input terminal is connected to the drain electrode of the first inverting transistor 3331 and the drain electrode of the first transistor 3332.

제2 반전 트랜지스터(3335)는 소스 전극이 제1 NAND 게이트(3333)의 제2 입력단과 연결되고, 게이트 전극으로 제1 제어 신호 (CAL)가 입력되며, 드레인 전극이 제3 버퍼(3334)를 통해 제1 NAND 게이트(3333)의 출력단과 연결된다. 제2 트랜지스터(3336)는 소스 전극이 제1 NAND 게이트(3333)의 제2 입력단과 연결되고(소스 전극이 제2 반전 트랜지스터(3335)의 소스 전극과 연결), 게이트 전극으로 제1 제어 신호의 반전 신호(CALB)가 입력되며, 드레인 전극이 제3 버퍼(3334)를 통해 제1 NAND 게이트(3333)의 출력단과 연결된다(드레인 전극이 제2 반전 트랜지스터(3335)의 드레인 전극과 연결). The second inverting transistor 3335 has a source electrode connected to the second input terminal of the first NAND gate 3333, a first control signal CAL input to the gate electrode, a drain electrode connected to the third buffer 3334, And is connected to the output terminal of the first NAND gate 3333. The source of the second transistor 3336 is connected to the second input of the first NAND gate 3333 (the source electrode is connected to the source electrode of the second inverting transistor 3335) And the drain electrode is connected to the output terminal of the first NAND gate 3333 through the third buffer 3334 (the drain electrode is connected to the drain electrode of the second inverting transistor 3335).

그리고, 제2 비교부(340) 역시 제1 비교부(330)와 유사한 구조를 가질 수 있다. 즉, 제2 비교부(340)는 제2 비교 수단(341), 제2 저장 수단(342) 및 제1 피드백 수단(343)를 포함한다. The second comparing unit 340 may have a structure similar to that of the first comparing unit 330. That is, the second comparing unit 340 includes a second comparing unit 341, a second storing unit 342, and a first feedback unit 343.

제2 비교 수단(341)은 선택된 기준 신호와 제2 먹스(320)의 출력값(VIN2)을 비교한다. 이 때, 제2 비교 수단(341)은 제4 먹스(3411) 및 제2 비교기(3412)를 포함한다. 여기서, 제4 먹스(3411)의 출력값 역시 가우시안 분포의 제2 오프셋(3413)을 가진다. The second comparing means 341 compares the selected reference signal with the output value V IN2 of the second mux 320. At this time, the second comparing means 341 includes a fourth mux 3411 and a second comparator 3412. Here, the output value of the fourth mux 3411 also has a second offset 3413 of the Gaussian distribution.

제4 먹스(3411)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 어느 하나를 선택한다. 이 때, 제4 먹스(3411)는 제3 제어 신호(FOLD2)를 이용하여 동작할 수 있으며, 제3 제어 신호(FOLD2)는 하기에서 설명하는 제2 피드백 수단(343)의 출력값일 수 있다. 즉, 제3 제어 신호(FOLD2)가 로우값인 경우 제4 먹스(3411)는 제2 기준 신호(VREF2)를 선택하고, 제3 제어 신호(FOLD2)가 하이값인 경우 제4 먹스(3411)는 제1 기준 신호(VREF1)를 선택한다. The fourth mux 3411 selects either the first reference signal V REF1 or the second reference signal V REF2 . The third control signal FOLD2 may be an output value of the second feedback means 343 described below. The third control signal FOLD2 may be used as the fourth control signal FOLD2. That is, when the third control signal FOLD2 is a low value, the fourth mux 3411 selects the second reference signal V REF2 , and when the third control signal FOLD2 is a high value, Selects the first reference signal V REF1 .

제2 비교기(3412)는 제2 먹스(320)의 출력값(VIN2)과, 제2 오프셋(3413)을 갖는 제4 먹스(3411)의 출력값을 비교하는 동작을 수행하며, 제1 출력값 및 제2 출력값을 출력한다. 이 때, 제1 출력값은 제2 출력값의 반전값이다. 일례로, 제2 먹스(320)의 출력값(VIN2)이 제4 먹스(3411)의 출력값보다 큰 경우, 제1 출력값/제2 출력값은 "1/0"의 값을 가지고, 제2 먹스(320)의 출력값(VIN2)이 제4 먹스(3411)의 출력값보다 작은 경우, 제1 출력값/제2 출력값은 "0/1"의 값을 가진다. The second comparator 3412 performs an operation of comparing the output value V IN2 of the second mux 320 with the output value of the fourth mux 3411 having the second offset 3413, 2 Outputs the output value. At this time, the first output value is the inverse value of the second output value. For example, when the output value V IN2 of the second mux 320 is larger than the output value of the fourth mux 3411, the first output value / the second output value has a value of "1/0" If the output value (V IN2) of 320) is smaller than the output value of the fourth multiplexer (3411), the first output / second output value has a value of "0/1".

이 때, 제2 비교기(3412) 역시 제4 제어 신호(CLK_COMP)에 의해 제어될 수 있다. At this time, the second comparator 3412 may also be controlled by the fourth control signal CLK_COMP.

제2 저장 수단(342)은 제2 비교 수단(341)과 연결되어 제2 출력 신호(VOUT2 + , VOUT2 -)를 출력한다. 즉, 제2 저장 수단(342)은 제2 비교 수단(341)의 출력값을 저장 및 유지하는 동작을 수행한다. 이 때, 제2 저장 수단(342)은, 제2 비교기(3412)의 제1 출력값을 입력받는 제4 버퍼(3421), 제2 비교기(3412)의 제2 출력값을 입력받는 제5 버퍼(3422) 및 제4 버퍼(3421)를 통과한 제2 비교기(3412)의 제1 출력값 및 제5 버퍼(3422)를 통과한 제2 비교기(3412)의 제2 출력값을 입력받아 제2 출력 신호(VOUT2 +, VOUT2 -)를 출력하는 제2 래치(3423)를 포함할 수 있다. The second storage means 342 is connected to the second comparison means 341 to output the second output signals V OUT2 + and V OUT2 - . That is, the second storing unit 342 performs an operation of storing and maintaining the output value of the second comparing unit 341. The second storage unit 342 includes a fourth buffer 3421 receiving the first output value of the second comparator 3412 and a fifth buffer 3422 receiving the second output value of the second comparator 3412 And the second output signal of the second comparator 3412 which has passed through the fifth buffer 3422 and the second output signal of the second comparator 3412 through the fourth buffer 3421 and receives the second output signal V OUT2 + , V OUT2 - ).

제2 피드백 수단(343)은 제2 출력 신호(VOUT2 + , VOUT2 -)를 입력받고(보다 정확하게 제2 네거티브 출력 신호(VOUT2 -)), 제1 제어 신호(CAL) 및 제5 제어 신호(RESTEB)에 기초하여 제3 제어 신호를 생성한다. 즉, 제2 피드백 수단(343) 역시 리셋(reset), 교정(calibration) 및 정상 동작(normal operation)을 위해 필요한 수단이다. The second feedback means 343 receives the second output signals V OUT2 + and V OUT2 - (more precisely, the second negative output signal V OUT2 - ), the first control signal CAL and the fifth control signal And generates a third control signal based on the signal RESTEB. That is, the second feedback means 343 is also a necessary means for reset, calibration and normal operation.

보다 상세하게, 제2 피드백 수단(343)은 제3 반전 트랜지스터(3431), 제3 트랜지스터(3432), 제2 NAND 게이트(3433), 제6 버퍼(3434), 제4 반전 트랜지스터(3435) 및 제4 트랜지스터(3436)를 포함한다.More specifically, the second feedback means 343 includes a third inverting transistor 3431, a third transistor 3432, a second NAND gate 3433, a sixth buffer 3434, a fourth inverting transistor 3435, And a fourth transistor 3436.

제3 반전 트랜지스터(3431)는 소스 전극으로 제2 출력 신호 즉, 제2 네거티브 출력 신호(VOUT2 -)가 입력되고, 게이트 전극으로 제1 제어 신호의 반전 신호(CALB)가 입력된다. 제1 트랜지스터(3432)는 소스 전극으로 제2 출력 신호 즉, 제2 네거티브 출력 신호(VOUT2 -)가 입력되고(소스 전극이 제3 반전 트랜지스터(3431)의 소스 전극과 연결) 게이트 전극으로 제1 제어 신호(CAL)가 입력된다. The third inverted transistor 3431 receives the second output signal, that is, the second negative output signal V OUT2 - , as the source electrode, and the inverted signal CALB of the first control signal as the gate electrode. The first transistor 3432 receives the second output signal, that is, the second negative output signal V OUT2 - (the source electrode is connected to the source electrode of the third inverting transistor 3431) to the source electrode, 1 control signal (CAL) is input.

제2 NAND 게이트(3433)는 제1 입력단으로 제5 제어 신호(RESTEB)가 입력되고 제2 입력단이 제3 반전 트랜지스터(3431)의 드레인 전극 및 제3 트랜지스터(3432)의 드레인 전극과 연결된다. The second control signal RESTEB is input to the first input terminal of the second NAND gate 3433 and the drain electrode of the third transistor 3432 and the drain electrode of the third inverting transistor 3431 are connected to the second input terminal thereof.

제4 반전 트랜지스터(3435)는 소스 전극이 제2 NAND 게이트(3433)의 제2 입력단과 연결되고, 게이트 전극으로 제1 제어 신호(CAL)가 입력되며, 드레인 전극이 제6 버퍼(3434)를 통해 제2 NAND 게이트(3433)의 출력단과 연결된다. 제4 트랜지스터(3436)는 소스 전극이 제2 NAND 게이트(3433)의 제2 입력단과 연결되고(소스 전극이 제4 반전 트랜지스터(3435)의 소스 전극과 연결), 게이트 전극으로 제1 제어 신호의 반전신호(CALB)가 입력되며, 드레인 전극이 제6 버퍼(3434)를 통해 제2 NAND 게이트(3433)의 출력단과 연결된다(드레인 전극이 제4 반전 트랜지스터(3435)의 드레인 전극과 연결). The fourth inverting transistor 3435 has a source electrode connected to the second input terminal of the second NAND gate 3433, a first control signal CAL input to the gate electrode, a drain electrode connected to the sixth buffer 3434, Lt; RTI ID = 0.0 > NAND gate 3433 < / RTI > The source of the fourth transistor 3436 is connected to the second input of the second NAND gate 3433 (the source electrode is connected to the source electrode of the fourth inverting transistor 3435) And the drain electrode is connected to the output terminal of the second NAND gate 3433 through the sixth buffer 3434 (the drain electrode is connected to the drain electrode of the fourth inverting transistor 3435).

상기에서 설명한 구성을 통해, 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기(300)는 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2)를 스와핑(swapping)하여 데이터 변환에 필요하지 않은 비교기가 사용되는 것을 최소화하는 장점이 있다. The analog digital data converter 300 according to an exemplary embodiment of the present invention swaps the first reference signal V REF1 and the second reference signal V REF2 to perform the data conversion This is advantageous in minimizing the use of non-comparators.

이하, 도 5를 참조하여 본 발명의 일 실시예에 따른 아날로그 디지털 데이터 변환기(300)의 동작 원리를 설명한다.Hereinafter, the operation principle of the analog / digital data converter 300 according to the embodiment of the present invention will be described with reference to FIG.

도 2를 참조하면, 기존의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 경우, 기준 전압의 스와핑이 일어나지 않은 상태로 두 개의 비교부(비교기 그룹)의 출력 결과가 합해진다. 결과적으로, 입력 신호 범위를 벗어난 제1 기준 신호(VREF1)의 왼쪽 영역의 연산과 제2 기준 신호(VREF2)의 오른쪽 영역의 연산에 사용되는 비교기들은 전달 커브를 구성하는데 사용되지 않는다. 즉, 상기의 비교기들은 낭비된다. Referring to FIG. 2, in the conventional stochastic flash analog digital data converter, output results of two comparators (comparator groups) are summed with no reference voltage swapping. As a result, the comparators used for the calculation of the left area of the first reference signal V REF1 outside the input signal range and the calculation of the right area of the second reference signal V REF2 are not used to construct the transmission curve. That is, the comparators are wasted.

하지만, 도 5를 참조하면, 본 발명에 따른 스토캐스틱 플래시 아날로그 디지털 데이터 변환기(300)의 경우, 제1 비교부(330) 및 제2 비교부(340)의 기준 전압 스와핑을 통해 입력 신호 범위 안쪽으로 비교기의 오프셋 분포를 옮긴다. 따라서, 비교기가 낭비되는 것을 막고 보다 정교한 데이터 변환을 수행할 수 있다. 5, in the case of the stochastic flash analog digital data converter 300 according to the present invention, the reference voltage swapping of the first comparator 330 and the second comparator 340 causes The offset distribution of the comparator is shifted. Thus, the comparator can be prevented from being wasted and more sophisticated data conversion can be performed.

보다 상세하게, 도 4를 참조하면, 본 발명에 따른 스토캐스틱 플래시 아날로그 디지털 데이터 변환기(300)의 실제 동작은 교정 구간(calibration period)과 정상 동작 구간(normal operation period)로 나눌 수 있다. 교정 구간은 제5 제어 신호(RESTEB)가 로우값이고 제1 제어 신호(CAL)와 제4 제어 신호(CLK_COMP)가 하이값인 리셋(RESET) 상태(제1 시간)에서 시작한다. More specifically, referring to FIG. 4, the actual operation of the stochastic flash analog digital data converter 300 according to the present invention can be divided into a calibration period and a normal operation period. The calibration period starts at a reset (first time) state in which the fifth control signal RESTEB is a low value and the first control signal CAL and the fourth control signal CLK_COMP are high values.

제1 비교부(330)의 경우를 예를 들어 설명하면, 제2 시간에서, 제4 제어 신호가 로우값이 될 때 제1 비교기(3312)의 입력단들에는 동일한 전압인 제1 기준 전압(VREF1)이 입력되는데, 기준 전압들은 가우시안 분산 랜덤 오프셋(Gaussian distribution random offset)을 가진다. 이를 통해, 제1 비교기(3312)의 출력을 통해 기준 전압을 스와핑해야 하는지 아닌지 여부를 확인할 수 있다. 만약, 제1 비교기(3312)의 포지티브 입력 전압인 제1 먹스(310)의 출력값(VIN1)이 네거티브 입력 전압인 제1 기준 전압(VREF1)보다 크다면, 제1 비교기(3312)의 비교 동작을 통해 제1 출력 신호 중 제1 포지티브 출력 신호가 "1"의 값을 가질 수 있다. 이는 제1 비교기(3312)에서 사용되는 기준 전압이 선형 영역, 즉 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이의 영역 바깥에 위치한다는 것을 의미한다. 따라서, 도 5에서 도시한 바와 같이 제1 비교기(3312)에서 사용되는 기준 전압이 제1 기준 전압(VREF1)에서 제2 기준 전압(VREF2)으로 스와핑되어야 한다. For example, when the fourth control signal becomes a low value at a second time, a first reference voltage V (V) is applied to the inputs of the first comparator 3312, REF1 ) are input, and the reference voltages have a Gaussian distribution random offset. Accordingly, it is possible to confirm whether or not the reference voltage should be swapped through the output of the first comparator 3312. If the output value V IN1 of the first mux 310, which is the positive input voltage of the first comparator 3312, is greater than the first reference voltage V REF1 , which is the negative input voltage, the comparison of the first comparator 3312 Through operation, the first positive output signal of the first output signal may have a value of "1 ". This means that the reference voltage used in the first comparator 3312 is located in a linear region, that is, outside the region between the first reference voltage V REF1 and the second reference voltage V REF2 . Therefore, as shown in FIG. 5, the reference voltage used in the first comparator 3312 must be swapped from the first reference voltage V REF1 to the second reference voltage V REF2 .

그리고, 제3 시간에서, 제5 제어 신호(RESTEB)가 로우값에서 하이값으로 되고, 제4 시간에서 제1 제어 신호(CAL)가 하이값에서 로우값이 되면서 정상 동작 구간으로 진입하고, 제2 제어 신호(FOLD1)가 하이값이 되어 제1 비교기(3312)의 네거티브의 입력 전압은 제1 기준 전압(VREF1)에서 제2 기준 전압(VREF2)으로 스와핑된다. 이처럼 교정된 기준 전압을 바탕으로 전체 구조는 정상 동작을 진행하게 된다. Then, at the third time, the fifth control signal RESTEB is changed from the low value to the high value, the first control signal CAL changes from the high value to the low value at the fourth time, The second control signal FOLD1 becomes a high value so that the negative input voltage of the first comparator 3312 is swapped from the first reference voltage VREF1 to the second reference voltage VREF2 . Based on the reference voltage thus corrected, the entire structure is operated normally.

반대로, 제1 비교기(3312)의 포지티브의 입력 전압인 제1 먹스(310)의 출력값(VIN1)이 네거티브 입력 전압인 제1 기준 신호(VREF1)보다 작다면, 제1 출력 신호 중 제1 포지티브 출력 신호는 "0"의 값을 나타내고, 이는 제1 비교기(3312)가 사용하는 기준 전압이 전달 커브의 선형 영역 안쪽에 위치한다는 것을 의미한다. 따라서, 제1 비교기(3312)가 사용하는 기준 전압은 제1 기준 전압(VREF1)으로 유지한다. Conversely, if the output value V IN1 of the first mux 310, which is the positive input voltage of the first comparator 3312, is smaller than the first reference signal V REF1 , which is the negative input voltage, The positive output signal indicates a value of "0 ", which means that the reference voltage used by the first comparator 3312 is located inside the linear region of the transmission curve. Therefore, the reference voltage used by the first comparator 3312 is maintained at the first reference voltage V REF1 .

한편, 제2 비교부(340)의 경우 제1 비교부(330)의 동작이 반대로 수행되며, 결과적으로 기준 전압을 적절하게 스와핑하면서, 도 4에 도시된 바와 같이 선형 영역인 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2) 사이에서 동작하게 된다.On the other hand, in the case of the second comparator 340, the operation of the first comparator 330 is reversed. As a result, while swapping the reference voltage appropriately, the first reference voltage V REF1 ) and the second reference voltage (V REF2 ).

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다. As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and limited embodiments and drawings. However, it should be understood that the present invention is not limited to the above- Various modifications and variations may be made thereto by those skilled in the art to which the present invention pertains. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .

Claims (9)

제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스;
제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스;
상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하는 제1 비교 수단 및 상기 제1 비교 수단과 연결되어 제1 출력 신호를 출력하는 제1 저장 수단을 포함하는 제1 비교부; 및
상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하는 제2 비교 수단 및 상기 제2 비교 수단과 연결되어 제2 출력 신호를 출력하는 제2 저장 수단을 포함하는 제2 비교부;를 포함하되,
상기 제1 출력 신호와 상기 제2 출력 신호가 조합되어 디지털 신호를 구성하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.A first mux for selecting one of a first reference signal and an analog input signal;
A second mux for selecting one of the second reference signal and the analog input signal;
First comparison means for selecting any one of the first reference signal and the second reference signal and for comparing the selected reference signal with the output value of the first mux, A first comparing unit including first storing means for outputting a signal; And
Second comparison means for selecting either one of the first reference signal and the second reference signal and for comparing the selected reference signal with the output value of the second mux and a second comparison means coupled to the second comparison means, And a second comparing unit including a second storing unit for outputting a signal,
Wherein the first output signal and the second output signal are combined to form a digital signal. 제1항에 있어서,
상기 제1 먹스 및 상기 제2 먹스는 제1 제어 신호에 의해 제어되되,
상기 제1 제어 신호가 로우값인 경우, 상기 제1 먹스 및 상기 제2 먹스는 상기 아날로그 입력 신호를 출력하고,
상기 제1 제어 신호가 하이값인 경우, 상기 제1 먹스는 상기 제1 기준 신호를 출력하고 상기 제2 먹스는 상기 제2 기준 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기. The method according to claim 1,
Wherein the first and second muxs are controlled by a first control signal,
When the first control signal is a low value, the first and second muxs output the analog input signal,
Wherein when the first control signal is a high value, the first multiplexer outputs the first reference signal and the second multiplexer outputs the second reference signal. 삭제delete 제2항에 있어서,
상기 제1 비교 수단은 제2 제어 신호 및 제4 제어 신호에 의해 제어되고, 상기 제2 비교 수단은 제3 제어 신호 및 상기 제4 제어 신호에 의해 제어되되,
상기 제1 비교 수단은, 상기 제2 제어 신호가 로우값인 경우 상기 제1 기준 신호를 선택하고, 상기 제2 제어 신호가 하이값인 경우 상기 제2 기준 신호를 선택하는 제3 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제1 먹스의 출력값과 상기 제3 먹스의 출력값을 비교하는 제1 비교기;를 포함하고,
상기 제2 비교 수단은, 상기 제3 제어 신호가 로우값인 경우 상기 제2 기준 신호를 선택하고, 상기 제3 제어 신호가 하이값인 경우 상기 제1 기준 신호를 선택하는 제4 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제2 먹스의 출력값과 상기 제4 먹스의 출력값을 비교하는 제2 비교기;를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.3. The method of claim 2,
Wherein the first comparison means is controlled by a second control signal and the fourth control signal and the second comparison means is controlled by a third control signal and the fourth control signal,
The first comparing unit may include a third mux for selecting the first reference signal when the second control signal is a low value and selecting the second reference signal when the second control signal is a high value; And a first comparator that performs a comparison operation when the fourth control signal is a low value and compares an output value of the first mux with an output value of the third mux,
And the second comparison unit selects the second reference signal when the third control signal is a low value and selects the first reference signal when the third control signal is a high value; And a second comparator that performs a comparison operation when the fourth control signal is a low value and compares an output value of the second mux with an output value of the fourth mux. 제4항에 있어서,
상기 제1 비교기 및 상기 제2 비교기 각각은 제1 출력값 및 제2 출력값을 출력하되, 상기 제1 출력값은 상기 제2 출력값의 반전값이며,
상기 제1 저장 수단은, 상기 제1 비교기의 제1 출력값 및 상기 제1 비교기의 제2 출력값을 입력받아 상기 제1 출력 신호를 출력하는 제1 래치를 포함하고,
상기 제2 저장 수단은, 상기 제2 비교기의 제1 출력값 및 상기 제2 비교기의 제2 출력값을 입력받아 상기 제2 출력 신호를 출력하는 제2 래치를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.5. The method of claim 4,
Wherein each of the first comparator and the second comparator outputs a first output value and a second output value, wherein the first output value is an inverse value of the second output value,
Wherein the first storage unit includes a first latch that receives the first output value of the first comparator and the second output value of the first comparator and outputs the first output signal,
Wherein the second storage unit includes a second latch that receives the first output value of the second comparator and the second output value of the second comparator and outputs the second output signal. 제4항에 있어서,
상기 제1 비교부는, 상기 제1 출력 신호를 이용하여 상기 제2 제어 신호를 생성하는 제1 피드백 수단;을 더 포함하고,
상기 제2 비교부는, 상기 제2 출력 신호를 이용하여 상기 제3 제어 신호를 생성하는 제2 피드백 수단;을 더 포함하되,
상기 제1 피드백 수단 및 상기 제2 피드백 수단은 상기 제1 제어 신호 및 제5 제어 신호에 기초하여 제어되는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.5. The method of claim 4,
Wherein the first comparison unit further comprises first feedback means for generating the second control signal using the first output signal,
And the second comparison unit further includes second feedback means for generating the third control signal using the second output signal,
Wherein the first feedback means and the second feedback means are controlled based on the first control signal and the fifth control signal. 제6항에 있어서,
상기 제1 피드백 수단은, 소스 전극으로 상기 제1 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제1 반전 트랜지스터; 소스 전극이 상기 제1 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제1 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제1 반전 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 드레인 전극과 연결되는 제1 NAND 게이트; 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 반전 트랜지스터; 및 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 트랜지스터;를 포함하고,
상기 제2 피드백 수단은, 소스 전극으로 상기 제2 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제3 반전 트랜지스터; 소스 전극이 상기 제3 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제3 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제3 반전 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되는 제2 NAND 게이트; 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 반전 트랜지스터; 및 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 트랜지스터;를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.The method according to claim 6,
Wherein the first feedback means includes: a first inverting transistor having the first output signal input to the source electrode and the inverted signal of the first control signal input to the gate electrode; A first transistor having a source electrode connected to a source electrode of the first inverting transistor and a gate electrode for receiving the first control signal; A first NAND gate having a first input terminal receiving the fifth control signal and a second input terminal coupled to a drain electrode of the first inverting transistor and a drain electrode of the first transistor; A second inverting transistor having a source electrode connected to the second input terminal of the first NAND gate, the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the first NAND gate; And a second transistor having a source electrode connected to the second input terminal of the first NAND gate, an inverted signal of the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the first NAND gate Including,
The second feedback means includes a third inverting transistor having the second output signal input to the source electrode and the inverted signal of the first control signal input to the gate electrode; A third transistor having a source electrode connected to the source electrode of the third inverting transistor and a gate electrode connected to the first control signal; A second NAND gate having a first input terminal receiving the fifth control signal and a second input terminal coupled to a drain electrode of the third inverting transistor and a drain electrode of the third transistor; A fourth inverting transistor having a source electrode connected to the second input terminal of the second NAND gate, the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the second NAND gate; And a fourth transistor having a source electrode connected to the second input terminal of the second NAND gate, an inverted signal of the first control signal input to the gate electrode, and a drain electrode connected to the output terminal of the second NAND gate And an analog to digital converter. 제7항에 있어서,
제1 시간에서, 상기 제1 제어 신호 및 상기 제4 제어 신호는 하이값이고, 상기 제5 제어 신호는 로우값이며,
상기 제1 시간 이후의 제2 시간에서, 상기 제1 제어 신호는 하이값이고, 상기 제4 제어 신호 및 상기 제5 제어 신호는 로우값이며,
상기 제2 시간 이후의 제3 시간에서, 상기 제1 제어 신호 및 상기 제5 제어 신호는 하이값이고, 상기 제4 제어 신호는 로우값이며,
상기 제3 시간 이후의 제4 시간에서, 상기 제1 제어 신호는 로우값이고, 상기 제5 제어 신호는 하이값이며, 상기 제4 제어 신호는 하이값과 로우값을 반복적으로 변경하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.8. The method of claim 7,
At a first time, the first control signal and the fourth control signal are at a high value, the fifth control signal is at a low value,
At a second time after the first time, the first control signal is a high value, the fourth control signal and the fifth control signal are low values,
Wherein the first control signal and the fifth control signal are at a high value and the fourth control signal is at a low value at a third time after the second time,
Wherein the first control signal is a low value, the fifth control signal is a high value, and the fourth control signal repeatedly changes a high value and a low value at a fourth time after the third time Analog digital data converter. 제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스;
제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스;
상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및
상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되,
상기 제1 비교부 및 상기 제2 비교부 각각은,
상기 제1 먹스의 출력값/상기 제2 먹스의 출력값과 상기 선택된 기준 신호를 비교하는 비교 수단; 상기 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 상기 저장 수단에서 출력된 값을 이용하여 상기 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기.A first mux for selecting one of a first reference signal and an analog input signal;
A second mux for selecting one of the second reference signal and the analog input signal;
A first comparator for selecting one of the first reference signal and the second reference signal and comparing the selected reference signal with the output value of the first multiplexer to output a first output signal; And
And a second comparison unit for selecting one of the first reference signal and the second reference signal and comparing the selected reference signal with the output value of the second mux to output a second output signal, ,
Wherein each of the first comparator and the second comparator comprises:
Comparison means for comparing the output value of the first mux / the output value of the second mux with the selected reference signal; And a feedback means for outputting a control signal for controlling the comparison means by using a value outputted from the storage means, and a feedback means for outputting a control signal for controlling the comparison means.
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